JP2018022227A - Microprocessor, inspection method of outside circuit in microprocessor, and program - Google Patents
Microprocessor, inspection method of outside circuit in microprocessor, and program Download PDFInfo
- Publication number
- JP2018022227A JP2018022227A JP2016151294A JP2016151294A JP2018022227A JP 2018022227 A JP2018022227 A JP 2018022227A JP 2016151294 A JP2016151294 A JP 2016151294A JP 2016151294 A JP2016151294 A JP 2016151294A JP 2018022227 A JP2018022227 A JP 2018022227A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output port
- voltage
- inspection
- external circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007689 inspection Methods 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 title claims description 21
- 238000012544 monitoring process Methods 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 9
- 230000002159 abnormal effect Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 230000007723 transport mechanism Effects 0.000 description 4
- 239000000523 sample Substances 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101001024685 Pandinus imperator Pandinin-2 Proteins 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
Images
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
Description
本発明は、双方向入出力ポートに接続される外部回路の状態を自己検査する技術に関する。 The present invention relates to a technique for self-inspecting the state of an external circuit connected to a bidirectional input / output port.
双方向入出力ポート(以下、単に入出力ポートという)に接続される受動部品の自己検査をする手法が、特許文献1に開示されている。特許文献1に記載された検査手法では、出力ポートからHigh/Lowレベルを出力した時に、入力ポートにおいて両ポートの間に配置された外部回路の特性に応じた位相変化が得られるかどうかを判定する。
Japanese Patent Application Laid-Open No. 2004-133620 discloses a method for self-inspecting a passive component connected to a bidirectional input / output port (hereinafter simply referred to as an input / output port). In the inspection method described in
特許文献1に記載された手法はGNDショート以外の状態も検出することができるが、入力ポートと出力ポートとを別個に設ける必要があり、さらに検査時には両ポートを装置外部でショートしなければならず、複雑な構成を必要とする。そこで、本発明は、入出力ポートに接続される外部回路の電気的特性や状態を簡易な構成で検査することができるマイクロプロセッサ、検査方法、及びプログラムを提供することを目的とする。
Although the method described in
本発明によるマイクロプロセッサは、入出力ポートを備え、当該入出力ポートに接続される外部回路を検査可能なマイクロプロセッサであって、特定レベルの電圧を出力中である入出力ポートの電圧出力をオフにした後、入出力ポートの電圧を一定の間隔で監視する監視手段と、監視手段で監視された電圧が所定の閾値を超えたか否かを検査する検査手段を有し、検査手段による検査結果に基づいて、入出力ポートに所定の外部回路が接続されているか否かが判定されることを特徴とする。 A microprocessor according to the present invention includes an input / output port and can inspect an external circuit connected to the input / output port, and turns off the voltage output of the input / output port that is outputting a specific level of voltage. After that, there are monitoring means for monitoring the voltage of the input / output port at regular intervals, and inspection means for inspecting whether the voltage monitored by the monitoring means exceeds a predetermined threshold, and the inspection result by the inspection means Based on the above, it is determined whether or not a predetermined external circuit is connected to the input / output port.
本発明によれば、マイクロプロセッサの入出力ポートに接続される外部回路の電気的特性や状態を簡易な構成で検査することができる。 According to the present invention, the electrical characteristics and state of an external circuit connected to an input / output port of a microprocessor can be inspected with a simple configuration.
以下、本発明を実施するための形態について図面を用いて説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
[実施例1]
図1は、本発明の第1の実施例に係るマイクロプロセッサのハードウエア構成の一例を示すブロック図である。第1の実施例に係るマイクロプロセッサ(MPU)10は、CPU104と、タイマ105と、カウンタ106と、入出力ポート107と、入出力ポート108とを備える。MPU10は、さらに、後述するウェイト時間を記憶するメモリ101と、後述するデータ列を記憶するメモリ102と、後述する、検査電圧の読み込み回数の設定値を記憶するメモリ103とを備える。
[Example 1]
FIG. 1 is a block diagram showing an example of a hardware configuration of a microprocessor according to the first embodiment of the present invention. The microprocessor (MPU) 10 according to the first embodiment includes a
入出力ポート107には、被検査回路として、抵抗110とコンデンサ111とが接続されている。なお、図1に示される被検査回路は一例であって、入出力ポート107にはその他の被検査回路が接続されていてもよい。一方、入出力ポート108には何も接続されていない。入出力ポート108は、本実施例では、後述するようにMPU10の固有特性を取得するために用いられる。後述するように本実施例のMPUは、入出力ポートを備え、入出力ポートに接続される外部回路を検査することが可能である。
A
図2は、図1に示す入出力ポート107,108の構成の一例を示す図である。図2(a)には、入出力ポート108の構成が示されている。図2(b)には、入出力ポート107の構成が示されている。図2(a),(b)に示すように、入出力ポート107,108の構成は同じであり、それぞれ、出力バッファ201と、入力バッファ202と、プルダウン抵抗203とを含む。出力バッファ201は、出力ディセーブル機能を有し、出力のオンとオフとを制御可能である。本実施例では、出力バッファ201と入力バッファ202とを図2に示すように接続することで、入力と出力との両方の機能を備えた入出力バッファを構成する。上述したように、入出力ポート107には、抵抗110とコンデンサ111とが接続されるが、入出力ポート108には、何も接続されない。
FIG. 2 is a diagram showing an example of the configuration of the input /
入出力ポート107,108は、周辺デバイスとのインターフェースとして使用される、汎用性が高いポートである。図1には、2つの入出力ポート107,108が例示されているが、通常、MPUには多数の入出力ポートが用意されていて、各入出力ポートは例えば、モータドライバICに対して制御信号を出力したり、センサやスイッチの電圧レベルを読み込んだりする。
The input /
図3は、検査電圧波形の一例を示す図である。Vp(t)は、図2に示すVpラインにおける電圧(以下、検査電圧という)の電圧値の時間変化を示す。tは、経過時間を示す。 FIG. 3 is a diagram illustrating an example of the inspection voltage waveform. Vp (t) represents a change over time in the voltage value of the voltage (hereinafter referred to as inspection voltage) in the Vp line shown in FIG. t indicates the elapsed time.
まず、t0において、図2に示す出力バッファ201からHighレベルの電圧が出力される。そのため、t0におけるVp(t)は3.3Vとなる。なお、3.3Vは一例であり、他の電圧値でも良い。なお、Highレベルの電圧を、特定レベルの電圧と呼ぶこともある。
First, at t 0 , a high level voltage is output from the
次に、t1において、出力バッファ201の出力(電圧出力)がディセーブルに設定される。そのため、t1におけるVp(t)は、時間経過とともに図2に示すプルダウン抵抗203と被検査回路(抵抗110及びコンデンサ111)とからなる時定数に応じて徐々に垂下する。
Next, at t 1 , the output (voltage output) of the
CPU104は、t1以降におけるVp(t)を監視する。具体的には、CPU104は、図2に示す入力バッファ202を用いて一定の間隔でVp(t)を繰り返し読み出す。そして、CPU104は、監視結果に基づき検査の合否を判定する。
The
Vthは、入力バッファ202の読み値が、0(Lowレベル)であるか1(Highレベル)であるかを判定するための閾値である。本実施例では、図3の下図に示されるように、各読み出しタイミングにおける、入力バッファ202の読み値を0または1としてデータ列301に格納する。当該データ列301は、メモリ102に格納される。t2は、Vp(t)がこのVthと交差する時間を示す。
Vth is a threshold value for determining whether the reading value of the
図3に示す例では、入力バッファ202の読み値として、t1からt2まで1が4回検出され、t2以降は0が検出される。CPU104は、検出された回数(ここでは、4)を判定値と比較することで被検査回路の状態を判断する。なお、判定値は、予め実験的に求めプログラムROM(不図示)に保存されている。
In the example shown in FIG. 3, 1 is detected four times from t 1 to t 2 as a reading value of the
図4は、第1の実施例における検査フローを示す図である。本実施例では、MPU10(具体的にはCPU104)が被検査回路に対して信号出力を行い、当該信号出力に対する被検査回路特有の反応をMPU10が検出する。
FIG. 4 is a diagram showing an inspection flow in the first embodiment. In this embodiment, the MPU 10 (specifically, the CPU 104) outputs a signal to the circuit under test, and the
まず、MPU10は、カウンタ106が記憶する読み出し回数Nを1に初期化する(ステップS401)。
First, the
次に、MPU10は、出力バッファ201からHighレベルの電圧を出力する(ステップS402)。そして、MPU10は、Vpラインの電圧がHighレベル(ここでは、3.3V)になるまで一定時間ウェイトして、出力バッファ201をディセーブル(非駆動)状態にする(ステップS403)。
Next, the
次に、MPU10は、タイマ105を用いて、予め設定されたウェイト時間が経過するまでウェイトする(ステップS404)。本実施例では、上記ウェイト時間を示す情報が予めメモリ101に格納される。そして、MPU10は、入力バッファ202から現時点tの信号レベルを読み出す(ステップS405)。このとき、Vp(t)が上記閾値を超えていれば、MPU10は、信号レベルを1(Highレベル)と判断する。Vp(t)が上記閾値以下であれば、MPU10は、信号レベルを0(Lowレベル)と判断する。そして、MPU10は、信号レベルの読み値をメモリ102に格納されたデータ列のNビット目(最下位ビット(LSB:Least Significant Bit)から数えてNビット目)に書き込む(ステップS406)。
Next, the
次に、MPU10は、読み込み回数Nが予め定められた設定値に達しているかどうかを判断する(ステップS407)。なお、設定値を示す情報は予めメモリ103に格納されている。読み込み回数Nが設定値に達していない場合は(ステップS407のNo)、MPU10は、読み込み回数Nを1インクリメントしてステップS404の処理に戻る。読み込み回数Nが設定値に達している場合は(ステップS407のYes)、MPU10はステップS408の処理に進む。
Next, the
最後に、MPU10は、メモリ102に格納されたデータ列において、LSB(図3の301の一番左端)から連続して1が格納されているビット数をカウントし、当該ビット数を検査結果として取得する(ステップS408)。このように、本実施例では、入力バッファ202の読み値が1から0に切り替わるまでに行われた読み出し回数が検査結果として取得される。
Finally, the
以上の処理を実行することで、本実施例のMPU10は、Highレベル(特定レベル)の電圧を出力中である入出力ポートの電圧出力をオフにした後、入出力ポートの電圧を一定の間隔で監視する。そして、MPU10は、監視された電圧が所定の閾値(Vth)を超えたか否かを検査する。よって、図3に示すような検査電圧波形とデータ列301が出力されるとともに、被検査回路に対する検査を実行するためのデータ取得が完了する。
By executing the above processing, the
図5は、被検査回路の一例を示す図である。図5に示すMPU50の構成は、図1に示すMPU10と同様である。ただし、MPU50は、入出力ポート501〜504を有する。MPU50には、抵抗アレイ(RA)51とコンデンサ(アレイCA)52とからなる被検査回路が接続されている。MPU50の各入出力ポートはそれぞれ、図5に示すようにCRフィルタに接続される。具体的には、入出力ポート501は、RA51のピン(Pin)1とPin8とを介して、さらにCA52のPin8とPin1とを介してグランド(GND)に接続される。入出力ポート502〜504も同様にして、GNDに接続される。なお、RA51の、Pin1とPin8との間、Pin2とPin7との間、Pin3とPin6との間、及びPin4とPin5との間にはそれぞれ、同じ抵抗値の抵抗が配置されている。CA52も同様に、各ピンの間に同じ容量のコンデンサが配置されている。
FIG. 5 is a diagram illustrating an example of a circuit to be inspected. The configuration of the
なお、ここでは被検査回路としてCRフィルタを例に挙げたが、被検査回路は、一定以上の時定数を有する回路であればどのような回路であってよい。 Here, the CR filter is taken as an example of the circuit to be inspected. However, the circuit to be inspected may be any circuit as long as it has a time constant greater than a certain value.
図5に示す被検査回路に対する検査においては、MPU50の各入出力ポートから出力される信号のそれぞれに対して、図4に示す処理が行われる。すなわち、MPU50は、入出力ポート501からHighレベルの電圧を出力して、RA51のPin1とPin8との間に配置された抵抗を介して、CA52のPin8とPin1との間に配置されたコンデンサを充電する。次に、MPU50は、Highレベルの電圧を出力中である入出力ポート501の出力をディセーブルにする。すると、上記コンデンサに充電された電荷の放電が開始される。それと同時に、MPU50は、入出力ポート501のリードを開始する。MPU50は、一定の周期で複数回(例えば1usの周期で128回)リードする。MPU50は、入出力ポート502〜504に対しても同様の処理を行う。
In the inspection of the circuit to be inspected shown in FIG. 5, the processing shown in FIG. 4 is performed for each signal output from each input / output port of the
仮に、入出力ポート501に対応する、CRフィルタと対GND抵抗(図2に示すプルダウン抵抗203に相当)とからなる回路の時定数τが25usであるとする。また、入出力ポート501におけるVILがVcc×36.8%であるとする。VILは、Lowレベルと認識される電圧レベルである。この場合、CRフィルタと対GND抵抗とからなる上記回路における時定数τ経過後の電圧減衰は36.8%である。したがって、1〜24回目までのリード時には1が、25〜128回目までのリード時には0が検出されるので、CRフィルタと対GND抵抗とからなる上記回路における1の検出回数は24となる。以下、1の検出回数を、単に検出回数という場合がある。
Assume that the time constant τ of a circuit corresponding to the input /
一方、検出回数は、被検査回路が正常な状態であっても、入出力ポートのVILやリーク電流、CRフィルタの抵抗値や静電容量など、各回路素子の特性のばらつきによって大きく変わり得る。このため、検査の判定値は、このばらつきによる検出回数の変動を考慮して、幅を持たせて設定する必要がある。しかし、判定値の幅が被検査回路の異常時に取得しうる検出回数にまで達する(オーバーラップする)場合は、後述する校正処理を行い、バラつきをキャンセルする必要がある。オーバーラップしない場合は、校正処理は不要である。したがって、その場合には、後述する図7または図8の処理において、校正値N0をゼロとして検査可能である。また、オーバーラップしない場合は、図7の処理を実行せずに図8の処理のみが実行されても良い。なお、上記判定値は、予め実験的に求められ、プログラムROM(不図示)等に格納される。 On the other hand, even when the circuit under test is in a normal state, the number of detections can vary greatly depending on variations in the characteristics of each circuit element such as the VIL and leakage current of the input / output port, the resistance value and capacitance of the CR filter. Therefore, it is necessary to set the inspection determination value with a width in consideration of the variation in the number of detections due to this variation. However, when the width of the determination value reaches the number of detections that can be acquired when the circuit under test is abnormal (overlaps), it is necessary to perform calibration processing described later to cancel the variation. If they do not overlap, no calibration process is required. Therefore, in that case, in the processing of FIG. 7 or FIG. Further, when there is no overlap, only the process of FIG. 8 may be executed without executing the process of FIG. The determination value is obtained experimentally in advance and stored in a program ROM (not shown) or the like.
図6は、所定数のサンプルに対して図4に示す検査フローを実行した場合における、検出回数の分布を説明するための図である。図6(a)には、オーバーラップしない場合の検出回数の分布の一例が示されている。図6(a)に示すように、オーバーラップしない場合には、回路正常時の分布611と回路異常時の分布612とは交差しない。このため、オーバーラップしない場合においては、正常値と異常値とを取り違えることは無い。一方、図6(b)には、オーバーラップする場合の検出回数の分布の一例が示されている。図6(b)に示すように、オーバーラップする場合には、正常時の分布621と異常時の分布622とが交差している。したがって、斜線で示される領域においては、正常と異常とを判別することは不可能である。このような場合は、後述する校正処理により、入出力ポートのVILやリーク電流変動など、MPU側のばらつきを低減させ、正常と異常とを分離させる。図6(c)には、校正後の検出回数の分布イメージが破線で示されている。
FIG. 6 is a diagram for explaining the distribution of the number of detections when the inspection flow shown in FIG. 4 is executed for a predetermined number of samples. FIG. 6A shows an example of the distribution of the number of detections when there is no overlap. As shown in FIG. 6A, when there is no overlap, the
校正は、MPUにおける入出力ポートのVILやリーク電流、あるいはMPUの浮遊容量の個体差による検出結果のばらつきをキャンセルするために行われる。具体的には、まず、回路が何も接続されていない入出力ポート(空きポートまたは未使用入出力ポートという)に対して図4に示す処理が施されて、当該空きポートの検査結果が取得される。次に、被検査回路が接続された入出力ポート(検査対象ポートという)に対して図4に示す処理が施されて、当該検査対象ポートの検査結果が取得される。そして、検査対象ポートの検査結果から空きポートの検査結果が差し引かれる。こうすることでMPUの個体差による検査結果のばらつきをキャンセルすることができ、被検査回路状態が純粋に反映された検査結果を得ることができる。 Calibration is performed to cancel variations in detection results due to individual differences in the VIL and leakage current of the input / output ports in the MPU, or the stray capacitance of the MPU. Specifically, first, the processing shown in FIG. 4 is performed on an input / output port to which no circuit is connected (referred to as an empty port or an unused input / output port), and the inspection result of the empty port is obtained. Is done. Next, the processing shown in FIG. 4 is performed on the input / output port (referred to as inspection target port) to which the circuit to be inspected is connected, and the inspection result of the inspection target port is acquired. Then, the inspection result of the empty port is subtracted from the inspection result of the inspection target port. By doing so, it is possible to cancel the variation in the inspection result due to the individual difference of the MPU, and it is possible to obtain the inspection result in which the state of the circuit to be inspected is purely reflected.
ここで、本実施例における校正処理および検査結果の判定処理について、図7および図8を用いて具体的に説明する。図7は、校正値の取得フローを示す図である。図8は、検査結果の判定フローを示す図である。 Here, the calibration processing and the inspection result determination processing in the present embodiment will be specifically described with reference to FIGS. FIG. 7 is a diagram showing a calibration value acquisition flow. FIG. 8 is a diagram showing a determination flow of the inspection result.
まず、MPU10は、未使用入出力ポート(例えば、図1に示す入出力ポート108)に対して図4に示す処理を行う(ステップS701)。そして、MPU10は、ステップS408の処理で取得された検査結果を校正値N0に代入する(ステップS702)。
First, the
次に、MPU10は、検査対象ポート(例えば、図1に示す入出力ポート107)に対して図4に示す処理を行う(ステップS801)。そして、MPU10は、ステップS408の処理で取得された検査結果を、校正前検査結果N1に代入する(ステップS802)。MPU10は、校正前検査結果N1からステップS702で取得した校正値N0を差し引き、その結果を校正後検査結果N1’に代入する(ステップS803)。なお、上述したオーバーラップがない場合は、ステップS803の処理をスキップしてN1の値をそのままN1’として扱っても良い。MPU10は、校正後検査結果N1’を判定値と比較する(ステップS804)。なお、1が格納されているビット数を検査結果として取得し、そのビット数を示す検査結果と判定値に基づいてステップS804の処理が実行されても良い。その他、1が格納されているビット数から算出された経過時間(つまり電圧値が閾値以下となるまでの経過時間)を検査結果として取得し、その経過時間と判定値に基づいてS804の処理が実行されても良い。校正後検査結果N1’が判定値の範囲内である場合は(ステップS804のYes)、MPU10は、検査結果が正常(OK)である、すなわち被検査回路に異常なし、と判断する(ステップS805)。また、校正後検査結果N1’が判定値の範囲外である場合は(ステップS804のNo)、MPU10は、検査結果が異常(NG)である、すなわち被検査回路に異常あり、と判断する(ステップS806)。通常、コンデンサ付きの被検査回路と接続された検査対象ポートの検出回数(N1)は、コンデンサ付きの被検査回路が接続されていない未使用入出力ポートの検出回数(N0)よりも多くなる。この特性を踏まえて、上記判定値の範囲の一例として、1以上といった判定値が設定されても良い。 以上のように、校正後検査結果を用いて判定を行うことにより、図6(b)に示すように検出回数の分布がオーバーラップする場合であっても、被検査回路(外部回路)の電気的特性(ここでは、時定数)が正常であるか否かを適切に判断することができる。言い換えれば、正常な被検査回路(外部回路)が検査対象ポートに接続されていると判断することができる。なお、MPUの個体差を考慮しても正しく検査結果を取得できる場合には校正は不要である。
Next, the
本実施例では、検査電圧波形が二次曲線を描きながら減衰していく外部回路を前提としている。そして、メモリ102に格納されたデータ列においてLSBから1が連続して格納されているビット数を判断基準としている。しかし、メモリ102に格納されたデータ列の全域を判断基準として用いるようにしてもよい。例えば、データ列の全域における値の分布状況を判断基準としてもよい。そのような形態によれば、入出力ポートのGNDショートやオープンなども判定可能である。例えば、データ列の全域が0である場合には、入出力ポートがGNDショートしていると判断してもよい。また例えば、データ列の全域において値がふらついている場合には、入出力ポートがオープンになっていると判断してもよい。また、入出力ポートの先にある外部回路を構成する個々の部品の有無、などを検査対象とするようにしてもよい。
In this embodiment, it is assumed that the inspection voltage waveform is attenuated while drawing a quadratic curve. Then, the number of bits in which 1 is continuously stored from the LSB in the data string stored in the
また、実装基板の検査は、専用の検査装置により行われるケースが多い。そのように検査装置を使うケースでは、全ての回路ブロックに検査装置との接点を設ける必要がある。このため、数十〜数百の接点を基板に設ける必要があり、さらなる高密度化の妨げとなっている。また、プローブの劣化や、ホコリ、フラックスの付着などによりプローブと接点との接触不良が発生しうるという根本的な問題を抱えている。本実施例では、専用の検査装置を用いないので、こうした接点を必要としない。それにより、実装基板のさらなる高密度化を実現することが可能になる。また、接点を必要としないので、プローブとの接触不良などの問題を考慮する必要がない。 Further, the mounting board is often inspected by a dedicated inspection apparatus. In such a case where the inspection apparatus is used, it is necessary to provide contact points with the inspection apparatus in all circuit blocks. For this reason, it is necessary to provide tens to hundreds of contacts on the substrate, which hinders further increase in density. In addition, there is a fundamental problem that contact failure between the probe and the contact may occur due to deterioration of the probe, dust, adhesion of flux, or the like. In this embodiment, since no dedicated inspection device is used, such a contact is not required. Thereby, it is possible to realize further higher density of the mounting substrate. Further, since no contact is required, there is no need to consider problems such as poor contact with the probe.
次に、プリンタに本実施例を適用した場合の例を示す。図9は、インクジェットプリンタのプリンタユニットの一例を示す図である。図9に示すプリンタユニットは、搬送機構901と、クリーニング機構902と、シャーシ903と、キャリッジ904と、自動搬送機構905と、制御基板906と、フラットケーブル907とを備える。搬送機構901は、記録媒体を搬送する。クリーニング機構902は、プリントヘッドのノズルをクリーニングする。キャリッジ904は、プリントヘッドを搬送する。自動搬送機構905は、複数の記録媒体から最上部の一枚だけを取り出してプリントユニットに送り込む。フラットケーブル907は、制御基板906から出力されるプリントヘッド制御信号をプリントヘッドに伝送するためのケーブルである。
Next, an example in which this embodiment is applied to a printer will be shown. FIG. 9 is a diagram illustrating an example of a printer unit of an inkjet printer. The printer unit shown in FIG. 9 includes a
図10は、制御基板906の構成の一例を示すブロック図である。MPU1001は、図1に示す構成を備える。MPU1001は、ROM1004に格納されたプログラムに基づいて装置全体を制御する。プリントヘッドは、フラットケーブル907を経由してMPU1001が生成するプリントヘッド制御信号を受信する。そして、プリントヘッド1002は、受信したプリントヘッド制御信号に基づいてインク液滴を記録媒体に吐出する。
FIG. 10 is a block diagram illustrating an example of the configuration of the
プリントヘッド制御信号は数MHzの高速信号である。プリントヘッド制御信号を伝送するフラットケーブル907は通常1m程度の長さを有する。そのため、波形成形及び放射電磁界低減のために、制御基板906側にフィルタ回路を挿入する必要がある。
The print head control signal is a high-speed signal of several MHz. The
図11は、フィルタ回路が接続された制御基板906の一例を示す図である。フィルタ回路には、例えば、フラットケーブルのインダクタ成分による波形のリンギングを抑えたり、不要な高調波成分をキャンセルしたりするために遅延回路が用いられる。その代表例がCRフィルタである。RA1102〜1104は、図5に示すRA51と同様である。CA1105〜1107は、図5に示すCA52と同様である。コネクタ1108は、フラットケーブル907をプリントヘッド1002と接続するためのコネクタである。図11に示す例では、ヘッド制御信号を伝送するための信号ライン12本の全てにCRフィルタ回路が挿入されている。また、図11に示す例では、MPU1001が図8に示す処理を実行することで、信号ライン一本一本に対して検査が実施される。その際、MPU1001は、予め、図示しない未使用入出力ポートに対して図7に示す処理を実行して校正値N0を取得しておく。
FIG. 11 is a diagram illustrating an example of the
このように、本実施例によれば、前述したような接点を信号ライン一つ一つに設けることなくCRフィルタ回路の状態や電気的特性を簡単な構成で検査することができる。よって、本実施例はCRフィルタ回路などの実装テストに好適である。 As described above, according to the present embodiment, the state and electrical characteristics of the CR filter circuit can be inspected with a simple configuration without providing the above-described contacts on each signal line. Therefore, this embodiment is suitable for mounting tests such as a CR filter circuit.
なお、本実施形態では、図8の処理を全てMPU10が実行するとして説明したが、例えば、ステップS803以降の処理を、別の判定装置が実行しても良い。
In the present embodiment, it has been described that the
(その他の実施形態)
本発明は、上記実施例の1以上の機能を実現するプログラムを、ネットワークまたは記憶媒体を介してシステムまたは装置に供給し、そのシステムまたは装置のコンピュータにおける1つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
(Other embodiments)
The present invention supplies a program that realizes one or more functions of the above embodiments to a system or apparatus via a network or a storage medium, and one or more processors in the computer of the system or apparatus read and execute the program It can also be realized by processing. It can also be realized by a circuit (for example, ASIC) that realizes one or more functions.
Claims (9)
特定レベルの電圧を出力中である前記入出力ポートの電圧出力をオフにした後、前記入出力ポートの電圧を一定の間隔で監視する監視手段と、
前記監視手段で監視された電圧が所定の閾値を超えたか否かを検査する検査手段を有し、
前記検査手段による検査結果に基づいて、前記入出力ポートに所定の外部回路が接続されているか否かが判定される
ことを特徴とするマイクロプロセッサ。 A microprocessor having an input / output port and capable of inspecting an external circuit connected to the input / output port,
Monitoring means for monitoring the voltage of the input / output port at regular intervals after turning off the voltage output of the input / output port that is outputting a voltage of a specific level;
Having inspection means for inspecting whether or not the voltage monitored by the monitoring means exceeds a predetermined threshold;
The microprocessor according to claim 1, wherein whether or not a predetermined external circuit is connected to the input / output port is determined based on an inspection result by the inspection means.
前記校正手段によって校正された前記検査結果に基づいて前記入出力ポートに前記所定の外部回路が接続されているか否かが判定されることを特徴とする
請求項1に記載のマイクロプロセッサ。 Calibration for calibrating the test result obtained when the external circuit is connected to the input / output port, using the test result obtained when the external circuit is not connected to the input / output port as a calibration value Further comprising means,
The microprocessor according to claim 1, wherein it is determined whether or not the predetermined external circuit is connected to the input / output port based on the inspection result calibrated by the calibration unit.
前記検査結果である経過時間に基づいて、前記所定の外部回路が接続されているか否かが判定されることを特徴とする
請求項1または2に記載のマイクロプロセッサ。 The inspection means acquires, as the inspection result, an elapsed time until a voltage value obtained by monitoring the voltage of the input / output port at a predetermined interval becomes equal to or less than the predetermined threshold value,
The microprocessor according to claim 1, wherein whether or not the predetermined external circuit is connected is determined based on an elapsed time that is the inspection result.
前記入出力ポートの電圧を一定の間隔で監視して得られる電圧値のそれぞれについて、前記所定の閾値を超えているか否かを判定し、前記電圧値が前記所定の閾値を越えている場合には1を、前記所定の閾値以下である場合には0を、前記検査結果としてデータ列の最下位ビットから順に格納し、
前記データ列の値に基づき、前記所定の外部回路が接続されているか否かが判定されることを特徴とする
請求項1または2に記載のマイクロプロセッサ。 The inspection means includes
For each of the voltage values obtained by monitoring the voltage of the input / output port at regular intervals, it is determined whether or not the predetermined threshold is exceeded, and when the voltage value exceeds the predetermined threshold 1 is stored in order from the least significant bit of the data string, and 0 is stored when the value is equal to or smaller than the predetermined threshold,
3. The microprocessor according to claim 1, wherein whether or not the predetermined external circuit is connected is determined based on the value of the data string.
前記データ列において、LSBから連続して格納されている1の数が予め定められた判定値の範囲内である場合に、前記入出力ポートに前記所定の外部回路が接続されていると判断する
請求項4に記載のマイクロプロセッサ。 The inspection means includes
In the data string, it is determined that the predetermined external circuit is connected to the input / output port when the number of 1s continuously stored from the LSB is within a predetermined determination value range. The microprocessor according to claim 4.
請求項2に記載のマイクロプロセッサ。 Based on the distribution status of 1 and 0 in the data string calibrated by the calibration means, in addition to the electrical characteristics of the external circuit, at least GND short / open of the input / output port, and presence / absence of connection of the external circuit The microprocessor according to claim 2.
前記外部回路の電気的特性が判定され、
前記電気的特性には、少なくとも時定数が含まれる
請求項1から6のうちのいずれか1項に記載のマイクロプロセッサ。 The external circuit is a CR filter circuit;
Electrical characteristics of the external circuit are determined,
The microprocessor according to claim 1, wherein the electrical characteristics include at least a time constant.
特定レベルの電圧を出力中である前記入出力ポートの電圧出力をオフにした後、前記入出力ポートの電圧を一定の間隔で監視するステップと、
前記監視された電圧が所定の閾値を超えたか否かを検査する検査ステップと
前記検査の検査結果に基づいて、前記入出力ポートに所定の外部回路が接続されているか否かを判定する判定ステップと、を含む
ことを特徴とする検査方法。 An inspection method for inspecting an external circuit connected to an input / output port in a microprocessor including the input / output port,
Monitoring the voltage of the input / output port at regular intervals after turning off the voltage output of the input / output port that is outputting a voltage of a specific level;
An inspection step for inspecting whether or not the monitored voltage exceeds a predetermined threshold, and a determination step for determining whether or not a predetermined external circuit is connected to the input / output port based on the inspection result of the inspection And an inspection method characterized by comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016151294A JP6843543B2 (en) | 2016-08-01 | 2016-08-01 | Microprocessors, methods of inspecting external circuits in microprocessors, and programs |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016151294A JP6843543B2 (en) | 2016-08-01 | 2016-08-01 | Microprocessors, methods of inspecting external circuits in microprocessors, and programs |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2018022227A true JP2018022227A (en) | 2018-02-08 |
JP2018022227A5 JP2018022227A5 (en) | 2019-09-05 |
JP6843543B2 JP6843543B2 (en) | 2021-03-17 |
Family
ID=61165639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016151294A Active JP6843543B2 (en) | 2016-08-01 | 2016-08-01 | Microprocessors, methods of inspecting external circuits in microprocessors, and programs |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6843543B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7563369B2 (en) | 2021-12-10 | 2024-10-08 | 株式会社村田製作所 | Electronic Circuit Module |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4509128A (en) * | 1982-04-16 | 1985-04-02 | Sangamo Weston, Inc. | Solid-state electrical-power demand register and method |
JPH01269578A (en) * | 1988-04-20 | 1989-10-27 | Brother Ind Ltd | Option detector for electronic equipment |
JPH06138991A (en) * | 1992-10-30 | 1994-05-20 | Mita Ind Co Ltd | Electric part connection recognizing device and electric parts |
JPH06149687A (en) * | 1992-11-06 | 1994-05-31 | Matsushita Electric Ind Co Ltd | Scsi terminal resistance detecting circuit |
JP2013041525A (en) * | 2011-08-19 | 2013-02-28 | Minebea Co Ltd | Control device of electrical apparatus |
JP2013156911A (en) * | 2012-01-31 | 2013-08-15 | Nec Access Technica Ltd | Device equipment and method for controlling the same |
JP2015197820A (en) * | 2014-04-01 | 2015-11-09 | キヤノン株式会社 | Electronic device and image forming apparatus |
JP2016053813A (en) * | 2014-09-03 | 2016-04-14 | サムスン エレクトロニクス カンパニー リミテッド | Electronic apparatus |
-
2016
- 2016-08-01 JP JP2016151294A patent/JP6843543B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4509128A (en) * | 1982-04-16 | 1985-04-02 | Sangamo Weston, Inc. | Solid-state electrical-power demand register and method |
JPH01269578A (en) * | 1988-04-20 | 1989-10-27 | Brother Ind Ltd | Option detector for electronic equipment |
JPH06138991A (en) * | 1992-10-30 | 1994-05-20 | Mita Ind Co Ltd | Electric part connection recognizing device and electric parts |
JPH06149687A (en) * | 1992-11-06 | 1994-05-31 | Matsushita Electric Ind Co Ltd | Scsi terminal resistance detecting circuit |
JP2013041525A (en) * | 2011-08-19 | 2013-02-28 | Minebea Co Ltd | Control device of electrical apparatus |
JP2013156911A (en) * | 2012-01-31 | 2013-08-15 | Nec Access Technica Ltd | Device equipment and method for controlling the same |
JP2015197820A (en) * | 2014-04-01 | 2015-11-09 | キヤノン株式会社 | Electronic device and image forming apparatus |
JP2016053813A (en) * | 2014-09-03 | 2016-04-14 | サムスン エレクトロニクス カンパニー リミテッド | Electronic apparatus |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7563369B2 (en) | 2021-12-10 | 2024-10-08 | 株式会社村田製作所 | Electronic Circuit Module |
Also Published As
Publication number | Publication date |
---|---|
JP6843543B2 (en) | 2021-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI660183B (en) | Component inspection method, probe card, interposer and inspection device | |
JP7042224B2 (en) | Droplet depositor and its test circuit | |
US10613155B2 (en) | Short circuit testing method for capacitive sensing device and the capacitive sensing device | |
US20070041425A1 (en) | Temperature detector, temperature detecting method, and semiconductor device having the temperature detector | |
KR101208453B1 (en) | Method for detecting abnormal nozzle using self-sensing of piezo | |
JP6843543B2 (en) | Microprocessors, methods of inspecting external circuits in microprocessors, and programs | |
US20170043572A1 (en) | Evaluating print head nozzle condition | |
JP6229877B2 (en) | Inspection device | |
US20170361603A1 (en) | Nozzle condition evaluation | |
US12099084B2 (en) | Systems and methods for real-time fault detection | |
KR101279813B1 (en) | Method for detecting abnormal nozzle using self-sensing of piezo and recording medium thereof | |
CA2894759C (en) | Methods and circuits for measuring a high impedance element based on time constant measurements | |
JP7362396B2 (en) | liquid discharge head | |
KR20000076991A (en) | Pulse width detection | |
JP5352401B2 (en) | Humidity detection device and humidity detection method | |
KR20180067041A (en) | Injector Control Unit, and Injector Short Circuit Inspection Method Using the Same | |
CN111983436B (en) | Complex digital module stress damage monitoring and early warning device and method | |
KR101279810B1 (en) | Method for detecting abnormal nozzle using self-sensing of piezo and recording medium thereof | |
CN112740428B (en) | Method and apparatus for detecting open state in piezoelectric element connection | |
TWI616794B (en) | Photo sensing circuit and defect curing method thereof | |
US20230198573A1 (en) | Computing apparatus and margin measurement method | |
US10048292B1 (en) | Logic signal analyzer, logic probe as well as oscilloscope | |
NL2009490C2 (en) | Testing device for printed circuit boards. | |
JP6110191B2 (en) | Inspection device and inspection processing device | |
JP2012185055A (en) | Evaluation test apparatus and evaluation test method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190724 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190724 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200929 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210126 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210224 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6843543 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |