JP2018022227A - Microprocessor, inspection method of outside circuit in microprocessor, and program - Google Patents

Microprocessor, inspection method of outside circuit in microprocessor, and program Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a microprocessor capable of inspecting electrical characteristics and state of an outside circuit connected to an input/output port with a simple configuration.SOLUTION: The microprocessor includes: monitoring means that monitors the voltage on an input/output port at certain intervals after turning off the voltage output from the input/output port, which is outputting a voltage of a specific level; and inspection means that inspects if the voltage being monitored by the monitoring means exceed a predetermined threshold level. With this, the microprocessor determines whether the predetermined outside circuit is connected to the input/output port based on the inspection result by the inspection means.SELECTED DRAWING: Figure 8

Description

本発明は、双方向入出力ポートに接続される外部回路の状態を自己検査する技術に関する。   The present invention relates to a technique for self-inspecting the state of an external circuit connected to a bidirectional input / output port.

双方向入出力ポート（以下、単に入出力ポートという）に接続される受動部品の自己検査をする手法が、特許文献１に開示されている。特許文献１に記載された検査手法では、出力ポートからＨｉｇｈ／Ｌｏｗレベルを出力した時に、入力ポートにおいて両ポートの間に配置された外部回路の特性に応じた位相変化が得られるかどうかを判定する。   Japanese Patent Application Laid-Open No. 2004-133620 discloses a method for self-inspecting a passive component connected to a bidirectional input / output port (hereinafter simply referred to as an input / output port). In the inspection method described in Patent Document 1, when a high / low level is output from an output port, it is determined whether or not a phase change corresponding to the characteristics of an external circuit arranged between both ports can be obtained at the input port. To do.

特開２０１１−０４３４４０号公報JP 2011-043440 A

特許文献１に記載された手法はＧＮＤショート以外の状態も検出することができるが、入力ポートと出力ポートとを別個に設ける必要があり、さらに検査時には両ポートを装置外部でショートしなければならず、複雑な構成を必要とする。そこで、本発明は、入出力ポートに接続される外部回路の電気的特性や状態を簡易な構成で検査することができるマイクロプロセッサ、検査方法、及びプログラムを提供することを目的とする。   Although the method described in Patent Document 1 can detect a state other than a GND short-circuit, it is necessary to provide an input port and an output port separately, and both ports must be short-circuited outside the apparatus at the time of inspection. However, a complicated configuration is required. Accordingly, an object of the present invention is to provide a microprocessor, an inspection method, and a program that can inspect the electrical characteristics and state of an external circuit connected to an input / output port with a simple configuration.

本発明によるマイクロプロセッサは、入出力ポートを備え、当該入出力ポートに接続される外部回路を検査可能なマイクロプロセッサであって、特定レベルの電圧を出力中である入出力ポートの電圧出力をオフにした後、入出力ポートの電圧を一定の間隔で監視する監視手段と、監視手段で監視された電圧が所定の閾値を超えたか否かを検査する検査手段を有し、検査手段による検査結果に基づいて、入出力ポートに所定の外部回路が接続されているか否かが判定されることを特徴とする。   A microprocessor according to the present invention includes an input / output port and can inspect an external circuit connected to the input / output port, and turns off the voltage output of the input / output port that is outputting a specific level of voltage. After that, there are monitoring means for monitoring the voltage of the input / output port at regular intervals, and inspection means for inspecting whether the voltage monitored by the monitoring means exceeds a predetermined threshold, and the inspection result by the inspection means Based on the above, it is determined whether or not a predetermined external circuit is connected to the input / output port.

本発明によれば、マイクロプロセッサの入出力ポートに接続される外部回路の電気的特性や状態を簡易な構成で検査することができる。   According to the present invention, the electrical characteristics and state of an external circuit connected to an input / output port of a microprocessor can be inspected with a simple configuration.

本発明の第１の実施例に係るマイクロプロセッサのハードウエア構成の一例を示すブロック図である。It is a block diagram which shows an example of the hardware constitutions of the microprocessor which concerns on 1st Example of this invention. 図１に示す入出力ポートの構成の一例を示す図である。It is a figure which shows an example of a structure of the input / output port shown in FIG. 検査電圧波形の一例を示す図である。It is a figure which shows an example of a test voltage waveform. 第１の実施例における検査フローを示す図である。It is a figure which shows the test | inspection flow in a 1st Example. 被検査回路の一例を示す図である。It is a figure which shows an example of a to-be-inspected circuit. 所定数のサンプルに対して図４に示す検査フローを実行した場合における、検出回数の分布を説明するための図である。FIG. 5 is a diagram for explaining the distribution of the number of detections when the inspection flow shown in FIG. 4 is performed on a predetermined number of samples. 校正値の取得フローを示す図である。It is a figure which shows the acquisition flow of a calibration value. 検査結果の判定フローを示す図である。It is a figure which shows the determination flow of a test result. インクジェットプリンタのプリンタユニットの一例を示す図である。It is a figure which shows an example of the printer unit of an inkjet printer. 制御基板の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of a control board. フィルタ回路が接続された制御基板の一例を示す図である。It is a figure which shows an example of the control board to which the filter circuit was connected.

以下、本発明を実施するための形態について図面を用いて説明する。   Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

[実施例１]
図１は、本発明の第１の実施例に係るマイクロプロセッサのハードウエア構成の一例を示すブロック図である。第１の実施例に係るマイクロプロセッサ（ＭＰＵ）１０は、ＣＰＵ１０４と、タイマ１０５と、カウンタ１０６と、入出力ポート１０７と、入出力ポート１０８とを備える。ＭＰＵ１０は、さらに、後述するウェイト時間を記憶するメモリ１０１と、後述するデータ列を記憶するメモリ１０２と、後述する、検査電圧の読み込み回数の設定値を記憶するメモリ１０３とを備える。 [Example 1]
FIG. 1 is a block diagram showing an example of a hardware configuration of a microprocessor according to the first embodiment of the present invention. The microprocessor (MPU) 10 according to the first embodiment includes a CPU 104, a timer 105, a counter 106, an input / output port 107, and an input / output port 108. The MPU 10 further includes a memory 101 that stores a wait time to be described later, a memory 102 that stores a data string to be described later, and a memory 103 that stores a setting value of the number of times to read the test voltage, which will be described later.

入出力ポート１０７には、被検査回路として、抵抗１１０とコンデンサ１１１とが接続されている。なお、図１に示される被検査回路は一例であって、入出力ポート１０７にはその他の被検査回路が接続されていてもよい。一方、入出力ポート１０８には何も接続されていない。入出力ポート１０８は、本実施例では、後述するようにＭＰＵ１０の固有特性を取得するために用いられる。後述するように本実施例のＭＰＵは、入出力ポートを備え、入出力ポートに接続される外部回路を検査することが可能である。   A resistor 110 and a capacitor 111 are connected to the input / output port 107 as a circuit to be inspected. Note that the circuit under test shown in FIG. 1 is an example, and other circuit under test may be connected to the input / output port 107. On the other hand, nothing is connected to the input / output port 108. In this embodiment, the input / output port 108 is used to acquire the unique characteristics of the MPU 10 as will be described later. As will be described later, the MPU of this embodiment includes an input / output port, and can inspect an external circuit connected to the input / output port.

図２は、図１に示す入出力ポート１０７，１０８の構成の一例を示す図である。図２（ａ）には、入出力ポート１０８の構成が示されている。図２（ｂ）には、入出力ポート１０７の構成が示されている。図２（ａ），（ｂ）に示すように、入出力ポート１０７，１０８の構成は同じであり、それぞれ、出力バッファ２０１と、入力バッファ２０２と、プルダウン抵抗２０３とを含む。出力バッファ２０１は、出力ディセーブル機能を有し、出力のオンとオフとを制御可能である。本実施例では、出力バッファ２０１と入力バッファ２０２とを図２に示すように接続することで、入力と出力との両方の機能を備えた入出力バッファを構成する。上述したように、入出力ポート１０７には、抵抗１１０とコンデンサ１１１とが接続されるが、入出力ポート１０８には、何も接続されない。   FIG. 2 is a diagram showing an example of the configuration of the input / output ports 107 and 108 shown in FIG. FIG. 2A shows the configuration of the input / output port 108. FIG. 2B shows the configuration of the input / output port 107. As shown in FIGS. 2A and 2B, the configurations of the input / output ports 107 and 108 are the same, and include an output buffer 201, an input buffer 202, and a pull-down resistor 203, respectively. The output buffer 201 has an output disable function, and can control ON / OFF of the output. In this embodiment, the output buffer 201 and the input buffer 202 are connected as shown in FIG. 2 to configure an input / output buffer having both input and output functions. As described above, the resistor 110 and the capacitor 111 are connected to the input / output port 107, but nothing is connected to the input / output port 108.

入出力ポート１０７，１０８は、周辺デバイスとのインターフェースとして使用される、汎用性が高いポートである。図１には、２つの入出力ポート１０７，１０８が例示されているが、通常、ＭＰＵには多数の入出力ポートが用意されていて、各入出力ポートは例えば、モータドライバＩＣに対して制御信号を出力したり、センサやスイッチの電圧レベルを読み込んだりする。   The input / output ports 107 and 108 are highly versatile ports used as interfaces with peripheral devices. Although two input / output ports 107 and 108 are illustrated in FIG. 1, a large number of input / output ports are usually prepared in the MPU, and each input / output port controls, for example, a motor driver IC. Outputs signals and reads voltage levels of sensors and switches.

図３は、検査電圧波形の一例を示す図である。Ｖｐ（ｔ）は、図２に示すＶｐラインにおける電圧（以下、検査電圧という）の電圧値の時間変化を示す。ｔは、経過時間を示す。   FIG. 3 is a diagram illustrating an example of the inspection voltage waveform. Vp (t) represents a change over time in the voltage value of the voltage (hereinafter referred to as inspection voltage) in the Vp line shown in FIG. t indicates the elapsed time.

まず、ｔ0において、図２に示す出力バッファ２０１からＨｉｇｈレベルの電圧が出力される。そのため、ｔ0におけるＶｐ（ｔ）は３．３Ｖとなる。なお、３．３Ｖは一例であり、他の電圧値でも良い。なお、Ｈｉｇｈレベルの電圧を、特定レベルの電圧と呼ぶこともある。 First, at t 0 , a high level voltage is output from the output buffer 201 shown in FIG. Therefore, Vp (t) at t 0 is 3.3V. Note that 3.3V is an example, and other voltage values may be used. The high level voltage may be referred to as a specific level voltage.

次に、ｔ1において、出力バッファ２０１の出力（電圧出力）がディセーブルに設定される。そのため、ｔ1におけるＶｐ（ｔ）は、時間経過とともに図２に示すプルダウン抵抗２０３と被検査回路（抵抗１１０及びコンデンサ１１１）とからなる時定数に応じて徐々に垂下する。 Next, at t 1 , the output (voltage output) of the output buffer 201 is disabled. Therefore, Vp (t) at t 1 gradually drops according to the time constant composed of the pull-down resistor 203 and the circuit under test (resistor 110 and capacitor 111) shown in FIG.

ＣＰＵ１０４は、ｔ1以降におけるＶｐ（ｔ）を監視する。具体的には、ＣＰＵ１０４は、図２に示す入力バッファ２０２を用いて一定の間隔でＶｐ（ｔ）を繰り返し読み出す。そして、ＣＰＵ１０４は、監視結果に基づき検査の合否を判定する。 The CPU 104 monitors Vp (t) after t 1 . Specifically, the CPU 104 repeatedly reads Vp (t) at regular intervals using the input buffer 202 shown in FIG. Then, the CPU 104 determines pass / fail of the inspection based on the monitoring result.

Ｖｔｈは、入力バッファ２０２の読み値が、０（Ｌｏｗレベル）であるか１（Ｈｉｇｈレベル）であるかを判定するための閾値である。本実施例では、図３の下図に示されるように、各読み出しタイミングにおける、入力バッファ２０２の読み値を０または１としてデータ列３０１に格納する。当該データ列３０１は、メモリ１０２に格納される。ｔ2は、Ｖｐ（ｔ）がこのＶｔｈと交差する時間を示す。 Vth is a threshold value for determining whether the reading value of the input buffer 202 is 0 (Low level) or 1 (High level). In this embodiment, as shown in the lower diagram of FIG. 3, the reading value of the input buffer 202 at each read timing is stored in the data string 301 as 0 or 1. The data string 301 is stored in the memory 102. t 2 represents the time when Vp (t) crosses this Vth.

図３に示す例では、入力バッファ２０２の読み値として、ｔ1からｔ2まで１が４回検出され、ｔ2以降は０が検出される。ＣＰＵ１０４は、検出された回数（ここでは、４）を判定値と比較することで被検査回路の状態を判断する。なお、判定値は、予め実験的に求めプログラムＲＯＭ（不図示）に保存されている。 In the example shown in FIG. 3, 1 is detected four times from t 1 to t 2 as a reading value of the input buffer 202, and 0 is detected after t 2 . The CPU 104 determines the state of the circuit to be inspected by comparing the detected number of times (here, 4) with a determination value. Note that the determination value is experimentally obtained in advance and stored in a program ROM (not shown).

図４は、第１の実施例における検査フローを示す図である。本実施例では、ＭＰＵ１０（具体的にはＣＰＵ１０４）が被検査回路に対して信号出力を行い、当該信号出力に対する被検査回路特有の反応をＭＰＵ１０が検出する。   FIG. 4 is a diagram showing an inspection flow in the first embodiment. In this embodiment, the MPU 10 (specifically, the CPU 104) outputs a signal to the circuit under test, and the MPU 10 detects a reaction specific to the circuit under test with respect to the signal output.

まず、ＭＰＵ１０は、カウンタ１０６が記憶する読み出し回数Ｎを１に初期化する（ステップＳ４０１）。   First, the MPU 10 initializes the read count N stored in the counter 106 to 1 (step S401).

次に、ＭＰＵ１０は、出力バッファ２０１からＨｉｇｈレベルの電圧を出力する（ステップＳ４０２）。そして、ＭＰＵ１０は、Ｖｐラインの電圧がＨｉｇｈレベル（ここでは、３．３Ｖ）になるまで一定時間ウェイトして、出力バッファ２０１をディセーブル（非駆動）状態にする（ステップＳ４０３）。   Next, the MPU 10 outputs a high level voltage from the output buffer 201 (step S402). Then, the MPU 10 waits for a certain period of time until the voltage of the Vp line becomes the high level (here, 3.3 V), and disables the output buffer 201 (step S403).

次に、ＭＰＵ１０は、タイマ１０５を用いて、予め設定されたウェイト時間が経過するまでウェイトする（ステップＳ４０４）。本実施例では、上記ウェイト時間を示す情報が予めメモリ１０１に格納される。そして、ＭＰＵ１０は、入力バッファ２０２から現時点ｔの信号レベルを読み出す（ステップＳ４０５）。このとき、Ｖｐ（ｔ）が上記閾値を超えていれば、ＭＰＵ１０は、信号レベルを１（Ｈｉｇｈレベル）と判断する。Ｖｐ（ｔ）が上記閾値以下であれば、ＭＰＵ１０は、信号レベルを０（Ｌｏｗレベル）と判断する。そして、ＭＰＵ１０は、信号レベルの読み値をメモリ１０２に格納されたデータ列のＮビット目（最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から数えてＮビット目）に書き込む（ステップＳ４０６）。   Next, the MPU 10 waits using a timer 105 until a preset wait time has elapsed (step S404). In this embodiment, information indicating the wait time is stored in the memory 101 in advance. Then, the MPU 10 reads the signal level at the current time t from the input buffer 202 (step S405). At this time, if Vp (t) exceeds the threshold value, the MPU 10 determines that the signal level is 1 (High level). If Vp (t) is equal to or less than the threshold value, the MPU 10 determines that the signal level is 0 (Low level). Then, the MPU 10 writes the read value of the signal level to the Nth bit (Nth bit counted from the least significant bit (LSB)) of the data string stored in the memory 102 (step S406).

次に、ＭＰＵ１０は、読み込み回数Ｎが予め定められた設定値に達しているかどうかを判断する（ステップＳ４０７）。なお、設定値を示す情報は予めメモリ１０３に格納されている。読み込み回数Ｎが設定値に達していない場合は（ステップＳ４０７のＮｏ）、ＭＰＵ１０は、読み込み回数Ｎを１インクリメントしてステップＳ４０４の処理に戻る。読み込み回数Ｎが設定値に達している場合は（ステップＳ４０７のＹｅｓ）、ＭＰＵ１０はステップＳ４０８の処理に進む。   Next, the MPU 10 determines whether or not the number of readings N has reached a predetermined set value (step S407). Information indicating the set value is stored in the memory 103 in advance. If the read count N has not reached the set value (No in step S407), the MPU 10 increments the read count N by 1 and returns to the processing in step S404. If the read count N has reached the set value (Yes in step S407), the MPU 10 proceeds to the process in step S408.

最後に、ＭＰＵ１０は、メモリ１０２に格納されたデータ列において、ＬＳＢ（図３の３０１の一番左端）から連続して１が格納されているビット数をカウントし、当該ビット数を検査結果として取得する（ステップＳ４０８）。このように、本実施例では、入力バッファ２０２の読み値が１から０に切り替わるまでに行われた読み出し回数が検査結果として取得される。   Finally, the MPU 10 counts the number of bits in which 1 is stored continuously from the LSB (the leftmost 301 in FIG. 3) in the data string stored in the memory 102, and uses the number of bits as a check result. Obtain (step S408). As described above, in this embodiment, the number of readings performed until the reading value of the input buffer 202 is switched from 1 to 0 is acquired as the inspection result.

以上の処理を実行することで、本実施例のＭＰＵ１０は、Ｈｉｇｈレベル（特定レベル）の電圧を出力中である入出力ポートの電圧出力をオフにした後、入出力ポートの電圧を一定の間隔で監視する。そして、ＭＰＵ１０は、監視された電圧が所定の閾値（Ｖｔｈ）を超えたか否かを検査する。よって、図３に示すような検査電圧波形とデータ列３０１が出力されるとともに、被検査回路に対する検査を実行するためのデータ取得が完了する。   By executing the above processing, the MPU 10 of this embodiment turns off the voltage output of the input / output port that is outputting the high level (specific level) voltage, and then sets the voltage of the input / output port at a constant interval. Monitor with. Then, the MPU 10 checks whether or not the monitored voltage exceeds a predetermined threshold value (Vth). Therefore, the test voltage waveform and the data string 301 as shown in FIG. 3 are output, and the data acquisition for executing the test on the circuit to be tested is completed.

図５は、被検査回路の一例を示す図である。図５に示すＭＰＵ５０の構成は、図１に示すＭＰＵ１０と同様である。ただし、ＭＰＵ５０は、入出力ポート５０１〜５０４を有する。ＭＰＵ５０には、抵抗アレイ（ＲＡ）５１とコンデンサ（アレイＣＡ）５２とからなる被検査回路が接続されている。ＭＰＵ５０の各入出力ポートはそれぞれ、図５に示すようにＣＲフィルタに接続される。具体的には、入出力ポート５０１は、ＲＡ５１のピン（Ｐｉｎ）１とＰｉｎ８とを介して、さらにＣＡ５２のＰｉｎ８とＰｉｎ１とを介してグランド（ＧＮＤ）に接続される。入出力ポート５０２〜５０４も同様にして、ＧＮＤに接続される。なお、ＲＡ５１の、Ｐｉｎ１とＰｉｎ８との間、Ｐｉｎ２とＰｉｎ７との間、Ｐｉｎ３とＰｉｎ６との間、及びＰｉｎ４とＰｉｎ５との間にはそれぞれ、同じ抵抗値の抵抗が配置されている。ＣＡ５２も同様に、各ピンの間に同じ容量のコンデンサが配置されている。   FIG. 5 is a diagram illustrating an example of a circuit to be inspected. The configuration of the MPU 50 shown in FIG. 5 is the same as that of the MPU 10 shown in FIG. However, the MPU 50 has input / output ports 501 to 504. Connected to the MPU 50 is a circuit to be inspected comprising a resistor array (RA) 51 and a capacitor (array CA) 52. Each input / output port of the MPU 50 is connected to a CR filter as shown in FIG. Specifically, the input / output port 501 is connected to the ground (GND) via pins (Pin) 1 and Pin 8 of the RA 51 and further via Pins 8 and Pin 1 of the CA 52. Similarly, the input / output ports 502 to 504 are connected to the GND. It should be noted that resistors having the same resistance value are arranged between RA1 and Pin8, between Pin2 and Pin7, between Pin3 and Pin6, and between Pin4 and Pin5 of RA51. Similarly, the capacitor of the same capacity is arranged between the pins of CA52.

なお、ここでは被検査回路としてＣＲフィルタを例に挙げたが、被検査回路は、一定以上の時定数を有する回路であればどのような回路であってよい。   Here, the CR filter is taken as an example of the circuit to be inspected. However, the circuit to be inspected may be any circuit as long as it has a time constant greater than a certain value.

図５に示す被検査回路に対する検査においては、ＭＰＵ５０の各入出力ポートから出力される信号のそれぞれに対して、図４に示す処理が行われる。すなわち、ＭＰＵ５０は、入出力ポート５０１からＨｉｇｈレベルの電圧を出力して、ＲＡ５１のＰｉｎ１とＰｉｎ８との間に配置された抵抗を介して、ＣＡ５２のＰｉｎ８とＰｉｎ１との間に配置されたコンデンサを充電する。次に、ＭＰＵ５０は、Ｈｉｇｈレベルの電圧を出力中である入出力ポート５０１の出力をディセーブルにする。すると、上記コンデンサに充電された電荷の放電が開始される。それと同時に、ＭＰＵ５０は、入出力ポート５０１のリードを開始する。ＭＰＵ５０は、一定の周期で複数回（例えば１ｕｓの周期で１２８回）リードする。ＭＰＵ５０は、入出力ポート５０２〜５０４に対しても同様の処理を行う。   In the inspection of the circuit to be inspected shown in FIG. 5, the processing shown in FIG. 4 is performed for each signal output from each input / output port of the MPU 50. In other words, the MPU 50 outputs a high level voltage from the input / output port 501, and connects a capacitor disposed between Pin 8 and Pin 1 of CA 52 via a resistor disposed between Pin 1 and Pin 8 of RA 51. Charge. Next, the MPU 50 disables the output of the input / output port 501 that is outputting the high level voltage. Then, discharge of the charge charged in the capacitor is started. At the same time, the MPU 50 starts reading the input / output port 501. The MPU 50 reads a plurality of times at a constant cycle (for example, 128 times at a cycle of 1 us). The MPU 50 performs similar processing for the input / output ports 502 to 504.

仮に、入出力ポート５０１に対応する、ＣＲフィルタと対ＧＮＤ抵抗（図２に示すプルダウン抵抗２０３に相当）とからなる回路の時定数τが２５ｕｓであるとする。また、入出力ポート５０１におけるＶＩＬがＶｃｃ×３６．８％であるとする。ＶＩＬは、Ｌｏｗレベルと認識される電圧レベルである。この場合、ＣＲフィルタと対ＧＮＤ抵抗とからなる上記回路における時定数τ経過後の電圧減衰は３６．８％である。したがって、１〜２４回目までのリード時には１が、２５〜１２８回目までのリード時には０が検出されるので、ＣＲフィルタと対ＧＮＤ抵抗とからなる上記回路における１の検出回数は２４となる。以下、１の検出回数を、単に検出回数という場合がある。   Assume that the time constant τ of a circuit corresponding to the input / output port 501 and composed of a CR filter and a resistance to GND (corresponding to the pull-down resistor 203 shown in FIG. 2) is 25 us. Further, it is assumed that the VIL at the input / output port 501 is Vcc × 36.8%. VIL is a voltage level recognized as a low level. In this case, the voltage decay after the time constant τ elapses in the above circuit composed of the CR filter and the GND resistor is 36.8%. Therefore, 1 is detected at the time of reading from the 1st to 24th times, and 0 is detected at the time of reading from the 25th to 128th times, so that the number of times of detection of 1 in the circuit including the CR filter and the GND resistor is 24. Hereinafter, the number of detections of 1 may be simply referred to as the number of detections.

一方、検出回数は、被検査回路が正常な状態であっても、入出力ポートのＶＩＬやリーク電流、ＣＲフィルタの抵抗値や静電容量など、各回路素子の特性のばらつきによって大きく変わり得る。このため、検査の判定値は、このばらつきによる検出回数の変動を考慮して、幅を持たせて設定する必要がある。しかし、判定値の幅が被検査回路の異常時に取得しうる検出回数にまで達する（オーバーラップする）場合は、後述する校正処理を行い、バラつきをキャンセルする必要がある。オーバーラップしない場合は、校正処理は不要である。したがって、その場合には、後述する図７または図８の処理において、校正値Ｎ０をゼロとして検査可能である。また、オーバーラップしない場合は、図７の処理を実行せずに図８の処理のみが実行されても良い。なお、上記判定値は、予め実験的に求められ、プログラムＲＯＭ（不図示）等に格納される。   On the other hand, even when the circuit under test is in a normal state, the number of detections can vary greatly depending on variations in the characteristics of each circuit element such as the VIL and leakage current of the input / output port, the resistance value and capacitance of the CR filter. Therefore, it is necessary to set the inspection determination value with a width in consideration of the variation in the number of detections due to this variation. However, when the width of the determination value reaches the number of detections that can be acquired when the circuit under test is abnormal (overlaps), it is necessary to perform calibration processing described later to cancel the variation. If they do not overlap, no calibration process is required. Therefore, in that case, in the processing of FIG. 7 or FIG. Further, when there is no overlap, only the process of FIG. 8 may be executed without executing the process of FIG. The determination value is obtained experimentally in advance and stored in a program ROM (not shown) or the like.

図６は、所定数のサンプルに対して図４に示す検査フローを実行した場合における、検出回数の分布を説明するための図である。図６（ａ）には、オーバーラップしない場合の検出回数の分布の一例が示されている。図６（ａ）に示すように、オーバーラップしない場合には、回路正常時の分布６１１と回路異常時の分布６１２とは交差しない。このため、オーバーラップしない場合においては、正常値と異常値とを取り違えることは無い。一方、図６（ｂ）には、オーバーラップする場合の検出回数の分布の一例が示されている。図６（ｂ）に示すように、オーバーラップする場合には、正常時の分布６２１と異常時の分布６２２とが交差している。したがって、斜線で示される領域においては、正常と異常とを判別することは不可能である。このような場合は、後述する校正処理により、入出力ポートのＶＩＬやリーク電流変動など、ＭＰＵ側のばらつきを低減させ、正常と異常とを分離させる。図６（ｃ）には、校正後の検出回数の分布イメージが破線で示されている。   FIG. 6 is a diagram for explaining the distribution of the number of detections when the inspection flow shown in FIG. 4 is executed for a predetermined number of samples. FIG. 6A shows an example of the distribution of the number of detections when there is no overlap. As shown in FIG. 6A, when there is no overlap, the distribution 611 when the circuit is normal and the distribution 612 when the circuit is abnormal do not intersect. For this reason, when there is no overlap, the normal value and the abnormal value are not mistaken. On the other hand, FIG. 6B shows an example of the distribution of the number of detection times when overlapping. As shown in FIG. 6B, in the case of overlapping, the distribution 621 at normal time and the distribution 622 at abnormal time intersect. Therefore, it is impossible to discriminate between normal and abnormal in the shaded area. In such a case, the calibration processing described later reduces variations on the MPU side such as VIL of input / output ports and fluctuations in leakage current, thereby separating normal and abnormal. In FIG. 6C, a distribution image of the number of detections after calibration is indicated by a broken line.

校正は、ＭＰＵにおける入出力ポートのＶＩＬやリーク電流、あるいはＭＰＵの浮遊容量の個体差による検出結果のばらつきをキャンセルするために行われる。具体的には、まず、回路が何も接続されていない入出力ポート（空きポートまたは未使用入出力ポートという）に対して図４に示す処理が施されて、当該空きポートの検査結果が取得される。次に、被検査回路が接続された入出力ポート（検査対象ポートという）に対して図４に示す処理が施されて、当該検査対象ポートの検査結果が取得される。そして、検査対象ポートの検査結果から空きポートの検査結果が差し引かれる。こうすることでＭＰＵの個体差による検査結果のばらつきをキャンセルすることができ、被検査回路状態が純粋に反映された検査結果を得ることができる。   Calibration is performed to cancel variations in detection results due to individual differences in the VIL and leakage current of the input / output ports in the MPU, or the stray capacitance of the MPU. Specifically, first, the processing shown in FIG. 4 is performed on an input / output port to which no circuit is connected (referred to as an empty port or an unused input / output port), and the inspection result of the empty port is obtained. Is done. Next, the processing shown in FIG. 4 is performed on the input / output port (referred to as inspection target port) to which the circuit to be inspected is connected, and the inspection result of the inspection target port is acquired. Then, the inspection result of the empty port is subtracted from the inspection result of the inspection target port. By doing so, it is possible to cancel the variation in the inspection result due to the individual difference of the MPU, and it is possible to obtain the inspection result in which the state of the circuit to be inspected is purely reflected.

ここで、本実施例における校正処理および検査結果の判定処理について、図７および図８を用いて具体的に説明する。図７は、校正値の取得フローを示す図である。図８は、検査結果の判定フローを示す図である。   Here, the calibration processing and the inspection result determination processing in the present embodiment will be specifically described with reference to FIGS. FIG. 7 is a diagram showing a calibration value acquisition flow. FIG. 8 is a diagram showing a determination flow of the inspection result.

まず、ＭＰＵ１０は、未使用入出力ポート（例えば、図１に示す入出力ポート１０８）に対して図４に示す処理を行う（ステップＳ７０１）。そして、ＭＰＵ１０は、ステップＳ４０８の処理で取得された検査結果を校正値Ｎ０に代入する（ステップＳ７０２）。   First, the MPU 10 performs the process shown in FIG. 4 on an unused input / output port (for example, the input / output port 108 shown in FIG. 1) (step S701). Then, the MPU 10 substitutes the inspection result acquired in step S408 for the calibration value N0 (step S702).

次に、ＭＰＵ１０は、検査対象ポート（例えば、図１に示す入出力ポート１０７）に対して図４に示す処理を行う（ステップＳ８０１）。そして、ＭＰＵ１０は、ステップＳ４０８の処理で取得された検査結果を、校正前検査結果Ｎ１に代入する（ステップＳ８０２）。ＭＰＵ１０は、校正前検査結果Ｎ１からステップＳ７０２で取得した校正値Ｎ０を差し引き、その結果を校正後検査結果Ｎ１’に代入する（ステップＳ８０３）。なお、上述したオーバーラップがない場合は、ステップＳ８０３の処理をスキップしてＮ１の値をそのままＮ１’として扱っても良い。ＭＰＵ１０は、校正後検査結果Ｎ１’を判定値と比較する（ステップＳ８０４）。なお、１が格納されているビット数を検査結果として取得し、そのビット数を示す検査結果と判定値に基づいてステップＳ８０４の処理が実行されても良い。その他、１が格納されているビット数から算出された経過時間（つまり電圧値が閾値以下となるまでの経過時間）を検査結果として取得し、その経過時間と判定値に基づいてＳ８０４の処理が実行されても良い。校正後検査結果Ｎ１’が判定値の範囲内である場合は（ステップＳ８０４のＹｅｓ）、ＭＰＵ１０は、検査結果が正常（ＯＫ）である、すなわち被検査回路に異常なし、と判断する（ステップＳ８０５）。また、校正後検査結果Ｎ１’が判定値の範囲外である場合は（ステップＳ８０４のＮｏ）、ＭＰＵ１０は、検査結果が異常（ＮＧ）である、すなわち被検査回路に異常あり、と判断する（ステップＳ８０６）。通常、コンデンサ付きの被検査回路と接続された検査対象ポートの検出回数（Ｎ１）は、コンデンサ付きの被検査回路が接続されていない未使用入出力ポートの検出回数（Ｎ０）よりも多くなる。この特性を踏まえて、上記判定値の範囲の一例として、１以上といった判定値が設定されても良い。 以上のように、校正後検査結果を用いて判定を行うことにより、図６（ｂ）に示すように検出回数の分布がオーバーラップする場合であっても、被検査回路（外部回路）の電気的特性（ここでは、時定数）が正常であるか否かを適切に判断することができる。言い換えれば、正常な被検査回路（外部回路）が検査対象ポートに接続されていると判断することができる。なお、ＭＰＵの個体差を考慮しても正しく検査結果を取得できる場合には校正は不要である。   Next, the MPU 10 performs the process shown in FIG. 4 on the inspection target port (for example, the input / output port 107 shown in FIG. 1) (step S801). Then, the MPU 10 substitutes the inspection result acquired in step S408 for the pre-calibration inspection result N1 (step S802). The MPU 10 subtracts the calibration value N0 acquired in step S702 from the pre-calibration inspection result N1, and substitutes the result for the post-calibration inspection result N1 '(step S803). If there is no overlap as described above, the process of step S803 may be skipped and the value of N1 may be handled as N1 'as it is. The MPU 10 compares the post-calibration inspection result N1 'with the determination value (step S804). Note that the number of bits in which 1 is stored may be acquired as the inspection result, and the process of step S804 may be executed based on the inspection result indicating the number of bits and the determination value. In addition, the elapsed time calculated from the number of bits in which 1 is stored (that is, the elapsed time until the voltage value becomes equal to or lower than the threshold value) is acquired as an inspection result, and the process of S804 is performed based on the elapsed time and the determination value. May be executed. If the post-calibration inspection result N1 ′ is within the determination value range (Yes in step S804), the MPU 10 determines that the inspection result is normal (OK), that is, the circuit under test is normal (step S805). ). If the post-calibration inspection result N1 ′ is outside the range of the determination value (No in step S804), the MPU 10 determines that the inspection result is abnormal (NG), that is, the circuit under test is abnormal ( Step S806). Usually, the number of detections (N1) of the inspection target port connected to the circuit to be inspected with a capacitor is larger than the number of detections (N0) of an unused input / output port to which the circuit to be inspected with a capacitor is not connected. Based on this characteristic, a determination value such as 1 or more may be set as an example of the range of the determination value. As described above, by making a determination using the inspection result after calibration, even if the distribution of the number of detections overlaps as shown in FIG. It is possible to appropriately determine whether the target characteristic (here, the time constant) is normal. In other words, it can be determined that a normal circuit to be inspected (external circuit) is connected to the inspection target port. It should be noted that calibration is not necessary if the test result can be obtained correctly even if individual differences in MPU are taken into account.

本実施例では、検査電圧波形が二次曲線を描きながら減衰していく外部回路を前提としている。そして、メモリ１０２に格納されたデータ列においてＬＳＢから１が連続して格納されているビット数を判断基準としている。しかし、メモリ１０２に格納されたデータ列の全域を判断基準として用いるようにしてもよい。例えば、データ列の全域における値の分布状況を判断基準としてもよい。そのような形態によれば、入出力ポートのＧＮＤショートやオープンなども判定可能である。例えば、データ列の全域が０である場合には、入出力ポートがＧＮＤショートしていると判断してもよい。また例えば、データ列の全域において値がふらついている場合には、入出力ポートがオープンになっていると判断してもよい。また、入出力ポートの先にある外部回路を構成する個々の部品の有無、などを検査対象とするようにしてもよい。   In this embodiment, it is assumed that the inspection voltage waveform is attenuated while drawing a quadratic curve. Then, the number of bits in which 1 is continuously stored from the LSB in the data string stored in the memory 102 is used as a criterion. However, the entire data string stored in the memory 102 may be used as a criterion. For example, the distribution status of values in the entire data string may be used as the determination criterion. According to such a form, it is also possible to determine whether the input / output port is shorted or open. For example, when the entire data string is 0, it may be determined that the input / output port is shorted to GND. Further, for example, when values fluctuate in the entire data string, it may be determined that the input / output port is open. In addition, the presence or absence of individual parts constituting the external circuit ahead of the input / output port may be the inspection target.

また、実装基板の検査は、専用の検査装置により行われるケースが多い。そのように検査装置を使うケースでは、全ての回路ブロックに検査装置との接点を設ける必要がある。このため、数十〜数百の接点を基板に設ける必要があり、さらなる高密度化の妨げとなっている。また、プローブの劣化や、ホコリ、フラックスの付着などによりプローブと接点との接触不良が発生しうるという根本的な問題を抱えている。本実施例では、専用の検査装置を用いないので、こうした接点を必要としない。それにより、実装基板のさらなる高密度化を実現することが可能になる。また、接点を必要としないので、プローブとの接触不良などの問題を考慮する必要がない。   Further, the mounting board is often inspected by a dedicated inspection apparatus. In such a case where the inspection apparatus is used, it is necessary to provide contact points with the inspection apparatus in all circuit blocks. For this reason, it is necessary to provide tens to hundreds of contacts on the substrate, which hinders further increase in density. In addition, there is a fundamental problem that contact failure between the probe and the contact may occur due to deterioration of the probe, dust, adhesion of flux, or the like. In this embodiment, since no dedicated inspection device is used, such a contact is not required. Thereby, it is possible to realize further higher density of the mounting substrate. Further, since no contact is required, there is no need to consider problems such as poor contact with the probe.

次に、プリンタに本実施例を適用した場合の例を示す。図９は、インクジェットプリンタのプリンタユニットの一例を示す図である。図９に示すプリンタユニットは、搬送機構９０１と、クリーニング機構９０２と、シャーシ９０３と、キャリッジ９０４と、自動搬送機構９０５と、制御基板９０６と、フラットケーブル９０７とを備える。搬送機構９０１は、記録媒体を搬送する。クリーニング機構９０２は、プリントヘッドのノズルをクリーニングする。キャリッジ９０４は、プリントヘッドを搬送する。自動搬送機構９０５は、複数の記録媒体から最上部の一枚だけを取り出してプリントユニットに送り込む。フラットケーブル９０７は、制御基板９０６から出力されるプリントヘッド制御信号をプリントヘッドに伝送するためのケーブルである。   Next, an example in which this embodiment is applied to a printer will be shown. FIG. 9 is a diagram illustrating an example of a printer unit of an inkjet printer. The printer unit shown in FIG. 9 includes a transport mechanism 901, a cleaning mechanism 902, a chassis 903, a carriage 904, an automatic transport mechanism 905, a control board 906, and a flat cable 907. The transport mechanism 901 transports a recording medium. The cleaning mechanism 902 cleans the nozzles of the print head. The carriage 904 conveys the print head. The automatic transport mechanism 905 takes out only the uppermost sheet from a plurality of recording media and sends it to the print unit. The flat cable 907 is a cable for transmitting a print head control signal output from the control board 906 to the print head.

図１０は、制御基板９０６の構成の一例を示すブロック図である。ＭＰＵ１００１は、図１に示す構成を備える。ＭＰＵ１００１は、ＲＯＭ１００４に格納されたプログラムに基づいて装置全体を制御する。プリントヘッドは、フラットケーブル９０７を経由してＭＰＵ１００１が生成するプリントヘッド制御信号を受信する。そして、プリントヘッド１００２は、受信したプリントヘッド制御信号に基づいてインク液滴を記録媒体に吐出する。   FIG. 10 is a block diagram illustrating an example of the configuration of the control board 906. The MPU 1001 has the configuration shown in FIG. The MPU 1001 controls the entire apparatus based on a program stored in the ROM 1004. The print head receives a print head control signal generated by the MPU 1001 via the flat cable 907. Then, the print head 1002 ejects ink droplets onto the recording medium based on the received print head control signal.

プリントヘッド制御信号は数ＭＨｚの高速信号である。プリントヘッド制御信号を伝送するフラットケーブル９０７は通常１ｍ程度の長さを有する。そのため、波形成形及び放射電磁界低減のために、制御基板９０６側にフィルタ回路を挿入する必要がある。   The print head control signal is a high-speed signal of several MHz. The flat cable 907 for transmitting the print head control signal usually has a length of about 1 m. Therefore, it is necessary to insert a filter circuit on the control board 906 side in order to shape the waveform and reduce the radiated electromagnetic field.

図１１は、フィルタ回路が接続された制御基板９０６の一例を示す図である。フィルタ回路には、例えば、フラットケーブルのインダクタ成分による波形のリンギングを抑えたり、不要な高調波成分をキャンセルしたりするために遅延回路が用いられる。その代表例がＣＲフィルタである。ＲＡ１１０２〜１１０４は、図５に示すＲＡ５１と同様である。ＣＡ１１０５〜１１０７は、図５に示すＣＡ５２と同様である。コネクタ１１０８は、フラットケーブル９０７をプリントヘッド１００２と接続するためのコネクタである。図１１に示す例では、ヘッド制御信号を伝送するための信号ライン１２本の全てにＣＲフィルタ回路が挿入されている。また、図１１に示す例では、ＭＰＵ１００１が図８に示す処理を実行することで、信号ライン一本一本に対して検査が実施される。その際、ＭＰＵ１００１は、予め、図示しない未使用入出力ポートに対して図７に示す処理を実行して校正値Ｎ０を取得しておく。   FIG. 11 is a diagram illustrating an example of the control board 906 to which the filter circuit is connected. For example, a delay circuit is used for the filter circuit in order to suppress ringing of a waveform due to an inductor component of a flat cable or cancel an unnecessary harmonic component. A typical example is a CR filter. RAs 1102 to 1104 are the same as RA 51 shown in FIG. CA1105 to 1107 are the same as CA52 shown in FIG. A connector 1108 is a connector for connecting the flat cable 907 to the print head 1002. In the example shown in FIG. 11, CR filter circuits are inserted into all 12 signal lines for transmitting the head control signal. In the example illustrated in FIG. 11, the MPU 1001 executes the process illustrated in FIG. 8, thereby inspecting each signal line. At that time, the MPU 1001 previously executes a process shown in FIG. 7 on an unused input / output port (not shown) to obtain a calibration value N0.

このように、本実施例によれば、前述したような接点を信号ライン一つ一つに設けることなくＣＲフィルタ回路の状態や電気的特性を簡単な構成で検査することができる。よって、本実施例はＣＲフィルタ回路などの実装テストに好適である。   As described above, according to the present embodiment, the state and electrical characteristics of the CR filter circuit can be inspected with a simple configuration without providing the above-described contacts on each signal line. Therefore, this embodiment is suitable for mounting tests such as a CR filter circuit.

なお、本実施形態では、図８の処理を全てＭＰＵ１０が実行するとして説明したが、例えば、ステップＳ８０３以降の処理を、別の判定装置が実行しても良い。   In the present embodiment, it has been described that the MPU 10 executes all the processes in FIG. 8, but, for example, another determination apparatus may execute the processes after step S <b> 803.

（その他の実施形態）
本発明は、上記実施例の１以上の機能を実現するプログラムを、ネットワークまたは記憶媒体を介してシステムまたは装置に供給し、そのシステムまたは装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。 (Other embodiments)
The present invention supplies a program that realizes one or more functions of the above embodiments to a system or apparatus via a network or a storage medium, and one or more processors in the computer of the system or apparatus read and execute the program It can also be realized by processing. It can also be realized by a circuit (for example, ASIC) that realizes one or more functions.

Claims (9)

入出力ポートを備え、当該入出力ポートに接続される外部回路を検査可能なマイクロプロセッサであって、
特定レベルの電圧を出力中である前記入出力ポートの電圧出力をオフにした後、前記入出力ポートの電圧を一定の間隔で監視する監視手段と、
前記監視手段で監視された電圧が所定の閾値を超えたか否かを検査する検査手段を有し、
前記検査手段による検査結果に基づいて、前記入出力ポートに所定の外部回路が接続されているか否かが判定される
ことを特徴とするマイクロプロセッサ。 A microprocessor having an input / output port and capable of inspecting an external circuit connected to the input / output port,
Monitoring means for monitoring the voltage of the input / output port at regular intervals after turning off the voltage output of the input / output port that is outputting a voltage of a specific level;
Having inspection means for inspecting whether or not the voltage monitored by the monitoring means exceeds a predetermined threshold;
The microprocessor according to claim 1, wherein whether or not a predetermined external circuit is connected to the input / output port is determined based on an inspection result by the inspection means. 前記入出力ポートに前記外部回路が接続されていない場合に得られる検査結果を校正値として用いて、前記入出力ポートに前記外部回路が接続されている場合に得られる前記検査結果を校正する校正手段を更に有し、
前記校正手段によって校正された前記検査結果に基づいて前記入出力ポートに前記所定の外部回路が接続されているか否かが判定されることを特徴とする
請求項１に記載のマイクロプロセッサ。 Calibration for calibrating the test result obtained when the external circuit is connected to the input / output port, using the test result obtained when the external circuit is not connected to the input / output port as a calibration value Further comprising means,
The microprocessor according to claim 1, wherein it is determined whether or not the predetermined external circuit is connected to the input / output port based on the inspection result calibrated by the calibration unit. 前記検査手段は、前記入出力ポートの電圧を一定の間隔で監視して得られる電圧値が前記所定の閾値以下になるまでの経過時間を前記検査結果として取得し、
前記検査結果である経過時間に基づいて、前記所定の外部回路が接続されているか否かが判定されることを特徴とする
請求項１または２に記載のマイクロプロセッサ。 The inspection means acquires, as the inspection result, an elapsed time until a voltage value obtained by monitoring the voltage of the input / output port at a predetermined interval becomes equal to or less than the predetermined threshold value,
The microprocessor according to claim 1, wherein whether or not the predetermined external circuit is connected is determined based on an elapsed time that is the inspection result. 前記検査手段は、
前記入出力ポートの電圧を一定の間隔で監視して得られる電圧値のそれぞれについて、前記所定の閾値を超えているか否かを判定し、前記電圧値が前記所定の閾値を越えている場合には１を、前記所定の閾値以下である場合には０を、前記検査結果としてデータ列の最下位ビットから順に格納し、
前記データ列の値に基づき、前記所定の外部回路が接続されているか否かが判定されることを特徴とする
請求項１または２に記載のマイクロプロセッサ。 The inspection means includes
For each of the voltage values obtained by monitoring the voltage of the input / output port at regular intervals, it is determined whether or not the predetermined threshold is exceeded, and when the voltage value exceeds the predetermined threshold 1 is stored in order from the least significant bit of the data string, and 0 is stored when the value is equal to or smaller than the predetermined threshold,
3. The microprocessor according to claim 1, wherein whether or not the predetermined external circuit is connected is determined based on the value of the data string. 前記検査手段は、
前記データ列において、ＬＳＢから連続して格納されている１の数が予め定められた判定値の範囲内である場合に、前記入出力ポートに前記所定の外部回路が接続されていると判断する
請求項４に記載のマイクロプロセッサ。 The inspection means includes
In the data string, it is determined that the predetermined external circuit is connected to the input / output port when the number of 1s continuously stored from the LSB is within a predetermined determination value range. The microprocessor according to claim 4. 前記校正手段によって校正されたデータ列における１と０との分布状況に基づき、前記外部回路の電気的特性に加えて、少なくとも前記入出力ポートのＧＮＤショート、オープン、及び前記外部回路の接続の有無が判定される
請求項２に記載のマイクロプロセッサ。 Based on the distribution status of 1 and 0 in the data string calibrated by the calibration means, in addition to the electrical characteristics of the external circuit, at least GND short / open of the input / output port, and presence / absence of connection of the external circuit The microprocessor according to claim 2. 前記外部回路が、ＣＲフィルタ回路であり、
前記外部回路の電気的特性が判定され、
前記電気的特性には、少なくとも時定数が含まれる
請求項１から６のうちのいずれか１項に記載のマイクロプロセッサ。 The external circuit is a CR filter circuit;
Electrical characteristics of the external circuit are determined,
The microprocessor according to claim 1, wherein the electrical characteristics include at least a time constant. 入出力ポートを備えるマイクロプロセッサにおける、当該入出力ポートに接続される外部回路を検査する検査方法であって、
特定レベルの電圧を出力中である前記入出力ポートの電圧出力をオフにした後、前記入出力ポートの電圧を一定の間隔で監視するステップと、
前記監視された電圧が所定の閾値を超えたか否かを検査する検査ステップと
前記検査の検査結果に基づいて、前記入出力ポートに所定の外部回路が接続されているか否かを判定する判定ステップと、を含む
ことを特徴とする検査方法。 An inspection method for inspecting an external circuit connected to an input / output port in a microprocessor including the input / output port,
Monitoring the voltage of the input / output port at regular intervals after turning off the voltage output of the input / output port that is outputting a voltage of a specific level;
An inspection step for inspecting whether or not the monitored voltage exceeds a predetermined threshold, and a determination step for determining whether or not a predetermined external circuit is connected to the input / output port based on the inspection result of the inspection And an inspection method characterized by comprising: コンピュータを請求項１から７のうちのいずれか１項に記載のマイクロプロセッサとして機能させるためのプログラム。   The program for functioning a computer as a microprocessor of any one of Claim 1 to 7.
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