JP2018010968A

JP2018010968A - Semiconductor device

Info

Publication number: JP2018010968A
Application number: JP2016138787A
Authority: JP
Inventors: 均生松; Hitoshi Ikumatsu
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2016-07-13
Filing date: 2016-07-13
Publication date: 2018-01-18
Anticipated expiration: 2036-07-13
Also published as: JP6699867B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of improving humidity resistance and inhibiting peeling of a pad.SOLUTION: A semiconductor device of the present embodiment comprises a substrate, a semiconductor layer provided on the substrate, a drain electrode, a source electrode, and a gate electrode which are provided in an active region on the semiconductor layer, an insulation film provided on the semiconductor layer, and a plurality of drain pads which are electrically connected with the drain electrode and arranged along one side of the substrate. A first drain pad closest to a side of the substrate orthogonal to the one side out of the plurality of drain pads is provided in contact with a top face of the insulation film; and a second drain pad out of the plurality of drain pads, on both sides of which other drain pads are arranged is provided in contact with the semiconductor layer; and compared to the second drain pad, a width of the first drain pad side facing the source electrode is wider.SELECTED DRAWING: Figure 1

Description

本件は半導体装置に関する。 This case relates to a semiconductor device.

半導体装置では耐湿性を確保するために、半導体層を保護する絶縁膜を設けることがある（例えば特許文献１）。絶縁膜は例えば窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ_２）などで形成されており、水分の浸入を抑制する。 In a semiconductor device, an insulating film that protects a semiconductor layer may be provided in order to ensure moisture resistance (for example, Patent Document 1). The insulating film is made of, for example, silicon nitride (SiN) or silicon oxide (SiO ₂ ), and suppresses intrusion of moisture.

特開平５−１９０６２２号公報Japanese Patent Laid-Open No. 5-190622

しかしながら、パッドと絶縁膜との界面から水分が浸入し、水分によりイオンマイグレーションなどが発生し、半導体装置が故障することがある。このため半導体装置の耐湿性を高めることが重要となる。またパッドと絶縁膜との密着性が低く、パッドがはがれることもある。 However, moisture may permeate from the interface between the pad and the insulating film, ion migration may occur due to the moisture, and the semiconductor device may fail. For this reason, it is important to improve the moisture resistance of the semiconductor device. Further, the adhesion between the pad and the insulating film is low, and the pad may be peeled off.

本願発明は、上記課題に鑑み、耐湿性を高め、かつパッドの剥離を抑制することが可能な半導体装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a semiconductor device capable of improving moisture resistance and suppressing pad peeling.

本発明の一形態は、基板と、前記基板上に設けられた半導体層と、前記半導体層の上の活性領域に設けられたドレイン電極、ソース電極およびゲート電極と、前記半導体層の上に設けられた絶縁膜と、前記ドレイン電極と電気的に接続され、基板の一辺に沿って配置された複数のドレインパッドと、を具備し、前記複数のドレインパッドのうち前記基板の一辺と直交する辺に最も近い第１ドレインパッドは、前記絶縁膜の上面に接触して設けられ、前記複数のドレインパッドのうち、両側に他のドレインパッドが配置された第２ドレインパッドは、前記半導体層に接して設けられ、前記第２ドレインパッドと比較して、前記第１ドレインパッドの前記ソース電極と対向する辺の幅が大きい半導体装置である。 One embodiment of the present invention is a substrate, a semiconductor layer provided over the substrate, a drain electrode, a source electrode, and a gate electrode provided in an active region over the semiconductor layer, and provided over the semiconductor layer. A plurality of drain pads electrically connected to the drain electrode and disposed along one side of the substrate, and the side of the plurality of drain pads orthogonal to the one side of the substrate A first drain pad that is in contact with an upper surface of the insulating film, and a second drain pad having other drain pads disposed on both sides of the plurality of drain pads is in contact with the semiconductor layer. And a width of a side of the first drain pad facing the source electrode is larger than that of the second drain pad.

上記発明によれば、耐湿性を高め、かつパッドの剥離を抑制することが可能な半導体装置を提供することが可能となる。 According to the above invention, it is possible to provide a semiconductor device capable of improving moisture resistance and suppressing the peeling of the pad.

図１は実施例１に係る半導体装置を例示する平面図である。FIG. 1 is a plan view illustrating a semiconductor device according to the first embodiment. 図２Ａは図１の線Ａ−Ａに沿った断面図である。FIG. 2A is a cross-sectional view taken along line AA in FIG. 図２Ｂは図１の線Ｂ−Ｂに沿った断面図である。2B is a cross-sectional view taken along line BB in FIG. 図２Ｃは図１の線Ｃ−Ｃに沿った断面図である。FIG. 2C is a cross-sectional view taken along line CC in FIG. 図２Ｄは図１の線Ｄ−Ｄに沿った断面図である。FIG. 2D is a cross-sectional view taken along line DD in FIG. 図２Ｅは図１の線Ｅ−Ｅに沿った断面図である。2E is a cross-sectional view taken along line EE in FIG. 図３Ａは図１の線Ａ−Ａに沿った断面における半導体装置の製造方法を例示する断面図である。FIG. 3A is a cross-sectional view illustrating a method for manufacturing a semiconductor device in a cross section along the line AA in FIG. 1. 図３Ｂは図１の線Ｄ−Ｄに沿った断面における半導体装置の製造方法を例示する断面図である。3B is a cross-sectional view illustrating a method for manufacturing the semiconductor device in a cross section along the line DD in FIG. 1. 図４Ａは図１の線Ａ−Ａに沿った断面における半導体装置の製造方法を例示する断面図である。4A is a cross-sectional view illustrating a method for manufacturing a semiconductor device in a cross section along the line AA in FIG. 図４Ｂは図１の線Ｄ−Ｄに沿った断面における半導体装置の製造方法を例示する断面図である。4B is a cross-sectional view illustrating a method for manufacturing the semiconductor device in a cross section along the line DD in FIG. 1. 図５は図１の線Ｄ−Ｄに沿った断面における半導体装置の製造方法を例示する断面図である。FIG. 5 is a cross-sectional view illustrating a method for manufacturing a semiconductor device in a cross section taken along line DD in FIG. 図６は図１の線Ｄ−Ｄに沿った断面における半導体装置の製造方法を例示する断面図である。6 is a cross-sectional view illustrating a method for manufacturing a semiconductor device in a cross section taken along line DD in FIG. 図７Ａは図１の線Ａ−Ａに沿った断面における半導体装置の製造方法を例示する断面図である。FIG. 7A is a cross-sectional view illustrating a method for manufacturing a semiconductor device in a cross section along line AA in FIG. 1. 図７Ｂは図１の線Ｄ−Ｄに沿った断面における半導体装置の製造方法を例示する断面図である。7B is a cross-sectional view illustrating a method for manufacturing the semiconductor device in a cross section along the line DD in FIG. 1. 図８Ａは図１の線Ａ−Ａに沿った断面における半導体装置の製造方法を例示する断面図である。FIG. 8A is a cross-sectional view illustrating a method for manufacturing the semiconductor device in a cross section along the line AA in FIG. 1. 図８Ｂは図１の線Ｄ−Ｄに沿った断面における半導体装置の製造方法を例示する断面図である。8B is a cross-sectional view illustrating a method for manufacturing the semiconductor device in a cross section along the line DD in FIG. 1. 図９Ａは図１の線Ａ−Ａに沿った断面における半導体装置の製造方法を例示する断面図である。FIG. 9A is a cross-sectional view illustrating a method for manufacturing the semiconductor device in a cross section along the line AA in FIG. 1. 図９Ｂは図１の線Ｄ−Ｄに沿った断面における半導体装置の製造方法を例示する断面図である。FIG. 9B is a cross-sectional view illustrating a method for manufacturing the semiconductor device in a cross section along the line DD in FIG. 1. 図１０Ａは比較例１に係る半導体装置を例示する断面図である。FIG. 10A is a cross-sectional view illustrating a semiconductor device according to Comparative Example 1. FIG. 図１０Ｂは比較例２に係る半導体装置を例示する断面図である。FIG. 10B is a cross-sectional view illustrating a semiconductor device according to Comparative Example 2. 図１０Ｃは比較例３に係る半導体装置を例示する断面図である。FIG. 10C is a cross-sectional view illustrating a semiconductor device according to Comparative Example 3. 図１１は実施例１の変形例に係る半導体装置を例示する断面図である。FIG. 11 is a cross-sectional view illustrating a semiconductor device according to a variation of the first embodiment. 図１２Ａは実施例２に係る半導体装置を例示する平面図である。FIG. 12A is a plan view illustrating a semiconductor device according to the second embodiment. 図１２Ｂは図１２Ａの線Ｆ−Ｆに沿った断面図である。12B is a cross-sectional view taken along line FF of FIG. 12A. 図１３は実施例３に係る半導体装置を例示する断面図である。FIG. 13 is a cross-sectional view illustrating a semiconductor device according to the third embodiment.

本発明の一形態は、（１）基板と、前記基板上に設けられた半導体層と、前記半導体層の上の活性領域に設けられたドレイン電極、ソース電極およびゲート電極と、前記半導体層の上に設けられた絶縁膜と、前記ドレイン電極と電気的に接続され、基板の一辺に沿って配置された複数のドレインパッドと、を具備し、前記複数のドレインパッドのうち前記基板の一辺と直交する辺に最も近い第１ドレインパッドは、前記絶縁膜の上面に接触して設けられ、前記複数のドレインパッドのうち、両側に他のドレインパッドが配置された第２ドレインパッドは、前記半導体層に接して設けられ、前記第２ドレインパッドと比較して、前記第１ドレインパッドの前記ソース電極と対向する辺の幅が大きい半導体装置である。第１ドレインパッドと半導体層との間に位置する絶縁膜が水分の経路を遮断するため、水分が浸入しにくい。このため半導体装置の耐湿性を高めることができる。また、基板の角部に近い第１ドレインパッドには大きな応力がかかるが、第１ドレインパッドが大きいため、絶縁膜と第１ドレインパッドとの密着性が高い。このため第１ドレインパッドの絶縁膜からの剥離が抑制される。
（２）前記複数のドレインパッドのうち、前記第１ドレインパッドに隣接する第３ドレインパッドは、前記絶縁膜の上面に接触して設けられてなることが好ましい。これにより、第３ドレインパッドと絶縁膜との剥離が抑制される。また絶縁膜により水分の浸入を抑制することができる。
（３）前記ソース電極と電気的に接続された複数のソースパッドを備え、前記複数のソースパッドのうち前記基板の一辺と直交する辺に最も近い第１ソースパッドは、前記絶縁膜の上面に接触して設けられ、前記複数のソースパッドのうち、両側に他のソースパッドが配置された第２ソースパッドは、前記半導体層に接して設けられ、前記第１ソースパッドは、前記第２ソースパッドと比較して、前記ドレイン電極の先端に対向する辺の幅が大きいことが好ましい。第１ソースパッドと基板との間に位置する絶縁膜が水分を遮断するため、水分が浸入しにくい。また、第１ソースパッドが大きいため、絶縁膜と第１ソースパッドとの密着性が高くなり、第１ソースパッドの絶縁膜からの剥離が抑制される。 According to one embodiment of the present invention, (1) a substrate, a semiconductor layer provided over the substrate, a drain electrode, a source electrode, and a gate electrode provided in an active region over the semiconductor layer, An insulating film provided on the substrate; and a plurality of drain pads electrically connected to the drain electrode and disposed along one side of the substrate; and one side of the substrate among the plurality of drain pads; The first drain pad closest to the orthogonal side is provided in contact with the upper surface of the insulating film, and the second drain pad having other drain pads arranged on both sides of the plurality of drain pads is the semiconductor The semiconductor device is provided in contact with a layer and has a width of a side facing the source electrode of the first drain pad larger than that of the second drain pad. Since the insulating film positioned between the first drain pad and the semiconductor layer blocks the moisture path, moisture hardly enters. For this reason, the moisture resistance of a semiconductor device can be improved. Further, although a large stress is applied to the first drain pad near the corner portion of the substrate, the first drain pad is large, so that the adhesion between the insulating film and the first drain pad is high. For this reason, peeling of the first drain pad from the insulating film is suppressed.
(2) Of the plurality of drain pads, a third drain pad adjacent to the first drain pad is preferably provided in contact with the upper surface of the insulating film. Thereby, peeling between the third drain pad and the insulating film is suppressed. Further, the infiltration of moisture can be suppressed by the insulating film.
(3) A plurality of source pads electrically connected to the source electrode are provided, and a first source pad closest to a side orthogonal to one side of the substrate among the plurality of source pads is formed on an upper surface of the insulating film. A second source pad provided in contact with each other and having another source pad disposed on both sides of the plurality of source pads is provided in contact with the semiconductor layer, and the first source pad is provided in the second source pad. It is preferable that the width of the side facing the tip of the drain electrode is larger than that of the pad. Since the insulating film positioned between the first source pad and the substrate blocks moisture, it is difficult for moisture to enter. In addition, since the first source pad is large, the adhesion between the insulating film and the first source pad is increased, and peeling of the first source pad from the insulating film is suppressed.

本発明の実施例について説明する。 Examples of the present invention will be described.

（半導体装置）
図１は実施例１に係る半導体装置１００を例示する平面図である。図１では絶縁膜を透視している。図２Ａは図１の線Ａ−Ａに沿った断面図である。図２Ｂは図１の線Ｂ−Ｂに沿った断面図である。図２Ｃは図１の線Ｃ−Ｃに沿った断面図である。図２Ｄは図１の線Ｄ−Ｄに沿った断面図である。図２Ｅは図１の線Ｅ−Ｅに沿った断面図である。図２Ａなどに矢印で示す経路Ａ１およびＡ２、図２Ｅに矢印で示す経路Ａ３およびＡ４は水分の経路を表しており、詳しくは後述する。 (Semiconductor device)
FIG. 1 is a plan view illustrating a semiconductor device 100 according to the first embodiment. In FIG. 1, the insulating film is seen through. FIG. 2A is a cross-sectional view taken along line AA in FIG. 2B is a cross-sectional view taken along line BB in FIG. FIG. 2C is a cross-sectional view taken along line CC in FIG. FIG. 2D is a cross-sectional view taken along line DD in FIG. 2E is a cross-sectional view taken along line EE in FIG. Paths A1 and A2 indicated by arrows in FIG. 2A and the like, and paths A3 and A4 indicated by arrows in FIG. 2E represent moisture paths, which will be described in detail later.

図１に示すように、半導体装置１００はフィンガー型の電極を有する電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。図２Ａ〜図２Ｅに示すように、半導体装置１００は例えば炭化シリコン（ＳｉＣ）などの絶縁体により形成された基板１０を備える。基板１０の長さＬ１は例えば５ｍｍ、長さＬ２は１ｍｍ、厚さは０．１ｍｍである。基板１０の上面には窒化ガリウム（ＧａＮ）のチャネル層、窒化アルミニウムガリウム（ＡｌＧａＮ）の電子供給層などを含む半導体層１１が形成されている。図２Ａ〜図２Ｃおよび図２Ｅに示すように、半導体層１１の一部の上側は不活性処理され、不活性領域１３となっている。例えば半導体層１１にアルゴン（Ａｒ）を注入することで不活性処理を行う。 As shown in FIG. 1, the semiconductor device 100 is a field effect transistor (FET) having finger-type electrodes. As shown in FIGS. 2A to 2E, the semiconductor device 100 includes a substrate 10 formed of an insulator such as silicon carbide (SiC). The length L1 of the substrate 10 is, for example, 5 mm, the length L2 is 1 mm, and the thickness is 0.1 mm. A semiconductor layer 11 including a channel layer of gallium nitride (GaN) and an electron supply layer of aluminum gallium nitride (AlGaN) is formed on the upper surface of the substrate 10. As shown in FIGS. 2A to 2C and FIG. 2E, a part of the upper side of the semiconductor layer 11 is subjected to an inactive treatment to form an inactive region 13. For example, the inert treatment is performed by injecting argon (Ar) into the semiconductor layer 11.

図２Ａから図２Ｅに示すように、基板１０の上に絶縁膜１２、１４および１６、ドレインパッド２０、ドレイン電極２２、ソースパッド３０、ソース電極３２、ゲートパッド４０およびゲート電極４２が設けられている。図２Ｄに示すようにドレイン電極２２、ソース電極３２およびゲート電極４２は半導体層１１の上面に接触している。 As shown in FIGS. 2A to 2E, insulating films 12, 14 and 16, a drain pad 20, a drain electrode 22, a source pad 30, a source electrode 32, a gate pad 40 and a gate electrode 42 are provided on the substrate 10. Yes. As shown in FIG. 2D, the drain electrode 22, the source electrode 32, and the gate electrode 42 are in contact with the upper surface of the semiconductor layer 11.

図１に示すように、複数のドレインパッド２０は基板１０の一辺（図中の横方向の辺）に沿って設けられている。複数のソースパッド３０および複数のゲートパッド４０は、ドレインパッド２０と対向するように、基板１０の別の一辺に沿って設けられている。図１に示すように配線層２４はドレインパッド２０と同じ金属層であり、フィンガー状に伸び、ドレイン電極２２の上面に接触している。ドレインパッド２０、ドレイン電極２２、および配線層２４は互いに電気的に接続されている。配線層３４はソースパッド３０と同じ金属層であり、フィンガー状に伸び、ソース電極３２の上面に接触している。ソースパッド３０、ソース電極３２および配線層３４は互いに電気的に接続されている。ゲート電極４２はゲートパッド４０と電気的に接続されている。各パッドは例えば半導体装置１００への高周波信号の入力および出力のために用いられ、配線層２４および３４には大きな電流が流れる。 As shown in FIG. 1, the plurality of drain pads 20 are provided along one side of the substrate 10 (lateral side in the figure). The plurality of source pads 30 and the plurality of gate pads 40 are provided along another side of the substrate 10 so as to face the drain pad 20. As shown in FIG. 1, the wiring layer 24 is the same metal layer as the drain pad 20, extends in a finger shape, and is in contact with the upper surface of the drain electrode 22. The drain pad 20, the drain electrode 22, and the wiring layer 24 are electrically connected to each other. The wiring layer 34 is the same metal layer as the source pad 30, extends in a finger shape, and is in contact with the upper surface of the source electrode 32. The source pad 30, the source electrode 32, and the wiring layer 34 are electrically connected to each other. The gate electrode 42 is electrically connected to the gate pad 40. Each pad is used, for example, for inputting and outputting a high-frequency signal to the semiconductor device 100, and a large current flows through the wiring layers 24 and 34.

図２Ａ〜図２Ｃに示すように、ドレインパッド２０はシードメタル２１、およびシードメタル２１の上面に接触する金属層２３（第１金属層）を含む。図２Ｅに示すように、ソースパッド３０はシードメタル３１、およびシードメタル３１の上面に接触する金属層３３を含む。ゲートパッド４０はシードメタルおよびその上の金属層を含む。図２Ｄに示すように、配線層２４はシードメタル２１および金属層２５を含み、配線層３４はシードメタル３１および金属層３５を含む。シードメタル２１および３１は例えば金（Ａｕ）などの金属により形成された同一の金属層であり、後述のメッキ法に用いられる。シードメタル上の金属層２３、２５、３３および３５は例えば厚さ３μｍのＡｕなどの金属により形成されている。ドレイン電極２２およびソース電極３２は、例えば基板１０側から、厚さ１０ｎｍのチタン（Ｔｉ）および厚さ３００ｎｍのアルミニウム（Ａｌ）を積層したオーミック電極である。ゲート電極４２は例えば基板１０側から厚さ５０ｎｍのニッケル（Ｎｉ）および厚さ３００ｎｍのＡｕを積層したものである。 As shown in FIGS. 2A to 2C, the drain pad 20 includes a seed metal 21 and a metal layer 23 (first metal layer) in contact with the upper surface of the seed metal 21. As shown in FIG. 2E, the source pad 30 includes a seed metal 31 and a metal layer 33 that contacts the upper surface of the seed metal 31. The gate pad 40 includes a seed metal and a metal layer thereon. As shown in FIG. 2D, the wiring layer 24 includes a seed metal 21 and a metal layer 25, and the wiring layer 34 includes a seed metal 31 and a metal layer 35. The seed metals 21 and 31 are the same metal layer formed of a metal such as gold (Au), and are used in a plating method described later. The metal layers 23, 25, 33 and 35 on the seed metal are formed of a metal such as Au having a thickness of 3 μm, for example. The drain electrode 22 and the source electrode 32 are ohmic electrodes in which, for example, titanium (Ti) having a thickness of 10 nm and aluminum (Al) having a thickness of 300 nm are stacked from the substrate 10 side. For example, the gate electrode 42 is formed by stacking nickel (Ni) having a thickness of 50 nm and Au having a thickness of 300 nm from the substrate 10 side.

図１に示すように、複数のドレインパッド２０のうち、基板１０の辺（図１の縦方向の辺）に最も近いものをドレインパッド２０ａ（第１ドレインパッド）、ドレインパッド２０ａに隣に位置するものをドレインパッド２０ｂ（第３ドレインパッド）、両側に他のドレインパッドが配置されているものをドレインパッド２０ｃ（第２ドレインパッド）とする。複数のソースパッド３０のうち、基板１０の辺の端部に設けられたものをソースパッド３０ａ（第１ソースパッド）、辺の中央側に位置するものをソースパッド３０ｂ（第２ソースパッド）とする。 As shown in FIG. 1, among the plurality of drain pads 20, the one closest to the side of the substrate 10 (the vertical side in FIG. 1) is positioned next to the drain pad 20a (first drain pad) and the drain pad 20a. The drain pad 20b (third drain pad) is the one to be performed, and the drain pad 20c (second drain pad) is the one having the other drain pads arranged on both sides. Of the plurality of source pads 30, those provided at the end of the side of the substrate 10 are source pads 30a (first source pads), and those located at the center of the side are source pads 30b (second source pads). To do.

図２Ａ〜図２Ｅに示すように、絶縁膜１２は半導体層１１および不活性領域１３の上面に接触している。絶縁膜１４は絶縁膜１２の上面に接触し、また図２Ｄに示すようにゲート電極４２を覆う。絶縁膜１６は絶縁膜１４の上面に接触する。図２Ａに示すように、絶縁膜１６には複数の開口部１６ａが設けられており、各パッドの上面は開口部１６ａから露出する。絶縁膜１２は例えば厚さ５０ｎｍの窒化シリコン（ＳｉＮ）により形成されている。絶縁膜１４は例えば厚さ５００ｎｍのＳｉＮにより形成されている。絶縁膜１６は例えば厚さ６００ｎｍのＳｉＮにより形成されている。 As shown in FIGS. 2A to 2E, the insulating film 12 is in contact with the upper surfaces of the semiconductor layer 11 and the inactive region 13. The insulating film 14 is in contact with the upper surface of the insulating film 12 and covers the gate electrode 42 as shown in FIG. 2D. The insulating film 16 is in contact with the upper surface of the insulating film 14. As shown in FIG. 2A, the insulating film 16 is provided with a plurality of openings 16a, and the upper surface of each pad is exposed from the openings 16a. The insulating film 12 is made of, for example, silicon nitride (SiN) having a thickness of 50 nm. The insulating film 14 is made of, for example, SiN having a thickness of 500 nm. The insulating film 16 is made of SiN having a thickness of 600 nm, for example.

図２Ａ〜図２Ｃに示すように、ドレインパッド２０ａは絶縁膜１４の上面に接触しており、半導体層１１の不活性領域１３の上面には接触しない。一方、図２Ａに示すように、ドレインパッド２０ｂは不活性領域１３の上面に接触している。また、図１および図２Ａに示すように、ドレインパッド２０ａの幅Ｗ１（図１の横方向の幅）はドレインパッド２０ｂの幅Ｗ２よりも大きい。Ｗ１は例えば０．２ｍｍ、Ｗ２は例えば０．１ｍｍである。ドレインパッド２０ｃもドレインパッド２０ｂと同じ幅を有し、不活性領域１３の上面に接触する。ドレインパッド２０ａ〜２０ｃは図１の上下方向において同じ長さを有する。すなわちドレインパッド２０ａの面積はドレインパッド２０ｂおよび２０ｃの面積より大きい。ドレインパッド２０ａの面積はドレインパッド２０ｂの２倍以上が好ましい。図２Ｅに示すようにソースパッド３０ａは絶縁膜１４の上面に接触して設けられ、半導体層１１の上面には接触しない。一方、ソースパッド３０ｂは半導体層１１の上面に接触している。ソースパッド３０ａの幅Ｗ３はソースパッド３０ｂの幅Ｗ４よりも大きい。Ｗ３は例えば０．２ｍｍ、Ｗ４は例えば０．１ｍｍである。ゲートパッド４０は半導体層１１の上面に接触している。 As shown in FIGS. 2A to 2C, the drain pad 20 a is in contact with the upper surface of the insulating film 14 and not in contact with the upper surface of the inactive region 13 of the semiconductor layer 11. On the other hand, as shown in FIG. 2A, the drain pad 20 b is in contact with the upper surface of the inactive region 13. As shown in FIGS. 1 and 2A, the width W1 of the drain pad 20a (the width in the horizontal direction in FIG. 1) is larger than the width W2 of the drain pad 20b. W1 is 0.2 mm, for example, and W2 is 0.1 mm, for example. The drain pad 20 c has the same width as the drain pad 20 b and contacts the upper surface of the inactive region 13. The drain pads 20a to 20c have the same length in the vertical direction of FIG. That is, the area of the drain pad 20a is larger than the areas of the drain pads 20b and 20c. The area of the drain pad 20a is preferably at least twice that of the drain pad 20b. As shown in FIG. 2E, the source pad 30a is provided in contact with the upper surface of the insulating film 14, and does not contact the upper surface of the semiconductor layer 11. On the other hand, the source pad 30 b is in contact with the upper surface of the semiconductor layer 11. The width W3 of the source pad 30a is larger than the width W4 of the source pad 30b. W3 is 0.2 mm, for example, and W4 is 0.1 mm, for example. The gate pad 40 is in contact with the upper surface of the semiconductor layer 11.

（半導体装置の製造方法）
次に半導体装置１００の製造方法について説明する。図３Ａ、図４Ａ、図７Ａ、図８Ａおよび図９Ａは図１の線Ａ−Ａに沿った断面における半導体装置１００の製造方法を例示する断面図である。図３Ｂ、図４Ｂ、図５、図６、図７Ｂ、図８Ｂおよび図９Ｂは図１の線Ｄ−Ｄに沿った断面における半導体装置１００の製造方法を例示する断面図である。 (Method for manufacturing semiconductor device)
Next, a method for manufacturing the semiconductor device 100 will be described. 3A, FIG. 4A, FIG. 7A, FIG. 8A and FIG. 9A are cross-sectional views illustrating a method for manufacturing the semiconductor device 100 in a cross section taken along line AA in FIG. 3B, FIG. 4B, FIG. 5, FIG. 6, FIG. 7B, FIG. 8B, and FIG. 9B are cross-sectional views illustrating a method for manufacturing the semiconductor device 100 in a cross section along the line DD in FIG.

例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法などにより基板１０の上面に半導体層１１をエピタキシャル成長する。図３Ａに示すように、例えばＡｒイオンの注入またはメサエッチングなどにより、半導体層１１のうちパッドの形成される領域において、チャネル層および電子供給層に不活性領域１３を形成する。図３Ｂに示すように、半導体層１１のうちＦＥＴの形成される領域は不活性化されない。図４Ａおよび図４Ｂに示すように、例えばスパッタリング法などにより、半導体層１１の上面に絶縁膜１２を形成する。 For example, the semiconductor layer 11 is epitaxially grown on the upper surface of the substrate 10 by metal organic chemical vapor deposition (MOCVD). As shown in FIG. 3A, inactive regions 13 are formed in the channel layer and the electron supply layer in the region of the semiconductor layer 11 where pads are formed, for example, by Ar ion implantation or mesa etching. As shown in FIG. 3B, the region where the FET is formed in the semiconductor layer 11 is not inactivated. As shown in FIGS. 4A and 4B, the insulating film 12 is formed on the upper surface of the semiconductor layer 11 by, for example, sputtering.

図５に示すように、ＦＥＴの形成される領域において、例えばエッチングなどで絶縁膜１２の一部を除去する。絶縁膜１２から露出した半導体層１１の上面に、例えば蒸着・リフトオフ法によりドレイン電極２２およびソース電極３２を形成する。図６に示すように、例えばエッチングなどでドレイン電極２２およびソース電極３２の間の絶縁膜１２の一部を除去し、露出した半導体層１１の上面に、例えば蒸着・リフトオフ法によりゲート電極４２を形成する。図７Ａおよび図７Ｂに示すように、例えばスパッタリング法などにより、絶縁膜１２の上に絶縁膜１４を形成する。図７Ｂに示すように、絶縁膜１４は、ＦＥＴの形成される領域においてドレイン電極２２、ソース電極３２およびゲート電極４２を覆う。 As shown in FIG. 5, in the region where the FET is formed, a part of the insulating film 12 is removed by etching or the like, for example. A drain electrode 22 and a source electrode 32 are formed on the upper surface of the semiconductor layer 11 exposed from the insulating film 12 by, for example, vapor deposition / lift-off method. As shown in FIG. 6, a part of the insulating film 12 between the drain electrode 22 and the source electrode 32 is removed by, for example, etching, and a gate electrode 42 is formed on the exposed upper surface of the semiconductor layer 11 by, for example, vapor deposition / lift-off method. Form. As shown in FIGS. 7A and 7B, an insulating film 14 is formed on the insulating film 12 by, eg, sputtering. As shown in FIG. 7B, the insulating film 14 covers the drain electrode 22, the source electrode 32, and the gate electrode 42 in the region where the FET is formed.

図８Ａに示すように、例えばエッチングなどで絶縁膜１２および１４の一部を除去し、不活性領域１３を露出させる。図８Ｂに示すように、絶縁膜１４の一部を除去し、ドレイン電極２２およびソース電極３２の上面を露出させる。図９Ａおよび図９Ｂに示すように、シードメタル２１および３１を形成する。シードメタルは、例えばＴｉおよびＡｕの積層構造からなる。シードメタルに電流を流すことによりメッキ処理を行い、図９Ａに示すようにシードメタル２１上に例えばＡｕからなる金属層２３を形成する。また、図９Ｂに示すようにシードメタル２１上に配線層２４、シードメタル３１上に配線層３４を形成する。図９Ａに示すように、ドレインパッド２０ａは絶縁膜１４の上面に接触する。ドレインパッド２０ｂは絶縁膜１２および１４の開口部に位置し、不活性領域１３の上面に接触する。パッドおよび電極を覆う絶縁膜１６を形成し、絶縁膜１６にドレインパッド２０、ソースパッド３０、ゲートパッド４０の露出する開口部１６ａを形成する。以上の工程により半導体装置１００を形成する。 As shown in FIG. 8A, a part of the insulating films 12 and 14 is removed by, for example, etching, and the inactive region 13 is exposed. As shown in FIG. 8B, a part of the insulating film 14 is removed, and the upper surfaces of the drain electrode 22 and the source electrode 32 are exposed. As shown in FIGS. 9A and 9B, seed metals 21 and 31 are formed. The seed metal has a laminated structure of Ti and Au, for example. Plating is performed by passing a current through the seed metal, and a metal layer 23 made of, for example, Au is formed on the seed metal 21 as shown in FIG. 9A. 9B, the wiring layer 24 is formed on the seed metal 21 and the wiring layer 34 is formed on the seed metal 31. As shown in FIG. 9A, the drain pad 20a is in contact with the upper surface of the insulating film. The drain pad 20 b is located in the opening of the insulating films 12 and 14 and contacts the upper surface of the inactive region 13. An insulating film 16 that covers the pads and electrodes is formed, and an opening 16 a in which the drain pad 20, the source pad 30, and the gate pad 40 are exposed is formed in the insulating film 16. The semiconductor device 100 is formed through the above steps.

次に比較例１〜３について説明する。図１０Ａは比較例１に係る半導体装置１００Ｒを例示する断面図である。図１０Ｂは比較例２に係る半導体装置２００Ｒを例示する断面図である。図１０Ｃは比較例３に係る半導体装置３００Ｒを例示する断面図である。 Next, Comparative Examples 1 to 3 will be described. FIG. 10A is a cross-sectional view illustrating a semiconductor device 100R according to the first comparative example. FIG. 10B is a cross-sectional view illustrating a semiconductor device 200R according to the second comparative example. FIG. 10C is a cross-sectional view illustrating a semiconductor device 300 </ b> R according to Comparative Example 3.

図１０Ａに示すように、半導体装置１００Ｒにおいては、ドレインパッド２０ａおよび２０ｂは半導体層１１の不活性領域１３の上面に接触している。またドレインパッド２０ａはドレインパッド２０ｂと同じ大きさを有する。金属層２３と絶縁膜１６との界面から絶縁膜１２と不活性領域１３との界面にかけて水分の経路Ａ１およびＡ２が形成される。半導体装置を基板などに実装する際、基板と半導体装置との熱膨張率の違いなどにより半導体装置に応力が加わる。ドレインパッド２０ｂにかかる応力は小さいため、ドレインパッド２０ｂと半導体層１１との隙間は小さく、経路Ａ２からの水分の浸入は少ない。一方、半導体装置の角部には大きな応力がかかる。特に基板１０が大型化すると応力は大きくなる。このためドレインパッド２０ａと絶縁膜１４および１６との間の結合は弱くなり、微小な剥離が発生しやすい。この結果、図１０Ａに矢印で示したドレインパッド２０ｂ付近の経路Ａ２に比べ、ドレインパッド２０ａ付近の経路Ａ１から水分が浸入しやすくなる。 As shown in FIG. 10A, in the semiconductor device 100R, the drain pads 20a and 20b are in contact with the upper surface of the inactive region 13 of the semiconductor layer 11. The drain pad 20a has the same size as the drain pad 20b. Moisture paths A1 and A2 are formed from the interface between the metal layer 23 and the insulating film 16 to the interface between the insulating film 12 and the inactive region 13. When a semiconductor device is mounted on a substrate or the like, stress is applied to the semiconductor device due to a difference in coefficient of thermal expansion between the substrate and the semiconductor device. Since the stress applied to the drain pad 20b is small, the gap between the drain pad 20b and the semiconductor layer 11 is small, so that moisture does not enter from the path A2. On the other hand, a large stress is applied to the corner of the semiconductor device. In particular, the stress increases as the size of the substrate 10 increases. For this reason, the bond between the drain pad 20a and the insulating films 14 and 16 becomes weak, and minute peeling is likely to occur. As a result, compared to the path A2 near the drain pad 20b indicated by the arrow in FIG. 10A, moisture easily enters from the path A1 near the drain pad 20a.

図１０Ａに示すように、経路Ａ１から浸入した水分は絶縁膜と半導体層１１との界面を通り、ドレイン電極２２などの電極に到達する。これにより、例えばドレイン電極２２とゲート電極４２あるいはドレイン電極２２とソース電極３２との間などでイオンマイグレーションが発生する。一旦イオンマイグレーションが発生すると、パッドなどの金属が溶け出すためパッドなどが変形し、さらに大量の水分が浸入することとなる。特にＦＥＴのドレイン電極２２には大きな電圧が印加されるため、電位差によりイオンマイグレーションが急速に進行し、短時間でＦＥＴが故障してしまう。 As shown in FIG. 10A, moisture that has entered from the path A1 passes through the interface between the insulating film and the semiconductor layer 11 and reaches an electrode such as the drain electrode 22. Thereby, for example, ion migration occurs between the drain electrode 22 and the gate electrode 42 or between the drain electrode 22 and the source electrode 32. Once ion migration occurs, the metal such as the pad is melted, so that the pad is deformed and a large amount of moisture enters. In particular, since a large voltage is applied to the drain electrode 22 of the FET, ion migration proceeds rapidly due to the potential difference, and the FET fails in a short time.

そこで、図１０Ｂに示すように比較例２では、ドレインパッド２０ａの面積を大きくして絶縁膜１４との剥離を抑制することにした。具体的には、図１０Ｂに示すように、ドレインパッド２０ａを基板１０の周縁に向かって面積を拡大させた。しかし、これにより、ドレインパッド２０ａとソース電極３２（特に配線層３４）との間で、イオンマイグレーションが発生し易くなった。ドレインパッド２０ａの面積を拡大するために、基板１０の周縁に向かってドレインパッド２０ａを延長すると、ドレインパッド２０ａのソース電極（配線層３４）の先端と対向する辺の長さが、中央部に位置するドレインパッド２０ｃのソース電極（配線層３４）の先端と対向する辺に比べて大きくなる。このため、ドレインパッド２０ａとソース電極（配線層３４）の間でイオンマイグレーションが起きる確率が、ドレインパッド２０ｃのそれに比べて大きくなったものと推察される。 Therefore, as shown in FIG. 10B, in Comparative Example 2, the area of the drain pad 20 a is increased to suppress the peeling from the insulating film 14. Specifically, as shown in FIG. 10B, the area of the drain pad 20 a is increased toward the periphery of the substrate 10. However, this makes it easier for ion migration to occur between the drain pad 20a and the source electrode 32 (particularly the wiring layer 34). When the drain pad 20a is extended toward the periphery of the substrate 10 in order to enlarge the area of the drain pad 20a, the length of the side facing the tip of the source electrode (wiring layer 34) of the drain pad 20a is increased to the central portion. It becomes larger than the side facing the tip of the source electrode (wiring layer 34) of the drain pad 20c located. For this reason, it is presumed that the probability that ion migration occurs between the drain pad 20a and the source electrode (wiring layer 34) is larger than that of the drain pad 20c.

図１０Ｃに示すように、比較例３ではドレインパッド２０ａを絶縁膜１４の上面に設ける。ドレインパッド２０ａ付近における水分の経路Ａ１はドレインパッド２０と絶縁膜１６との界面から絶縁膜１４にかけて形成されるが、絶縁膜１４が経路Ａ１およびＡ２を塞ぐ関係に位置する。このため、経路Ａ１およびＡ２を通じた、イオンマイグレーションを防止することができる。なお、基板１０の中央部に位置するドレインパッド２０ｃは、その両側にドレインパッド２０ｂが存在するため、その面積を拡大することが困難である。このため、基板１０の中央部に位置するドレインパッド２０ｃは、半導体層１１と接触させることで、金属−半導体間の接着力の高さを利用して剥離を防止するのが好適である。 As shown in FIG. 10C, in Comparative Example 3, the drain pad 20 a is provided on the upper surface of the insulating film 14. Although the moisture path A1 in the vicinity of the drain pad 20a is formed from the interface between the drain pad 20 and the insulating film 16 to the insulating film 14, the insulating film 14 is positioned so as to block the paths A1 and A2. For this reason, ion migration through the paths A1 and A2 can be prevented. In addition, since the drain pad 20b exists in the both sides of the drain pad 20c located in the center part of the board | substrate 10, it is difficult to expand the area. For this reason, it is preferable that the drain pad 20c located in the center portion of the substrate 10 is brought into contact with the semiconductor layer 11 to prevent peeling by utilizing the high adhesive force between the metal and the semiconductor.

実施例１では図１および図２Ａに示したように、ドレインパッド２０ａをドレインパッド２０ｂおよび２０ｃより大きくし、かつ絶縁膜１４の上面に接触して設ける。図２Ａに示すようにドレインパッド２０ａの周囲には水分の経路Ａ１が形成されるが、絶縁膜１４が水分を遮断する。このため水分の浸入を抑制することができ、半導体装置１００の耐湿性を高めることができる。高電圧の印加されるドレインパッド２０からの水分の浸入を抑制するため、イオンマイグレーションを効果的に抑制することができる。また、ドレインパッド２０ａのソース電極（配線層３４）の先端と対向する辺の幅Ｗ１が、中央部に位置するドレインパッド２０ｃのソース電極（配線層３４）の先端と対向する辺に比べて大きい。このため、ドレインパッド２０ａと絶縁膜１４との接触面積が大きくなり、ドレインパッド２０ａと絶縁膜１４との密着性が高くなる。このため基板１０の角部に近いドレインパッド２０ａに大きな応力がかかっても、ドレインパッド２０ａの剥離は抑制される。 In the first embodiment, as shown in FIGS. 1 and 2A, the drain pad 20a is made larger than the drain pads 20b and 20c, and is provided in contact with the upper surface of the insulating film. As shown in FIG. 2A, a moisture path A1 is formed around the drain pad 20a, but the insulating film 14 blocks moisture. For this reason, the intrusion of moisture can be suppressed, and the moisture resistance of the semiconductor device 100 can be improved. Since the intrusion of moisture from the drain pad 20 to which a high voltage is applied is suppressed, ion migration can be effectively suppressed. Further, the width W1 of the side facing the tip of the source electrode (wiring layer 34) of the drain pad 20a is larger than the side facing the tip of the source electrode (wiring layer 34) of the drain pad 20c located at the center. . For this reason, the contact area between the drain pad 20a and the insulating film 14 increases, and the adhesion between the drain pad 20a and the insulating film 14 increases. For this reason, even if a large stress is applied to the drain pad 20a near the corner portion of the substrate 10, peeling of the drain pad 20a is suppressed.

図２Ａに示したようにドレインパッド２０ｂの周囲には水分の経路Ａ２が形成される。ドレインパッド２０ｂは、半導体層１１の不活性領域１３の上面に接触している。パッドと半導体層１１との密着性は、パッドと絶縁膜１４との密着性より高い。また、ドレインパッド２０ｂにかかる応力はドレインパッド２０ａにかかる応力より小さいため、ドレインパッド２０ｂと半導体層１１との間に隙間が生じにくい。このため経路Ａ２を通じた水分の浸入は抑制される。また、ドレインパッド２０ｂの剥離は抑制される。ドレインパッド２０ｃも、ドレインパッド２０ｂと同様にドレインパッド２０ａより小さく、かつ不活性領域１３の上面に設ける。 As shown in FIG. 2A, a moisture path A2 is formed around the drain pad 20b. The drain pad 20 b is in contact with the upper surface of the inactive region 13 of the semiconductor layer 11. The adhesion between the pad and the semiconductor layer 11 is higher than the adhesion between the pad and the insulating film 14. Further, since the stress applied to the drain pad 20 b is smaller than the stress applied to the drain pad 20 a, a gap is not easily generated between the drain pad 20 b and the semiconductor layer 11. For this reason, the infiltration of moisture through the path A2 is suppressed. Further, the peeling of the drain pad 20b is suppressed. Similarly to the drain pad 20 b, the drain pad 20 c is smaller than the drain pad 20 a and is provided on the upper surface of the inactive region 13.

実施例１では、基板１０の長手方向（図１の水平方向）におけるドレインパッド２０ａの幅Ｗ１が、ドレインパッド２０ｂおよび２０ｃの幅Ｗ２より大きいとした。図１の上下方向におけるドレインパッド２０ａの長さをドレインパッド２０ｂおよび２０ｃの長さより大きくしてもよい。すなわちドレインパッド２０ａの面積をドレインパッド２０ｂおよび２０ｃより大きければよい。 In Example 1, the width W1 of the drain pad 20a in the longitudinal direction of the substrate 10 (horizontal direction in FIG. 1) is greater than the width W2 of the drain pads 20b and 20c. The length of the drain pad 20a in the vertical direction in FIG. 1 may be larger than the lengths of the drain pads 20b and 20c. That is, the area of the drain pad 20a may be larger than that of the drain pads 20b and 20c.

また、ソースパッド３０のうち、基板１０の辺の端部に位置するソースパッド３０ａは絶縁膜１４の上面に位置している。これにより、図２Ｅに矢印で示した経路Ａ３からの水分の浸入を、絶縁膜１４により抑制することができる。また、ソースパッド３０ａはソースパッド３０ｂより大きい。言い換えれば、ソースパッド３０ａのドレイン電極（配線層２４）の先端と対向する辺の幅Ｗ３が、中央部に位置するソースパッド３０ｂのドレイン電極（配線層２４）の先端と対向する辺に比べて大きい。このためソースパッド３０ａと絶縁膜１４との接触面積が大きくなり、ソースパッド３０ａの絶縁膜１４からの剥離が抑制される。ソースパッド３０ｂは半導体層１１の上面に接触しているため、密着性が高くなる。これにより図２Ｅに矢印で示した経路Ａ４からの水分の浸入は抑制される。したがって半導体装置１００の耐湿性を高めることができる。 Of the source pads 30, the source pad 30 a located at the end of the side of the substrate 10 is located on the upper surface of the insulating film 14. Thereby, the infiltration of moisture from the path A3 indicated by the arrow in FIG. 2E can be suppressed by the insulating film 14. The source pad 30a is larger than the source pad 30b. In other words, the width W3 of the side facing the tip of the drain electrode (wiring layer 24) of the source pad 30a is larger than the side facing the tip of the drain electrode (wiring layer 24) of the source pad 30b located in the center. large. For this reason, the contact area between the source pad 30a and the insulating film 14 is increased, and peeling of the source pad 30a from the insulating film 14 is suppressed. Since the source pad 30b is in contact with the upper surface of the semiconductor layer 11, the adhesiveness is improved. As a result, the intrusion of moisture from the path A4 indicated by the arrow in FIG. 2E is suppressed. Therefore, the moisture resistance of the semiconductor device 100 can be improved.

ドレインパッド２０、ソースパッド３０およびゲートパッド４０はＡｕを含み、絶縁膜１４はＳｉＮにより形成されている。ドレインパッド２０ａおよびソースパッド３０ａと絶縁膜１４との密着性は、例えばドレインパッド２０ｂおよび２０ｃと半導体層１１との密着性より低い。そこでドレインパッド２０ａをドレインパッド２０ｂおよび２０ｃより大きくし、ソースパッド３０ａをソースパッド３０ｂより大きくすることで、絶縁膜１４との接触面積を大きくする。これにより密着性を高め、ドレインパッド２０ａおよびソースパッド３０ａの剥離を抑制することができる。なお、各パッドはＡｕ以外に例えばアルミニウム（Ａｌ）または銅（Ｃｕ）などの金属で形成してもよい。絶縁膜１４および１６はＳｉＮ以外に例えばＳｉＯ_２、酸窒化シリコン（ＳｉＯＮ）などの絶縁体で形成してもよい。 The drain pad 20, the source pad 30, and the gate pad 40 contain Au, and the insulating film 14 is made of SiN. The adhesion between the drain pad 20a and the source pad 30a and the insulating film 14 is lower than the adhesion between the drain pads 20b and 20c and the semiconductor layer 11, for example. Therefore, the contact area with the insulating film 14 is increased by making the drain pad 20a larger than the drain pads 20b and 20c and making the source pad 30a larger than the source pad 30b. Thereby, adhesiveness can be improved and peeling of the drain pad 20a and the source pad 30a can be suppressed. Each pad may be formed of metal such as aluminum (Al) or copper (Cu) other than Au. The insulating films 14 and 16 may be formed of an insulator such as SiO ₂ or silicon oxynitride (SiON) other than SiN.

ＡｕとＳｉＮとの密着性は低いため、ドレインパッド２０ｂおよび２０ｃ、ソースパッド３０ｂを絶縁膜１４に接触させると、パッドと絶縁膜１４との間に隙間が生じ、隙間から水分が浸入する恐れがある。またパッドが剥離する可能性もある。このため、ドレインパッド２０ｂおよび２０ｃ、ソースパッド３０ｂは不活性領域１３に接触して設けることが好ましい。これにより水分の浸入およびパッドの剥離を抑制することができる。パッドをＡｕ以外の金属で形成し、絶縁膜１４をＳｉＮ以外の絶縁体で形成する場合でも、一般にパッドと絶縁膜１４との密着性は小さい。このため、ドレインパッド２０ａおよびソースパッド３０ａは大きくすることが好ましい。また、ドレインパッド２０ｂおよび２０ｃ、ソースパッド３０ｂは不活性領域１３に接触して設けることが好ましい。 Since the adhesion between Au and SiN is low, when the drain pads 20b and 20c and the source pad 30b are brought into contact with the insulating film 14, a gap is formed between the pad and the insulating film 14, and moisture may enter from the gap. is there. In addition, the pad may be peeled off. Therefore, the drain pads 20b and 20c and the source pad 30b are preferably provided in contact with the inactive region 13. As a result, it is possible to suppress moisture permeation and pad peeling. Even when the pad is formed of a metal other than Au and the insulating film 14 is formed of an insulator other than SiN, the adhesion between the pad and the insulating film 14 is generally small. For this reason, it is preferable to make the drain pad 20a and the source pad 30a large. The drain pads 20 b and 20 c and the source pad 30 b are preferably provided in contact with the inactive region 13.

基板１０の長さＬ１およびＬ２が大きくなると、応力は大きくなる。実施例１によれば、応力が大きくなった場合でもドレインパッド２０ａと絶縁膜１４との剥離を抑制し、半導体装置１００の耐湿性を高めることができる。長さＬ１は例えば１ｍｍ以上、８ｍｍ以下、長さＬ２は例えば０．５ｍｍ以上、４ｍｍ以下である。また、半導体装置１００の大きさに応じてパッドの数を変更することができる。端部のパッドを中央部のパッドより大きくし、かつ絶縁膜１４の上面に設けることができる。例えば複数のゲートパッド４０のうち、辺の端部に最も近いものを大きくし、かつ絶縁膜１４の上面に設けてもよい。 As the lengths L1 and L2 of the substrate 10 increase, the stress increases. According to the first embodiment, even when the stress increases, the separation between the drain pad 20a and the insulating film 14 can be suppressed, and the moisture resistance of the semiconductor device 100 can be improved. The length L1 is, for example, 1 mm or more and 8 mm or less, and the length L2 is, for example, 0.5 mm or more and 4 mm or less. Further, the number of pads can be changed according to the size of the semiconductor device 100. The end pad can be made larger than the central pad and provided on the upper surface of the insulating film 14. For example, among the plurality of gate pads 40, the one closest to the edge of the side may be enlarged and provided on the upper surface of the insulating film 14.

図１１は実施例１の変形例に係る半導体装置１００Ａを例示する断面図である。図１１に示すように、ドレインパッド２０ａと同様に、ドレインパッド２０ｂも絶縁膜１４の上面に設けられている。これにより経路Ａ１およびＡ２を通じた水分の浸入を効果的に抑制することができる。またドレインパッド２０ａがドレインパッド２０ｂより大きいため、絶縁膜１４との密着性が高まる。このため基板１０の角部に近いドレインパッド２０ａに大きな応力がかかってもドレインパッド２０ａの剥離は抑制される。なおドレインパッド２０ｃ（図１参照）は、ドレインパッド２０ａおよび２０ｂより小さい幅を有し、不活性領域１３の上面に接触する。 FIG. 11 is a cross-sectional view illustrating a semiconductor device 100A according to a modification of the first embodiment. As shown in FIG. 11, the drain pad 20b is also provided on the upper surface of the insulating film 14 like the drain pad 20a. Thereby, the infiltration of moisture through the paths A1 and A2 can be effectively suppressed. Further, since the drain pad 20a is larger than the drain pad 20b, the adhesion with the insulating film 14 is improved. For this reason, even if a large stress is applied to the drain pad 20a near the corner of the substrate 10, peeling of the drain pad 20a is suppressed. The drain pad 20c (see FIG. 1) has a smaller width than the drain pads 20a and 20b, and contacts the upper surface of the inactive region 13.

図１２Ａは実施例２に係る半導体装置２００を例示する平面図である。図１２Ｂは図１２Ａの線Ｆ−Ｆに沿った断面図である。実施例１と同じ構成については説明を省略する。 FIG. 12A is a plan view illustrating a semiconductor device 200 according to the second embodiment. 12B is a cross-sectional view taken along line FF of FIG. 12A. The description of the same configuration as that of the first embodiment is omitted.

図１２Ａおよび図１２Ｂに示すように、ドレインパッド２０のうち、ドレインパッド２０ａおよび２０ｂは、ドレインパッド２０ｃより大きい。ドレインパッド２０ａの幅Ｗ１およびドレインパッド２０ｂの幅Ｗ２は例えば０．２ｍｍ、ドレインパッド２０ｃの幅Ｗ５は例えば０．１ｍｍである。図１２Ｂに示すように、ドレインパッド２０ａおよび２０ｂは絶縁膜１４の上面に接触している。一方ドレインパッド２０ｃは不活性領域１３の上面に接触している。 As shown in FIGS. 12A and 12B, of the drain pads 20, the drain pads 20a and 20b are larger than the drain pad 20c. The width W1 of the drain pad 20a and the width W2 of the drain pad 20b are, for example, 0.2 mm, and the width W5 of the drain pad 20c is, for example, 0.1 mm. As shown in FIG. 12B, the drain pads 20 a and 20 b are in contact with the upper surface of the insulating film 14. On the other hand, the drain pad 20 c is in contact with the upper surface of the inactive region 13.

実施例２によれば、実施例１と同様に、ドレインパッド２０ａと絶縁膜１４との剥離を抑制し、またドレインパッド２０ａ付近の経路Ａ１からの水分の浸入を抑制することができる。また、ドレインパッド２０ｂを絶縁膜１４の上面に配置することで、経路Ａ２からの水分の浸入も抑制することができる。ドレインパッド２０ａおよび２０ｂにおいて耐湿性を向上させるため、イオンマイグレーションを効果的に抑制することができる。さらにドレインパッド２０ｂを大きくすることで、ドレインパッド２０ｂと絶縁膜１４との接触面積を大きくし、ドレインパッド２０ｂと絶縁膜１４との剥離を抑制することができる。なお、ソースパッド３０およびゲートパッド４０にも、同様の構成を適用することができる。 According to the second embodiment, as in the first embodiment, the separation between the drain pad 20a and the insulating film 14 can be suppressed, and the intrusion of moisture from the path A1 near the drain pad 20a can be suppressed. Further, by disposing the drain pad 20b on the upper surface of the insulating film 14, it is possible to suppress the intrusion of moisture from the path A2. Since the moisture resistance is improved in the drain pads 20a and 20b, ion migration can be effectively suppressed. Further, by increasing the drain pad 20b, the contact area between the drain pad 20b and the insulating film 14 can be increased, and the separation between the drain pad 20b and the insulating film 14 can be suppressed. A similar configuration can be applied to the source pad 30 and the gate pad 40.

図１３は実施例３に係る半導体装置３００を例示する断面図である。実施例１と同じ構成については説明を省略する。 FIG. 13 is a cross-sectional view illustrating a semiconductor device 300 according to the third embodiment. The description of the same configuration as that of the first embodiment is omitted.

図１３に示すように、絶縁膜１２の上面に絶縁膜１５が設けられ、絶縁膜１５の上面に絶縁膜１４が設けられている。ドレインパッド２０ａはＴｉ層２６（第２金属層）、シードメタル２１および金属層２３を含む。Ｔｉ層２６は、シードメタル２１および金属層２３と絶縁膜１４との間に設けられ、絶縁膜１４の上面に接触している。シードメタル２１はＴｉ層２６の上面に接触している。一方、ドレインパッド２０ｂはＴｉ層２６を含まない As shown in FIG. 13, an insulating film 15 is provided on the upper surface of the insulating film 12, and an insulating film 14 is provided on the upper surface of the insulating film 15. The drain pad 20 a includes a Ti layer 26 (second metal layer), a seed metal 21 and a metal layer 23. The Ti layer 26 is provided between the seed metal 21 and the metal layer 23 and the insulating film 14 and is in contact with the upper surface of the insulating film 14. The seed metal 21 is in contact with the upper surface of the Ti layer 26. On the other hand, the drain pad 20b does not include the Ti layer 26.

Ｔｉ層２６と絶縁膜１４との密着性は、金属層２３およびシードメタル２１と絶縁膜１４との密着性より高い。このため実施例３によれば、ドレインパッド２０ａの絶縁膜１４からの剥離を抑制することができる。また実施例１と同様に、半導体装置３００の耐湿性を高めることができる。複数のドレインパッド２０のうちドレインパッド２０ａの下にＴｉ層２６を設ければよい。すべてのドレインパッド２０の下にＴｉ層２６を設ける場合に比べ工程が簡単になるため、半導体装置３００の低コスト化が可能となる。 The adhesion between the Ti layer 26 and the insulating film 14 is higher than the adhesion between the metal layer 23 and the seed metal 21 and the insulating film 14. For this reason, according to the third embodiment, the peeling of the drain pad 20a from the insulating film 14 can be suppressed. Further, similarly to the first embodiment, the moisture resistance of the semiconductor device 300 can be improved. The Ti layer 26 may be provided below the drain pad 20a among the plurality of drain pads 20. Since the process is simpler than the case where the Ti layer 26 is provided under all the drain pads 20, the cost of the semiconductor device 300 can be reduced.

Ｔｉ以外にＮｉおよびＷ（タングステン）などの金属の層を設けてもよい。またソースパッド３０ａがＴｉ層２６を含み、かつ絶縁膜１４と接触することで、半導体装置３００の耐湿性をより高めることができる。ドレインパッド２０ｂがＴｉ層２６を含み、ドレインパッド２０ｃより大きくてもよい。ソースパッド３０およびゲートパッド４０もＴｉ層を含む構成とすることにより、パッドの剥離を抑制することもできる。 In addition to Ti, a metal layer such as Ni and W (tungsten) may be provided. Further, when the source pad 30 a includes the Ti layer 26 and is in contact with the insulating film 14, the moisture resistance of the semiconductor device 300 can be further improved. The drain pad 20b may include the Ti layer 26 and be larger than the drain pad 20c. By making the source pad 30 and the gate pad 40 also include a Ti layer, peeling of the pad can be suppressed.

基板１０はＳｉＣ、シリコン（Ｓｉ）、サファイア、ＧａＮなどの絶縁体で形成される。基板１０上の半導体層１１は、例えば窒化物半導体または砒素系半導体などで形成された化合物半導体層である。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えばＧａＮ、ＡｌＧａＮ、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。砒素系半導体とはガリウム砒素（ＧａＡｓ）など砒素（Ａｓ）を含む半導体である。 The substrate 10 is formed of an insulator such as SiC, silicon (Si), sapphire, or GaN. The semiconductor layer 11 on the substrate 10 is a compound semiconductor layer formed of, for example, a nitride semiconductor or an arsenic semiconductor. A nitride semiconductor is a semiconductor containing nitrogen (N), such as GaN, AlGaN, indium gallium nitride (InGaN), indium nitride (InN), and aluminum indium gallium nitride (AlInGaN). The arsenic semiconductor is a semiconductor containing arsenic (As) such as gallium arsenide (GaAs).

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０基板
１１半導体層
１２、１４、１６絶縁膜
１３不活性領域
１６ａ開口部
２０、２０ａ、２０ｂ、２０ｃドレインパッド
２１、３１シードメタル
２２ドレイン電極
２３、３３、２５、３５金属層
２４、３４配線層
２６Ｔｉ層
３０、３０ａ、３０ｂソースパッド
３２ソース電極
４０ゲートパッド
４２ゲート電極
１００、１００Ａ、２００、３００、１００Ｒ、２００Ｒ、３００Ｒ
半導体装置 DESCRIPTION OF SYMBOLS 10 Substrate 11 Semiconductor layer 12, 14, 16 Insulating film 13 Inactive area 16a Opening 20, 20a, 20b, 20c Drain pad 21, 31 Seed metal 22 Drain electrode 23, 33, 25, 35 Metal layer 24, 34 Wiring layer 26 Ti layer 30, 30a, 30b Source pad 32 Source electrode 40 Gate pad 42 Gate electrode 100, 100A, 200, 300, 100R, 200R, 300R
Semiconductor device

Claims

A substrate,
A semiconductor layer provided on the substrate;
A drain electrode, a source electrode and a gate electrode provided in an active region on the semiconductor layer;
An insulating film provided on the semiconductor layer;
A plurality of drain pads electrically connected to the drain electrode and disposed along one side of the substrate;
A first drain pad closest to a side orthogonal to one side of the substrate among the plurality of drain pads is provided in contact with the upper surface of the insulating film,
Of the plurality of drain pads, a second drain pad in which other drain pads are arranged on both sides is provided in contact with the semiconductor layer,
A semiconductor device having a width of a side facing the source electrode of the first drain pad larger than that of the second drain pad.

2. The semiconductor device according to claim 1, wherein, among the plurality of drain pads, a third drain pad adjacent to the first drain pad is provided in contact with an upper surface of the insulating film.

A plurality of source pads electrically connected to the source electrode;
A first source pad closest to a side orthogonal to one side of the substrate among the plurality of source pads is provided in contact with the upper surface of the insulating film;
Of the plurality of source pads, a second source pad in which other source pads are arranged on both sides is provided in contact with the semiconductor layer,
2. The semiconductor device according to claim 1, wherein the first source pad has a width of a side facing the tip of the drain electrode larger than that of the second source pad.