JP2017532832A - デジタル信号処理のための拡張可能なアーキテクチャ - Google Patents

Abstract

複数の高速デジタル相互接続によって接続された物理的に区別される複数の処理モジュールにより画定される、複数のデジタル信号プロセッサを実装するためのアーキテクチャが説明される。ここで、第１の複数の第１モジュールが、複数のアナログ信号入力または複数のデジタル信号入力を有し、複数のデジタル処理機能の第１の組を実行し、第１の複数のデジタル相互接続出力を生成するように配置される。また、第２の複数の第２モジュールが、これら第１の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第２の組を実行し、第２の複数のデジタル相互接続出力を生成するように配置される。また、第３の複数の第３モジュールが、これら第２の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第３の組を実行し、複数のアナログ信号出力または複数のデジタル信号出力を生成するように配置される。デジタル信号プロセッサに必要な信号処理が、選択される第１モジュール、第２モジュール、および第３モジュールの数の組み合わせにわたって処理を分配することにより達成されるように、このアーキテクチャは、複数の第１モジュールの数、複数の第２モジュールの数、並びに、複数の第３モジュールの数およびそれらの間の複数の相互接続を選択することにより拡張可能である。

Description

本発明は、デジタル信号処理のためのアーキテクチャに関し、排他的ではないが、具体的には、オンボードでの衛星デジタル信号処理のための完全に拡張可能なアーキテクチャに関する。

リアルタイムの信号処理を提供するためのオンボードでのデジタル処理の使用が、電気通信、地球観測、科学およびナビゲーション用途向けの複数の人工衛星において、ますます広範囲にわたるものになってきている。基本的な半導体技術における急激な進歩が、実現可能な範囲内で、ますます熱望されるデジタル処理用途をもたらしている。

人工衛星で使用される典型的なデジタル処理システムが図１に示される。このシステムは、Ｎ_ｉｎ個のアナログ信号入力を取り込み、Ｎ_ｏｕｔ個のアナログ出力信号を生成し、地上にある複数のテレコマンドリンクおよびテレメトリリンクへとアクセスする制御システムによって管理される。複数の入力信号は、数値的に処理されるべく、デジタル化されなければならない。これは、その後にアナログ−デジタル（Ａ／Ｄ）変換が続く、アナログ信号調整または"前処理"の段階を含む。同様に、各出力信号の生成は、その後にアナログ"後処理"が続く、デジタル−アナログ（Ｄ／Ａ）変換の段階を含む。

各出力信号の生成は、一般に、複数の入力信号の任意のものから、または全てのものからの情報を必要とする。これは、デジタル信号処理機能が、"水平スライス"（システムダイアグラムを通る水平経路の意味であり、１つの入力と対応する出力との間の１：１のマッピングを表す）と呼ばれるものまたは複数の処理チェーンに簡単には分解しないが、全ての入力および出力間で交差接続を提供しなければならないことを意味する。入力信号および出力信号の両方が継続的にアクティブであってよい。従って、デジタル信号処理もまた、継続的に、且つ信号帯域幅と等しいレートでリアルタイムに動作可能でなければならない。より多くの入力および出力を追加することによってシステムの規模を増大させることは、処理負荷を比例的に増大させるものの、必要な交差接続の量はもっと大幅に、場合によっては、積Ｎ_ｉｎ×Ｎ_ｏｕｔに比例して増大しかねない。

宇宙機に搭載して使用するための複数のデジタルシステムは、地上システムが通常経験するものを越えた、さらなる複数の課題に直面している。そしてその結果、宇宙飛行向けの新たな技術の資格認定のコストが非常に高くなり得る。デジタルプロセッサに対してまず必要なことは、軌道へのその旅程を乗り切ることである。そのためには、打ち上げの間に経験する激しい振動と衝撃レベルに耐えるため、適切な機械的ハウジングに包囲されなければならない。ひとたび軌道に乗れば、メインテナンスすることなく、何年にもわたって継続的に、且つ確実に動作しなければならない。繊細な電子的構成要素およびアセンブリが、人工衛星環境内で経験する全ての機械的なストレスに耐えることを保証するべく、ストレス除去のための方策が、全ての内部インターフェースにおいて実施されなければならない。その設計はまた、プロセッサによって放散され、安全な動作温度を維持するためにプロセッサから効率的に除去されなければならない、潜在的に大きな熱の量に応じなくてはならない。オンボードプロセッサは真空中で動作するので、これは、主として、金属ハウジングを通じた伝導により生じなくてはならない。

最も一般的な工学的解決策は、バックプレーンおよび一組のドーターカードを含む、大きな金属製のボックス中にプロセッサを設置することである。このボックスは、頑丈な機械的構造、宇宙機の熱管理システムへのインターフェース、および、電離放射線に対する幾分かのシールドを提供する。主要な複数の処理コンポーネントがそれらのドーターカードに設置され、これらの間の相互接続がバックプレーンを介して生じる。複数のドーターカードおよびバックプレーンの両方に対して使用されるプリント回路基板技術が、相互接続のための高密度なトラックをサポートするものの、適切に堅牢な複数のコネクタおよびバックプレーンでの大量な相互接続の交差接続を提供することは困難である。この交差接続は、例えば、その主要な機能が、多数の入力および出力ポート間で可能な限りの柔軟性を有し、非常に高容量な相互接続を提供することであるデジタルチャネライザおよびルータにとって、特に重要である。このことは、互いに交差しなくてはならない非常に多数のトラックを示唆する。そしてこれは、信号インテグリティを維持しながら、プリント回路基板技術の２次元範囲内で管理することを困難なものにし得る。

バックプレーンによる解決策の主要な欠点は、完全に拡張可能ではないことであり、従って、全てのミッションサイズに対して理想的に最適化されない。特に、このボックスおよびバックプレーンプリント回路基板は、異なるミッションサイズに対して再設計および再認定されなくてはならない。または、そうでなければ、最も大きな規模のボックスが、全てのミッションに対して使用されなくてはならない。これは、質量が厳しく制約されたペイロード内では非効率的である。

複数のアップリンクビーム信号を処理し、所望される複数のチャネルを干渉から分離し、複数の適切なダウンリンクビームおよび周波数で再送するためにそれらの所望されるチャネルのみを再配置および経路設定する、オンボードデジタルチャネライザのような人工衛星システムに対しては、必要な交差接続の数が通常多い。従って、全ての相互接続がプリント回路基板内で経路設定されなくてはならないような、バックプレーンによる解決策を使用してこれを実現することは困難であり得る。デジタル方式で処理されるべく、複数の無線周波数入力信号が、まずフィルタ処理され、アナログ−デジタル変換に適切な帯域制限された信号を提供すべく周波数がダウンコンバートされる。各信号は、アップリンクビーム（または、アクティブ受信アンテナの場合にはアンテナ供給）からの比較的広い周波数帯域セグメントに対応し、一般的に、多数のキャリアから成る複数の周波数多重分割を含む。Ａ／Ｄ変換器によるデジタル化の後、各入力は、次いで、デジタルチャネルデマルチプレクサによって、多重狭帯域チャネルに分割される。複数のチャネルはその後、個々に、通常は少なくともゲイン制御機能を含む処理が成されてよく、それらの宛先ダウンリンクビームに経路設定されてよい。入力ビームおよび出力ビームの数は通常多いので、この経路設定機能は、デジタルプロセッサ内の複数のスイッチングコンポーネントのネットワークにわたって分布されなくてはならない。出力側では、同一のダウンリンクビームに向けられた複数のチャネルの全てがチャネルマルチプレクサによって組み合わされ、その後デジタル−アナログ変換される広帯域信号を形成する。その後、ダウンリンク送信のために適切な無線周波数信号を生成するべく、後処理が通常必要である。

単一のボックスに収容されたバックプレーンによる解決策のような、高度に統合された複数のプロセッサ設計のさらなる欠点は、システムが完全に組み立てられた後でしか、試験の大半が実行され得ないことである。これは、完全に代表的な機械的および熱的構成において厳格な環境条件認定試験を受けなければならない人工衛星のペイロード機器にとって、特に問題である。理想的には、そのようなとても重要な試験段階は、発見されたあらゆる問題を修正することによる影響が遥かに小さいときである、開発プログラムのより早期に実行されるべきである。

従って、宇宙機に搭載されたチャネライザーのようなデジタルシステムに対して通常必要とされる、多数の入力、出力、および交差接続を可能にし、段階的な統合および試験プログラムをサポートすることのできる、改善された拡大縮小技術が必要である。

本発明の一態様に従うと、複数の高速デジタル相互接続によって接続された物理的に区別される複数の処理モジュールにより画定される、複数のデジタル信号プロセッサを実装するためのアーキテクチャが提供される。ここで、第１の複数の第１モジュールが、複数のアナログ信号入力または複数のデジタル信号入力を有し、複数のデジタル処理機能の第１の組を実行し、第１の複数のデジタル相互接続出力を生成するように配置される。また、第２の複数の第２モジュールが、これら第１の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第２の組を実行し、第２の複数のデジタル相互接続出力を生成するように配置される。また、第３の複数の第３モジュールが、これら第２の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第３の組を実行し、複数のアナログ信号出力または複数のデジタル信号出力を生成するように配置される。デジタル信号プロセッサに必要な信号処理が、選択される第１モジュール、第２モジュール、および第３モジュールの数の組み合わせにわたって処理を分配することにより達成されるように、このアーキテクチャは、複数の第１モジュールの数、複数の第２モジュールの数、複数の第３モジュールの数、およびそれらの間の複数の相互接続を選択することにより拡張可能である。

本発明の別の態様に従うと、デジタル信号プロセッサに必要な処理を実行すべく、複数の高速デジタル相互接続によって接続されて結合した物理的に区別される複数の処理モジュールを含むアーキテクチャを使用して、このデジタル信号プロセッサを構成する方法が提供される。この方法は、複数のアナログ信号入力または複数のデジタル信号入力を有する第１の複数の第１モジュールを、複数のデジタル処理機能の第１の組を実行し、第１の複数のデジタル相互接続出力を生成するように配置する段階と、第２の複数の第２モジュールを、これら第１の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第２の組を実行し、第２の複数のデジタル相互接続出力を生成するように配置する段階と、第３の複数の第３モジュールを、これら第２の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第３の組を実行し、複数のアナログ信号出力または複数のデジタル信号出力を生成するように配置する段階と、複数の第１モジュールの数、複数の第２モジュールの数、および複数の第３モジュールの数を、このデジタル信号プロセッサに必要な処理に従って選択することにより、このアーキテクチャを拡大縮小する段階とを含む。

本発明の別の態様に従うと、デジタル信号プロセッサに必要な処理を実行すべく、複数の高速デジタル相互接続によって接続されて結合した物理的に区別される複数の処理モジュールを含むアーキテクチャを使用したデジタル信号処理の試験方法が提供される。この方法は、完全なプロセッサの最後の試験の前に、個別のモジュールまたは複数のモジュールの複数のグループに対する、環境試験を含む段階的な試験を含む。

本発明の別の態様に従うと、人工衛星内でのデジタル信号処理のための装置が提供される。このデジタル信号処理は、物理的に区別される複数のデジタル処理モジュールにわたって分配される。これらのデジタル処理モジュールは、複数の高速デジタル相互接続によって接続された場合に、必要な信号処理を実行すべく一緒に結合する。ここで、それぞれが複数の信号入力を有する複数のモジュールの第１のグループが、複数のデジタル処理機能の第１の組を実行し、複数のデジタル相互接続出力を生成する。また、それぞれのグループにおいてそれぞれが複数のデジタル入力を有する複数のモジュールの第２のグループが、一組のデジタル処理機能を実行し、複数のデジタル相互接続出力を生成する。また、それぞれが複数のデジタル入力を有する複数のモジュールの第３のグループが、複数のデジタル処理機能の最後の組を実行し、複数の信号出力を生成する。これらのモジュール間の複数の相互接続は、高速で、シリアル化された、複数のデジタルリンクである。

複数の高速デジタルケーブルによって接続された一組の物理的に区別される複数の小さなモジュールに処理ハードウェアを分割することにより、各モジュールは、従来のオンボードデジタルプロセッサ機器よりも遥かに小さいものの、独立なユニットとしてスタンドアロンであるために必要とされる、機械的、熱的、電力および制御を含め、必要なインターフェースの全てを提供する。その結果、任意の数の入力および出力ポート間の複数の信号のリアルタイム処理に対する、完全に拡張可能な解決策となる。ここでは、複数の入力および複数の出力の間の交差接続性が、複数のモジュールの複数の段階の間に複数のケーブル接続を提供することにより達成される。これは、個々のミッションの必須要件に従ってカスタマイズされ得る。

複数の第１モジュールは、アナログ−デジタル変換、周波数変換、増幅、フィルタリング、結合、および分割のうちの少なくとも１つを実行することにより、複数のアナログ入力信号を処理するように配置され得る。

複数の第３モジュールは、デジタル−アナログ変換、周波数変換、増幅、フィルタリング、結合、および分割のうちの少なくとも１つを実行することにより、複数のアナログ出力信号を処理するように配置され得る。

これらのモジュールのそれぞれは、電気的に独立であってよく、それぞれがそれ自身のための電源を有してよい。これらのモジュールのそれぞれは、機械的および熱的に独立であってよい。このように、これらのモジュールは、全体的なシステムの電気的、機械的および熱的安定性を妥協することなく、容易に置換され得る。さらに、完全なプロセッサが組み立てられてしまう前に、複数のモジュールが、個々に、または複数の小さなグループとして、環境条件認定試験を受けることができる。

個別のモジュールをオンまたはオフに切り替えることによって、故障に対するシステム冗長を含むように、第１モジュールの数、第２モジュールの数、および、第３モジュールの数が選択されてよい。そうすることで、例えば、このシステムが人工衛星内に配置されると、長い寿命を保証することができ、例えば、放射線にさらしても全体的なシステムの故障を引き起こさない。

複数の高速デジタル相互接続は、複数のシリアル接続であってよく、電気的または光学的通信方法であってよい。この高速性は、多数の入力および出力がサポートされ得ることを保証する。これは、用途を最大化し、個々の用途内での性能を改善する。例えば、チャネル化システムにおける高容量は、多数の狭帯域信号を各高速デジタル相互接続に多重化することによって達成され得る。

複数の第１モジュールは複数のデジタル相互接続入力を有することができ、複数の第３モジュールは複数のデジタル相互接続出力を有することができる。これは、本発明における信号の流れの動作を、一方向から双方向の構成へと拡張する。

複数の第１モジュールは、デジタルチャネル化および複数の入力信号に対するトランスペアレントな経路設定の第１の段階を実行し得る。複数の第１のデジタル相互接続出力信号は、それらの信号のチャネル化された周波数帯域を表し得る。

複数の第２モジュールは、これらのチャネル化された周波数帯域のトランスペアレントな経路設定を実行し得る。

複数の第３モジュールは、これらのチャネル化された周波数帯域のトランスペアレントな経路設定の最後の段階およびデジタル再結合を実行し得る。

複数の第２モジュールは、複数のビームを表す複数のデジタル出力信号を生成するために、アンテナからの複数のデジタル入力信号に対して、これらのチャネル化された周波数帯域のデジタルビーム形成を実行し得る。

複数の第２モジュールは、復調、復号化、符号化、または変調といった複数の再生機能を実行し得る。

デジタル処理機能は、製造後に再プログラム可能であってよく、可能な用途の数を拡大し、プロセッサの実用上の寿命を延ばす。

複数のモジュール間で信号データを交換するために使用される複数の高速デジタル相互接続に沿って、複数の制御メッセージが経路設定され得る。

複数のモジュールの外部の専用の複数の制御インターフェースおよび分配手段を使用して、それぞれのモジュールに対して、またはそれぞれのモジュールから、複数の制御メッセージが伝達され得る。

複数の第１モジュールおよび／または複数の第２モジュールおよび／または複数の第３モジュールが、複数の異なる処理機能を表す複数のサブグループに配置され得る。これらのサブグループの数および各サブグループ内のモジュールの数は、特定のデジタル処理機能を実現すべく拡大縮小され得る。

複数の処理モジュールは、人工衛星に搭載するために適応され得る。

本発明の複数の実施形態が、単なる例として説明されるだろう。
複数のオンボード衛星デジタルプロセッサ機能の例を示す。 本発明の実施形態に従った、拡張可能なプロセッサに対する３段階のアーキテクチャを示す。 本発明の実施形態において使用される制御アーキテクチャを示す。 デジタルチャネライザの構造の例を示す。 本発明のデジタルチャネライザの複数の実施形態において使用される、入力、デジタルおよび出力モジュールの機能の最小の組を示す。 本発明の複数の実施形態に従った、デジタルチャネライザの例示的な複数の構成を示す。 本発明の実施形態に従った、受信、スイッチ、および送信モジュールの構成を示す。 本発明の実施形態に従った、全体に再生処理を使用するシステムを示す。 本発明の複数の実施形態に従った、部分的に再生処理を使用する複数のシステムを示す。 本発明の複数の実施形態に従った、部分的に再生処理を使用する複数のシステムを示す。

本発明の第１の実施形態に従うと、オンボードデジタルプロセッサのためのアーキテクチャが、図２に示されるように、複数の高速デジタルケーブルによって接続された、物理的に区別される小さな複数のモジュールの３つの段階を含む。

信号処理の第１の段階１０は、同一の機械的設計をした、多数の"入力"モジュール１０−１…１０−Ｒを使用して実施される。それらのそれぞれは、ｒ個の信号入力を受け取り、ケーブルハーネス４０を使用した一組の高速デジタルインターフェースを介して、その他複数のモジュールにインターフェース接続する。本実施形態において、複数の入力信号はアナログであり、これらの入力モジュール１０内でＡ／Ｄ変換が実行される。

同様に、信号処理の第３または最後の段階３０は、同一の機械的設計をした、多数の"出力"モジュール３０−１…３０−Ｔを使用して実施される。それらのそれぞれは、一組の高速デジタルインターフェースを介して、その他複数のモジュールにインターフェース接続し、ｔ個の信号出力を生成する。本実施形態において、複数の出力信号はアナログであり、これらの出力モジュール３０内でＤ／Ａ変換が実行される。

信号処理の第２の段階２０は、多数の"中間"モジュール２０−１…２０−Ｓで実行される。これらの中間モジュールには、その他複数のモジュール１０からのデータ受信、および、その他複数のモジュール３０へのデータ送信の両方のための、複数の高速デジタルインターフェースが備え付けられる。複数のモジュールを接続する複数のケーブルが、ケーブルハーネス４０を使用する。複数のモジュール設計の具現化において実施されるそのような数のインターフェースによってサポートされる任意の構成において、複数のモジュール間の相互接続を可能とするために、同一のフォーマットが、全てのモジュールタイプ（すなわち、第１、第２、および第３の段階１０、２０、３０のそれぞれにおける複数のモジュール）での複数の高速デジタルインターフェースに使用される。従って、任意の数の中間モジュールの段階を有する複数のシステムを構成することが可能である。

本実施形態におけるケーブル接続の数を最小化すべく、例えば、複数の銅製ケーブルのツイストペア上で１秒間に何ギガビットものデータスループットをサポートする電気相互接続の規格を使用した、高速シリアルデジタルフォーマットが使用される。そのような複数のリンクのための複数のドライバおよび複数のレシーバが、多くの信号処理コンポーネントに標準的に提供される。"高速"という用語は、ある正確な速度を特定するというよりも、むしろ、ある特定の桁の大きさのデータレートに関するものとして解釈されてよい。本開示においては、その桁の大きさとしては、Ｇｂｉｔ／秒またはそれ以上の速度である。

図２の実施形態は、Ｒ個の入力モジュール１０、Ｓ個の中間モジュール２０、およびＴ個の出力モジュール３０を含み、データは、入力（左）から出力（右）へと一方向に流れることが示される。先行技術と比べて、本発明の直接的な利点は、入力の数が出力の数とは独立したものであり、これらが、独立したパラメータＲおよびＴの選択によって決定されることである。各入力モジュール１０−１…１０−Ｒにおける信号入力の数ｒ、および、各出力モジュール３０−１…３０−Ｔにおける信号出力の数ｔは、このプロセッサの各段階における複数のモジュールの与えられる具現化のために固定される。そして、効率的実行を保証しながらも、与えられる任意のミッション規模の要求に対して合理的に近い一致を可能とすべく、これらのパラメータは、適切に小さな値で選択される。処理リソースの量もまた、パラメータＳを選択することによって独立に変化され得る。複数のモジュールの任意のペアの間で経路設定されるデータ容量もまた、提供されるケーブル相互接続の数によって独立に変化され得る。必要とされる信号処理機能が、３段階のアーキテクチャにおいて配置される複数のモジュールの容量を上回る場合は、処理リソースを無制限に拡大すべく、より多くの段階が追加され得る。

第１の実施形態の多数の変形形態が、本発明の範囲に含まれることが理解されるだろう。最も一般的には、各モジュール内の複数の信号処理機能が、例えば、一般的に、消費電力に対する性能比の観点から最良の効率を提供し、従って、電力が非常に貴重な複数の人工衛星用途において一般に使用されている、特定用途向け集積回路（ＡＳＩＣ）技術を使用して決定されてよい。代替的に、信号処理機能が、複数の特定のミッション向けに修正されること、または、個々のミッションの動作中にさえ修正されることを可能にする、再プログラム可能な技術で信号処理が実装されてよい。本発明は、どちらの具現化も、あらゆるモジュールタイプに対して使用されることを可能にする。さらに、内部信号処理の具現化とは無関係に、一般的なデジタルインターフェース規格を維持することにより、固定されたモジュールおよび再構成可能なモジュールの実装が、極めて柔軟な複数の信号処理機能を提供するための任意の組み合わせに使用され得る。

第１の実施形態においては、Ａ／Ｄ変換が複数の入力モジュール１０において実行され、Ｄ／Ａ変換が複数の出力モジュール３０において実行される。代替手段として、複数の入力モジュール１０が複数のデジタル信号を受け取る場合、Ａ／Ｄ変換が、複数の入力モジュール１０の前に実行されてよい。同様に、複数の出力モジュール３０が複数のデジタル信号を出力する場合、Ｄ／Ａ変換が、複数の出力モジュール３０の後に実行されてよい。使用される特定の構成に応じて、アナログ前処理の幾分か、または全て、および、アナログ後処理の幾分か、または全てが、それぞれ、複数の入力モジュール１０および複数の出力モジュール３０において実行されてよい。もしくは、複数の入力モジュール１０の前に、および、複数の出力モジュール３０の後に実行されてよい。

複数の電気的相互接続が説明されるが、リンクのいずれかの端部に適切な光電子トランスデューサを追加した複数の光ファイバ相互接続を使用して、必要なデータ送信レートを実現することもまた可能である。

どちらの相互接続タイプが使用されたとしても、全てのモジュールタイプに対して同一のフォーマットが使用されるので、複数のモジュール設計の具現化において実施される、そのようなインターフェースの数によってサポートされる任意の構成において、複数のモジュール間の相互接続が可能である。従って、複数の入力モジュールが複数の出力モジュールに直接に接続されているゼロの場合を含め、複数の中間モジュールの任意の数の段階を伴う複数のシステムを構成することが可能である。

段階ごとの、典型的には入力から出力への一方向の信号の流れが説明されてきたが、本発明は、使用される特定の複数の相互接続に応じた、もっと複雑な信号の流れを除外するものではない。もっといろいろな信号の流れをサポートすべく、特に、複数の入力モジュールには、多数の高速デジタル入力並びに出力が備え付けられてよく、複数の出力モジュールには、多数の高速デジタル出力並びに入力が備え付けられてよい。これは、以下においてより詳細に説明されよう。

オンボードでの人工衛星用途にとって別の重要な要求は、多年にわたる信頼性のある動作である。これは通常、複数の主ユニットのうちの１つに故障があった場合に、代替品として切り替えられる、追加の複数の冗長ユニットを提供することにより達成される。図２における複数のモジュールの配置は、相互接続ネットワークの単純な拡大による、任意の数の冗長ユニットの追加に適している。本発明のいくつかの実施形態は、複数のモジュール構成要素に必要とされる全ての内部供給の生成および分配を処理するため、宇宙機の主電力バスに対する外部フェイルセーフインターフェースとともに、電源を各モジュールに提供することを含む。これは、各モジュールが、その他複数のモジュールとは独立に電源をオンまたはオフにされることを可能にする。故障した複数のモジュールは、拡大されたネットワークにおいてそのような目的のために提供される複数の予備モジュールへの複数の予備ケーブル接続を使用して、迂回して経路設定され得る。これは、地上でのマニュアルによる再構成の一部として、または、これらのモジュールが例えば人工衛星に収容されている所での、複数のテレコマンドによって制御されたリモートでの再構成の一部として、動的に生じてよい。

特定のデジタル処理機能に対して、本発明のアーキテクチャの特定の構成を選択すれば、複数の信号の再経路設定、および、そのアーキテクチャのリモート再構成を通じて、初期構成で製造した後に、処理機能を再構成することが可能である。これは、あるモジュールに故障があった場合にこのシステムを適応させたのと類似のやり方で、例えば、いくつかのモジュールをリモートで有効または無効にして、もしくは、複数の特定のモジュールの複数のプロセッサに対して複数の再プログラミングコマンドを発することで達成され得る。従来、これは、本発明のアーキテクチャにおける小規模の複数のモジュールよりも大きなプロセッサ構成要素に対してサービスする必要があるために、コストがかかり、複雑な再設計作業を含んでいただろう。

複数のオンボード信号プロセッサは、一般的に、地上のコントローラとテレコマンドおよびテレメトリメッセージを最終的に交換する宇宙機制御インターフェースによって伝えられる、構成およびモニタリングサポートを必要とする。最低限でも、各モジュールは、構成およびモニタリング目的のローカル制御インターフェースを提供すべきである。この最小限の提供では、外部制御ネットワークが、多数のモジュールにわたって分配されるプロセッサに対するローカルな複数の制御信号の全てを一緒に接続する必要がある。

外部オーバヘッドを低減するために、本発明の複数の実施形態は、複数の高速デジタルインターフェースを介して複数の制御メッセージおよび同期メッセージを交換することの提供もまた含み、この相互接続をデータと共有する。これは、複数の高速デジタルインターフェースの少なくともサブセット間で複数の制御メッセージおよび同期メッセージが経路設定されることを可能にする各モジュールにおけるルータ機能と組み合わされて、複数のモジュールおよび複数のケーブル相互接続に含まれるものを越える追加のハードウェアを必要とせずに、任意の規模のプロセッサに適合する柔軟な複数の制御ネットワークが形成されることを可能にする。冗長性のための制御ネットワークの大型化は、主信号処理機能と同様に、全てのアクティブなモジュールに対する完全な制御接続性を依然として維持しながらも、非アクティブな複数のモジュール（例えば、オフに切り替えられた複数のモジュール）が迂回して経路設定されることを可能にする。

図３は、図２に示されるタイプの、本発明の実施形態に従った３段階プロセッサに対して、どのようにしてこれが達成され得るかの例を示し、４つの入力モジュール５０−１、５０−２、５０−３、５０−４（Ｒ＝４）、中間段階を形成する３つの中間モジュール６０−１、６０−２、６０−３（Ｓ＝３）、および、４つの出力モジュール７０−１、７０−２、７０−３、７０−４（Ｔ＝４）を含む。ケーブルハーネスの適切な設計によって、複数のモジュール間のデータの流れが、１つの段階における各モジュールから次の段階における各モジュールへの少なくとも１つの接続により、入力から出力へ向かう一方向に構成される。

複数のモジュール間の複数の高速シリアルデータ接続８０が図３に示されるものの、この例においては、複数のモジュールの全てにアクセスするために必要な制御接続性の大部分を、複数の太線を使用して図３に示され、複数の共有のデータ／制御リンクを表す複数の既存のデータ接続８１を利用することにより、外部制御インターフェースを介して提供することが可能である。複数のモジュールのうちの１つが、テレコマンドまたはテレメトリのための外部制御インターフェースに接続される。各モジュールには外部制御インターフェースが備え付けられるので、これは、複数のモジュールのいずれでもあり得るが、複数の中間（以下では、"中央"ともまた呼ばれる）ランクのモジュールのうちの１つ６０−３が制御インターフェースに接続されるように、図３に示されている。"ランク"という用語は、入力および／または出力から見て、信号経路に含まれるその他のモジュールの数の観点から同じ論理的な距離にある複数のモジュールをグループ化するものである。そのような複数のサブグループ［５０−１、５０−２、５０−３］、［６０−１、６０−２、６０−３］、［７０−１、７０−２、７０−３］が、例えば、以下に説明されるように、特定の処理機能と関連付けられてよい。

各モジュールにおける制御ネットワークルータ９０は、複数の制御メッセージが、この制御ネットワークを形成するアクティブな複数の接続のサブセットに順に回されることを可能にする。示される例においては、複数の相互接続に対するデータの流れが一方向なので、複数の制御メッセージおよび同期メッセージのためだけのいくつか追加の接続を追加すること無しには、全てのモジュール間で双方向の通信を取得することは可能ではない。これらの追加の制御接続に対する可能な配置が、図３中の点線８２によって示されている。従って、比較的少数の追加のケーブルにより、外部制御インターフェースを介して、あらゆるモジュールに対する読み出しおよび書き込みアクセスの両方を可能にする、複数のループした制御経路を形成することが可能である。１または複数のモジュールが故障した後であってさえも信頼性のある動作を保証するべく、冗長性を目的として、複数の予備外部制御インターフェースを供給し、追加の予備ケーブル配線を提供することが普通であろう。

多くの可能なトポロジが実施され得ること、および、制御ネットワークが、複数の共有データ相互接続を介して"内部で"実施され得ること、各モジュールの複数の標準制御インターフェースを使用したネットワークを介して"外部で"実施され得ること、または、それら両方の混合によって実施され得ることに留意すべきである。複数の入力および出力モジュールを含め、全てのモジュールタイプに複数の高速デジタル相互接続を提供することは、入力および出力接続の両方をたくさん含むことにもまた留意すべきである。従って、複数のモジュール間の接続性は、一方向であることに限定されるものではなく、所望される場合には、複数の双方向接続もまた、制御ネットワークを簡略化するために使用され得る。

複数のモジュール間の高い独立度合、および共通のインターフェース規格が、宇宙機に搭載されるほとんど任意の構成の収容を可能にする。上述したように、各モジュールは、機械的に、熱的に、および電気的に独立しており、複数の制御機能の観点からもまた自立している。従って、これらのモジュールは、複数の"スタンドアロン"モジュールとみなされ得る。この分離度合は、複数のモジュール間の複数の高速シリアルケーブル相互接続の使用により可能とされる。これは、過剰なケーブル配線を必要とせずに、例えば、高容量デジタルチャネライザにとって適切な、潜在的に多数のモジュールが使用されることを可能にする。もちろん、複数のモジュールがグループ化され、他のいくつかの利点のために柔軟性については妥協した、このアーキテクチャの複数の変形例が可能である。例えば、質量または電力の効率的な節約を得るべく、多数のモジュール間で１つの電源を共有することが可能である。例えば、複数のモジュールを、ペイロード内に搭載するよりも前に、共通のベースプレートに対して多数のモジュールを貼り付けることにより、それらを機械的にグループ化することもまた可能である。説明される複数の実施形態のこれらの修正形態は、本発明の範囲に含まれるものとみなされる。

含まれる特定の複数の機能は、本発明のアーキテクチャを使用して構成されるべき全体的なシステムに依存するであろうが、これらのモジュールを使用した拡張可能なデジタルチャネライザおよびルータを実装するためには、例えば、図５に示されるような入力、デジタルおよび出力モジュールのそれぞれにおいて、複数の機能の少なくとも最小限の組を含むことが必要である。チャネライザーの動作の理解を深めるために、次の複数の実施形態が説明される文脈において、チャネライザーの複数の機能が図４に示される。

デジタル方式で処理されるべく、複数の無線周波数入力信号が、まずフィルタ処理され、アナログ−デジタル変換に適切な帯域制限された信号を提供するために、周波数がダウンコンバートされる。各信号は、アップリンクビーム（または、アクティブ受信アンテナの場合にはアンテナ供給）からの比較的広い周波数帯域セグメントに対応し、一般的に、多数のキャリアから成る複数の周波数多重分割を含む。Ａ／Ｄ変換器によるデジタル化の後、各入力は、次いで、デジタルチャネルデマルチプレクサによって、多重狭帯域チャネルに分割される。複数のチャネルはその後、個々に、通常は少なくともゲイン制御機能を含む処理が成されてよく、それらの複数の宛先ダウンリンクビームに経路設定されてよい。入力ビームおよび出力ビームの数は通常多いので、この経路設定機能は、デジタルプロセッサ内の複数のスイッチングコンポーネントのネットワークにわたって分布されなくてはならない。出力側では、同一のダウンリンクビームに向けられた複数のチャネルの全てがチャネルマルチプレクサによって組み合わされ、その後デジタル−アナログ変換される広帯域信号を形成する。その後、ダウンリンク送信のために適切な無線周波数信号を生成するべく、後処理（周波数アップ変換およびフィルタリング）が通常必要である。デジタルプロセッサの複数の利点を増大させるべく、電力モニタリング、デジタルビーム形成のための振幅および位相重み付け、ゲインの非平坦性および複数の群遅延変動に対する補償のような、さらなる処理もまた、チャネライザーに追加され得る。以下においてより詳細に提示される再生オンボードプロセッサを形成するために、復調、復号化、再符号化、および変調に対するさらなる複数の段階もまた追加され得る。チャネル処理の複数の外層が、再生のための個々のキャリアを分離するため、および、それらを再度組み合わせて適切な複数の出力を形成し、概ね、依然として図１に示されるアーキテクチャに従うようにするために使用される。

本発明のアーキテクチャにおいて、複数の入力モジュールは、チャネル化およびトランスペアレントな経路設定のためのスイッチングの第１の段階を含む、フロントエンド処理を実行する。そのようなモジュールの数Ｒは、特定のミッションに必要な入力の総数に従って選択される。図５は、複数の入力経路のそれぞれにおいて多数のチャネルデマルチプレクサ１０１を含む、代表的な入力モジュール１００を示す。ｒ個のデマルチプレクサからの複数のチャネル出力は、一般に、スイッチ１０２によって実行される、柔軟なエンド・ツー・エンドのチャネル経路設定をサポートすべく、モジュール１００内でのスイッチングの第１の段階を必要とする。ゲイン制御、Ａ／Ｄ変換、および追加のアナログ前処理のような、その他複数の機能もまた、各入力モジュール１００内に含まれてよい。高速デジタルシリアルインターフェースロジック１０３が、スイッチに続く各信号経路中に示される。これは、一般的な信号の流れの複数のトポロジをサポートすべく、入力インターフェース並びに出力インターフェースを含んでもよい。入力モジュール１００の全体的な制御は、電源１０５によって電力供給される制御モジュール１０４によって実行される。制御モジュールおよび電源は、入力モジュールを、スタンドアロンのモジュールとして自立したものにする。

出力処理は、基本的に、バックエンド信号処理のためのＴ個の出力モジュールによって実行されるリバース処理から成る。出力モジュールのそれぞれは、ダウンリンク送信に適切なｔ個の出力信号を生成すべく、トランスペアレントな経路設定のための内部スイッチ、およびチャネル化された複数の周波数帯域を再度組み合わせるための複数のチャネルマルチプレクサを有する。この場合もやはり、ゲイン制御、Ｄ／Ａ変換、および追加の後処理のようなさらなる複数の機能が、本発明の代替的な複数の実施形態において、各出力モジュール内に含まれてよい。図５は、高速デジタルシリアルインターフェースロジック１２３、スイッチ１２２、複数のチャネルマルチプレクサ１２１、制御１２４、および電源１２５を含む、代表的な出力モジュール１２０を示す。入力モジュール１００と同様に、出力モジュール１２０は、スタンドアロンのモジュールとして動作することができる。

経路設定は、制御メカニズムに結合されたＳ個の中間モジュールによって実施される。複数の入力（１１１）および複数の出力（１１３）のための高速シリアルデジタルインターフェースロジックを含む、代表的な複数の中間モジュール１１０が図５に示される。経路設定は、スイッチ１１２を使用して実行される。電力は電源１１５から提供され、制御モジュール１１４により制御が実行される。

最低限、多数の入力および出力高速デジタル相互接続間で伝えられるチャネル化されたデータ間でスイッチングを実行するための複数の中間モジュールを用いて、全ての入力および出力間の相互接続が提供される。これらのデジタルリンクは、シリアライゼーション／デシリアライゼーション（ＳＥＲＤＥＳ）ロジック１０３、１１１、１１３、１２３を必要とする。複数のスイッチングモジュールは、通常、複数のランク状に配置されるが、これは必須要件ではない。所望される場合には、複数のループを含む複数の相互接続のために、任意のトポロジが使用され得る。複数のスイッチングモジュールはまた、再プログラム可能であり、いくつかの実施形態においては、例えば、さらなるフィルタリングまたは信号モニタリングのための複数の汎用の処理要素を含むことによって拡大され得る。

中程度の規模の複数のミッションに適切な、スイッチングのための交差接続された複数の中間モジュール１４１−１…１４１−Ｓの１つの中間ランク１４１を有する複数の例が図６に示される。図６（ｂ）には、複数のケーブルハーネス１４５を介して中間ランクに接続された、それぞれがｒ個の入力を有する複数の入力モジュール１４０−１…１４０−Ｒ、および、それぞれがｔ個の出力を有する複数の出力モジュール１４４−１…１４４−Ｔを有するものが示される。大規模な複数のミッションに対して適切な、３つの中間ランク１５１、１５２、１５３が図６（ｃ）に示される。ここでは、複数の入力モジュール１５０−１…１５０−Ｒおよび複数の出力モジュール１５４−１…１５４−Ｔが、複数のケーブルハーネス１５５を介して、第１ランクの複数の中間モジュール１５１−１…１５１−Ｓ_１、第２ランクの複数の中間モジュール１５２−１…１５２−Ｓ_２、および、第３ランクの複数の中間モジュール１５３−１…１５３−Ｓ_３に接続される。ランクの数は、ペイロード収容の限界に達するまで、任意に拡張されてよい。図６（ａ）に示されるように、ゼロ個の中間スイッチングランクの場合もまた許容され、ケーブルハーネス１３５を介して接続された複数の入力モジュール１３０−１…１３０−Ｒおよび複数の出力モジュール１３４−１…１３４−Ｔだけが示される。この配置は、複数の入力および出力モジュールにとって固有のスイッチング容量を使用した小規模な複数のミッションに対して適切である。図６の複数の配置において、複数の入力モジュールは、チャネル逆多重化およびスイッチングを実行し、図５の入力モジュール１００に基づいている。複数の中間モジュールは、経路設定を実行し、図５の中間モジュール１１０に基づいている。そして複数の出力モジュールは、チャネル多重化およびスイッチングを実行し、図５の出力モジュール１２０に基づいている。

任意のデジタルチャネライザミッションサイズに適合するように、各モジュールタイプの数は、ｒ個の入力およびｔ個の出力のステップサイズで自由に調整され得る。ｒおよびｔの値は、複数のモジュール設計において、十分に小さな値に固定され、不必要なハードウェアという観点においてほとんど非効率性無しに、任意の規模の要求に非常に近付くことが可能である。スイッチング中間モジュールの数は、必要とされる容量および経路設定の柔軟性に従って変えられ得る。モジュール相互接続の数もまた、複数の中間モジュールによって形成されるスイッチネットワーク内で複数のケーブル接続を追加することまたは取り外すことにより変えられ得る。スイッチネットワーク内での複数の追加の接続は、例えば、追加の複数のトラフィックチャネルを収容するため、または、もっとマルチキャストなトラフィック経路設定状況をサポートするために、動作中に必要とされる再配置の数を低減することによって、柔軟性を改善することができる。複数の不必要なケーブル接続もまた取り外され得て、要求があまり厳しくない複数のミッションが、低減された質量および電力という利点を利用することを可能にする。

この解決策の原理的利点は、あらゆるオンボードデジタルチャネライザが、ケーブルハーネスの他には、異なる規模の複数のミッション間で必要な再設計または再資格認定無しに再使用され得る、３つの標準化されたモジュール設計を使用して実施され得ることである。プロセッサ全体が複数のエンド・ツー・エンド部分に区画化される複数の解決策とは対照的に、本発明の複数の実施形態は、入力の数と出力の数とが同じでない複数のシステムの効率的実行を可能にする。これは、複数のオンボードチャネライザーが不必要な複数の信号を除去し、入力よりも少ない出力を生成するので、もしくは、いくつかの出力へと複数の信号をマルチキャストし、出力側の容量を増大させるので、もしくは、様々なアンテナ、ペイロード、またはシステム要求に適合するために望ましい。さらに、複数の高容量スイッチネットワークに必要とされる複雑な接続性の実装が、複数のケーブルの使用によって、プリント回路基板技術よりも遥かに単純である。ケーブル経路設定に対して３次元に利用可能なので、最も大きいミッションでさえも収容するための十分な領域が提供される。これに対して、バックプレーンによる複数の解決策において使用されるもののような、２次元のプリント回路基板技術において達成され得る制限された交差の数は、より大きな規模のプロセッサに対する経路設定の柔軟性を著しく制約し得る。

図６（ｂ）のアーキテクチャ、および、もっと多くのランクを含む、より大きな複数のスイッチネットワークへのその拡張は、デジタルビーム形成解決策と互換性がある。デジタルビーム形成解決策においては、全てのアンテナ供給信号からの複数の周波数チャネルのサブセットを扱うそれぞれのモジュールによって、狭帯域デジタルビーム形成の受信または送信のいずれかを実行するために、複数のモジュールの１または複数の中間ランクが使用される。本発明においてこれを実行するためには、デジタルチャネライザにおいて使用される中間モジュールのスイッチ機能に、振幅および位相重み付け、デジタルビーム形成に必要な蓄積および再配置を補うことだけが必要である。これは、中間モジュールの複数の処理コンポーネントの拡張、再プログラミング、または交換によって、ハードウェアに対してその他の変更をすることなく成され得る。従って、この中間モジュールは、デュアルモードのスイッチ／ビーム形成器モジュールとして機能するように拡張され得る。しかしながら、本開示を読めば、その他複数の拡張が明らかなことが理解されよう。

本発明の実施形態として、図５のアーキテクチャを使用する特定の例が図７に示される。ｒ＝ｔ＝４であり、各モジュールに一体型電源１６５、１７５、１８５、制御機能１６４、１７４、１８４、ゲインステージ１６６、１７６、１８６を含み、複数の入力モジュール１６０の各入力経路に複数のＡ／Ｄ変換器１６１および複数のチャネルデマルチプレクサ１６２を含み、複数の出力モジュール１８０の各出力経路に複数のＤ／Ａ変換器１８１および複数のチャネルマルチプレクサ１８２を含む。チャネライザーに照らして、複数の入力モジュールは複数の受信モジュールとみなされてよく、複数の中間モジュールは複数のスイッチングモジュールとみなされてよく、複数の出力モジュールは複数の送信モジュールとみなされてよい。複数の入力モジュール１６０は、スイッチ１６３、続いて、モジュールの出力より前にＳＥＲＤＥＳロジック１６７を含む。これに対して、複数の出力モジュール１８０は、モジュール入力におけるＳＥＲＤＥＳロジック１８７と、これに続くスイッチ１８３を含む。複数の中間モジュール１７０は、経路設定スイッチ１７３のどちら側にも、ＳＥＲＤＥＳロジック１７７、１７８を含む。

複数の人工衛星に搭載されての使用に向けた複数のデジタルチャネル化プロセッサの実装は、通常、複数の特定用途向け集積回路（ＡＳＩＣ）を、それらの優れた耐放射性および電力効率のために、複数の主処理コンポーネントとして使用する。しかし、複数の設計構造はハードワイヤードであり、従って、それらの機能が、その後に修正されることができない。代替的に、複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複数のマイクロプロセッサ、または、複数のプログラム可能なデジタル信号処理（ＤＳＰ）チップのような、再プログラム可能な複数の構成要素が使用され得る。これらの構成要素は、与えられた処理性能に対して比較的高い消費電力を有するが、製造した後に再プログラムされ得る。

本発明のアーキテクチャは、ある１つのものか、もしくはその他のものかの選択には依存せず、実際、同じ物理的モジュール内のいずれをもサポートできる。これにより、大規模な複数のプロセッサが、複数のＡＳＩＣ構成要素を使用して最大の効率で実施されることが可能となり、より小さな複数のプロセッサが、複数の再プログラム可能な構成要素を使用して、より迅速に実施されることが可能となる。これは、本発明の柔軟性の証拠である。

ＡＳＩＣを、ＦＰＧＡのような再プログラム可能な複数の構成要素で置き換えることは、モジュールの内部設計の修正を必要とするだろう。しかし、電源を含む複数の構成要素の全てが、例えば、図７に示されるように、各モジュールの内部にあるので、複数の外部モジュールインターフェースは同一なままである。その結果、複数のＦＰＧＡのような再プログラム可能な複数の構成要素を使用した複数のモジュールのサブセットを実装することにより、複数の混合アーキテクチャをサポートすることが簡単である。これは、例えば、追加の複数の専用処理機能を処理チェーンの中間に組み込むために、または、複数の受信および送信モジュールに代替的な複数のチャネライザー特性を提供するために使用され得る。

特に再プログラム可能な技術から利益を得るオンボード信号処理の用途は、衛星電気通信のための再生処理である。アップリンクされたデータの再生は、プロセッサにおける個々のキャリア信号の復調、および、複数のオンボードモデム機能をアップデートする能力を含み、人工衛星の寿命を通して、地上ターミナルの進化に遅れずについていくことが望ましい。"再生処理"とは、ある信号内に含まれる元々の情報が"再生され"、処理されるという事実を指し、その信号に含まれる情報に関する知見を有するプロセッサを必要とせずに、特定の信号を処理することを含む"トランスペアレントな処理"とは対照的である。

デジタルチャネライザのものと類似したチャネル化および経路設定機能が、復調のための特定の複数のキャリア信号を選択および分離すべく、通常、デジタル処理チェーンのフロントエンドで使用される。図８は、複数の再生機能を実行すべく、複数の中間モジュール２１０の再構成可能なロジックバージョンを使用することにより、典型的なエンド・ツー・エンド再生プロセッサに必要な機能の全てが、どのようにして、本発明のアーキテクチャを使用して構成され得るかを示す。複数の中間モジュールは、復調および復号化のためのＸ個のモジュールによる第１ランク２１１、パケット経路設定のためのＹ個のモジュールによる第２ランク２１２、変調および符号化のためのＺ個のモジュールによる第３ランク２１３を含んでよい。Ｒ個の入力モジュール２００およびＴ個の出力モジュール２２０が、複数の再生機能を実行するために間に必要とされる数の中間モジュールによって、それぞれのチェーンの初めと終わりを接続するために再使用される。複数の入力および出力モジュールは、固定されたロジックまたは再構成可能なロジックのいずれかを使用して、適切に実施され得る。

複数の再生機能が、トランスペアレントな複数の機能よりも遥かに多くの処理を必要とするので、従ってまた、オンボードで実装するには高価なので、主にトランスペアレントな処理を実行し、再生処理を受けるトラフィックのサブセットだけを伴う複数のハイブリッドな解決策が最適であり得よう。本発明のアーキテクチャは、このタイプのアーキテクチャの多くの変形形態をサポートすることが可能である。２つの例が図９ａ−ｂに与えられており、これらは、本発明の複数の実施形態を表す。まず、図９ａに示されるのは、図６（ｂ）のアーキテクチャから、１または複数の中央ランクの中間モジュールを再構成可能なバージョンと置き換えることのみを必要とする、最も単純なものである。このアーキテクチャは、単一のモジュールにおいて少数のモデムを実行するために使用され得る。各受信モジュールおよび送信モジュールへの複数の接続は、これらのモジュール内で複数の経路設定機能を利用して、複数の再生されたチャネルが、複数のアップリンクの任意のものから選択されること、および、複数のダウンリンクの任意のものに挿入されることを可能にする。図９ａの実施形態は、Ｒ個の入力モジュール２３０、Ｓ個の中間モジュール２４０、中間ランクの再生プロセッサ２５０、およびＴ個の出力モジュール２６０を含む。

より柔軟な複数の経路設定要求を有するより大きな複数のシステムのためには、図９ｂにあるもののようなアーキテクチャが使用され得る。ここで、スイッチングを実行するＳ個の中間ランクの中間モジュール２８０の複数の出力のサブセットが、再生プロセッサ２８５の複数の入力に接続される。再生プロセッサ２８５自体は、複数の中間モジュールの多数の再構成可能なバージョンから成り得、そこでは、複数の出力が、複数の中間モジュールの中間ランクにおける複数の予備入力にフィードバックされる。このように、２段階のスイッチングが再生プロセッサの前後で実施され、もっと大量な再生されるトラフィックのより柔軟な扱いが可能になる。図９ａと同様に、Ｒ個の入力モジュール２７０およびＴ個の出力モジュール２９０が存在する。

デジタルチャネライザに関して多数の実施形態が説明されてきたものの、これは、本発明のアーキテクチャを使用して構成され得るシステムの単なる例に過ぎず、複数の代替的なシステムが、複数の入力モジュール、複数の出力モジュール、および複数の中間モジュールの適切な構成によって構成され得る。

これまでの複数の実施形態に関して上述されたアーキテクチャに従って形成されたデジタル信号プロセッサの試験方法もまた、本発明の範囲に含まれる。複数の処理機能を、物理的に区別される複数のモジュールに分割することは、完全なプロセッサが試験される前に、段階的な試験処理が実行されることを可能にする。段階的な試験が、個別のモジュールに対し、または、複数のモジュールの複数のグループに対して適用され得る。従って、個別のモジュールのいずれかに関連してエラーが特定される場合、エラーのソースを特定することが困難であり得る"単一ボックス"の解決策において必要とされるであろう、完全なプロセッサの試験を通じてエラーの診断を実行する場合よりもむしろ、個々の試験に基づいてエラーが特定されたこのモジュールを交換または再構成することが遥かに迅速である。従って、本発明のアーキテクチャを使用することの複数の利点が明らかである。

試験は、デジタル信号プロセッサの使用の前に適用され得るが、このプロセッサの使用の間、ルーチン処理またはスケジュールされた処理として、すなわち、運用試験として適用されてもまたよい。試験の結果、必要な場合には、複数の交換モジュールによる複数の信号の経路設定を通じて、冗長性が利用され得る。

宇宙ベースの複数の用途に対して本発明のアーキテクチャを使用する可能性を考えると、実行される試験は、環境試験並びに機能試験を含み得る。これらの試験は、オンボードプロセッサが特定のミッションにおいて恐らくさらされることになるであろう、軌道における、または打ち上げ段階の間の激しい振動および加速、極端な温度、高レベルの放射線および電磁干渉への服従等のような複数の条件に耐えることができるかどうかを決定するための試験である。環境試験に対する段階的なアプローチは、試験故障に関連した主な複数のリスクの初期の退避を可能にすること、および、大規模な統合プロセッサを試験することと比べて、より小規模な複数の試験設備の使用を可能にすることの両方にとって、特に価値の高いものであり得る。

説明された複数の実施形態に対して多数の修正を成すことができ、これらは、特許請求の範囲に提示されるアーキテクチャを使用するという理由で、本発明の範囲に含まれることが理解されるだろう。当業者には明らかであるように、異なる複数の実施形態の互換性のある複数の特徴が、基本的なアーキテクチャの一般性を失うことなく組み合わされ得る。説明されてきたこのアーキテクチャの拡張可能性は、入力モジュール、中間モジュール、および出力モジュールの数、複数の中間モジュールのランクの数、および、各ランク内の中間モジュールの数を適切に選択することにより達成され得る。各モジュールが、複数の高速ケーブルを介して接続された"自己完結型"または独立であって、通常、小なサイズであるという事実は、複数のモジュールハードウェア設計に何の修正も必要とせずに、特定のシステム内での互換性、冗長性、および拡張可能性を可能にし、電気通信分野の内外両方での広範囲な用途の可能性につながる。

Claims (21)

1. 複数の高速デジタル相互接続によって接続された物理的に区別される複数の処理モジュールにより画定される、複数のデジタル信号プロセッサを実装するためのアーキテクチャであって、
   複数のアナログ信号入力または複数のデジタル信号入力を有し、複数のデジタル処理機能の第１の組を実行し、第１の複数のデジタル相互接続出力を生成する複数の第１モジュールと、
   前記第１の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第２の組を実行し、第２の複数のデジタル相互接続出力を生成する複数の第２モジュールと、
   前記第２の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第３の組を実行し、複数のアナログ信号出力または複数のデジタル信号出力を生成する複数の第３モジュールと、
   を備え、
   デジタル信号プロセッサに必要な信号の処理が、選択される前記複数の第１モジュールの数、前記複数の第２モジュールの数、および前記複数の第３モジュールの数の組み合わせにわたって前記処理を分配することにより達成されるように、前記アーキテクチャは、前記複数の第１モジュールの数、前記複数の第２モジュールの数、並びに、前記複数の第３モジュールの数およびそれらの間の前記複数の高速デジタル相互接続を選択することにより拡張可能である、アーキテクチャ。
2. 前記複数の第１モジュールは、アナログ−デジタル変換、周波数変換、増幅、フィルタリング、結合、および分割のうちの少なくとも１つを実行することにより、複数のアナログ入力信号を処理する、請求項１に記載のアーキテクチャ。
3. 前記複数の第３モジュールは、デジタル−アナログ変換、周波数変換、増幅、フィルタリング、結合、および分割のうちの少なくとも１つを実行することにより、複数のアナログ出力信号を処理する、請求項１または請求項２に記載のアーキテクチャ。
4. 前記複数の第１モジュール、前記複数の第２モジュール、および前記複数の第３モジュールのそれぞれは、電気的に独立であり、それぞれが、それ自身のための電源を有する、請求項１から請求項３のいずれか１項に記載のアーキテクチャ。
5. 前記複数の第１モジュール、前記複数の第２モジュール、および前記複数の第３モジュールのそれぞれは、機械的および熱的に独立である、請求項１から請求項４のいずれか１項に記載のアーキテクチャ。
6. 個別のモジュールをオンまたはオフに切り替えることによって、故障に対するシステム冗長を含むように、前記複数の第１モジュールの数、前記複数の第２モジュールの数、および前記複数の第３モジュールの数が選択される、請求項１から請求項５のいずれか１項に記載のアーキテクチャ。
7. 前記複数の高速デジタル相互接続は複数のシリアル接続であり、電気的または光学的通信方法である、請求項１から請求項６のいずれか１項に記載のアーキテクチャ。
8. 前記複数の第１モジュールは、複数の入力信号に対してデジタルチャネル化およびトランスペアレントな経路設定の第１の段階を実行し、第１の複数のデジタル相互接続出力信号は、それらの信号のチャネル化された複数の周波数帯域を表す、請求項１から請求項７のいずれか１項に記載のアーキテクチャ。
9. 前記複数の第２モジュールは、前記チャネル化された複数の周波数帯域のトランスペアレントな経路設定を実行する、請求項８に記載のアーキテクチャ。
10. 前記複数の第３モジュールは、前記チャネル化された複数の周波数帯域のトランスペアレントな経路設定の最後の段階およびデジタル再結合を実行する、請求項９に記載のアーキテクチャ。
11. 前記複数の第２モジュールは、複数のビームを表す複数のデジタル出力信号を生成するために、アンテナからの複数のデジタル入力信号に対して、チャネル化された複数の周波数帯域のデジタルビーム形成を実行する、請求項１から請求項７のいずれか１項に記載のアーキテクチャ。
12. 前記複数の第２モジュールは、復調、復号化、符号化、または変調の複数の再生機能を実行する、請求項１から請求項７のいずれか１項に記載のアーキテクチャ。
13. 前記複数のデジタル処理機能は、製造後に再プログラム可能である、請求項１から請求項１２のいずれか１項に記載のアーキテクチャ。
14. 複数のモジュール間で信号データを交換するために使用される前記複数の高速デジタル相互接続に沿って、複数の制御メッセージが経路設定される、請求項１から請求項１３のいずれか１項に記載のアーキテクチャ。
15. 複数の前記モジュールの外部の専用の複数の制御インターフェースおよび分配手段を使用して、それぞれのモジュールに対して、またはそれぞれのモジュールから、複数の制御メッセージが伝達される、請求項１から請求項１３のいずれか１項に記載のアーキテクチャ。
16. 前記複数の第１モジュール、前記複数の第２モジュール、および前記複数の第３モジュールのうちの少なくとも１つが、複数の異なる処理機能を表す複数のサブグループに配置される、請求項１から請求項１５のいずれか１項に記載のアーキテクチャ。
17. 前記複数の処理モジュールは、人工衛星に搭載するために適応されている、請求項１から請求項１６のいずれか１項に記載のアーキテクチャ。
18. 前記複数の第１モジュールは、複数のデジタル相互接続入力を有する、請求項１から請求項１７のいずれか１項に記載のアーキテクチャ。
19. 前記複数の第３モジュールは、複数のデジタル相互接続出力を有する、請求項１から請求項１８のいずれか１項に記載のアーキテクチャ。
20. デジタル信号プロセッサに必要な処理を実行すべく、複数の高速デジタル相互接続によって接続されて結合した物理的に区別される複数の処理モジュールを含むアーキテクチャを使用して、前記デジタル信号プロセッサを構成する方法であって、
    複数のアナログ信号入力または複数のデジタル信号入力を有する複数の第１モジュールを、複数のデジタル処理機能の第１の組を実行し、第１の複数のデジタル相互接続出力を生成するように配置する段階と、
    複数の第２モジュールを、前記第１の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第２の組を実行し、第２の複数のデジタル相互接続出力を生成するように配置する段階と、
    複数の第３モジュールを、前記第２の複数のデジタル相互接続出力を受信し、複数のデジタル処理機能の第３の組を実行し、複数のアナログ信号出力または複数のデジタル信号出力を生成するように配置する段階と、
    前記複数の第１モジュールの数、前記複数の第２モジュールの数、および前記複数の第３モジュールの数を、前記デジタル信号プロセッサに必要な前記処理に従って選択することにより、前記アーキテクチャを拡大縮小する段階と、
    を含む方法。
21. 請求項１から請求項１９のいずれか１項に記載のアーキテクチャを使用して形成されたデジタル信号プロセッサを試験する方法であって、
    完全なプロセッサの最後の試験の前に、物理的に区別される前記複数の処理モジュールまたは複数のグループまたは複数のモジュールに対し、環境試験を含む段階的な試験を行うことを含む、方法。

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