JP2017515392A - Ｐｉｃスイッチを使用するスケーラブルなフォトニックパケットアーキテクチャのための装置および方法 - Google Patents

Abstract

フォトニック集積回路スイッチを使用するスケーラブルなフォトニックパケットファブリックアーキテクチャのための実施形態が提供される。アーキテクチャは、集中型と分散型が組み合わされた方式で配置されることができる、コンパクトなサイズのシリコンフォトニック回路を使用する。実施形態では、光スイッチ構造は、複数のコアフォトニックベーススイッチと、コアフォトニックベーススイッチに、およびトップオブラックスイッチ（ＴＯＲ）の複数のグループに光学的に結合された、複数のフォトニックインターフェースユニット（ＰＩＵ）とを備える。各ＰＩＵは、ＴＯＲのグループ群の中のＰＩＵと関連付けられたＴＯＲのグループに光学的に結合された、Ｎ×Ｎシリコンフォトニック（ＳｉＰ）スイッチを備え、ここで、Ｎは、各グループ内のＴＯＲの数である。ＰＩＵは、ＰＩＵと関連付けられたＴＯＲのグループに、およびコアフォトニックベーススイッチに結合された、複数の１×Ｐ ＳｉＰスイッチも備え、ここで、Ｐは、コアフォトニックベーススイッチの数である。

Description

本発明は、光通信に関し、特定の実施形態では、フォトニック集積回路（ＰＩＣ）スイッチを使用するスケーラブルなフォトニックパケットアーキテクチャのための装置および方法に関する。

本出願は、Ｈａｍｉｄ Ｍｅｈｒｖａｒ他によって２０１４年４月２５日に出願された、「Ｓｃａｌａｂｌｅ Ｐｈｏｔｏｎｉｃ Ｐａｃｋｅｔ Ｆａｂｒｉｃ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏｄ Ｕｓｉｎｇ Ｓｍａｌｌ ＰＩＣ Ｓｗｉｔｃｈｅｓ」と題する、米国特許仮出願第６１／９８４５７１号の利益を主張し、同仮出願は、その全体が複製されているかのように、参照によって本明細書に組み込まれる。

増加されたデータセンタトラフィックは、電子的なパケット交換の能力を上限いっぱいまで働かせている。フォトニック交換は、可能性を秘めたソリューションである。しかしながら、スタンドアロンのフォトニックスイッチは、一般に、相対的にサイズが小さい。他方、実用的なコアスイッチは、数十テラビット（Ｔｂ）のスループットのための設計を必要とすることがある。フォトニックコアスイッチは、それらが配置されることになる場合には、この容量に合うものであるべきである。現在、シリコンフォトニック回路内に構築されることができるスイッチは、４×４および８×８である。これは、１００Ｇｂｐｓ（ギガビット毎秒）のインターフェースレートを用いる場合、スループットが０．８Ｔｂｐｓ（テラビット毎秒）であることを考えると、十分な容量ではないことがある。コアスイッチ容量は、そのような容量配置のために、数十テラビットまで拡大すべきである。結果として、シリコンフォトニックスイッチは、それらの電気的な対応物に匹敵するように、５０Ｔｂｐｓ以上に拡大すべきである。そのような要件を満たすために、フォトニック集積回路（ＰＩＣ）スイッチを用いる改善されたスケーラブルなフォトニックパケットアーキテクチャが必要である。

本発明は、ＰＩＣスイッチを使用するスケーラブルなフォトニックパケットアーキテクチャのための改善された装置および方法を提供する。

実施形態によれば、光パケットを交換するための光スイッチは、Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは、整数である、Ｎ×Ｎ ＳｉＰスイッチと、１対Ｐインターフェース間に接続を提供する複数の１×Ｐ ＳｉＰスイッチであって、Ｐは、整数である、複数の１×Ｐ ＳｉＰスイッチとを備える。Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のトップオブラックスイッチ（ＴＯＲ）の各々を互いに接続し、各１×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチをＮ個のＴＯＲに接続する。各コアフォトニックベーススイッチは、光スイッチを含むＧ個の類似の光スイッチに接続され、ここで、Ｇは、整数である。

別の実施形態によれば、光パケットを交換するための光スイッチは、Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは、整数である、Ｎ×Ｎ ＳｉＰスイッチと、Ｎ対Ｐインターフェース間に接続を提供するＮ×Ｐ ＳｉＰスイッチであって、Ｐは、整数である、Ｎ×Ｐ ＳｉＰスイッチとを備える。Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のトップオブＴＯＲの各々を互いに接続し、Ｎ×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチをＮ個のＴＯＲに接続する。Ｎ個のＴＯＲの各々は、Ｍ個のインターフェースを通じて、Ｍ個のＮ×Ｐ ＳｉＰスイッチに接続され、ここで、Ｍは、整数である。

別の実施形態によれば、光パケットを交換するための光スイッチは、Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは、整数である、Ｎ×Ｎ ＳｉＰスイッチと、各々がＭ対Ｐインターフェース間に接続を提供するＮ個のＭ×Ｐ ＳｉＰスイッチであって、ＰおよびＭは、整数である、Ｎ個のＭ×Ｐ ＳｉＰスイッチとを備える。Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のＴＯＲの各々を互いに接続し、Ｎ個のＭ×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチをＮ個のＴＯＲに接続する。

また別の実施形態によれば、ＰＩＣスイッチを用いる光スイッチ構造を操作する方法は、ＰＩＵにおいて、ＴＯＲから、光パケットを受信するステップと、光パケットがＰＩＵに直接的に結合された送信先ＴＯＲを有するかどうかを決定するステップとを含む。方法は、送信先ＴＯＲがＰＩＵに直接的に結合されていると決定した場合、ＰＩＵのＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチを通じて、光パケットを送信先ＴＯＲに送信することの一方を実行するステップをさらに含む。送信先ＴＯＲがＰＩＵに直接的に結合されていると決定した場合、光パケットは、その後、ＰＩＵの１×Ｐ ＳｉＰスイッチを通じて、送信先ＴＯＲに結合されたコアフォトニックベーススイッチに送信される。整数値ＮおよびＰは、整数である。

上の記述は、以下の本発明の詳細な説明がより良く理解されてよいように、本発明の実施形態の特徴をやや大まかに概説したものである。本発明の実施形態のさらなる特徴および利点は、これ以降で説明され、それらは、本発明の特許請求の範囲の主題を形成する。開示される概念および特定の実施形態は、本発明と同じ目的を実施するための他の構造またはプロセスを変更または設計するための基礎として容易に利用されてよいことが、当業者によって理解されるべきである。そのような等価な構成は、添付の特許請求の範囲において説明される本発明の主旨および範囲から逸脱しないことも、当業者によって理解されるべきである。

本発明および本発明の利点のより完全な理解のために、今から、添付の図面と併せて理解される以下の説明が参照される。
ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャの実施形態を示す図である。 環状バスまたはリングを用いるフォトニックパケットファブリックアーキテクチャの別の実施形態を示す図である。 リングスイッチを使用するフォトニックパケットファブリックアーキテクチャの別の実施形態を示す図である。 Ｎ×Ｎシリコンフォトニックススイッチを使用するフォトニックパケットファブリックアーキテクチャの別の実施形態を示す図である。 Ｇ×Ｎ ＴＯＲに接続されることができるＧ_N×Ｇ_Nスイッチファブリックの実施形態を示す図である。 リングスイッチファブリック内の最大トラバーサル距離を示す図である。 リングスイッチファブリック内の空間再使用を示す図である。 Ｍ×Ｐ ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための構築ブロックの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための集中型制御アーキテクチャの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための分散型制御アーキテクチャの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックを操作する方法の実施形態を示す図である。

異なる図における一致する数および記号は、別段の指摘がない限り、一般に、一致する部分を指し示す。図は、実施形態の関連する態様を明確に説明するために描かれており、必ずしも実寸に比例して描かれてはいない。

今現在好ましい実施形態の作成および使用が、以下で詳細に説明される。しかしながら、本発明は、多種多様な特定の状況において具体化されることができる、多くの適用可能な独創的な概念を提供することが、理解されるべきである。説明される特定の実施形態は、本発明を作成および使用するための特定の方法を例示するものにすぎず、本発明の範囲を限定するものではない。

フォトニック集積回路（ＰＩＣ）スイッチを使用するスケーラブルなフォトニックパケットファブリックアーキテクチャを使用するスイッチのためのシステムおよび方法の実施形態が、本明細書で提供される。アーキテクチャは、集中型と分散型が組み合わされた方式で配置されることができる、コンパクトなサイズのシリコンフォトニック回路またはチップを使用する。アーキテクチャは、トップオブラック（ＴＯＲ）とも呼ばれるトップオブラックスイッチのイントラコネクティビティを提供するシリコンフォトニック（ＳｉＰ）スイッチを含み、ＴＯＲとコアＳｉＰスイッチとの間のフォトニックスイッチインターフェースをさらに含む、フォトニックインターフェースユニット（ＰＩＵ）を備える。様々な実施形態では、ＰＩＵのインターコネクティビティは、コアＳｉＰスイッチによって達成されることができる。実施形態では、コアＳｉＰは、以下で説明されるように配置される、リングとも呼ばれる、複数の高速ＳｉＰ環状バスを備える。別の実施形態では、コアＳｉＰスイッチは、ＰＩＵを通じてすべてのＮ×Ｇ ＴＯＲに接続される、複数のＧ_N×Ｇ_N ＳｉＰスイッチである。実施形態は、同期動作および非同期動作の両方のために、ＳｉＰを使用してスケーラブルなデータセンタを達成するための制御アーキテクチャも含む。アーキテクチャは、レートに依存せず、すなわち、データレートとは無関係に一貫して動作し、１００Ｇｂｐｓ（ギガビット毎秒）以上など、いずれのインターフェースレートでもサポートすることができる。

図１Ａおよび図１Ｂは、実施形態による、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャ１００のアーキテクチャを示している。ファブリックアーキテクチャ１００は、複数のＰＩＵ１０５に結合された、コアフォトニックスイッチ１２０を備える。各ＰＩＵ１０５は、本明細書ではスーパＴＯＲとも呼ばれる、ＴＯＲ１１０のグループに結合されることができる。ＴＯＲ１１０は、複数のデータサーバまたはサーバファームにも結合される。様々な実施形態では、コアフォトニックスイッチ１２０は、様々な適切なアーキテクチャに基づくことができるＳｉＰファブリックである。例えば、コアフォトニックスイッチ１２０は、ＰＩＵ１０５を相互接続する、１または複数の対にされた高速環状バス（リング）を備えることができる。あるいは、コアフォトニックスイッチ１２０は、ＰＩＵ１０５を相互接続する、Ｇ_N×Ｇ_Nの小さいＳｉＰスイッチからなるファブリックである。ＰＩＵ１０５は、コアフォトニックスイッチ１２０を通じて、ＴＯＲ１１０を相互接続する。ＰＩＵ１０５は、また、そのＰＩＵ１０５に直接的に結合されたＴＯＲ１１０のグループ（スーパＴＯＲ）をイントラ接続する。ＰＩＵ１０５は、ＴＯＲ１１０のグループに結合され、ＴＯＲ１１０のそのグループにイントラコネクティビティを提供する、ＳｉＰスイッチ１０６を備える。ＰＩＵ１０５は、ＴＯＲ１１０とコアフォトニックスイッチ１２０との間にインターフェースを提供する、フォトニックスイッチ１０７も備える。ファブリックアーキテクチャ１００は、上述のフォトニック要素の数および設計についての適切な選択に伴って必要とされるだけ多くのＴＯＲ（およびサーバ）を扱うために、スケーリングされることができる。

以下でより十分詳細に説明される、図２の数々の可能な使用のうちの１つを理解するために、数々のデータセンタのマルチサイトデータセンタへの接続についての説明が、今から提示される。第１のデータセンタにおいて、一連のサーバが、トップオブラック（ＴＯＲ）スイッチに接続される。これらのＴＯＲは、大部分は同一場所に配置されており、同一場所に配置されていると見なすことができる。この説明のために、第１のデータセンタには、Ｎ個のＴＯＲが存在する。交換システムは、Ｇ個の異なるデータセンタ（その各々は、異なる数のＴＯＲを有することができる）を接続する。交換システムに接続するために、ＰＩＵは、Ｎ個のＴＯＲの各々への接続を提供する。Ｎ個のＴＯＲの各々は、Ｍ個のインターフェースを有する。ＰＩＵは、Ｍ個のＴＯＲインターフェースをコアスイッチファブリックに接続する交換機能を提供するための容量を有する。図２の例では、コアスイッチファブリックは、Ｐ個のレイヤを有し、したがって、Ｍ個の１×Ｐスイッチを使用して実施されることができる、Ｍ×Ｐ交換機能を必要とする。Ｍ×Ｐスイッチ機能は、（以下でスーパＴＯＲとも呼ばれる）他のデータセンタを接続する他のＰＩＵへの接続性を可能にするコアスイッチへの接続性を提供する。ＰＩＵは、パケットが同じサイトにおいて１つのＴＯＲから別のＴＯＲにルーティングされることを可能にする、Ｎ×Ｎ交換機能も提供することができる。コア交換機能は、Ｇ個のＰＩＵを通したＧ個のスーパＴＯＲの接続を可能にする。図２に示されるように、これは、Ｇ個のデータセンタの各々を接続する複数のリングの使用を通じて提供されることができる。交換リングの２つの異なる方向の使用は、以下で説明されるように、１つの可能な実施とすることができる。

図２は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャ２００の実施形態を示している。このアーキテクチャでは、ファブリックアーキテクチャ２００のコアフォトニックスイッチは、複数の時計回りリングスイッチファブリック２２０と、複数の反時計回りリングスイッチファブリック２２１とを備える。２つのリングスイッチファブリックは、Ｇ個（Ｇは整数）のＰＩＵ２０５を通じて、スーパＴＯＲ２１０のＧ個の対応するグループに結合される。スーパＴＯＲ２１０の各グループは、１つの対応するＰＩＵ２０５に接続された、Ｎ個（Ｎは整数）のスーパＴＯＲを含む。（Ｎ個のスーパＴＯＲからなるグループ内の）各スーパＴＯＲ２１０は、データサーバに接続されることができる個々のＴＯＲからなるグループである。具体的には、各ＰＩＵ２０５は、そのＰＩＵ２０５に対応するＮ個のスーパＴＯＲ２１０の各々をイントラ接続する、Ｎ×Ｎ ＳｉＰチップ２０６を備える。Ｎ×Ｎ ＳｉＰチップ２０６は、スーパＴＯＲ２１０の各１つを、Ｎ個のＴＯＲ２１０からなる同じグループ内の他のスーパＴＯＲ２１０の各々に光学的に接続し、したがって、Ｎ×Ｎの光学的接続を提供する。ＰＩＵ２０５は、Ｎ個のスーパＴＯＲ２１０を２つのリングスイッチファブリックに光学的に接続する、複数の１×Ｐ ＳｉＰスイッチ２０７も備える。Ｎ個のスーパＴＯＲ２１０からなるグループ内の各スーパＴＯＲ２１０は、Ｍ個のインターフェースを有し、各インターフェースは、複数の時計回りリングスイッチファブリック２２０および反時計回りリングスイッチファブリック２２１への１つの１×Ｐ ＳｉＰスイッチ２０７を使用する（Ｍは整数）。各１×Ｐ ＳｉＰスイッチ２０７は、スーパＴＯＲ２１０をＰ個のリングスイッチファブリック２２０またはＰ個のリングスイッチファブリック２２１に接続する。

時計回りリングスイッチファブリック２２０の各々は、対応する反時計回りリングスイッチファブリック２２１と対にされてよい。そのようなわけで、各時計回りリングスイッチファブリック２２０と、それと対にされた反時計回りリングスイッチファブリック２２１とは、各ＰＩＵ２０５内のそれぞれの１×Ｐ ＳｉＰスイッチ２０７を通じて、スーパＴＯＲ２１０に接続される。各時計回りリングスイッチファブリック２２０は、Ｇ個の（本明細書ではノードとも呼ばれる）ポートを備え、Ｇ個のポートは、Ｇ個の対応するＰＩＵ２０５に接続され、ポートまたはノードの間で時計回り方向にデータを循環させる環状フォトニック経路（導波路またはファイバ）上に分散される。各反時計回りリングスイッチファブリック２２１も、Ｇ個の対応するＰＩＵ２０５に接続されたＧ個のポートを備える。反時計回りリングスイッチファブリック２２１のポートは、ポートの間で反時計回り方向にデータを循環させる環状フォトニック経路上に分散される。リングスイッチファブリック２２０および２２１のセットは、各々が、以下で説明されるＰ個の類似のリングスイッチファブリックを含む。

ファブリックアーキテクチャ２００の設計および実施の複雑さが、ＮおよびＭについての適切または最適な選択を決定する。Ｍ個のＴＯＲインターフェースを用いる場合、Ｍ×Ｐ個のリングスイッチファブリックが使用される。したがって、リングスイッチファブリックは、（Ｍ×Ｐ）／２個の時計回りリングスイッチファブリック２２０と、（Ｍ×Ｐ）／２個の反時計回りリングスイッチファブリック２２１とを含む。そのようなわけで、ファブリック容量は、Ｎ＝８、Ｍ＝８、Ｐ＝８、Ｇ＝８である場合、２×（Ｍ×Ｐ×Ｇ）＝１０２Ｔｂ毎秒（Ｔｂ／ｓ）であり、ここで、Ｍ個のインターフェースの各々は、１００Ｇｂｐｓで動作する。入力／出力（Ｉ／Ｏ）容量は、２×（ＴＯＲ当たりＭ個のインターフェース）×（ＰＩＵ当たりＮ個のＴＯＲ）×（Ｇ個のＰＩＵ）×インターフェース当たり１００Ｇｂｐｓ＝Ｍ×Ｎ×Ｇ×１００Ｇ＝１０２Ｔｂ／ｓである。数Ｐを増加させることは、インターフェース容量よりも大きい交換容量を可能にし、そのことは、競合される接続に対して異なるスイッチコアを使用することによって競合に対処する助けとなる。シリコンフォトニック実施の場合、各リングは、Ｇ個の２×２交換要素（セル）を有する。そのような交換セルの実施形態の例は、マッハ−ツェンダ干渉計である。リング上においてクロストークを絶縁するために、リングの各２×２スイッチセルは、１×２交換セルと２×１交換セルとのカスケードとして実施されることができる。１つのスーパＴＯＲから別のスーパＴＯＲまでに接続が見る交換要素（セル）の最大総数は、リングの半分の最大トラバーサルを仮定すると、ｌｏｇＰ＋ｌｏｇＮ＋２×（Ｇ／２）＋ｌｏｇＮ＋ｌｏｇＰ＝２０個の交換セルとして計算される。各スイッチセルが０．６ｄＢの挿入損失を有すると仮定すると、スイッチ挿入損失は、２０×０．６＝１２ｄＢである。結合損失は、２．５ｄＢ（ファイバイン）＋２．５ｄＢ（ファイバアウト）＝５ｄＢとして取得される。リンク損失は、スイッチ挿入＋５ｄＢ結合損失＝１７ｄＢとして計算される。レーザから受光器までの損失は、３ｄＢのパッチコード損失とリンク損失との和として取得され、それは、２０ｄＢである。

別の実施形態では、ＰＩＵ２０５は、Ｍ個の１×Ｐスイッチ２０７の代わりに、Ｍ×Ｐスイッチを備える。このケースでは、Ｍ×Ｐスイッチは、スーパＴＯＲのＭ個のインターフェースをＰ個のスイッチに接続する。ＰＩＵ内のＭ×Ｐスイッチの総数は、Ｎである。

別の実施形態では、ＰＩＵ２０５は、１×Ｐスイッチ２０７の代わりに、Ｎ×Ｐスイッチを備える。このケースでは、スーパＴＯＲがＭ個のインターフェースを有する場合、Ｍ個のＮ×Ｐ ＳｉＰスイッチが必要とされ、各Ｎ×Ｐ ＳｉＰスイッチは、すべてのＴＯＲにわたるＭ個のインターフェースのうちの１つに接続する。

図３は、リングスイッチを使用するフォトニックパケットファブリックアーキテクチャ３００の別の実施形態を示している。図は、ＳｉＰ上におけるＧ個のＰＩＵ３０５とリングスイッチファブリック３２０との間の接続性を示している。ファブリックアーキテクチャ３００は、Ｇ個のＰＩＵ３０５に接続された、複数の類似のリングスイッチファブリックを備えてよい。各ＰＩＵ３０５は、複数の対応するＴＯＲ３１０に接続される。この例では、各ＰＩＵ３０５は、ＰＩＵ３０５内の８×８ ＳｉＰチップ３０６を通じて、８個のＴＯＲ３１０を互いにイントラ接続する。各ＰＩＵ３０５は、また、ＰＩＵ３０５内の複数の１×Ｐ ＳｉＰスイッチ３０７を通じて、ポートまたはノード３２７の対に接続される。各１×Ｐ ＳｉＰスイッチ３０７は、１つのノード３２７に入力として、また別のノード３２７に出力として接続される。ノード３２７の入力／出力の対は、リングスイッチファブリック３２０内の対応する２×２スイッチ３２８を通じて、環状光経路３２９の対に接続される。環状光経路３２９の対は、チップ上のファイバまたは導波路とすることができる。環状光経路３２９の対は、対応する２×２スイッチ３２８を通じて、ノード３２７の複数の対に交差して接続（ｃｒｏｓｓ ｃｏｎｎｅｃｔ）される。ノード３２７は、同時通信のために、環状光経路３２９の対を共用することができ、光信号は、経路を通じて、一方向（時計回りまたは反時計回り）に転送される。ノード３２７の複数の対は、ＴＯＲ３１０のそれぞれのグループに接続される。例では、Ｇ＝１０、Ｎ＝８である場合、リングスイッチファブリック３２０は、スイッチファブリックの周りの１０個のＰＩＵ３０５を表す、１×８スイッチおよび８×１スイッチに対応するノード３２７の対を１０個含む。ＰＩＵ３０５は、数々の１×Ｐ ＳｉＰスイッチ３０７を含む。１×Ｐスイッチ３０７の数は、Ｍ×Ｎであり、ここで、Ｎは、スーパＴＯＲの数であり、Ｍは、各スーパＴＯＲ上のインターフェースの数である。示されるように、（ノード３２７の対の中の）８×１チップは、３レベルの１×２ ＳｉＰチップのカスケードとすることができる。２×２チップ３２８は、１×２ ＳｉＰチップと２×１ ＳｉＰチップとの対とすることができる。８×８ ＳｉＰチップ３０６は、ルートアンドセレクトアーキテクチャ、それと等価な拡張バンヤンアーキテクチャ、またはそれの強化されたバージョン、例えば、強化拡張バンヤン（ＥＤＢ）などの、低クロストークスイッチアーキテクチャで配置されることができる。他の代替は、拡張ベネス、またはＥＤＢを伴うハイブリッド拡張ベネス（ＨＤＢＥ）の使用を含む。他の実施形態では、上述のスイッチは、適切な設計の任意のフォトニック回路またはチップとすることができる。

図４は、Ｇ_N×Ｇ_N ＳｉＰスイッチを使用するフォトニックパケットファブリックアーキテクチャ４００の別の実施形態を示す。このアーキテクチャでは、ファブリックアーキテクチャ４００のコアフォトニックスイッチは、コアＧ_N×Ｇ_Nスイッチファブリック４２０の数々のセットを備える。これらのセットは、Ｇ個（Ｇは整数）のＰＩＵ４０５を通じて、スーパＴＯＲ４１０のＧ個の対応するグループに結合される。スーパＴＯＲ４１０の各グループは、１つの対応するＰＩＵ４０５に接続された、Ｎ個（Ｎは整数）のスーパＴＯＲを含む。（Ｎ個のスーパＴＯＲからなるグループ内の）各スーパＴＯＲ４１０は、データサーバに接続されることができる個々のＴＯＲからなるグループである。各ＰＩＵ４０５は、そのＰＩＵ４０５に対応するＮ個のスーパＴＯＲ４１０の各々をイントラ接続する、ＰＩＵ Ｎ×Ｎ ＳｉＰチップ４０７を備える。ＰＩＵ Ｎ×Ｎ ＳｉＰチップ４０６は、スーパＴＯＲ４１０の各１つを、Ｎ個のＴＯＲ４１０からなる同じグループ内の他のスーパＴＯＲ４１０の各々に光学的に接続し、したがって、Ｎ×Ｎの光学的接続を提供する。ＰＩＵ４０５は、Ｎ個のスーパＴＯＲ４１０をコアＧ_N×Ｇ_Nスイッチファブリック４２０の複数のセットに光学的に接続する、複数の１×Ｐスイッチ４０７も備える。Ｎ個のスーパＴＯＲ４１０からなるグループ内の各スーパＴＯＲ４１０は、Ｍ個（Ｍは整数）の１×Ｐスイッチ４０７を通じて、複数のコアＧ_N×Ｇ_Nスイッチファブリック４２０に接続される。各１×Ｐスイッチ４０７は、スーパＴＯＲ４１０をＰ個のコアＧ_N×Ｇ_Nスイッチファブリック４２０に接続する。別の実施形態では、類似の接続を達成するために、ＰＩＵは、ＰＩＵ １×Ｐスイッチ４０７の代わりに、複数のＭ×Ｐ ＳｉＰチップを使用することができる。

ファブリックアーキテクチャ４００の設計および実施の複雑さが、ＮおよびＭについての適切または最適な選択を決定する。Ｍ個のＴＯＲインターフェースを用いる場合、Ｍ×Ｐ個のコアＧ_N×Ｇ_Nスイッチファブリックが使用される。各コアＧ_N×Ｇ_Nスイッチファブリックは、本質的に、Ｎ×Ｇ個の入力と、Ｎ×Ｇ個の出力とを有する、Ｇ×Ｇである。そのような接続性は、Ｇ_N×Ｇ_Nスイッチを通した、同時の、Ｇ個のＰＩＵ４０５のＧ個の接続との完全な接続性という結果となる。したがって、コアＧ_N×Ｇ_Nスイッチファブリックは、Ｍ×Ｐ個のコアＧ_N×Ｇ_Nスイッチファブリック４２０からなるセットを含む。そのようなわけで、ファブリック容量は、Ｎ＝８、Ｍ＝８、Ｐ＝８、Ｇ＝８であり、１００Ｇｂｐｓのレートを用いる場合、２×（Ｍ×Ｐ×スイッチ容量）＝２×Ｍ×Ｐ×０．８Ｔｂ／ｓ＝１０２Ｔｂ／ｓである。Ｉ／Ｏ容量は、（ＴＯＲ当たりＭ個のインターフェース）×（ＰＩＵ当たりＮ個のＴＯＲ）×（Ｇ個のＰＩＵ）×１００Ｇｂｐｓ Ｉ／Ｏ＝Ｍ×Ｎ×Ｇ×１００Ｇ＝１０２Ｔｂ／ｓである。数Ｐを増加させることは、スイッチ容量がＩ／Ｏ容量よりも大きくなるので、競合の対処を可能にする。ＥＤＢを伴うハイブリッド拡張バンヤン（ＨＤＢＥ）を、２ｌｏｇＧ＋２個の交換セルを有するＧ×Ｇスイッチとして使用する場合、入力から出力までに信号が通過する交換セルの総数は、ｌｏｇＰ＋ｌｏｇＮ＋（２ｌｏｇＧ＋２）＋ｌｏｇＮ＋ｌｏｇＰ＝２０個のセルとして計算される。したがって、スイッチ挿入損失は、２０×０．６＝１２ｄＢである。結合損失は、２．５ｄＢ（ファイバイン）＋２．５ｄＢ（ファイバアウト）＝５ｄＢとして取得される。レーザから受光器までの損失は、３ｄＢのパッチコード損失とリンク損失との和として取得され、それは、２０ｄＢである。

別の実施形態では、要素の数量は、Ｎ＝１６、Ｐ＝１６、Ｇ＝１６、Ｍ＝１６、またはＮ＝３２、Ｐ＝３２、Ｇ＝１６、Ｍ＝４に設定されることができる。そのようなわけで、ファブリック容量は、２×（Ｍ×Ｐ×スイッチ容量）＝２×（８×１６×（１６×１００Ｇ））＝４０８Ｔｂ／ｓである。Ｉ／Ｏ容量は、２×（ＴＯＲ当たりＭ個のインターフェース）×（ＰＩＵ当たりＮ個のＴＯＲ）×（Ｇ個のＰＩＵ）×１００Ｇｂｐｓ Ｉ／Ｏ＝２×（Ｍ×Ｎ×Ｇ×１００Ｇ）＝４０８Ｔｂ／ｓである。合計のセル／経路は、ｌｏｇＰ＋ｌｏｇＮ＋（２ｌｏｇＧ＋２）＋ｌｏｇＮ＋ｌｏｇＰ＝２６個のセルとして計算される。したがって、スイッチ挿入損失は、２６×０．６＝１５．６ｄＢである。結合損失は、２．５ｄＢ（ファイバイン）＋２．５ｄＢ（ファイバアウト）＝５ｄＢとして取得される。レーザから受光器までの損失は、３ｄＢのパッチコード損失とリンク損失との和として取得され、それは、２３．６ｄＢである。

図５は、フォトニックパケットファブリックの上述の実施形態において使用されることができる、Ｇ_N×Ｇ_Nスイッチファブリック５００の実施形態を示す。例えば、複数のＰ個のＧ_N×Ｇ_Nスイッチファブリック５００は、コアスイッチファブリック４２０を形成することができる。Ｇ_N×Ｇ_Nスイッチファブリック５００は、Ｇ×Ｎ個の入力と、Ｇ×Ｎ個の出力とを有する、Ｇ×Ｇスイッチ５１０である。Ｇ個の入力の各々は、Ｎ×１（ファンイン）スイッチを通じて、Ｎ個のＴＯＲに接続され、Ｇ個の出力の各々は、１×Ｎ（ファンアウト）スイッチを通じて、Ｎ個のＴＯＲに接続される。Ｇ×Ｇスイッチ５１０のためのアーキテクチャの実施形態の例は、ＥＤＢを伴うハイブリッド拡張ベネス（ＨＤＢＥ）であり、ＥＤＢステージは、クロストーク抑制を伴う、２×２強化拡張バンヤン（ＥＤＢ）である。Ｎ＝８、Ｇ＝８の場合、例えば、左側において、ファブリック５００は、８×１ ＳｉＰセル５０１からなる端の列を備え、８×１ ＳｉＰセル５０１は、対応する１×２ ＳｉＰセル５０２に結合される。１×２ ＳｉＰセル５０２の各々は、２×２ ＳｉＰセル５０３からなる第２の列にも結合される。２×２ ＳｉＰセル５０３からなる第２の列は、強化された２×２ ＳｉＰセル５０４からなる中央の列に結合される。強化された２×２ ＳｉＰセル５０３は、２×２ ＳｉＰセル５０４内の２つの経路の間のクロストークを抑制するＥＤＢ構成で配置される。ファブリック５００の右側における残りの列は、左側に対して鏡像となる（反対の順序および向きに配置された）類似のチップを備える。

上述の実施形態は、シリコンフォトニック技術を使用して実施される、バッファなしの空間スイッチを提供する。実施形態のファブリックは、アレイ導波路回折格子（ＡＷＧ）および光−電気−光（ＯＥＯ）変換に依存することなく、コンパクトなまたは小さいＳｉＰチップを使用する。そのようなわけで、本明細書で提示されるアーキテクチャは、他のスイッチファブリックアーキテクチャと比較して、より低い電力消費、ならびにより小さいフットプリントおよび重量を有することが予想される。例えば、チップは、フォトニックスイッチカード内で垂直および／または水平に配置および組織化されることができる。ＰＩＵおよびコアスイッチファブリックは、様々な実施では、例えば、単一のカードもしくはチップ上において、または複数の相互接続されたカードもしくはチップ上において、フォトニック導波路またはファイバを通じて接続されることができる。さらに、本明細書のアーキテクチャは、設計において、小さいＳｉＰチップを使用して、例えば、多数のチップからなるスタックによって、最大で数ペタビット／ｓまでスケーラブルであることができる。２８Ｇおよび５６Ｇレートというレートを有する電子的ドメインのシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）と比較して、１００Ｇ、２００Ｇ、４００Ｇというより高いレートが、達成されることができる。

図６は、時計回りリングスイッチファブリック２２０および反時計回りリングスイッチファブリック２２１などのリングスイッチファブリック内における、最大トラバーサル（ｔｒａｖｅｒｓａｌ）距離を示している。リングスイッチファブリック内にＮ個のノードを仮定すると、対にされたリング（時計回りおよび反時計回り）の２つのセットが存在するので、交換の一例においてトラバースされる最大のノードは、Ｎ／２−１＝３である。例えば、ノード１から６、７、または８へのトラフィックは、反時計回りリングを使用し、ノード１から２、３、４、または５へのトラフィックは、時計回りリングを使用する。多くの時計回りおよび多くの反時計回りリング（Ｐ≧４）の使用は、適切なアルゴリズムの助けを借りて、またトラバーサル距離がＮ／４−１＝１になるように、ＰＩＵを他のノードに接続することによって、最大空間再使用を可能にする。したがって、スループットは、容量に等しくなる。

図７は、リングフォトニックスイッチファブリックにおける空間再使用を示している。スイッチのために１つのインターフェースが存在するが、６個のノードのいずれかまたはすべてが、他のノードに同時に送信を行うことができる。例えば、ノード１は、ノード２に送信し、ノード２は、ノード３に送信し、ノード３は、ノード４に送信し、ノード４は、ノード５に送信し、ノード６は、ノード１に送信する。空間再使用を使用することによってスループットを最大化するために、送信元ＴＯＲから送信先ＴＯＲにデータを送信するためにどのリングが使用されるかを決定するためのリング割り当てアルゴリズム。リング割り当てアルゴリズムは、２つの主要な因子、すなわち、公平性およびスループット最大化を考慮する。リング割り当てアルゴリズムは、送信元ＴＯＲから送信先ＴＯＲまでのより良い経路を最適に選択するための、スイッチコントローラのスケジューリング方式の一部とすることができる。

図８は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための構築ブロックの実施形態を示している。各ＴＯＲまたはスーパＴＯＲ８１０（ＴＯＲの集まり）は、コアフォトニックスイッチファブリック８２０への（ＰＩＵの１×Ｐスイッチ８０７を通した）Ｍ個のインターフェースを有する。Ｍ＝Ｎ＝Ｐ＝Ｇ＝８（ここで、ＮはＰＩＵ当たりのＴＯＲの数であり、ＭはＴＯＲ当たりのインターフェースの数であり、Ｇはスイッチのサイズであり、ＰはＰＩＵの数である）場合、ＰＩＵ当たりの容量は、Ｎ×Ｍ×１００Ｇ＝６．４Ｔｂである。８個のＰＩＵの場合、容量は、８×６．４＝５１．２Ｔｂになる。Ｍ×Ｐ＝６４個のスイッチプレーンを用いる場合のスループットは、６４×０．８Ｔｂ＝５１．２Ｔｂである。

図９は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための集中型制御アーキテクチャ９００の実施形態を示している。アーキテクチャ９００では、ＴＯＲ９１０（またはスーパＴＯＲ）は、コアスイッチファブリック９２０の１つを使用して、データを任意のＴＯＲ９１０に送信することができる。コアスイッチファブリック９２０は、（示されるように）Ｎ×Ｎスイッチファブリック、またはリングスイッチファブリックとすることができる。中央コントローラ９３０は、任意の利用可能なスイッチファブリック９２０上において、タイムスロットを各ＴＯＲ９１０に割り当てる。パケットまたは（多くのパケットの集まりである）ラッパが、各タイムスロットにおいて送信される。例えば、リングスイッチファブリックのケースでは、空間再使用を最大化するために、タイムスロット割り当ては、送信元と送信先との間の距離に基づくことができる。中央コントローラ９３０は、ＰＩＵ９０５と関連付けられたＰＩＵコントローラ９１５、およびコアスイッチファブリック９２０と関連付けられたスイッチコントローラ９２１と通信することができる。ＰＩＵコントローラ９１５は、ＴＯＲ９１０からの／へのデータを交換するために、要求、グラント、および同期情報を中央コントローラ９３０とやり取りすることができる。中央コントローラ９３０は、コアスイッチファブリック９２０内におけるデータの交換を決定するために、スイッチコントローラ９２１とも通信することができる。コントローラ間の通信は、ＴＯＲ９１０間の交換されるデータの経路から分離されている。すべての着信データ送信を同期させることによって、より単純な制御が達成されることもできる。コントローラは、それぞれのスイッチ要素に接続されるかまたはスイッチ要素とともに同じチップ内に埋め込まれる、任意の適切な処理チップ（例えば、ＣＰＵ）であってよい。

集中型制御アーキテクチャ９００の機能は、２つのレイヤ制御、すなわち、（中央コントローラ９３０による）マスタレイヤ、ならびに（ＰＩＵコントローラ９１５およびスイッチコントローラ９２１による）ローカルレイヤを含む。集中型コントローラ９３０は、スイッチ同期および競合スケジューリングを提供する。集中型コントローラ９３０は、各タイムスロットのための同期パルスを送信し、各タイムスロットの開始時に、ＴＯＲ９１０からの送信を求める要求を処理する。要求は、アウトオブバンド（データ帯域とは異なる周波数帯域）とすることができる。各ＴＯＲ９１０からの要求は、待ち行列の先頭のパケット（またはラップ）のためのＴＯＲの送信先アドレスである。集中型コントローラ９３０は、次のタイムスロットのために様々なスイッチ上においてタイムスロットを割り当て、その後、（例えば、タイムスロットの中ほどにおいて）グラント（ｇｒａｎｔ）をＴＯＲに送信する。したがって、次のタイムスロットのために、シリコンフォトニックチップスイッチの接続マップが構成される。

ＰＩＵコントローラ９１５の機能は、ラップまたはフォトニックフレームを作成することを含む。ＰＩＵコントローラ９１５は、イントラグループ接続か、それともインターグループ接続かを決定する。インターグループ接続のケースでは、ＰＩＵコントローラ９１５は、電子機器を使用して、フレームを記憶する。ＰＩＵコントローラ９１５は、各タイムスロットの開始時に、要求をアウトオブバンドで（データ周波数帯域の外で）送信し、タイムスロットの中ほどで、グラントが中央コントローラ９３０から到着したかどうかを監視する。グラントが存在する場合、ＰＩＵコントローラ９１５は、フレームを待ち行列から取り除き、次のタイムスロットにおける送信のために、フレームをフォトニックフレームに変換する。グラントが受信されない場合、ＰＩＵコントローラ９１５は、要求を再送信する。イントラグループ接続のケースでは、ＰＩＵコントローラ９１５は、ＰＩＵ内のローカル８×８ ＳｉＰスイッチを通じて、フレームを送信先ＴＯＲに送信する。

図１０は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための分散型制御アーキテクチャ１０００の実施形態を示している。アーキテクチャ１０００では、ＴＯＲ１０１０（またはスーパＴＯＲ）は、コアスイッチファブリック１０２０のいずれかを使用して、データを任意のＴＯＲ１０１０に送信することができる。コアスイッチファブリックは、（示されるように）Ｎ×Ｎスイッチファブリック、またはリングスイッチファブリックとすることができる。メインコントローラ１０３０は、ＰＩＵ１００５と関連付けられたＰＩＵコントローラ１０１５、およびコアスイッチファブリック１０２０と関連付けられたスイッチコントローラ１０２１と通信して、任意の利用可能なスイッチファブリック１０２０上においてタイムスロットを各ＴＯＲ１０１０に協力して割り当てる。パケットまたはラッパが、各タイムスロットにおいて送信される。例えば、リングスイッチファブリックのケースでは、空間再使用を最大化するために、タイムスロット割り当ては、送信元と送信先との間の距離に基づくことができる。様々なコントローラは、また、ＴＯＲ１０１０からの／へのデータをコアスイッチファブリック１０２０を通じて交換するために、要求、グラント、および同期情報を互いにやり取りする。メインコントローラ１０３０の機能は、他のコントローラ間のそのような通信を調整することである。ＰＩＵコントローラ１０１５およびスイッチコントローラ１０２１は、直接的な通信を通じて、および／またはメインコントローラ１０３０を通じて、互いに協力することによって、様々な交換決定および必要とされる要求を行う。コントローラは、それぞれのスイッチ要素に接続されるかまたはスイッチ要素とともに同じチップ内に埋め込まれる、任意の適切な処理チップ（例えば、ＣＰＵ）であってよい。

図１１は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャを操作する方法の実施形態を示している。ステップ１１１０において、ＰＩＵは、ＰＩＵに直接的に光学的に結合された送信元ＴＯＲまたはＴＯＲのグループ（スーパＴＯＲ）から、光信号の形態で、データ（例えば、パケット）を受信する。ステップ１１２０において、やはりＰＩＵに直接的に結合された送信先ＴＯＲ（またはスーパＴＯＲ）に、データが送信されるかどうかの決定が、（例えば、コントローラによって）行われる。データがＰＩＯＵに直接的に結合された送信先ＴＯＲ宛てである場合、ステップ１１３０において、データは、ＰＩＵにおけるローカルＮ×Ｎ ＳｉＰスイッチを介して、送信先ＴＯＲに交換され、または送付される。ローカルＮ×Ｎ ＳｉＰスイッチは、送信元ＴＯＲおよび送信先ＴＯＲの両方に結合される。あるいは、送信先ＴＯＲが、ＰＩＵに直接的に結合されていない場合、ステップ１１４０において、データまたはパケットは、ＰＩＵにおけるローカル１×ＰまたはＮ×Ｐ ＳｉＰスイッチを介して、ＰＩＵに光学的に結合された、コアスイッチファブリック（例えば、リングスイッチファブリックまたはＧ_N×Ｇ_Nスイッチファブリック）に送信される。具体的には、コアスイッチファブリックが選択されるのは、コアスイッチファブリックが、第２のＰＩＵに光学的に結合され、第２のＰＩＵが、送信先ＴＯＲに直接的に結合されていると決定されたときである。ステップ１１５０において、第２のＰＩＵは、第２のＰＩＵにおけるローカル１×ＰまたはＮ×Ｐ ＳｉＰスイッチを介して、データを選択されたコアスイッチファブリックから送信先ＴＯＲに交換し、または送付する。

いくつかの実施形態が、本開示において提供されたが、開示されたシステムおよび方法は、本開示の主旨または範囲から逸脱することなく、多くの他の特定の形態で具体化されることが理解されるべきである。本例は、例示的なものと見なされ、制限的なものと見なされるべきではなく、本明細書で与えられた詳細に限定されることは、意図されていない。例えば、様々な要素または構成要素は、別のシステムにおいては組み合わされことがあり、もしくは統合され、またはある特徴は、省かれ、もしくは実施されないことがある。

加えて、様々な実施形態において分離また独立したものとして説明および図説された技法、システム、サブシステム、および方法は、本開示の範囲から逸脱することなく、他のシステム、モジュール、技法、または方法と組み合わされ、または統合されてよい。結合もしくは直接的に結合され、または互いに通信するものとして示され、または説明された他のアイテムは、いくつかのインターフェース、デバイス、または介在構成要素を通じて、電気的であるか、機械的であるか、それともその他であるかに関わらず、間接的に結合され、または通信してよい。変更、置換、および改変の他の例は、当業者によって確認可能であり、本明細書で開示された主旨および範囲から逸脱することなく、行われることができる。

本発明は、光通信に関し、特定の実施形態では、フォトニック集積回路（ＰＩＣ）スイッチを使用するスケーラブルなフォトニックパケットアーキテクチャのための装置および方法に関する。

本出願は、Ｈａｍｉｄ Ｍｅｈｒｖａｒ他によって２０１４年４月２５日に出願された、「Ｓｃａｌａｂｌｅ Ｐｈｏｔｏｎｉｃ Ｐａｃｋｅｔ Ｆａｂｒｉｃ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏｄ Ｕｓｉｎｇ Ｓｍａｌｌ ＰＩＣ Ｓｗｉｔｃｈｅｓ」と題する、米国特許仮出願第６１／９８４５７１号の利益を主張し、同仮出願は、その全体が複製されているかのように、参照によって本明細書に組み込まれる。

増加されたデータセンタトラフィックは、電子的なパケット交換の能力を上限いっぱいまで働かせている。フォトニック交換は、可能性を秘めたソリューションである。しかしながら、スタンドアロンのフォトニックスイッチは、一般に、相対的にサイズが小さい。他方、実用的なコアスイッチは、数十テラビット（Ｔｂ）のスループットのための設計を必要とすることがある。フォトニックコアスイッチは、それらが配置されることになる場合には、この容量に合うものであるべきである。現在、シリコンフォトニック回路内に構築されることができるスイッチは、４×４および８×８である。これは、１００Ｇｂｐｓ（ギガビット毎秒）のインターフェースレートを用いる場合、スループットが０．８Ｔｂｐｓ（テラビット毎秒）であることを考えると、十分な容量ではないことがある。コアスイッチ容量は、そのような容量配置のために、数十テラビットまで拡大すべきである。結果として、シリコンフォトニックスイッチは、それらの電気的な対応物に匹敵するように、５０Ｔｂｐｓ以上に拡大すべきである。そのような要件を満たすために、フォトニック集積回路（ＰＩＣ）スイッチを用いる改善されたスケーラブルなフォトニックパケットアーキテクチャが必要である。

本発明は、ＰＩＣスイッチを使用するスケーラブルなフォトニックパケットアーキテクチャのための改善された装置および方法を提供する。

実施形態によれば、光パケットを交換するための光スイッチは、Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは、整数である、Ｎ×Ｎ ＳｉＰスイッチと、１対Ｐインターフェース間に接続を提供する複数の１×Ｐ ＳｉＰスイッチであって、Ｐは、整数である、複数の１×Ｐ ＳｉＰスイッチとを備える。Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のトップオブラックスイッチ（ＴＯＲ）の各々を互いに接続し、各１×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチをＮ個のＴＯＲに接続する。各コアフォトニックベーススイッチは、光スイッチを含むＧ個の類似の光スイッチに接続され、ここで、Ｇは、整数である。

別の実施形態によれば、光パケットを交換するための光スイッチは、Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは、整数である、Ｎ×Ｎ ＳｉＰスイッチと、Ｎ対Ｐインターフェース間に接続を提供するＮ×Ｐ ＳｉＰスイッチであって、Ｐは、整数である、Ｎ×Ｐ ＳｉＰスイッチとを備える。Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のＴＯＲｓの各々を互いに接続し、Ｎ×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチをＮ個のＴＯＲに接続する。Ｎ個のＴＯＲの各々は、Ｍ個のインターフェースを通じて、Ｍ個のＮ×Ｐ ＳｉＰスイッチに接続され、ここで、Ｍは、整数である。

別の実施形態によれば、光パケットを交換するための光スイッチは、Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは、整数である、Ｎ×Ｎ ＳｉＰスイッチと、各々がＭ対Ｐインターフェース間に接続を提供するＮ個のＭ×Ｐ ＳｉＰスイッチであって、ＰおよびＭは、整数である、Ｎ個のＭ×Ｐ ＳｉＰスイッチとを備える。Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のＴＯＲの各々を互いに接続し、Ｎ個のＭ×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチをＮ個のＴＯＲに接続する。

また別の実施形態によれば、ＰＩＣスイッチを用いる光スイッチ構造を操作する方法は、ＰＩＵにおいて、ＴＯＲから、光パケットを受信するステップと、光パケットがＰＩＵに直接的に結合された送信先ＴＯＲを有するかどうかを決定するステップとを含む。方法は、送信先ＴＯＲがＰＩＵに直接的に結合されていると決定した場合、ＰＩＵのＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチを通じて、光パケットを送信先ＴＯＲに送信することを実行するステップをさらに含む。送信先ＴＯＲがＰＩＵに直接的に結合されていると決定した場合、光パケットは、その後、ＰＩＵの１×Ｐ ＳｉＰスイッチを通じて、送信先ＴＯＲに結合されたコアフォトニックベーススイッチに送信される。ＮおよびＰは、整数である。

上の記述は、以下の本発明の詳細な説明がより良く理解されてよいように、本発明の実施形態の特徴をやや大まかに概説したものである。本発明の実施形態のさらなる特徴および利点は、これ以降で説明され、それらは、本発明の特許請求の範囲の主題を形成する。開示される概念および特定の実施形態は、本発明と同じ目的を実施するための他の構造またはプロセスを変更または設計するための基礎として容易に利用されてよいことが、当業者によって理解されるべきである。そのような等価な構成は、添付の特許請求の範囲において説明される本発明の主旨および範囲から逸脱しないことも、当業者によって理解されるべきである。

本発明および本発明の利点のより完全な理解のために、今から、添付の図面と併せて理解される以下の説明が参照される。
ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャの実施形態を示す図である。 環状バスまたはリングを用いるフォトニックパケットファブリックアーキテクチャの別の実施形態を示す図である。 リングスイッチを使用するフォトニックパケットファブリックアーキテクチャの別の実施形態を示す図である。 Ｎ×Ｎシリコンフォトニックスイッチを使用するフォトニックパケットファブリックアーキテクチャの別の実施形態を示す図である。 Ｇ×Ｎ ＴＯＲに接続されることができるＧ_N×Ｇ_Nスイッチファブリックの実施形態を示す図である。 リングスイッチファブリック内の最大トラバーサル距離を示す図である。 リングスイッチファブリック内の空間再使用を示す図である。 Ｍ×Ｐ ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための構築ブロックの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための集中型制御アーキテクチャの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための分散型制御アーキテクチャの実施形態を示す図である。 ＰＩＣスイッチを使用するフォトニックパケットファブリックを操作する方法の実施形態を示す図である。

異なる図における一致する数および記号は、別段の指摘がない限り、一般に、一致する部分を指し示す。図は、実施形態の関連する態様を明確に説明するために描かれており、必ずしも実寸に比例して描かれてはいない。

今現在好ましい実施形態の作成および使用が、以下で詳細に説明される。しかしながら、本発明は、多種多様な特定の状況において具体化されることができる、多くの適用可能な独創的な概念を提供することが、理解されるべきである。説明される特定の実施形態は、本発明を作成および使用するための特定の方法を例示するものにすぎず、本発明の範囲を限定するものではない。

フォトニック集積回路（ＰＩＣ）スイッチを使用するスケーラブルなフォトニックパケットファブリックアーキテクチャを使用するスイッチのためのシステムおよび方法の実施形態が、本明細書で提供される。アーキテクチャは、集中型と分散型が組み合わされた方式で配置されることができる、コンパクトなサイズのシリコンフォトニック回路またはチップを使用する。アーキテクチャは、トップオブラック（ＴＯＲ）とも呼ばれるトップオブラックスイッチのイントラコネクティビティを提供するシリコンフォトニック（ＳｉＰ）スイッチを含み、ＴＯＲとコアＳｉＰスイッチとの間のフォトニックスイッチインターフェースをさらに含む、フォトニックインターフェースユニット（ＰＩＵ）を備える。様々な実施形態では、ＰＩＵのインターコネクティビティは、コアＳｉＰスイッチによって達成されることができる。実施形態では、コアＳｉＰは、以下で説明されるように配置される、リングとも呼ばれる、複数の高速ＳｉＰ環状バスを備える。別の実施形態では、コアＳｉＰスイッチは、ＰＩＵを通じてすべてのＮ×Ｇ ＴＯＲに接続される、複数のＧ_N×Ｇ_N ＳｉＰスイッチである。実施形態は、同期動作および非同期動作の両方のために、ＳｉＰを使用してスケーラブルなデータセンタを達成するための制御アーキテクチャも含む。アーキテクチャは、レートに依存せず、すなわち、データレートとは無関係に一貫して動作し、１００Ｇｂｐｓ（ギガビット毎秒）以上など、いずれのインターフェースレートでもサポートすることができる。

図１Ａおよび図１Ｂは、実施形態による、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャ１００のアーキテクチャを示している。ファブリックアーキテクチャ１００は、複数のＰＩＵ１０５に結合された、コアフォトニックスイッチ１２０を備える。各ＰＩＵ１０５は、本明細書ではスーパＴＯＲとも呼ばれる、ＴＯＲ１１０のグループに結合されることができる。ＴＯＲ１１０は、複数のデータサーバまたはサーバファームにも結合される。様々な実施形態では、コアフォトニックスイッチ１２０は、様々な適切なアーキテクチャに基づくことができるＳｉＰファブリックである。例えば、コアフォトニックスイッチ１２０は、ＰＩＵ１０５を相互接続する、１または複数の対にされた高速環状バス（リング）を備えることができる。あるいは、コアフォトニックスイッチ１２０は、ＰＩＵ１０５を相互接続する、Ｇ_N×Ｇ_Nの小さいＳｉＰスイッチからなるファブリックである。ＰＩＵ１０５は、コアフォトニックスイッチ１２０を通じて、ＴＯＲ１１０を相互接続する。ＰＩＵ１０５は、また、そのＰＩＵ１０５に直接的に結合されたＴＯＲ１１０のグループ（スーパＴＯＲ）をイントラ接続する。ＰＩＵ１０５は、ＴＯＲ１１０のグループに結合され、ＴＯＲ１１０のそのグループにイントラコネクティビティを提供する、ＳｉＰスイッチ１０６を備える。ＰＩＵ１０５は、ＴＯＲ１１０とコアフォトニックスイッチ１２０との間にインターフェースを提供する、フォトニックスイッチ１０７も備える。ファブリックアーキテクチャ１００は、上述のフォトニック要素の数および設計についての適切な選択に伴って必要とされるだけ多くのＴＯＲ（およびサーバ）を扱うために、スケーリングされることができる。

以下でより十分詳細に説明される、図２の数々の可能な使用のうちの１つを理解するために、数々のデータセンタのマルチサイトデータセンタへの接続についての説明が、今から提示される。第１のデータセンタにおいて、一連のサーバが、トップオブラック（ＴＯＲ）スイッチに接続される。これらのＴＯＲは、大部分は同一場所に配置されており、同一場所に配置されていると見なすことができる。この説明のために、第１のデータセンタには、Ｎ個のＴＯＲが存在する。交換システムは、Ｇ個の異なるデータセンタ（その各々は、異なる数のＴＯＲを有することができる）を接続する。交換システムに接続するために、ＰＩＵは、Ｎ個のＴＯＲの各々への接続を提供する。Ｎ個のＴＯＲの各々は、Ｍ個のインターフェースを有する。ＰＩＵは、Ｍ個のＴＯＲインターフェースをコアスイッチファブリックに接続する交換機能を提供するための容量を有する。図２の例では、コアスイッチファブリックは、Ｐ個のレイヤを有し、したがって、Ｍ個の１×Ｐスイッチを使用して実施されることができる、Ｍ×Ｐ交換機能を必要とする。Ｍ×Ｐスイッチ機能は、（以下でスーパＴＯＲとも呼ばれる）他のデータセンタを接続する他のＰＩＵへの接続性を可能にするコアスイッチへの接続性を提供する。ＰＩＵは、パケットが同じサイトにおいて１つのＴＯＲから別のＴＯＲにルーティングされることを可能にする、Ｎ×Ｎ交換機能も提供することができる。コア交換機能は、Ｇ個のＰＩＵを通したＧ個のスーパＴＯＲの接続を可能にする。図２に示されるように、これは、Ｇ個のデータセンタの各々を接続する複数のリングの使用を通じて提供されることができる。交換リングの２つの異なる方向の使用は、以下で説明されるように、１つの可能な実施とすることができる。

図２は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャ２００の実施形態を示している。このアーキテクチャでは、ファブリックアーキテクチャ２００のコアフォトニックスイッチは、複数の時計回りリングスイッチファブリック２２０と、複数の反時計回りリングスイッチファブリック２２１とを備える。２つのリングスイッチファブリックは、Ｇ個（Ｇは整数）のＰＩＵ２０５を通じて、スーパＴＯＲ２１０のＧ個の対応するグループに結合される。スーパＴＯＲ２１０の各グループは、１つの対応するＰＩＵ２０５に接続された、Ｎ個（Ｎは整数）のスーパＴＯＲを含む。（Ｎ個のスーパＴＯＲからなるグループ内の）各スーパＴＯＲ２１０は、データサーバに接続されることができる個々のＴＯＲからなるグループである。具体的には、各ＰＩＵ２０５は、そのＰＩＵ２０５に対応するＮ個のスーパＴＯＲ２１０の各々をイントラ接続する、Ｎ×Ｎ ＳｉＰチップ２０６を備える。Ｎ×Ｎ ＳｉＰチップ２０６は、スーパＴＯＲ２１０の各１つを、Ｎ個のスーパＴＯＲ２１０からなる同じグループ内の他のスーパＴＯＲ２１０の各々に光学的に接続し、したがって、Ｎ×Ｎの光学的接続を提供する。ＰＩＵ２０５は、Ｎ個のスーパＴＯＲ２１０を２つのリングスイッチファブリックに光学的に接続する、複数の１×Ｐ ＳｉＰスイッチ２０７も備える。Ｎ個のスーパＴＯＲ２１０からなるグループ内の各スーパＴＯＲ２１０は、Ｍ個のインターフェースを有し、各インターフェースは、複数の時計回りリングスイッチファブリック２２０および反時計回りリングスイッチファブリック２２１への１つの１×Ｐ ＳｉＰスイッチ２０７を使用する（Ｍは整数）。各１×Ｐ ＳｉＰスイッチ２０７は、スーパＴＯＲ２１０をＰ個のリングスイッチファブリック２２０またはＰ個のリングスイッチファブリック２２１に接続する。

時計回りリングスイッチファブリック２２０の各々は、対応する反時計回りリングスイッチファブリック２２１と対にされてよい。そのようなわけで、各時計回りリングスイッチファブリック２２０と、それと対にされた反時計回りリングスイッチファブリック２２１とは、各ＰＩＵ２０５内のそれぞれの１×Ｐ ＳｉＰスイッチ２０７を通じて、スーパＴＯＲ２１０に接続される。各時計回りリングスイッチファブリック２２０は、Ｇ個の（本明細書ではノードとも呼ばれる）ポートを備え、Ｇ個のポートは、Ｇ個の対応するＰＩＵ２０５に接続され、ポートまたはノードの間で時計回り方向にデータを循環させる環状フォトニック経路（導波路またはファイバ）上に分散される。各反時計回りリングスイッチファブリック２２１も、Ｇ個の対応するＰＩＵ２０５に接続されたＧ個のポートを備える。反時計回りリングスイッチファブリック２２１のポートは、ポートの間で反時計回り方向にデータを循環させる環状フォトニック経路上に分散される。リングスイッチファブリック２２０および２２１のセットは、各々が、以下で説明されるＰ個の類似のリングスイッチファブリックを含む。

ファブリックアーキテクチャ２００の設計および実施の複雑さが、ＮおよびＭについての適切または最適な選択を決定する。Ｍ個のＴＯＲインターフェースを用いる場合、Ｍ×Ｐ個のリングスイッチファブリックが使用される。したがって、リングスイッチファブリックは、（Ｍ×Ｐ）／２個の時計回りリングスイッチファブリック２２０と、（Ｍ×Ｐ）／２個の反時計回りリングスイッチファブリック２２１とを含む。そのようなわけで、ファブリック容量は、Ｎ＝８、Ｍ＝８、Ｐ＝８、Ｇ＝８である場合、２×（Ｍ×Ｐ×Ｇ）＝１０２Ｔｂ毎秒（Ｔｂ／ｓ）であり、ここで、Ｍ個のインターフェースの各々は、１００Ｇｂｐｓで動作する。入力／出力（Ｉ／Ｏ）容量は、２×（ＴＯＲ当たりＭ個のインターフェース）×（ＰＩＵ当たりＮ個のＴＯＲ）×（Ｇ個のＰＩＵ）×インターフェース当たり１００Ｇｂｐｓ＝Ｍ×Ｎ×Ｇ×１００Ｇ＝１０２Ｔｂ／ｓである。数Ｐを増加させることは、インターフェース容量よりも大きい交換容量を可能にし、そのことは、競合される接続に対して異なるスイッチコアを使用することによって競合に対処する助けとなる。シリコンフォトニック実施の場合、各リングは、Ｇ個の２×２交換要素（セル）を有する。そのような交換セルの実施形態の例は、マッハ−ツェンダ干渉計である。リング上においてクロストークを絶縁するために、リングの各２×２スイッチセルは、１×２交換セルと２×１交換セルとのカスケードとして実施されることができる。１つのスーパＴＯＲから別のスーパＴＯＲまでに接続が見る交換要素（セル）の最大総数は、リングの半分の最大トラバーサルを仮定すると、ｌｏｇＰ＋ｌｏｇＮ＋２×（Ｇ／２）＋ｌｏｇＮ＋ｌｏｇＰ＝２０個の交換セルとして計算される。各スイッチセルが０．６ｄＢの挿入損失を有すると仮定すると、スイッチ挿入損失は、２０×０．６＝１２ｄＢである。結合損失は、２．５ｄＢ（ファイバイン）＋２．５ｄＢ（ファイバアウト）＝５ｄＢとして取得される。リンク損失は、スイッチ挿入＋５ｄＢ結合損失＝１７ｄＢとして計算される。レーザから受光器までの損失は、３ｄＢのパッチコード損失とリンク損失との和として取得され、それは、２０ｄＢである。

別の実施形態では、ＰＩＵ２０５は、Ｍ個の１×Ｐスイッチ２０７の代わりに、Ｍ×Ｐスイッチを備える。このケースでは、Ｍ×Ｐスイッチは、スーパＴＯＲのＭ個のインターフェースをＰ個のスイッチに接続する。ＰＩＵ内のＭ×Ｐスイッチの総数は、Ｎである。

別の実施形態では、ＰＩＵ２０５は、１×Ｐスイッチ２０７の代わりに、Ｎ×Ｐスイッチを備える。このケースでは、スーパＴＯＲがＭ個のインターフェースを有する場合、Ｍ個のＮ×Ｐ ＳｉＰスイッチが必要とされ、各Ｎ×Ｐ ＳｉＰスイッチは、すべてのＴＯＲにわたるＭ個のインターフェースのうちの１つに接続する。

図３は、リングスイッチを使用するフォトニックパケットファブリックアーキテクチャ３００の別の実施形態を示している。図は、ＳｉＰ上におけるＧ個のＰＩＵ３０５とリングスイッチファブリック３２０との間の接続性を示している。ファブリックアーキテクチャ３００は、Ｇ個のＰＩＵ３０５に接続された、複数の類似のリングスイッチファブリックを備え得る。各ＰＩＵ３０５は、複数の対応するＴＯＲ３１０に接続される。この例では、各ＰＩＵ３０５は、ＰＩＵ３０５内の８×８ ＳｉＰチップ３０６を通じて、８個のＴＯＲ３１０を互いにイントラ接続する。各ＰＩＵ３０５は、また、ＰＩＵ３０５内の複数の１×Ｐ ＳｉＰスイッチ３０７を通じて、ポートまたはノード３２７の対に接続される。各１×Ｐ ＳｉＰスイッチ３０７は、１つのノード３２７に入力として、また別のノード３２７に出力として接続される。ノード３２７の入力／出力の対は、リングスイッチファブリック３２０内の対応する２×２スイッチ３２８を通じて、環状光経路３２９の対に接続される。環状光経路３２９の対は、チップ上のファイバまたは導波路とすることができる。環状光経路３２９の対は、対応する２×２スイッチ３２８を通じて、ノード３２７の複数の対に交差して接続（ｃｒｏｓｓ ｃｏｎｎｅｃｔ）される。ノード３２７は、同時通信のために、環状光経路３２９の対を共用することができ、光信号は、経路を通じて、一方向（時計回りまたは反時計回り）に転送される。ノード３２７の複数の対は、ＴＯＲ３１０のそれぞれのグループに接続される。例では、Ｇ＝１０、Ｎ＝８である場合、リングスイッチファブリック３２０は、スイッチファブリックの周りの１０個のＰＩＵ３０５を表す、１×８スイッチおよび８×１スイッチに対応するノード３２７の対を１０個含む。ＰＩＵ３０５は、数々の１×Ｐ ＳｉＰスイッチ３０７を含む。１×Ｐスイッチ３０７の数は、Ｍ×Ｎであり、ここで、Ｎは、スーパＴＯＲの数であり、Ｍは、各スーパＴＯＲ上のインターフェースの数である。示されるように、（ノード３２７の対の中の）８×１チップは、３レベルの１×２ ＳｉＰチップのカスケードとすることができる。２×２チップ３２８は、１×２ ＳｉＰチップと２×１ ＳｉＰチップとの対とすることができる。８×８ ＳｉＰチップ３０６は、ルートアンドセレクトアーキテクチャ、それと等価な拡張バンヤンアーキテクチャ、またはそれの強化されたバージョン、例えば、強化拡張バンヤン（ＥＤＢ）などの、低クロストークスイッチアーキテクチャで配置されることができる。他の代替は、拡張ベネス、またはＥＤＢを伴うハイブリッド拡張ベネス（ＨＤＢＥ）の使用を含む。他の実施形態では、上述のスイッチは、適切な設計の任意のフォトニック回路またはチップとすることができる。

図４は、Ｇ_N×Ｇ_N ＳｉＰスイッチを使用するフォトニックパケットファブリックアーキテクチャ４００の別の実施形態を示す。このアーキテクチャでは、ファブリックアーキテクチャ４００のコアフォトニックスイッチは、コアＧ_N×Ｇ_Nスイッチファブリック４２０の数々のセットを備える。これらのセットは、Ｇ個（Ｇは整数）のＰＩＵ４０５を通じて、スーパＴＯＲ４１０のＧ個の対応するグループに結合される。スーパＴＯＲ４１０の各グループは、１つの対応するＰＩＵ４０５に接続された、Ｎ個（Ｎは整数）のスーパＴＯＲを含む。（Ｎ個のスーパＴＯＲからなるグループ内の）各スーパＴＯＲ４１０は、データサーバに接続されることができる個々のＴＯＲからなるグループである。各ＰＩＵ４０５は、そのＰＩＵ４０５に対応するＮ個のスーパＴＯＲ４１０の各々をイントラ接続する、ＰＩＵ Ｎ×Ｎ ＳｉＰチップ４０６を備える。ＰＩＵ Ｎ×Ｎ ＳｉＰチップ４０６は、スーパＴＯＲ４１０の各１つを、Ｎ個のスーパＴＯＲ４１０からなる同じグループ内の他のスーパＴＯＲ４１０の各々に光学的に接続し、したがって、Ｎ×Ｎの光学的接続を提供する。ＰＩＵ４０５は、Ｎ個のスーパＴＯＲ４１０をコアＧ_N×Ｇ_Nスイッチファブリック４２０の複数のセットに光学的に接続する、複数の１×Ｐスイッチ４０７も備える。Ｎ個のスーパＴＯＲ４１０からなるグループ内の各スーパＴＯＲ４１０は、Ｍ個（Ｍは整数）の１×Ｐスイッチ４０７を通じて、複数のコアＧ_N×Ｇ_Nスイッチファブリック４２０に接続される。各１×Ｐスイッチ４０７は、スーパＴＯＲ４１０をＰ個のコアＧ_N×Ｇ_Nスイッチファブリック４２０に接続する。別の実施形態では、類似の接続を達成するために、ＰＩＵは、ＰＩＵ １×Ｐスイッチ４０７の代わりに、複数のＭ×Ｐ ＳｉＰチップを使用することができる。

ファブリックアーキテクチャ４００の設計および実施の複雑さが、ＮおよびＭについての適切または最適な選択を決定する。Ｍ個のＴＯＲインターフェースを用いる場合、Ｍ×Ｐ個のコアＧ_N×Ｇ_Nスイッチファブリックが使用される。各コアＧ_N×Ｇ_Nスイッチファブリックは、本質的に、Ｎ×Ｇ個の入力と、Ｎ×Ｇ個の出力とを有する、Ｇ×Ｇである。そのような接続性は、Ｇ_N×Ｇ_Nスイッチを通した、同時の、Ｇ個のＰＩＵ４０５のＧ個の接続との完全な接続性という結果となる。したがって、コアＧ_N×Ｇ_Nスイッチファブリックは、Ｍ×Ｐ個のコアＧ_N×Ｇ_Nスイッチファブリック４２０からなるセットを含む。そのようなわけで、ファブリック容量は、Ｎ＝８、Ｍ＝８、Ｐ＝８、Ｇ＝８であり、１００Ｇｂｐｓのレートを用いる場合、２×（Ｍ×Ｐ×スイッチ容量）＝２×Ｍ×Ｐ×０．８Ｔｂ／ｓ＝１０２Ｔｂ／ｓである。Ｉ／Ｏ容量は、（ＴＯＲ当たりＭ個のインターフェース）×（ＰＩＵ当たりＮ個のＴＯＲ）×（Ｇ個のＰＩＵ）×１００Ｇｂｐｓ Ｉ／Ｏ＝Ｍ×Ｎ×Ｇ×１００Ｇ＝１０２Ｔｂ／ｓである。数Ｐを増加させることは、スイッチ容量がＩ／Ｏ容量よりも大きくなるので、競合の対処を可能にする。ＥＤＢを伴うハイブリッド拡張バンヤン（ＨＤＢＥ）を、２ｌｏｇＧ＋２個の交換セルを有するＧ×Ｇスイッチとして使用する場合、入力から出力までに信号が通過する交換セルの総数は、ｌｏｇＰ＋ｌｏｇＮ＋（２ｌｏｇＧ＋２）＋ｌｏｇＮ＋ｌｏｇＰ＝２０個のセルとして計算される。したがって、スイッチ挿入損失は、２０×０．６＝１２ｄＢである。結合損失は、２．５ｄＢ（ファイバイン）＋２．５ｄＢ（ファイバアウト）＝５ｄＢとして取得される。レーザから受光器までの損失は、３ｄＢのパッチコード損失とリンク損失との和として取得され、それは、２０ｄＢである。

別の実施形態では、要素の数量は、Ｎ＝１６、Ｐ＝１６、Ｇ＝１６、Ｍ＝１６、またはＮ＝３２、Ｐ＝３２、Ｇ＝１６、Ｍ＝４に設定されることができる。そのようなわけで、ファブリック容量は、２×（Ｍ×Ｐ×スイッチ容量）＝２×（８×１６×（１６×１００Ｇ））＝４０８Ｔｂ／ｓである。Ｉ／Ｏ容量は、２×（ＴＯＲ当たりＭ個のインターフェース）×（ＰＩＵ当たりＮ個のＴＯＲ）×（Ｇ個のＰＩＵ）×１００Ｇｂｐｓ Ｉ／Ｏ＝２×（Ｍ×Ｎ×Ｇ×１００Ｇ）＝４０８Ｔｂ／ｓである。合計のセル／経路は、ｌｏｇＰ＋ｌｏｇＮ＋（２ｌｏｇＧ＋２）＋ｌｏｇＮ＋ｌｏｇＰ＝２６個のセルとして計算される。したがって、スイッチ挿入損失は、２６×０．６＝１５．６ｄＢである。結合損失は、２．５ｄＢ（ファイバイン）＋２．５ｄＢ（ファイバアウト）＝５ｄＢとして取得される。レーザから受光器までの損失は、３ｄＢのパッチコード損失とリンク損失との和として取得され、それは、２３．６ｄＢである。

図５は、フォトニックパケットファブリックの上述の実施形態において使用されることができる、Ｇ_N×Ｇ_Nスイッチファブリック５００の実施形態を示す。例えば、複数のＰ個のＧ_N×Ｇ_Nスイッチファブリック５００は、コアスイッチファブリック４２０を形成することができる。Ｇ_N×Ｇ_Nスイッチファブリック５００は、Ｇ×Ｎ個の入力と、Ｇ×Ｎ個の出力とを有する、Ｇ×Ｇスイッチ５１０である。Ｇ個の入力の各々は、Ｎ×１（ファンイン）スイッチを通じて、Ｎ個のＴＯＲに接続され、Ｇ個の出力の各々は、１×Ｎ（ファンアウト）スイッチを通じて、Ｎ個のＴＯＲに接続される。Ｇ×Ｇスイッチ５１０のためのアーキテクチャの実施形態の例は、ＥＤＢを伴うハイブリッド拡張ベネス（ＨＤＢＥ）であり、ＥＤＢステージは、クロストーク抑制を伴う、２×２強化拡張バンヤン（ＥＤＢ）である。Ｎ＝８、Ｇ＝８の場合、例えば、左側において、ファブリック５００は、８×１ ＳｉＰセル５０１からなる端の列を備え、８×１ ＳｉＰセル５０１は、対応する１×２ ＳｉＰセル５０２に結合される。１×２ ＳｉＰセル５０２の各々は、２×２ ＳｉＰセル５０３からなる第２の列にも結合される。２×２ ＳｉＰセル５０３からなる第２の列は、強化された２×２ ＳｉＰセル５０４からなる中央の列に結合される。強化された２×２ ＳｉＰセル５０４は、２×２ ＳｉＰセル５０４内の２つの経路の間のクロストークを抑制するＥＤＢ構成で配置される。ファブリック５００の右側における残りの列は、左側に対して鏡像となる（反対の順序および向きに配置された）類似のチップを備える。

上述の実施形態は、シリコンフォトニック技術を使用して実施される、バッファなしの空間スイッチを提供する。実施形態のファブリックは、アレイ導波路回折格子（ＡＷＧ）および光−電気−光（ＯＥＯ）変換に依存することなく、コンパクトなまたは小さいＳｉＰチップを使用する。そのようなわけで、本明細書で提示されるアーキテクチャは、他のスイッチファブリックアーキテクチャと比較して、より低い電力消費、ならびにより小さいフットプリントおよび重量を有することが予想される。例えば、チップは、フォトニックスイッチカード内で垂直および／または水平に配置および組織化されることができる。ＰＩＵおよびコアスイッチファブリックは、様々な実施では、例えば、単一のカードもしくはチップ上において、または複数の相互接続されたカードもしくはチップ上において、フォトニック導波路またはファイバを通じて接続されることができる。さらに、本明細書のアーキテクチャは、設計において、小さいＳｉＰチップを使用して、例えば、多数のチップからなるスタックによって、最大で数ペタビット／ｓまでスケーラブルであることができる。２８Ｇおよび５６Ｇレートというレートを有する電子的ドメインのシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）と比較して、１００Ｇ、２００Ｇ、４００Ｇというより高いレートが、達成されることができる。

図６は、時計回りリングスイッチファブリック２２０および反時計回りリングスイッチファブリック２２１などのリングスイッチファブリック内における、最大トラバーサル（ｔｒａｖｅｒｓａｌ）距離を示している。リングスイッチファブリック内にＮ個のノードを仮定すると、対にされたリング（時計回りおよび反時計回り）の２つのセットが存在するので、交換の一例においてトラバースされる最大のノードは、Ｎ／２−１＝３である。例えば、ノード１から６、７、または８へのトラフィックは、反時計回りリングを使用し、ノード１から２、３、４、または５へのトラフィックは、時計回りリングを使用する。多くの時計回りおよび多くの反時計回りリング（Ｐ≧４）の使用は、適切なアルゴリズムの助けを借りて、またトラバーサル距離がＮ／４−１＝１になるように、ＰＩＵを他のノードに接続することによって、最大空間再使用を可能にする。したがって、スループットは、容量に等しくなる。

図７は、リングフォトニックスイッチファブリックにおける空間再使用を示している。スイッチのために１つのインターフェースが存在するが、６個のノードのいずれかまたはすべてが、他のノードに同時に送信を行うことができる。例えば、ノード１は、ノード２に送信し、ノード２は、ノード３に送信し、ノード３は、ノード４に送信し、ノード４は、ノード５に送信し、ノード６は、ノード１に送信する。空間再使用を使用することによってスループットを最大化するために、送信元ＴＯＲから送信先ＴＯＲにデータを送信するためにどのリングが使用されるかを決定するためのリング割り当てアルゴリズムがある。リング割り当てアルゴリズムは、２つの主要な因子、すなわち、公平性およびスループット最大化を考慮する。リング割り当てアルゴリズムは、送信元ＴＯＲから送信先ＴＯＲまでのより良い経路を最適に選択するための、スイッチコントローラのスケジューリング方式の一部とすることができる。

図８は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための構築ブロックの実施形態を示している。各ＴＯＲまたはスーパＴＯＲ８１０（ＴＯＲの集まり）は、コアフォトニックスイッチファブリック８２０への（ＰＩＵの１×Ｐスイッチ８０７を通した）Ｍ個のインターフェースを有する。Ｍ＝Ｎ＝Ｐ＝Ｇ＝８（ここで、ＮはＰＩＵ当たりのＴＯＲの数であり、ＭはＴＯＲ当たりのインターフェースの数であり、Ｇはスイッチのサイズであり、ＰはＰＩＵの数である）場合、ＰＩＵ当たりの容量は、Ｎ×Ｍ×１００Ｇ＝６．４Ｔｂである。８個のＰＩＵの場合、容量は、８×６．４＝５１．２Ｔｂになる。Ｍ×Ｐ＝６４個のスイッチプレーンを用いる場合のスループットは、６４×０．８Ｔｂ＝５１．２Ｔｂである。

図９は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための集中型制御アーキテクチャ９００の実施形態を示している。アーキテクチャ９００では、ＴＯＲ９１０（またはスーパＴＯＲ）は、コアスイッチファブリック９２０の１つを使用して、データを任意のＴＯＲ９１０に送信することができる。コアスイッチファブリック９２０は、（示されるように）Ｎ×Ｎスイッチファブリック、またはリングスイッチファブリックとすることができる。中央コントローラ９３０は、任意の利用可能なスイッチファブリック９２０上において、タイムスロットを各ＴＯＲ９１０に割り当てる。パケットまたは（多くのパケットの集まりである）ラッパが、各タイムスロットにおいて送信される。例えば、リングスイッチファブリックのケースでは、空間再使用を最大化するために、タイムスロット割り当ては、送信元と送信先との間の距離に基づくことができる。中央コントローラ９３０は、ＰＩＵ９０５と関連付けられたＰＩＵコントローラ９１５、およびコアスイッチファブリック９２０と関連付けられたスイッチコントローラ９２１と通信することができる。ＰＩＵコントローラ９１５は、ＴＯＲ９１０からの／へのデータを交換するために、要求、グラント、および同期情報を中央コントローラ９３０とやり取りすることができる。中央コントローラ９３０は、コアスイッチファブリック９２０内におけるデータの交換を決定するために、スイッチコントローラ９２１とも通信することができる。コントローラ間の通信は、ＴＯＲ９１０間の交換されるデータの経路から分離されている。すべての着信データ送信を同期させることによって、より単純な制御が達成されることもできる。コントローラは、それぞれのスイッチ要素に接続されるかまたはスイッチ要素とともに同じチップ内に埋め込まれる、任意の適切な処理チップ（例えば、ＣＰＵ）であってよい。

集中型制御アーキテクチャ９００の機能は、２つのレイヤ制御、すなわち、（中央コントローラ９３０による）マスタレイヤ、ならびに（ＰＩＵコントローラ９１５およびスイッチコントローラ９２１による）ローカルレイヤを含む。集中型コントローラ９３０は、スイッチ同期および競合スケジューリングを提供する。集中型コントローラ９３０は、各タイムスロットのための同期パルスを送信し、各タイムスロットの開始時に、ＴＯＲ９１０からの送信を求める要求を処理する。要求は、アウトオブバンド（データ帯域とは異なる周波数帯域）とすることができる。各ＴＯＲ９１０からの要求は、待ち行列の先頭のパケット（またはラップ）のためのＴＯＲの送信先アドレスである。集中型コントローラ９３０は、次のタイムスロットのために様々なスイッチ上においてタイムスロットを割り当て、その後、（例えば、タイムスロットの中ほどにおいて）グラント（ｇｒａｎｔ）をＴＯＲに送信する。したがって、次のタイムスロットのために、シリコンフォトニックチップスイッチの接続マップが構成される。

ＰＩＵコントローラ９１５の機能は、ラップまたはフォトニックフレームを作成することを含む。ＰＩＵコントローラ９１５は、イントラグループ接続か、それともインターグループ接続かを決定する。インターグループ接続のケースでは、ＰＩＵコントローラ９１５は、電子機器を使用して、フレームを記憶する。ＰＩＵコントローラ９１５は、各タイムスロットの開始時に、要求をアウトオブバンドで（データ周波数帯域の外で）送信し、タイムスロットの中ほどで、グラントが中央コントローラ９３０から到着したかどうかを監視する。グラントが存在する場合、ＰＩＵコントローラ９１５は、フレームを待ち行列から取り除き、次のタイムスロットにおける送信のために、フレームをフォトニックフレームに変換する。グラントが受信されない場合、ＰＩＵコントローラ９１５は、要求を再送信する。イントラグループ接続のケースでは、ＰＩＵコントローラ９１５は、ＰＩＵ内のローカル８×８ ＳｉＰスイッチを通じて、フレームを送信先ＴＯＲに送信する。

図１０は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャのための分散型制御アーキテクチャ１０００の実施形態を示している。アーキテクチャ１０００では、ＴＯＲ１０１０（またはスーパＴＯＲ）は、コアスイッチファブリック１０２０のいずれかを使用して、データを任意のＴＯＲ１０１０に送信することができる。コアスイッチファブリックは、（示されるように）Ｎ×Ｎスイッチファブリック、またはリングスイッチファブリックとすることができる。メインコントローラ１０３０は、ＰＩＵ１００５と関連付けられたＰＩＵコントローラ１０１５、およびコアスイッチファブリック１０２０と関連付けられたスイッチコントローラ１０２１と通信して、任意の利用可能なスイッチファブリック１０２０上においてタイムスロットを各ＴＯＲ１０１０に協力して割り当てる。パケットまたはラッパが、各タイムスロットにおいて送信される。例えば、リングスイッチファブリックのケースでは、空間再使用を最大化するために、タイムスロット割り当ては、送信元と送信先との間の距離に基づくことができる。様々なコントローラは、また、ＴＯＲ１０１０からの／へのデータをコアスイッチファブリック１０２０を通じて交換するために、要求、グラント、および同期情報を互いにやり取りする。メインコントローラ１０３０の機能は、他のコントローラ間のそのような通信を調整することである。ＰＩＵコントローラ１０１５およびスイッチコントローラ１０２１は、直接的な通信を通じて、および／またはメインコントローラ１０３０を通じて、互いに協力することによって、様々な交換決定および必要とされる要求を行う。コントローラは、それぞれのスイッチ要素に接続されるかまたはスイッチ要素とともに同じチップ内に埋め込まれる、任意の適切な処理チップ（例えば、ＣＰＵ）であってよい。

図１１は、ＰＩＣスイッチを使用するフォトニックパケットファブリックアーキテクチャを操作する方法の実施形態を示している。ステップ１１１０において、ＰＩＵは、ＰＩＵに直接的に光学的に結合された送信元ＴＯＲまたはＴＯＲのグループ（スーパＴＯＲ）から、光信号の形態で、データ（例えば、パケット）を受信する。ステップ１１２０において、やはりＰＩＵに直接的に結合された送信先ＴＯＲ（またはスーパＴＯＲ）に、データが送信されるかどうかの決定が、（例えば、コントローラによって）行われる。データがＰＩＵに直接的に結合された送信先ＴＯＲ宛てである場合、ステップ１１３０において、データは、ＰＩＵにおけるローカルＮ×Ｎ ＳｉＰスイッチを介して、送信先ＴＯＲに交換され、または送付される。ローカルＮ×Ｎ ＳｉＰスイッチは、送信元ＴＯＲおよび送信先ＴＯＲの両方に結合される。あるいは、送信先ＴＯＲが、ＰＩＵに直接的に結合されていない場合、ステップ１１４０において、データまたはパケットは、ＰＩＵにおけるローカル１×ＰまたはＮ×Ｐ ＳｉＰスイッチを介して、ＰＩＵに光学的に結合された、コアスイッチファブリック（例えば、リングスイッチファブリックまたはＧ_N×Ｇ_Nスイッチファブリック）に送信される。具体的には、コアスイッチファブリックが選択されるのは、コアスイッチファブリックが、第２のＰＩＵに光学的に結合され、第２のＰＩＵが、送信先ＴＯＲに直接的に結合されていると決定されたときである。ステップ１１５０において、第２のＰＩＵは、第２のＰＩＵにおけるローカル１×ＰまたはＮ×Ｐ ＳｉＰスイッチを介して、データを選択されたコアスイッチファブリックから送信先ＴＯＲに交換し、または送付する。

いくつかの実施形態が、本開示において提供されたが、開示されたシステムおよび方法は、本開示の主旨または範囲から逸脱することなく、多くの他の特定の形態で具体化されることが理解されるべきである。本例は、例示的なものと見なされ、制限的なものと見なされるべきではなく、本明細書で与えられた詳細に限定されることは、意図されていない。例えば、様々な要素または構成要素は、別のシステムにおいては組み合わされことがあり、もしくは統合され、またはある特徴は、省かれ、もしくは実施されないことがある。

加えて、様々な実施形態において分離また独立したものとして説明および図説された技法、システム、サブシステム、および方法は、本開示の範囲から逸脱することなく、他のシステム、モジュール、技法、または方法と組み合わされ、または統合されてよい。結合もしくは直接的に結合され、または互いに通信するものとして示され、または説明された他のアイテムは、いくつかのインターフェース、デバイス、または介在構成要素を通じて、電気的であるか、機械的であるか、それともその他であるかに関わらず、間接的に結合され、または通信してよい。変更、置換、および改変の他の例は、当業者によって確認可能であり、本明細書で開示された主旨および範囲から逸脱することなく、行われることができる。

Claims (24)

1. 光パケットを交換するための光スイッチであって、
   Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは整数である、該Ｎ×Ｎ ＳｉＰスイッチと、
   １対Ｐインターフェース間に接続を提供する複数の１×Ｐ ＳｉＰスイッチであって、Ｐは整数である、該複数の１×Ｐ ＳｉＰスイッチと
   を備えたことを特徴とする光スイッチ。
2. 前記Ｎ×Ｎ ＳｉＰスイッチはＮ個のトップオブラックスイッチ（ＴＯＲ）の各々を互いに接続し、各１×Ｐ ＳｉＰスイッチはＰ個のコアフォトニックベーススイッチをＮ個のＴＯＲに接続したことを特徴とする請求項１に記載の光スイッチ。
3. 各コアフォトニックベーススイッチは前記光スイッチを含むＧ個の類似の光スイッチに接続され、ここで、Ｇは整数であることを特徴とする請求項２に記載の光スイッチ。
4. 前記コアフォトニックベーススイッチおよび前記光スイッチのうちの少なくともいくつかはチップ上に集積され、前記コアフォトニックベーススイッチおよび前記光スイッチは前記チップ上に埋め込まれた導波路を通じて接続されたことを特徴とする請求項３に記載の光スイッチ。
5. 前記コアフォトニックベーススイッチおよび前記光スイッチは、光ファイバを通じて光学的に結合されたことを特徴とする請求項３に記載の光スイッチ。
6. 前記コアフォトニックベーススイッチはＧ_N×Ｇ_N ＳｉＰスイッチを含み、各Ｇ_N×Ｇ_Nスイッチは、Ｇ個の入力とＧ個の出力とを有するＧ×Ｇ ＳＩＰスイッチであり、Ｇ個の入力の各々は、Ｎ×１スイッチを通じてＮ個のＴＯＲに接続され、Ｇ個の出力の各々は、１×Ｎスイッチを通じてＮ個のＴＯＲに接続されたことを特徴とする請求項３に記載の光スイッチ。
7. 前記コアフォトニックベーススイッチはＮ×Ｎ ＳｉＰスイッチを備えたことを特徴とする請求項２に記載の光スイッチ。
8. 前記Ｎ個のＴＯＲの各々は、Ｍ個のインターフェースを通じて前記光スイッチのＭ個の１×Ｐ ＳｉＰスイッチに接続され、ここで、Ｍは整数であることを特徴とする請求項２に記載の光スイッチ。
9. 前記コアフォトニックベーススイッチはリングベース光スイッチを備えたことを特徴とする請求項２に記載の光スイッチ。
10. 前記リングベース光スイッチは、時計回りリングベース光スイッチおよび対応する反時計回りリングベース光スイッチの複数の対を備えたことを特徴とする請求項９に記載の光スイッチ。
11. 前記リングベース光スイッチの各々は、Ｇ個のノードを通じて前記光スイッチを含むＧ個の類似の光スイッチに接続され、光パケットにＧ／２−１の最大トラバーサル距離を与え、ここで、Ｇは整数であることを特徴とする請求項９に記載の光スイッチ。
12. 前記リングベース光スイッチの総数量は、空間再使用を増加させるように、または前記リングベース光スイッチ内部において光パケットに約１の最大トラバーサル距離を与えるように、決定されたことを特徴とする請求項９に記載の光スイッチ。
13. 前記リングベース光スイッチのうちの各リングベース光スイッチは、
    前記光スイッチを含む複数の光スイッチに接続するための複数のノードであって、各ノードは、前記光スイッチのうちの対応する光スイッチに結合された１×Ｎ ＳｉＰスイッチおよびＮ×１ ＳｉＰスイッチの対と、１×Ｎ ＳｉＰスイッチおよびＮ×１ ＳｉＰスイッチの前記対に結合された２×２ ＳｉＰスイッチとを備える、該複数のノードと、
    前記ノードを横断してリング状に配置され、前記２×２ ＳｉＰスイッチを通じて１×Ｎ ＳｉＰスイッチおよびＮ×１ ＳｉＰスイッチの前記対に結合された、光経路の対と
    を備えたことを特徴とする請求項９に記載の光スイッチ。
14. 光経路の前記対は、光ファイバの対および光導波路の対のうちの１つであることを特徴とする請求項１３に記載の光スイッチ。
15. 前記１×Ｎ ＳｉＰスイッチおよび前記Ｎ×１ ＳｉＰスイッチは、１×２ ＳｉＰスイッチのｌｏｇＮレベルのカスケードであり、前記２×２ ＳｉＰスイッチは、１×２ ＳｉＰスイッチおよび２×１ ＳｉＰスイッチの対であることを特徴とする請求項１３に記載の光スイッチ。
16. 光パケットを交換するための光スイッチであって、
    Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは整数である、該Ｎ×Ｎ ＳｉＰスイッチと、
    Ｎ対Ｐインターフェース間に接続を提供するＮ×Ｐ ＳｉＰスイッチであって、Ｐは整数である、該Ｎ×Ｐ ＳｉＰスイッチと
    を備えたことを特徴とする光スイッチ。
17. 前記Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のトップオブラックスイッチ（ＴＯＲ）の各々を互いに接続し、前記Ｎ×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチを前記Ｎ個のＴＯＲに接続したことを特徴とする請求項１６に記載の光スイッチ。
18. 前記Ｎ個のＴＯＲの各々は、Ｍ個のインターフェースを通じてＭ個のＮ×Ｐ ＳｉＰスイッチに接続され、ここで、Ｍは整数であることを特徴とする請求項１７に記載の光スイッチ。
19. 各コアフォトニックベーススイッチは、前記光スイッチを含むＧ個の類似の光スイッチに接続され、ここで、Ｇは整数であることを特徴とする請求項１７に記載の光スイッチ。
20. 光パケットを交換するための光スイッチであって、
    Ｎ対Ｎインターフェース間に接続を提供するＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチであって、Ｎは整数である、該Ｎ×Ｎ ＳｉＰスイッチと、
    各々がＭ対Ｐインターフェース間に接続を提供するＮ個のＭ×Ｐ ＳｉＰスイッチであって、ＰおよびＭは整数である、該Ｎ個のＭ×Ｐ ＳｉＰスイッチと
    を備えたことを特徴とする光スイッチ。
21. 前記Ｎ×Ｎ ＳｉＰスイッチは、Ｎ個のトップオブラックスイッチ（ＴＯＲ）の各々を互いに接続し、前記Ｎ個のＭ×Ｐ ＳｉＰスイッチは、Ｐ個のコアフォトニックベーススイッチを前記Ｎ個のＴＯＲに接続したことを特徴とする請求項２０に記載の光スイッチ。
22. 各コアフォトニックベーススイッチは、前記光スイッチを含むＧ個の類似の光スイッチに接続され、ここで、Ｇは整数であることを特徴とする請求項２１に記載の光スイッチ。
23. フォトニック集積回路（ＰＩＣ）スイッチを用いた光スイッチ構造を動作させる方法であって、
    フォトニックインターフェースユニット（ＰＩＵ）において、トップオブラックスイッチ（ＴＯＲ）から、光パケットを受信するステップと、
    前記光パケットが前記ＰＩＵに直接的に結合された送信先ＴＯＲを有するかどうかを決定するステップと、
    前記送信先ＴＯＲが前記ＰＩＵに直接的に結合されていると決定した場合、前記ＰＩＵのＮ×Ｎシリコンフォトニック（ＳｉＰ）スイッチを通じて、前記光パケットを前記送信先ＴＯＲに送信することと、および前記送信先ＴＯＲが前記ＰＩＵに直接的に結合されていると決定した場合、前記ＰＩＵの１×Ｐ ＳｉＰスイッチを通じて、前記光パケットを前記送信先ＴＯＲに結合されたコアフォトニックベーススイッチに送信することと、のうちの１つを実行するステップであって、ＮおよびＰは整数である、該ステップと
    を備えたことを特徴とする方法。
24. 前記光パケットを前記コアフォトニックベーススイッチから前記送信先ＴＯＲに結合された第２の光スイッチに送信するステップと、
    前記第２の光スイッチの１×Ｐ ＳｉＰスイッチを通じて、前記光パケットを前記送信先ＴＯＲに送信するステップと
    をさらに備えたことを特徴とする請求項２３に記載の方法。

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