JP2017514645A - 超音波撮像圧縮方法及び装置 - Google Patents

Abstract

単一チップの超音波撮像ソリューションを実装するために、データ帯域幅を減少させるための受信信号パスにおいてオンチップ信号処理が採用されてよく、受信されたチャネルすべてについてのデータをデジタルデータストリームとしてオフチップに移動させるための出力データモジュールが使用されてよい。受信された信号をオンチップでデジタル化することにより、高度なデジタル信号処理をオンチップで実行することができるため、単一の半導体基板上での超音波撮像システム全体の完全統合が可能になる。受信された信号をオンチップでデジタル化することにより、超音波処理及び／又は事前処理のオンチップ統合も可能になり、オフチップ計算の負担が減少する。標準的な市販の出力インターフェースの帯域幅要件に従ったデジタルデータストリームとしてデータをオフチップに転送することを容易にするデータ圧縮アーキテクチャが開示される。【選択図】図８

Description

関連出願の相互参照
[0001] 本開示は、２０１４年４月１８日に出願された「ＵＬＴＲＡＳＯＮＩＣ ＩＭＡＧＩＮＧ ＣＯＭＰＲＥＳＳＩＯＮ ＭＥＴＨＯＤＳ ＡＮＤ ＡＰＰＡＲＡＴＵＳ」という名称の米国仮特許出願第６１／９８１，４９１号の米国特許法第１１９条（ｅ）の下での利益を主張し、その全体が参照により本開示に組み込まれる。

[0002] 本開示の態様は、超音波撮像デバイス及び方法に関する。

[0003] 従来の超音波スキャナは、一般的に、個別のトランスデューサ及び制御電子回路を含む。制御電子回路は、典型的には、トランスデューサと統合されるのではなく、むしろ、別個に形成され収納されている。

[0004] 医療用に使用される超音波トランスデューサプローブは、典型的には、医療用の超音波画像を生成するのに必要とされるため、大量のデータを生成する。所望の画像の品質及び複雑性が高くなればなるほど、典型的には、必要なデータの量が多くなる。典型的には、データは、ケーブル布線を使用して、トランスデューサプローブから、別個に収納された制御電子回路へ転送される。

[0005] 本開示は、超音波トランスデューサベースの撮像装置を使用して取得されたデータのオンチップ圧縮のためのアーキテクチャの種々の態様について詳述する。いくつかの実施形態では、オンチップ信号処理（例えば、データ圧縮）は、例えば、データ帯域幅を減少させるために、受信信号パスにおいて採用され得る。例えば、本明細書に記述されているいくつかのオンチップ圧縮アーキテクチャは、市販のインターフェース（例えば、ＵＳＢ３．０、ＵＳＢ３．１、ＵＳＢ２．０、Ｔｈｕｎｄｅｒｂｏｌｔ、Ｆｉｒｅｗｉｒｅ等）を使用して圧縮データがデジタルデータストリームとしてオフチップに転送され得る程度まで、完全なリアルタイム３Ｄ超音波撮像データを圧縮するように構成され得る。受信された信号のオンチップでのデジタル化により、高度なデジタル信号処理をオンチップで実行することができるため、単一の半導体基板上での超音波撮像システム全体の完全な又は事実上完全な統合が可能になる。いくつかの実施形態では、完全な「超音波システムオンチップ」ソリューションが提供される。

[0006] いくつかの実施形態は、超音波トランスデューサ要素から出力される信号を処理するための方法に関する。この方法は、超音波トランスデューサ要素と同じ半導体ダイ上に統合された構成要素により、超音波トランスデューサ要素から出力される信号を圧縮することによって圧縮信号を生成することを備え、圧縮信号は、データストリームとして半導体ダイの外へ送信されるように構成される。

[0007] いくつかの実施形態は、チップと統合された超音波トランスデューサのアレイによって生成される複数の超音波信号のオンチップ圧縮を実行することを備える方法に関する。

[0008] いくつかの実施形態は、半導体ダイ上に統合された少なくとも１つの超音波トランスデューサ要素と、半導体ダイ上に統合され、少なくとも１つの超音波トランスデューサ要素から出力された信号を圧縮するように構成された圧縮回路と、を備え、圧縮信号は、データストリームとして半導体ダイの外へ送信されるように構成される、超音波デバイスに関する。

[0009] いくつかの実施形態は、半導体ダイ上に統合された少なくとも１つの超音波トランスデューサ要素と、半導体ダイ上に統合され、少なくとも１つの超音波トランスデューサ要素から出力された信号に少なくとも部分的に基づいて、画像再構成プロセスの少なくとも一部を実行するように構成された画像再構成回路と、を備える超音波デバイスに関する。

[0010] いくつかの実施形態は、チップと統合された少なくとも１つの超音波トランスデューサから出力された信号に少なくとも部分的に基づいて、オンチップ画像再構成プロセスの少なくとも一部を実行することを備える方法に関する。

[0011] いくつかの実施形態は、超音波トランスデューサ要素から出力される信号を処理するための方法に関する。この方法は、超音波トランスデューサ要素と同じ半導体ダイ上に統合された構成要素により、少なくとも１つの超音波トランスデューサ要素から出力された信号に少なくとも部分的に基づいて、画像再構成プロセスの少なくとも一部を実行することを備える。

[0012] いくつかの実施形態は、半導体ダイ上に統合され、撮像信号を生成するように構成された少なくとも１つの超音波トランスデューサ要素と、超音波デバイスの複数の撮像の動作モードを生成するように構成された制御回路と、半導体ダイ上に統合され、選択された撮像の動作モードに少なくとも部分的に基づいて、複数の圧縮方式のうちの１つを利用して撮像信号を圧縮するように構成された圧縮回路と、を備える超音波デバイスに関する。

[0013] いくつかの実施形態は、少なくとも１つの超音波トランスデューサ要素から出力される信号を処理するための方法に関する。この方法は、少なくとも１つの超音波トランスデューサ要素を備える超音波デバイスの撮像の動作モードを決定することと、決定された（例えば、プログラムされた）撮像の動作モードに少なくとも部分的に基づいて、選択された複数の圧縮方式のうちの１つを使用して超音波デバイスによって記録されたデータを圧縮することと、を備える。

[0014] 上述の概念及び以下でより詳細に記述する追加の概念の組み合わせはすべて（ただし、そのような概念が相互に矛盾しないという条件で）、本明細書で開示されている本発明の主題の一部であると考えられることを理解されたい。

[0015] 開示される技術の種々の態様及び実施形態を、以下の図面を参照して説明する。図面は必ずしも原寸に比例していないことを理解されたい。複数の図面に出現する項目は、それら項目が出現するすべての図面において同じ参照番号で示される。

[0016] 本開示の実施形態による超音波撮像デバイスの例示的なアーキテクチャのブロック図である。 [0017] 本開示のいくつかの実施形態による、追加の構成要素と統合される場合の図１Ａの例示的なアーキテクチャを示す。 [0018] 本開示のいくつかの実施形態によって使用されるアレイ内の超音波トランスデューサ要素の個々に制御可能なモジュールの配置の概略図である。 [0019] 本開示のいくつかの実施形態による、少なくともいくつかのデジタル処理構成要素がオフチップに位置付けられる代替的な例示的アーキテクチャを示す。 [0020] 本開示のいくつかの実施形態によって使用され得る時間利得補償回路についての例示的なアーキテクチャを示す。 [0021] 本開示のいくつかの実施形態で組み込まれ得るデータ削減回路についての例示的なアーキテクチャを示す。 [0022] 図５に示されているデータ削減回路のデジタル処理ブロック内のデータ削減についての例示的なアーキテクチャを示す。 [0023] 本開示のいくつかの実施形態によって使用され得るカスケード積分櫛形回路（ｃａｓｃａｄｅ ｉｎｔｅｇｒａｔｉｎｇ ｃｏｍｂ ｃｉｒｃｕｉｔ）についての例示的なアーキテクチャを示す。 [0024] 本開示のいくつかの実施形態によってデータ削減を実行するための例示的な回路を示す。 [0025] 本開示のいくつかの実施形態によって４分の１への直交ダウンサンプリングを実行するための例示的な回路を示す。 [0026] 本開示のいくつかの実施形態によって４分の１への直交ダウンサンプリングを実行するための代替回路を示す。 [0027] 本開示のいくつかの実施形態によって４分の１への直交ダウンサンプリングを実行するための代替回路を示す。 [0028] 本開示のいくつかの実施形態によって４分の１への直交ダウンサンプリングを実行するための代替回路を示す。 [0029] 本開示のいくつかの実施形態によって使用され得る多相フィルタについての例示的なアーキテクチャを示す。 [0030] 本開示のいくつかの実施形態によってデータ削減を提供し得る論理演算装置についての例示的なアーキテクチャを示す。 [0031] 本開示のいくつかの実施形態によって統合型逆投影技術を使用する画像形成についての例示的なアーキテクチャを示す。 [0032] 本開示のいくつかの実施形態によって統合型逆投影技術を使用する画像形成についての代替的なアーキテクチャを示す。 [0033] 本開示のいくつかの実施形態によってアンサンブル圧縮を実行するための例示的なアーキテクチャを示す。 [0034] 本開示のいくつかの実施形態によってストリーミングアドレス指定可能遅延を使用してダイナミックフォーカスを実行するための例示的なアーキテクチャを示す。 [0035] 本開示のいくつかの実施形態によって、超音波トランスデューサアレイを動作させるための例示的なプロセスのフローチャートである。

[0036] 出願人らは、従来の超音波スキャナのトランスデューサと制御回路を統合しないことが求められる一因は、大量のデータが、超音波トランスデューサプローブによって収集され、超音波画像の生成に使用されることにあることが分かった。これに応じて、出願人らは、そのような大量のデータを減少させ又は他の方法で取り扱いながら、それでもなお好適な品質で所望の超音波画像タイプの生成を可能にするために好適なデバイス構成及び技術が、コンパクトな形態で超音波トランスデューサ及び制御電子回路を有する統合型超音波デバイスの獲得を容易にすると分かった。本開示は、高度な撮像用途のために十分堅牢なデータを提供しながら、独自の費用対効果が大きいスケーラブルな統合型データ圧縮アーキテクチャを提供してデータ帯域幅を減少させることにより、この問題に対処する。このため、本開示の態様は、統合型超音波トランスデューサ（例えば、ＣＭＯＳ超音波トランスデューサ）及び回路を有する単一基板超音波デバイスと一緒に使用され得るアーキテクチャを提供する。

[0037] したがって、本開示のいくつかの態様は、完全デジタル方式の超音波フロントエンドと同じダイ上に作製された超音波トランスデューサアレイを直接統合した状態で、堅牢性が高く高度に統合された「超音波システムオンチップ」を提供することによって、超音波画像処理の最先端を推し進める新型の装置、システム、及び方法を提供する。ここでいう「同じダイ上に作製された／統合された」とは、同じ基板上に統合されたこと、又は３Ｄチップ実装技術で統合された１つ以上の積層ダイを使用して統合されたことを意味する。本開示のいくつかの態様によれば、これらのアーキテクチャは、独立データを維持するデジタル化チャネルへの十分なアクセスを可能して、高機能の画像形成及び／又は処理アルゴリズムを実行するために最新式の既製の計算プラットフォームを使用することを容認し得る。少なくともいくつかの実施形態では、ほんの一例として、本明細書に記述されているデータ削減及び取り扱いのためのデバイス及び技術を使用して、高解像度の３Ｄ容積撮像を実行し得る。

[0038] 図１Ａは、本開示の種々の態様を具現化する統合型超音波デバイス１００の一例である。示されているように、デバイス１００は、送信（ＴＸ）制御回路１０４、アナログ受信（ＲＸ）回路１０３、受信（ＲＸ）圧縮回路１３０、及び受信（ＲＸ）バッファメモリ１４０を含む半導体ダイ１１２上に形成された複数の回路を含む。これらの回路は、各々、１つ以上の追加回路を含み得る。例えば、ＴＸ制御回路１０４は、ＴＸ波形発生器、ＴＸパラメータ及び制御レジスタ、音響要素のアレイを駆動するアナログパルサ回路、並びに／又は遅延波形分布関数を実装する回路を含み得る。

[0039] 図１Ｂは、図１Ａで示された要素を含み、追加の要素が半導体ダイ１１２上に組み込まれている、図１Ａの超音波デバイス１００を示す。例えば、図１Ｂにおけるデバイス１００は、１つ以上のトランスデューサ配置（例えば、アレイ）１０２、タイミング及び制御回路１０８、並びに電源管理回路１１８を追加で含む。

[0040] アナログＲＸ回路１０３は、複数の超音波トランスデューサ要素から出力される信号を処理するアナログ信号チェーン構成要素を含み得る。超音波トランスデューサ要素の超音波トランスデューサは、任意の好適なタイプでよく、いくつかの実施形態では、容量性微細加工超音波トランスデューサ（ｃａｐａｃｉｔｉｖｅ ｍｉｃｒｏｍａｃｈｉｎｅｄ ｕｌｔｒａｓｏｕｎｄ ｔｒａｎｓｄｕｃｅｒ（ＣＭＵＴ））であり、これは、電子産業を現在牽引しているのと同じ半導体製造工場において高品質な超音波トランスデューサを作製することを可能にし得る。そのようなＣＭＵＴは、集積回路と同じ基板（例えば、シリコン基板）内及び／又は上に形成され得る。

[0041] １つの態様においては、アナログＲＸ回路１０３は、複数の行（例えば、４つの行）を含み得る。各行は、超音波トランスデューサアレイ内のセンサの全列ごとに複数のアナログ信号チェーン要素（例えば、１４４個の要素）を含み得る。いくつかの実施形態では、アナログＲＸ回路１０３内の１つ以上の構成要素（例えば、自動利得制御構成要素）は、撮像される対象物内の異なる深さから受信される信号を補償する時間利得補償（ｔｉｍｅ ｇａｉｎ ｃｏｍｐｅｎｓａｔｉｏｎ（ＴＧＣ））回路１６０によって（例えば、信号が受信されるタイミングに基づいた可変利得を提供することによって）制御され得る。ＴＧＣ回路１６０は、以下で説明するＲＸ補償回路１３０の一部として含まれ得る。ＴＧＣ回路１６０についての例示的なアーキテクチャについては、図４に関して、以下でより詳細に記述する。

[0042] ＲＸ圧縮回路１３０は、アナログＲＸ回路１０３からの出力を処理するための回路を含み得る。いくつの実装においては、ＲＸ圧縮回路１３０は、以下でより詳細に記述するように、アナログＲＸ回路１０３から受信されたデータのデータ帯域幅を減少させるように構成された回路を含み得る。例えば、処理されたデータを所望のデータレートでオフチップに送信できるように、フィルタリング、平均化、サンプリング、デシメーティング、及び／又は他の技術を使用することによって、受信されたデータを処理してオンチップ圧縮を提供するように構成された回路を、ＲＸ圧縮回路１３０は含み得る。ＲＸ圧縮回路１３０は、データ圧縮を実行するためのアナログ及び／又はデジタル構成要素を含んでよく、実施形態は、この圧縮回路の特定の態様を実装するのに、アナログアーキテクチャを使用するか、デジタルアーキテクチャを使用するか、又はアナログ構成要素とデジタル構成要素の組み合わせを使用するかに基づいて限定されない。例えば、以下でより詳細に記述するデジタルミキシング回路は、代替的に、アナログヘテロダイニング回路を使用して実装されれば、同等の機能を提供し得る。加えて、チャネル合計、動的遅延、及び周波数フィルタリングを含むがこれらに限定されない他の特徴は、デジタル及び／又はアナログ構成要素を使用して実装されてよく、実施形態は、この点において限定されない。

[0043] ＲＸ圧縮回路１３０は、ＲＸ制御及びパラメータレジスタを含む他の構成要素も含み得る。加えて、ＲＸ圧縮回路１３０は、ＲＸ圧縮回路１３０によって処理されるデジタル信号を圧縮するために少なくとも部分的に使用され得るダイ１１２上に統合されている少なくとも１つのマイクロプロセッサ（図示せず）と関連付けられ得る。

[0044] ＲＸバッファメモリ１４０は、以下でさらに詳細に記述するように、データをオフチップに送信する前に、ＲＸ圧縮回路１３０の出力を一時的に記憶するように構成され得る。

[0045] ＲＸ圧縮回路１３０の一部としていくつかの実施形態に含まれる構成要素も示されている。上記のように、本開示のいくつかの実施形態は、データ圧縮アーキテクチャを提供して、最大データ帯域幅を有する出力インターフェース１１４と互換性があるデータレートのデータストリームとして半導体ダイ１１２からデータを転送することを容易にする。いくつかの実施形態では、このデータストリームは、シリアルデータストリームであり得る。ＲＸ圧縮回路１３０（本明細書では「圧縮回路」とも呼ばれる）の構成要素は、１つ以上のデータ圧縮技術を使用してデータ圧縮を提供するように構成され得る。これらのデータ圧縮技術の例は、本明細書に記述されている。ＲＸ圧縮回路１３０は、示されているように、ＲＸ制御回路１０６及び信号調節／処理回路１１０を含む。ＲＸ制御回路１０６は、さらに、アナログＲＸ回路１０３のアナログ信号チェーン要素から受信されたデータを処理するように構成されたデータ削減回路１３２を含む。データ削減回路１３２は、以下でより詳細に記述するが、画像再構成プロセスの少なくとも一部を実行する前に信号にデータ圧縮を実行するように構成された回路を含み得る。いくつかの実施形態では、データ削減回路１３２及びバッファメモリ１４０の間の任意選択のデータパスによって表されるように、データ削減回路１３２の少なくともいくつかの出力が、信号調節／処理回路１１０によってさらに処理されることなく、バッファメモリ１４０に提供され得る。

[0046] 示されている例では、データ削減回路１３２は、アナログ圧縮回路、アナログデジタル変換器（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ（ＡＤＣ））、及びデジタル圧縮回路を含み得る。ＡＤＣは、例えば、１０ビット、１、５、１０、又は２０メガサンプル／秒（ｍｅｇａ−ｓａｍｐｌｅｓ ｐｅｒ ｓｅｃｏｎｄ（Ｍｓｐｓ））、４０Ｍｓｐｓ、５０Ｍｓｐｓ、又は８０ＭｓｐｓのＡＤＣを含み得る。このＡＤＣは、代替的に、１ビット、４ビット、１６ビット、又は２０ビットを含むがこれに限定されない任意の所望の解像度を有し得る。使用され得るＡＤＣの例示的なタイプは、逐次近似レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ（ＳＡＲ））ＡＤＣ、フラッシュＡＤＣ、パイプラインＡＤＣ、シグマデルタＡＤＣ、マルチスロープＡＤＣ、及び時間インターリーブ方式ＡＤＣを含むがこれらに限定されない。いくつかの実施形態では、ＡＤＣは、受信された信号の中心周波数より低いレートでサンプリングを実行し、これにより、関連データのエイリアシングを実行し得る。

[0047] データ削減回路１３２において処理を受けた後、すべてのＲＸ制御回路１０６（この数は、この例では、チップ上のトランスデューサ要素の数と等しいか、その数より少ない）の出力は、信号調節／処理回路１１０内のマルチプレクサ（ＭＵＸ）１４２へ送信され得る。いくつかの実施形態では、ＲＸ制御回路の数は、チップ上のトランスデューサ要素の数と異なってよく、本開示の実施形態は、この点において限定されない。ＭＵＸ１４２は、種々のＲＸ制御回路１０６からのデジタルデータを多重化し、ＭＵＸ１４２の出力は、例えば１つ以上の出力ポート１１４を介してダイ１１２からデータを出力する前に、信号調節／処理回路１１０内のデジタル信号処理ブロック１５０へ任意選択で提供され得る。いくつかの実施形態は、ＭＵＸ１４２を含まなくてよく、ＲＸ制御回路１０６からの出力は、デジタル信号処理ブロック１５０へ直接提供されてよく、及び／又は、チップの外へ送信される前にバッファ１４０内に記憶されてよい。

[0048] 示されているように、デジタル信号処理ブロック１５０は、画像再構成プロセスの少なくとも一部を実行するように構成された画像形成回路１３４を含み、画像形成回路１３４の出力は、さらに処理及び／又は表示をするためにオフチップに出力され得る。デジタル信号処理ブロック１５０は、画像形成回路１３４の出力を操作して、追加のデータ圧縮を提供する後処理回路１３６も含み得る。本開示の実施形態によって超音波撮像装置の一部として半導体ダイ１１２上に形成され得るデータ削減回路１３２、画像形成回路１３４、及び後処理回路１３６の各々についての例示的なアーキテクチャについては、以下でより詳細に記述する。以下でより詳細に記述するいくつかの実施形態では、デジタル信号処理ブロック１５０の全部又は一部は、オフチップで形成されてよく、１つ以上のＲＸ制御回路１０６からのデータは、信号調節及び処理回路１１０による処理なしに、バッファメモリ１４０に記憶されてよい。

[0049] 以下でより詳細に説明するように、ＲＸ圧縮回路１３０内の種々の構成要素は、受信された信号から波形を分離するが、そうでない場合は、データリンク又は別の方法を介してダイ１１２から出力されるデータの量を減少させるように機能し得る。この結果、そのような要素を含むことで、さらに、いくつかの実施形態による「超音波オンチップ」ソリューションが容易になり及び／又は高度化され得る。

[0050] 図１Ｂに示されている実施形態において、例示されている構成要素はすべて、単一の半導体ダイ１１２上に形成されているか、３Ｄ実装技術を使用して複数の積層統合型ダイ上に形成される。しかし、代替的な実施形態において、例示されている要素のうちの１つ以上が、代わりにオフチップに位置付けられてもかまわないことを理解されたい。これについては、図３に関連して以下でより詳細に記述する。加えて、例示されている例は、ＴＸ制御回路１０４及びＲＸ制御回路１０６の両方を示すが、代替的な実施形態においては、ＴＸ制御回路１０４のみ、又はＲＸ制御回路１０６のみが採用され得る。例えば、そのような実施形態は、１つ以上の送信専用デバイス１００を使用して音響信号を送信し、１つ以上の受信専用デバイス１００を使用して、超音波で撮像される対象物を通じて送信された又はこの対象物によって反射された音響信号を受信する、という環境において採用され得る。

[0051] 図２は、その上に形成された複数の超音波回路モジュール２０４を含む基板２０２を備える超音波デバイス１００の一実施形態を示す。示されているように、超音波回路モジュール２０４は、複数の超音波要素２０６を備え得る。１つの超音波要素２０６は、複数の超音波トランスデューサ２０８を備え得る。そのようなモジュラー設計は、任意の所望のサイズ又は配置へのアーキテクチャのスケーラビリティを可能にする。

[0052] 例示されている実施形態において、基板２０２は、７２行及び２列を有するアレイとして配置された１４４個のモジュールを備えている。しかし、超音波デバイス１００の１つの基板は、任意の好適な数の超音波回路モジュール（例えば、少なくとも２つのモジュール、少なくとも１０個のモジュール、少なくとも１００個のモジュール、少なくとも１０００個のモジュール、少なくとも５０００個のモジュール、少なくとも１０，０００個のモジュール、少なくとも２５，０００個のモジュール、少なくとも５０，０００個のモジュール、少なくとも１００，０００個のモジュール、少なくとも２５０，０００個のモジュール、少なくとも５００，０００個のモジュール、２つ〜１００万個のモジュールなど）を備えてよく、この超音波回路モジュールは、任意の好適な数の行及び列を有するモジュールの二次元アレイとして配置されても、任意の他の好適な方法で配置されてもよいことを理解されたい。

[0053] 例示されている実施形態において、各モジュール２０４は、２つの行及び３２個の列を有するアレイとして配置された６４個の超音波要素を備えている。しかし、１つの超音波回路モジュール２０４は、任意の好適な数の行及び列を有する超音波要素の二次元アレイとして又は任意の他の好適な方法で配置され得る任意の好適な数の超音波要素（例えば、１つの超音波要素、少なくとも２つの超音波要素、少なくとも４つの超音波要素、少なくとも８つの超音波要素、少なくとも１６個の超音波要素、少なくとも３２個の超音波要素、少なくとも６４個の超音波要素、少なくとも１２８個の超音波要素、少なくとも２５６個の超音波要素、少なくとも５１２個の超音波要素、２つ〜１０２４個の要素など）を備え得ることを理解されたい。

[0054] 例示されている実施形態において、各超音波要素２０６は、４つの行及び４つの列を有する二次元アレイとして配置された１６個の超音波トランスデューサを備えている。しかし、１つの超音波要素２０６は、任意の好適な数の行及び列を有する二次元アレイ（正方形又は長方形）として又は任意の他の好適な方法で配置され得る任意の好適な数の超音波トランスデューサ（例えば、１つ、少なくとも２つ、少なくとも４つ、少なくとも１６個、少なくとも２５個、少なくとも３６個、少なくとも４９個、少なくとも６４個、少なくとも８１個、少なくとも１００個、１つ〜２００個の間など）を備え得ることを理解されたい。あるいは、この超音波トランスデューサは、六角形のアレイ、三角形のアレイ、及び斜め格子を含むがこれらに限定されない任意の他の好適な幾何学的アレイで配置されてもかまわない。

[0055] 各超音波回路モジュール２０４は、１つ以上の超音波要素に加えて回路を備えたり、回路と関連付けられたりされ得る。例えば、１つの超音波回路モジュールは、１つ以上の波形発生器（例えば、２つの波形発生器、４つの波形発生器など）、コード化回路、及び復号化回路を含むがこれらに限定されない、音波の送信に関連付けられた回路を備え得る。いくつかの実施形態では、超音波回路モジュールの全部又は一部は、追加で又は代替的に、任意の他の好適な回路を備えるか、そのような回路に関連付けられ得る。例えば、いくつかの実施形態では、各モジュール２０４は、上記で簡単に記述されており、以下でより詳細に記述されるように、アナログ信号チェーン要素及びデジタル信号処理要素を含むがこれらに限定されない受信側構成要素と関連付けられ得る。

[0056] いくつかの実施形態では、各モジュールは、８つの受信チャネルを含んでよく、８つの受信チャネルは、各々、以下でより詳細に記述するように、単一のタイミング及び制御回路と、又は時間利得補償を含むがこれに限定されない他の制御要素と関連付けられ得る。加えて、各モジュールは、モジュールの受信チャネルから信号を出力するためにアナログ及び／又はデジタル信号処理を実行する複数の構成要素と関連付けられ得る。例えば、そのような構成要素は、メモリ、乗算回路、及び加算回路など、アナログ受信チェーンの構成要素及びデジタル信号処理回路の構成要素を含み得るがこれらに限定されない。

[0057] いくつかの実施形態では、基板と統合され及び超音波回路モジュール間でデータが流れることができるように超音波回路モジュールを互いに接続するように構成されたモジュール相互接続回路を、超音波デバイスは備え得る。例えば、デバイスモジュール相互接続回路は、隣接する超音波回路モジュール間の接続性を提供し得る。このようにして、超音波回路モジュールは、デバイス上の１つ以上の他の超音波回路モジュールにデータを提供し、及び／又はこれらのモジュールからデータを受信するように構成され得る。

[0058] 例示されている構成要素間のうちの１つ以上の要素の間での通信は、数多くの方法のいずれかで実行され得ることを理解されたい。いくつかの実施形態では、例えば、統一ノースブリッジによって採用されるものなど、１つ以上の高速バス（図示せず）を使用して、高速チップ内通信又は１つ以上のオフチップ構成要素との通信を可能にし得る。いくつかの実施形態では、相互接続ネットワークを使用して、１つ以上のモジュールを接続し得る。例えば、シフトレジスタリング型通信ネットワークを使用してよく、その場合、近隣のモジュールが、このネットワークを介して互いに通信する。

[0059] いくつかの実施形態では、タイミング及び制御回路１０８は、例えば、デバイス１００における他の要素の動作を同期及び調節するのに使用されるタイミング及び制御信号すべての生成を担当し得る。示されている例では、タイミング及び制御回路１０８は、入力ポート１１６へ供給される単一のクロック信号ＣＬＫによって駆動される。このクロック信号ＣＬＫは、例えば、オンチップの回路構成要素のうちの１つ以上を駆動するのに使用される高周波クロックであり得る。いくつかの実施形態では、クロック信号ＣＬＫは、例えば、信号調節／処理回路１１０内の高速シリアル出力デバイス（図１Ｂには示されていない）を駆動するために使用される１．５６２５ＧＨｚもしくは２．５ＧＨｚクロック、又はダイ１１２上の他のデジタル構成要素を駆動するために使用される２０ＭＨｚ、４０ＭＨｚ、又は２００ＭＨｚ（あるいは、他の好適な速度の）クロックでよく、タイミング及び制御回路１０８は、ダイ１１２上の他の構成要素を駆動するために、必要に応じて、クロックＣＬＫを分周又は逓倍し得る。他の実施形態において、（上記で参照されているものなど）異なる周波数の２つ以上のクロックは、オフチップのソースからタイミング及び制御回路１０８へ別個に供給され得る。

[0060] 示されている例において、１つ以上の出力ポート１１４は、信号調節／処理回路１１０の１つ以上の構成要素によって生成されたデータストリームを出力し得る。そのようなデータストリームは、例えば、ダイ１１２上に統合された１つ以上のＵＳＢ２．０モジュール、１つ以上のＵＳＢ３．０モジュール、１つ以上のＵＳＢ３．１モジュール、１つ以上のＴｈｕｎｄｅｒｂｏｌｔモジュール、１つ以上のＦｉｒｅＷｉｒｅモジュール、及び／又は１つ以上のギガビット（例えば、１０ＧＢ、４０ＧＢ、もしくは１００ＧＢ）イーサネットモジュールによって生成され得る。いくつかの実施形態では、出力ポート１１４上で生成された信号ストリームは、１つのクラウドサービス、１つ以上のコンピュータ、１つのタブレット、及び／又は１つのスマートフォンを含むがこれ（ら）に限定されない電子デバイスへの入力として提供されることができる。信号ストリームを受信する１つ以上の電子デバイスは、数値、一次元画像、二次元画像、三次元画像、及び／又はトモグラフィック画像を生成及び／又は表示し得る。いくつかの実施形態では、出力ポート１１４上に出力される信号ストリームは、図３に関連して以下で記述するように、追加の処理のために、１つ以上の追加のオフチップ回路に提供され得る。

[0061] （以下でさらに詳細に説明するように）画像再構成能力が信号調節／処理回路１１０に組み込まれる実施形態において、アプリケーションの実行のために利用可能な処理力及びメモリを限定的な量しか有していないスマートフォン又はタブレットなど、比較的低電力なデバイスでも、出力ポート１１４からのデータストリームのみを使用して画像を表示することができる。信号調節／処理回路１１０に含まれ得る高速シリアルデータモジュール及び他の構成要素の例については、以下でより詳細に記述する。画像再構成プロセスの少なくとも一部をオンチップで実行し、その画像再構成プロセスの少なくとも一部の出力を、データリンクを使用してオフチップに送信することは、本開示のいくつかの実施形態によって、いろいろな程度の処理力を有する広範囲にわたる外部表示デバイスと一緒に使用できる統合型「超音波オンチップ」ソリューションを容易にし得る特徴の１つである。

[0062] 種々の実施形態において、各ＲＸ制御回路１０６は、単一のトランスデューサ、単一のトランスデューサ要素内の２つ以上のトランスデューサのグループ、トランスデューサのグループを１つ備える単一のトランスデューサ要素、１つのモジュール内の２つ以上のトランスデューサ要素のグループ、２つ以上のトランスデューサ要素を備える単一のモジュール、１つのアレイ１０２内の２つ以上のモジュール、又はトランスデューサの全体アレイ１０２と関連付けられ得る。

[0063] 図１Ｂに示されている例において、アレイ１０２内のトランスデューサごとに別個のＲＸ制御回路１０６があるが、タイミング及び制御回路１０８及び信号調節／処理回路１１０は各々、１つの事例しかない。したがって、そのような実装においては、タイミング及び制御回路１０８は、ダイ１１２上のＲＸ制御回路１０６の組み合わせすべての動作の同期及び調節を担当してよく、信号調節／処理回路１１０は、ダイ１１２上のすべてのＲＸ制御回路１０６からの入力の取り扱いを担当してよい。あるいは、ダイ１１２は、複数のタイミング及び制御回路１０８を含んでよく、その場合、各タイミング及び制御回路は、ダイ上のＲＸ制御回路の組み合わせのサブセットの動作の同期及び調節を担当する。

[0064] 上記のように、いくつかの実施形態では、図１Ｂに関係して上述した受信パスデジタル信号処理電子回路の少なくとも一部は、超音波オンチップアーキテクチャのサイズを減少させるために、超音波デバイス１００の電力消費量を減少させるために、又は１つ以上のオフチッププロセッサを使用して高度な画像再構成能力を提供することを含むがこれに限定されない任意の他の理由のために、オフチップに実装され得る。

[0065] 図３は、受信パスデジタル信号処理回路の一部がオフチップに実装される超音波デバイス１００の例示的な実施形態を示す。例示された実施形態において、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）３００は、デバイス１００の、基板１１２上に実装された部分に接続される。ＦＰＧＡ３００は、図１Ｂに示される実施形態において実行されていたように、上述の信号処理動作を少なくともいくつか実行するように構成される。例えば、バッファメモリ１４０から撮像データを受信し及び受信された撮像データに画像再構成又は任意の他の好適な動作を実行するように構成された処理ユニット３１０を、ＦＰＧＡ３００は含み得る。加えて、ＦＰＧＡ３００は、超音波デバイス１００の、基板１１２上に統合された部分へ制御データを送信するように構成され得る。この制御データは、送信制御回路１０４、並びに／又はアナログＴＸ回路１０４、アナログＲＸ回路１０３、及びＲＸ制御回路１０６を含むがこれらに限定されない受信側回路の動作を制御する制御パラメータを含み得る。ＦＰＧＡ３００は、さらに、上記のように、表示をする及び／又はさらに処理をするために任意の好適なデバイスへ送信をするために、処理された撮像データを出力インターフェース３１４へ送るように構成され得る。出力ポート１１４を使用して、ダイ１１２とＦＰＧＡ３００の間でデータを転送するには、任意の好適なデータインターフェースを使用してよく、本開示の実施形態は、この点において限定されない。いくつかの実施形態では、オフチップで受信パスデジタル回路の少なくとも一部を提供するために、ＦＰＧＡ３００に加えて、又は、ＦＰＧＡ３００の代替として、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ（ＤＳＰ））、埋め込み型コントローラ、又は任意の他のデジタル論理回路が使用され得る。

[0066] 上記のように、いくつかの実施形態では、ＲＸ制御回路１０６は、アナログ可変利得増幅器（ａｎａｌｏｇ ｖａｒｉａｂｌｅ ｇａｉｎ ａｍｐｌｉｆｉｅｒ（ＶＧＡ））のデジタル制御を提供して、超音波トランスデューサ要素からの信号出力を処理するように構成された時間利得補償（ＴＧＣ）回路１６０を含み得る。ＴＧＣ回路１６０は、撮像される対象物内の異なる深さから受信される信号を（例えば、ＶＧＡを制御して、異なる時間に受信された信号について可変の利得を提供することによって、）補償する。

[0067] １つの実施形態において、ＶＧＡからの出力はメモリに記憶され、ＶＧＡ値は、ＴＧＣ回路更新レートでメモリから読み取られる。図４は、本開示のいくつかの実施形態によって使用され得るＴＧＣ回路１６０のアーキテクチャ例であって、ＴＧＣ回路の更新レートでメモリからＶＧＡ値を読み取る上述の実施形態よりも、必要なメモリ及びプログラミング語が少なくて済むアーキテクチャ例を例示する。例示されているＴＧＣ回路１６０は、深さの浅い方から受信される信号と比較して深さの深い方から受信される信号を増幅するアナログ可変利得増幅器を制御する多段加算制御回路として実装される。ＴＧＣ回路１６０は、加算器４１０及び遅延要素４２０を含む制御回路要素を含む。

[0068] いくつかの実施形態では、ＴＧＣ回路１６０は、区分的多項式（すなわち、複数の多項式セグメントによって構成される）により可変利得増幅器についての補正利得プロファイルをモデル化するように構成され得る。利得プロファイルは、複数の超音波トランスデューサ要素から出力される複数の信号を整合するように、（ユーザによって手動で、及び／又は自動的に）設計され得る。区分的多項式モデルは、三次多項式モデルを含むがこれに限定されない任意の次数であり得る。１つの区分的多項式をモデル化するための１つの実装は、図４に示されているように、３段階の積分回路を使用する。他の次数の多項式は、これより多い又は少ない段階を使用して同じように実装できる。いくつかの実施形態では、区分的多項式は、可変入力更新レートを使用してモデル化される。ここで、可変入力更新レートは、可変利得増幅回路を制御するための制御信号を更新するレートである。制御信号を更新するための例示的な入力更新レートは、１００ｋＨｚ〜１．２５ＭＨｚの間の範囲の更新レートを含むか、又は１００ｋＨｚ未満から、チップ上のＡＤＣの更新レート（例えば、５０ＭＨｚ）までの範囲の更新レートを含む他の好適な値を含み得る。いくつかの実施形態では、制御信号の更新の間の間隔が均一でないため、可変入力更新レートになる。計算更新レート及び出力更新レートを含む他の更新レートは、内部レジスタに基づいてよく、一定（例えば、５０ＭＨｚ、１００ＭＨｚ、又は２００ＭＨｚ）でも可変でもかまわない。特に、多項式係数を更新するための計算更新レートは、固定でも可変でもかまわない。任意の好適な入力、計算、及び出力の更新レートが、代替的に使用され得ることを理解されたい。

[0069] いくつかの実施形態では、ＴＧＣ回路１６０によって提供される可変利得プロファイルのパラメータ化は、区分的多項式関数が動的に計算され得るように、かつ、選択された撮像モード及び／又は撮像用途に基づいて異なってプログラムされ得るように、プログラム可能であり得る。例えば、区分的多項式関数の複数のセグメントをプログラムするために、パラメータ（例えば、ｘ０、ｙ０、ｚ０、及び期間）は、ＴＧＣ曲線評価中に動的に変更されて、以降の多項式セグメントを実現し得る。いくつかの実施形態では、（期間パラメータを含む）すべてのパラメータは、多項式関数の区分的セグメントごとにプログラムされ得る。あるいは、パラメータのサブセット（すなわち、すべてより少ない）は、セグメントごとに動的に変更され得る。例えば、１つの実装において、ａ０パラメータのみが、多項式セグメントの間で変更される。いくつかの実施形態では、（例えば、８つの受信チャネルを備える）各モジュールは、単一のＴＧＣ回路１６０と関連付けられ得る。あるいは、複数のＴＧＣ回路は、各モジュールと関連付けられてよく、実施形態は、この点において限定されない。

圧縮の例示的なタイプ
[0070] 本開示のいくつかの実施形態により提供される超音波撮像デバイスは、上述のように、品質の高い画像を提供するために、超音波トランスデューサ要素のアレイを使用して、大量の超音波データを記録する。この大量のデータを処理し、及び最大データ帯域幅を有する出力データインターフェースモジュールを使用して、受け入れ可能なレートでオフチップにデータを転送するために、いくつかの実施形態は、オンチップ回路を採用して、オフチップにデータを送信する前に、超音波トランスデューサ要素からのデータを圧縮する。このため、オンチップデータ圧縮要素を含むことにより、いくつかの実施形態による「超音波オンチップ」ソリューションがさらに容易になり及び／又は高度化され得る。

[0071] いくつかの実施形態では、超音波撮像アプリケーションの動作の撮像目標及び／又はモードに応じて、異なるタイプの圧縮が選択され得る。例えば、使用される異なるタイプ又は異なる量の圧縮は、少なくとも部分的に、特定の撮像用途にとって受け入れ可能な画像品質によって決まる。本開示の実施形態によって実装され得るオンチップ圧縮の例は、スペクトル圧縮、開口圧縮、励振圧縮、アンサンブル圧縮、エントロピー圧縮、信号値圧縮、及び選択的省略圧縮を含むがこれらに限定されない。これらの圧縮の各々について、以下でより詳細に記述する。

[0072] スペクトル圧縮は、受信された音響信号の周波数成分を操作することによってデータを圧縮する。スペクトル圧縮は、スペクトル帯域幅の大きさを縮小して、所望の画像解像度を達成するのに必要なだけの帯域幅にする。スペクトル圧縮の例は、直交復調及びフィルタリング処理付きダウンサンプリングを含むがこれらに限定されない。直交復調及びフィルタリング処理付きダウンサンプリングの各々については、以下でより詳細に記述する。

[0073] 開口圧縮は、音響信号のクロスレンジ帯域幅を限定して、所望の横方向画像解像度を達成するのに必要なだけの帯域幅にする。開口圧縮の例は、以下にさらに詳細に記述するフィルタリング処理付きダウンサンプリング及び他のフィルタリング技術を含むがこれらに限定されない。

[0074] 励振圧縮は、励振間の冗長情報をまとめて圧縮するという独自の方法で励振を組み合わせることによって、データを圧縮する。励振圧縮の非限定的な例は、励振から１つの画像を形成することである。ここでは、すべての励振が１つの画像再構成内に圧縮されている。

[0075] アンサンブル圧縮は、関連情報を計算することによってアンサンブル撮像におけるデータの冗長性を減少させる。アンサンブル圧縮の非限定的な例は、以下でより詳細に記述するドップラー処理である。ここでは、複数の画像が単一の複素速度及び出力再構成プロファイル内に圧縮される。

[0076] エントロピー圧縮は、データ通信がオフチップで提供されると、データ通信において冗長な情報を減少させる。フレームごとに全データをコード化するのではなく、フレーム間の相違をコード化することは、エントロピー圧縮の非限定的な例である。

[0077] 信号値圧縮は、信号全体の特性（例えば、出力、最大値、分散）に関して所望の対象に対応する値までデータを減少させる。信号値圧縮の非限定的な例は、特性付けプロセスのために、信号内の合計出力を計算する圧縮回路、及び受信された音響信号についての飛行時間を決定する圧縮回路を含む。

[0078] 選択的省略圧縮は、フルセットのデータからデータを選択的に省略することによってデータの量を減少させる。選択的省略圧縮の非限定的な例は、以下でより詳細に記述する再量子化、及びスパース開口撮像（ｓｐａｒｓｅ ａｐｅｒｔｕｒｅ ｉｍａｇｉｎｇ）を含む。

[0079] 超音波要素のアレイから受信された音響データ信号の圧縮を実行するためのオンチップ回路については、以下でより詳細に記述するが、この回路は、上記圧縮のタイプのうちの１つ以上を実行するように実装され得る。いくつかの実施形態では、データ信号は、１つ以上の操作パラメータ要件に従ってオフチップに送信されるように圧縮され得る。例えば、いくつかの実施形態では、圧縮されたデータ信号は、４ギガビット／秒と等しいか、これより小さいレートで、又は何か他の好適なレートで、データストリームとして半導体ダイから送信され得るように、圧縮される。いくつかの実施形態では、データ信号は、１よりも小さいが２分の１よりは大きくなるように圧縮され得る。いくつかの実施形態では、データ信号は、２分の１以下でかつ４分の１よりは大きくなるように圧縮され得る。いくつかの実施形態では、データ信号は、４分の１以下でかつ１０分の１よりは大きくなるように圧縮され得る。いくつかの実施形態では、データ信号は、１０分の１以下でかつ２０分の１よりは大きくなるように圧縮され得る。いくつかの実施形態では、データ信号は、２０分の１以下でかつ１００分の１よりは大きくなるように圧縮され得る。いくつかの実施形態では、データ信号は、１００分の１以下でかつ１０００分の１よりは大きくなるように圧縮され得る。いくつかの実施形態では、データ信号は、１０００分の１以下でかつ１００００分の１よりは大きくなるように圧縮され得る。任意の好適な量の圧縮を代替的に使用してもよく、圧縮量についての上記範囲は、例示的な目的でのみ提供されていることを理解されたい

[0080] いくつかの実施形態では、超音波撮像装置は、複数の撮像モード（例えば、２Ｄ、３Ｄ）で動作するように構成可能であってよく、使用される（圧縮なしを含む）圧縮のタイプ及び／又は量は、少なくとも部分的に、超音波撮像装置の特定の動作モードによって決まり得る。例えば、異なる量のデータを生成するために、異なる動作モードをプログラムしてもよく、使用される圧縮のタイプ及び／又は量は、特定の動作モードが選択されたときに生成されるデータが出力インターフェース３１４と互換性がある所望のレートでオフチップに提供され得るように、少なくとも部分的に、その生成されるデータの量に基づいてよい。生成されるデータの量は、異なる動作モードに使用される圧縮のタイプ及び／又は量を決定する１つの要因であり得るが、選択された動作モードに使用する圧縮のタイプ及び／又は量を決定するときに、他の要因を、追加で又は代替的に、考慮し得ることを理解されたい。例えば、特定の撮像用途のための画像品質要件が考慮され得る。

[0081] 超音波撮像装置についての動作モードの選択は、任意の好適な方法で実施され得る。例えば、いくつかの実施形態では、超音波撮像装置は、入力インターフェース２００を介してオフチップから受信されたモード選択信号（ＭＯＤＥ）に応じて複数の撮像モードのうちの１つで動作し得る。あるいは、超音波撮像装置は、撮像の動作モードを記憶するように構成されたオンチップメモリを含んでよく、（圧縮なしを含む）圧縮の量及び／又はタイプは、オンチップメモリに記憶された撮像の動作モードに少なくとも部分的に基づいて決定されてもよい。

[0082] 加えて、圧縮は、信号処理チェーン内の異なる段階でデータに適用され得る。以下でさらに詳細に記述するように、受信信号処理チェーンにおけるデータ圧縮は、画像再構成の前、画像再構成中、及び／又は画像再構成後に、実行され得る。画像再構成が部分的に又は全面的にオフチップで実行される実施形態においては、データ圧縮のためのオンチップアーキテクチャは、以下でより詳細に記述する画像形成前圧縮技術のうちの１つ以上に限定され得る。これらの段階の各々で圧縮を提供するための技術例及び代表的アーキテクチャを本明細書に記載する。

例示的な画像再構成前圧縮アーキテクチャ
[0083] オンチップデータ圧縮は、画像再構成プロセスの少なくとも一部を実行する前に達成され得る。例えば、要素の全アレイを使用して取得／処理されるフルセットの測定値より少ない、超音波トランスデューサ要素のアレイからの複数の測定値を、選択的に取得及び／又は処理することによって、圧縮は達成され得る。数が減少した測定値を使用する圧縮は、任意の好適な方法で実装され得る。いくつかの実施形態では、測定値の数の減少は、測定値の数を減少させる超音波トランスデューサ要素についてのコード化方式の選択を含む。例えば、測定値の数を減少させるために、モディファイドアダマール行列又は擬似ランダム行列などのコード化行列と関連付けられたコード化方式が使用され得る。これらのタイプのコード化方式では、各要素に送られる信号には、要素の位置及びフレーム番号に基づいて１、０、又は−１が乗算される。所与の要素についての一連の重み付けが、アダマール行列又は擬似ランダム行列の列と等しくなるように（各要素は、典型的には、一意の列を所有する）、重みが選択される。

[0084] いくつかの実施形態では、画像再構成前データ圧縮は、上述のデータ削減回路１３２の一部として含まれるオンチップ圧縮回路構成要素を使用することによっても達成され得る。図５は、各ＲＸ制御回路１０６のデータ削減回路１３２（例えば、図１Ｂ及び図３参照）内に含まれ得る構成要素のブロック図を示す。図５に示されているように、データ削減回路１３２は、アナログデータ圧縮技術を実行するように構成されたアナログ処理ブロック５１０を含み得る。例えば、アナログ処理ブロック５１０は、入力信号ｘ（ｎ）をフィルタリングする低域通過フィルタ（ｌｏｗ−ｐａｓｓ ｆｉｌｔｅｒ（ＬＰＦ））を含み得る。アナログ処理ブロック５１０におけるＬＰＦは、入力信号のアンチエイリアシングを提供し得る。いくつかの実施形態では、例えば、ＬＰＦは、５ＭＨｚ程度、１０ＭＨｚ程度、２５ＭＨｚ程度、又は５０ＭＨｚ程度のカットオフ周波数を有する二次低域通過フィルタを含み得る。しかし、他の実装が可能であり、考えられる。例えば、アナログ処理ブロックは、高域通過フィルタ、バンドパスフィルタ、又は入力信号ｘ（ｎ）を処理するための任意の他の好適なアナログ構成要素を、追加で又は代替的に、含み得る。例えば、いくつかの実施形態は、次のアナログ構成要素のうちの１つ以上を含み得る：増幅器、信号結合器、アッテネータ、ミキサ、及びアナログ遅延回路。上記のように、本明細書に記述する、アナログ構成要素を使用して実装されるデータ削減機能は、少なくとも部分的に、デジタル構成要素を使用して代替的に実装されてもよく、その逆も可能であり、実施形態は、特定のデータ削減機能を実装するのに使用されるのが、アナログ構成要素か、デジタル構成要素か、又はアナログ構成要素とデジタル構成要素の組み合わせかに基づいて限定されない。

[0085] データ削減回路１３２は、示されているように、アナログ信号（又は、代替的にアナログ信号のフィルタリングされた、又は別の方法で処理されたバージョン）をデジタル表現へ変換するように構成されたアナログデジタル変換器（ＡＤＣ）５１２も含む。例えば、ＡＤＣ５１２は、１０ビット、２０Ｍｓｐｓ、４０Ｍｓｐｓ、５０Ｍｓｐｓ、８０ＭｓｐｓのＡＤＣ、又は任意の他の好適なＡＤＣを含み得る。使用され得るＡＤＣの例示的なタイプは、逐次近似レジスタ（ＳＡＲ））ＡＤＣ、フラッシュＡＤＣ、パイプラインＡＤＣ、シグマデルタＡＤＣ、マルチスロップＡＤＣ、及び時間インターリーブ方式ＡＤＣを含むがこれらに限定されない。

[0086] 信号は、ＡＤＣ５１２によってデジタル表現に変換された後、データ削減回路１３２のデジタル処理ブロック５１４へ送信される。デジタル処理ブロック５１４は、例えば、１つ以上のデジタル信号処理アーキテクチャを使用して、取得された信号のデジタル表現のデータ帯域幅を減少させるように構成され得る。例えば、デジタル信号処理アーキテクチャは、以下でより詳細に記述するように、直角復調、ダウンサンプリング、直交サンプリング、フィルタリング処理付きダウンサンプリング、カスケード積分櫛形（ｃａｓｃａｄｅ ｉｎｔｅｇｒａｔｉｎｇ ｃｏｍｂ（ＣＩＣ））フィルタリング、受信開口フィルタリング、多相フィルタリング、再量子化、及びパルス圧縮を含むがこれらに限定されない１つ以上のデータ削減技術を実行するように構成され得る。

[0087] 上記のように、いくつかの実施形態は、超音波トランスデューサ要素によって受信された大量のデータを、出力インターフェースモジュールの限定された帯域幅と互換性があるレートでオフチップに送信できるように、データ圧縮の段階を１つ以上提供するデジタル信号処理構成要素を含む。そのような圧縮は、いくつかの実施形態による超音波オンチップソリューションを容易にする。いくつかの実施形態では、データ圧縮の段階のうちの１つ以上が、上記のように、超音波デバイスの特定の動作モードに応じて使用可能になったり、使用不可能になったりし得る。

[0088] 図６は、図５で示されているデータ削減回路３１２のデジタル処理ブロック５１４の少なくとも一部についての例示的なアーキテクチャを示す。例示されている実施形態では、デジタル処理ブロック５１４は、スペクトル圧縮の一形態である直交復調（ｑｕａｄｒａｔｕｒｅ ｄｅｍｏｄｕｌａｔｉｏｎ（ＱＤＭ））を実行する。ＱＤＭは、本開示の実施形態により超音波撮像システムによって処理及び記憶されなければならない帯域幅の量を減少させる。特に、ＱＤＭは、受信された信号ｘ［ｎ］のデジタル化バージョンを中心周波数からベースバンドへミックスダウンする。その後、ベースバンド信号は、以下でより詳細に記述するように、低域通過フィルタリングされ、デシメートされ得る。例示されているＱＤＭ回路は、受信された信号から未使用の周波数を削除することによって、損失のない（又は、ほぼ損失のない）帯域幅の削減を可能にし得るため、これ以降に処理され、チップからオフロードされる必要があるデジタルデータの量を大幅に減少させ得る。これらの構成要素により達成される帯域幅削減は、本明細書で記述される「超音波オンチップ」実施形態の実行を容易にする及び／又は改善する助けとなり得る。

[0089] 図６は、ＱＤＭ回路が、複素入力信号ｘ［ｎ］の虚部（Ｉ［ｎ］）及び直交部（Ｑ［ｎ］）についての２つの別個のデータストリームとして実装され得ることを示す。ヘテロダイン回路６１０は、ｃｏｓ（２πｆ_ｃｔ）及びｓｉｎ（２πｆ_ｃｔ）を生成するのに使用され得る数値制御発振器又は任意の他の好適な構成要素を含む。ここで、中心周波数ｆ_ｃは、特定の量の復調を提供するために選択される。復調は、フィルタリングのために、０Ｈｚに中心が置かれるように、又は何らかの所望の周波数範囲によって制限されるように、信号を位相変調し得る。いくつかの実施形態では、ｆ_ｃを、アレイ１０２において使用されるトランスデューサセルの対象となる周波数に整合させることが望ましい場合がある。ヘテロダイン回路６１０からの虚数及び直交データストリームは、さらに、出力の前に、フィルタリング回路６１２及びデシメーション回路６１４によって処理される。フィルタリング回路６１２は、低域通過フィルタリング（ＬＰＦ）を実行するものとして例示されている。しかし、フィルタリング回路６１２では、バンドパスフィルタリング（ｂａｎｄ−ｐａｓｓ ｆｉｌｔｅｒｉｎｇ（ＢＰＦ））及び高域通過フィルタリング（ｈｉｇｈ−ｐａｓｓ ｆｉｌｔｅｒｉｎｇ（ＨＰＦ））など、他のタイプのフィルタリングが代替的に使用され得る。直交復調を提供するための回路アーキテクチャ例について、以下でより詳細に記述する。

[0090] 本開示のいくつかの実施形態では、（例えば、フィルタリング回路６１２については）フィルタリング、及び（例えば、デシメーション回路６１４については）デシメーションを実行するために、カスケード積分櫛形（ＣＩＣ）フィルタアーキテクチャを使用し得る。例えば、厳密な遅延時間インデックスを使用して範囲値を正確に計算するために、そのようなＣＩＣフィルタアーキテクチャを使用し得る。例示的なＣＩＣフィルタを図７に示す。示されているように、ＣＩＣフィルタ７００は、遅延要素７１０及び積分要素７１２を含む。ＣＩＣフィルタは、複数（Ｎ個）の段階を含み、低域通過フィルタとして動作しながら、入力データストリームｘ［ｎ］をデシメートして、出力データストリームｙ［ｎ］を生成する。段階の数を増加すると、通過帯域のドループが増加するが、段階の数を増加すると、画像除去が向上する。いくつかの実施形態では、通過帯域のドループは、ＣＩＣフィルタがデータに適用された後に適用される補償フィルタを使用して、少なくとも部分的に、対処され得る。

[0091] 図８は、本開示のいくつかの実施形態によって、直交復調を含むデジタル信号処理を実行するための例示的な回路を示す。例示されているように、図８の回路は、デジタル処理回路において実装された６段階の処理を含む。任意の数のデジタル処理段階が含まれ得ること、及び図８に示されている６段階の実装は、単に説明のために提供されていることを理解されたい。加えて、超音波撮像デバイスの動作のモードのいくつかは、図８に記述するデジタル信号処理機能の全部ではなく一部を採用して、特定の用途に応じた（圧縮なしを含む）異なる量及び／又は異なるタイプの圧縮を提供し得る。モード選択、及びそれに続くデジタル信号処理構成要素の有効化／無効化は、モード選択のために上述された技術を含むがこれらに限定されない任意の好適な技術を使用して達成され得る。

[0092] 図８に示されているように、受信されたデジタル信号ｘ［ｎ］は、まず、ヘテロダイン回路６１０によって処理される。ヘテロダイン回路６１０は、一対の乗算回路６２０、６２２、正弦波発生器８２４、及び移相要素８２６を含む。ヘテロダイン回路６１０の出力は、低域通過フィルタ（ＬＰＦ）６１２に渡される。図８の例示的なアーキテクチャでは、ＬＰＦ６１２は、積分段階６１２ａ及び櫛形段階６１２ｂを含むカスケード積分櫛形（ＣＩＣ）フィルタの一部として示される。ＬＰＦ６１２には、任意の好適な低域通過フィルタが使用され得るが、好ましくは、ＬＰＦ６１２は、以下にさらに詳細に記述するように、ヘテロダイン回路６１０の乗算演算から高周波画像を除去し、デシメーション回路６１４によって提供されるダウンサンプリングの前に信号をアンチエイリアシングするのに十分であるべきであることを理解されたい。

[0093] 図８の例示的なアーキテクチャでは、ヘテロダイン回路６１０の出力は、ＣＩＣフィルタの積分段階６１２ａに提供される。示されているように、積分段階６１２ａは遅延要素８３０及び加算要素８３２を含む。積分段階６１２ａの出力は、デシメーション回路６１４に渡され、そこで、ダウンサンプリング回路８４０を使用して係数Ｍによって、受信されたデジタル信号をダウンサンプリングする。Ｍ＝２、４、６、８、及び１６によるダウンサンプリングを含むがこれらに限定されない任意の好適な量のダウンサンプリング（Ｍ）が使用され得る。Ｍ＝４のダウンコンバージョンは、入力されたデータの量の半分を生成する（サンプルレートは４分の１だが、データチャネルの数は２倍になる）。

[0094] デシメーション回路６１４の出力は、ＣＩＣフィルタの櫛形段階６１２ｂに渡される。示されているように、櫛形段階６１２ｂは、遅延要素８５０及び減算要素８５２を含む。櫛形段階６１２ｂの出力は、再量子化回路８１６に渡され、ここで、以下でより詳細に記述するように、再量子化回路８６０を使用して、デジタル信号の再量子化が実行される。再量子化回路８１６の出力は、論理演算装置（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ（ＡＬＵ））８１８に渡され、ここで、追加の演算処理を提供する。追加の演算処理の例については、図１４に関して以下でより詳細に記述する。いくつかの実施形態では、ＡＬＵ８１８は、最適化された統合型ＡＬＵであり得る。

[0095] デジタル処理ブロック５１４の出力は、デジタル処理ブロック５１４と同じ基板又は異なる基板上に形成された追加の処理段階（例えば、画像再構成処理）に提供され得る。追加で又は代替的に、デジタル処理ブロック５１４の出力は、バッファメモリに記憶されてよく、さらに処理をするために、出力インターフェースを介して、追加のオフチップ処理構成要素へ提供されてよい。

[0096] 上記のように、いくつかの実施形態では、デジタル処理ブロック５１４は、入力データ信号ｘ［ｎ］の圧縮を提供する任意の好適な数のデジタル信号処理動作を実行するための回路を含んでよく、本開示の実施形態は、この点において限定されない。例えば、１つの実施形態では、デジタル処理ブロック５１４は、直交復調段階、フィルタリング段階、及びデシメーション段階を含んでよく、これらの段階のうちの１つ以上が、特定の撮像用途の要件に基づいて、異なるレベルのデータ圧縮を提供するように構成されてよい。

[0097] 図９は、Ｍ＝４及びフィルタｈ［ｎ］を使用するＱＤＭ回路の例示的な多相アーキテクチャ９００を示す。多相アーキテクチャ９００は、乗算要素９１０及び加算要素９３０を含む。構成要素９２０であるｈ_０［ｎ］、ｈ_１［ｎ］、ｈ_２［ｎ］、及びｈ_３［ｎ］は、フィルタｈ［ｎ］に基づいて決定されるが、まとめて１つの多相フィルタを実装する。フィルタｈ［ｎ］は、クォーターバンドフィルタ、ハーフバンドフィルタ、バンドパスフィルタ、又は高域通過フィルタを含むがこれらに限定されない任意の所望の帯域幅を有し得る。特定のフィルタリングアーキテクチャを選択することにより、データのダウンコンバート中に、異なるナイキストゾーンをサンプリングできる。

[0098] ４分の１レート復調（ｆ_ｃ＝ｆ_ｘ／４）の特殊な場合では、図１０に示されているように、図９の回路の復調部分についてのデジタル回路は簡略化され得る。数値制御発振器（例えば、正弦限波発生器８２４及び移相要素８２６）の代わりになるのが、データストリームの要素を１つおきにサンプリングした後にこれらのサンプルを交互に反転させる回路である。いくつかの実施形態では、（例えば、ｆ_ｓ＊Ｌ／４のレートでクロック制御される）図１０のアーキテクチャは、ｈ［ｎ］＝１のフィルタ係数を使用することにより、さらに簡略化され得る。この結果、ハードウェアを削減できる。そのようなアーキテクチャは、サンプルを合計又は減算して１つの累積和を求めることができる一対のアキュムレータを含み得る。累積和は、所望の構成に基づいて飽和（例えば、クリッピング）したり、ラッピングしたりし得ることを理解されたい。

[0099] 図１０のアーキテクチャ内の乗算器９１０への入力としてのゼロ値サンプルのパターンに起因して、図１０の多相ハーフバンドフィルタを実装する回路は、さらに、図１１に示されているように簡略化され得うる。示されているように、乗算器への入力としてのゼロ値サンプルを削除することによって、フィルタｈ_１［ｎ］及びｈ_３［ｎ］は、信号Ｉ［ｍ］の処理の際に削除されてよく、フィルタｈ_０［ｎ］及びｈ_２［ｎ］は、信号Ｑ［ｍ］の処理の際に削除されてよい。図１２に示されているように、同相（Ｉ）構成要素は、２分の１に入力信号ｘ［ｎ］をダウンサンプリングし、サンプルを１つおきにフリップし、１サンプルだけデータを右シフトすることによって実装され得る。図１２に示されているように半サンプル遅延を導入することによって、直交（Ｑ）構成要素にも、同相構成要素の場合と同じ構造が使用され得る。より具体的には、図１２に示されている半サンプル遅延を実装することによって、フィルタｈ_１［ｎ］及びｈ_３［ｎ］の代わりにフィルタｈ_０［ｎ］及びｈ_２［ｎ］が再使用され得る。あるいは、直交（Ｑ）構成要素ではなく同相（Ｉ）構成要素を処理する際に半サンプル遅延が実装される場合、フィルタｈ_０［ｎ］及びｈ_２［ｎ］の代わりにフィルタｈ_１［ｎ］及びｈ_３［ｎ］が再使用され得る。したがって、デジタル処理ブロック５１４の少なくとも一部は、奇遇サンプラー１２０２、乗算要素１２２０を含む一対のインバータ１２０４、一対の右シフト１２０６、及び半サンプル遅延１２０８を含むデジタルアーキテクチャにおいて実装され得る。データ帯域幅を減少させるためのデータ削減技術は、以下でより詳細に記述するように、Ｍ＞２に対応する値を使用して達成され得る。いくつかの実施形態においてＱＤＭ回路に追加して又はＱＤＭ回路の代わりにデジタル処理ブロック５１４内に含まれ得る追加の構成要素の例については、以下でさらに詳細に記述する。

[0100] 超音波信号のデジタル表現をフィルタリング及びダウンサンプリングするための任意の好適なアーキテクチャは、本開示の態様によって使用され得る。上記の例示的なＱＤＭ回路アーキテクチャに関連して、いくつかの実施形態は、多相フィルタリングアーキテクチャを使用してデータ圧縮を提供し得る。多相フィルタリングの例示的なアーキテクチャ、及びハーフバンドデシメーティングフィルタを使用した実装例について、図１３に関連して以下で記述する。

[0101] 以下でより詳細に説明する図１３は、図９の一般化されたＱＤＭ回路アーキテクチャの同相構成要素上のハーフバンドＦＩＲフィルタアーキテクチャを示す。直交構成要素について同じフィルタ構造を使用するためには、Ｑ構成要素への入力は、乗算器の後に１サンプルだけ進められ、フィルタリングされ、デシメートされた後、ＩとＱを加算される前に４分の１サンプル遅延を適用することによって修正され得る。このアーキテクチャでは、２＊Ｌ−１点対称ハーフバンドフィルタ（すなわち、すべてのｎ≠０についてはｈ［２＊ｎ］＝０となり、すべてｎについてはｈ［ｎ］−ｈ［−ｎ］となるように、ｈ［−（Ｌ−１）］，…，ｈ［Ｌ−１］）と想定される。

[0102] 図１３に示されているように、入力ｘ［ｎ］は、ｆ_ｓのレートで、２つの多相分岐間を切り換える。スイッチ１３０２が下部分岐にアタッチされると、ノード１３１０が、値をラッチし、レジスタ（Ｚ^−１）１３３０がシフトし、カウンタ１３１２が開始される。このアーキテクチャ内の計算ブロックは、ｆ_ｓ＊Ｌ／４のレート（例えば、各乗算を完了するのに１クロックサイクルかかると想定して、２つの入力サイクル内でＬ／２回の乗算を完了するために必要なレート）でクロック制御される。加算器／乗算器の対における加算器１３１４及び乗算器１３１６は、フィルタの対称側同士を組み合わせることによってフィルタリングステップを実行し、その後、対応するフィルタ係数（例えば、ｈ［１］，…，ｈ［Ｌ−１］）１３５０を乗算することによってフィルタリングステップを実行する。加算器／乗算器の対は、フィルタの各タップを繰り返して、多相構成要素をすべて合計する。各乗算の結果は、加算器１３１８及びレジスタ１３２０を備えるアキュムレータに送られる。加算器１３１８は、追加で、論理要素１３４０から値を受信する。カウンタが、ブロック１３７０によって決定されるようにゼロと等しい場合、アキュムレータは、（例えば、Ｌ／２−１の遅延によって実現され得る）適切な中心タップと等しい値で初期化され得る。カウンタ１３１２が、ブロック１３６０によって決定されるようにＬ／２−１に到達した場合、アキュムレータの結果は、フリップフロップ１３９０にラッチされ、ｙ［ｎ］の値が出力される。

[0103] 本開示のいくつかの実施形態による「超音波オンチップ」ソリューションを容易にし、及び／又は、高度化するデータ圧縮の追加モード又は代替モードを提供するために、復調回路、フィルタリング回路、及びダウンサンプリング回路に加えて、他のデジタル回路も、デジタル処理ブロック５１４の一部として組み込み得る。例えば、いくつかの実施形態は、デジタル信号に対して再量子化を実行する再量子化回路６１６を含む。再量子化は、デジタル信号処理チェーン内の任意の好適な位置で実装され得る。例えば、いくつかの実施形態では、再量子化回路は、アナログデジタル変換の直後に実装され得る。別の実施形態では、再量子化回路は、オフチップにデータを送信する前の最後のステップとして実装され得る。さらに別の実施形態では、再量子化回路は、デジタル信号処理の中間ステップとして実装され得る。加えて、いくつかの実施形態は、デジタル信号処理チェーン内の異なる場所に実装された複数の再量子化の段階を含み得ることを理解されたい。

[0104] ビットの切り捨て、丸め、及びクリッピングを含むがこれらに限定されない任意の好適な再量子化技術が使用され得る。ビット切り捨てが使用される実施形態では、デジタル信号内のビットの数が、切り捨てられるビットの数を示す切り捨てレベルに少なくとも部分的に基づいて、切り捨てられ得る。切り捨てレベルは、選択された撮像モードに基づいて、及び／又は所望の画像品質など、任意の他の好適な基準を使用して、構成可能であり得る。例えば、切り捨てレベルは、出力されるデータストリームの最大帯域幅、及び／又は切り捨てられるデジタル信号についての期待値に少なくとも部分的に基づいて、決定され得る。いくつかの実施形態では、このデジタル信号についての期待値の決定は、少なくとも１回の以前の取得からのデータ、少なくとも１つの以前のフレームからのデータ、同じフレーム内の少なくとも１つの以前のサンプルからのデータ、及び少なくとも１つの時間利得補償曲線値のうちの１つ以上に少なくとも部分的に基づき得る。例えば、平面波撮像についての切り捨てレベルを決定するために、以前のフレームからのデータを使用してよく、集束励振についての切り捨てレベルを決定するために、以前のチャネルからのデータを使用してよい。切り捨てレベルを決定するために、以前に受信したデータを使用するこれらの適用例は、例示のためのみに提供され、限定するものではない。

[0105] 丸めが使用される実施形態では、四捨五入、ゼロへの丸め、常に切り上げ、常に切り捨て、偶数へ切り上げ、偶数へ切り捨て、奇数へ切り上げ、及び奇数へ切り捨てを含むがこれらに限定されない任意の好適な丸め技術が採用され得る。

[0106] いくつかの実施形態では、再量子化回路は、例えば、着信信号の上限の大きさを決定し、すべての信号をスケールアップして最大信号をフルスケールにした後、その信号から下位Ｎビットを廃棄し得る。別の実施形態では、再量子化回路は、追加で又は代替的に、その信号を対数空間に変換し、信号のＮビットのみを保持し得る。さらに別の実施形態では、再量子化回路は、追加で又は代替的に、ハフマンコーディング、算術コード化、又はベクトル量子化の技術のうちの１つ以上を採用し得る。さらに別の実施形態では、雑音シェーピングが使用され得る。雑音シェーピング回路は、実際の値と再量子化された値の間の誤差を、（例えば、直接的に、又は例えばフィルタを介して間接的に、のいずれかで）入力へフィードバックする。

[0107] 超音波デバイスが、コード化励振パルス又は線形周波数変調（ｌｉｎｅａｒ ｆｒｅｑｕｅｎｃｙ ｍｏｄｕｌａｔｅｄ（ＬＦＭ））パルスを採用するように構成されるいくつかの実施形態では、受信パス信号処理電子回路は、整合フィルタ又は不整合フィルタを使用して、相互相関を有する放出超音波波形としてパルスを圧縮する段階を含み得る。パルス圧縮は、有限インパルス応答（ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ（ＦＩＲ））フィルタの使用、及び高速フーリエ変換（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ（ＦＦＴ））、乗算、逆高速フーリエ変換（ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ（ＩＦＦＴ）アルゴリズムを実装する構成要素の使用を含むがこれに限定されない任意の好適なフィルタアーキテクチャを使用して実装され得る。

[0108] いくつかの実施形態では、追加のデータ圧縮は、統合型最適化算術処理回路によって達成され得る。図１４は、デジタル処理ブロック５１４の一部として含まれ得る論理演算装置（ＡＬＵ）６１８についての例示的なアーキテクチャを示す。ＡＬＵ６１８は、デジタル信号の演算処理を実行してデータ圧縮を提供するように構成され得る。図１４の例示的なアーキテクチャでは、ＡＬＵ６１８は、語長の拡張、ビットシフティング、及び累積を含むがこれらに限定されない１つ以上のデジタル信号処理動作を実行するために使用され得る、加算器１４１２及び乗算器１４１４、１４１６などのデジタル回路構成要素，並びにサンプルメモリ１４１０を含む。ＡＬＵ６１８のいくつかの実装は、バッファの飽和（例えば、クリッピング）、ラッピング、又は符号拡張についての柔軟性を可能にするように構成され得ることを理解されたい。いくつかの実施形態では、ＡＬＵ６１８は、上記のように、１つのモジュール内の各チャネルの出力を操作するように構成され得る。あるいは、ＡＬＵ６１８は、例えば、デジタル列合計を実行するために、１つのモジュール内の複数のチャネルの出力を操作するように構成され得る。本開示のいくつかの実施形態によりＡＬＵ６１８で実行される算術演算は、データ削減、Ｓ／Ｎ比の増加、取り消しモード撮像、及び高調波撮像のうちの１つ以上を提供するために、使用され得る。いくつかの実施形態では、ＡＬＵ６１８は、代替的に、オンチップで統合されるのではなく、オフチップで提供され得る。

例示的な画像再構成圧縮アーキテクチャ
[0109] 本開示によるいくつかの実施形態は、複数の統合型超音波トランスデューサからの出力のデジタル表現から画像再構成プロセスの少なくとも一部を実行するためのオンチップ及び／又はオフチップ回路を含む。例えば、図１Ｂに示されているように、信号調節／処理回路１１０は、ＭＵＸ１４２から、又は複数のＲＸ制御回路１０６の出力に対応するチャネル固有のデータを選択するための他の好適な回路構成要素から、データのストリームを受信するように構成された画像再構成回路１３４を含み得る。以下でより詳細に記述するように、画像再構成回路１３４は、画像再構成プロセスの少なくとも一部を実行するためのオンチップ（又はオフチップ）アーキテクチャを含み得る。オンチップで画像再構成プロセスの全部又は一部を実行することによって、オフチップに転送される必要があるデータの量を大幅に減少させながら、しかも、特定の撮像用途にとって受け入れ可能な品質の画像の再構成を提供し得る。加えて、いくつかの実施形態では、画像再構成プロセスの少なくとも一部からの出力は、オフチップに転送される前にさらに圧縮され得る。例えば、図１Ｂに示されているように、信号調節及び処理回路１１０は、画像再構成回路１３４を使用して画像再構成プロセスの少なくとも一部の出力を圧縮する後処理圧縮回路１３６を含む。後処理圧縮回路１３６は、例えば、再構成された画像の少なくとも一部を所望の（例えば、より低い）解像度で出力するための回路を例えば含んでよく、その出力解像度は、超音波撮像装置１００に接続された外部デバイスの１つ以上の表示及び／又は処理の特性に少なくとも部分的に基づいて選択され得る。あるいは、この出力解像度は、任意の他の好適な基準を使用して選択され得る。

[0110] オンチップ画像再構成プロセスの少なくとも一部を実行するための例示的な技術の例は、ビーム形成を使用することを包含し、ビーム形成を使用して２Ｄ及び／又は３Ｄ画像を形成できる。オンチップビーム形成アーキテクチャの１つの特徴は、画像の１方向がビーム形成され、別の直交方向が引き続きビーム形成される分離可能な方法で３Ｄ画像が形成され得ることである。例えば、３Ｄビーム形成は、２つの２Ｄビーム形成段階により達成され得る。ここで、この２つの２Ｄビーム形成段階のうちのどちらもオンチップで実行されないか、一方又は両方ともオンチップで実行される。送信及び／又は受信時にビームが仰角方向で集束する場合には、以下でより詳細に記述されるビーム形成アーキテクチャは、２Ｄビーム形成にも適応する。

[0111] 統合型逆投影は、画像の少なくとも一部を生成するために、音圧信号を飛行時間に基づいて等時的な（ｉｓｏｔｅｍｐｏｒａｌ）曲線へ逆投影する技術である。逆投影アルゴリズムの例では、波頭が目標のシーン内の一地点を通過する任意の開始時間と相対的な時間を決定できるように、明確な波頭を有する超音波が想定される。任意の地点について、１つの地点から発生した球面波が受信器を通過するのにかかる時間も決定され得る。その結果、この地点によって散乱された波が受信器に到達するのにかかる時間を計算できる。

[0112] 明確な波頭を有する超音波が励振されたと想定して、目標シーン内の１つの地点ｒ＝（ｘ，ｚ）^Ｔを波頭が通過する、任意の開始時間と相対的な時間τ_ｔｘ（ｒ）を計算できる。任意の地点について、ｒにある１つの地点から発生した球面波が、ｒ_ｋに置かれた受信器ｋ＝０，…，Ｎ−１を通過するのにかかる時間τ_ｔｘ（ｒ，ｒ_ｋ）も計算できる。１つの地点ｒによって散乱された波が受信器ｋに到達するのにかかる時間は、次の式で求められる。

[0113] 各受信器は、シーン全体によって散乱された波をデジタル化し、単一チャネルｘ_ｋ（ｔ）を生成する。この信号は、複素ＲＦ信号（例えば、複素解析）であると想定される。逆投影の背後にある基本概念は、励振パラメータを考慮して、時間ｔにおいて受信器ｋと一致する散乱波を生成した可能性がある目標シーンにおける全場所へ各地点ｒからデータｘ_ｋ（ｔ）を投影することである。これは、典型的には、受信器ｋごとに、次のように、各チャネルにわたってこれらの値の重み付け合計を実行することによって、対応する地点ｒごとにサンプルｘ_ｋ（τ（ｒ，ｒ_ｋ））を計算することによって、実装される。

関数ａ（ｒ，ｒ_ｋ）は、空間的アポディゼーション関数として知られており、任意選択で使用される。デジタル実装の１つの例によれば、空間と時間が両方とも、次のように離散化される。ｒ_ｉｊ＝（ｉΔｘ，ｊΔｚ）及びｔ_ｎ＝ｎＴ、ここで、Δｘは横方向の間隔、Δｚは範囲の間隔、及びＴはＲＦサンプリング期間である。空間的離散化は、画像ｙ［ｉ，ｊ］について（Ｎ_ｘ×Ｎ_ｚ）を計算する有限数の地点が存在することを暗に示し、時間の離散化は、離散信号ｘ_ｋ［ｍ］から値ｘ_ｋ（ｔ_ｎ）を抽出するために補間を実行すべきであることを暗に示す。

[0114] 各受信器は、シーン全体によって散乱された波をデジタル化し、単一チャネルを生成する。この信号は、複素ＲＦ信号（例えば、複素解析）であると想定され得る。逆投影の背後にある基本概念は、励振パラメータを考慮して、特定の時間において受信器と一致する散乱波を生成した可能性がある目標シーンにおける全場所へ各地点からデータを投影することである。これは、受信器チャネルごとに、画像内の地点ごとの測定信号における対応する時間サンプルを計算し、各チャネルにわたってこれらの値の重み付き合計を実行することによって実装され得る。

[0115] 逆投影は、受信された波形のコヒーレント加算に依存する。このコヒーレント性に欠かせないのは、受信された波形の適正な時間的配置である。サンプリングされた信号は、画像再構成のために使用されるため、信号を適正に位置合わせするために離散的シフトを使用する機能が限定される。サンプリングされたデータが最小限度オーバーサンプリングされる場合、高品質な逆投影画像を達成するためには、受信波形の補間によって実現されるわずかなサンプル遅延を使用することが、しばしば、必要になる。

[0116] デジタル回路において高速逆投影アルゴリズムを実現する効率的な１つの方法は、チャネル間で計算を並行処理し、その結果、各ＲＦチャネルがそのデータを画像ドメイン又は中間ドメインへ、独立して及び／又は同時に、逆投影することである。

[0117] このアーキテクチャにおいて設計された１つの例示的な技術は、メモリの再使用について飛行時間（ｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔ（ＴＯＦ））及び／又はアポディゼーションに関するシフト不変性を活用することである。これは、ＴＯＦに基づく補間インデックスは、トランスデューサ及び各画像地点の相対的位置によって決まるためである。このため、１つの実施形態では、受信器ＴＯＦ及び／又は受信アポディゼーション値は、１つの走査内のそれ以降の計算のために再使用され得る。同じように、例えば、値がシフト不変性を呈する場合、送信ＴＯＦ及び／又は送信アポディゼーション値は、連続する走査内で再使用され得る。任意選択で、アポディゼーションを制限すれば、乗算回路及びメモリの必要性を簡略化したり、乗算回路及びメモリを不要にしたりし得る。例えば、０及び１に制限され得る。

[0118] 画像処理についての例示的なアーキテクチャは、合成する前の画像を表す任意の数の中間バッファも使用し得る。本開示の実施形態で使用され得る別の非限定的な技術は、画像を計算する場合に画像バッファメモリを再使用することであり、この結果、中間バッファの必要性が低下したり、中間バッファが不要になったりする。

[0119] そのような高速逆投影アルゴリズムを実現するための２つの非限定的なアーキテクチャ例を、本明細書で記述する。一方は、同じ受信飛行時間情報をすべてのチャネルに同時に配布するものであり、他方は、受信飛行情報を要素から要素へ逐次的にシフトするものである。これらのアーキテクチャ両方の例について、以下でより詳細に記述する。

[0120] 図１５は、本開示のいくつかの実施形態による逆投影アルゴリズムを実装するための例示的なアーキテクチャ１５００を示す。この例示された実施形態では、バッファ１５１０が独立メモリとして実装されている。バッファ内へ向かっている矢印は、書き込みポートと接続され、バッファから出て行く矢印は、読み取りポートから出ている。

[0121] 簡潔にするために、読み取られるアドレスは、書き込まれるアドレスと同じであると想定する。しかし、これは、必ずしもこうである必要はないこと（例えば、しばしば１つ以上のレジスタ遅延が必要であるため、アドレスと読み取りの間にレジスタ遅延が発生すること）を理解されたい。ある一定の実装では、例えば、書き込まれるデータが、読み取られるデータからオフセットされ、この結果、バッファ内のデータが循環シフトする可能性がある。あるいは、メモリは、読み取り及び書き込みが異なるクロックサイクルで発生できるように、処理より高いレートでクロック制御される可能性がある。

[0122] 逆投影アルゴリズムは、バッファ内の深さインデックスごとに内側のループを、及び反復インデックスごとに外側のループを逐次計算することによって実装される。反復の回数は、使用されるバッファの数に比例できるが、受信アポディゼーションの空間的サポートを考慮することによって、反復の回数を減少させてもよいことを理解されたい。

[0123] 順序付けの１つの非限定的な例は、次の通りであり得る。（１）送信ＴＯＦは、送信ＴＯＦメモリ１５２０からメモリブロックの１つにロードされる。（２）内側のループサイクルごとに、単一のアドレスカウンタが、アポディゼーション１５２２のメモリ、受信ＴＯＦ１５２４のメモリ、及び送信ＴＯＦ１５２０のメモリだけでなく、バッファすべての読み取り／書き込み場所を制御する。受信ＴＯＦ値及びアポディゼーション値は、すべてのサブシステム間で共有できる。なお、ＴＯＦ値及び／又はアポディゼーション値は、事前に計算されてメモリ内に記憶されるのとは対照的に、動作中に同等に計算され得る。

[0124] このアルゴリズムのコアは、各サブシステムにおける加算器及び乗算器（例えば、加算器１５３０及び乗算器１５３２）によって実装される。ＲＦデータ（ＩＱ）１５７５は、入力として受信される。乗算器（例えば、乗算器１５３２）は、補間回路１５８０から提供される補間信号値１５０２、及び受信アポディゼーション値１５０４を受け入れ、アポタイズされた信号１５４０を生成し、その後、加算器（例えば、加算器１５３０）が、その信号を、すぐ右側のサブシステム（例えば、バッファ１５５０）からの直前のバッファ値と結合し、結合された値を、その対応するバッファ（例えば、バッファ１５６０）に書き込む。

[0125] 送信ＴＯＦブロック１５２０は、その間、残りの送信ＴＯＦ値を連続的にロードしている。特定の時間に、現在のフレームに関連する最後の送信ＴＯＦ値のバッファへの書き込みが完了する。この時間の後、次の励振についての送信ＴＯＦ値が、送信ＴＯＦバッファへロードされ始める。画像バッファ値及び送信ＴＯＦ値が両方とも、読み取られ、左側のサブシステムにシフトされ、及び画像値がシフトされるのと同じ方法でバッファの別個のセットにシフトされることができる。あるいは、画像バッファ値及び送信ＴＯＦ値は、ビット単位で連結され、同じメモリ内に記憶されることができるため、これにより、レイアウト及び設計が簡単になる。

[0126] 送信アポディゼーション１５７０が画像列上に乗算されるのは、各列が、トランスデューサ内の最終要素を通り過ぎるときである。この時点で、複素数の再構成データの大きさが決定され得るため、これによって、記憶されるデータが２分の１に減少する。

[0127] １つのフレーム（例えば、３Ｄ再構成の単一の２Ｄ画像）を形成した後、表示をする又はさらに処理するために、画像を抽出して提示できる。しかし、波形を抽出したり、バッファをリセットしたりすることなしにプロセスが継続される場合、現在の画像上への次の取得のコヒーレント合成が開始される。これが所望されるか、受け入れ可能である場合、抽出及びバッファのリセットの前に、完全なフレームに必要な励振がすべて終了されるまで待機することにより、大規模な節減を実施できる。

[0128] 上記に概要を示したアプローチは、いくつかの利点を有する。例えば、大規模な乗算器を１つも使用しないこと、及び画像の形成にかかる時間の長さが、その画像／容積のみにおけるピクセル／ボクセルの数の関数であることである。

[0129] 図１６は、本開示のいくつかの実施形態による逆投影アルゴリズムを実装するための代替的なアーキテクチャ１６００を示す。示されているように、逆投影アーキテクチャ１６００は、入力として受信ＲＦデータ（ＩＱ）１６２０を受信し、補間要素１６３０、乗算要素１６３２、加算要素１６３６、並びにバッファ要素１６１６及び１６４０を含む。いくつかの実施形態では、バッファ要素１６４０（例えば、受信アポディゼーションバッファ）のうちの１つ以上が、より細かい撮像グリッドを可能にするために可変量のバッファ要素を有し得る。例示的なアーキテクチャ１６００は、送信アポディゼーション値１６１４及び受信アポディゼーション値１６１８についての入力バッファも含む。この例示された実施形態では、単一の受信飛行時間値をすべての要素に同時に配布するのではなく、受信飛行時間情報１６１０は、送信飛行時間情報１６１２と同じ方法だが、半分のレートで、アレイにわたってシフトされる。受信ＴＯＦは、代替的に、類似の結果をもたらすのに十分なバッファにより任意のレート又は方向に値がシフトされ得るように、実装され得る。レートの変更は、示されているように、各要素間の追加バッファによって達成され得る。

[0130] （２Ｎ−１）個の受信ＴＯＦバッファは、次の式によって初期化され得る。

[0131] Ｎ個の送信ＴＯＦバッファは、次の式によって初期化され得る。

[0132] 受信パラメータについてのローディング方式の一例を、以下の表に例示する。

[0133] 上の表における網掛けについての凡例は次の通りである。

[0134] 送信パラメータについてのローディング方式の一例を、以下の表に例示する。

[0135] 上記の例示的な逆投影アーキテクチャは、二次元画像再構成プロセッサに関連して記述されている。トモグラフィックアプローチを使用することにより（すなわち、複数のスライスとして三次元を構築することにより）、又は任意の他の好適な技術を使用することにより、このアーキテクチャは、三次元に拡張され得る。

[0136] いくつかの実施形態は、ドップラー撮像を採用するように構成され得る。ドップラー撮像は、アンサンブル圧縮を使用してデータを圧縮する。ドップラー処理は、複数のエコーにおける位相シフトをその時間にわたって観測することによって、組織内の速度を測定しようとする。ドップラー撮像シーケンスは、アンサンブルと呼ばれる複数のデータ取得フレームからなる。（パケットサイズとも呼ばれる）ドップラーアンサンブルの長さは、典型的には、８〜１６フレームである。

[0137] 対象となる単一地点からの信号は、次の式で表すことができる。

ここで、Ｓ（ｔ）は、再構成された画像における、時間の関数としての対象地点である。Ａ_１項は、不動の組織ソースからのバックグランド散乱を表し、Ａ_２項は、動いている散乱体に起因する、変化する信号を表す。ドップラー処理の課題は、Ａ_１とＡ_２の間の差の大きさに起因する。この差の大きさは、撮像される組織によって決まる。例えば、腎臓では、流れている血液を含有する血管のサイズが小さいことに起因して、Ａ_１は、Ａ_２より最大で４０ｄＢまで大きくなる場合があり、エコー信号は、組織散乱及び血液散乱を両方とも同時に含有する。頸動脈では、Ａ_１とＡ_２の間の差は、はるかに小さくなる。例えば、大血管では、血液後方散乱及び組織後方散乱の完全な分離が可能であるため、ある一定のエリアにおいて、Ａ_１項はゼロになり得る。Ａ_１からＡ_２を分離するには、（クラッタフィルタとも呼ばれる）ウォールフィルタが必要であり、この分離については、以下でより詳細に記述する。

[0138] データを複数回取得することにより、指定されたパルス繰り返し周波数（ｐｕｌｓｅ ｒｅｐｅｔｉｔｉｏｎ ｆｒｅｑｕｅｎｃｙ（ＰＲＦ）でドップラー処理にアンサンブルが提供される。アンサンブルのこのセットから、速度を計算できる。しばしば、ウォールフィルタが実装されるのは、データが最初にビーム形成された、動いていないシーン散乱体を削除するためである。このウォールフィルタは、例えば、有限インパルス応答（ＦＩＲ）フィルタ、又はこれらのアンサンブルにわたる行列乗算により実装され得る。ウォールフィルタについての他のオプションは、無限インパルス応答（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ（ＩＩＲ））、及び高速フーリエ変換（ＦＦＴ）を介したフィルタを含むがこれらに限定されない。ｍ＝０…Ｍ−１個の画像のアンサンブルについてビーム形成された画像は、Ｙ＝ｙ（ｒ，ｍ）で求められる。ウォールフィルタリングされたデータは、次の式で求められる。

ここで、ｗ（ｍ，ｎ）は、ウォールフィルタである。Ｍフィルタ値が指定されたＭ×Ｎ_ｔ２Ｄ行列は、低周波を削除するのに使用され、Ｎ_ｔフィルタは、自己相関値を計算するのに使用される。最も簡単な場合では、Ｎ_ｔ＝Ｍである。ただし、Ｎ_ｔの他の値が、代替的に使用され得ることを理解されたい。ウォールフィルタを設計し実装する場合、フィルタ応答が正方行列か非正方行列かに留意すべきである。

[0139] ウォールフィルタの後、自己相関関数を使用して、流れの出力及び／又は流れの方向を見つけることができる。ラグ０の自己相関は出力計算を提供し、ラグ１の自己相関は流れ計算を提供する。（注：ラグ１の自己相関は、十分な出力及び色の流れドップラーを提供し得る）。ラグ１の自己相関は、次の式で求められる。

ここで、τ＝１…Ｎ_ｔ−１である。

[0140]

と想定される場合、ここで、

は、フレーム間の移動に起因する位相変化を表すが、こう想定される場合、ラグ１相関値の位相はφに等しい。

[0141] 最後に、ラグ１の自己相関の平均値は、各地点ｒについての速度（又は、ラグ０の場合は出力）の推定値を提供する。平均値は、まず合計を取った後、Ｎ_ｔ−１で除算することにより計算される。この結果、ドップラー信号は、次の式によって求められる。

[0142] デジタル実装では、空間は、次のように離散化される：ｒ_ｉｊ＝（ｉΔｘ，ｊΔｚ）ここで、Δｘは横方向の間隔、Δｚは範囲の間隔である。空間離散化は、後方散乱画像ｙ［ｉ，ｊ］及びドップラー画像Ｄ［ｉ，ｊ］について（Ｎ_ｘ×Ｎ_ｚ）を計算する有限数の地点が存在することを暗に示す。

[0143] 図１７は、本開示のいくつかの実施形態によるアンサンブル圧縮を使用するドップラー撮像を実行するための例示的なアーキテクチャ１７００を示す。例示されたアーキテクチャでは、逆投影アーキテクチャ（例えば、図１５及び図１６に示されている逆投影アーキテクチャ）のハードウェアを使用して、すべてのアンサンブルについてウォールフィルタを実行する。この後、データストリームを使用してデータがオフチップに提供される場合、レジスタ１７５０及び加算器１７２０（この２つが一緒になって、アキュムレータになる）、並びに複素乗算器１７１０を使用して、ラグ１の自己相関を計算し、最終的にドップラー値を計算する。示されているように、ドップラー撮像アーキテクチャ１７００は、遅延要素１７３０及び複素共役要素１７４０も含む。

[0144] 逆投影アーキテクチャは、適切な順序の動作及びメモリの再使用により行列の乗算を可能にする。一例として、ドップラーウォールフィルタリング行列乗算は、受信アポディゼーションメモリ内に行列係数を記憶し、順序付けたインデックス（順序付けの例については、以下の表を参照）を受信ＴＯＦメモリに記憶することによって、逆投影アーキテクチャ内で達成され得る。この場合、受信ＴＯＦ値は、アンサンブルの数に応じて、ＲＦバッファ内に連続的に同じインデックスを繰り返す。特に、受信アポディゼーションバッファ内の値は、各アンサンブル値と乗算されるべきウォールフィルタ行列の値を含む。いったん、単一の励振についてのウォールフィルタ値の乗算が完了すると、バッファ値は、そのまま逆投影パイプラインを通過する。これらのバッファ値は、アンサンブルの残りの値が、ウォールフィルタの次の係数と乗算されるように、フィードバックされる。このプロセスは、行列乗算が完了するまで繰り返される。ドップラー計算の場合、計算された値がバッファを出ると、データを処理するために別の処理装置を使用し得る。この処理装置の一例は、アーキテクチャ１７００内に示されているが、上記の式内に記述されている演算を実行して、Ｄ［ｉ，ｊ］における値を計算する。データは、レジスタ内にロードされ、ラグ１の自己相関が計算されるように乗算され、収集されたアンサンブルの数（ラグ差の場合は１を引く）にわたって結果が合計される。なお、任意の好ましいラグ自己相関を形成ために、任意の数のレジスタ１７３０が使用又は多重化され得る。

[0145] 本開示のいくつかの実施形態とともに使用するために、フーリエ再サンプリング及びせん断波処理を含むがこれらに限定されない他の画像再構成技術も考えられる。

[0146] 図１８Ａ及び図１８Ｂは、本開示のいくつかの実施形態によって使用され得る例示的なダイナミックフォーカスアーキテクチャを示す。ダイナミックフォーカスアーキテクチャは、単一の励振にわたって、動的遅延及び合計動作を実行する。ダイナミックフォーカスビーム形成装置は、１本の線（又は１つの面）に沿った等しい時間からの散乱が、すべての受信トランスデューサ要素間で合計されるように、音場からのリターン信号を遅延させ得る。いくつかの実施形態では、これは、単一の取得に対応するデータのすべてをメモリに記憶することが不要なストリーミングアーキテクチャにおいて実行される。図１８Ａは、ストリーミングアドレス指定可能遅延が使用される場合にダイナミックフォーカスを実装するための例示的なアーキテクチャ１８００を示す。アーキテクチャ１８００は、ｆ_ｓのサンプリングレートでＡＤＣデータを受信するアップサンプリング要素１８０２、レジスタ１８０４（例えば、１０２４値１０ビットアドレス指定可能シフトレジスタ）、乗算器１８０６、及び加算器１８２０を含む。アーキテクチャ１８００では、任意の好適なサンプリングレートｆ_ｓ（例えば、２００ＭＨｚ、１００ＭＨｚ、５０ＭＨｚなど）が使用され得ることを理解されたい。加えて、任意の好適なサイズのバッファ又はレジスタが使用され得る。図１８Ｂは、パイプライン遅延が使用される場合にダイナミックフォーカスを実装するための例示的なアーキテクチャ１８１０を示す。アーキテクチャ１８１０は、ｆ_ｓのサンプリングレートでＡＤＣデータを受信するレジスタ１８０４、アップサンプリング要素１８０２、ダウンサンプリング要素１８０８、乗算器１８０６、及び積分器１８２０を含む。アーキテクチャ１８１０では、任意の好適なサンプリングレートｆ_ｓ（例えば、２００ＭＨｚ、１００ＭＨｚ、５０ＭＨｚなど）が使用され得ることを理解されたい。加えて、任意の好適なサイズのバッファ又はレジスタが使用され得る。

[0147] 直接的な合成は、画像再構成に向かう中間段階として複数の励振を収集して合計するデータ削減技術である。超音波励振波動場がシフト不変である場合、例えば、その場の圧力が、空間内の地点ごとに全く同じようにシフトされる場合、この励振は、空間的に不変であると考えられる。空間的に不変な励振を合成すると、再構成において、品質低下と引き替えにデータレートを下げることが可能になる。１つの実装では、複数の仮想ソースを使用するが、この仮想ソースの数は、高品質画像のために送ったであろう平面波の数よりほんのわずか多いのみであり得る。ＡＤＣバッファにおけるオンチップ追加は、収集時にデータを圧縮する機能を提供し得る。仮想ソース、集束ビーム、平面波、及びいくつかの他の空間的に不変なビームを含むがこれらに限定されない種々の励振の結果としてのデータは、画像再構成の前に合成され得る。

[0148] 本明細書に記述されている回路の動作の複数の態様について、図１９を参照して、以下でさらに説明する。図１９は、データ削減回路を組み込んだいくつかの実施形態による超音波データデバイスを動作させるための例示的なプロセス１９００のフローチャートである。プロセス１９００は、全体又は一部が、任意の好適な超音波デバイス（例えば、図１Ｂ及び図３を参照して記述された超音波デバイス１００）によって実行され得る。

[0149] プロセス１９００は、段階１９０２から開始され、ここで、超音波デバイスのパラメータが１つ以上構成される。これらのパラメータは、任意の好適な方法で構成されてよく、実施形態は、この点において限定されない。例えば、いくつかの実施形態では、超音波デバイスの１つ以上のパラメータを構成することには、超音波デバイスの動作を制御するためにデバイスに情報を提供する制御レジスタ内へ送信及び／又は受信パラメータをロードすることが含まれる。いくつかの実施形態では、１つ以上のパラメータを構成することには、上述のように、選択された又はプログラムされた撮像の動作モードに基づいて、デバイス上のメモリ内に記憶されたパラメータにアクセスすることが含まれる。加えて、送信パラメータ、受信チェーン圧縮パラメータ、及びシーケンスタイミングパラメータを含むがこれらに限定されない任意の好適なパラメータが、段階１９０２において構成され得る。

[0150] 超音波デバイスについてのパラメータが構成されると、その後、プロセス１９００は段階１９０４に進み、ここで、超音波デバイスは送信を開始する。例えば、超音波デバイスの１つ以上の構成要素は、デバイス上のレジスタ内にロードされた送信パラメータ（例えば、段階１９０２において構成された送信パラメータ）にアクセスしてよく、これらのパラメータに少なくとも部分的に基づいて、超音波トランスデューサアレイの要素は、音響エネルギーを送信するように指示されてよい。

[0151] その後、プロセス１９００は段階１９０６に進み、ここで、超音波トランスデューサアレイの要素は、送信された音響エネルギーに応答してデータの受信を開始する。その後、プロセス１９００は段階１９０８に進み、ここで、受信されたデータは、上記の受信信号処理チェーンのアナログ及び／又はデジタル構成要素によって処理される。いくつかの実施形態では、超音波トランスデューサアレイからデータが受信されているときに、リアルタイムで、受信されたデータにデータ圧縮が実行される。別の実施形態では、受信されたデータの少なくとも一部は、圧縮される前にオンチップメモリに記憶されるが、本開示の実施形態は、この点において限定されない。

[0152] 段階１９１０に示されているように、及び上述のように、受信された信号の少なくとも一部の処理には、上述のアナログ信号処理アーキテクチャを含むがこれに限定されないアナログ信号処理電子回路によってアナログ処理（例えば、フィルタリング、平均化、時間利得補償回路によって制御される可変利得増幅など）に信号をかけることが含まれ得る。いくつかの実施形態では、上述のように、アナログ信号処理チェーンの出力は、アナログデジタルコンバータへ提供されて、処理されたアナログデータ信号がデジタル表現へ変換される。

[0153] アナログ処理及びアナログデジタル変換に続いて、プロセス１９００は段階１９１２に進み、ここで、復調、フィルタリング、デシメーション、再量子化、及び演算処理について上述したアーキテクチャを含むがこれらに限定されない１つ以上のデジタル圧縮アーキテクチャを使用して、デジタル信号が圧縮される。

[0154] データ圧縮のための信号処理に続いて、プロセス１９００は段階１９１４に進み、ここで、デジタル方式で処理された信号を任意選択で使用して、画像再構成プロセスの少なくとも一部を実行する。上述のように、いくつかの実施形態では、受信されたデータに基づく画像再構成プロセスの少なくとも一部は、超音波トランスデューサアレイと同じ基板上に形成された画像再構成構成要素を使用して実行され得る。別の実施形態では、圧縮された信号は、例えば、ＦＰＧＡ又は他の処理回路を使用して、画像再構成処理のために、オフチップに送信される。いくつかの実施形態では、データをオフチップに送信する前に、画像再構成プロセスの一部がオンチップで実行されて、データ圧縮を提供する。

[0155] 画像再構成プロセスの一部が、オンチップで実行されたか、オフチップで実行されたか、又は一部はオンチップで実行され一部はオフチップで実行されたかにかかわらず、プロセス１９００は段階１９１６に進み、ここで、データをオフチップに出力するか、（例えば、ドップラー処理、高調波撮像の高度化、平均化、又は他の適切な処理ために、例えば、直前の励振を次の励振と一緒に処理するつもりで）別の励振を開始するかが決定される。段階１９１６で、データを出力すると決定された場合、プロセス１９００は段階１９１８に進み、ここで、データは、データストリームとして外部デバイスへ送信される。上述のように、外部デバイスと接続された出力インターフェースは、帯域幅制限されてよく、超音波撮像オンチップ（ｕｌｔｒａｓｏｕｎｄ ｉｍａｇｉｎｇ−ｏｎ−ａ−ｃｈｉｐ）を実現できるだけのデータ圧縮を提供しながら、出力インターフェースによってサポートされるレートでオフチップにデータを送信することもできるように、本明細書に記述されているアーキテクチャが使用され得る。

[0156] 段階１９１８においてデータが出力されたら、その後、プロセス１９００は任意選択で段階１９０２又は段階１９０４に進み得る。そこで、同じ又は異なるデバイスパラメータを使用する超音波デバイスを使用して、より多くのデータを収集できる。例えば、プロセス１９００が段階１９０２に戻る場合、超音波トランスデューサアレイからの新規励振の送信の前に、デバイスパラメータの全部又はサブセット（すなわち、全部より少ない）が構成され得る。あるいは、プロセス１９００が段階１９０４に戻る場合、送信回路は、デバイスパラメータを変更することなしに、別の励振を送るように指示され得る。

[0157] 段階１９１６で、データが出力されるべきでないと決定される場合、プロセス１９００は、例えば、超音波デバイスの撮像モードに応じて、段階１９０２、１９０４、又は１９０８のうちの１つ以上に戻る。画像再構成プロセスの少なくとも一部がオンチップで実行される実施形態では、プロセスは、段階１９０２に戻ってよく、ここで、送信回路は、オンチップで画像データを合成できるように、異なるパラメータに基づいて励振を送信するように指示される。例えば、高調波撮像では、段階１９０２において、ＡＬＵパラメータが調整され得る。平均化又はドップラー処理の場合、プロセスは、段階１９０４に戻ってよく、ここで、送信回路は、パラメータを変更せずに別の励振を送るように指示される。さらに別の実施形態では、プロセスは段階１９０８に戻って、オフチップに信号を出力する前に追加処理を実行する。段階１９１８において、オフチップにデータを出力すると決定されるまで、プロセス１９００は継続する。プロセス１９００は例示的なものであり、変形例が考えられることを理解されたい。

[0158] いくつかの実施形態では、上述の機能の一部又は全部を達成するのに使用されるメモリは、オンチップに、すなわちダイ１１２上に位置付けられ得る。しかし、別の実施形態では、所望の機能の一部又は全部を実装するのに使用されるメモリの一部又全部が、オフチップに位置付けられ、残りの回路、ソフトウェア、及び／又は他の構成要素がダイ１１２上に位置付けられてよい。

[0159] 以上、本開示に示される技術のいくつかの態様及び実施形態についてここまで説明してきたが、種々の代替例、変形例、及び改善例が当業者には容易に想到されることを理解されたい。そのような代替例、変形例、及び改善例は、本明細書に示される技術の趣旨及び範囲内にあることが意図される。例えば、本明細書に示される機能を行うための並びに／又は本明細書に示される結果及び／もしくは複数の利点のうちの１つ以上を得るための、種々の他の手段及び／又は構造を、当業者は容易に思い描くであろう。そのような変更例及び／又は変形例は、本明細書に示される実施形態の範囲内にあるものとみなされる。本明細書に示される具体的な実施形態に対する多数の均等物を、当業者は認識するか、又は、単なる日常的実験を使用して確認することができるであろう。したがって、上述した実施形態は例示のためのみに提示されるものであり、添付の請求の範囲及びそれらの均等物の範囲内において、本発明の実施形態を、本明細書に明記した以外の方法で実施し得ることを理解されたい。加えて、本明細書に示される２つ以上の特徴、システム、物品、材料、キット、及び／又は方法のいずれの組み合わせも、そのような特徴、システム、物品、材料、キット、及び／又は方法が互いに矛盾しないものであれば、本開示の範囲内に含まれる。

[0160] 上述の実施形態は、数多くの方途のうちいずれの方途でも実現することが可能である。プロセス又は方法の実行を包含する、本開示の１つ以上の態様及び実施形態は、これらのプロセス又は方法を実行するか、又はそれらの実行を制御するデバイス（例えば、コンピュータ、プロセッサ、又はその他のデバイス）によって実行可能なプログラム命令を利用し得る。この点に関して、１つ以上のコンピュータ又は他のプロセッサ上で実行される場合に、上述した種々の実施形態のうちの１つ以上を実装する方法を実行する１つ以上のプログラムがコード化された１つのコンピュータ可読記憶媒体（又は複数のコンピュータ可読記憶媒体）（例えば、コンピュータメモリ、１つ以上のフロッピーディスク、コンパクトディスク、光ディスク、磁気テープ、フラッシュメモリ、フィールドプログラマブルゲートアレイもしくは他の半導体デバイス内の回路構成、又は、他の有形のコンピュータ記憶媒体）として、種々の発明的な概念を具現化し得る。この１つ以上のコンピュータ可読媒体は、それに記憶されている１つ以上のプログラムを１つ以上の異なるコンピュータ又は他のプロセッサ上にロードして、上述した態様のうち種々の態様を実装できるように、可搬型とすることができる。いくつかの実施形態では、コンピュータ可読媒体は、非一時的な媒体であってよい。

[0161] 「プログラム」又は「ソフトウェア」という用語は、本明細書においては一般的な意味で使用されて、上述の種々の態様を実装するためにコンピュータ又は他のプロセッサをプログラムするのに採用できる任意のタイプのコンピュータコード又はコンピュータ実行可能命令の組を指す。加えて、１つの態様によれば、プログラムの実行時に本開示の方法を実行する１つ以上のコンピュータプログラムは、単一のコンピュータ又はプロセッサ上に常駐する必要はなく、本開示の種々の態様を実装するために複数の異なるコンピュータ又はプロセッサ間にモジュール形式で分散され得ることを理解されたい。

[0162] コンピュータ実行可能命令は、１つ以上のコンピュータ又は他のデバイスによって実行されるプログラムモジュールなどの数多くの形式であってよい。プログラムモジュールは、一般的に、特定のタスクを実行するか又は特定の抽象的なデータタイプを実装するルーチン、プログラム、オブジェクト、構成要素、データ構造等を含む。典型的には、プログラムモジュールの機能性は、種々の実施形態において所望どおりに組み合わせ又は分散され得る。

[0163] また、データ構造は、任意の好適な形式でコンピュータ可読媒体内に記憶され得る。説明を簡単にするために、データ構造は、このデータ構造内の場所により関連付けられる複数のフィールドを有するように示され得る。そのような関係は、フィールドのための記憶域に、それらのフィールド間の関係を伝えるコンピュータ可読媒体内の場所を割り当てることによっても、同様に達成され得る。しかし、データ要素間の関係を確立するポインタ、タグ、又はその他のメカニズムを使用することを含む、任意の好適なメカニズムを使用して、データ構造のフィールド内の情報間の関係を確立してもよい。

[0164] ソフトウェアコードがソフトウェアで実装されると、そのソフトウェアコードが単一のコンピュータで提供されていようと、複数のコンピュータの間で分散されていようと、任意の好適なプロセッサ上で、又は、複数のプロセッサの集合上で、このソフトウェアコードを実行できる。

[0165] さらに、非限定的な例として、ラック搭載型コンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、又はタブレットコンピュータなどの複数の形式のうちのいずれかで、コンピュータが具現化され得ることを理解されたい。加えて、携帯情報端末（ＰＤＡ）、スマートフォン、又は任意の他の好適な携帯もしくは固定電子デバイスを含む、一般的にはコンピュータとみなされないが好適な処理力を有するデバイス内にコンピュータを埋め込み得る。

[0166] 又、コンピュータは、１つ以上の入力デバイス及び出力デバイスを有し得る。とりわけ、ユーザインターフェースを提示するために、それらのデバイスを使用することができる。ユーザインターフェースを提供するために使用することができる出力デバイスの例には、出力の視覚的提示のためのプリンタ又は表示スクリーン、及び出力の聴覚的提示のためのスピーカ又は他の音声生成デバイスが含まれる。ユーザインターフェースに使用できる入力デバイスの例には、キーボード、並びに、マウス、タッチパッド、及びデジタイジングタブレットなどのポインティングデバイスが含まれる。別の例として、コンピュータは、音声認識又は他の可聴形式で入力情報を受信してもよい。

[0167] そのようなコンピュータは、ローカルエリアネットワーク又は、企業ネットワークなどのワイドエリアネットワーク、及びインテリジェントネットワーク（ＩＮ）又はインターネットを含む、１つ以上のネットワークにより、任意の好適な形式で相互接続され得る。そのようなネットワークは、任意の好適な技術に基づいてよく、任意の好適なプロトコルに従って動作してよく、ワイヤレスネットワーク、有線ネットワーク、又は光ファイバネットワークを含んでよい。

[0168] また、記述されているように、いくつかの態様は、１つ以上の方法として具現化され得る。方法の一部として実行される複数の行為は、任意の好適な方途で順序付けられ得る。したがって、例示的な実施形態において順次的な行為として示されていても、場合によってはいくつかの行為を同時に実行することを含めて、例示された順番とは異なる順番で行為を実施する実施形態を構築してもよい。

[0169] 本明細書で定義され、使用されるすべての定義は、辞書の定義、参照により組み込まれる文献内での定義、及び／又は定義される用語の通常の意味を支配するものと理解されたい。

[0170] 本開示において明細書及び特許請求の範囲内で使用される不定冠詞「ａ」及び「ａｎ」は、異なる定義が明確に示されていない限り、「少なくとも１つ」を意味するものと理解されたい。

[0171] 本開示において明細書及び特許請求の範囲内で使用される「及び／又は」という句は、それにより連結される要素の「いずれか又は両方」を意味する、すなわち、ある場合には結合して存在する要素を、他の場合には分離して存在する要素を意味する、と理解されたい。「及び／又は」を用いて列挙される複数の要素も同様に解釈される、すなわち、それにより連結される要素のうちの「１つ以上」と解釈されるべきである。「及び／又は」という句によって具体的に特定される要素以外にも、具体的に特定されたそれらの要素に関連しているか関連していないかにかかわらず、他の要素が任意選択で存在してよい。したがって、非限定的な例として、「備える（ｃｏｍｐｒｉｓｉｎｇ）」など、開放型の言葉とともに使用された場合には「Ａ及び／又はＢ」という言及は、１つの実施形態ではＡのみ（任意選択でＢ以外の要素を含む）、別の実施形態ではＢのみ（任意選択でＡ以外の要素を含む）、またさらに別の実施形態ではＡ及びＢの両方（任意選択で他の要素を含む）、等々の意味であり得る。

[0172] 本開示において明細書の中及び特許請求の中で使用される、１つ以上の要素のリストに関連した「少なくとも１つ」という語句は、この要素のリストにおける要素のうちの任意の１つ以上から選択される少なくとも１つの要素を意味するものであって、この要素のリスト内に具体的に列挙されたあらゆる要素のうちの少なくとも１つを必ずしも含む必要はなく、この要素のリスト内の要素のいずれの組み合わせも排除するものではない、と理解されたい。この定義によれば、「少なくとも１つ」という語句が言及する要素のリスト内に具体的に特定されている要素に関係があるものであれ関係がないものであれ、それらの具体的に特定されている要素以外の要素が任意選択で存在してもかまわないことも可能にする。したがって、非限定的な例として、「Ａ及びＢのうちの少なくとも１つ」（又は、等価的に「Ａ又はＢのうちの少なくとも１つ」、又は等価的に「Ａ及び／又はＢのうちの少なくとも１つ」）というのは、１つの実施形態では、Ａを少なくとも１つ、任意選択で２つ以上含み、Ｂは存在しない（さらに、任意選択でＢ以外の要素を含む）ことを指し、別の実施形態では、Ｂを少なくとも１つ、任意選択で２つ以上含み、Ａは存在しない（さらに、任意選択でＡ以外の要素を含む）ことを指し、さらに別の実施形態では、Ａを少なくとも１つ、任意選択で２つ以上含み、さらにＢを少なくとも１つ、任意選択で２つ以上含む（さらに、任意選択で他の要素も含む）ことを指すことができる。

[0173] また、本明細書において使用される術語及び用語は、説明の目的のためのものであって、限定であるとみなすべきではない。本明細書における「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、又は「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「包含する（ｉｎｖｏｌｖｉｎｇ）」、及びそれらの変化形の使用は、その後に列挙される項目及びそれらの均等物、並びに追加の項目を網羅することを意味する。

[0174] 請求項内においても、上述の明細書内においても、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「担持する（ｃａｒｒｙｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「包含する（ｉｎｖｏｌｖｉｎｇ）」、「保持する（ｈｏｌｄｉｎｇ）」、「によって構成される（ｃｏｍｐｏｓｅｄ ｏｆ）」等の移行句はすべて、開放型である、すなわち、含むが限定されないことを意味するものと理解されたい。「からなる（ｃｏｎｓｉｓｔｉｎｇ ｏｆ）」及び「から実質的になる（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」という移行句のみが、それぞれ閉鎖型又は半閉鎖型の移行句であるものとする。

[0175] 特許を請求する内容は以下の通りである。

Claims (30)

1. 半導体ダイ上に統合された少なくとも１つの超音波トランスデューサ要素と、
   前記半導体ダイ上に統合され、前記少なくとも１つの超音波トランスデューサ要素から出力される信号を処理してデジタル信号を生成するように構成されたアナログデジタル変換器（ＡＤＣ）と、
   前記半導体ダイ上に統合され、前記デジタル信号を圧縮することにより、データストリームとして前記半導体ダイの外へ送信されるように構成される圧縮信号を生成するように構成された圧縮回路と、
   を備える
   超音波デバイス。
2. 前記圧縮回路は、フィルタ、デシメーション回路、再量子化回路、及び論理演算装置（ＡＬＵ）を備え、前記フィルタの出力は、前記デシメーション回路の入力と結合され、前記デシメーション回路の出力は、前記再量子化回路の入力と結合され、前記再量子化回路の出力は、前記ＡＬＵの入力と結合される、請求項１に記載の超音波デバイス。
3. 前記圧縮回路は直交復調回路を含み、前記圧縮回路は、前記直交復調回路を使用して前記デジタル信号を圧縮するように構成される、請求項１に記載の超音波デバイス。
4. 前記圧縮回路はダウンサンプリング回路を含み、前記圧縮回路は、前記ダウンサンプリング回路を使用して前記デジタル信号を圧縮するように構成される、請求項１に記載の超音波デバイス。
5. 前記圧縮回路はフィルタリング回路を含み、前記圧縮回路は、前記フィルタリング回路を使用して前記デジタル信号を圧縮するように構成される、請求項１に記載の超音波デバイス。
6. 前記フィルタリング回路はカスケード積分櫛形（ＣＩＣ）フィルタを含み、前記圧縮回路は、前記ＣＩＣフィルタを使用して前記デジタル信号を圧縮するように構成される、請求項５に記載の超音波デバイス。
7. 前記圧縮回路は再量子化回路を含み、前記圧縮回路は、前記再量子化回路を使用して前記デジタル信号を圧縮するように構成される、請求項１に記載の超音波デバイス。
8. 前記圧縮回路は論理演算装置を備え、前記圧縮回路は、前記論理演算装置を使用して前記デジタル信号を処理することによって、前記デジタル信号を圧縮するように構成される、請求項１に記載の超音波デバイス。
9. 前記論理演算装置は、語長の拡張、ビットシフティング、累積、及び減算からなるグループから選択される少なくとも１つの操作を前記デジタル信号に実行するように構成される、請求項８に記載の超音波デバイス。
10. 前記半導体ダイから前記データストリームを出力するように構成される出力インターフェースをさらに備える、請求項１に記載の超音波デバイス。
11. 前記出力インターフェースは、ＵＳＢ３．０インターフェース、ＵＳＢ３．１インターフェース、ＵＳＢ２．０インターフェース、Ｔｈｕｎｄｅｒｂｏｌｔインターフェース、ＦｉｒｅＷｉｒｅインターフェース、及びギガビットイーサネットインターフェースからなるグループから選択される高速シリアルインターフェースである、請求項１０に記載の超音波デバイス。
12. 前記圧縮回路は、前記超音波デバイスの動作モードに少なくとも部分的に基づいて、前記デジタル信号を圧縮するように構成される、請求項１に記載の超音波デバイス。
13. 前記圧縮回路は画像再構成回路を含み、前記圧縮回路は、前記デジタル信号に少なくとも部分的に基づいて、前記画像再構成回路を使用して、画像再構成プロセスの少なくとも一部を実行することにより、前記デジタル信号を圧縮するように構成された、請求項１に記載の超音波デバイス。
14. 前記画像再構成回路は、ビーム形成技術を使用して、画像再構成プロセスの少なくとも一部を実行するように構成される、請求項１３に記載の超音波デバイス。
15. 前記ビーム形成技術は、統合された逆投影技術を使用することを備える、請求項１４に記載の超音波デバイス。
16. 超音波トランスデューサ要素から出力される信号を処理するための方法であって、
    前記超音波トランスデューサ要素と同じ半導体ダイ上に統合された構成要素により、前記超音波トランスデューサ要素から出力される前記信号を処理してデジタル信号を生成することと、
    前記半導体ダイ上に統合された少なくとも１つの追加の構成要素により、データストリームとして前記半導体ダイの外へ送信されるように構成される圧縮信号を、前記デジタル信号を圧縮することによって生成することと、
    を備える方法。
17. 前記デジタル信号を圧縮することは、前記半導体ダイ上に統合されたフィルタによって前記デジタル信号をフィルタリングして、フィルタリングされた信号を生成することと、前記半導体ダイ上に統合されたデシメーション回路によって前記フィルタリングされた信号をデシメーティングして、デシメーティングされた信号を生成することと、前記半導体ダイ上に統合された再量子化回路によって前記デシメーティングされた信号を再量子化して、再量子化された信号を生成することと、前記半導体ダイ上に統合された論理演算装置（ＡＬＵ）よって前記再量子化された信号を処理することと、を備える、請求項１６に記載の方法。
18. 前記デジタル信号を圧縮することは、前記デジタル信号に直交復調を実行することを備える、請求項１６に記載の方法。
19. 前記デジタル信号を圧縮することは、前記デジタル信号をダウンサンプリングすることを備える、請求項１６に記載の方法。
20. 前記デジタル信号を圧縮することは、前記デジタル信号をフィルタリングすることを備える、請求項１６に記載の方法。
21. 前記デジタル信号をフィルタリングすることは、前記半導体ダイ上に統合されたカスケード積分櫛形（ＣＩＣ）フィルタを使用して前記デジタル信号をフィルタリングすることを備える、請求項２０に記載の方法。
22. 前記デジタル信号を圧縮することは、前記デジタル信号に再量子化を実行することを備える、請求項１６に記載の方法。
23. 前記デジタル信号を圧縮することは、論理演算装置を使用して前記信号を処理することによって前記デジタル信号を圧縮することを備える、請求項１６に記載の方法。
24. 前記論理演算装置を使用して前記デジタル信号を処理することによって前記デジタル信号を圧縮することは、語長の拡張、ビットフィルタリング、累積、及び減算からなるグループから選択される少なくとも１つの操作を前記デジタル信号に実行することを備える、請求項２３に記載の方法。
25. 出力インターフェースを介して前記半導体ダイから前記データストリームを出力することをさらに備える、請求項１６に記載の方法。
26. 前記出力インターフェースは、ＵＳＢ３．０インターフェース、ＵＳＢ３．１インターフェース、ＵＳＢ２．０インターフェース、Ｔｈｕｎｄｅｒｂｏｌｔインターフェース、ＦｉｒｅＷｉｒｅインターフェース、及びギガビットイーサネットインターフェースからなるグループから選択される高速シリアルインターフェースである、請求項２５に記載の方法。
27. 前記デジタル信号を圧縮することは、前記超音波トランスデューサ要素を含むデバイスの動作モードに少なくとも部分的に基づいて、前記デジタル信号を圧縮することを備える、請求項１６に記載の方法。
28. 前記デジタル信号を圧縮することは、前記デジタル信号に少なくとも部分的に基づいて、画像再構成プロセスの少なくとも一部を実行することを備える、請求項１６に記載の方法。
29. 画像再構成プロセスの少なくとも一部を実行することは、前記デジタル信号を使用してビーム形成を実行することを備える、請求項２８に記載の方法。
30. ビーム形成を実行することは、統合された逆投影技術を使用することを備える、請求項２９に記載の方法。