JP2017219952A - イジング装置及びイジング装置の制御方法 - Google Patents
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Abstract
【解決手段】ニューロン回路5a1〜5anはそれぞれ、自身以外の複数の他のニューロン回路との接続の有無を示す複数の重み値と、複数の他のニューロン回路の複数の出力信号との積の総和に基づく第1の値を算出し、第1の値にノイズ値を加算した第2の値と閾値との比較結果に基づき、0または1を出力する。調停回路10は、複数の重み値に基づき、ニューロン回路5a1〜5anのうち、互いに接続されている複数の第1のニューロン回路の複数の第1の出力信号が同時に変化するとき、複数の第1のニューロン回路のうち1つ以外の第1の出力信号の更新を禁止し、互いに接続されていない複数の第2のニューロン回路の複数の第2の出力信号が同時に変化するとき、複数の第2の出力信号の更新を許可する。
【選択図】図1
Description
図1は、本実施の形態のイジング装置の一例を示す図である。
イジング装置1は、レジスタ部2a、ノイズ発生回路3、ランダム信号生成回路4、複数(n個)のニューロン回路5a1,…,5ak,…,5an、制御装置6、調停回路10を有している。イジング装置1は、たとえば、1つの半導体集積回路(チップ)で実現される。
ランダム信号生成回路4は、制御装置6による制御のもと、ニューロン回路5a1〜5anのうち、有効にする複数のニューロン回路をランダムに選択するための選択信号を出力する。
制御装置6は、ノイズ発生回路3やランダム信号生成回路4を制御する。たとえば、制御装置6は、シミュレーテッド・アニーリングを実現するために、ノイズ発生回路3に含まれる増幅回路(図示せず)を制御して、ノイズ値の振幅を徐々に小さくさせる。また、制御装置6は、バス(図示せず)を介してレジスタ部2aに接続されており、レジスタ部2aのレジスタ2b1〜2bnに重み値をそれぞれ書き込む。
なお、前述のように、重み値が0か0ではないかにより、相互接続されている複数のニューロン回路と、相互接続されていない複数のニューロン回路が特定される。
なお、調停回路10の一例については後述する(図5参照)。
図2は、ニューロン回路の一例を示す図である。
図2では、ニューロン回路5a1〜5anのうち、ニューロン回路5a1,5ak,5anの一例が示されている。
ニューロン回路5a1,5ak,5anは、乗算回路5c11,5c1k,5c1nを有している。さらに、ニューロン回路5a1,5ak,5anは、加算回路部5d1,5dk,5dn、加算回路5e1,5ek,5en、比較回路5f1,5fk,5fnを有している。
以上のような、ニューロン回路5a1〜5anは、イジング型のエネルギー関数の演算をハードウェアで実現するものである。なお、イジング型のエネルギー関数E(x)は、たとえば、以下の式(1)で定義される。
上記のようなエネルギー関数E(x)をハードウェアで表現するため、図2に示したニューロン回路5a1〜5anのそれぞれは、ローカルフィールド値h1〜hnを演算する。たとえば、i番目のニューロン回路におけるローカルフィールド値hiは以下の式(2)で表される。
式(3)に示すような確率Pi(hi)を得るために、加算するノイズ値nsの確率密度関数p(ns)は、以下の式(4)のようになる。
横軸は、ローカルフィールド値hiにノイズ値nsを加算した値を示し、縦軸は、状態xiが1となる確率を示している。
次に、ランダム信号生成回路4の一例について、図4を用いて説明する。
ランダム信号生成回路4は、たとえば、7次の原始多項式(X7+X6+1)に基づく7ビットのランダム信号を発生させるLFSRである。ランダム信号生成回路4は、レジスタ4a〜4g(フリップフロップ)と、XOR回路4hと、デコード回路4iとを有している。
このようなランダム信号生成回路4では、レジスタ4a〜4gの出力端子(out0〜out6)から、7ビットのランダム信号が出力される。デコード回路4iがランダム信号をデコードすることによって、ニューロン回路5a1〜5an(n=128)の比較回路5f1〜5fnが、有効、または無効となる。たとえば、出力端子enの最下位ビットの値が0のとき、比較回路5f1は無効化される。
(調停回路10の一例)
図5は、調停回路の一例を示す図である。
XOR回路部14は、レジスタ部12のn個のレジスタにそれぞれ対応して、n個のXOR回路を含んでいる。たとえば、i番目のXOR回路は、i番目のレジスタの入力値と出力値のXOR演算結果を出力する。これにより、i番目のXOR回路は、i番目のニューロン回路の状態xiの変化を検出する。たとえば、i番目のニューロン回路の状態xiが、i番目のレジスタに格納されている値と異なる値に変化すると、i番目のXOR回路は、1を出力する。一方、i番目のニューロン回路の状態xiが、i番目のレジスタに格納されている値と同じであるときには、i番目のXOR回路は、0を出力する。
識別情報抽出回路15は、メモリ11に記憶されている識別情報群を、クロック信号に同期して読み込む。そして、識別情報抽出回路15は、XOR回路部14からの出力結果に基づき、状態が変化したニューロン回路の識別情報を、その識別情報群から抽出する。以下では、状態が変化したニューロン回路が複数あるものとして、メモリ11から読み込んだ識別情報群から、状態が変化した複数のニューロン回路の識別情報群が抽出されるものとする。
図6は、イジング装置で実行される制御処理の一例を示すフローチャートである。
[ステップS2] 制御装置6は、レジスタ部2aの各レジスタ2b1〜2bnに、計算対象の問題に応じた重み値を設定する。
[ステップS3] 制御装置6は、ランダム信号生成回路4に選択信号を出力させ、ランダムに複数のニューロン回路を選択する(有効にする)。
図7は、シミュレーテッド・アニーリングの様子を示す図である。
縦軸はエネルギーEであり、横軸は全ニューロン回路の状態の組み合わせqKを示している。組み合わせqKは、“000…0”から“111…1”まである。図7では、ノイズの振幅がW1、W2、W3と小さくなっていくときの、解の収束の様子が示されている。ノイズの振幅を小さくしていくことは、式(4)の実効温度Tを小さくしていくことに相当する。
[ステップS5] 制御装置6は、調停回路10から出力される更新を許容するニューロン回路の識別情報の出力回数が、予め決められた回数cnt1に達したか否か判定する。
ニューロン回路の選択回数が、回数cnt2に達しなければ、ステップS3の処理が再び実行され、回数cnt2に達すると、制御装置6による制御処理が終了する。
図8は、調停回路で実行される調停/更新処理の一例を示すフローチャートである。
2a レジスタ部
2b1〜2bn,4a〜4g レジスタ
3 ノイズ発生回路
4 ランダム信号生成回路
5a1〜5an ニューロン回路
6 制御装置
10 調停回路
Claims (5)
- それぞれが、自身以外の複数の他のニューロン回路との接続の有無を示す複数の重み値と、前記複数の他のニューロン回路の複数の出力信号との積の総和に基づく第1の値を算出し、前記第1の値にノイズ値を加算した第2の値と閾値との比較結果に基づき、0または1を出力する複数のニューロン回路と、
前記複数の重み値に基づき、前記複数のニューロン回路のうち、互いに接続されている複数の第1のニューロン回路の複数の第1の出力信号が同時に変化するとき、前記複数の第1のニューロン回路のうち1つ以外の第1の出力信号の更新を禁止し、互いに接続されていない複数の第2のニューロン回路の複数の第2の出力信号が同時に変化するとき、前記複数の第2の出力信号の更新を許可する調停回路と、
を有することを特徴とするイジング装置。 - 前記調停回路は、前記複数の第1のニューロン回路のうちの1つを識別する第1の識別情報を生成し、
前記複数のニューロン回路のうち、前記第1の識別情報に対応する第3のニューロン回路は、前記複数の出力信号に基づく更新を行う、
ことを特徴とする請求項1に記載のイジング装置。 - 前記複数のニューロン回路のそれぞれを識別する識別情報群を記憶しているメモリを有し、
前記調停回路は、前記メモリから前記識別情報群を読み込み、前記複数の第1のニューロン回路のそれぞれを識別する第1の識別情報群を、前記識別情報群から抽出し、前記第1の識別情報群から、ランダムに前記第1の識別情報を選択、または、前記第1の識別情報群から、値が最大または最小となる前記第1の識別情報を選択する、
ことを特徴とする請求項2に記載のイジング装置。 - 前記調停回路は、
前記複数の重み値に基づき、前記第3のニューロン回路に接続されている第4のニューロン回路を識別する第2の識別情報を、前記識別情報群から抽出し、
前記第2の識別情報を、前記第1の識別情報群から除去する、
ことを特徴とする請求項3に記載のイジング装置。 - それぞれが、自身以外の複数の他のニューロン回路との接続の有無を示す複数の重み値と、前記複数の他のニューロン回路の複数の出力信号との積の総和に基づく第1の値を算出し、前記第1の値にノイズ値を加算した第2の値と閾値との比較結果に基づき、0または1を出力する複数のニューロン回路と、
前記複数の重み値に基づき、前記複数のニューロン回路のうち、互いに接続されている複数の第1のニューロン回路の複数の第1の出力信号が同時に変化するとき、前記複数の第1のニューロン回路のうち1つ以外の第1の出力信号の更新を禁止し、互いに接続されていない複数の第2のニューロン回路の複数の第2の出力信号が同時に変化するとき、前記複数の第2の出力信号の更新を許可する調停回路と、
を有するイジング装置に対して、
制御装置が、前記複数の重み値を設定し、
前記制御装置が、複数のニューロン回路のうち、有効にする前記複数の第1のニューロン回路または前記複数の第2のニューロン回路を、ランダム信号生成回路にランダムに選択させ、
前記制御装置が、ノイズ発生回路が出力する前記ノイズ値の振幅を制御する、
ことを特徴とするイジング装置の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016112551A JP6468247B2 (ja) | 2016-06-06 | 2016-06-06 | イジング装置及びイジング装置の制御方法 |
US15/482,856 US10891542B2 (en) | 2016-06-06 | 2017-04-10 | Ising device and control method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016112551A JP6468247B2 (ja) | 2016-06-06 | 2016-06-06 | イジング装置及びイジング装置の制御方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019001985A Division JP2019071113A (ja) | 2019-01-09 | 2019-01-09 | イジング装置及びイジング装置の制御方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2017219952A true JP2017219952A (ja) | 2017-12-14 |
JP2017219952A5 JP2017219952A5 (ja) | 2019-01-10 |
JP6468247B2 JP6468247B2 (ja) | 2019-02-13 |
Family
ID=60483357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016112551A Active JP6468247B2 (ja) | 2016-06-06 | 2016-06-06 | イジング装置及びイジング装置の制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10891542B2 (ja) |
JP (1) | JP6468247B2 (ja) |
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EP4099227A1 (en) | 2021-06-01 | 2022-12-07 | Fujitsu Limited | Data processing apparatus, data processing method, and program |
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JP7341804B2 (ja) | 2019-09-06 | 2023-09-11 | 株式会社日立製作所 | 情報処理装置および情報処理方法 |
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Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US5404556A (en) * | 1992-06-15 | 1995-04-04 | California Institute Of Technology | Apparatus for carrying out asynchronous communication among integrated circuits |
-
2016
- 2016-06-06 JP JP2016112551A patent/JP6468247B2/ja active Active
-
2017
- 2017-04-10 US US15/482,856 patent/US10891542B2/en active Active
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EP3745319A1 (en) | 2019-05-29 | 2020-12-02 | Fujitsu Limited | Optimization apparatus and optimization method |
US11526740B2 (en) | 2019-05-29 | 2022-12-13 | Fujitsu Limited | Optimization apparatus and optimization method |
EP3975032A1 (en) | 2020-04-07 | 2022-03-30 | Fujitsu Limited | Optimization apparatus, optimization method, and optimization program |
EP4099227A1 (en) | 2021-06-01 | 2022-12-07 | Fujitsu Limited | Data processing apparatus, data processing method, and program |
Also Published As
Publication number | Publication date |
---|---|
JP6468247B2 (ja) | 2019-02-13 |
US10891542B2 (en) | 2021-01-12 |
US20170351949A1 (en) | 2017-12-07 |
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