JP2017219931A - 情報処理装置、情報処理方法、およびプログラム - Google Patents

情報処理装置、情報処理方法、およびプログラム Download PDF

Info

Publication number
JP2017219931A
JP2017219931A JP2016112044A JP2016112044A JP2017219931A JP 2017219931 A JP2017219931 A JP 2017219931A JP 2016112044 A JP2016112044 A JP 2016112044A JP 2016112044 A JP2016112044 A JP 2016112044A JP 2017219931 A JP2017219931 A JP 2017219931A
Authority
JP
Japan
Prior art keywords
code
predetermined
circuit
virtual address
tlb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016112044A
Other languages
English (en)
Other versions
JP6740719B2 (ja
Inventor
貴史 三吉
Takashi Miyoshi
貴史 三吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2016112044A priority Critical patent/JP6740719B2/ja
Priority to US15/453,131 priority patent/US10176112B2/en
Publication of JP2017219931A publication Critical patent/JP2017219931A/ja
Application granted granted Critical
Publication of JP6740719B2 publication Critical patent/JP6740719B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G06F15/7871—Reconfiguration support, e.g. configuration loading, configuration switching, or hardware OS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G06F9/44521—Dynamic linking or loading; Link editing at or after load time, e.g. Java class loading
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1021—Hit rate improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/68—Details of translation look-aside buffer [TLB]
    • G06F2212/684—TLB miss handling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Microcomputers (AREA)
  • Stored Programmes (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】再構成可能集積回路にコードがロードされているか否かを高速に判定する。
【解決手段】情報処理装置は、回路の構成を示すコードがロードされることにより前記回路が構成される再構成可能集積回路と、前記再構成可能集積回路にコードがロードされていることを示す情報を記憶するメモリと、所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたＴＬＢを検索し、前記所定の仮想アドレスが前記ＴＬＢにヒットしたとき、前記所定のコードがロードされていると判定し、前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記再構成可能集積回路内の未使用領域に、前記所定のコードが示す所定の回路を構成する処理部と、を備える。
【選択図】図６

Description

本発明は、情報処理装置、情報処理方法、およびプログラムに関する。
近年、Central Processing Unit（ＣＰＵ）とField-Programmable Gate Array（ＦＰＧＡ）の混載パッケージが発表されるなど、コンピューティングのアクセラレーションとしてＦＰＧＡの重要性が増している。ＣＰＵとＦＰＧＡの混載パッケージでは、ＣＰＵとＦＰＧＡとがメモリコヒーレントバスで接続され、ＣＰＵとＦＰＧＡのメモリ共有が可能になっている。
また、複数のリージョンがあらかじめ用意され、リージョンごとの書き換えが可能なＦＰＧＡが知られている。
アプリケーションの実行中にＦＰＧＡを動的にプログラムする方法が知られている（例えば、特許文献１参照）。
特開２００６−２１５５９２号公報 特開２０１３−４５２１９号公報
特許文献１では、ある関数がＦＰＧＡにプログラムされているかどうかのチェックをコプロセッサが行い、その結果を結果レジスタに格納し、プロセッサが結果レジスタをチェックして、ある関数がＦＰＧＡで実行可能か判定している。特許文献１では、ＦＰＧＡで実行可能であるかの判定に際してレジスタをチェックしており、細粒度の処理を行う場合、レジスタのチェックがオーバーヘッドとして表れる。
本発明は、再構成可能集積回路にコードがロードされているか否かを高速に判定することを目的とする。
実施の形態に係る情報処理装置は、再構成可能集積回路と、メモリと、処理部と、を備える。
前記再構成可能集積回路と、回路の構成を示すコードがロードされることにより前記回路が構成される。
前記メモリは、前記再構成可能集積回路にコードがロードされていることを示す情報と、前記再構成可能集積回路内で回路が構成可能な未使用領域を示すリソース情報と、を記憶する。
前記処理部は、所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を検索する。前記処理部は、前記所定の仮想アドレスが前記ＴＬＢにヒットしたとき、前記所定のコードがロードされていると判定する。前記処理部は、前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記リソース情報が示す前記未使用領域に、前記所定のコードが示す所定の回路を構成する。
実施の形態に係る情報処理装置によれば、再構成可能集積回路にコードがロードされているか否かを高速に判定することが出来る。
実施の形態に係る情報処理装置の構成図である。 ＦＰＧＡリソーステーブルの例である。 マッピングテーブルの例である。 ＦＰＧＡにコードがロード済みの場合のシーケンス図である。 ＦＰＧＡにコードがロードされる場合のシーケンス図である。 ＦＰＧＡにコードがロードされない場合のシーケンス図である。 情報処理装置（コンピュータ）のハードウェア図である。
以下、図面を参照しながら実施の形態について説明する。
図１は、実施の形態に係る情報処理装置の構成図である。
情報処理装置１０１は、処理部１１１、メモリ１２１、ＦＰＧＡ１３１−ｉ（ｉ＝１，２）、およびフラッシュメモリ１４１を備える。情報処理装置１０１は、例えば、パーソナルコンピュータ（ＰＣ）やサーバ等のコンピュータである。
処理部１１１は、情報処理装置１０１全体を制御する処理装置である。処理部１１１は、ユーザアプリケーション１４２やOperating System（ＯＳ）１４３をメモリ１２１上に読み出して、種々の処理を実行する。処理部１１１は、アプリケーション部１１２、ＯＳ部１１３、リソースマネージャー１１５、およびTranslation Lookaside Buffer（ＴＬＢ）１１６を備える。処理部１１１は、例えば、ＣＰＵである。
アプリケーション部１１２は、フラッシュメモリ１４１からユーザアプリケーション１４２をメモリ１２１上に読み出して、実行する。アプリケーション部１１２は、所定のコード１４５−ｋがＦＰＧＡ１３１−ｉにロードされることにより構成される所定の回路を使用してある処理を行いたい場合、所定のコード１４５−ｋがＦＰＧＡ１３１−ｉにロードされているかチェックする。アプリケーション部１１２は、所定のコード１４５−ｋに対応付けられた仮想アドレスに格納される値を読み出し、読み出した値に応じて、所定のコード１４５−ｋがＦＰＧＡ１３１−ｉにロードされているか判定する。すなわちアプリケーション部１１２は、ＦＰＧＡ１３１−ｉを利用可能であるか（ＦＰＧＡ１３１−ｉを利用したハードウェア処理が可能か）判定する。例えば、アプリケーション部１１２は、所定のコード１４５−ｋに対応付けられた仮想アドレスから読み出した値が１の場合、所定のコード１４５−ｋがＦＰＧＡ１３１−ｉにロードされている（ＦＰＧＡ１３１−ｉを利用可能）と判定する。また、アプリケーション部１１２は、所定のコード１４５−ｋに対応付けられた仮想アドレスから読み出した値が１の場合、所定のコード１４５−ｋがＦＰＧＡ１３１−ｉにロードされていない（ＦＰＧＡ１３１−ｉを利用不可）と判定する。
ＯＳ部１１３は、フラッシュメモリ１４１からＯＳ１４３をメモリ１２１上に読み出して、実行する。ＯＳ部１１３は、ページテーブル１２４の管理を行う。
ＯＳ部は、例外処理部１１４を備える。例外処理部１４４は、ＴＬＢのミスヒット時の例外処理を行う。例外処理部１４４は、ＴＬＢのミスヒット時にリソースマネージャー１１５を呼び出す。
リソースマネージャー１１５は、フラッシュメモリ１４１からリソース管理アプリケーション１４４をメモリ１２１上に読み出して、実行する。リソースマネージャー１１５は、ＦＰＧＡリソーステーブル１２２を参照し、ＦＰＧＡ１３１−ｉの状況に応じて、ＦＰＧＡ１３１−ｉにコード１４５−ｋを書き込む。詳細には、リソースマネージャー１１５は、ＦＰＧＡ１３１−ｉに指示とコード１４５−ｋを送信し、ＦＰＧＡ１３１−ｉの制御部１３２−ｉは、受信したコード１４５−ｋをリージョン１３３−ｉ−ｊにロードする。すなわち、制御部１３２−ｉは、受信したコード１４５−ｋで示される回路をリージョン１３３−ｉ−ｊに構成する。また、リソースマネージャー１１５は、ＦＰＧＡリソーステーブル１２３およびマッピングテーブル１２３の設定を行う。
ＴＬＢ１１６は、仮想アドレスとメモリ１２１の物理アドレスとが対応付けられた情報を格納するキャッシュである。ＴＬＢ１１６には、ページテーブル１２４の情報の一部が格納される。ＴＬＢ１１６の検索は、ハードウェアにより実行される。
メモリ１２１は、情報処理装置１０１で使用されるプログラムやデータを一時的に格納する記憶装置である。メモリ１２１は、例えば、Dynamic Random Access Memory（ＤＲＡＭ）等である。メモリ１２１は、ＦＰＧＡリソーステーブル１２２、マッピングテーブル１２３、およびページテーブル１２４を格納する。
ＦＰＧＡリソーステーブル１２２は、ＦＰＧＡ１３１−ｉの使用状況などの状態が記載されたテーブルである。尚、ＦＰＧＡリソーステーブル１２２の詳細は後述する。
マッピングテーブル１２３は、コード１４５−ｋと仮想アドレスとの対応関係が記載されたテーブルである。尚、マッピングテーブルの１２３の詳細は後述する。マッピングテーブル１２３は、リソースマネージャー１１５により設定され、コード１４５−ｋがフラッシュメモリ１４１に格納またはフラッシュメモリ１４１から削除されると、それに応じて更新される。各コード１４５−ｋに対応付けられる各仮想アドレスは、リソースマネージャー１１５により、重複しないように適当な値が設定される。
ページテーブル１２４は、仮想アドレスとメモリ１２１の物理アドレスとの対応関係が記載されたテーブルである。ページテーブル１２４は、ＯＳ１４３におけるページング方式の仮想記憶システムで使われる。ページテーブル１２４には、仮想アドレス空間を「ページ」と呼ばれる所定のサイズに分割した領域の仮想アドレスとメモリ１２１の物理アドレスとの対応関係が記載されている。尚、ページテーブル１２４の数は一例であり、これに限られるものではない。
ＦＰＧＡ１３１−ｉは、制御部１３２−ｉおよびリージョン１３３−ｉ−ｊ（ｊ＝１〜ｎ）を備える。ＦＰＧＡ１３１−ｉは、再構成可能集積回路の一例である。
制御部１３２−ｉは、処理部１１１から指示とコード１４５−ｋを受信し、リージョン１３３−ｉ−ｊに受信したコード１４５−ｋを書き込む（ロードする）。すなわち、制御部１３２−ｉは、受信したコード１４５−ｋで示される回路をリージョン１３３−ｉ−ｊに構成する。上記処理は、コンフィグレーションとも呼ばれる。
リージョン１３３−ｉ−ｊは、コード１４５−ｋで示される回路が構成される予め設定された領域である。制御部１３２−ｉは、リージョン１３３−ｉ−ｊごとに書き換えが可能である。尚、リージョン１３３−ｉ−ｊは、リージョン＃ｊと表記する場合がある。
尚、ＦＰＧＡ１３１−ｉの数およびリージョン１３３−ｉ−ｊの数は一例であり、これに限られるものではない。
フラッシュメモリ１４１は、情報処理装置１０１で使用されるプログラムやデータを格納する不揮発性の半導体記憶装置である。ユーザアプリケーション１４２、ＯＳ１４３、リソース管理アプリケーション１４４、およびコード１４５−ｋ（ｋ＝１〜Ｍ）を格納する。
ユーザアプリケーション１４２は、ユーザが要求する処理を実行するプログラムである。
ＯＳ１４３は、情報処理装置１０１の制御、ページテーブル１２４の設定、および例外処理などを行うプログラムである。
リソース管理アプリケーション１４４は、ＦＰＧＡ１３１−ｉへのコード１４５−ｋの書き込みやＦＰＧＡリソーステーブル１２２の更新などの管理を行うプログラムである。
コード１４５−ｋは、ＦＰＧＡ１３１−ｉのリージョン１３２−ｉ−ｊに構成される回路を示す情報である。以下、コード１４５−ｋは、コード＃ｋと表記する場合がある。
図２は、ＦＰＧＡリソーステーブルの例である。
ＦＰＧＡリソーステーブル１２２は、項目として、ＩＤ、ＦＰＧＡ番号、リージョン番号、ＩｎＵｓｅ、コード番号、およびプロセスＩＤを有し、これらが関連付けられて記載されている。
ＩＤは、リージョン１３３−ｉ−ｊに割り当てられた通し番号である。
ＦＰＧＡ番号は、ＦＰＧＡ１３１−ｉを識別する番号である。
リージョン番号は、リージョン１３３−ｉ−ｊを識別する番号である。
ＩｎＵｓｅは、リージョン１３３−ｉ−ｊが使用されているか否か、すなわち当該リージョン１３３−ｉ−ｊにコード１４５−ｋがロードされているか否かを示す。“Ｙｅｓ”は使用中を示し、“Ｎｏ”は未使用であることを示す。すなわち、ＩｎＵｓｅが“Ｎｏ”である場合、対応するリージョン１３３−ｉ−ｊにコード１４５−ｋをロードすることにより回路を構成して実行、すなわちハードウェア処理が可能であることを示す。
コード番号は、リージョン１３３−ｉ−ｊにロードされているコード１４５−ｋを示す。実施の形態では、コード番号ｋはコード１４５−ｋを示す。
プロセスＩＤは、リージョン１３３−ｉ−ｊにロードされているコード１４５−ｋにより構成された回路を使用しているＯＳ１４３で使用されているプロセスのＩＤ（識別子）を示す。
リソースマネージャー１１５は、ＦＰＧＡリソーステーブル１２２に含まれるプロセスＩＤが示すプロセスが動作中でない場合、ＩｎＵｓｅを“Ｎｏ”に設定する。また、リソースマネージャー１１５は、動作中でないプロセスＩＤに対応するプロセスに対応するコード番号に対応する仮想アドレスに対応する物理アドレスをＴＬＢ１１６から削除する。
図３は、マッピングテーブルの例である。
マッピングテーブル１２３は、項目として、コード番号およびアドレスを有し、これらが関連付けられて記載されている。
コード番号は、コード１４５−ｋを識別する番号である。実施の形態では、コード番号ｋはコード１４５−ｋを示す。
アドレスは、仮想アドレスを示す。
図４は、ＦＰＧＡにコードがロード済みの場合のシーケンス図である。
図４では、ユーザアプリケーション１４２がある処理をコード＃１を利用して実行する場合について説明する。また、コード＃１に対応する仮想アドレス=0x0001000に対応するメモリ１２１の物理アドレス=0x1000008000には、１が格納されている。
アプリケーション部１１２は、コード＃１に対応する仮想アドレスから情報を読み出すロード（ＬＤ）命令を発行する（ステップＳ５０１）。図３に示すように、コード＃１に対応する仮想アドレスは、0x0001000である。
処理部１１１は、アプリケーション部１１２が発行した仮想アドレスに基づいて、ＴＬＢ１１６を検索する（ステップＳ５０２）。ここでは、仮想アドレス＝0x0001000に対応する物理アドレス=0x1000008000が検索結果として得られるとする（ＴＬＢヒット）。
メモリ１２１の物理アドレス=0x1000008000には、１が格納されおり、処理部１１１は、メモリ１２１から読みだした情報＝１をアプリケーション部１１２に返す（ステップＳ５０３）。
アプリケーション部１１２は、戻り値として１を受信したので、ＦＰＧＡ１３１−ｉは利用可能であると判定する（ステップＳ５０４）。そして、アプリケーション部１１２は、コード＃１に対応するＦＰＧＡ関数をコールする（ステップＳ５０４）。すなわち、アプリケーション部１１２は、コード＃１によりＦＰＧＡ１３１−ｉに構成された回路を実行する。詳細には、アプリケーション部１１２は、コード＃１により構成された回路を有するＦＰＧＡ１３１−ｉに、当該回路の実行を指示する。
ＦＰＧＡ１３１−ｉは、コード＃１により構成された回路を実行し、実行終了すると、コード＃１により構成された回路の実行結果をアプリケーション部１１２に送信する（ステップＳ５０５）。
図５は、ＦＰＧＡにコードがロードされる場合のシーケンス図である。
図５では、ユーザアプリケーション１４２がある処理をコード＃２を利用して実行しようとする場合について説明する。
アプリケーション部１１２は、コード＃１に対応する仮想アドレスから情報を読み出すロード（ＬＤ）命令を発行する（ステップＳ５１１）。図３に示すように、コード＃２に対応する仮想アドレスは、0x0003000である。
処理部１１１は、アプリケーション部１１２が発行した仮想アドレスに基づいて、ＴＬＢ１１６を検索する（ステップＳ５１２）。ここでは、仮想アドレス＝0x0003000に対応する物理アドレスはＴＬＢに格納されていないとする（ＴＬＢミス）。処理部１１１は、割り込みを発生させ、例外処理部１１４を呼び出す（ステップＳ５１２）。そして、例外処理部１１４は、リソースマネージャー１１５を呼び出す（ステップＳ５１３）。
リソースマネージャー１１５は、マッピングテーブル１２３を参照し、仮想アドレス=0x0003000に対応するコード番号＝２を検出する（ステップＳ５１４）。リソースマネージャー１１５は、ＦＰＧＡリソーステーブル１２２を参照し、未使用のリージョンを検索する（ステップＳ５１４）。ここでは、未使用のリージョンとしてＩＤ＝２（ＦＰＧＡ番号＝１、リージョン番号＝２）に対応するリージョン（すなわちＦＰＧＡ１３１−１のリージョン１３３−１−２）が検出されたとする。尚、未使用のリージョンが複数ある場合、例えば、未使用のリージョンのうちＩＤが最小のリージョンを検出する。リソースマネージャー１１５は、コード＃２をＦＰＧＡ１３１−１に送信し、リージョン１３３−１−２への書き込み（ロード）を指示する（ステップＳ５１４）。
ＦＰＧＡ１３１−１の制御部３３２−１は、リージョン１３３−１−２にコード＃２を書き込む（ロードする）（ステップＳ５１５）。それにより、リージョン１３３−１−２には、コード＃２で示される回路が構成される。制御部３３２−１は、書き込みが終了したらリソースマネージャー１１５にロードの完了を通知する（ステップＳ５１５）。
リソースマネージャー１１５は、ページテーブル１２４に仮想アドレス0x0003000を含むページと対応する物理アドレスを設定し、仮想アドレス0x0003000を含むページの仮想アドレスに対応するメモリ１２１の物理アドレスに１を書き込む。リソースマネージャー１１５は、１をアプリケーション部１１２に返す（ステップＳ５１６）。リソースマネージャー１１５は、ＴＬＢ５１６に仮想アドレス0x0003000に対応する物理アドレスを登録する（ステップＳ５１６）。
アプリケーション部１１２は、戻り値として１を受信したので、ＦＰＧＡ１３１−ｉは利用可能であると判定する（ステップＳ５１７）。そして、アプリケーション部１１２は、コード＃２に対応するＦＰＧＡ関数をコールする（ステップＳ５１７）。すなわち、アプリケーション部１１２は、コード＃２によりＦＰＧＡ１３１−ｉに構成された回路を実行する。詳細には、アプリケーション部１１２は、コード＃２により構成された回路を有するＦＰＧＡ１３１−ｉに、当該回路の実行を指示する。
ＦＰＧＡ１３１−ｉは、コード＃２により構成された回路を実行し、実行終了すると、コード＃２により構成された回路の実行結果をアプリケーション部１１２に送信する（ステップＳ５１８）。
図６は、ＦＰＧＡにコードがロードされない場合のシーケンス図である。
図６では、ユーザアプリケーション１４２がある処理をコード＃２を利用して実行しようとする場合について説明する。
アプリケーション部１１２は、コード＃２に対応する仮想アドレスから情報を読み出すロード（ＬＤ）命令を発行する（ステップＳ５２１）。図３に示すように、コード＃２に対応する仮想アドレスは、0x0003000である。
処理部１１１は、アプリケーション部１１２が発行した仮想アドレスに基づいて、ＴＬＢ１１６を検索する（ステップＳ５２２）。ここでは、仮想アドレス＝0x0003000に対応する物理アドレスはＴＬＢに格納されていないとする（ＴＬＢミス）。処理部１１１は、割り込みを発生させ、例外処理部１１４を呼び出す（ステップＳ５２２）。そして、例外処理部１１４は、リソースマネージャー１１５を呼び出す（ステップＳ５２３）。
リソースマネージャー１１５は、マッピングテーブル１２３を参照し、仮想アドレス=0x0003000に対応するコード番号＝２を検出する（ステップＳ５２４）。リソースマネージャー１１５は、ＦＰＧＡリソーステーブル１２２を参照し、未使用のリージョンを検索する（ステップＳ５２４）。ここでは、未使用のリージョンが検出されなかったとする。リソースマネージャー１１５は、ページテーブル１２４に仮想アドレス0x0003000を含むページの仮想アドレスと対応する物理アドレスを設定し、仮想アドレス0x0003000を含むページに対応するメモリ１２１の物理アドレスに０を書き込む。（ステップＳ５２４）。
アプリケーション部１１２は、戻り値として０を受信したので、ＦＰＧＡ１３１−ｉは利用不可であると判定する。そして、アプリケーション部１１２は、ある処理をＦＰＧＡ１３１−ｉによるハードウェア処理を用いずに、ソフトウェア処理により実行する。すなわち、アプリケーション部１１２は、コード＃２により構成される回路が実行する処理（ハードウェア処理）と同等の処理をソフトウェアにより自身で実行する。これにより、コード＃２により構成される回路を使用した場合と同等の処理結果が得られるが、ソフトウェア処理のため、コード＃２により構成される回路を使用した場合よりも時間がかかる。
実施の形態に係る情報処理装置によれば、ＦＰＧＡが利用可能かの判定結果をＴＬＢの検索の結果と連動させており、ＴＬＢの検索は通常アクセスでもＬＤ命令ごとに行われるため、ヒット時のオーバーヘッドは無くなる。
実施の形態に係る情報処理装置によれば、ＦＰＧＡが利用可能かをチェックするためのオーバーヘッドを小さくすることが出来る。
ＦＰＧＡのリソースを複数のユーザアプリケーションで共有して使う場合、リソース待ちが発生すると、ＦＰＧＡを使ったハードウェア処理を行うより、ＣＰＵ（処理部）によるソフトウェア処理の方が速い場合がある。
実施の形態に係る情報処理装置によれば、ＦＰＧＡの利用状況に応じて、ＦＰＧＡによるハードウェア処理を使うかＣＰＵによるソフトウェア処理を使うか判断できる。
図７は、情報処理装置（コンピュータ）のハードウェア図である。
実施の形態の情報処理装置１０１は、例えば、図７に示すような情報処理装置（コンピュータ）１によって実現可能である。
情報処理装置１は、ＣＰＵ２、メモリ３、入力装置４、出力装置５、フラッシュメモリ６、記録媒体駆動部７、及びＦＰＧＡ８−ｉを備え、それらはバスにより互いに接続されている。
ＣＰＵ２は、情報処理装置１全体を制御する中央処理装置である。ＣＰＵ２は、コア１１、キャッシュ１２、メモリコントローラ１３、Ｉ／Ｏハブ１４を備える。コア１１は、各種処理を行う演算装置である。コア１１は、アプリケーション部１１２、ＯＳ部１１３、およびリソースマネージャー１１５として動作する。
メモリ３は、プログラム実行の際に、フラッシュメモリ６（あるいは可搬記録媒体１０）に記憶されているプログラムあるいはデータを一時的に格納するRead Only Memory(ＲＯＭ)やRandom Access Memory(ＲＡＭ)等のメモリである。ＣＰＵ２は、メモリ３を利用してプログラムを実行することにより、上述した各種処理を実行する。メモリ３は、メモリ１２１に対応する。
この場合、可搬記録媒体１０等から読み出されたプログラムコード自体が実施の形態の機能を実現する。
入力装置４は、ユーザ又はオペレータからの指示や情報の入力、情報処理装置１で用いられるデータの取得等に用いられる。入力装置４は、例えば、キーボード、マウス、タッチパネル、カメラ、またはセンサ等である。
出力装置５は、ユーザ又はオペレータへの問い合わせや処理結果を出力したり、ＣＰＵ２による制御により動作する装置である。出力装置５は、例えば、ディスプレイ、またはプリンタ等である。
フラッシュメモリ６は、プログラムやデータを記憶する記憶装置である。情報処理装置１は、フラッシュメモリ６に、上述のプログラムとデータを保存しておき、必要に応じて、それらをメモリ３に読み出して使用する。フラッシュメモリ６は、フラッシュメモリ１４１に対応する。フラッシュメモリ６は、例えば、磁気ディスク装置、光ディスク装置、テープ装置等でもよい。
記録媒体駆動部７は、可搬記録媒体１０を駆動し、その記録内容にアクセスする。可搬記録媒体としては、メモリカード、フレキシブルディスク、Compact Disk Read Only Memory(ＣＤ−ＲＯＭ)、光ディスク、光磁気ディスク等、任意のコンピュータ読み取り可能な記録媒体が用いられる。ユーザは、この可搬記録媒体１０に上述のプログラムとデータを格納しておき、必要に応じて、それらをメモリ３に読み出して使用する。
ＦＰＧＡ８−ｉは、再構成可能な集積回路である。ＦＰＧＡ８−ｉは、ＦＰＧＡ１３１−ｉに対応する。ＦＰＧＡ８−１は、Staticモジュール１６とリージョン１７−ｊを備える。Staticモジュール１６は、制御部１３２−１に対応する。リージョン１７−ｊはリージョン１３３−ｉ−ｊに対応する。ＦＰＧＡ８−２もＦＰＧＡ８−１と同様の構成である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
回路の構成を示すコードがロードされることにより前記回路が構成される再構成可能集積回路と、
前記再構成可能集積回路にコードがロードされていることを示す情報と、前記再構成可能集積回路内で回路が構成可能な未使用領域を示すリソース情報と、を記憶するメモリと、
所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を検索し、前記所定の仮想アドレスが前記ＴＬＢにヒットしたとき、前記所定のコードがロードされていると判定し、前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記リソース情報が示す前記未使用領域に、前記所定のコードが示す所定の回路を構成する処理部と、
を備える情報処理装置。
（付記２）
前記処理部は、前記所定の回路を前記未使用領域に構成したとき、前記所定の仮想アドレスに対応する前記メモリの物理アドレスを前記ＴＬＢに設定し、前記所定の仮想アドレスに対応する前記メモリの物理アドレスに、前記所定のコードがロードされていることを示す情報を書き込むことを特徴とする付記１記載の情報処理装置。
（付記３）
前記処理部は、前記所定の回路を前記未使用領域に構成したとき、前記所定のコードがロードされていることを示す情報を取得し、前記所定の回路を実行することを特徴とする付記２記載の情報処理装置。
（付記４）
前記処理部は、前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記再構成可能集積回路内に前記未使用領域がない場合、前記所定の回路が実行する処理と同等の処理を前記処理部により実行することを特徴とする付記１記載の情報処理装置。
（付記５）
回路の構成を示すコードがロードされることにより前記回路が構成される再構成可能集積回路と、前記再構成可能集積回路にコードがロードされていることを示す情報と、前記再構成可能集積回路内で回路が構成可能な未使用領域を示すリソース情報と、を記憶するメモリと、を備える情報処理装置が実行する情報処理方法であって、
所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、
前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を検索し、
前記所定の仮想アドレスが前記ＴＬＢにヒットした場合、前記所定のコードがロードされていると判定し、
前記所定の仮想アドレスが前記ＴＬＢにヒットしなかった場合、前記リソース情報が示す前記未使用領域に、前記所定のコードが示す所定の回路を構成する
処理を備える情報処理方法。
（付記６）
前記所定の回路を前記未使用領域に構成したとき、前記所定の仮想アドレスに対応する前記メモリの物理アドレスを前記ＴＬＢに設定し、前記所定の仮想アドレスに対応する前記メモリの物理アドレスに、前記所定のコードがロードされていることを示す情報を書き込む処理をさらに備える付記５記載の情報処理方法。
（付記７）
前記所定の回路を前記未使用領域に構成したとき、前記所定のコードがロードされていることを示す情報を取得し、前記所定の回路を実行する処理をさらに備える付記６記載の情報処理方法。
（付記８）
前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記再構成可能集積回路内に前記未使用領域がない場合、前記所定の回路が実行する処理と同等の処理を処理部により実行する処理をさらに備える付記４記載の情報処理方法。
（付記９）
回路の構成を示すコードがロードされることにより前記回路が構成される再構成可能集積回路と、前記再構成可能集積回路にコードがロードされていることを示す情報と、前記再構成可能集積回路内で回路が構成可能な未使用領域を示すリソース情報と、を記憶するメモリと、を備えるコンピュータに、
所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、
前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を検索し、
前記所定の仮想アドレスが前記ＴＬＢにヒットした場合、前記所定のコードがロードされていると判定し、
前記所定の仮想アドレスが前記ＴＬＢにヒットしなかった場合、前記リソース情報が示す前記未使用領域に、前記所定のコードが示す所定の回路を構成する
処理を実行させるプログラム。
（付記１０）
前記所定の回路を前記未使用領域に構成したとき、前記所定の仮想アドレスに対応する前記メモリの物理アドレスを前記ＴＬＢに設定し、前記所定の仮想アドレスに対応する前記メモリの物理アドレスに、前記所定のコードがロードされていることを示す情報を書き込む処理をさらに備える付記９記載の情報処理方法。
（付記１１）
前記所定の回路を前記未使用領域に構成したとき、前記所定のコードがロードされていることを示す情報を取得し、前記所定の回路を実行する処理をさらに備える付記１０記載の情報処理方法。
（付記１２）
前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記再構成可能集積回路内に前記未使用領域がない場合、前記所定の回路が実行する処理と同等の処理を処理部により実行する処理をさらに備える付記５記載のプログラム。
１０１ 情報処理装置
１１１ 処理部
１１２ アプリケーション部
１１３ ＯＳ部
１１４ 例外処理部
１１５ リソースマネージャー
１１６ ＴＬＢ
１２１ メモリ
１２２ ＦＰＧＡリソーステーブル
１２３ マッピングテーブル
１２４ ページテーブル
１３１ ＦＰＧＡ
１３２ 制御部
１３３ リージョン
１４１ フラッシュメモリ
１４２ ユーザアプリケーション
１４３ ＯＳ
１４４ リソース管理アプリケーション
１４５ コード

Claims (6)

  1. 回路の構成を示すコードがロードされることにより前記回路が構成される再構成可能集積回路と、
    前記再構成可能集積回路にコードがロードされていることを示す情報と、前記再構成可能集積回路内で回路が構成可能な未使用領域を示すリソース情報と、を記憶するメモリと、
    所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を検索し、前記所定の仮想アドレスが前記ＴＬＢにヒットしたとき、前記所定のコードがロードされていると判定し、前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記リソース情報が示す前記未使用領域に、前記所定のコードが示す所定の回路を構成する処理部と、
    を備える情報処理装置。
  2. 前記処理部は、前記所定の回路を前記未使用領域に構成したとき、前記所定の仮想アドレスに対応する前記メモリの物理アドレスを前記ＴＬＢに設定し、前記所定の仮想アドレスに対応する前記メモリの物理アドレスに、前記所定のコードがロードされていることを示す情報を書き込むことを特徴とする請求項１記載の情報処理装置。
  3. 前記処理部は、前記所定の回路を前記未使用領域に構成したとき、前記所定のコードがロードされていることを示す情報を取得し、前記所定の回路を実行することを特徴とする請求項２記載の情報処理装置。
  4. 前記処理部は、前記所定の仮想アドレスが前記ＴＬＢにヒットしなかったとき、前記再構成可能集積回路内に前記未使用領域がない場合、前記所定の回路が実行する処理と同等の処理を前記処理部により実行することを特徴とする請求項１記載の情報処理装置。
  5. 回路の構成を示すコードがロードされることにより前記回路が構成される再構成可能集積回路と、前記再構成可能集積回路にコードがロードされていることを示す情報と、前記再構成可能集積回路内で回路が構成可能な未使用領域を示すリソース情報と、を記憶するメモリと、を備える情報処理装置が実行する情報処理方法であって、
    所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、
    前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を検索し、
    前記所定の仮想アドレスが前記ＴＬＢにヒットした場合、前記所定のコードがロードされていると判定し、
    前記所定の仮想アドレスが前記ＴＬＢにヒットしなかった場合、前記リソース情報が示す前記未使用領域に、前記所定のコードが示す所定の回路を構成する
    処理を備える情報処理方法。
  6. 回路の構成を示すコードがロードされることにより前記回路が構成される再構成可能集積回路と、前記再構成可能集積回路にコードがロードされていることを示す情報と、前記再構成可能集積回路内で回路が構成可能な未使用領域を示すリソース情報と、を記憶するメモリと、を備えるコンピュータに、
    所定のコードに対応付けられた所定の仮想アドレスから情報を読み出す命令を発行し、
    前記命令に基づいて、コードに対応付けられた仮想アドレスと前記メモリの物理アドレスとが対応付けられたトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を検索し、
    前記所定の仮想アドレスが前記ＴＬＢにヒットした場合、前記所定のコードがロードされていると判定し、
    前記所定の仮想アドレスが前記ＴＬＢにヒットしなかった場合、前記リソース情報が示す前記未使用領域に、前記所定のコードが示す所定の回路を構成する
    処理を実行させるプログラム。
JP2016112044A 2016-06-03 2016-06-03 情報処理装置、情報処理方法、およびプログラム Active JP6740719B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016112044A JP6740719B2 (ja) 2016-06-03 2016-06-03 情報処理装置、情報処理方法、およびプログラム
US15/453,131 US10176112B2 (en) 2016-06-03 2017-03-08 Information processing device, method, and non-transitory computer-readable recording medium storing information processing program for loading code into reconfigurable integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016112044A JP6740719B2 (ja) 2016-06-03 2016-06-03 情報処理装置、情報処理方法、およびプログラム

Publications (2)

Publication Number Publication Date
JP2017219931A true JP2017219931A (ja) 2017-12-14
JP6740719B2 JP6740719B2 (ja) 2020-08-19

Family

ID=60483335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016112044A Active JP6740719B2 (ja) 2016-06-03 2016-06-03 情報処理装置、情報処理方法、およびプログラム

Country Status (2)

Country Link
US (1) US10176112B2 (ja)
JP (1) JP6740719B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108319563B (zh) * 2018-01-08 2020-01-03 华中科技大学 一种基于fpga的网络功能加速方法和系统
US11410027B2 (en) * 2019-09-16 2022-08-09 SambaNova Systems, Inc. Performance estimation-based resource allocation for reconfigurable architectures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5542077A (en) * 1993-09-10 1996-07-30 Compaq Computer Corporation Personal computer with CMOS memory not having a separate battery
WO2004001605A1 (en) * 2002-06-19 2003-12-31 Tokyo Electron Device Limited Memory device, memory managing method and program
JP3900499B2 (ja) 2004-10-27 2007-04-04 インターナショナル・ビジネス・マシーンズ・コーポレーション 再構成可能な、命令レベルのハードウェアによる高速化のためにマイクロプロセッサとともにｆｐｇａテクノロジを使用する方法および装置
US7873830B2 (en) * 2006-01-13 2011-01-18 International Business Machines Corporation Methods for coordinating access to memory from at least two cryptography secure processing units
EP2159706B1 (en) * 2007-06-19 2014-09-10 Fujitsu Limited Operation processing apparatus and operation processing method
US9936333B2 (en) * 2010-08-10 2018-04-03 Microsoft Technology Licensing, Llc Location and contextual-based mobile application promotion and delivery
JP5653865B2 (ja) 2011-08-23 2015-01-14 日本電信電話株式会社 データ処理システム

Also Published As

Publication number Publication date
US20170351617A1 (en) 2017-12-07
US10176112B2 (en) 2019-01-08
JP6740719B2 (ja) 2020-08-19

Similar Documents

Publication Publication Date Title
US11030126B2 (en) Techniques for managing access to hardware accelerator memory
JP6066250B2 (ja) マルチコア異種システム変換のルックアサイドバッファコヒーレンシ
US9218302B2 (en) Page table management
JP5914145B2 (ja) メモリ保護回路、処理装置、およびメモリ保護方法
US20170277903A1 (en) Data Protection Using Virtual Resource Views
EP2972898B1 (en) Externally programmable memory management unit
JP7096840B2 (ja) 能力メタデータを管理するための装置及び方法
JP5778296B2 (ja) 仮想計算機システム、仮想化機構、及びデータ管理方法
JP6740719B2 (ja) 情報処理装置、情報処理方法、およびプログラム
US9934100B2 (en) Method of controlling memory swap operation and data processing system using same
KR102130813B1 (ko) 재구성 가능 프로세서 및 재구성 가능 프로세서를 동작하는 방법
US9507724B2 (en) Memory access processing method and information processing device
US9513824B2 (en) Control method, control device, and recording medium
EP3136245B1 (en) Computer
CN112654965A (zh) 动态模块的外部分页和交换
US20080072009A1 (en) Apparatus and method for handling interrupt disabled section and page pinning apparatus and method
CN112286839A (zh) 低开销的转换后备缓冲器下拉
JP5471677B2 (ja) 仮想ディスク制御システム、方法及びプログラム
CN104166633B (zh) 用于存储器访问保护的方法和系统
US20210191641A1 (en) Systems and methods for reducing instruction code memory footprint for multiple processes executed at a coprocessor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200219

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20200219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20200219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200623

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200706

R150 Certificate of patent or registration of utility model

Ref document number: 6740719

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150