JP2017216263A - Semiconductor element built-in substrate - Google Patents
Semiconductor element built-in substrate Download PDFInfo
- Publication number
- JP2017216263A JP2017216263A JP2016106909A JP2016106909A JP2017216263A JP 2017216263 A JP2017216263 A JP 2017216263A JP 2016106909 A JP2016106909 A JP 2016106909A JP 2016106909 A JP2016106909 A JP 2016106909A JP 2017216263 A JP2017216263 A JP 2017216263A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- electrode
- signal
- sealing body
- resin sealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
Description
本発明は、半導体素子を内蔵する半導体素子内蔵基板に関するものである。 The present invention relates to a semiconductor element built-in substrate that incorporates a semiconductor element.
図２に、従来の半導体素子内蔵基板Ｂの概略断面図を示す。
従来の半導体素子内蔵基板Ｂは、例えば樹脂封止体３０と、半導体素子用位置決め導体３１と、半導体素子３２と、外部接続パッド３３と、第１および第２のビアホール３４，３５と、配線導体３６と、を有している。
FIG. 2 is a schematic cross-sectional view of a conventional substrate B with a built-in semiconductor element.
A conventional semiconductor element-embedded substrate B includes, for example, a resin sealing body 30, a semiconductor element positioning conductor 31, a semiconductor element 32, an external connection pad 33, first and second via holes 34 and 35, and a wiring conductor. 36.
樹脂封止体３０は、下面中央部に半導体素子埋設領域Ｙを有している。
半導体素子用位置決め導体３１は、半導体素子埋設領域Ｙの外側の領域に例えば枠状に形成されている。
半導体素子３２は、信号用電極３２Ｓおよび接地用電極３２Ｇおよび電源用電極３２Ｐがそれぞれ複数形成された電極形成面３２ａ、ならびに電極が形成されていない電極非形成面３２ｂを有している。半導体素子３２は、半導体素子埋設領域Ｙに電極非形成面３２ｂが露出する状態に埋設されている。
外部接続パッド３３は、樹脂封止体３０下面における半導体素子埋設領域Ｙの外側の領域に複数形成されている。外部接続パッド３３には、この半導体素子内蔵基板Ｂが搭載される外部基板（不図示）の電極が半田を介して接続される。
第１のビアホール３４は、樹脂封止体３０に、信号用の電極３２Ｓおよび接地用電極３２Ｇおよび電源用電極３２Ｐをそれぞれ底面として形成されている。
第２のビアホール３５は、樹脂封止体３０に、外部接続パッド３３の一部を底面として形成されている。
樹脂封止体３０の表面および内部には配線導体３６が形成されている。樹脂封止体３０の表面、ならびに第１および第２のビアホール３４，３５内に形成された配線導体３６は、信号用電極３２Ｓおよび接地用電極３２Ｇおよび電源用電極３２Ｐと外部接続パッド３３とを電気的に接続している。
The resin sealing body 30 has a semiconductor element buried region Y at the center of the lower surface.
The semiconductor element positioning conductor 31 is formed, for example, in a frame shape in a region outside the semiconductor element buried region Y.
The semiconductor element 32 has an electrode forming surface 32a on which a plurality of signal electrodes 32S, grounding electrodes 32G, and power supply electrodes 32P are formed, and an electrode non-forming surface 32b on which no electrodes are formed. The semiconductor element 32 is embedded in a state where the electrode non-formation surface 32b is exposed in the semiconductor element embedded region Y.
A plurality of external connection pads 33 are formed in a region outside the semiconductor element buried region Y on the lower surface of the resin sealing body 30. The external connection pad 33 is connected to an electrode of an external substrate (not shown) on which the semiconductor element built-in substrate B is mounted via solder.
The first via hole 34 is formed in the resin sealing body 30 with the signal electrode 32S, the ground electrode 32G, and the power supply electrode 32P as the bottom surfaces, respectively.
The second via hole 35 is formed in the resin sealing body 30 with a part of the external connection pad 33 as a bottom surface.
A wiring conductor 36 is formed on the surface and inside of the resin sealing body 30. The wiring conductor 36 formed in the surface of the resin sealing body 30 and in the first and second via holes 34 and 35 includes the signal electrode 32S, the ground electrode 32G, the power supply electrode 32P, and the external connection pad 33. Electrically connected.
ところで近年、携帯型のゲーム機や音楽プレーヤー等に代表される電子機器の小型化が進むにつれて、これらの電子機器に搭載される半導体素子内蔵基板も小型化の要求が高くなっている。
しかしながら、従来の半導体素子内蔵基板Ｂにおいては、半導体素子埋設領域Ｙの外側の領域に半導体素子用位置決め導体３１を形成するための領域が必要である。
このため、外部接続パッド３３を、半導体素子用位置決め導体３１の外側に形成しなければならず、半導体素子内蔵基板を小型化することが困難であるという問題がある。
Incidentally, in recent years, as electronic devices typified by portable game machines and music players have been reduced in size, there has been an increasing demand for miniaturization of substrates with built-in semiconductor elements mounted on these electronic devices.
However, in the conventional semiconductor element-embedded substrate B, a region for forming the semiconductor element positioning conductor 31 is required in a region outside the semiconductor element buried region Y.
For this reason, the external connection pad 33 must be formed outside the semiconductor element positioning conductor 31, and there is a problem that it is difficult to reduce the size of the semiconductor element built-in substrate.
本発明は、外部接続パッドの一部を半導体素子埋設領域に近接する位置に形成することで、小型化が可能な半導体素子内蔵基板を提供することを課題とする。 It is an object of the present invention to provide a semiconductor element-embedded substrate that can be miniaturized by forming a part of the external connection pad at a position close to the semiconductor element buried region.
本発明における半導体素子内蔵基板は、互いに対向する平坦な第１の主面および第２の主面を有するとともに、第１の主面側に半導体素子埋設領域を有する樹脂封止体と、半導体素子埋設領域の外周に沿って形成されており、下面が第１の主面に露出するとともに、上面および側面が樹脂封止体に埋設された複数の独立した導体パターンから成る半導体素子用位置決め導体と、信号用電極および接地用電極および電源用電極がそれぞれ複数形成された電極形成面、ならびに電極が形成されていない電極非形成面を有しており、半導体素子埋設領域に電極非形成面が露出するようにして樹脂封止体に埋設された半導体素子と、第１の主面に形成された複数の外部接続パッドと、を具備して成る半導体素子内蔵基板であって、樹脂封止体には、信号用電極を底面とする信号用の第１のビアホールおよび半導体素子用位置決め導体の上面を底面とする信号用の第２のビアホールが形成されており第２の主面および信号用の第１および第２のビアホール内には信号用電極および半導体素子用位置決め導体を電気的に接続する配線導体が形成されているとともに、半導体素子用位置決め導体の下面に信号用の外部接続パッドが半導体素子用位置決め導体の少なくとも一部と重なるように接続されていることを特徴とするものである。 A semiconductor element-embedded substrate in the present invention has a flat first main surface and a second main surface facing each other, and a resin sealing body having a semiconductor element embedded region on the first main surface side, and a semiconductor element A positioning conductor for a semiconductor element, which is formed along the outer periphery of the buried region, the bottom surface is exposed to the first main surface, and the top surface and the side surface are composed of a plurality of independent conductor patterns embedded in the resin sealing body; And an electrode forming surface on which a plurality of signal electrodes, grounding electrodes and power supply electrodes are formed, and an electrode non-forming surface on which no electrode is formed, and the electrode non-forming surface is exposed in the semiconductor element buried region A semiconductor element-embedded substrate comprising a semiconductor element embedded in a resin sealing body and a plurality of external connection pads formed on a first main surface, wherein the resin sealing body includes Is A signal first via hole whose bottom surface is the signal electrode and a second signal via hole whose bottom surface is the top surface of the positioning conductor for the semiconductor element are formed, and the second main surface and the first and second signal surfaces are formed. A wiring conductor for electrically connecting the signal electrode and the semiconductor element positioning conductor is formed in the via hole 2 and a signal external connection pad is provided on the lower surface of the semiconductor element positioning conductor. It is connected so that it may overlap with at least one part.
本発明に係る半導体素子内蔵基板によれば、信号用電極を底面とする信号用の第１のビアホールおよび半導体素子用位置決め導体の上面を底面とする信号用の第２のビアホールが形成されており、樹脂封止体の第２の主面および信号用の第１および第２のビアホール内には信号用電極および半導体素子用位置決め導体を電気的に接続する配線導体が形成されている。さらに、半導体素子用位置決め導体の下面に信号用の外部接続パッドが半導体素子用位置決め導体の少なくとも一部と重なるように接続されている。このように、信号用の第２のビアホールおよび信号用の外部接続パッドの一部を、半導体素子埋設領域に近接する位置に形成することで小型化が可能な半導体素子内蔵基板を提供することができる。 According to the semiconductor element-embedded substrate according to the present invention, the first via hole for signals whose bottom surface is the signal electrode and the second via hole for signals whose bottom surface is the top surface of the positioning conductor for semiconductor elements are formed. A wiring conductor that electrically connects the signal electrode and the semiconductor element positioning conductor is formed in the second main surface of the resin sealing body and the first and second via holes for signals. Further, a signal external connection pad is connected to the lower surface of the semiconductor element positioning conductor so as to overlap at least a part of the semiconductor element positioning conductor. Thus, it is possible to provide a semiconductor element-embedded substrate that can be miniaturized by forming a part of the second via hole for signal and a part of the external connection pad for signal at a position close to the semiconductor element buried region. it can.
まず、本発明に係る半導体素子内蔵基板の一例を、図１を基にして説明する。 First, an example of a semiconductor element built-in substrate according to the present invention will be described with reference to FIG.
図１に示すように、本発明に係る半導体素子内蔵基板Ａは、例えば樹脂封止体１０と、半導体素子用位置決め導体１１と、半導体素子１２と、外部接続パッド１３と、第１および第２のビアホール１４，１５と、配線導体１６と、を有している。 As shown in FIG. 1, a semiconductor element-embedded substrate A according to the present invention includes, for example, a resin sealing body 10, a semiconductor element positioning conductor 11, a semiconductor element 12, an external connection pad 13, and first and second elements. Via holes 14 and 15 and a wiring conductor 16.
樹脂封止体１０は、例えばエポキシ樹脂やポリウレタン樹脂等の熱硬化性樹脂から成る。樹脂封止体１０は、互いに対向する平坦な第１の主面１０ａおよび第２の主面１０ｂを有している。第１の主面１０ａ側には、半導体素子埋設領域Ｘを有している。樹脂封止体１０は、半導体素子１２を外部環境から保護している。
樹脂封止体１０は、半導体素子１２を、例えば支持板上に銅めっき等で形成した半導体素子用位置決め導体１１をガイドとして載置した後、半導体素子１２を囲む金型を配置して、封止用の樹脂を金型内に流し込んで硬化させることで形成される。
The resin sealing body 10 is made of a thermosetting resin such as an epoxy resin or a polyurethane resin. The resin sealing body 10 has a flat first main surface 10a and a second main surface 10b facing each other. On the first main surface 10a side, a semiconductor element buried region X is provided. The resin sealing body 10 protects the semiconductor element 12 from the external environment.
The resin sealing body 10 is formed by placing a semiconductor element 12 with a semiconductor element positioning conductor 11 formed, for example, on a support plate by copper plating or the like as a guide, and then placing a mold surrounding the semiconductor element 12 to seal the semiconductor element 12. It is formed by pouring a stopping resin into a mold and curing it.
半導体素子用位置決め導体１１は、複数個が半導体素子埋設領域Ｘの外周に沿って形成されている。半導体素子用位置決め導体１１は、下面が第１の主面１０ａに露出しており、上面および側面が樹脂封止体１０に埋設されている。
半導体素子用位置決め導体１１は、半導体素子１２を精度良く半導体素子埋設領域Ｘに配置するガイドとして機能する。
各半導体素子用位置決め導体１１は、上面視において例えば円形状や矩形状に形成されており、直径あるいは外形寸法は、およそ１００〜２００μｍ程度であるとともに厚みは、３０〜５０μｍ程度である。
A plurality of semiconductor element positioning conductors 11 are formed along the outer periphery of the semiconductor element buried region X. The semiconductor element positioning conductor 11 has a lower surface exposed at the first main surface 10 a and an upper surface and side surfaces embedded in the resin sealing body 10.
The semiconductor element positioning conductor 11 functions as a guide for accurately arranging the semiconductor element 12 in the semiconductor element buried region X.
Each semiconductor element positioning conductor 11 is formed in, for example, a circular shape or a rectangular shape in a top view, and has a diameter or an outer dimension of about 100 to 200 μm and a thickness of about 30 to 50 μm.
半導体素子１２は、例えばマイクロプロセッサや半導体メモリ等があげられ、シリコンやゲルマニウムから成る。半導体素子１２は、信号用電極１２Ｓおよび接地用電極１２Ｇおよび電源用電極１２Ｐがそれぞれ複数形成された電極形成面１２ａ、ならびに電極が形成されていない電極非形成面１２ｂを有している。半導体素子１２は、半導体素子埋設領域Ｘに電極非形成面１２ｂが露出するようにして樹脂封止体１０に埋設されている。電極非形成面１２ｂを樹脂封止体１０から露出させることで、半導体素子１２が作動するときの熱を外部に効率良く放熱することができる。 Examples of the semiconductor element 12 include a microprocessor and a semiconductor memory, and are made of silicon or germanium. The semiconductor element 12 has an electrode forming surface 12a on which a plurality of signal electrodes 12S, grounding electrodes 12G and power supply electrodes 12P are formed, and an electrode non-forming surface 12b on which no electrodes are formed. The semiconductor element 12 is embedded in the resin sealing body 10 such that the electrode non-forming surface 12b is exposed in the semiconductor element embedded region X. By exposing the electrode non-formation surface 12b from the resin sealing body 10, it is possible to efficiently dissipate heat to the outside when the semiconductor element 12 operates.
外部接続パッド１３は、例えば周知のセミアディティブ法により、半導体素子埋設領域Ｘよりも外側の領域に複数形成されている。半導体素子埋設領域Ｘに近接して形成された外部接続パッド１３は、少なくともその一部分が半導体素子用位置決め導体１１に重畳するようにして形成されている。
外部接続パッド１３は、この半導体素子内蔵基板Ａが搭載される外部基板（不図示）の電極が半田を介して接続される。
A plurality of external connection pads 13 are formed in a region outside the semiconductor element buried region X by, for example, a known semi-additive method. The external connection pad 13 formed in the vicinity of the semiconductor element buried region X is formed so that at least a part thereof overlaps the semiconductor element positioning conductor 11.
The external connection pad 13 is connected to an electrode of an external substrate (not shown) on which the semiconductor element built-in substrate A is mounted via solder.
第１のビアホール１４は、信号用電極１２Ｓおよび接地用電極１２Ｇおよび電源用電極１２Ｐをそれぞれ底面としている。第２のビアホール１５は、半導体素子用位置決め導体１１の上面または外部接続パッド１３の上面を底面としている。
第１および第２のビアホール１４，１５は、例えばレーザー加工やブラスト加工により形成される。第１および第２のビアホール１４，１５の開口径は、およそ５０〜１００μｍ程度である。
The first via hole 14 has the signal electrode 12S, the ground electrode 12G, and the power supply electrode 12P as bottom surfaces. The second via hole 15 uses the upper surface of the semiconductor element positioning conductor 11 or the upper surface of the external connection pad 13 as the bottom surface.
The first and second via holes 14 and 15 are formed by, for example, laser processing or blast processing. The opening diameters of the first and second via holes 14 and 15 are about 50 to 100 μm.
配線導体１６は、例えば周知のセミアディティブ法を用いて無電解銅めっきおよび電解銅めっき等の良導電性金属により、樹脂封止体１０の第２の主面１０ｂならびに第１および第２のビアホール１４，１５の内部に形成されている。
第２の主面１０ｂ、ならびに第１および第２のビアホール１４，１５内に形成された配線導体１６は、信号用電極１２Ｓおよび接地用電極１２Ｇおよび電源用電極１２Ｐと外部接続パッド１３とを電気的に接続している。
The wiring conductor 16 is made of, for example, a well-known metal such as electroless copper plating and electrolytic copper plating using a known semi-additive method, and the second main surface 10b of the resin encapsulant 10 and the first and second via holes. 14 and 15 are formed inside.
The second main surface 10b and the wiring conductor 16 formed in the first and second via holes 14 and 15 electrically connect the signal electrode 12S, the ground electrode 12G, the power supply electrode 12P, and the external connection pad 13. Connected.
ところで、本発明に係る半導体素子内蔵基板Ａにおいては、信号用の第２のビアホール１５は、半導体素子用位置決め導体１１の上面を底面としている。そして、この半導体素子用位置決め導体１１の下面には信号用の外部接続パッド１３が半導体素子用位置決め導体１１と重なるようにして接続されている。
このように、本発明に係る半導体素子内蔵基板Ａによれば、信号用電極１２Ｓを底面とする信号用の第１のビアホール１４および半導体素子用位置決め導体１１の上面を底面とする信号用の第２のビアホール１５が形成されており、樹脂封止体１０の第２の主面１０ｂおよび信号用の第１および第２のビアホール１４、１５内には信号用電極１２Ｓおよび半導体素子用位置決め導体１１を電気的に接続する配線導体１６が形成されている。
さらに、半導体素子用位置決め導体１１の下面は、信号用の外部接続パッド１３と接続されている。このように、信号用の第２のビアホール１５および信号用の外部接続パッド１３の一部を、半導体素子埋設領域Ｘに近接する位置に形成することで小型化が可能な半導体素子内蔵基板Ａを提供することができる。
By the way, in the semiconductor element-embedded substrate A according to the present invention, the signal second via hole 15 has the upper surface of the semiconductor element positioning conductor 11 as the bottom surface. A signal external connection pad 13 is connected to the lower surface of the semiconductor element positioning conductor 11 so as to overlap the semiconductor element positioning conductor 11.
Thus, according to the semiconductor element-embedded substrate A according to the present invention, the signal first via hole 14 having the signal electrode 12S as the bottom surface and the signal first via hole 14 and the signal element first surface having the top surface of the semiconductor element positioning conductor 11 as the bottom surface. Two via holes 15 are formed, and the signal electrode 12S and the semiconductor element positioning conductor 11 are formed in the second main surface 10b of the resin sealing body 10 and the first and second via holes 14 and 15 for signals. A wiring conductor 16 for electrically connecting the two is formed.
Further, the lower surface of the semiconductor element positioning conductor 11 is connected to the signal external connection pad 13. In this way, the semiconductor element-embedded substrate A that can be miniaturized by forming part of the second via hole 15 for signal and a part of the external connection pad 13 for signal in a position close to the semiconductor element buried region X. Can be provided.
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば上述の実施の形態の一例では、樹脂封止体１０の第２の主面１０ｂ表面には一層の配線導体１６のみが形成されているが、絶縁層と配線導体とを交互に積層して再配線層を形成し、ファンアウト構造を形成しても構わない。
また、上述の実施の形態の一例では、第１の主面１０ａおよび第２の主面１０ｂの表面にソルダーレジスト層を形成していない例を示したが、ソルダーレジスト層を形成しても構わない。
In addition, this invention is not limited to an example of above-mentioned embodiment, A various change is possible if it is a range which does not deviate from the summary of this invention. For example, in the example of the above-described embodiment, only one wiring conductor 16 is formed on the surface of the second main surface 10b of the resin sealing body 10, but insulating layers and wiring conductors are alternately stacked. A rewiring layer may be formed to form a fan-out structure.
Moreover, although the example which did not form the soldering resist layer in the surface of the 1st main surface 10a and the 2nd main surface 10b was shown in the example of the above-mentioned embodiment, you may form a soldering resist layer. Absent.
１０ 樹脂封止体
１０ａ 第１の主面
１０ｂ 第２の主面
１１ 半導体素子用位置決め導体
１２ 半導体素子
１２ａ 電極形成面
１２ｂ 電極非形成面
１２Ｇ 接地用電極
１２Ｐ 電源用電極
１２Ｓ 信号用電極
１３ 外部接続パッド
１４ 第１のビアホール
１５ 第２のビアホール
１６ 配線導体
Ａ 半導体素子内蔵基板
Ｘ 半導体素子埋設領域
DESCRIPTION OF SYMBOLS 10 Resin sealing body 10a 1st main surface 10b 2nd main surface 11 Positioning conductor 12 for semiconductor elements Semiconductor element 12a Electrode formation surface 12b Electrode non-formation surface 12G Grounding electrode 12P Power supply electrode 12S Signal electrode 13 External connection Pad 14 First via hole 15 Second via hole 16 Wiring conductor A Semiconductor element embedded substrate X Semiconductor element buried region
Claims (1)
前記半導体素子埋設領域の外周に沿って形成されており、下面が前記第１の主面に露出するとともに、上面および側面が前記樹脂封止体に埋設された複数の半導体素子用位置決め導体と、
信号用電極および接地用電極および電源用電極がそれぞれ複数形成された電極形成面、ならびに電極が形成されていない電極非形成面を有しており、前記半導体素子埋設領域に前記電極非形成面が露出するようにして前記樹脂封止体に埋設された半導体素子と
前記第１の主面に形成された複数の外部接続パッドと、
を具備して成る半導体素子内蔵基板であって、
前記樹脂封止体には、前記信号用電極を底面とする信号用の第１のビアホールおよび前記半導体素子用位置決め導体の上面を底面とする信号用の第２のビアホールが形成されており前記第２の主面および信号用の前記第１および第２のビアホール内には前記信号用電極および半導体素子用位置決め導体を電気的に接続する配線導体が形成されているとともに、前記半導体素子用位置決め導体の下面に信号用の前記外部接続パッドが前記半導体用位置決め導体の少なくとも一部と重なるように接続されていることを特徴とする半導体素子内蔵基板。 A resin sealing body having a flat first main surface and a second main surface facing each other and having a semiconductor element embedded region on the first main surface side;
A plurality of semiconductor element positioning conductors formed along an outer periphery of the semiconductor element embedded region, with a lower surface exposed to the first main surface, and an upper surface and side surfaces embedded in the resin sealing body;
An electrode forming surface on which a plurality of signal electrodes, grounding electrodes and power supply electrodes are respectively formed; and an electrode non-forming surface on which no electrode is formed. A semiconductor element embedded in the resin sealing body so as to be exposed; a plurality of external connection pads formed on the first main surface;
A substrate with a built-in semiconductor element comprising:
A first via hole for signals whose bottom surface is the signal electrode and a second via hole for signals whose bottom surface is the top surface of the positioning conductor for semiconductor element are formed in the resin sealing body. A wiring conductor for electrically connecting the signal electrode and the semiconductor element positioning conductor is formed in the first main surface and the signal first and second via holes, and the semiconductor element positioning conductor A substrate with a built-in semiconductor element, wherein the signal external connection pad is connected to at least a part of the semiconductor positioning conductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016106909A JP2017216263A (en) | 2016-05-30 | 2016-05-30 | Semiconductor element built-in substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016106909A JP2017216263A (en) | 2016-05-30 | 2016-05-30 | Semiconductor element built-in substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2017216263A true JP2017216263A (en) | 2017-12-07 |
Family
ID=60575852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016106909A Pending JP2017216263A (en) | 2016-05-30 | 2016-05-30 | Semiconductor element built-in substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2017216263A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021090070A (en) * | 2019-08-26 | 2021-06-10 | マクセルホールディングス株式会社 | Substrate for semiconductor device and semiconductor device |
| WO2022107275A1 (en) * | 2020-11-19 | 2022-05-27 | 日本電信電話株式会社 | Integrated electronic component |
-
2016
- 2016-05-30 JP JP2016106909A patent/JP2017216263A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021090070A (en) * | 2019-08-26 | 2021-06-10 | マクセルホールディングス株式会社 | Substrate for semiconductor device and semiconductor device |
| WO2022107275A1 (en) * | 2020-11-19 | 2022-05-27 | 日本電信電話株式会社 | Integrated electronic component |
| JP7567931B2 (en) | 2020-11-19 | 2024-10-16 | 日本電信電話株式会社 | Method for fabricating integrated electronic components |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10204852B2 (en) | Circuit substrate and semiconductor package structure | |
| JP2016134615A (en) | Electronic package structure | |
| TW201714275A (en) | Semiconductor package structure and method for forming the same | |
| JP2015176906A (en) | Semiconductor device and method of manufacturing the same | |
| JP2007318076A (en) | Sip module | |
| KR20160066311A (en) | semi-conductor package and manufacturing method thereof | |
| JP6606331B2 (en) | Electronic equipment | |
| JP2010272681A (en) | Wiring substrate, and semiconductor device | |
| JP2009076899A (en) | Semiconductor chip package and printed circuit board using the same | |
| WO2014175133A1 (en) | Semiconductor device and method for manufacturing same | |
| TWI594382B (en) | Electronic package and method of manufacture | |
| JP2016034021A (en) | Semiconductor device | |
| TW201301463A (en) | Integrated circuit packaging system with vertical interconnects and method of manufacture thereof | |
| TW201515164A (en) | Integrated circuit packaging system with embedded pad on layered substrate and method of manufacture thereof | |
| CN108630646A (en) | Electronic package and substrate structure thereof | |
| JP2014096547A (en) | Semiconductor device and method of manufacturing the same | |
| JP2015181155A (en) | Semiconductor device and method of manufacturing the same | |
| KR101510037B1 (en) | Embedded type printed circuit board using copper foil and method of manufacturing the same and stack package including the same | |
| JP2017216263A (en) | Semiconductor element built-in substrate | |
| TW201820582A (en) | Electronic package and method of manufacture | |
| TW201802971A (en) | Method of manufacture a package stack-up structure | |
| US9508634B2 (en) | Package structure | |
| US20140167276A1 (en) | Substrate for semiconductor package, semiconductor package using the substrate, and method of manufacturing the semiconductor package | |
| TW201517222A (en) | Semiconductor package | |
| TW201622025A (en) | Single-layered circuit-type package substrate and the manufacture thereof, single-layered circuit-type package structure and the manufacture thereof |