JP2017195290A - Substrate structure - Google Patents
Substrate structure Download PDFInfo
- Publication number
- JP2017195290A JP2017195290A JP2016084891A JP2016084891A JP2017195290A JP 2017195290 A JP2017195290 A JP 2017195290A JP 2016084891 A JP2016084891 A JP 2016084891A JP 2016084891 A JP2016084891 A JP 2016084891A JP 2017195290 A JP2017195290 A JP 2017195290A
- Authority
- JP
- Japan
- Prior art keywords
- element mounting
- substrate
- groove
- pad
- flux
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 93
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 238000010276 construction Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 61
- 230000004907 flux Effects 0.000 description 57
- 238000010438 heat treatment Methods 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000005496 eutectics Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Led Device Packages (AREA)
Abstract
Description
本発明は、基板構造、特に発光素子等の半導体素子を搭載する基板構造に関する。 The present invention relates to a substrate structure, and more particularly to a substrate structure on which a semiconductor element such as a light emitting element is mounted.
半導体素子を有する電子機器は、例えば、半導体素子をはんだ等の導電性接着剤を用いて基板上に実装することで形成される。この実装の際に、余剰の導電性接着剤によって素子の実装不良が発生したり、配線の短絡等が発生したりするという問題があった。 An electronic device having a semiconductor element is formed, for example, by mounting the semiconductor element on a substrate using a conductive adhesive such as solder. At the time of mounting, there is a problem that a defective mounting of the element occurs due to an excessive conductive adhesive, or a short circuit of the wiring occurs.
特許文献1には、はんだ付け用のパッドに、スルーホール又は凹部からなるはんだ溜りが形成されている基板が開示されている。また、特許文献2には、2つある表面実装用のランドの各々から伸長する導体パターンの一方に第3のランドを形成し、はんだ溜りを防止する構成が開示されている。特許文献3には、発光素子アレイの載置箇所に導電性接着剤を溜める凹部が形成されている基板が開示されている。
特許文献1乃至3に記載のような基板の金属パッド(ランド)に、底部に接合用の金属層が形成された素子を、当該金属パッドと当該接合用の金属層とをフラックス等の還元剤を介して溶融接合する場合を考える。この場合、接合処理において、液状のフラックスは、金属パッド上から不均一に外方に流れ出し、それにつられて素子が動いてしまうために、素子の実装精度が悪くなるという問題があった。
An element in which a metal layer for bonding is formed at the bottom of a metal pad (land) of a substrate as described in
また、素子を近接して複数並置する場合、接合時に、隣り合う素子の接合に用いられているフラックス同士が接触し一体となってしまうことで、隣り合う素子が互い接近してしまうという問題があった。 In addition, when a plurality of elements are juxtaposed in close proximity, there is a problem in that adjacent elements come close to each other when the fluxes used for joining adjacent elements come into contact with each other at the time of joining. there were.
本発明は上記した点に鑑みてなされたものであり、素子の実装不良を防止し、かつ素子実装の際の位置決め精度を高めることが可能な基板構造を提供することを目的としている。 The present invention has been made in view of the above-described points, and an object of the present invention is to provide a substrate structure that can prevent defective mounting of an element and can increase positioning accuracy in mounting the element.
上述した目的を達成するため、本発明の基板構造は、素子搭載面と、前記素子搭載面上に配列されており、上面に金属層を有し、かつ当該上面に前記素子搭載面の面内方向における当該配列方向と垂直な方向において対向する二辺を有する複数の素子搭載パッドと、を有し、前記複数の素子搭載パッドの各々の上面には、両端部がそれぞれ前記二辺の各々に達する1または複数の溝を有する溝構造が形成されていることを有することを特徴とする。 In order to achieve the above-described object, the substrate structure of the present invention is arranged on an element mounting surface and the element mounting surface, has a metal layer on the upper surface, and is in the plane of the element mounting surface on the upper surface. A plurality of element mounting pads having two sides opposite to each other in a direction perpendicular to the arrangement direction, and both ends of each of the plurality of element mounting pads are on each of the two sides. A groove structure having one or a plurality of grooves to be reached is formed.
以下に本発明の好適な実施例を詳細に説明する。なお、以下の説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。 Hereinafter, preferred embodiments of the present invention will be described in detail. In the following description and the accompanying drawings, substantially the same or equivalent parts are denoted by the same reference numerals.
[基板構造]
図1Aは、基板構造10の平面図である。図1Bは、基板構造10の部分的な側面図である。図1Cは、図1Bとは異なった方向から見た基板構造10の側面図である。以下の説明においては、1の基板上に半導体素子を一列に3つ配置する基板構造を例にして説明する。
[Substrate structure]
FIG. 1A is a plan view of the
基板11は、平坦面である素子搭載面11Sを一方の面に有するSi基板である。なお、基板11は、他の材料からなる基板でもよく、AlN等の焼結体基板、または樹脂基板であってもよい。
The
素子搭載パッド13は、素子搭載面11Sに設けられており、矩形の平面形状を有している。素子搭載パッド13は、素子搭載面11Sの半導体素子が搭載される領域の各々に互いに離間して形成されている。すなわち、素子搭載パッド13は、素子搭載面11S上に互いに離間して一列に配列されている。
The
なお、素子搭載パッド13の配列方向に沿った素子搭載パッド13の各々の中心線をXCとする。本実施例では、一例として、素子搭載パッド13は一直線に配列されており、3つの素子搭載パッド13の中心線XCが共通となっている場合を示している。また、素子搭載パッド13の配列方向と垂直な方向の素子搭載パッド13の各々の中心線をYCとする。また、当該実施例においては、上述のように半導体素子を一列に3つ配置する場合を例としているので、素子搭載パッド13も、一列に3つ配されている。
Note that the center line of each
図1Bに、中心線YCに沿った方向から見た側面図を示す。図1Bにおいては、3つの素子搭載パッド13のうち、中央の素子搭載パッド13及びその周辺を拡大して示している。図1Bに示すように、素子搭載パッド13は、Au、Cu等の金属材料からなる土台パッド13A及び土台パッド13A上に形成された接合パッド13Bを有している。土台パッド13Aは、AuまたはCu等の金属材料を、フォトリソグラフィによるパターニング等によって素子搭載面11S上に成膜することで形成されている。
FIG. 1B shows a side view seen from the direction along the center line YC. In FIG. 1B, among the three
土台パッド13Aの上面には、細長い直方体状の溝である土台パッド溝13AGが2本形成されている。土台パッド溝13AGは、素子搭載面11Sの面内方向において素子搭載パッド13の配列方向と垂直な方向に互いに平行に伸長している。土台パッド溝13AGは、各々の端部が、素子搭載パッド13の上面の二辺であって、素子搭載パッド13の配列方向に沿い、かつ素子搭載面11Sの面内方向における当該配列方向と垂直な方向において互いに対向する二辺RSにまで達するように形成されている。
On the upper surface of the
2本の土台パッド溝13AGは、素子搭載パッド13の中心線XCに対して対称に形成されている。また、2本の土台パッド溝13AGは、素子搭載パッド13の中心線YCに対して互いに対称に形成されている。
The two base pad grooves 13AG are formed symmetrically with respect to the center line XC of the
土台パッド溝13AGは、土台パッド13Aの上面を、例えば機械加工研削することによって形成されている。また、土台パッド溝13AGは、土台パッド溝13Aの上面をウェットエッチングまたはドライエッチングすることによって形成されてもよい。
The base pad groove 13AG is formed by, for example, machining and grinding the upper surface of the
接合パッド13Bは、土台パッド13A上に形成されている金属材料からなる層である。接合パッド13Bは、例えば、AuSnからなっている。接合パッド13Bは、AuSn等の金属材料を、フォトリソグラフィによるパターニング等によって土台パッド13A上に成膜することで形成されている。
The
接合パッド13Bは、土台パッド13A上に一様に金属材料を成膜して形成されている。そのため、接合パッド13Bの表面、すなわち素子搭載パッド13の上面には、土台パッド13A上面の土台パッド溝13AG由来の形状である溝構造としての2本の接合パッド溝13BGが形成されている。
The
上述のように、接合パッド溝13BGは、土台パッド溝13AG由来の形状である。従って、接合パッド溝13BGは、土台パッド溝13AGと同様に、細長い直方体状の溝であり、素子搭載パッド13の配列方向と垂直な方向に互いに平行に伸長している。また、接合パッド溝13BGは、各々の端部が、素子搭載パッド13の上面の二辺であって、素子搭載パッド13の配列方向に沿いかつ互いに対向する二辺RSにまで達するように形成されている。
As described above, the bonding pad groove 13BG has a shape derived from the base pad groove 13AG. Accordingly, the bonding pad groove 13BG is an elongated rectangular parallelepiped groove, like the base pad groove 13AG, and extends parallel to each other in a direction perpendicular to the arrangement direction of the
また、2本の接合パッド溝13BGは、素子搭載パッド13の中心線XCに対して対称に形成されている。また、2本の接合パッド溝13BGは、素子搭載パッド13の中心線YCに対して互いに対称となるように形成されている。すなわち、素子搭載パッド13の表面(上面)形成されている2本の接合パッド溝13BGからなる溝構造は、中心線XC及び中心線YCに対して対称に形成されている。
The two bonding pad grooves 13BG are formed symmetrically with respect to the center line XC of the
基板溝11Gは、基板11の素子搭載面11Sに形成されている溝である。基板溝11Gは、素子搭載面11Sと垂直な方向から見て(以下、「上面視において」ともいう)、
接合パッド溝13BGの両端部から接合パッド溝13BGと連続して伸長している。また、基板溝11Gは、二辺RSから素子搭載パッド13の配列方向と垂直な方向に伸長している。
The
The bonding pad groove 13BG continuously extends from both ends of the bonding pad groove 13BG. The
図1Cに、中心線XCに沿った方向から見た側面図を示す。図1Cに示すように、基板溝11Gは、1つの接合パッド溝13BGの両端部の直下にある素子搭載表面11Sから形成されて、上面視において素子搭載パッド13の配列方向と垂直に伸長し、素子搭載表面11Sの端部に到達せずに終端する。
FIG. 1C shows a side view seen from the direction along the center line XC. As shown in FIG. 1C, the
なお、基板溝11Gの幅W1は、接合パッド溝13BGの直下において、接合パッド溝13BGの幅W2よりも大きいことが好ましい。これは、後述する半導体装置の製造において、接合パッド溝13BGの端部から流れ出すフラックスが、素子搭載面11Sの基板溝11G以外の領域に流れ出るのを防止するためである。
The width W1 of the
[半導体装置及びその製造]
以下に、基板11上に発光素子等の半導体素子を搭載して製造する半導体装置10A及びその製造について説明する。
[Semiconductor device and its manufacture]
Hereinafter, a
図2に、基板11上に半導体素子15を載置した際の部分平面図を示す。この平面図においては、図1Aに示した3つ素子搭載パッド13のうちの1つ及びその周辺部のみを示す。また、図3に図2の中心軸YCに沿った方向から見た基板11及び半導体素子15の側面図を示す。
FIG. 2 shows a partial plan view when the
図2及び図3に示すように、基板11上に半導体素子15を搭載する際には、まず、素子搭載パッド13上に還元・固定材としての液体であるフラックスをFLを塗布する。その後、塗布したフラックスFL上に、ダイボンダ等を用いて半導体素子15を載置する。
As shown in FIGS. 2 and 3, when mounting the
図3に示すように、半導体素子15は、Si等の支持基板15A、支持基板15Aの一方の面上に形成されている活性層(図示せず)を有する半導体層15Bを有している。半導体素子15は、さらに、支持基板15Aの当該一方の面と反対側にある他方の面上に設けられた接合層15Cを有している。接合層15Cは、接合パッド13Bを形成する金属と共晶する金属、例えばAuまたはAuSn等から形成されている。接合層15Cは、接合パッド13Bと同一の平面形状を有している。
As shown in FIG. 3, the
半導体素子15は、接合パッド13Bの上面と接合層15Cの表面が対向するように素子搭載パッド13上に載置する。この載置の際、上記塗布の際に接合パッド溝13BG内にフラックスFLが行き渡っていない場合には、この載置の際にフラックスFLが接合パッド溝13BG内に行き渡ってもよい。
The
また、余剰のフラックスFLがある場合には、当該余剰のフラックスFLが接合パッド溝13BGから素子搭載パッド13の側面に向かって押し出される。押し出されたフラックスFLは、素子搭載パッド13の側面を伝って基板溝11Gに流れ込み、基板溝11G内に溜まる。
When there is an excess flux FL, the excess flux FL is pushed out from the bonding pad groove 13BG toward the side surface of the
この載置の後、半導体素子15が載置された基板11を、例えば恒温炉に投入して加熱し、接合パッド13Bと接合層15Cとを共晶させる等、接合パッド13B及び接合層15Cを金属接合させることにより、半導体素子15を素子搭載パッド13上に固定する。この接合固定の際、加熱によって接合パッド13Bは溶融する。
After this placement, the
この加熱による接合固定時の接合パッド13Bの溶融が進む前の初期段階において、接合パッド13B上に塗布されたフラックスFLは、溶融して接合パッド溝13BGを含む接合パッド13Bの表面にさらに行き渡る。
In the initial stage before the melting of the
この際、余剰のフラックスFLがある場合には、図中破線矢印の方向に流れ出る。すなわち、当該余剰のフラックスが接合パッド溝13BGから素子搭載パッド13の二辺RSに沿った側面に向かって押し出される。言い換えれば、余剰のフラックスは、素子搭載表面11S上の隣接する素子搭載パッド13の間の領域に流れ出さない。
At this time, if there is surplus flux FL, it flows out in the direction of the broken line arrow in the figure. That is, the excess flux is pushed out from the bonding pad groove 13BG toward the side surface along the two sides RS of the
押し出されたフラックスFLは、素子搭載パッド13の側面を伝って基板溝11Gに流れ込み、基板溝11G内に溜まる。すなわち、基板溝11Gは、押し出されたフラックスFLを溜めるフラックス溜りとして機能する。
The extruded flux FL flows along the side surface of the
なお、上述のように、基板溝11Gの幅W1は、接合パッド溝13BGの直下において、接合パッド溝13BGの幅W2よりも大きいことが好ましい(図2参照)。このようにすることで、接合パッド溝13BGの端部から流れ出すフラックスが、素子搭載面11Sの基板溝11G以外の領域に流れ出るのを防止することができる。
As described above, the width W1 of the
図4に、当該固定によって完成した半導体装置10Aの一部側面図を示す。図4は、図3と同様に、図2の中心軸YCに沿った方向から見た側面図である。図4に示すように、上記半導体素子15の固定時の加熱によって、接合パッド13Bは溶融し、接合パッド13が土台パッド溝13AGを完全に埋め込み、接合パッド13Bの上面が平坦になる。
FIG. 4 shows a partial side view of the
これにより、載置時よりも接合パッド13Bと接合層15Cの接触面積が広くなった状態で接合固定されることになり、接合パッド13Bと接合層15Cとの強固な接合が実現される。
Thereby, the bonding is fixed in a state in which the contact area between the
また、土台パッド13Aに土台パッド溝13AGが形成されている故に、接合パッド13Bと土台パッド溝13AGの接触面積は、土台パッド13AGの上面が平坦な場合よりも大きくなる。これにより、接合パッド13Bと土台パッド溝13Aとの接合強度が高くなり、かつ接合パッド溝13Bと土台パッド13との間の熱抵抗も低くなる。
Further, since the base pad groove 13AG is formed in the
なお、半導体装置10Aにおける半導体素子15への給電は、ワイヤボンディング等で半導体素子15の電極(図示せず)と基板11上または外部の給電電極(図示せず)とを接続することで適宜行うこととしてもよい。
In addition, power supply to the
上述のように、本実施例の基板11に半導体素子15を搭載する場合、半導体素子15を接合パッド13上に載置する際及びその後の加熱による接合固定の初期段階において、フラックスFLの流動性が増す。流動性が増したフラックスFLは、中心線XC及びYCに対して対称となるように形成されている接合パッド溝13BGを介して、基板溝11G内に流れ込み、そこに溜まる(図中破線斜線部分)。
As described above, when the
すなわち、フラックスFLは、素子搭載パッド13上の対称に形成されている接合パッド溝13BG内から基板溝11G内に均等に流れ込む。この際、素子搭載パッド13上から基板溝11Gの各々への流れ込むフラックスFLにより、半導体素子15を接合パッド溝13BGの伸長方向に沿った方向に移動させる力が発生する。この際、接合パッド溝13BGの端部以外の部分からは、フラックスFLは流れ出ない。
That is, the flux FL uniformly flows from the bonding pad groove 13BG formed symmetrically on the
なお、接合パッド溝13BGの端部の各々から流れ出したフラックスFLは、それぞれ別個の基板溝11Gに流れ込む。そのため、接合パッド溝13BGの異なった端部から流れ出たフラックス同士が接することはない。また、隣り合う素子搭載パッド13上から流れ出たフラックスの流れ同士が合流することもない。このことによって、対称に形成された接合パッド溝13BGの異なった端部の各々から流れ出るフラックスの流れが不均等になることが防止され得る。
The flux FL that has flowed out from each end of the bonding pad groove 13BG flows into a
すなわち、2つの接合パッド溝13BGの端部の間の二辺RS(図1参照)に沿った領域からは流れ出るフラックスFL流れは発生せず、2つの接合パッド溝13BGの端部の間の二辺RSに沿った領域においては、半導体素子15の移動を阻止する力が発生する。従って、当該2つの接合パッド溝13BGの端部の間の二辺RSに沿った領域が半導体素子15の移動を妨げ、半導体素子15の移動に対するストッパーとして機能することとなる。
That is, the flux FL flowing out from the region along the two sides RS (see FIG. 1) between the ends of the two bonding pad grooves 13BG is not generated, and the two between the ends of the two bonding pad grooves 13BG are not generated. In the region along the side RS, a force that prevents the
また、接合パッド溝13BGが素子搭載パッド13の中心線YCに対して対称に形成されているため、接合パッド溝13BGの溝の伸長方向に沿って半導体素子15を移動させる力は互いに打ち消し合う。従って、基板11への搭載の際、すなわち半導体素子15の加熱による接合固定の際、半導体素子15は、素子搭載パッド13の上面からずれることなく素子搭載パッド13上に固定される。換言すれば、半導体素子15を所定の位置、すなわち本実施例における素子搭載パッド13上に精確に配置することが可能である。
Further, since the bonding pad groove 13BG is formed symmetrically with respect to the center line YC of the
このように、実施例1の基板構造10によれば、半導体素子15を所望の位置に精確に配置することが可能である。従って、基板11上に多数の半導体素子15を配列する際、半導体素子15を精確に、高密度に配列することが可能となり、半導体装置の高集積度化が可能となる。
[他の実施例]
実施例1においては、1つの素子搭載パッド13上に、接合パッド溝13BGが2つ形成されている場合を例に説明した。しかし、接合パッド溝13BGは、1つの素子搭載パッド13上に1本または3本以上形成されていてもよい。また、接合パッド溝13BGの平面形状も様々に変更可能である。
As described above, according to the
[Other examples]
In the first embodiment, the case where two bonding pad grooves 13BG are formed on one
また、実施例1においては、接合パッド溝13BGが、素子搭載パッド13の配列方向と垂直な方向に伸長している場合を示した。しかし、接合パッド溝13BGは、各々端部が素子搭載パッド13の上面の二辺RSの各々に達するように、素子搭載パッド13の配列方向と垂直な方向に沿って伸長していればよい。
In the first embodiment, the bonding pad groove 13BG extends in a direction perpendicular to the arrangement direction of the
図5、接合パッド溝13BGの各々の平面形状を変更した基板構造10の部分平面図である。なお、図5は、図2と同様に素子搭載パッド13のうちの1つのみを示した図である。
FIG. 5 is a partial plan view of the
図5に示すように、中心線XCから対向する二辺RSに近づくにつれて、接合パッド溝13BGの幅が大きくなるように形成してもよい。このようにすることで、余剰のフラックスFLを素子搭載パッド13上から接合パッド溝13BGを介してスムーズに流し出すことが可能となる。すなわち、接合パッド溝13BGにおけるフラックスFLの流れの不均一性をさらに低下させ、半導体素子15を素子搭載パッド13に対して移動パッド13させる力をさらに低減することが可能である。
As shown in FIG. 5, the width of the bonding pad groove 13BG may be increased as the distance from the center line XC approaches the opposite two sides RS. In this way, it is possible to smoothly flow out the excess flux FL from the
これにより、半導体素子15の搭載時の半導体素子15の移動をさらに防止することが可能となる。従って、半導体素子15の搭載時の位置精度がさらに高まり、半導体装置における半導体素子の高集積化が可能となる。
Thereby, it is possible to further prevent the movement of the
上記実施例においては、基板溝11Gが、1つの接合パッド溝13BGの両端部の直下にある素子搭載表面11Sから形成され、フラックス溜りとして機能する場合について説明した。しかし、隣接する素子搭載パッド13から流れ出るフラックスFL同士が接しないようにするために、他の構造をとることも可能である。
In the above embodiment, the case where the
図6に、基板溝11Gの平面形状を変更した基板構造10の部分平面図である。なお、図6は、図2と同様に素子搭載パッド13のうちの1つのみを示した図である。図6の例においては、素子搭載表面11Sに基板溝11Gによって囲まれたフラックス溜りとしてのフラックス溜り領域11ARを形成する。なお、基板溝11Gの平面形状以外は、実施例1の基板構造10と同様である。
FIG. 6 is a partial plan view of the
図6の例において、基板溝11Gの各々は、上面視において、両端部が中心線YCからみて、接合パッド溝13BGの端部よりも外側の二辺RSの2つの領域の各々に接するように形成されている。すなわち、素子搭載表面11Sに、素子搭載パッド13の側面及び基板溝11Gによって囲まれたフラックス溜り領域11ARが形成されている。
In the example of FIG. 6, each of the
図6の基板構造10においては、半導体素子15の素子搭載パッド13への接合固定時の加熱の際に、素子搭載パッド13上から接合パッド溝13BGを介して流れ出たフラックスは、フラックス溜り領域11ARに至る。
In the
フラックス溜り領域ARは、基板溝11Gによって囲まれているために、フラックス溜り領域11ARに流れ出たフラックスは、基板溝11Gよりも外には流れ出ない。従って、1の素子搭載パッド13上から流れ出たフラックスが、隣接する他の素子搭載パッド13から流れ出たフラックスと接することを防止することが可能である。このことによって、接合パッド溝13BGの各々から流れ出るフラックスの流れが不均一になることが防止され得る。
Since the flux accumulation area AR is surrounded by the
また、このようにすることで、実施例1の場合よりも多くの余剰のフラックスが発生しても隣接する他の素子搭載パッド13から流れ出たフラックス同士の接触を防止することが可能である。従って、フラックスの塗布の際の誤差許容量が大きくなり、フラックスの塗布量の管理が容易となり、ひいては半導体装置10Aの製造時の歩留まりを向上させることができる。
Moreover, by doing in this way, even if more surplus flux than the case of Example 1 generate | occur | produces, it is possible to prevent the contact of the fluxes which flowed out from the other
また、上述の実施例においては、1つの基板11上に、半導体素子15を載置する素子搭載パッド13を一列に3つ配する構成を例に説明したが、素子搭載パッド13は、一列に1つ、2つまたは4つ以上配することとしてもよい。また、1つの基板11上に複数列の素子搭載パッド13を形成することとしてもよい。
In the above-described embodiment, the configuration in which three
また、上記実施例においては、素子搭載パッド13の表面(上面)形成されている2本の接合パッド溝13BGからなる溝構造は、中心線XC及び中心線YCに対して対称に形成されていることとした。しかし、溝構造は、中心線XC及び中心線YCに対して対称に形成されていなくともよい。
In the above embodiment, the groove structure formed by the two bonding pad grooves 13BG formed on the surface (upper surface) of the
また、上記実施例においては、基板溝11Gが形成されている場合を例に説明したが、基板溝11Gは形成されていなくともよい。この場合でも、余剰のフラックスFLがある場合には、図1の図中破線矢印の方向に、接合パッド溝13BGの各々から均等に素子搭載表面11Sに流れ出る。従って、半導体素子15の接合固定時に、フラックスの流れによって半導体素子15が素子搭載パッド13に対して移動することを防止することが可能である。
Moreover, in the said Example, although the case where the board | substrate groove | channel 11G was formed was demonstrated to the example, the board | substrate groove |
また、基板溝11Gがない場合でも、当該余剰のフラックスが接合パッド溝13BGから素子搭載パッド13の上記二辺RSに沿った側面に向かって押し出される。言い換えれば、余剰のフラックスは、素子搭載表面11S上の隣接する素子搭載パッド13の間の領域に直接流れ出さない。従って、隣接する素子搭載パッド13から流れ出たフラックス同士が接する可能性は低く、フラックスの流れの均一性が低下することを防止することが可能である。
Even when there is no
また、上述の実施例及び変形例における、接合パッド溝13BG及び基板溝11Gの平面形状は、適宜組み合わせることが可能である。
Further, the planar shapes of the bonding pad groove 13BG and the
また、上記実施例においては、接合パッド13をAuSnで形成し、接合層15CをAuまたはAuSnで形成するとした。しかし、接合パッド13及び接合層15Cは、これらが加熱により、互いに、例えば共晶すること等により、接合可能な組み合わせであれば他の材料で形成されていてもよい。
In the above embodiment, the
また、上記実施例においては、素子搭載パッド13は、1の中心線XC一直線上に配列されているとした。しかし、素子搭載パッド13一直線上に配される必要はない。素子搭載パッド13は、例えば、千鳥配列等、配列方向と垂直方向に左右にずれながら配されていてもよい。
In the above embodiment, the
上述した実施例における種々の構成及び材料等は、例示に過ぎず、用途及び製造される装置等に応じて、適宜選択することができる。 Various configurations, materials, and the like in the above-described embodiments are merely examples, and can be appropriately selected depending on the application, the device to be manufactured, and the like.
また、上述の実施例においては、基板構造及び当該基板構造に半導体素子を搭載する半導体装置について説明したが、本発明の基板構造は、半導体装置以外にも適用可能である。すなわち、本発明の基板構造は、半導体素子以外の素子をフラックスを介して接合する場合にも利用可能である。また、本発明の基板構造は、半導体素子またはそれ以外の素子を、接着固定時に液状化させるタイプの接着剤を用いて搭載する場合にも利用可能である。 In the above-described embodiments, the substrate structure and the semiconductor device in which the semiconductor element is mounted on the substrate structure have been described. However, the substrate structure of the present invention can be applied to other than the semiconductor device. That is, the substrate structure of the present invention can also be used when elements other than semiconductor elements are bonded via a flux. The substrate structure of the present invention can also be used when a semiconductor element or other elements are mounted using a type of adhesive that liquefies during adhesion fixation.
10 基板構造
10A 半導体装置
11 基板
11G 基板溝
11S 素子搭載面
11AR フラックス溜り領域
13 素子搭載パッド
13A 土台パッド
13B 接合パッド
13AG 土台パッド溝
13BG 接合パッド溝
15 半導体素子
FL フラックス
DESCRIPTION OF
Claims (6)
前記素子搭載面上に配列されており、上面に金属層を有し、かつ当該上面に各々が互いに前記素子搭載面の面内方向における当該配列方向と垂直な方向において対向する二辺を有する複数の素子搭載パッドと、を有し、
前記複数の素子搭載パッドの各々の上面には、両端部がそれぞれ前記二辺の各々に達する1または複数の溝を有する溝構造が形成されていることを特徴とする基板構造。 An element mounting surface;
A plurality of elements arranged on the element mounting surface, each having a metal layer on the upper surface, and each having two sides facing each other in a direction perpendicular to the arrangement direction in the in-plane direction of the element mounting surface. And an element mounting pad.
A substrate structure in which a groove structure having one or a plurality of grooves each having both end portions reaching each of the two sides is formed on an upper surface of each of the plurality of element mounting pads.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016084891A JP6713334B2 (en) | 2016-04-21 | 2016-04-21 | Board structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016084891A JP6713334B2 (en) | 2016-04-21 | 2016-04-21 | Board structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017195290A true JP2017195290A (en) | 2017-10-26 |
JP6713334B2 JP6713334B2 (en) | 2020-06-24 |
Family
ID=60155049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016084891A Active JP6713334B2 (en) | 2016-04-21 | 2016-04-21 | Board structure |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6713334B2 (en) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06310617A (en) * | 1993-04-22 | 1994-11-04 | Mitsubishi Electric Corp | Sub-mount for semiconductor laser element |
JPH08274228A (en) * | 1995-03-29 | 1996-10-18 | Origin Electric Co Ltd | Semiconductor mounting board, power semiconductor device and electronic circuit device |
JP2000260788A (en) * | 1999-03-12 | 2000-09-22 | Sharp Corp | Semiconductor device |
JP2001267447A (en) * | 2000-03-14 | 2001-09-28 | Toshiba Corp | Ceramic circuit board and semiconductor device |
US20070145101A1 (en) * | 2005-12-21 | 2007-06-28 | Tdk Corporation | Method for mounting chip component and circuit board |
JP2009147094A (en) * | 2007-12-14 | 2009-07-02 | Panasonic Corp | Semiconductor device |
JP2011199261A (en) * | 2010-02-24 | 2011-10-06 | Panasonic Corp | Electronic component |
CN104756614A (en) * | 2012-11-01 | 2015-07-01 | 株式会社丰田自动织机 | Substrate and method for producing substrate |
-
2016
- 2016-04-21 JP JP2016084891A patent/JP6713334B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06310617A (en) * | 1993-04-22 | 1994-11-04 | Mitsubishi Electric Corp | Sub-mount for semiconductor laser element |
JPH08274228A (en) * | 1995-03-29 | 1996-10-18 | Origin Electric Co Ltd | Semiconductor mounting board, power semiconductor device and electronic circuit device |
JP2000260788A (en) * | 1999-03-12 | 2000-09-22 | Sharp Corp | Semiconductor device |
JP2001267447A (en) * | 2000-03-14 | 2001-09-28 | Toshiba Corp | Ceramic circuit board and semiconductor device |
US20070145101A1 (en) * | 2005-12-21 | 2007-06-28 | Tdk Corporation | Method for mounting chip component and circuit board |
JP2009147094A (en) * | 2007-12-14 | 2009-07-02 | Panasonic Corp | Semiconductor device |
JP2011199261A (en) * | 2010-02-24 | 2011-10-06 | Panasonic Corp | Electronic component |
CN104756614A (en) * | 2012-11-01 | 2015-07-01 | 株式会社丰田自动织机 | Substrate and method for producing substrate |
Also Published As
Publication number | Publication date |
---|---|
JP6713334B2 (en) | 2020-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4626517B2 (en) | Laser diode assembly | |
JP6728518B2 (en) | Semiconductor device and semiconductor module | |
JP7156025B2 (en) | semiconductor equipment | |
WO2014115561A1 (en) | Semiconductor device | |
JP6610590B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5765981B2 (en) | Light emitting device | |
JP2012125786A (en) | Semiconductor device | |
JP2018152465A (en) | Semiconductor module | |
JP6754769B2 (en) | Semiconductor module and its manufacturing method | |
JP7064324B2 (en) | A semiconductor light emitting device and a method for manufacturing a semiconductor light emitting device using the semiconductor light emitting device. | |
JP2016146450A (en) | Electronic apparatus | |
US20090211794A1 (en) | Wiring board and manufacturing method therefor | |
JP6713334B2 (en) | Board structure | |
JP6918467B2 (en) | Semiconductor device | |
JP6758151B2 (en) | Die pads, semiconductor devices, and methods for manufacturing semiconductor devices | |
JP5910456B2 (en) | Semiconductor device | |
JP2022086687A (en) | Semiconductor module and method for manufacturing semiconductor module | |
JP6570728B2 (en) | Electronic device and manufacturing method thereof | |
JP2017092227A (en) | Substrate structure | |
JP2017152459A (en) | Substrate and substrate mounting method of semiconductor device | |
JP6619119B1 (en) | Semiconductor device | |
JP2019153643A (en) | Semiconductor device | |
CN114556534A (en) | Semiconductor device and method for manufacturing semiconductor device | |
TWI763005B (en) | Semiconductor device | |
JP2020155623A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200310 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200512 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200603 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6713334 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |