JP2017184932A - Game machine - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a game machine that can suppress the data amount of CGROM and reduce a control burden of image rendering.SOLUTION: A game machine is configured by having a VDP circuit 52 for outputting image data generated based on a rendering list DL generated by a CPU 63 of a CPU circuit 51 to a display device. The CPU 63 is configured by having first processing for virtually disposing one or multiple rendering materials in any position of a virtual rendering space comprising a rendering space corresponding to the length and breadth number of pixels of a display screen, and second processing for outputting the rendering material contained in the rendering space corresponding to the length and breadth number of pixels of the display screen among the rendering materials disposed in the virtual rendering space to the display device. In the rendering material, a large-sized frame material is contained in which the number of pixels in the longitudinal and/or lateral directions is more than the length and breadth number of pixels of the display screen. The CPU 63 changes the arrangement position on the virtual rendering space with time passage concerning the large-sized frame material.SELECTED DRAWING: Figure 13

Description

本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。   The present invention relates to a gaming machine that performs a lottery process resulting from a gaming operation and executes an image effect corresponding to the lottery result, and more particularly to a gaming machine that can stably execute a powerful image effect.

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、7・7・7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。   A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7, 7, 7, etc., a big hit state is established, and the big winning opening is repeatedly opened to generate a gaming state advantageous to the player.

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を20秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。   Whether or not to generate such a game state is determined by a jackpot lottery executed on the condition that a game ball has won at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in a winning state, an effect operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned. On the other hand, a similar reach action may be executed even in the case of a lost state. In this case, the player pays close attention to the big hit state and pays close attention to the transition of the performance operation. When the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.

特開2013−009741号公報JP 2013-009741 A 特開2012−245164号公報JP 2012-245164 A 特開2012−055507号公報JP 2012-055507 A 特開2012−055371号公報JP 2012-055371 A 特開2011−036545号公報JP 2011-036545 A 特開2008−228969号公報JP 2008-228969 A 特開2006−026185号公報JP 2006-026185 A 特開2005−052258号公報JP 2005-052258 A

この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高く、3D(three-dimensional )表示による画像演出を実行する遊技機についても各種提案されている(特許文献1〜8)。   In this type of gaming machine, we want to make various productions complicated and rich. Especially, there is a high demand for image production, and various proposals are also made for game machines that execute image production using 3D (three-dimensional) display. (Patent Documents 1 to 8).

また、3D表示をするか否かに拘わらず、画像演出が複雑高度化するに応じて、各種の描画素材の画像データを記憶するCGROMが大型化すると共に、VDP(Video Display Processor )や、VDPを制御するCPUの処理負荷が増大化する傾向にある。   Regardless of whether or not 3D display is performed, as the image rendering becomes more complex and sophisticated, the CGROM for storing the image data of various drawing materials becomes larger and VDP (Video Display Processor) or VDP Tends to increase the processing load of the CPU that controls the process.

そこで、かかる観点から、制御負担の軽減を意図した発明も提案されている(例えば、特許文献5)。特許文献5に記載の発明では、CGROMから描画素材の画像データを読み出す場合に、そのタイミングでは不要であっても、その後に必要となる可能性のある描画素材の画像データを、先読みする構成を採っている。   In view of this, an invention intended to reduce the control burden has also been proposed (for example, Patent Document 5). In the invention described in Patent Document 5, when image data of a drawing material is read from the CGROM, the image data of the drawing material that may be necessary after that is read ahead even if it is unnecessary at that timing. Adopted.

しかし、将来的に必須となる描画素材だけを正確に特定して、最適タイミングで先読みする制御を実現するのは、実際には容易ではなく、結局は、不要な先読み動作が含まれてしまい、負担軽減にも限界がある。   However, it is actually not easy to accurately control only the drawing material that will be required in the future, and to perform prefetching at the optimal timing. There is a limit to reducing the burden.

また、特に、動画演出については、CGROMに大量のフレームデータが必要となり、CGROMのアクセス回数も頻繁となるところ、これらの場合を解消可能な発明は知られていない。   In particular, for moving image production, a large amount of frame data is required for the CGROM, and the number of times the CGROM is accessed frequently. No invention that can solve these cases is known.

この発明は、上記の問題点に鑑みてなされたものであって、CGROMのデータ量を抑制することができ、画像演出の制御負担も軽減化できる遊技機を提供することを目的とする。   The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a gaming machine that can suppress the data amount of the CGROM and reduce the control burden of image effects.

上記の目的を達成するため、本発明は、所定の抽選処理の抽選結果に対応する画像演出を実行する制御手段を設けた遊技機であって、前記制御手段は、前記画像演出を実現する表示装置の表示画面を特定する描画リストに基づいて生成した画像データを、前記表示装置に出力することで画像演出を実現する画像生成手段と、前記画像演出を構成する描画素材を記憶する記憶手段と、を有して構成され、前記画像生成手段は、前記描画リストに記載された描画指示に基づいて機能して、表示画面の縦横ピクセル数に対応する描画空間を包含する仮想描画空間の任意位置に、一又は複数の描画素材を仮想的に配置する第1手段と、前記第1手段が仮想描画空間に配置した描画素材のうち、表示画面の縦横ピクセル数に対応する前記描画空間に含まれる描画素材を、前記表示装置に出力する第2手段と、を有して構成され、前記描画素材には、表示画面の縦横ピクセル数より縦方向及び/又は横方向のピクセル数が多い大型フレーム素材が含まれており、前記第1手段は、前記大型フレーム素材について、仮想描画空間上の配置位置を時間経過に伴って変化させることを特徴とする。   In order to achieve the above object, the present invention provides a gaming machine provided with a control means for executing an image effect corresponding to a lottery result of a predetermined lottery process, wherein the control means is a display for realizing the image effect. Image generation means for realizing an image effect by outputting image data generated based on a drawing list for specifying a display screen of the device to the display device; and storage means for storing a drawing material constituting the image effect; The image generation means functions based on a drawing instruction described in the drawing list, and includes an arbitrary position in a virtual drawing space including a drawing space corresponding to the number of vertical and horizontal pixels of the display screen. A first means for virtually arranging one or a plurality of drawing materials, and among the drawing materials arranged in the virtual drawing space by the first means, the drawing space corresponding to the number of vertical and horizontal pixels of the display screen And a second frame for outputting the drawing material to the display device, wherein the drawing material has a larger number of vertical and / or horizontal pixels than the number of vertical and horizontal pixels of the display screen. A material is included, and the first means is characterized in that the arrangement position on the virtual drawing space is changed over time for the large frame material.

前記大型フレーム素材は、好ましくは、表示画面より横方向のピクセル数が多い横長画像を構成しており、前記第1手段は、前記大型フレーム素材の仮想描画空間上の配置位置を時間的に横方向に変化させることで、横長画像の水平移動を実現している。   The large frame material preferably forms a horizontally long image having a larger number of pixels in the horizontal direction than the display screen, and the first means temporally disposes the arrangement position of the large frame material in the virtual drawing space. By changing the direction, the horizontal movement of the horizontally long image is realized.

一方、前記大型フレーム素材は、表示画面より縦方向のピクセル数が多い縦長画像を構成しており、前記第1手段は、前記大型フレーム素材の仮想描画空間上の配置位置を時間的に縦方向に変化させることで、縦長画像の上下移動を実現しているのも好ましい。   On the other hand, the large frame material constitutes a vertically long image having a larger number of pixels in the vertical direction than the display screen, and the first means temporally arranges the arrangement position of the large frame material in the virtual drawing space. It is also preferable to realize vertical movement of a vertically long image by changing to.

また、前記大型フレーム素材は、表示画面より縦方向及び横方向のピクセル数が多い大型画像を構成しており、前記第1手段は、前記大型フレーム素材の仮想描画空間上の配置位置を時間的に縦横に変化させることで、大型画像の縦横移動を実現しているのも好適である。   The large frame material constitutes a large image having a larger number of pixels in the vertical and horizontal directions than the display screen, and the first means temporally arranges the arrangement position of the large frame material in the virtual drawing space. It is also preferable to realize vertical and horizontal movement of a large image by changing the vertical and horizontal directions.

好適には、前記抽選結果の報知に至る一連の画像演出を実行するメイン表示装置と、前記抽選結果を不確定に予告する予告演出を実行可能なサブ表示装置と、を設け、前記仮想描画空間上の配置位置を時間経過に伴って変化させる演出は、前記サブ表示装置において実行されるべきである。   Preferably, there is provided a main display device that executes a series of image effects leading to notification of the lottery result, and a sub-display device that can execute a notice effect that informs the lottery result indefinitely, and the virtual drawing space An effect of changing the upper arrangement position with time should be executed in the sub display device.

この場合、複数の前記サブ表示装置が隣接して配置されるよう構成され、これら複数のサブ表示装置には、単一の前記大型フレーム素材の大型画像における、互いに重複しない隣接部分を表示するよう、前記大型フレーム素材の仮想描画空間上の配置位置が管理されているのが好適である。   In this case, a plurality of the sub display devices are arranged adjacent to each other, and the plurality of sub display devices display adjacent portions that do not overlap each other in a large image of the single large frame material. The arrangement position of the large frame material in the virtual drawing space is preferably managed.

上記何れの発明も、前記第1手段は、前記大型フレーム素材を仮想描画空間に配置した後、これに重ねて複数の前記描画素材を仮想描画空間に配置することで、表示画面の一フレームを完成させるのが好ましい。   In any of the above inventions, the first means arranges the large frame material in the virtual drawing space, and then places a plurality of the drawing materials in the virtual drawing space so as to overlap one frame of the display screen. It is preferably completed.

また、仮想描画空間に複数の前記描画素材を重ねて配置する場合には、必要に応じて、(式1)の演算が実行されるのが好適である。
Cr=Cd*(1−As/BS)+Cs*As/BS・・・(式1)
Cd:上書きされる画像の各ピクセル位置のRGBデータ
Cs:上書きする画像の各ピクセル位置のRGBデータ
As:上書きする画像の各ピクセル位置のα値
BS:α値の上限値
Further, when a plurality of drawing materials are arranged in the virtual drawing space, it is preferable that the calculation of (Equation 1) is executed as necessary.
Cr = Cd * (1-As / BS) + Cs * As / BS (Formula 1)
Cd: RGB data at each pixel position of the image to be overwritten Cs: RGB data at each pixel position of the image to be overwritten As: α value at each pixel position of the image to be overwritten BS: Upper limit value of α value

また、前記仮想描画空間上の配置位置を時間経過に伴って変化させる演出は、前記メイン表示装置において、背景画像を移動させる演出として実行されるのが好適であり、前記画像生成手段は、記憶手段から揮発メモリに読み出した大型フレームの描画素材を繰り返し使用するのも好適である。   Further, the effect of changing the arrangement position in the virtual drawing space with the passage of time is preferably executed as an effect of moving a background image in the main display device, and the image generation means stores It is also suitable to repeatedly use a large frame drawing material read from the means to the volatile memory.

上記した本発明の遊技機によれば、CGROMのデータ量を抑制することができ、画像演出の制御負担も軽減化できる遊技機を実現することができる。   According to the above-described gaming machine of the present invention, it is possible to realize a gaming machine that can suppress the data amount of CGROM and can reduce the control burden of image effects.

実施例に示すパチンコ機の斜視図である。It is a perspective view of the pachinko machine shown in an example. 図1のパチンコ機の遊技盤を示す正面図と、メイン表示装置の構成を図示したものである。The front view which shows the game board of the pachinko machine of FIG. 1, and the structure of the main display apparatus are illustrated. 実施例のパチンコ機の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the pachinko machine of an Example. 演出制御部と画像制御部の回路構成を例示するブロック図である。FIG. 4 is a block diagram illustrating a circuit configuration of an effect control unit and an image control unit. 時計ICの構成を説明する図面である。2 is a diagram illustrating a configuration of a timepiece IC. 画像演出を担当する複合チップの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the composite chip in charge of image production. 表示回路の動作を説明する図面である。6 is a diagram illustrating an operation of a display circuit. メモリの記憶内容と、画像演出を実現する動作手順を説明する図面である。It is drawing explaining the operation | movement procedure which implement | achieves the memory content of memory, and image production. VDP回路を制御する画像制御CPUの動作を説明するフローチャートと関連図である。It is the flowchart and related figure explaining operation | movement of the image control CPU which controls a VDP circuit. VDP回路の内部動作を説明するフローチャートとタイムチャートである。It is the flowchart and time chart explaining the internal operation | movement of a VDP circuit. メイン表示装置の一フレーム画像の生成過程の前半部分を説明する図面である。It is drawing explaining the first half part of the production | generation process of the one frame image of a main display apparatus. メイン表示装置の一フレーム画像の生成過程の後半部分を説明する図面である。4 is a diagram illustrating a second half of a process for generating a frame image of a main display device. サブ表示装置の背景画像を移動させるためのディスプレイリストを説明する図面である。It is drawing explaining the display list for moving the background image of a sub display device. サブ表示装置の背景画像の移動動作を説明する図面である。It is drawing explaining the movement operation | movement of the background image of a sub display apparatus. 別の実施例について、メイン表示装置の一フレーム画像の生成過程を説明する図面である。6 is a diagram illustrating a process of generating a frame image of a main display device according to another embodiment. 更に別の実施例を説明する図面である。It is drawing explaining another Example.

以下、実施例に基づいて本発明を詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。   Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden outer frame 1 that is detachably mounted on an island structure, and a front frame 3 that is pivotably mounted via a hinge 2 fixed to the outer frame 1. It is configured. A game board 5 is detachably attached to the front frame 3 from the front side, not from the back side, and a glass door 6 and a front plate 7 are pivotally attached to the front side so as to be openable and closable.

ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。一方、ガラス扉6の上部左右位置と下側には、全3個のスピーカが配置されている。上部に配置された2個のスピーカは、各々、左右チャネルR,Lの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。   On the outer periphery of the glass door 6, an electric lamp such as an LED lamp is arranged in a substantially C shape. On the other hand, at the upper left and right positions and the lower side of the glass door 6, all three speakers are arranged. The two speakers arranged in the upper part are each configured to output sound of the left and right channels R and L, and the lower speaker is configured to output heavy bass.

前面板7には、発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。   The front plate 7 is provided with an upper plate 8 for storing game balls for launching, and a lower plate 9 for storing game balls overflowing or extracted from the upper plate 8 and a launch handle at the lower part of the front frame 3. 10 are provided. The launch handle 10 is interlocked with the launch motor, and a game ball is launched by a striking rod that operates according to the rotation angle of the launch handle 10.

上皿8の外周面には、遊技者の左手で操作できる位置に操作ボタン11が設けられており、遊技者は、発射ハンドル10から右手を離すことなく、必要に応じて、操作ボタン11を操作することができる。この操作ボタン11は、通常時は、メイン表示装置DS1について、2D表示と3D表示をトグル的に切り替える用途に使用される。すなわち、遊技者が3D表示に疲れたような場合、操作ボタン11を押圧すると、メイン表示装置DS1の画像が自動的に2D表示に変更され、もう一度、操作ボタン11を押圧すると3D表示に戻るよう構成されている。   An operation button 11 is provided on the outer peripheral surface of the upper plate 8 at a position where it can be operated with the player's left hand. The player can press the operation button 11 as needed without releasing the right hand from the firing handle 10. Can be operated. This operation button 11 is normally used for the purpose of toggle-switching between 2D display and 3D display for the main display device DS1. That is, when the player is tired of 3D display, pressing the operation button 11 automatically changes the image of the main display device DS1 to 2D display, and pressing the operation button 11 again returns to 3D display. It is configured.

なお、この操作ボタン11は、遊技者を遊技に参加させるためのチャンスボタンを兼ねており、ゲーム状態がボタンチャンス状態となって、内蔵ランプが点灯された後は、遊技者が参加する遊技用途に使用される。   The operation button 11 also serves as a chance button for allowing the player to participate in the game. After the game state becomes the button chance state and the built-in lamp is turned on, the game application for the player to participate is used. Used for.

上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。   On the right side of the upper plate 8, an operation panel 12 for ball lending operation with respect to the card-type ball lending machine is provided, a frequency display unit for displaying the remaining amount of the card with a three-digit number, and a ball of game balls for a predetermined amount A ball lending switch for instructing lending and a return switch for instructing to return the card at the end of the game are provided.

図2に示すように、遊技盤5の表面には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その略中央には、中央開口HOが設けられている。そして、中央開口HOの可能には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。   As shown in FIG. 2, a guide rail 13 made of a metal outer rail and an inner rail is provided on the surface of the game board 5 in an annular shape, and a central opening HO is provided at the approximate center thereof. In addition, the movable opening body (not shown) is stored in a concealed state so that the central opening HO is possible, and at the time of the movable preliminary announcement stage, the movable stage body is raised to an exposed state, so that a predetermined reliability can be obtained. The notice effect is realized. Here, the notice effect is an effect that informs indefinitely that a big hit state advantageous to the player will occur, and the reliability of the notice effect means the probability that the big hit state will result.

中央開口HOには、19インチ程度の大型の液晶カラーディスプレイ(LCD)で構成されたメイン表示装置DS1が配置され、その表面側にはレンチキュラーレンズが配置されている。したがって、遊技者は、3D表示による迫力ある画像演出を楽しむことができる。   In the central opening HO, a main display device DS1 composed of a large liquid crystal color display (LCD) of about 19 inches is disposed, and a lenticular lens is disposed on the surface side thereof. Therefore, the player can enjoy powerful image effects by 3D display.

また、メイン表示装置DS1の右側には、5インチ程度の小型の液晶カラーディスプレイで構成されたサブ表示装置DS2が配置され、2D表示による予告演出などが実行される。   Further, on the right side of the main display device DS1, a sub display device DS2 composed of a small liquid crystal color display of about 5 inches is arranged, and a notice effect by 2D display is executed.

特に限定されるものではないが、メイン表示装置DS1は、ピクセル配列P(i,j)が、P(1,1)〜P(1024,1280)の表示画面を有し、この横1280×縦1024ピクセルの表示画面を90°右回転させることで、表示画面を縦長に配置している。なお、図示の状態では、役物や装飾フレームに隠れている部分があるので、メイン表示装置DS1の表示画面が横長に見えるが、実際には、縦1280×横1024ピクセルP(i,j)の縦長形状であって、描画走査線は、図示の上下方向に走査される。   Although not particularly limited, the main display device DS1 has a display screen in which the pixel array P (i, j) has P (1,1) to P (1024,1280). By rotating the display screen of 1024 pixels to the right by 90 °, the display screen is arranged vertically. In the state shown in the figure, the display screen of the main display device DS1 appears to be horizontally long because there is a part hidden in the accessory or decoration frame, but actually, the vertical 1280 × horizontal 1024 pixels P (i, j) The drawing scanning line is scanned in the vertical direction shown in the figure.

そして、メイン表示装置DS1の前面にレンチキュラーレンズが配置されていることに対応して、配置状態の縦方向(走査方向)を右側から評価した奇数列(1列,3列,5列・・・)が、右眼用の画像(以下右眼画像と称す)であり、偶数列(2列,4列,6列・・・)が左眼用の画像(以下左眼画像と称す)となる。また、各ピクセルP(i,j)は、RBG三色が、各々8bitで輝度制御されることで、RGB三色とも256諧調を実現している。   Corresponding to the fact that the lenticular lens is arranged on the front surface of the main display device DS1, odd columns (1, 3, 5...) Evaluated from the right in the vertical direction (scanning direction) of the arrangement state. ) Is an image for the right eye (hereinafter referred to as a right eye image), and even columns (2, 4, 6,...) Are images for the left eye (hereinafter referred to as a left eye image). . In addition, in each pixel P (i, j), the luminance of the three RBG colors is controlled by 8 bits, respectively, thereby realizing 256 gradations for the three RGB colors.

このように構成されたメイン表示装置DS1は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に3D表示する装置である。この表示装置DS1は、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19とを有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Da〜Dc及びその周りでは、適宜な動画などによる予告演出が実行される。   The main display device DS1 configured as described above is a device that variably displays a specific symbol related to the big hit state and 3D displays a background image, various characters, and the like in an animated manner. The display device DS1 has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. In the special symbol display portions Da to Dc, a reach effect that expects a big hit state may be executed, and in the special symbol display portions Da to Dc and the surroundings, a notice effect such as an appropriate video is executed. The

サブ表示装置DS2は、通常時には、左右に往復移動する背景画(簡易動画)が、他のスプライト画像の背面側に表示され、必要時には、可動して画像予告演出を実行するよう構成されている。すなわち、実施例のサブ表示装置DS2は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。   The sub display device DS2 is configured to display a background image (simple moving image) that reciprocates left and right in the normal state on the back side of the other sprite images, and to move and execute an image preview effect when necessary. . That is, the sub display device DS2 of the embodiment functions not only as a display device but also as a movable effect body that executes a notice effect.

ここで、サブ表示装置DS2が可動する予告演出は、その信頼度が、出現個数などに応じて適宜に高く設定されており、遊技者は、大きな期待感をもってサブ表示装置DS2に注目することになる。なお、サブ表示装置DS2の表示画面は、横800×縦600ピクセルを有して構成され、各ピクセルP(i,j)は、RBG三色が各々8bitで輝度制御されることで、RGB三色とも256諧調を実現している。   Here, the announcement effect in which the sub display device DS2 is movable has its reliability set appropriately high according to the number of appearances, and the player pays attention to the sub display device DS2 with a great expectation. Become. Note that the display screen of the sub display device DS2 is configured to have 800 × 600 pixels, and each pixel P (i, j) has RGB three colors by controlling the brightness of the RBG three colors at 8 bits each. Both colors are realized in 256 shades.

遊技盤5の構成に戻って説明を続けると、遊技球が落下移動する遊技領域には、第1図柄始動口15a、第2図柄始動口15b、第1大入賞口16a、第2大入賞口16b、普通入賞口17、及び、ゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。   Returning to the configuration of the game board 5, the description will be continued. In the game area where the game ball falls and moves, the first symbol starting port 15a, the second symbol starting port 15b, the first major winning port 16a, and the second major winning port. 16b, the normal winning opening 17, and the gate 18 are arrange | positioned. Each of these winning openings 15 to 18 has a detection switch inside, and can detect the passage of a game ball.

第1図柄始動口15aの上部には、導入口INから進入した遊技球がシーソー状又はルーレット状に移動した後に、第1図柄始動口15に入賞可能に構成された演出ステージ14が配置されている。そして、第1図柄始動口15に遊技球が入賞すると、特別図柄表示部Da〜Dcの変動動作が開始されるよう構成されている。   On the upper part of the first symbol starting port 15a, there is arranged an effect stage 14 configured to be able to win a prize in the first symbol starting port 15 after the game ball entering from the introduction port IN moves in a seesaw shape or a roulette shape. Yes. And when a game ball wins the 1st symbol starting port 15, it is comprised so that the fluctuation | variation operation | movement of the special symbol display parts Da-Dc will be started.

第2図柄始動口15bは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。   The second symbol start port 15b is configured to be opened and closed by an electric tulip having a pair of left and right opening and closing claws. When the stop symbol after fluctuation of the normal symbol display unit 19 displays a winning symbol, a predetermined symbol is displayed. The opening / closing claw is opened only for a time or until a predetermined number of game balls are detected.

なお、普通図柄表示部19は、普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。   The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the gate 18 is detected, the normal symbol fluctuates for a predetermined time and is extracted when the game ball passes through the gate 18. The stop symbol determined by the selected lottery random value is displayed and stopped.

第1大入賞口16aは、前後方向に進退するスライド盤を有して構成され、第2大入賞口16bは、下端が軸支されて前方に開放する開閉板を有して構成されている。第1大入賞口16aや第2大入賞口16bの動作は、特に限定されないが、この実施例では、第1大入賞口16aは、第1図柄始動口15aに対応し、第2大入賞口16bは、第1図柄始動口15bに対応するよう構成されている。   The first big prize opening 16a is configured with a slide board that advances and retreats in the front-rear direction, and the second big prize opening 16b is configured with an opening / closing plate that is pivotally supported at the lower end and opens forward. . The operation of the first grand prize opening 16a and the second big prize opening 16b is not particularly limited. In this embodiment, the first big prize opening 16a corresponds to the first symbol start opening 15a, and the second big prize opening 16b is comprised corresponding to the 1st symbol starting port 15b.

すなわち、第1図柄始動口15aに遊技球が入賞すると、特別図柄表示部Da〜Dcの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Da〜Dcに整列すると、第1大当りたる特別遊技が開始され、第1大入賞口16aのスライド盤が、前方に開放されて遊技球の入賞が容易化される。   That is, when a game ball is won at the first symbol start opening 15a, the changing operation of the special symbol display portions Da to Dc is started. After that, when the predetermined big hit symbol is aligned with the special symbol display portions Da to Dc, the first big hit A special game is started, and the slide board of the first big winning opening 16a is opened forward to facilitate the winning of a game ball.

一方、第2図柄始動口15bへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Da〜Dcに整列すると、第2大当りたる特別遊技が開始され、第2大入賞口16bの開閉板が開放されて遊技球の入賞が容易化される。特別遊技(大当り状態)の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。   On the other hand, when a predetermined big hit symbol is aligned with the special symbol display portions Da to Dc as a result of the fluctuating motion started by winning the game ball in the second symbol start opening 15b, a special game corresponding to the second big hit is started, The open / close plate of the two major winning openings 16b is opened to facilitate the winning of game balls. The game value of the special game (hit state) varies according to the jackpot symbols to be arranged, etc., which game value is given based on the lottery result according to the winning timing of the game ball in advance It is determined.

典型的な大当り状態では、大入賞口16の開閉板が開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば15回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態(確変状態)となるという特典が付与される。   In a typical big hit state, the opening / closing plate closes when a predetermined time elapses after the opening / closing plate of the big winning opening 16 is opened or when a predetermined number (for example, 10) of game balls wins. Such an operation is continued up to 15 times, for example, and is controlled in a state advantageous to the player. In addition, when the stop symbol after the change of the special symbol display parts Da to Dc is a specific symbol among the special symbols, there is a privilege that the game after the end of the special game becomes a high probability state (probability variation state). Is granted.

図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図であり、図4はその一部を詳細に図示したものである。   FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations, and FIG. 4 shows a part of it in detail.

図3に示す通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1、ABN2やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出などを実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて2つの表示装置DS1,DS2を駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。   As shown in FIG. 3, the pachinko machine GM receives 24V AC and outputs various DC voltages, power supply abnormality signals ABN1, ABN2, a system reset signal (power reset signal) SYS, and the like, and a game control operation. A main control board 21 that centrally handles the sound, an effect control board 22 that executes a lamp effect and a sound effect based on a control command CMD received from the main control board 21, and a control command CMD received from the effect control board 22 The image control board 23 that drives the two display devices DS1 and DS2 based on 'and the payout control board 24 that controls the payout motor M based on the control command CMD "received from the main control board 21 to pay out the game ball. And a launch control board 25 that launches a game ball in response to the player's operation.

図示の通り、主制御基板21が出力する制御コマンドCMDは、演出制御基板22に伝送される。また、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板32を経由して、払出制御基板24に伝送される。   As illustrated, the control command CMD output from the main control board 21 is transmitted to the effect control board 22. The control command CMD ″ output from the main control board 21 is transmitted to the payout control board 24 via the main board relay board 32.

制御コマンドCMD,CMD’,CMD”は、何れも16ビット長であるが、主制御基板21や払出制御基板24が関係する制御コマンドは、8ビット長毎に2回に分けてパラレル送信されている。一方、演出制御基板22から画像制御基板23に伝送される制御コマンドCMD’は、16ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。   The control commands CMD, CMD ′, and CMD ”are all 16 bits long, but the control commands related to the main control board 21 and the payout control board 24 are transmitted in parallel every two 8 bits. On the other hand, the control command CMD ′ transmitted from the effect control board 22 to the image control board 23 is transmitted in parallel with a 16-bit length. Even when such control commands are continuously transmitted and received, the processing can be completed quickly, and other control operations are not hindered.

図示の通り、本実施例では、画像制御基板23及び演出制御基板22からアクセス可能な液晶インタフェイス基板28が設けられている。そして、液晶インタフェイス基板28は、現在時刻を計時可能な時計回路(リアルタイムクロック)RTCと、遊技実績情報を記憶するメモリ素子(Static Random Access Memory )SRAMが搭載されている。   As shown in the figure, in this embodiment, a liquid crystal interface board 28 accessible from the image control board 23 and the effect control board 22 is provided. The liquid crystal interface board 28 is equipped with a clock circuit (real time clock) RTC capable of measuring the current time and a memory element (Static Random Access Memory) SRAM for storing game performance information.

また、画像制御基板23は、液晶インタフェイス基板28を経由して、メイン表示装置DS1とサブ表示装置DS2を駆動している。ここで、液晶インタフェイス基板28と、画像制御基板23とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。同様に、演出制御基板23と液晶インタフェイス基板28についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。   The image control board 23 drives the main display device DS1 and the sub display device DS2 via the liquid crystal interface board 28. Here, the liquid crystal interface board 28 and the image control board 23 are directly connected to the male connector and the female connector without going through a wiring cable. Similarly, for the effect control board 23 and the liquid crystal interface board 28, the male connector and the female connector are directly connected without going through the wiring cable. Therefore, even if the circuit configuration of each electronic circuit is complicated and sophisticated, the storage space of the entire board can be minimized, and noise resistance can be improved by minimizing the connection lines.

これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコンなどのコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24と液晶インタフェイス基板28に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、画像制御部23、及び払出制御部24と言うことがある。なお、主制御部21に対して、演出制御部22、画像制御部23、及び払出制御部24の全部又は一部がサブ制御部となる。   A computer circuit such as a one-chip microcomputer is mounted on each of the main control board 21, the effect control board 22, the image control board 23, and the payout control board 24. Therefore, the control board 21 to 24 and the circuit mounted on the liquid crystal interface board 28 and the operations realized by the circuit are collectively referred to as a function. 22, image control unit 23, and payout control unit 24. Note that, with respect to the main control unit 21, all or part of the effect control unit 22, the image control unit 23, and the payout control unit 24 become sub-control units.

このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。   This pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the game board 5. The frame side member GM1 includes a front frame 3 on which a glass door 6 and a front plate 7 are pivotally attached, and a wooden outer frame 1 on the outside thereof. Is fixedly installed. On the other hand, the board side member GM2 is replaced in response to the model change, and a new board side member GM2 is attached to the frame side member GM1 instead of the original board side member. All except the frame side member 1 is the panel side member GM2.

図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板35とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DS1,DS2やその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。   As shown in the broken line frame in FIG. 3, the frame side member GM1 includes a power supply board 20, a payout control board 24, a launch control board 25, and a frame relay board 35, and these circuit boards are Each is fixed in place on the front frame 3. On the other hand, a main control board 21, an effect control board 22, and an image control board 23 are fixed to the back of the game board 5 together with the display devices DS1 and DS2 and other circuit boards. And the frame side member GM1 and the board | substrate side member GM2 are electrically connected by the connection connectors C1-C4 concentratedly arranged in one place.

電源基板20は、接続コネクタC2を通して、主基板中継基板32に接続され、接続コネクタC3を通して、電源中継基板33に接続されている。電源基板20には、交流電源の投入と遮断とを監視する電源監視部MNTが設けられている。電源監視部MNTは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号SYSをLレベルに維持した後に、これをHレベルに遷移させる。   The power supply board 20 is connected to the main board relay board 32 through the connection connector C2, and is connected to the power supply relay board 33 through the connection connector C3. The power supply board 20 is provided with a power supply monitoring unit MNT that monitors whether AC power is turned on or off. When power supply monitoring unit MNT detects that AC power is turned on, it maintains system reset signal SYS at L level for a predetermined time, and then transitions it to H level.

また、電源監視部MNTは、交流電源の遮断を検知すると、電源異常信号ABN1,ABN2を、直ちにLレベルに遷移させる。電源異常信号ABN1,ABN2は、電源投入後に速やかにHレベルとなる。   Further, when power supply monitoring unit MNT detects the interruption of the AC power supply, power supply abnormality signals ABN1 and ABN2 are immediately shifted to the L level. The power supply abnormality signals ABN1 and ABN2 quickly become H level after the power is turned on.

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入(通常は電源スイッチのON)を検知してHレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Hレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号SYSがCPUをリセットすることはない。なお、電源異常信号ABN1,ABN2は、交流電源の瞬停状態でも出力される。   Incidentally, the system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. For this reason, after detecting the turning-on of the AC power supply (usually turning on the power switch) and increasing it to the H level, the H level is maintained unless the DC power supply voltage drops to an abnormal level. Therefore, even if the AC power supply is in an instantaneous power interruption state while the DC power supply voltage is maintained, the system reset signal SYS does not reset the CPU. The power supply abnormality signals ABN1 and ABN2 are also output even when the AC power supply is instantaneously stopped.

主基板中継基板32は、電源基板20から出力される電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板33は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出制御部22に出力している。そして、演出制御部22は、受けたシステムリセット信号SYSを、そのまま画像制御部23に出力している。   The main board relay board 32 outputs the power abnormality signal ABN1, the backup power supply BAK, and DC5V, DC12V, and DC32V output from the power board 20 to the main control unit 21 as they are. On the other hand, the power supply relay board 33 outputs the system reset signal SYS received from the power supply board 20 and the AC and DC power supply voltages to the effect control unit 22 as they are. Then, the effect control unit 22 outputs the received system reset signal SYS to the image control unit 23 as it is.

一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。   On the other hand, the payout control board 24 is directly connected to the power supply board 20 without going through the relay board, and directly receives the same power abnormality signal ABN2 and backup power supply BAK as the main control unit 21 receives together with other power supply voltages. Is receiving.

電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22のワンチップマイコン40と画像制御部23の内蔵CPU回路は、その他の回路素子やVDPを含む内部回路と共に電源リセットされるようになっている。   The system reset signal SYS output from the power supply board 20 is a power supply reset signal indicating that the AC power supply 24V is turned on to the power supply board 20, and the one-chip microcomputer 40 and the image control section of the effect control unit 22 by this power supply reset signal. The built-in CPU circuit 23 is reset with a power supply together with other circuit elements and internal circuits including VDP.

但し、このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号(CPUリセット信号)が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。なお、演出制御部22と画像制御部23は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。   However, the system reset signal SYS is not supplied to the main control unit 21 and the payout control unit 24, and a power reset signal (CPU reset signal) is generated in the reset circuit RST of each of the circuit boards 21 and 24. ing. Therefore, for example, even if the connection connector C2 is rattled or noise is superimposed on the wiring cable, there is no possibility that the CPU of the main control unit 21 or the payout control unit 24 is abnormally reset. The effect control unit 22 and the image control unit 23 execute the effect operation in a dependent manner based on the control command from the main control unit 21, so that the power supply board 20 is avoided in order to avoid complication of the circuit configuration. The system reset signal SYS output from is used.

主制御部21や払出制御部24に設けられたリセット回路RSTは、各々ウォッチドッグタイマを内蔵しており、各制御部21,24のCPUから、定時的なクリアパルスを受けない限り、各CPUは強制的にリセットされる。   The reset circuits RST provided in the main control unit 21 and the payout control unit 24 each have a built-in watchdog timer, and each CPU is provided unless a regular clear pulse is received from the CPU of each control unit 21, 24. Is forcibly reset.

また、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CLRは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。   In this embodiment, the RAM clear signal CLR is generated by the main control unit 21 and transmitted to the one-chip microcomputer of the main control unit 21 and the payout control unit 24. Here, the RAM clear signal CLR is a signal for deciding whether or not to initialize all the areas of the built-in RAM of the one-chip microcomputer of each control unit 21 and 24. It has a value corresponding to the / OFF state.

主制御部21及び払出制御部24は、電源基板20から電源異常信号ABN1,ABN2を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部24は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。   The main control unit 21 and the payout control unit 24 receive the power supply abnormality signals ABN1 and ABN2 from the power supply board 20 to start necessary end processing prior to a power failure or business end. The backup power supply BAK is a DC5V DC power source that retains data in the RAM of the one-chip microcomputer of the main control unit 21 and the payout control unit 24 even after the AC power supply 24V is shut off due to business termination or power failure. Therefore, the main control unit 21 and the payout control unit 24 can resume the game operation before power-off after power-on (power backup function). This pachinko machine is designed to retain the stored contents of the RAM of each one-chip microcomputer for at least several days.

図3に示す通り、主制御部21は、主基板中継基板32を経由して、払出制御部24に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONや、動作開始信号BGNを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号BGNは、電源投入後、払出制御部24の初期動作が完了したことを主制御部21に通知する信号である。   As shown in FIG. 3, the main control unit 21 transmits a control command CMD ″ to the payout control unit 24 via the main board relay board 32, while the payout control unit 24 indicates a game ball payout operation. A prize ball counting signal, a status signal CON relating to an abnormality in the payout operation, and an operation start signal BGN are received, and the status signal CON includes, for example, a replenishment signal, a payout shortage error signal, and a lower plate full signal. The operation start signal BGN is a signal for notifying the main control unit 21 that the initial operation of the payout control unit 24 has been completed after the power is turned on.

また、主制御部21は、遊技盤中継基板31を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から配電された電源電圧VB(12V)で動作するよう構成されている。また、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェイスICで、TTLレベル又はCMOSレベルのスイッチ信号に変換された上で、主制御部21に伝送される。   The main control unit 21 is connected to each game component of the game board 5 via the game board relay board 31. And while receiving the switch signal of the detection switch built in each winning opening 16-18 on a game board, solenoids, such as an electric tulip, are driven. The solenoids and the detection switch are configured to operate with the power supply voltage VB (12 V) distributed from the main control unit 21. Each switch signal indicating a winning state to the symbol start opening 15 is converted to a TTL level or CMOS level switch signal by an interface IC that operates with the power supply voltage VB (12 V) and the power supply voltage Vcc (5 V). And then transmitted to the main control unit 21.

先に説明した通り、演出制御基板22と画像制御基板23と液晶インタフェイス基板28とはコネクタ連結によって一体化されており、演出制御部22は、電源中継基板33を経由して、電源基板20から各レベルの直流電圧(5V,12V,32V)と、システムリセット信号SYSを受けている(図3及び図4(a)参照)。   As described above, the effect control board 22, the image control board 23, and the liquid crystal interface board 28 are integrated by connector connection, and the effect control unit 22 is connected to the power supply board 20 via the power relay board 33. The DC voltage (5V, 12V, 32V) of each level and the system reset signal SYS are received (see FIGS. 3 and 4A).

また、演出制御部22は、主制御部21から制御コマンドCMDとストローブ信号STBとを受けている。そして、演出制御部22は、ランプ駆動基板36及びランプ駆動基板29やモータランプ駆動基板30に搭載されたドライバICに、ランプ駆動信号SDATAを、クロック信号CKに同期してシリアル伝送することで、多数のLEDランプや電飾ランプで構成されたランプ群を駆動して、制御コマンドCMDに基づくランプ演出を実現している。   The effect control unit 22 receives a control command CMD and a strobe signal STB from the main control unit 21. Then, the effect control unit 22 serially transmits the lamp drive signal SDATA to the driver ICs mounted on the lamp drive board 36, the lamp drive board 29, and the motor lamp drive board 30 in synchronization with the clock signal CK. A lamp group composed of a large number of LED lamps and electric lamps is driven to realize a lamp effect based on the control command CMD.

本実施例の場合、ランプ演出は、三系統のランプ群CH0〜CH2によって実行されており、ランプ駆動基板36は、枠中継基板34,35を経由して、CH0のランプ駆動信号SDATA0を、クロック信号CK0に同期して受けている(クロック同期式シリアル通信)。なお、シリアル信号として伝送される一連のランプ駆動信号SDATA0は、動作制御信号ENABLE0がアクティブレベルに変化したタイミングで、ドライバICからランプ群CH0に出力されることで一斉に点灯状態が更新される。   In the case of this embodiment, the lamp effect is executed by the three lamp groups CH0 to CH2, and the lamp driving board 36 receives the CH0 lamp driving signal SDATA0 via the frame relay boards 34 and 35 as a clock. It is received in synchronization with the signal CK0 (clock synchronous serial communication). Note that a series of lamp drive signals SDATA0 transmitted as serial signals are output from the driver IC to the lamp group CH0 at the timing when the operation control signal ENABLE0 changes to the active level, so that the lighting state is updated all at once.

以上の点は、ランプ駆動基板29についても同様であり、ランプ駆動基板29のドライバICは、ランプ群CH1のランプ駆動信号SDATA1を、クロック信号CK1に同期して受け、動作制御信号ENABLE1がアクティブレベルに変化したタイミングで、ランプ群CH1の点灯状態を一斉に更新している。   The same applies to the lamp drive board 29. The driver IC of the lamp drive board 29 receives the lamp drive signal SDATA1 of the lamp group CH1 in synchronization with the clock signal CK1, and the operation control signal ENABLE1 is at the active level. The lighting state of the lamp group CH1 is updated all at the same time.

一方、モータランプ駆動基板30に搭載されたドライバICは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群CH2を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群M1〜Mnを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号SDATA2であって、クロック信号CK1に同期してシリアル伝送され、これを受けたドライバICは、動作制御信号ENABLE2がアクティブレベルに変化するタイミングで、ランプ群CH2やモータ群M1〜Mnの駆動状態を更新する。   On the other hand, the driver IC mounted on the motor lamp driving board 30 receives the lamp driving signal transmitted in a clock synchronous manner to drive the lamp group CH2, and receives the motor driving signal transmitted in a clock synchronous manner, The effect motor groups M1 to Mn composed of a plurality of stepping motors are driven. The lamp driving signal and the motor driving signal are a series of serial signals SDATA2, which are serially transmitted in synchronization with the clock signal CK1, and the driver IC that receives the signals transmits the timing at which the operation control signal ENABLE2 changes to the active level. Thus, the driving states of the lamp group CH2 and the motor groups M1 to Mn are updated.

また、演出制御部22は、画像制御部23に対して、制御コマンドCMD’及びストローブ信号STB’と、電源基板20から受けたシステムリセット信号SYSと、2種類の直流電圧(12V,5V)とを出力している。そして、画像制御部23では、制御コマンドCMD’に基づいて表示装置DS1,DS2を駆動して各種の画像演出を実行している。   In addition, the effect control unit 22 sends a control command CMD ′ and a strobe signal STB ′ to the image control unit 23, a system reset signal SYS received from the power supply board 20, and two types of DC voltages (12V, 5V). Is output. The image control unit 23 drives the display devices DS1 and DS2 based on the control command CMD 'to execute various image effects.

図3及び図4(a)に示す通り、画像制御部23は、汎用ワンチップマイコンと同等の内部構成を有する内蔵CPU回路(画像演出制御装置)51と、VDP(Video Display Processor )52と、を内蔵した複合チップ50を中心に構成されている。また、内蔵CPUの制御プログラムを記憶する制御メモリ(PROM)53と、大量のデータを高速にアクセス可能なDRAM(Dynamic Random Access Memory)54と、画像制御に必要な大量のCGデータを記憶するCGROM55とが搭載されている。   As shown in FIGS. 3 and 4A, the image control unit 23 includes a built-in CPU circuit (image production control device) 51 having an internal configuration equivalent to that of a general-purpose one-chip microcomputer, a VDP (Video Display Processor) 52, It is comprised centering on the composite chip | tip 50 which incorporated. In addition, a control memory (PROM) 53 that stores a control program for the built-in CPU, a DRAM (Dynamic Random Access Memory) 54 that can access a large amount of data at a high speed, and a CGROM 55 that stores a large amount of CG data necessary for image control. And are installed.

そして、CGROM55から読み出したCGデータに基づいてVDP52が生成した画像データは、第1と第2のLVDS信号(LVDS_1, LVDS_2)と、RGBパラレル信号RGB_P として、液晶インタフェイス基板28に伝送される。   The image data generated by the VDP 52 based on the CG data read from the CGROM 55 is transmitted to the liquid crystal interface board 28 as the first and second LVDS signals (LVDS_1, LVDS_2) and the RGB parallel signal RGB_P.

第1と第2のLVDS信号LVDS_1,LVDS_2は、メイン表示装置DS1用の画像データであって、図2(b)に関して説明した通り、1280×1024ピクセルで構成された一フレームを特定している。そして、本実施例では、この1280×1024個のピクセルデータを確実に伝送するべく、ドットクロック108MHzの画像データを、VDPの内部回路(出力選択部79)において二系統のLVDS信号(LVDS_a,LVDS_b)に分割して、各々、1/60秒に640×1024ピクセル(=655,360)の画像データを、デュアルリンク接続でメイン表示装置DS1に伝送している。   The first and second LVDS signals LVDS_1 and LVDS_2 are image data for the main display device DS1, and as described with reference to FIG. 2B, specify one frame composed of 1280 × 1024 pixels. . In the present embodiment, in order to reliably transmit the 1280 × 1024 pixel data, the image data of the dot clock 108 MHz is transferred to the two LVDS signals (LVDS_a, LVDS_b) in the VDP internal circuit (output selection unit 79). ) And image data of 640 × 1024 pixels (= 655, 360) is transmitted to the main display device DS1 by dual link connection in 1/60 seconds.

そのため、二系統のLVDS信号(LVDS_a,LVDS_b)のドットクロックは、各々、54MHz程度に抑制されることになる。そして、メイン表示装置DS1には、LVDS受信部RVが内蔵されており(図4参照)、二系統のLVDS信号(LVDS_a,LVDS_b)から抽出された各640×1024ピクセル分の画像データを纏めることで、一フレーム1280×1024ピクセル分のRGB画像データを再生している。   Therefore, the dot clocks of the two LVDS signals (LVDS_a, LVDS_b) are each suppressed to about 54 MHz. The main display device DS1 has a built-in LVDS receiver RV (see FIG. 4), and collects image data for each 640 × 1024 pixels extracted from two LVDS signals (LVDS_a, LVDS_b). Thus, RGB image data for one frame of 1280 × 1024 pixels is reproduced.

ところで、本実施例の場合、1280×1024ピクセルは、左眼用の1280×512ピクセルと、右眼用の1280×512ピクセルに区分され、縦方向1280個のピクセル列が、左眼用ピクセル列と右眼用ピクセル列として図2の左右方向に隣接している。一方、デュアルリンク接続では、走査方向(図2の縦方向)に評価して奇数ピクセルが、例えば、LVDS信号LVDS_aで伝送され、その上下に隣接する偶数ピクセルが、LVDS信号LVDS_bで伝送されるので、各LVDS信号(LVDS_a,LVDS_b)は、左眼用と右眼用の画像データが混在した状態となる。   By the way, in the case of the present embodiment, 1280 × 1024 pixels are divided into 1280 × 512 pixels for the left eye and 1280 × 512 pixels for the right eye, and 1280 pixel rows in the vertical direction are pixel rows for the left eye. Are adjacent in the left-right direction in FIG. On the other hand, in the dual link connection, since the odd pixels are transmitted in the scanning direction (vertical direction in FIG. 2), for example, the LVDS signal LVDS_a is transmitted, and the adjacent even pixels above and below the LVDS signal LVDS_b are transmitted. Each LVDS signal (LVDS_a, LVDS_b) is in a state where image data for the left eye and right eye are mixed.

次に、RGBパラレル信号RGB_P は、各8ビットで全24ビット長のRGB信号と、同期信号とを含んだパラレル信号である。図2(b)に関して説明した通り、表示装置DS2は、800×600ピクセルであり、そのドットクロックは54MHz程度となる。   Next, the RGB parallel signal RGB_P is a parallel signal including an 8-bit RGB signal having a total length of 24 bits and a synchronization signal. As described with reference to FIG. 2B, the display device DS2 has 800 × 600 pixels, and its dot clock is about 54 MHz.

続いて、図4(a)に基づいて、演出制御部22の構成を更に詳細に説明する。図4(a)に示す通り、演出制御部22は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン40(演出制御CPU40)と、演出制御CPU40の制御プログラムや各種の演出データENを記憶する制御メモリ(flash memory)41と、内蔵レジスタRG0〜RGnに設定される演出制御CPU40の指示に基づいて音声信号を再生して出力する音声プロセッサ42と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ43と、音声プロセッサ42から出力される音声信号を受けるデジタルアンプ46と、を備えて構成されている。   Next, the configuration of the effect control unit 22 will be described in more detail based on FIG. As shown in FIG. 4A, the effect control unit 22 includes a one-chip microcomputer 40 (effect control CPU 40) that executes processing such as voice effect, lamp effect, notice effect by effect movable body, and data transfer, and effect control CPU 40. A control memory (flash memory) 41 for storing the control program and various effect data EN, and a sound processor 42 for reproducing and outputting a sound signal based on the instructions of the effect control CPU 40 set in the built-in registers RG0 to RGn The audio memory 43 stores compressed audio data that is the original data of the audio signal to be reproduced, and the digital amplifier 46 receives the audio signal output from the audio processor 42.

本実施例の場合、制御メモリ41に記憶されている演出データENには、ランプ演出や音声演出の演出進行を管理するシナリオデータと、LEDの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、1ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。   In the case of the present embodiment, the effect data EN stored in the control memory 41 includes scenario data for managing the effect progress of the lamp effect and the sound effect, lamp drive data for determining the blinking mode of the LED, and motor rotation. Motor drive data for determining the mode. The lamp driving data and the motor driving data are sequentially output bit by bit to become a lamp driving serial signal and a motor driving serial signal.

ワンチップマイコン40には、複数のシリアル入出力ポートSIOと、複数のパラレル入出力ポートPIOとが内蔵されている。ここで、シリアル入出力ポートSIOには、CHiのランプ駆動信号又はモータ駆動信号SDATAiをクロック信号CKiに同期して出力するシリアル出力ポートSoiと、モータ群M1〜Mnの原点センサ信号(シリアル信号)をクロック信号CK3に同期して受けるシリアルポートSiとが含まれている。なお、i=0〜2であって、三系統のランプ群CH0〜CH2や、CH2のランプ群と共に駆動されるモータ群M1〜Mnに対応している。   The one-chip microcomputer 40 includes a plurality of serial input / output ports SIO and a plurality of parallel input / output ports PIO. The serial input / output port SIO includes a serial output port Soi that outputs a lamp driving signal of CHi or a motor driving signal SDATAi in synchronization with the clock signal CKi, and origin sensor signals (serial signals) of the motor groups M1 to Mn. And a serial port Si that receives the signal in synchronization with the clock signal CK3. Note that i = 0 to 2, and corresponds to the three groups of lamp groups CH0 to CH2 and the motor groups M1 to Mn driven together with the lamp groups of CH2.

一方、パラレル入出力ポートPIOは、出力ポートPo,Po’と入力ポートPiに区分され、入力ポートPiには、主制御部21からの制御コマンドCMD及びストローブ信号STBが入力される。一方、出力ポートPo’からは動作制御信号ENABLE0〜ENABLE2が出力され、出力ポートPoからは、制御コマンドCMD’及びストローブ信号STB’が出力されるよう構成されている。詳細には、主制御基板21から出力された制御コマンドCMD及びストローブ信号(割込み信号)STBが、バッファ44において、ワンチップマイコン40の電源電圧3.3Vに対応する論理レベルに降圧された後、入力ポートPiに8ビット単位で二回に分けて供給される。また、割込み信号STBは、演出制御CPU40の割込み端子に供給され、受信割込み処理によって、演出制御部22は、制御コマンドCMDを取得するよう構成されている。   On the other hand, the parallel input / output port PIO is divided into output ports Po and Po 'and an input port Pi. A control command CMD and a strobe signal STB from the main control unit 21 are input to the input port Pi. On the other hand, operation control signals ENABLE0 to ENABLE2 are output from the output port Po ', and a control command CMD' and a strobe signal STB 'are output from the output port Po. Specifically, after the control command CMD and the strobe signal (interrupt signal) STB output from the main control board 21 are stepped down to a logic level corresponding to the power supply voltage 3.3 V of the one-chip microcomputer 40 in the buffer 44, It is supplied to the input port Pi in two in 8 bit units. The interrupt signal STB is supplied to the interrupt terminal of the effect control CPU 40, and the effect control unit 22 is configured to acquire the control command CMD by the reception interrupt process.

演出制御部22が取得する制御コマンドCMDには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド(変動パターンコマンド)や、図柄種別を指定する制御コマンド(図柄指定コマンド)が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。   The control command CMD acquired by the effect control unit 22 includes (1) an abnormality notification and other notification control commands, and (2) a control command for specifying an outline of various effect operations resulting from winning at the symbol start opening. (Variation pattern command) and a control command (symbol designation command) for designating a symbol type are included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end and the result of winning or failing in the jackpot lottery.

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報(15R確変、2R確変、15R通常、2R通常など)を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。   In addition, the symbol designating command includes information for identifying information on the jackpot type (15R probability variation, 2R probability variation, 15R normal, 2R normal, etc.) in the case of a jackpot according to the result of the jackpot lottery. In some cases, information for identifying a loss is included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end, and the result of success or failure in the big hit lottery. In addition to these, the change pattern command including the presence or absence of the reach effect or the notice effect may be specified, but even in this case, the specific content of the effect content is not specified.

そのため、演出制御部22では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、LED群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部23に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドCMD’を出力する。   Therefore, when the effect control unit 22 acquires the variation pattern command, the effect lottery is subsequently performed, and the effect outline specified by the acquired variation pattern command is further specified. For example, the specific contents of the reach effect and the notice effect are determined. Then, in accordance with the determined specific game content, a lamp effect by blinking the LED group and a sound effect preparation operation by the speaker are performed, and the image control unit 23 is synchronized with the effect operation by the lamp and the speaker. The control command CMD ′ relating to the performed image effect is output.

このような演出動作に同期した画像演出を実現するため、演出制御部22は、出力ポートPoを通して、画像制御部23に対するストローブ信号(割込み信号)STB’と共に、16ビット長の制御コマンドCMD’を出力している。なお、演出制御部22は、図柄指定コマンドや、異常報知用制御コマンドや、その他の制御コマンドを受信した場合は、その8ビット単位の制御コマンドを、16ビット長に纏めた状態で、割込み信号STB’と共に画像制御部23に向けて出力している。   In order to realize an image effect synchronized with such an effect operation, the effect control unit 22 sends a 16-bit control command CMD ′ along with a strobe signal (interrupt signal) STB ′ to the image control unit 23 through the output port Po. Output. In addition, when receiving the symbol designation command, the abnormality notification control command, and other control commands, the effect control unit 22 collects the 8-bit unit control commands in a 16-bit length, It is output to the image control unit 23 together with STB ′.

先に説明した通り、本実施例の音声プロセッサ42は、演出制御CPU40から内蔵レジスタ(音声制御レジスタ)RG0〜RGnに受ける指示(音声コマンドSNDによる設定値)に基づいて、音声メモリ43をアクセスして、必要な音声信号を再生して出力している。図示の通り、音声プロセッサ42と、音声メモリ43とは、26ビット長の音声アドレスバスと、16ビット長の音声データバスで接続されている。そのため、音声メモリ43には、1Gビット(=226*16)のデータが記憶可能となる。 As described above, the audio processor 42 according to the present embodiment accesses the audio memory 43 based on an instruction (set value by the audio command SND) received from the effect control CPU 40 to the built-in registers (audio control registers) RG0 to RGn. The necessary audio signal is played back and output. As shown in the figure, the audio processor 42 and the audio memory 43 are connected to each other by a 26-bit audio address bus and a 16-bit audio data bus. Therefore, 1 Gbit (= 2 26 * 16) data can be stored in the audio memory 43.

本実施例の場合、音声メモリ43に記憶された圧縮音声データは、13ビット長のフレーズ番号(000H〜1FFFH)で特定されるフレーズ(phrase)圧縮データであり、一連の背景音楽の一曲分(BGM)や、ひと纏まりの演出音(予告音)などが、最高8192種類(=213)、各々、フレーズ番号に対応して記憶されている。そして、このフレーズ番号は、演出制御CPU40から音声プロセッサ42の音声制御レジスタRG0〜RGnに伝送される音声コマンドSNDの設定値によって特定される。 In the case of the present embodiment, the compressed audio data stored in the audio memory 43 is phrase compressed data specified by a phrase number (000H to 1FFFH) having a 13-bit length, and is a sequence of background music. (BGM), a group of effect sounds (notice sounds), and the like are stored in a maximum of 8192 types (= 2 13 ), each corresponding to a phrase number. The phrase number is specified by the set value of the voice command SND transmitted from the effect control CPU 40 to the voice control registers RG0 to RGn of the voice processor 42.

音声コマンドSNDは、複数(2又は3)バイト長であって、音声プロセッサ42に内蔵された多数の音声制御レジスタRG0〜RGnの何れかRGiに、所定の設定値を伝送するWrite 用途で使用される。但し、本実施例の音声コマンドSNDは、フレーズ番号などの設定値を書込むWrite 用途だけでなく、所定の音声制御レジスタRGiからステイタス情報(エラー情報)STSを読み出すRead用途でも使用される。なお、アクセス対象となる所定の音声制御レジスタRGiは、1バイト長のレジスタアドレスで特定される。   The voice command SND is a plurality (2 or 3) bytes long, and is used for a write purpose of transmitting a predetermined set value to any one of the many voice control registers RG0 to RGn built in the voice processor 42. The However, the voice command SND of the present embodiment is used not only for a write application for writing a set value such as a phrase number, but also for a read application for reading status information (error information) STS from a predetermined voice control register RGi. The predetermined audio control register RGi to be accessed is specified by a 1-byte register address.

音声制御レジスタRGiへの設定値の設定(Write )は、必ずしも、音声制御レジスタ毎に個別的に実行する必要はなく、音声メモリ43に格納されているSACデータを指定して、一群の音声制御レジスタRGi〜RGjに対する一連の設定動作を完了させることもできる。   The setting (Write) of the set value to the sound control register RGi is not necessarily executed individually for each sound control register, and a group of sound control is performed by designating the SAC data stored in the sound memory 43. A series of setting operations for the registers RGi to RGj can be completed.

SACデータとは、音声制御レジスタRGiのレジスタアドレス(1バイト)と、その音声制御レジスタRGiへの設定値(複数バイト)とを対応させた最大512個(最大1024バイト)の集合体を意味する。本実施例では、このようなSACデータが、必要組だけ、予め音声メモリ43に記憶されており、一組のSACデータは、単一のID情報である13ビット程度のSAC番号で特定されるようになっている。   SAC data means an aggregate of a maximum of 512 pieces (up to 1024 bytes) in which a register address (1 byte) of the voice control register RGi and a set value (a plurality of bytes) for the voice control register RGi are associated with each other. . In the present embodiment, only a necessary set of such SAC data is stored in the audio memory 43 in advance, and a set of SAC data is specified by a SAC number of about 13 bits that is a single ID information. It is like that.

したがって、本実施例の場合、Write 用途の音声コマンドSNDは、SAC番号を指定して一組のSACデータを特定するか、或いは、設定値とレジスタアドレスとを個別的に特定することになる。   Therefore, in the case of the present embodiment, the voice command SND for write use specifies a SAC number and specifies a set of SAC data, or specifies a set value and a register address individually.

図4(b)に接続関係の要部を記載している通り、演出制御CPU40と音声プロセッサ42は、1バイトデータを送受信可能なパラレル信号線(データバス)CD0〜CD7と、動作管理データを送信可能な2ビット長の動作管理データ線(アドレスバス)A0〜A1と、読み書き(read/write)動作を制御可能な2ビット長の制御信号線WR,RDと、音声プロセッサ42を選択するチップセレクト信号線CSとで接続されている。   As shown in FIG. 4 (b), the connection control main part describes the effect control CPU 40 and the audio processor 42 with parallel signal lines (data buses) CD0 to CD7 capable of transmitting and receiving 1-byte data, and operation management data. Chip that selects 2-bit operation control data lines (address bus) A0 to A1 that can be transmitted, 2-bit control signal lines WR and RD that can control read / write operations, and a voice processor 42 It is connected to a select signal line CS.

パラレル信号線CD0〜CD7は、演出制御CPU40のデータバスで実現され、また、動作管理データ線A0〜A1は、演出制御CPU40のアドレスバスで実現されており、各々、演出制御CPU40に接続されている。そして、演出制御CPU40が、プログラム処理によって、例えば、IOREAD動作やIOWRITE動作を実行すると、制御信号WR,RDやチップセレクト信号CSが適宜に変化して、パラレル信号線CD0〜CD7で特定される音声制御レジスタRGiとの読み書き(R/W)動作が実現される。   The parallel signal lines CD0 to CD7 are realized by the data bus of the effect control CPU 40, and the operation management data lines A0 to A1 are realized by the address bus of the effect control CPU 40, and are connected to the effect control CPU 40, respectively. Yes. Then, when the production control CPU 40 executes, for example, an IOREAD operation or an IOWRITE operation by program processing, the control signals WR and RD and the chip select signal CS are appropriately changed, and the audio specified by the parallel signal lines CD0 to CD7. A read / write (R / W) operation with the control register RGi is realized.

具体的には、図4(b’)のタイムチャートに示す通りであり、音声制御レジスタRGiのレジスタアドレスと、音声制御レジスタRGiへの書込みデータは、各々、パラレル信号線CD0〜CD7を通してパラレル伝送される。そして、パラレル伝送された1バイトが、レジスタアドレスであるか、それとも、書込みデータ(ライトデータ)であるかは、動作管理データA0〜A1によって特定される。   Specifically, as shown in the time chart of FIG. 4B ', the register address of the audio control register RGi and the write data to the audio control register RGi are transmitted in parallel through the parallel signal lines CD0 to CD7, respectively. Is done. Whether the 1 byte transmitted in parallel is a register address or write data (write data) is specified by the operation management data A0 to A1.

したがって、図4(b)に示す通り、動作管理データ(アドレスデータA0〜A1)を、[00]→[01]と推移させる一方で、データバスの1バイトデータを、[音声制御レジスタRGiのレジスタアドレス]→[音声制御レジスタRGiへの書込みデータ]と推移させることで、所定の音声コマンドSNDが送信される。なお、SAC番号(13ビット)を送信する場合のように、書込みデータが複数バイト長の場合には、[01]の動作管理データA0〜A1を、[00]→[01]→[01]→[01]と繰り返しつつ、複数バイトの書込みデータを送信する。   Accordingly, as shown in FIG. 4B, the operation management data (address data A0 to A1) is changed from [00] to [01], while 1-byte data on the data bus is changed to [voice control register RGi. A predetermined voice command SND is transmitted by transiting from “register address” → [write data to voice control register RGi]. When the write data is a plurality of bytes long as in the case of transmitting the SAC number (13 bits), the operation management data A0 to A1 of [01] are changed from [00] → [01] → [01]. → Send the data of multiple bytes while repeating [01].

このようにして送信された音声コマンドは、通信異常がない限り、その後、実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドSNDが実効化させることはない。そして、音声制御レジスタRGnのエラーフラグがセットされるが、このエラーフラグ(ステイタス情報STS)は、アドレスバスの動作管理データA0〜A1を、[01]から[10]に推移させることで、演出制御CPU40がRead動作によって受信することができる。   The voice command transmitted in this way is subsequently validated as long as there is no communication abnormality. However, if a communication error is recognized, such as data having a plurality of bytes inconsistent with each other, the voice command SND is not activated. Then, the error flag of the voice control register RGn is set. This error flag (status information STS) is produced by changing the operation management data A0 to A1 of the address bus from [01] to [10]. The control CPU 40 can receive it by the Read operation.

このように、この実施例では、動作管理データA0〜A1を、[00]→[01]→・・・[01]→[10]と推移させる最終サイクルにおいて、複数ビット長のエラー情報(異常時はFFH)を取得することができる。そして、正当にパラレル送信できなかった音声コマンドSNDを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。   As described above, in this embodiment, error information (abnormality of a plurality of bits) is obtained in the final cycle in which the operation management data A0 to A1 are changed from [00] → [01] →... [01] → [10]. FFH) can be obtained. Then, by retransmitting the voice command SND that could not be properly transmitted in parallel, the voice effect can be appropriately advanced. Therefore, according to the configuration of the present embodiment, it is possible to reliably eliminate the unnaturalness that the sound effect suddenly stops.

なお、図4(b)の構成では、演出制御CPU40は、エラー情報を含んだステイタス情報STSを、音声プロセッサ42からパラレル受信しているが、何ら、この構成に限定されるものではない。すなわち、音声プロセッサ42が通信エラーを認識すると、演出制御CPU40に割込み信号を出力する構成を採るのも好適であり、この場合には、演出制御CPU40の割込み処理プログラムにおいて、通信エラーが生じた音声コマンドを再送すればよい。このような構成を採れば、殆どの場合に無駄な処理となる、エラーフラグ(ステイタス情報STS)の取得処理、すなわち、動作管理データA0〜A1を[10]に遷移させる処理を省略することができる。   In the configuration of FIG. 4B, the effect control CPU 40 receives the status information STS including error information in parallel from the audio processor 42, but the configuration is not limited to this configuration. That is, it is also preferable to adopt a configuration in which an interrupt signal is output to the effect control CPU 40 when the sound processor 42 recognizes a communication error. In this case, the sound in which the communication error has occurred in the interrupt processing program of the effect control CPU 40. You can resend the command. If such a configuration is adopted, an error flag (status information STS) acquisition process that is a useless process in most cases, that is, a process of transitioning the operation management data A0 to A1 to [10] may be omitted. it can.

図3及び図4(a)に示す通り、本実施例では、デジタルアンプ46の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声プロセッサ42は、3チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声プロセッサ42とデジタルアンプ46との配線が複雑化する。   As shown in FIGS. 3 and 4A, in this embodiment, the left and right speakers at the upper part of the gaming machine and the speakers at the lower part of the gaming machine are driven by the output of the digital amplifier 46. Therefore, it is necessary for the audio processor 42 to generate a 3-channel audio signal. If this is transmitted in parallel, the wiring between the audio processor 42 and the digital amplifier 46 becomes complicated.

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声プロセッサ42とデジタルアンプ46との間は、4本の信号線で接続されており、具体的には、転送クロック信号SCLKと、チャネル制御信号LRCLKと、2ビット長のシリアル信号SD1,SD2との合計4ビットの信号線に抑制されている。   Therefore, in this embodiment, the sound processor 42 and the digital amplifier 46 are connected by four signal lines in order to prevent deterioration of sound quality and avoid complicated wiring. Are suppressed to a total of 4-bit signal lines including the transfer clock signal SCLK, the channel control signal LRCLK, and the 2-bit length serial signals SD1 and SD2.

ここで、SD1は、遊技機上部に配置された左右スピーカのステレオ信号R,Lを特定するPCMデータについてのシリアル信号であり、SD2は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するPCMデータについてのシリアル信号である。そして、音声プロセッサ42は、チャネル制御信号LRCLKをLレベルに維持した状態で、左チャネルの音声信号Lを伝送し、チャネル制御信号LRCLKをHレベルに維持した状態で、右チャネルの音声信号Rを伝送する。重低音スピーカは、本実施例では1個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。   Here, SD1 is a serial signal for PCM data specifying the stereo signals R and L of the left and right speakers arranged at the upper part of the gaming machine, and SD2 is a monaural signal of the heavy bass speaker arranged at the lower part of the gaming machine. This is a serial signal for the PCM data to be specified. The audio processor 42 transmits the audio signal L of the left channel while maintaining the channel control signal LRCLK at the L level, and outputs the audio signal R of the right channel while maintaining the channel control signal LRCLK at the H level. To transmit. Since there is one heavy bass speaker in this embodiment, a monaural audio signal is transmitted, but it is of course possible to transmit it as a stereo audio signal.

何れにしても本実施例では、4種類の音声信号を4本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少ない。   In any case, in this embodiment, four types of audio signals can be transmitted with four cables, and therefore, signal transmission without audio deterioration due to noise can be performed with the minimum number of cables. That is, since it is serial transmission, the number of cables is overwhelmingly smaller than parallel transmission.

このようなシリアル信号SD1,SD2は、クロック信号SCLKの立上りエッジに同期して、デジタルアンプ46に取得される。そして、デジタルアンプ46内部で、所定ビット長毎にパラレル変換され、DA変換後にD級増幅されて各スピーカに供給されている。   Such serial signals SD1 and SD2 are acquired by the digital amplifier 46 in synchronization with the rising edge of the clock signal SCLK. In the digital amplifier 46, parallel conversion is performed for each predetermined bit length, and after D / A conversion, D-class amplification is performed and supplied to each speaker.

図4(a)に関して説明を続けると、演出制御基板22には、ワンチップマイコン40のシリアル入出力ポートSIOのシリアル出力ポートSoiから出力されるシリアルデータSDATAiとクロック信号CKiを転送するバッファ回路47〜49が設けられている(i=0〜2)。   4A, a buffer circuit 47 that transfers serial data SDATAi output from the serial output port Soi of the serial input / output port SIO of the one-chip microcomputer 40 and the clock signal CKi to the effect control board 22. -49 are provided (i = 0-2).

出力バッファ47は、シリアル出力ポートSo0が出力するランプ駆動信号SDATA0とクロック信号CK0を、ランプ駆動基板36のシフトレジスタ回路(ドライバIC)に転送している。また、出力バッファ48は、シリアル出力ポートSo1が出力するランプ駆動信号SDATA1とクロック信号CK1を、ランプ駆動基板29のドライバICに転送している。なお、各ランプ駆動基板29,36に搭載されたドライバICが、CH0とCH1のランプ群を点灯駆動することは先に説明した通りである。   The output buffer 47 transfers the lamp drive signal SDATA0 and the clock signal CK0 output from the serial output port So0 to the shift register circuit (driver IC) of the lamp drive board 36. The output buffer 48 transfers the lamp drive signal SDATA1 and the clock signal CK1 output from the serial output port So1 to the driver IC of the lamp drive substrate 29. As described above, the driver ICs mounted on the lamp driving substrates 29 and 36 drive and drive the lamp groups CH0 and CH1.

一方、バッファ回路49は、入出力バッファとして機能しており、シリアル出力ポートSo2が出力するシリアル信号SDATA2を、クロック信号CK2と共にモータランプ駆動基板30に転送している。また、一群の演出モータM1〜Mnの原点位置を示す原点センサ信号(シリアル信号)を、クロック信号CK3に同期してワンチップマイコン40のシリアル入力ポートSiに転送している。   On the other hand, the buffer circuit 49 functions as an input / output buffer, and transfers the serial signal SDATA2 output from the serial output port So2 to the motor lamp driving substrate 30 together with the clock signal CK2. Further, an origin sensor signal (serial signal) indicating the origin position of the group of effect motors M1 to Mn is transferred to the serial input port Si of the one-chip microcomputer 40 in synchronization with the clock signal CK3.

本実施例の場合、バッファ回路49が転送するシリアル信号SDATA2は、ランプ群CH2を点灯させるためのランプ駆動信号(シリアル信号)と、演出モータM1〜Mnを回転させるためのモータ駆動信号(シリアル信号)とが連続するよう構成されている。そして、モータランプ駆動基板30では、これら一連のシリアル信号を16ビット長毎に分断すると共に、各16ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドCMDに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータM1〜Mnを回転させて適宜な可動予告演出を実行している。   In this embodiment, the serial signal SDATA2 transferred by the buffer circuit 49 includes a lamp drive signal (serial signal) for lighting the lamp group CH2 and a motor drive signal (serial signal) for rotating the effect motors M1 to Mn. ) Are continuous. The motor lamp drive board 30 divides the series of serial signals into 16-bit lengths and converts each 16-bit length into a parallel signal to execute a lamp effect and a movable notice effect. Specifically, a series of lamp effects is executed as the effect operation determined by lottery in response to the control command CMD, and when a motor drive signal is received, the effect motors M1 to Mn are rotated to appropriately A movable notice effect is being executed.

次に、図4(a)の左側に示す通り、本実施例では、演出制御CPU40のデータバスとアドレスバスは、液晶インタフェイス基板28にも及んでいる。説明の便宜上、図4(a)の左側に、この関係を図示しているが、時計回路RTCは、演出制御CPU40のアドレスバスの下位4ビットと、データバスの下位4ビットとでCPUに接続されており、任意にアクセス可能に構成されている。また、遊技実績情報を記憶するメモリ素子SRAMは、演出制御CPU40のアドレスバスの16ビットと、データバスの下位16ビットとで、演出制御CPU40のランダムアクセスを可能にしている。   Next, as shown on the left side of FIG. 4A, in this embodiment, the data bus and the address bus of the effect control CPU 40 extend to the liquid crystal interface board 28. For convenience of explanation, this relationship is illustrated on the left side of FIG. 4A, but the clock circuit RTC is connected to the CPU by the lower 4 bits of the address bus of the effect control CPU 40 and the lower 4 bits of the data bus. It is configured to be arbitrarily accessible. In addition, the memory element SRAM for storing game performance information enables the effect control CPU 40 to randomly access the 16 bits of the address bus of the effect control CPU 40 and the lower 16 bits of the data bus.

時計回路RTCは、現在年月日や現在時刻を計時する時計IC(リアルタイムクロック)であり、メモリ素子SRAMと共に、演出制御基板22から受ける電源電圧で充電される二次電池BTで永続的に動作している。すなわち、遊技機に電源が投入されている状態で、二次電池BT(図5)が充電される一方、遊技機の電源が遮断された後は、充電状態の二次電池BTに基づいて、時計回路RTCの計時動作が継続され、演出データも永続的に記憶保持される(バックアップ動作)。   The clock circuit RTC is a clock IC (real-time clock) that measures the current date and time, and operates permanently with the secondary battery BT charged with the power supply voltage received from the effect control board 22 together with the memory element SRAM. doing. That is, while the gaming machine is powered on, the secondary battery BT (FIG. 5) is charged, and after the gaming machine is powered off, based on the charged secondary battery BT, The timekeeping operation of the clock circuit RTC is continued, and the effect data is also permanently stored (backup operation).

図5に示す通り、実施例の時計回路RTCは、4ビットのデータバスと、4ビットのデータバスと、Read/Write動作用のコントロールバスRD+WRとを通して、演出制御CPU40に接続されている。そして、演出制御CPU40は、遊技動作に関する重要な遊技情報や異常情報を、時計回路RTCから取得した年月日情報及び曜日情報や時刻情報を付加して、メモリ素子SRAMに記憶するようにしている。   As shown in FIG. 5, the clock circuit RTC of the embodiment is connected to the effect control CPU 40 through a 4-bit data bus, a 4-bit data bus, and a control bus RD + WR for Read / Write operation. Then, the effect control CPU 40 adds important game information and abnormality information related to the game operation to the memory element SRAM by adding the year / month / day information, day information and time information acquired from the clock circuit RTC. .

この時計回路RTCは、CS1とCS0バーの2種類のチップセレクト端子を有しており、各端子への入力電圧が正常レベルであることを条件に、演出制御CPU40からのアクセスを許可するようになっている。ここで、CS0バー端子は、アドレスデコーダの出力を受ける通常のチップセレクト端子である。一方、CS1端子は、電源異常検出部ERの出力(電圧降下信号)Voを受けており、CS1端子が異常レベルの出力Voを受けた場合には、時計回路RTCの異常検出フラグFosが自動的にセットされるようになっている。   This clock circuit RTC has two types of chip select terminals, CS1 and CS0 bars, and permits access from the effect control CPU 40 on condition that the input voltage to each terminal is at a normal level. It has become. Here, the CS0 bar terminal is a normal chip select terminal that receives the output of the address decoder. On the other hand, the CS1 terminal receives the output (voltage drop signal) Vo of the power supply abnormality detecting unit ER, and when the CS1 terminal receives the abnormal level output Vo, the abnormality detection flag Fos of the clock circuit RTC is automatically set. To be set.

本実施例の場合、この異常検出フラグFosは、他の異常検出フラグTEMPと共に、電源投入時に演出制御CPU40によって判定され、仮に、異常検出フラグFosがセット状態であれば、その時の年月日及び時刻が報知されるようになっている。そのため、もし、時計機能の異常が認められた場合には、これに素早く対処することができる。   In the case of the present embodiment, this abnormality detection flag Fos is determined by the effect control CPU 40 together with other abnormality detection flags TEMP when the power is turned on. If the abnormality detection flag Fos is set, the date and time at that time and The time is reported. Therefore, if an abnormality in the clock function is recognized, it can be dealt with quickly.

なお、電源遮断時に二次電池BTの電圧が降下しても、二次電池BTの電圧レベルは、電源復帰によって素早く回復してCS1端子が正常レベルに戻るので、演出制御CPU40からのアクセスが許可されることになる。したがって、異常検出フラグFosの判定処理を設ける本実施例の構成を採らない場合には、時計回路RTCの異常を永続的に検出できないおそれがある。   Even if the voltage of the secondary battery BT drops when the power is shut down, the voltage level of the secondary battery BT is quickly recovered by power recovery and the CS1 terminal returns to the normal level, so access from the effect control CPU 40 is permitted. Will be. Therefore, if the configuration of the present embodiment in which the determination process for the abnormality detection flag Fos is not employed, the abnormality of the clock circuit RTC may not be detected permanently.

また、実施例の時計回路RTCは、一週間に一回、例えば、毎金曜日の21時50分に、割込み信号IRQを出力するよう構成されおり、割込み信号IRQを受けた演出制御CPU40では、それまでにメモリ素子SRAMに蓄積した遊技情報や異常情報について、適宜に集計するようにしている。   Further, the clock circuit RTC of the embodiment is configured to output the interrupt signal IRQ once a week, for example, every Friday at 21:50. In the effect control CPU 40 that receives the interrupt signal IRQ, The game information and abnormality information accumulated in the memory element SRAM so far are appropriately tabulated.

集計する遊技情報は、大当り状態に関する履歴情報をまとめたものであり、例えば、(1)大当り状態となるまでに要した図柄始動口への入賞回数、(2)大当り状態の図柄や、確変か否かの大当り状態の集計値や統計値、(3)大当り状態に至った予告演出やリーチ演出の種類、(4)連チャン回数、(5)連チャンによる払出球数の時間的な増加推移、などが含まれる。そして、これらの集計情報や統計情報は、遊技者の求めに応じて適宜に報知される。遊技者の指示は、例えば、デモ演出中の操作ボタン11の押圧で特定され、報知内容は表示装置DS1に表示される。   The game information to be aggregated is a summary of history information regarding the big hit state. For example, (1) the number of winnings at the symbol start opening required to reach the big hit state, (2) the big hit state symbol, Aggregate value or statistical value of whether or not the big hit state, (3) types of notice effect and reach production that reached the big hit state, (4) number of consecutive chants, (5) the number of balls thrown out by consecutive chans over time , Etc. are included. And these total information and statistical information are alert | reported suitably according to a player's request | requirement. The player's instruction is specified by, for example, pressing the operation button 11 during the demonstration effect, and the notification content is displayed on the display device DS1.

一方、集計する異常情報には、例えば、(1)ドア開放回数、(2)違法行為を検出する検知センサの検出種別や検出回数や検出時刻、(3)閉塞状態の図柄始動口15や大入賞口16を針金などで無理に開放しようとする行為の検出回数や検出頻度や検出時刻などが含まれる。そして、これらの集計情報は、係員による特別な操作に対応して、表示装置DS1に表示される。   On the other hand, the abnormal information to be tabulated includes, for example, (1) the number of times the door is opened, (2) the detection type, the number of detection times and the detection time of the detection sensor for detecting illegal activities, This includes the number of detections, detection frequency, detection time, etc. of an act of forcibly opening the winning opening 16 with a wire or the like. The total information is displayed on the display device DS1 in response to a special operation by an attendant.

図5(a)に示す通り、実施例の時計回路RTCは、Bank0〜Bank2の3つの内部レジスタテーブルを内蔵して構成されている。但し、Bank2のレジスタテーブルは、時刻設定や年月日設定に関するものであるので、図5(b)と図5(c)に、Bank0とBank1のレジスタテーブルだけ記載している。何れにしても、各レジスタテーブルは、4バイト×16個のレジスタで構成されおり、内部回路が計時した現在年月日と現在時刻は、Bank0のレジスタテーブル(図5(b))に書込まれるよう構成されている。   As shown in FIG. 5A, the clock circuit RTC according to the embodiment is configured by incorporating three internal register tables Bank0 to Bank2. However, since the bank 2 register table relates to time setting and date setting, only the bank 0 and bank 1 register tables are shown in FIGS. 5 (b) and 5 (c). In any case, each register table is composed of 4 bytes × 16 registers, and the current date and time measured by the internal circuit are written in the Bank0 register table (FIG. 5B). It is configured to be.

図5(b)に示すように、Bank0のレジスタテーブルにおいて、1番レジスタのビット3は、異常検出フラグFosであり、14番レジスタのビット2は、内蔵温度センサが異常温度を検出したことを示す温度異常フラグTEMPである。そして、本実施例では、演出制御部22のCPUリセット時に、異常検出フラグFosの値を判定することで、異常な計時動作の継続を防止している。また、時計回路RTCを演出制御CPU40に近接配置すると共に、適宜な時間間隔で、温度異常フラグTEMPの値を繰り返し判定することで、演出制御CPU40の温度異常を素早く検出している。   As shown in FIG. 5B, in the bank 0 register table, bit 3 of the first register is an abnormality detection flag Fos, and bit 2 of the 14th register indicates that the built-in temperature sensor has detected an abnormal temperature. This is a temperature abnormality flag TEMP shown. In this embodiment, when the CPU of the effect control unit 22 is reset, the value of the abnormality detection flag Fos is determined, thereby preventing the abnormal timekeeping operation from continuing. In addition, the clock circuit RTC is disposed close to the effect control CPU 40, and the temperature abnormality of the effect control CPU 40 is quickly detected by repeatedly determining the value of the temperature abnormality flag TEMP at appropriate time intervals.

また、Bank0のレジスタテーブルにおいて、15番レジスタのビット0は、レジスタテーブルが更新中であることを示すBusyフラグである。そして、本実施例では、Busyフラグが非Busy状態(更新完了)であることを条件に、Bank0のレジスタテーブルから、現在年月日と現在時刻を取得している。そのため、本実施例では、更新動作中の中途半端、又は不合理な時計情報を取得するおそれがなく、メモリ素子SRAMに記憶される時計情報の正当性が担保される。例えば、1時59分59秒から2時0分0秒に更新中の時計情報を取得すると、1時0分0秒の時計情報を取得してしまうおそれがある。   In the register table of Bank0, bit 0 of the 15th register is a Busy flag indicating that the register table is being updated. In this embodiment, the current date and time are acquired from the register table of Bank 0 on the condition that the Busy flag is in a non-Busy state (update completion). For this reason, in this embodiment, there is no possibility of acquiring halfway during the updating operation or irrational clock information, and the validity of the clock information stored in the memory element SRAM is ensured. For example, if clock information that is being updated from 1:59:59 to 2: 00: 00: 00 is acquired, there is a possibility that the clock information of 1: 0: 0 is acquired.

また、Bank1のレジスタテーブルは、割込み信号IRQの発生時刻を設定可能に構成されている。そこで、本実施例では、Bank1の1番レジスタのビット0に1をセットすることで割込み発生を指示し(Interrupt Enable)、Bank1の0番レジスタ〜8番レジスタに、金曜の曜日指定と、21時30分00秒の時刻情報を設定している。   Further, the register table of Bank 1 is configured so that the generation time of the interrupt signal IRQ can be set. Therefore, in this embodiment, an interrupt generation is instructed by setting 1 to bit 0 of the register No. 1 of Bank 1 (Interrupt Enable), and the day of the week of Friday is designated in the registers 0 to 8 of Bank 1. Time information of 30:30 hours is set.

続いて、画像制御部23について図6〜図8を参照しつつ詳細に説明する。先ず、図6(a)は、画像制御部23を構成する複合チップ50について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ50には、内蔵CPU回路51とVDP回路52とが内蔵されている。そして、内蔵CPU回路51とVDP回路52とは、互いの送受信データを中継するCPUIF回路56を通して接続されると共に、VDP回路52から内蔵CPU回路51に対して、Vブランク割込み信号(VBLANK)が供給されるようになっている。   Next, the image control unit 23 will be described in detail with reference to FIGS. First, FIG. 6A is a circuit block diagram illustrating the composite chip 50 constituting the image control unit 23 including related circuit elements. As illustrated, the composite chip 50 of the embodiment includes a built-in CPU circuit 51 and a VDP circuit 52. The built-in CPU circuit 51 and the VDP circuit 52 are connected through a CPUIF circuit 56 that relays mutual transmission / reception data, and a V blank interrupt signal (VBLANK) is supplied from the VDP circuit 52 to the built-in CPU circuit 51. It has come to be.

Vブランク割り込み信号は、メイン表示装置DS1の垂直同期信号に対応するもので、メイン表示装置DS1の一フレーム分の画像データの出力が完了したタイミングを1/60秒毎に規定している。この実施例では、3つの表示回路74A/74B/74Cのうち、表示回路74Bは機能せず、表示回路74Cは、表示回路74Aに同期して動作するよう構成されているので、垂直同期信号(Vブランク割り込み信号)は、表示回路74Aの出力動作が終わったことを意味することになる。   The V blank interrupt signal corresponds to the vertical synchronization signal of the main display device DS1, and defines the timing at which the output of image data for one frame of the main display device DS1 is completed every 1/60 seconds. In this embodiment, of the three display circuits 74A / 74B / 74C, the display circuit 74B does not function, and the display circuit 74C is configured to operate in synchronization with the display circuit 74A. V blank interrupt signal) means that the output operation of the display circuit 74A is finished.

Vブランク割り込みに基づくシーケンス動作については後述するが、CPUIF回路56には、図6に示す通り、制御プログラムや、必要な制御データを不揮発的に記憶する制御メモリ(PROGRAM_ROM )53と、2Mバイト程度の記憶容量を有するワークメモリ(RAM)57とが接続され、各々、内蔵CPU回路51からアクセス可能に構成されている。   The sequence operation based on the V blank interrupt will be described later. As shown in FIG. 6, the CPU IF circuit 56 has a control memory (PROGRAM_ROM) 53 for storing a control program and necessary control data in a nonvolatile manner, and about 2 Mbytes. Are connected to a work memory (RAM) 57 having the above storage capacity, and can be accessed from the built-in CPU circuit 51.

内蔵CPU回路51は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ53の制御プログラムに基づき画像演出を統括的に制御する画像制御CPU63と、プログラムが暴走状態になるとCPUを強制リセットするウォッチドッグタイマ(WDT)58と、16kバイト程度の記憶容量を有してCPUの作業領域として使用されるRAM59と、CPUを経由しないでデータ転送を実現するDMAC(Direct Memory Access Controller )60と、複数の入力ポートSi及び出力ポートSoを有するシリアル入出力ポート(SIO)61と、複数の入力ポートPi及び出力ポートPoを有するパラレル入出力ポート(PIO)62と、を有して構成されている。   The built-in CPU circuit 51 is a circuit having performance equivalent to that of a general-purpose one-chip microcomputer. The built-in CPU circuit 51 controls the image control CPU 63 that controls the overall image rendering based on the control program in the control memory 53, and the CPU when the program goes into a runaway state. A watchdog timer (WDT) 58 forcibly resetting, a RAM 59 having a storage capacity of about 16 kbytes and used as a work area of the CPU, and a DMAC (Direct Memory Access Controller) for realizing data transfer without going through the CPU 60, a serial input / output port (SIO) 61 having a plurality of input ports Si and output ports So, and a parallel input / output port (PIO) 62 having a plurality of input ports Pi and output ports Po. Has been.

なお、便宜上、本明細書では、入出力ポートとの表現を使用するが、画像制御部23において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。この点は、以下に説明する入出力回路64pや入出力回路64sについても同様である。   For convenience, the expression “input / output port” is used in this specification, but in the image control unit 23, the input / output port includes an input port and an output port that operate independently. The same applies to the input / output circuit 64p and the input / output circuit 64s described below.

パラレル入出力ポート62は、入出力回路64pを通して外部機器(演出制御基板22)に接続されており、画像制御CPU63は、入力回路64p及びパラレル入力ポートPiを経由して、演出制御部22が出力する制御コマンドCMD’と割込み信号STB’を受信するようになっている。一方、この実施例では、シリアル入出力ポート61と、DMAC60については、これらを使用していない。   The parallel input / output port 62 is connected to an external device (the effect control board 22) through the input / output circuit 64p, and the image control CPU 63 outputs the output from the effect control unit 22 via the input circuit 64p and the parallel input port Pi. The control command CMD ′ and the interrupt signal STB ′ to be received are received. On the other hand, in this embodiment, the serial input / output port 61 and the DMAC 60 are not used.

次に、VDP回路52について説明すると、VDP回路52には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するCGROM55と、4Gbit程度の記憶容量を有する外付けDRAM(Dynamic Random Access Memory)54と、メイン表示装置DS1と、サブ表示装置DS2とが接続されている。   Next, the VDP circuit 52 will be described. The VDP circuit 52 includes a CGROM 55 that stores compressed data that is a constituent element of a still image and a moving image that constitute an image effect, and an external DRAM (Dynamic DRAM having a storage capacity of about 4 Gbits). Random Access Memory) 54, main display device DS1, and sub display device DS2 are connected.

本実施例の場合、DRAM54は、画像制御CPU63から直接アクセスできるよう構成されているので、画像制御CPU63は、表示装置DS1,DS2の各一フレームを特定するディスプレイリストDLを、直接、DRAM54に書込んでいる。なお、図8のタイミングT1’の右向き矢印は、画像制御CPU63によるディスプレイリストDLの書込み動作の完了タイミングを示している。   In the present embodiment, the DRAM 54 is configured to be directly accessible from the image control CPU 63. Therefore, the image control CPU 63 directly writes the display list DL for specifying each frame of the display devices DS1 and DS2 into the DRAM 54. It is out. Note that the right-pointing arrow at the timing T <b> 1 ′ in FIG. 8 indicates the completion timing of the display list DL writing operation by the image control CPU 63.

CGROM55は、62Gbit程度の記憶容量のNAND型フラッシュメモリで構成されたフラッシュSSD(solid state drive )で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー(ビットデータ毎の伝送速度の差)の問題が解消され、極限的な高速伝送動作が可能となる。   The CGROM 55 is composed of a flash SSD (solid state drive) composed of NAND flash memory having a storage capacity of about 62 Gbit, and is configured to acquire necessary compressed data by serial transmission. Therefore, the problem of skew (difference in transmission speed for each bit data) inevitably generated in parallel transmission is solved, and an extremely high-speed transmission operation becomes possible.

なお、NAND型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、DRAMやSRAM(Static Random Access Memory )に比較するとアクセス速度に劣り、アクセス速度は、内蔵VRAM71>外付けDRAM54>CGROM55の順番に遅くなる。但し、本実施例では、一群の圧縮データ(CGデータ)を、描画動作に先行して外付けDRAM54に読み出しておくプリロード動作を実行するので、描画動作時におけるCGデータの円滑なランダムアクセスを実現することができる。   A NAND flash memory is mechanically more stable than a hard disk and can be accessed at a high speed, but is a sequential access memory, and therefore has an access speed higher than that of a DRAM or SRAM (Static Random Access Memory). Inferior, the access speed decreases in the order of built-in VRAM 71> external DRAM 54> CGROM 55. However, in this embodiment, since a group of compressed data (CG data) is read to the external DRAM 54 prior to the drawing operation, a preload operation is executed, so that smooth random access of the CG data during the drawing operation is realized. can do.

図6(a)に示す通り、VDP回路52は、詳細には、VDPの動作を規定する各種の動作パラメータが設定されるレジスタ群70と、48Mバイト程度のVRAM(Video RAM )71と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を制御するデータ転送回路72と、プリロード動作を実行するプリローダ73と、外付けDRAM54のフレームバッファFBに生成された画像データを読み出して、適宜な画像処理を並列的に実行する複数系統の表示回路74と、CGROM55から読み出した圧縮データをデコードするグラフィックスデコーダ75と、デコード後の静止画データや動画データを適宜に組み合わせて各表示装置DS1,DS2の一フレーム分の画像データを生成する描画回路76と、描画回路76の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン77と、シリアルデータ送受信可能なSMC部78と、表示回路74の出力を適宜に選択出力する出力選択部79と、出力選択部79が出力する画像データをLVDS信号に変換する2系統のLVDS部80a,80bと、出力選択部79が出力する画像データをデジタルRGB信号のままパラレル出力するデジタルRGB部80cと、CPUIF回路56とのデータ送受信を中継するCPUIF部81と、CGROM55からのデータ受信を中継するCGバスIF部82と、外付けDRAM54とのデータ送受信を中継するDRAMIF部83と、VRAM71とのデータ送受信を中継するVRAMIF部84と、を有して構成されている。   As shown in FIG. 6A, in detail, the VDP circuit 52 includes a register group 70 in which various operation parameters that define the operation of the VDP are set, a VRAM (Video RAM) 71 of about 48 Mbytes, and a chip. The image data generated in the frame buffer FB of the external DRAM 54 is read out as appropriate by reading out the data transfer circuit 72 for controlling data transmission / reception between the internal parts and data transmission / reception outside the chip, the preloader 73 for executing the preload operation, Display devices 74 that execute various image processing in parallel, a graphics decoder 75 that decodes compressed data read from the CGROM 55, and still image data and moving image data after decoding as appropriate. , DS2 for generating image data for one frame, and the operation of the drawing circuit 76 As part of the operation, a geometry engine 77 that generates a stereoscopic image by appropriate coordinate transformation, an SMC unit 78 capable of serial data transmission / reception, an output selection unit 79 that appropriately outputs the output of the display circuit 74, and output selection Two systems of LVDS units 80a and 80b that convert image data output from the unit 79 into LVDS signals, a digital RGB unit 80c that outputs image data output from the output selection unit 79 in parallel as digital RGB signals, and a CPUIF circuit 56 Data transmission / reception between the VRAM 71 and the CPUIF unit 81 that relays data transmission / reception to / from, the CG bus IF unit 82 that relays data reception from the CGROM 55, the DRAMIF unit 83 that relays data transmission / reception to / from the external DRAM 54, and the VRAM 71 And a VRAMIF unit 84.

そして、3D表示を実現するため、左眼用の一フレーム画像を生成する左眼バッファLBUFや、右眼用の一フレーム画像を生成する右眼バッファRBUFを使用するので、本実施例では、便宜上、フレームバッファFBも含め、必要な作業領域を、全て、外付けDRAM54に確保している。但し、アクセス速度は、外付けDRAM54よりVRAM71の方が速いので、図8に示す静止画デコード領域や動画デコード領域も含め、左眼バッファLBUF、右眼バッファRBUF、及び、フレームバッファFBについては、VRAM71に確保する方がプログラム処理速度の点で有利である。したがって、処理速度とメモリ容量との関係で、外付けDRAM54と、VRAM71とを適宜に使い分けるのが好ましい。   In order to realize 3D display, the left-eye buffer LBUF that generates one frame image for the left eye and the right-eye buffer RBUF that generates one frame image for the right eye are used. All necessary work areas including the frame buffer FB are secured in the external DRAM 54. However, since the VRAM 71 is faster in access speed than the external DRAM 54, the left-eye buffer LBUF, the right-eye buffer RBUF, and the frame buffer FB including the still picture decoding area and the moving picture decoding area shown in FIG. It is more advantageous in terms of program processing speed to secure in the VRAM 71. Therefore, it is preferable to use the external DRAM 54 and the VRAM 71 appropriately according to the relationship between the processing speed and the memory capacity.

次に、図6(b)には、CPUIF部81、CGバスIF部82、及び、DRAMIF部83と、レジスタ群70、CGROM55、及びDRAM54との関係が図示され、特に、レジスタ群70については、その一部が具体的に記載されている。図示の通り、CGROM55とCGバスIF部82は、シリアル回線で接続されており、アドレス情報Txの送信に対応して、CGROM55がシーケンシャルアクセスされ、一群のCGデータ(圧縮データ)Rxが、順次読み出されるようになっている。   Next, FIG. 6B illustrates the relationship between the CPUIF unit 81, the CG bus IF unit 82, and the DRAMIF unit 83, the register group 70, the CGROM 55, and the DRAM 54. Some of them are specifically described. As shown in the figure, the CGROM 55 and the CG bus IF unit 82 are connected by a serial line, and the CGROM 55 is sequentially accessed in response to transmission of the address information Tx, and a group of CG data (compressed data) Rx is sequentially read out. It is supposed to be.

図6(a)に示すデータ転送回路72は、VDP回路内部のリソース(記憶媒体)と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でデータ転送動作を実行する回路である。転送元ポートには、CPUバス、CGバス、外部DRAMバスに接続された記憶媒体(リソース)が含まれる。同様に、転送先ポートには、CPUバス、CGバス、外部DRAMバスに接続された記憶媒体が含まれる。また、データ転送回路72は、一群の描画コマンドによって一フレーム分の表示画像を特定するディスプレイリストDLを、描画回路76や、プリローダ73に送信する動作も担当している。   The data transfer circuit 72 shown in FIG. 6A is a circuit that executes a data transfer operation between a resource (storage medium) in the VDP circuit and an external storage medium as a transfer source port or a transfer destination port. . The transfer source port includes a storage medium (resource) connected to the CPU bus, CG bus, and external DRAM bus. Similarly, the transfer destination port includes a storage medium connected to the CPU bus, CG bus, and external DRAM bus. The data transfer circuit 72 is also in charge of the operation of transmitting the display list DL for specifying the display image for one frame to the drawing circuit 76 and the preloader 73 by a group of drawing commands.

一方、プリローダ73は、データ転送回路72によって送信されたディスプレイリストDLを解釈して、その中で参照しているCGROM55上のCGデータを、予め指定されているDRAM54のプリロード領域TEMPに転送する回路である。また、このとき、プリローダ73は、CGデータの参照先を、転送後のアドレスに書換えた修正ディスプレイリストDL’を出力する。図8のタイミングT1”の下向き矢印は、その動作を示しており、書換えた修正ディスプレイリストDL’は、データ転送回路72によって描画回路76に送信され、描画動作が実効化される。   On the other hand, the preloader 73 interprets the display list DL transmitted by the data transfer circuit 72, and transfers the CG data on the CGROM 55 referenced therein to the preload area TEMP of the DRAM 54 designated in advance. It is. At this time, the preloader 73 outputs the modified display list DL ′ in which the reference destination of the CG data is rewritten to the address after transfer. The downward arrow at the timing T1 ″ in FIG. 8 indicates the operation. The rewritten corrected display list DL ′ is transmitted to the drawing circuit 76 by the data transfer circuit 72, and the drawing operation is activated.

本実施例では、プリローダレジスタ(図6(b)参照)への設定値に基づき、外付けDRAM54に、十分な記憶領域のプリロード領域TEMPを設定している。また、プリロード領域への転送履歴が、最大512個まで記憶可能に構成されている。そのため、512区画されたプリロード領域TEMPの記憶領域を使い切らない限り、プリロードされた圧縮データは、その後の処理において再利用することができる(キャッシング機能)。   In this embodiment, a sufficient preload area TEMP, which is a storage area, is set in the external DRAM 54 based on the set value in the preloader register (see FIG. 6B). In addition, a maximum of 512 transfer histories to the preload area can be stored. Therefore, unless the storage area of the 512 preload areas TEMP is used up, the preloaded compressed data can be reused in subsequent processing (caching function).

そのため、プリロード処理を使用する本実施例では、必要な圧縮データが、プリロード領域TEMPに存在しない場合に限り、CGROM55をアクセスすることになる。なお、プリロード領域TEMPに十分な記憶領域が確保されているので、複数フレーム分のCGデータを一気にプリロードしても何も問題が生じない。   Therefore, in the present embodiment using the preload process, the CGROM 55 is accessed only when the necessary compressed data does not exist in the preload area TEMP. Since a sufficient storage area is secured in the preload area TEMP, no problem occurs even if CG data for a plurality of frames is preloaded at once.

描画回路76は、プリローダ73によって書き換えられた修正ディスプレイリストDL’の描画コマンドを順番に解析して、グラフィックスデコーダ75や、ジオメトリエンジン77などと協働して、外付けDRAM54に確保されたフレームバッファFBに、表示装置DS1,DS2の一フレーム分の画像を完成させる回路である。   The drawing circuit 76 sequentially analyzes the drawing commands of the modified display list DL ′ rewritten by the preloader 73 and cooperates with the graphics decoder 75, the geometry engine 77, and the like to secure the frame secured in the external DRAM 54. This is a circuit for completing an image for one frame of the display devices DS1 and DS2 in the buffer FB.

すなわち、描画回路76は、修正ディスプレイリストDL’の描画コマンドを解析するDisplaylist Analyzer(以下、DLアナライザという)と、頂点の座標変換や照明演算を実行するGeometry Pipeline と、トライアングル描画時のソース(source)アドレスとデスティネーション(destination )アドレスを生成するTriangle Rasterizer と、テクスチャをサンプリングし、バイリニアフィルタリングを実行するTexture Sampler と、画素間演算用のフレームバッファとZバッファを取得するFramebuffer Sampler と、αブレンドなどの処理を施して、フレームバッファFBに書き込む画素データを生成するピクセルジェネレータ(Pixel Generator )などを含んで構成されている。   That is, the drawing circuit 76 includes a Displaylist Analyzer (hereinafter referred to as a DL analyzer) that analyzes a drawing command of the modified display list DL ′, a Geometry Pipeline that performs vertex coordinate conversion and lighting calculation, and a source (source) for triangle drawing. ) Triangle Rasterizer that generates address and destination address, Texture Sampler that samples texture and performs bilinear filtering, Framebuffer Sampler that acquires frame buffer and Z buffer for inter-pixel operation, α blend, etc. The pixel generator (Pixel Generator) etc. which produce | generate the pixel data written in the frame buffer FB by performing these processes are comprised.

ここで、ディスプレイリストDL/DL’は、描画する順番に記載された一群の描画コマンドで構成されており、メイン表示装置DS1とサブ表示装置DS2について、一フレームのどの位置に、どのような画像(描画素材)を描画するかを規定するコマンドも含まれ、描画すべき画像のCGROMなどの記憶位置(ソースアドレス)も特定されている。   Here, the display list DL / DL ′ is composed of a group of drawing commands described in the drawing order. For the main display device DS1 and the sub display device DS2, what kind of image is located at which position in one frame. A command for specifying whether to draw (drawing material) is also included, and the storage location (source address) of the image to be drawn, such as CGROM, is also specified.

そして、描画回路76のDLアナライザは、このようなディスプレイリストDL/DL’を解釈して、他のGeometry Pipeline 、Triangle Rasterizer 、Texture Sampler 、Framebuffer Sampler 、ピクセルジェネレータと協働して、外付けDRAM54に確保されたフレームバッファFBa,FBcに、表示装置DS1,DS2の各一フレーム分の画像データを完成させている。   Then, the DL analyzer of the drawing circuit 76 interprets such a display list DL / DL ′ and cooperates with other Geometry Pipeline, Triangle Rasterizer, Texture Sampler, Framebuffer Sampler, and pixel generator in the external DRAM 54. The image data for one frame of each of the display devices DS1 and DS2 is completed in the reserved frame buffers FBa and FBc.

後述するように、3D又は2D表示されるメイン表示装置DS1の一フレームは、左眼バッファLBUFや右眼バッファRBUFに、静止画や動画を構成する各種の描画素材を配置した後、これら各バッファLBUF,RBUFの画像データを、フレームバッファFBaで複合させることで完成される。一方、2D表示されるサブ表示装置の一フレームは、フレームバッファFBcに、簡易動画を含んだ各種の描画素材を配置することで完成される。   As will be described later, one frame of the main display device DS1 displayed in 3D or 2D is arranged in the left eye buffer LBUF and the right eye buffer RBUF after arranging various drawing materials constituting still images and moving images, The image data of LBUF and RBUF is completed by combining it with the frame buffer FBa. On the other hand, one frame of the 2D-displayed sub display device is completed by arranging various drawing materials including a simple moving image in the frame buffer FBc.

各表示装置DS1,DS2のフレームバッファFBa,FBcは、何れも、描画処理領域と表示処理領域に機能的に区分されたダブルバッファであり、2つの領域(描画処理領域0と表示処理領域1)を、交互に用途を切り換えて使用している。すなわち、描画回路76が、2つの領域の何れか一方の領域に、画像データが書込んでいるとき、表示回路74は、他方の領域の画像データを読み出して出力している。   The frame buffers FBa and FBc of the display devices DS1 and DS2 are both double buffers functionally divided into a drawing processing area and a display processing area, and are divided into two areas (the drawing processing area 0 and the display processing area 1). Are used alternately. That is, when the drawing circuit 76 writes image data in one of the two areas, the display circuit 74 reads out and outputs the image data in the other area.

本実施例の場合、メイン表示装置DS1は、1280×1024ピクセルを有し、サブ表示装置DS2は、800×600ピクセルを有して構成され、各ピクセルP(i,j)は、RBG三色が各々8bitで表現されることで、256諧調を実現している。そこで、サブ表示装置DS2用のフレームバッファFBcは、描画処理領域と表示処理領域とも、サブ表示装置DS2の表示画面に対応して、800×600ピクセルの画像データを格納できるよう構成されている。   In the present embodiment, the main display device DS1 has 1280 × 1024 pixels, the sub display device DS2 has 800 × 600 pixels, and each pixel P (i, j) has RBG three colors. Is expressed by 8 bits, and 256 tones are realized. Therefore, the frame buffer FBc for the sub display device DS2 is configured to store image data of 800 × 600 pixels corresponding to the display screen of the sub display device DS2 in both the drawing processing area and the display processing area.

一方、メイン表示装置DS1用のフレームバッファFBaや、その補助バッファたる左眼バッファLBUF及び右眼バッファRBUFは、メイン表示装置DS1の表示画面(1280×1024ピクセル)と同一ではなく、それより小さい1024×1024ピクセルの画像データを格納できるよう構成されている(図7、図11(5)参照)。これは、本実施例では、フレームバッファFBaに生成された画像データを、表示回路74Aにおいて拡大して、1280×1024ピクセルの画像データにするためである。   On the other hand, the frame buffer FBa for the main display device DS1, the left-eye buffer LBUF and the right-eye buffer RBUF as auxiliary buffers thereof are not the same as the display screen (1280 × 1024 pixels) of the main display device DS1, but are smaller than 1024 It is configured to store image data of × 1024 pixels (see FIGS. 7 and 11 (5)). This is because in this embodiment, the image data generated in the frame buffer FBa is enlarged in the display circuit 74A to be image data of 1280 × 1024 pixels.

これらフレームバッファFBa,FBcや補助バッファLBUF,RBUFについて更に説明すると、全てのピクセルP(i,j)は、フレームバッファFBa,FBcや補助バッファLBUF,RBUFにおいて、RGB各色を特定する合計3バイトと、α値を特定するαチャンネルの1バイトとで、合計4バイトで特定されている。   The frame buffers FBa and FBc and the auxiliary buffers LBUF and RBUF will be further described. All the pixels P (i, j) have a total of 3 bytes for specifying each color of RGB in the frame buffers FBa and FBc and the auxiliary buffers LBUF and RBUF. , And 1 byte of the α channel for specifying the α value, a total of 4 bytes are specified.

ここで、α値とは、各ピクセル位置に設定された透過度情報であって、上書きする新規画像(source)と、上書きされる元画像(destination )との透明度を規定するαブレンド処理を特定する値である。本実施例の場合、α値は、1バイト構成であるので、α値の上限値が255となる。   Here, the α value is the transparency information set for each pixel position, and specifies the α blend process that defines the transparency of the new image (source) to be overwritten and the original image (destination) to be overwritten. Is the value to be In the present embodiment, the α value has a 1-byte structure, so the upper limit value of the α value is 255.

また、本実施例では、表示装置DS1,DS2の一フレームは、最大状態では、3種類又はそれ以上の画像(動画と静止画)で構成されている。すなわち、表示装置DS1,DS2では、最大状態では、一又は複数の動画が再生される一方で、これに重ねて、時間的に変化する静止画が、背景画と共に表示されるよう構成されている。   In this embodiment, one frame of the display devices DS1 and DS2 is composed of three or more images (moving images and still images) in the maximum state. That is, the display devices DS1 and DS2 are configured such that, in the maximum state, one or a plurality of moving images are reproduced, while a still image that changes with time is displayed together with the background image. .

静止画の基本形状は、スプライト画像として予めCGROM55に記憶されており、この基本形状を、適宜に拡大/縮小/回転/変形させると共に、配置位置を変更させることで、時間的な変化を実現している。なお、背景画は、完成状態でCGROM55に記憶されている。   The basic shape of the still image is stored in advance in the CGROM 55 as a sprite image. The basic shape is appropriately enlarged / reduced / rotated / deformed and the temporal position is changed by changing the arrangement position. ing. The background image is stored in the CGROM 55 in a completed state.

一方、動画は、本実施例の場合には、一般動画と簡易動画とに区分されている。本実施例の簡易動画は、表示画面の縦横ピクセル数より、横方向又は縦方向に十分に長い一枚の長尺フレームで構成されており、この長尺フレームの使用領域、つまり、表示装置に表示される使用範囲を、時間的に変化させることで、滑らかなムービー動作を実現している。   On the other hand, in the case of the present embodiment, the moving image is divided into a general moving image and a simple moving image. The simple moving image of the present embodiment is composed of a single long frame that is sufficiently long in the horizontal direction or vertical direction from the number of vertical and horizontal pixels of the display screen. By changing the displayed usage range over time, smooth movie operation is realized.

この意味において、簡易動画は、実際には、長尺フレームの静止画に他ならないが、本実施例では、左右方向に円滑に往復移動する背景画像として、簡易動画を活用している。なお、本実施例では、メイン表示装置DS1で3D表示を実現するので、簡易動画は、便宜上、サブ表示装置DS2だけで再生され、メイン表示装置DS1で簡易動画が再生されることはない。   In this sense, the simple moving image is actually nothing but a long frame still image, but in this embodiment, the simple moving image is used as a background image that smoothly moves back and forth in the left-right direction. In this embodiment, since the 3D display is realized by the main display device DS1, the simple moving image is reproduced only by the sub display device DS2 for the sake of convenience, and the simple moving image is not reproduced by the main display device DS1.

以上の簡易動画を除いた一般動画は、時間的に滑らかに変化するいわゆるムービーであって、複数枚のフレームが、MPEG符号化方式などの動画圧縮手法で圧縮されてCGROM55に記憶されている。より詳細に説明すると、本実施例の一般動画は、IフレームとPフレームとで構成されたIPストリーム動画を意味する。   The general moving image excluding the simple moving image described above is a so-called movie that changes smoothly with time, and a plurality of frames are compressed by a moving image compression method such as an MPEG encoding method and stored in the CGROM 55. More specifically, the general moving image of this embodiment means an IP stream moving image composed of I frames and P frames.

ここで、IPストリーム動画を構成するPフレームは、過去フレームから予測したデータとの差分をエンコードするPピクチャ(Predictive Picture)で構成されたフレームを意味し、圧縮率が高いものの、順次再生が必須となる。一方、Iフレームは、他のフレームに依存することなく、単独でエンコード可能なIピクチャ(Intra Picture )で構成されたフレームを意味する。なお、このように構成された一般動画は、メイン表示装置DS1だけでなく、必要に応じて、サブ表示装置DS2でも再生される。   Here, the P frame constituting the IP stream moving image means a frame composed of a P picture (Predictive Picture) that encodes a difference from the data predicted from the past frame, and although the compression rate is high, sequential reproduction is essential. It becomes. On the other hand, the I frame means a frame composed of an I picture (Intra Picture) that can be encoded independently without depending on other frames. Note that the general moving image configured as described above is reproduced not only on the main display device DS1, but also on the sub display device DS2 as necessary.

上記した静止画と動画に対応して、グラフィックスデコーダ75は、静止画デコーダと動画デコーダに区分され、所定の圧縮アルゴリズムでエンコード(圧縮)された静止画と動画を、各々に対応する伸張アルゴリズムでデコード(伸張)している。例えば、静止画は、1枚の静止画を構成する画像データ毎に所定のアルゴリズムで圧縮され、IPストリーム動画のPフレームは、一連の動画を実現する複数枚の静止画データが、フレーム間のデータ差分値などに基づいて圧縮されている。簡易動画は、長尺フレームの静止画で構成されているので、静止画デコーダでデコードされる。   Corresponding to the above-described still image and moving image, the graphics decoder 75 is divided into a still image decoder and a moving image decoder, and a decompression algorithm corresponding to each of the still image and the moving image encoded (compressed) by a predetermined compression algorithm. Decode (decompress). For example, a still image is compressed by a predetermined algorithm for each image data constituting one still image, and a P frame of an IP stream moving image includes a plurality of still image data for realizing a series of moving images. Compressed based on data difference value. Since the simple moving image is composed of a long frame still image, it is decoded by a still image decoder.

ところで、メイン表示装置DS1で再生される静止画や一般動画は、1280×1024ピクセルの表示画面に表示されるにも拘らず、CGROM55において、各々、原則として、横1024×縦820ピクセルを超えないよう抑制されている。これは、メイン表示装置DS1には、左眼用画像と右眼用画像が必要であることに対応して、可能な限り、CGデータのデータ量を抑制するためであり、単純計算では、CGデータのデータ量は64%(820/1280)に抑制される。なお、例外的に1024×820ピクセルを超える画像は、後述するクリッピング処理の対象となる。   By the way, in principle, each still image or general moving image reproduced on the main display device DS1 does not exceed 1024 × vertical 820 pixels in the CGROM 55 in spite of being displayed on a display screen of 1280 × 1024 pixels. Is suppressed. This is to suppress the data amount of CG data as much as possible in response to the fact that the main display device DS1 requires the left-eye image and the right-eye image. The data amount of data is suppressed to 64% (820/1280). Note that an image exceeding 1024 × 820 pixels exceptionally becomes a target of a clipping process described later.

上記の通り、縦横に縮小化されてCGROM55に圧縮記憶されているメイン表示装置DS1用のCGデータ(1024×820ピクセル分)は、グラフィックスデコーダ75によるデコード処理の後、描画回路76のピクセルジェネレータでY(縦)方向に拡大されて、1024×1024ピクセルの画像データとなる(図11(2)、図11(4)参照)。そして、その後、表示回路74Aにおいて、X(横)方向に拡大されることで、メイン表示装置DS1の1280×1024ピクセル分の画像データとなる。   As described above, the CG data (1024 × 820 pixels) for the main display device DS1, which has been reduced in length and width and compressed and stored in the CGROM 55, is decoded by the graphics decoder 75 and then the pixel generator of the drawing circuit 76. Is enlarged in the Y (vertical) direction to become image data of 1024 × 1024 pixels (see FIGS. 11 (2) and 11 (4)). Thereafter, the image data is enlarged in the X (horizontal) direction in the display circuit 74A, and becomes image data for 1280 × 1024 pixels of the main display device DS1.

一方、サブ表示装置DS2で再生される静止画や一般動画のCGデータは、原則として、800×600ピクセルを超えないよう構成され、VDP回路52の内部回路で拡大されることなく使用される。但し、簡易動画については、先に説明した通り、800×600ピクセルを大きく超える一枚の長尺フレームとしてCGROM55に圧縮記憶されている。そして、これら800×600ピクセルを超える画像は、後述するクリッピング処理の対象となる。   On the other hand, the CG data of still images and general moving images reproduced by the sub display device DS2 is configured so as not to exceed 800 × 600 pixels in principle, and is used without being enlarged by the internal circuit of the VDP circuit 52. However, as described above, the simple moving image is compressed and stored in the CGROM 55 as one long frame greatly exceeding 800 × 600 pixels. These images exceeding 800 × 600 pixels are subjected to clipping processing described later.

このように、CGROM55には、表示装置DS1,DS2のピクセル数に一致しない各種寸法のCGデータ(描画素材)が、動画又は静止画として格納されており、これらを適宜に組み合わせて、各表示装置の一フレームを完成させる必要がある。特に、メイン表示装置DS1では3D表示が必要となるので、左眼画像と右眼画像の複合処理も必要となる。また、サブ表示装置DS2では、簡易動画を適切に再生する必要もある。   In this way, the CGROM 55 stores CG data (drawing material) having various dimensions that do not match the number of pixels of the display devices DS1 and DS2 as a moving image or a still image. It is necessary to complete one frame. In particular, since the main display device DS1 requires 3D display, a composite process of a left eye image and a right eye image is also required. Further, in the sub display device DS2, it is necessary to appropriately reproduce the simple moving image.

そこで、本実施例では、外付けDRAM54に、フレームバッファFBa,FBcとは別に、描画処理用の作業領域を適宜に確保している。具体的には、図8に示す通りであり、左眼画像を生成する作業領域である左眼バッファLBUFと、右眼画像を生成する作業領域である右眼バッファRBUFとが、各々、外付けDRAM54に確保されている。   Therefore, in the present embodiment, a work area for drawing processing is appropriately secured in the external DRAM 54 separately from the frame buffers FBa and FBc. Specifically, as shown in FIG. 8, a left eye buffer LBUF, which is a work area for generating a left eye image, and a right eye buffer RBUF, which is a work area for generating a right eye image, are externally attached. It is secured in the DRAM 54.

左眼バッファLBUFと、右眼バッファRBUFは、1024×1024ピクセル分の画像データを格納できるフレームバッファFBaと同一の記憶容量を有しており、メイン表示装置DS1用の描画素材を配置すべき描画領域となっている。そして、これらの描画領域(LBUF,RBUF)の周りには、各描画領域を包含する十分に大きい仮想描画空間VITが、各々、仮想的に配置されている。また、フレームバッファFBa,FBcは、表示装置DS1,DS2用の描画素材を配置すべき描画領域であり、これらの描画領域(FBa,FBc)の周りにも、仮想描画空間VITが仮想的に配置されている。   The left eye buffer LBUF and the right eye buffer RBUF have the same storage capacity as the frame buffer FBa that can store image data for 1024 × 1024 pixels, and the drawing material for drawing the main display device DS1 should be arranged. It is an area. A sufficiently large virtual drawing space VIT including each drawing area is virtually arranged around these drawing areas (LBUF, RBUF). The frame buffers FBa and FBc are drawing areas in which drawing materials for the display devices DS1 and DS2 are to be placed, and the virtual drawing space VIT is virtually placed around these drawing areas (FBa and FBc). Has been.

仮想描画空間VITは、各種の描画素材(各種寸法のCGデータ)を、任意位置に任意姿勢で貼付けて、表示装置DS1,DS2の一フレームを完成させるための描画演算用の仮想空間である。そして、描画コマンドによって仮想描画空間VITに貼付けた描画素材のうち、描画領域からはみ出した部分は、クリッピング処理で自動的に排除されるようになっている。   The virtual drawing space VIT is a drawing calculation virtual space for pasting various drawing materials (CG data of various dimensions) at an arbitrary position in an arbitrary posture to complete one frame of the display devices DS1 and DS2. Of the drawing material pasted into the virtual drawing space VIT by the drawing command, the portion that protrudes from the drawing area is automatically excluded by the clipping process.

例えば、図14は、サブ表示装置DS2用の描画領域(フレームバッファFBc)と、仮想描画空間VITとの包含関係を図示したものである。図示の通り、横±Xと縦±Yで特定される矩形状の仮想描画空間VITの中央に、横±H(800ピクセル分)と、縦±V(600ピクセル分)で特定される矩形状のフレームバッファFBcが、描画領域として存在している。   For example, FIG. 14 illustrates the inclusion relationship between the drawing area (frame buffer FBc) for the sub display device DS2 and the virtual drawing space VIT. As shown in the figure, a rectangular shape specified by horizontal ± H (for 800 pixels) and vertical ± V (for 600 pixels) in the center of a rectangular virtual drawing space VIT specified by horizontal ± X and vertical ± Y. Frame buffer FBc exists as a drawing area.

そして、ディスプレイコマンドDLには、仮想描画空間VITの任意の座標(i,j)に、任意の描画素材を貼付ける描画コマンドを列記するようになっている。また、例えば、図14に示すように、描画素材が矩形状の場合には、仮想描画空間VITの座標(i,j)において、左上端点と右下端点を指定すれば良いよう構成されている。先に説明した通り、仮想描画空間VITに貼付けられた画像(描画素材)のうち、真の描画領域たる800×600ピクセル分の画像データだけがフレームバッファFBcに配置される。   In the display command DL, a drawing command for pasting an arbitrary drawing material to an arbitrary coordinate (i, j) in the virtual drawing space VIT is listed. Further, for example, as shown in FIG. 14, when the drawing material is rectangular, the upper left end point and the lower right end point may be specified in the coordinates (i, j) of the virtual drawing space VIT. . As described above, of the image (drawing material) pasted in the virtual drawing space VIT, only image data for 800 × 600 pixels, which is a true drawing area, is arranged in the frame buffer FBc.

そこで、本実施例では、このクリッピング動作を有効活用して、サブ表示装置DS2で再生される簡易動画を、描画領域FBcより十分に幅広の長尺フレームで構成し、仮想描画空間VITにおける貼付け位置を適宜に移動させることで簡易的な動画再生(背景画像の往復移動)を実現している。すなわち、多数フレームで構成される動画に代えて、一枚の長尺フレームを適宜に区分再生することでCGROMのメモリ容量の抑制を図っており、この場合については、図13に関して更に後述する。   Therefore, in the present embodiment, by effectively utilizing this clipping operation, a simple moving image reproduced by the sub display device DS2 is configured by a long frame that is sufficiently wider than the drawing area FBc, and is pasted in the virtual drawing space VIT. Is moved appropriately to realize simple video reproduction (reciprocating movement of the background image). That is, instead of a moving picture composed of a large number of frames, the memory capacity of the CGROM is reduced by appropriately reproducing a single long frame. This case will be further described later with reference to FIG.

また、本実施例では、仮想描画空間に矩形状の描画素材を貼付ける場合に、描画素材の縦横寸法と、貼付け領域の縦横寸法を、必ずしも一致させる必要はない。そして、描画素材と、貼付け領域の縦横寸法が一致しない描画コマンドを指定した場合には、貼付け領域の縦横寸法が優先されるようになっている。   Further, in this embodiment, when a rectangular drawing material is pasted in the virtual drawing space, the vertical and horizontal dimensions of the drawing material and the vertical and horizontal dimensions of the pasting area do not necessarily have to coincide with each other. When a drawing command is specified that does not match the vertical and horizontal dimensions of the pasting area, the vertical and horizontal dimensions of the pasting area are given priority.

例えば、描画コマンドで指定される貼付け領域が、描画素材より広い場合には、描画回路76のピクセルジェネレータによって描画素材が自動的に拡大され、逆に、指定される貼付け領域が狭い場合は、ピクセルジェネレータによって、描画素材が自動的に縮小されるようになっている。   For example, when the pasting area specified by the drawing command is wider than the drawing material, the drawing material is automatically enlarged by the pixel generator of the drawing circuit 76. Conversely, when the pasting area specified is narrow, the pixel is The drawing material is automatically reduced by the generator.

そこで、本実施例では、貼付け領域より小さい左眼画像や右眼画像を、仮想描画空間の貼付け領域(LBUF,RBUF)に配置する場合に、自動拡大動作を活用している。具体的には、先に説明した通りであり、1024×820ピクセル分のメイン表示装置用の画像データを、ピクセルジェネレータによる自動拡大動作に基づいて、1024×1024ピクセル分の画像データに拡大している。   Therefore, in this embodiment, the automatic enlargement operation is utilized when a left eye image or a right eye image smaller than the pasting area is arranged in the pasting area (LBUF, RBUF) in the virtual drawing space. Specifically, as described above, the image data for the main display device for 1024 × 820 pixels is enlarged to the image data for 1024 × 1024 pixels based on the automatic enlargement operation by the pixel generator. Yes.

また、本実施例では、矩形状の描画素材を、左90°回転させて仮想描画空間に貼付けることもできるよう構成されている。例えば、横W×縦Dの描画素材を貼付ける場合に、描画コマンドで貼付け領域の左上端点を(a1,b1)と指定し、右下端点を(a1+W,b1+D)に設定すれば、同一姿勢で貼付けられるが、左上端点を(a1,b1)、右下端点を(a1+D,b1+W)に設定すれば、左90°回転した状態で仮想描画空間に貼付けられる。   In this embodiment, a rectangular drawing material can be rotated 90 degrees to the left and pasted into the virtual drawing space. For example, when a drawing material of width W × length D is pasted, if the upper left end point of the pasting area is specified as (a1, b1) and the lower right end point is set to (a1 + W, b1 + D) by the drawing command, the same posture However, if the upper left end point is set to (a1, b1) and the lower right end point is set to (a1 + D, b1 + W), it is pasted to the virtual drawing space in a state rotated 90 ° to the left.

以上、描画回路76や、ディスプレイリストDLの描画コマンドについて詳細に説明したので、次に、表示回路74について説明する。表示回路74は、フレームバッファFBの画像データを読み出して、最終的な画像処理を施した上で出力する回路である。図7に示す通り、表示回路74での画像処理には、スケーラが機能してフレーム画像を拡大/縮小するスケーリング処理と、微妙なカラー補正処理と、画像全体の量子化誤差が最小化するディザリング処理と、が含まれている。   The drawing circuit 76 and the drawing command of the display list DL have been described in detail above. Next, the display circuit 74 will be described. The display circuit 74 is a circuit that reads out image data from the frame buffer FB, performs final image processing, and outputs the processed image data. As shown in FIG. 7, the image processing in the display circuit 74 includes scaling processing for scaling the frame image by functioning the scaler, subtle color correction processing, and dithering that minimizes the quantization error of the entire image. And ring processing.

本実施例では、上記の動作を並列的に実行する複数の表示回路74A/74Cが設けられており、各表示回路74A/74Cは、各々に対応するフレームバッファFBa/FBcの画像データを読み出して、上記の最終画像処理を実行している。   In the present embodiment, a plurality of display circuits 74A / 74C that perform the above operations in parallel are provided, and each display circuit 74A / 74C reads the image data of the corresponding frame buffer FBa / FBc. The final image processing described above is executed.

先に説明した通り、表示回路74Aにおけるスケーリング処理を経ることで、フレームバッファFBaに生成された1024×1024ピクセル分の画像データが、1280×1024ピクセル分の画像データとなる。なお、図8のタイミングT1+2δの矢印は、表示回路74A/74Cの読出し動作を示している。   As described above, through the scaling process in the display circuit 74A, the image data for 1024 × 1024 pixels generated in the frame buffer FBa becomes image data for 1280 × 1024 pixels. Note that the arrow at the timing T1 + 2δ in FIG. 8 indicates the read operation of the display circuits 74A / 74C.

そして、表示回路74A/74Cでの画像処理を経たでデジタルRGBデータ(1ピクセルで合計24ビット)が、水平同期信号や垂直同期信号と共に、出力選択回路79に向けて出力される。なお、図6や図7に示す通り、VDP回路52には、並列的に動作する三系統の表示回路74A/75B/74Cが設けられているが、本実施例では、表示回路74Bを使用していない。   Then, after the image processing in the display circuits 74A / 74C, digital RGB data (a total of 24 bits per pixel) is output to the output selection circuit 79 together with the horizontal synchronization signal and the vertical synchronization signal. As shown in FIGS. 6 and 7, the VDP circuit 52 is provided with three display circuits 74A / 75B / 74C that operate in parallel. In this embodiment, the display circuit 74B is used. Not.

出力選択部79は、表示回路74Aの出力信号を、LVDS部80aとLVDS部80bに伝送し、表示回路74Cの出力信号を、デジタルRGB部80cに出力している。そして、LVDS部80aとLVDS部80bは、画像データ(合計24ビットのデジタルRGBデータ)をLVDS信号に変換して、クロック信号を伝送する一対を加えた全五対の差動信号LVDS_1,LVDS_2 を、デュアルリンク接続でメイン表示装置DS1に伝送している。同様に、デジタルRGB部80cは、同期信号などを付加したRGBパラレル信号RGB_P を、サブ表示装置DS2に伝送している。   The output selection unit 79 transmits the output signal of the display circuit 74A to the LVDS unit 80a and the LVDS unit 80b, and outputs the output signal of the display circuit 74C to the digital RGB unit 80c. The LVDS unit 80a and the LVDS unit 80b convert the image data (24-bit digital RGB data in total) into LVDS signals, and add all five pairs of differential signals LVDS_1 and LVDS_2 including a pair of transmitting clock signals. The data is transmitted to the main display device DS1 by dual link connection. Similarly, the digital RGB unit 80c transmits an RGB parallel signal RGB_P to which a synchronization signal or the like is added to the sub display device DS2.

次に、SMC部78(Serial Management Controller)は、LEDコントローラとMotorコントローラとを内蔵した複合コントローラである。そして、外部基板に搭載したLED/Motorドライバ(シフトレジスタを内蔵するドライバIC)に対して、クロック信号に同期してLED駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。   Next, an SMC unit 78 (Serial Management Controller) is a composite controller that incorporates an LED controller and a Motor controller. Then, an LED / motor driver (driver IC with a built-in shift register) mounted on an external board outputs an LED drive signal and a motor drive signal in synchronization with the clock signal, while at the appropriate timing, a latch pulse is output. It is configured to allow output.

上記したVDP回路52の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、画像制御CPU63が、レジスタ群70に設定する動作パラメータ(設定値)で規定され、VDP回路52の実行状態は、レジスタ群70の動作ステイタス値をREADすることで特定できるようになっている。   Regarding the internal circuit of the VDP circuit 52 and its operation, the operation content to be executed by the internal circuit is defined by the operation parameter (setting value) set in the register group 70 by the image control CPU 63, and the execution state of the VDP circuit 52 Can be specified by reading the operation status value of the register group 70.

レジスタ群70は、画像制御CPU63のメモリマップ上、1Mバイト程度のメモリ空間(0〜FFFFFH)にマッピングされた多数のレジスタを意味し、画像制御CPU63は、CPUIF部81を経由して動作パラメータのWRITE(設定)動作と、動作ステイタス値のREAD動作を実行するようになっている(図6(b)参照)。   The register group 70 means a large number of registers mapped in a memory space (0 to FFFFFH) of about 1 Mbytes on the memory map of the image control CPU 63. The image control CPU 63 passes operation parameters of the operation parameter via the CPUIF unit 81. The WRITE (setting) operation and the READ operation of the operation status value are executed (see FIG. 6B).

レジスタ群70には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、画像制御CPU63とVDP回路52の内部回路との間のデータ転送回路72によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ75のエラー発生などを含む実行状況を特定可能な「GDECレジスタ」と、描画コマンドや描画回路76に関する設定値が書込まれる「描画レジスタ」と、プリローダ73の動作に関する設定値が書込まれる「プリローダレジスタ」と、三区分された表示回路74A/B/Cの各動作に関する設定値が書込まれる「表示レジスタ」と、LEDコントローラ(SMC部78)に関する設定値が書込まれる「LED制御レジスタ」と、Motorコントローラ(SMC部78)に関する設定値が書込まれる「モータ制御レジスタ」とが含まれており、これらの制御レジスタは、各々複数バイト長で構成されている。   In the register group 70, a “system control register” in which initial setting values related to system operations such as an interrupt operation are written, and settings related to data transfer processing by the data transfer circuit 72 between the image control CPU 63 and the internal circuit of the VDP circuit 52 are set. A “data transfer register” in which a value and the like are written, a “GDEC register” that can specify an execution status including an error occurrence of the graphics decoder 75, and a “drawing command” and a setting value related to the drawing circuit 76 are written A “register”, a “preloader register” in which setting values relating to the operation of the preloader 73 are written, a “display register” in which setting values relating to the operations of the three divided display circuits 74A / B / C are written, and LEDs “LED control register” in which setting values related to the controller (SMC unit 78) are written, and Mo or the controller settings for (SMC unit 78) includes and a "motor control register" to be written is, these control registers is composed each of a plurality of bytes long.

より詳細には、「プリローダレジスタ」には、(1) プリロード領域TEMPをDRAM54に設定するか、VRAM71に設定するかの設定、(2) プリロード領域TEMPの先頭アドレス、(3) プリロード領域TEMPを、何フレーム分使用するかの設定、(4) 一フレーム当たりのデータサイズなどが設定される。   More specifically, in the “preloader register”, (1) setting whether the preload area TEMP is set in the DRAM 54 or VRAM 71, (2) the start address of the preload area TEMP, (3) the preload area TEMP How many frames are used, and (4) data size per frame is set.

また、「データ転送レジスタ」には、データ転送元やデータ転送先が設定され、「表示レジスタ」には、表示回路74A/Cに対応して、フレームバッファFBa/FBcの開始位置及びバッファサイズや、各フレームバッファFBa/FBcにおいて、時間的に切り換わる描画処理領域と表示処理領域の切換指示(bank flip )や、スケーラの縦横拡大率などが設定される。また、「描画レジスタ」「プリローダレジスタ」「データ転送レジスタ」には、描画動作、プリロード動作、データ転送動作について、各動作の実行開始が指示される。   In the “data transfer register”, the data transfer source and the data transfer destination are set, and in the “display register”, the start position of the frame buffer FBa / FBc, the buffer size, etc., corresponding to the display circuit 74A / C. In each frame buffer FBa / FBc, a switching instruction (bank flip) between a drawing processing area and a display processing area that change over time, a scaler vertical / horizontal enlargement ratio, and the like are set. In addition, the “drawing register”, “preloader register”, and “data transfer register” are instructed to start execution of the drawing operation, the preload operation, and the data transfer operation.

何れにしても、画像制御CPU63が、レジスタ群70の何れかに適宜な設定値を書込むことで、VDP回路52の内部動作が実現される。したがって、画像制御CPU63は、適宜な時間間隔で更新されるディスプレイリストDL/DL’と、上記したレジスタ群70を構成するレジスタへの設定値に基づいて、ディスプレイリストDL/DL’に基づく画像演出を実現することになる。なお、この実施例では、ランプ演出やモータ演出は、演出制御基板22の演出制御CPU40が担当するので、SMC部78を使用することはなく、LED制御レジスタやモータ制御レジスタに設定値が書込まれることもない。   In any case, the internal operation of the VDP circuit 52 is realized by the image control CPU 63 writing an appropriate set value in any of the register groups 70. Therefore, the image control CPU 63 performs the image rendering based on the display list DL / DL ′ based on the display list DL / DL ′ updated at appropriate time intervals and the set values in the registers constituting the register group 70 described above. Will be realized. In this embodiment, the lamp effect and the motor effect are handled by the effect control CPU 40 of the effect control board 22, so that the setting value is written in the LED control register and the motor control register without using the SMC unit 78. It will never happen.

図8に記載の通り、プリローダ73を有効活用する本実施例では、外付けDRAM54には、プリローダ73が先読みしたCGROM55の圧縮データを一時記憶するプリロード領域TEMPや、プリローダ73が書き換えた修正ディスプレイリストDL’の格納領域(ディスプレイリストバッファDLB)が確保されている。また、DRAM54には、グラフィックスデコーダ75が、プリロード領域TEMPの圧縮データをデコードしたデコード結果の格納領域として、静止画デコード領域と動画デコード領域とが確保されている。   As shown in FIG. 8, in the present embodiment in which the preloader 73 is effectively used, the external DRAM 54 has a preload area TEMP for temporarily storing the compressed data of the CGROM 55 prefetched by the preloader 73, and a modified display list rewritten by the preloader 73. A storage area (display list buffer DLB) of DL ′ is secured. Further, in the DRAM 54, a still picture decoding area and a moving picture decoding area are secured as storage areas for decoding results obtained by the graphics decoder 75 decoding the compressed data in the preload area TEMP.

先に説明した通り、外付けDRAM54には、表示装置DS1,DS2のフレームバッファFBa,FBcや、左眼バッファLBUF及び右眼バッファRBUFも配置されている。先に説明した通り、左眼バッファLBUFと、右眼バッファRBUFは、各々、メイン表示装置DS1のフレームバッファFBaと同一容量(1024×1024ピクセル分)であって、デコード後のCGデータ(最大1024×820ピクセル分)を、Y方向に1024/820倍に拡大して記憶している(図11(2)、図11(4)参照)。   As described above, the external DRAM 54 is also provided with the frame buffers FBa and FBc of the display devices DS1 and DS2, the left eye buffer LBUF, and the right eye buffer RBUF. As described above, the left-eye buffer LBUF and the right-eye buffer RBUF each have the same capacity (for 1024 × 1024 pixels) as the frame buffer FBa of the main display device DS1, and CG data after decoding (maximum 1024) (× 820 pixels) is enlarged and stored in the Y direction by 1024/820 times (see FIGS. 11 (2) and 11 (4)).

以上を踏まえて、図6(b)や図8に関して確認的に説明する。プリローダ73は、グラフィックスデコーダ75のデコード処理に先行して、CGROM55からCGデータを読み出し、読み出したCGデータを、CGバスIF部82→DRAMIF部83を経由して、DRAM54のプリロード領域TEMPに格納する。図6(b)の矢印や、図8のタイミングT1”の左向き矢印は、この先読み(プリロード)動作を示している。   Based on the above, a description will be given with reference to FIG. 6B and FIG. Prior to the decoding process of the graphics decoder 75, the preloader 73 reads CG data from the CGROM 55, and stores the read CG data in the preload area TEMP of the DRAM 54 via the CG bus IF unit 82 → the DRAM IF unit 83. To do. The arrow in FIG. 6B and the left-pointing arrow at the timing T1 ″ in FIG. 8 indicate this prefetching (preload) operation.

そして、プリロード領域TEMPに読み出されたCGデータは、その後、グラフィックスデコーダ75によってデコードされ、メイン表示装置DS1の一フレーム分の画像データについては、左眼バッファLBUFや右眼バッファRBUFを経由して、フレームバッファFBaに完成される。   The CG data read to the preload area TEMP is then decoded by the graphics decoder 75, and the image data for one frame of the main display device DS1 passes through the left eye buffer LBUF and the right eye buffer RBUF. Thus, the frame buffer FBa is completed.

図8のタイミングT1+δの矢印は、グラフィックスデコーダ75のデコード処理を示し、タイミングT1+δ’やT1+δ”の矢印は、フレームバッファFBaに一フレーム分の画像データが生成されるまでの動作を示している。なお、サブ表示装置DS2の一フレーム分の画像データについては、左眼バッファLBUFや右眼バッファRBUFを経由することなく、直接、フレームバッファFBcに完成される。   The arrows at timing T1 + δ in FIG. 8 indicate the decoding process of the graphics decoder 75, and the arrows at timings T1 + δ ′ and T1 + δ ″ indicate operations until image data for one frame is generated in the frame buffer FBa. The image data for one frame of the sub display device DS2 is directly completed in the frame buffer FBc without going through the left eye buffer LBUF and the right eye buffer RBUF.

続いて、図9〜図12に基づいて、画像制御CPU63とVDP回路52の内部動作を説明する。先ず、図9は、画像制御CPU63の動作を説明するフローチャートである。CPUリセット後、画像制御CPU63は、VDP回路52のレジスタ群70を含んだ内部回路を適宜に初期設定する(ST1)。   Next, the internal operations of the image control CPU 63 and the VDP circuit 52 will be described with reference to FIGS. First, FIG. 9 is a flowchart for explaining the operation of the image control CPU 63. After the CPU reset, the image control CPU 63 appropriately initializes the internal circuit including the register group 70 of the VDP circuit 52 (ST1).

この初期設定(ST1)には、表示回路74Aのスケーリング処理について、表示レジスタの設定処理が含まれており、フレームバッファFBaに生成された1024×1024ピクセル分の画像データが、1280×1024ピクセル分の画像データに拡大されるよう初期設定される。   This initial setting (ST1) includes a display register setting process for the scaling process of the display circuit 74A, and the image data for 1024 × 1024 pixels generated in the frame buffer FBa is 1280 × 1024 pixels. The initial setting is to enlarge the image data.

また、この初期設定(ST1)には、左眼用画像と右眼用画像とを重ねるためのαブレンド処理のためのα値を、フレームバッファFBaのαチャンネルに固定値として書込む処理も含まれる。   In addition, the initial setting (ST1) includes a process of writing an α value for α blend processing for overlapping the left-eye image and the right-eye image as a fixed value in the α channel of the frame buffer FBa. It is.

具体的には、図12(1)に示す通りであり、フレームバッファFBaの一行目であるFB(0,0)〜FB(0,1023)のαチャンネルに、α値として0を書込み、フレームバッファFBaの二行目であるFB(1,0)〜FB(1,1023)のαチャンネルに、α値として255を書込む。以下同様であって、図12(1)に示す奇数行目のαチャンネルには、α値0を書込み、偶数行目のαチャンネルには、α値255を書込む。   Specifically, as shown in FIG. 12A, 0 is written as an α value to the α channel of FB (0, 0) to FB (0, 1023), which is the first row of the frame buffer FBa, and the frame 255 is written as an α value in the α channel of FB (1, 0) to FB (1, 1023), which is the second row of the buffer FBa. The same applies to the following, in which the α value 0 is written in the odd-numbered α channel shown in FIG. 12A, and the α value 255 is written in the even-numbered α channel.

このα値は、左眼用画像と右眼用画像とを重ねるためのαブレンド処理で使用され、具体的には、Cr=Cd*(1−α/255)+Cs*α/255の演算が実行される。この演算式において、Cdは、上書きされる元画像(Destination )のRGB情報、Csは、上書きする新規画像(Source)のRGB情報、Crは、αブレンド処理後のRGB情報である。なお、255は、1バイト構成(n=8)のα値の上限値であり、データ構成に対応して変化する(2−1)。 This α value is used in an α blend process for superimposing the left eye image and the right eye image. Specifically, the calculation of Cr = Cd * (1−α / 255) + Cs * α / 255 is performed. Executed. In this arithmetic expression, Cd is RGB information of the original image (Destination) to be overwritten, Cs is RGB information of the new image (Source) to be overwritten, and Cr is RGB information after the α blend process. Note that 255 is the upper limit value of the α value of the 1-byte configuration (n = 8), and changes according to the data configuration (2 n −1).

先に説明した通り、α値は、図12(1)に示す奇数行では0、偶数行では255であるので、結局、奇数ピクセル行に対応するフレームバッファFBaでは、Cr=Cdの関係より、元画像(Destination )がそのまま残り、一方、偶数ピクセル行に対応するフレームバッファFBaは、Cr=Csの関係より、元画像(Destination )が消滅して、上書きされる新規画像(Source)だけが記憶されることになる。この演算動作は、右眼画像と、左眼画像を生成するために使用されるが、その詳細については、図11〜図12に関して後述する。   As described above, since the α value is 0 for the odd-numbered rows and 255 for the even-numbered rows shown in FIG. 12 (1), in the frame buffer FBa corresponding to the odd-numbered pixel rows, the relationship Cr = Cd The original image (Destination) remains as it is, while the frame buffer FBa corresponding to even pixel rows stores only the new image (Source) to be overwritten due to the disappearance of the original image (Destination) due to the relationship Cr = Cs. Will be. This calculation operation is used to generate a right eye image and a left eye image, and details thereof will be described later with reference to FIGS.

ところで、左眼用画像と右眼用画像とを重ねるためのαブレンド処理を除いた、通常のαブレンド処理は、左眼バッファLBUFや右眼バッファRBUFやフレームバッファFBcにおいて実行され、その演算式は、例えば、Cr=Cd*(1−As/255)+Cs*As/255となる。ここで、Asは、上書きする新規画像(Source)側のα値であって、図12(1)に示すフレームバッファFBaの固定値(α=0/255)が使用されることはない。   By the way, the normal α blending process excluding the α blending process for superimposing the left eye image and the right eye image is executed in the left eye buffer LBUF, the right eye buffer RBUF, and the frame buffer FBc, and its calculation formula For example, Cr = Cd * (1−As / 255) + Cs * As / 255. Here, As is the α value on the new image (Source) side to be overwritten, and the fixed value (α = 0/255) of the frame buffer FBa shown in FIG. 12A is not used.

α値の設定を含む初期化処理(ST1)が終われば、次に、画像制御CPU63は、外付けDRAM54に確保されたディスプレイリストバッファDLBを初期化した上で(ST2)、ディスプレイリストDLの作成を開始する。先ず、そして、ディスプレイリストDLの先頭に、作業領域を全クリアするための描画コマンドとして、塗りつぶし命令を書込む(ST3)。本実施例の場合、この塗りつぶし命令でクリアされる作業領域は、フレームバッファFBa,FBcと、左眼バッファLBUFと、右眼バッファRBUFとである。   When the initialization process (ST1) including setting of the α value is completed, the image control CPU 63 initializes the display list buffer DLB secured in the external DRAM 54 (ST2), and then creates the display list DL. To start. First, a paint command is written at the top of the display list DL as a drawing command for clearing the entire work area (ST3). In the case of the present embodiment, the work areas cleared by this fill command are the frame buffers FBa and FBc, the left eye buffer LBUF, and the right eye buffer RBUF.

そのため、ディスプレイリストDLを解釈して実行する描画回路76では、その先頭に記載されている塗りつぶし命令に基づいて、上記の作業領域を全クリアすることになる。そのため、例えば、表示画面が縮小化されるような画像演出においても、それ以前の画像データが、その後の表示画面に表示されるおそれがない。   Therefore, the drawing circuit 76 that interprets and executes the display list DL clears all the above work areas based on the paint command described at the top. Therefore, for example, even in an image effect where the display screen is reduced, there is no possibility that previous image data is displayed on the subsequent display screen.

続いて、画像制御CPU63は、メイン表示装置DS1のディスプレイリストDLの作成に関して、操作スイッチ11の押圧回数に基づいて、そのタイミングが、2D表示モードか3D表示モードかが判定される(ST4)。   Subsequently, regarding the creation of the display list DL of the main display device DS1, the image control CPU 63 determines whether the timing is the 2D display mode or the 3D display mode based on the number of presses of the operation switch 11 (ST4).

そして、そのタイミングが3D表示モードであれば、画像演出シナリオに基づいて、左眼用画像と右眼用画像を構成する一又は複数の描画素材を、左眼バッファLBUFと右眼バッファRBUFの仮想描画空間VITに貼付けるためのコマンド列CMD1,CMD2をディスプレイリストDLに列記する(ST5)。   If the timing is the 3D display mode, based on the image effect scenario, one or a plurality of drawing materials constituting the left-eye image and the right-eye image are stored in the virtual of the left-eye buffer LBUF and the right-eye buffer RBUF. Command sequences CMD1 and CMD2 for pasting to the drawing space VIT are listed in the display list DL (ST5).

ここで、ディスプレイリストDLの作成時で参照される画像演出シナリオは、演出制御CPU40から受けた制御コマンドCMD’で特定される画像演出を具体化したものである。すなわち、画像演出シナリオには、一定時間継続される一連の動画や、描画位置や配置姿勢や拡大縮小率が適宜に規定される静止画(背景画像や予告画像を含む)について、(1) 一連の動画演出の開始時刻や終了時刻、(2) どの静止画を、どの時刻に、どの位置に、どのように描くか、などが規定されている。   Here, the image effect scenario referred to when the display list DL is created is an embodiment of the image effect specified by the control command CMD ′ received from the effect control CPU 40. In other words, image production scenarios include (1) a series of videos that continue for a certain period of time, and still images (including background images and preview images) where the drawing position, layout orientation, and scaling ratio are appropriately defined. The start time and end time of the video production of (2) which still image is to be drawn, at what time, at what position, and so on are defined.

そして、コマンド列CMD1,CMD2には、デコード領域の左眼画像データや右眼画像データを、各々、Y方向に1024/820倍に拡大して、左眼バッファLBUFと右眼バッファRBUFに配置する描画コマンドが含まれている。また、コマンド列CMD1,CMD2に、αブレンド処理が含まれる場合は、source側のα値(As)を使用して、例えば、Cr=Cd*(1−As/255)+Cs*As/255の演算がされる点も、先に説明した通りである。   In the command strings CMD1 and CMD2, the left-eye image data and the right-eye image data in the decoding area are each enlarged by 1024/820 times in the Y direction and arranged in the left-eye buffer LBUF and the right-eye buffer RBUF. Contains drawing commands. If the command sequence CMD1, CMD2 includes an α blend process, the source side α value (As) is used, for example, Cr = Cd * (1-As / 255) + Cs * As / 255. The point where the calculation is performed is also as described above.

何れにしても、これらのコマンド列CMD1,CMD2が、VDP回路において、逐次解釈されて実行されると、CGROM55の一又は複数の必要なCGデータが先読みされ、各々、デコードされた後に適宜に組み合わせることで、左眼バッファLBUFと右眼バッファRBUFに、メイン表示装置DS1の一フレーム分の左眼画像と右眼画像が構築されることになる。   In any case, when these command strings CMD1 and CMD2 are sequentially interpreted and executed in the VDP circuit, one or a plurality of necessary CG data of the CGROM 55 is prefetched, and each is combined as appropriate after being decoded. Thus, the left eye image and the right eye image for one frame of the main display device DS1 are constructed in the left eye buffer LBUF and the right eye buffer RBUF.

図11(1)と、図11(3)は、デコード領域に展開された左眼画像D_oL及び右眼画像D_oRを模式的に示しており、何れも、本実施例では、CGROM55に記憶されているCGデータに対応して、原則として、1024×820ピクセル分、又はそれ以下の画像データとなっている。そして、これらの画像データ(D_oL,D_oR)が、Y方向に1024/820倍に拡大されて、左眼バッファLBUFと右眼バッファRBUFに配置されて、図11(2)と図11(4)に示す左眼画像Da_L及び右眼画像Da_Rとなる。   FIG. 11 (1) and FIG. 11 (3) schematically show the left eye image D_oL and the right eye image D_oR developed in the decoding area, both of which are stored in the CGROM 55 in this embodiment. In principle, the image data is 1024 × 820 pixels or less, corresponding to the CG data. Then, these image data (D_oL, D_oR) are enlarged 1024/820 times in the Y direction and arranged in the left eye buffer LBUF and the right eye buffer RBUF, as shown in FIGS. 11 (2) and 11 (4). The left eye image Da_L and the right eye image Da_R shown in FIG.

左眼バッファLBUFと右眼バッファRBUFに、左眼画像Da_Lと右眼画像Da_Rを完成させるためのコマンド列CMD1,CMD2の列記が終われば、次に、右眼バッファRBUFの全体を、左90°回転させてフレームバッファFBaに転送させるための描画コマンドCMD3を、ディスプレイリストDLに付加する(ST6)。   After the left eye buffer LBUF and the right eye buffer RBUF are finished listing the command sequences CMD1 and CMD2 for completing the left eye image Da_L and the right eye image Da_R, the entire right eye buffer RBUF is then moved to the left 90 °. A drawing command CMD3 for rotating and transferring to the frame buffer FBa is added to the display list DL (ST6).

図11(5)は、描画コマンドCMD3の実行により、左90°回転させて転送させた、フレームバッファFBaの右眼画像Da_Rを示している。この実施例では、右眼バッファRBUFとフレームバッファFBaは、各々、1024×1024ピクセル分の記憶容量を有しているので、図11に示す式(1)の座標変換式に基づいて、右眼バッファRBUFにおけるピクセル位置Ps(i’,j’)の画像情報が、フレームバッファFBaのピクセル位置Pd(x’,y’)の画像情報となる。なお、座標変換式は、回転中心を原点(0,0)とする左90°回転式であるので、Ps(i’,j’)とPd(x’,y’)の座標位置も、原点(0,0)に対応して座標変換されている。   FIG. 11 (5) shows the right eye image Da_R of the frame buffer FBa that is rotated 90 ° to the left and transferred by executing the drawing command CMD3. In this embodiment, each of the right eye buffer RBUF and the frame buffer FBa has a storage capacity of 1024 × 1024 pixels. Therefore, the right eye buffer RBUF and the frame buffer FBa have a storage capacity of 1024 × 1024 pixels. The image information of the pixel position Ps (i ′, j ′) in the buffer RBUF becomes the image information of the pixel position Pd (x ′, y ′) of the frame buffer FBa. The coordinate conversion formula is a left 90 ° rotation type with the rotation center as the origin (0, 0), so the coordinate positions of Ps (i ′, j ′) and Pd (x ′, y ′) are also the origin. Coordinate conversion is performed corresponding to (0, 0).

もっとも、実際の描画コマンドとしては、右眼バッファRBUFの全体画像をsourceとし、フレームバッファFBaをdestination とする転送コマンドにおいて、destination 先の左上端点と右下端点を、左90°回転用に設定するだけで足り、そのような描画コマンドの実行によって、上記した座標変換が自動的に実現される。   However, as an actual drawing command, in the transfer command in which the entire image of the right eye buffer RBUF is the source and the frame buffer FBa is the destination, the upper left end point and the lower right end point of the destination are set for rotation by 90 ° to the left. The coordinate conversion described above is automatically realized by executing such a drawing command.

ステップST6の処理が終われば、画像制御CPU63は、図11(2)に示す左眼バッファLBUFの左眼画像Da_Lを、左90°回転させた状態で、図11(5)に示すフレームバッファFBaの右眼画像Da_Rとの間で、図12の(式2)に示すαブレンド処理を実行して、フレームバッファFBaに上書きする描画コマンドCMD4を、ディスプレイリストDLに付加する(ST7)。   When the process of step ST6 is completed, the image control CPU 63 rotates the left eye image Da_L of the left eye buffer LBUF shown in FIG. 11 (2) by 90 ° to the left, and the frame buffer FBa shown in FIG. 11 (5). The α blend process shown in (Formula 2) of FIG. 12 is executed between the right eye image Da_R and the drawing command CMD4 for overwriting the frame buffer FBa, and is added to the display list DL (ST7).

図12の(式2)に示す通り、このαブレンド処理では、Cr=Cd*(1−α/255)+Cs*α/255の演算が実行されるが、Cdは、図11(5)や図12(1)に示すフレームバッファFBaの右眼画像Da_R(左90°回転状態)についてのピクセルRGBデータである。また、Csは、フレームバッファFBaに上書きされる左眼バッファLBUFの左眼画像Da_L(図11(2)参照)についてのピクセルRGBデータである。   As shown in (Formula 2) of FIG. 12, in this α blend process, calculation of Cr = Cd * (1−α / 255) + Cs * α / 255 is executed. This is pixel RGB data for the right-eye image Da_R (left 90 ° rotated state) of the frame buffer FBa shown in FIG. Cs is pixel RGB data for the left eye image Da_L (see FIG. 11B) of the left eye buffer LBUF overwritten on the frame buffer FBa.

なお、図12(1)では、初期状態で設定されたα値も示されている。また、図12(2)は、図11(2)に示す左眼バッファLBUFの左眼画像Da_Lを左90°回転させた状態を示す参考図である。   In FIG. 12 (1), the α value set in the initial state is also shown. FIG. 12B is a reference diagram illustrating a state in which the left eye image Da_L of the left eye buffer LBUF illustrated in FIG.

そして、図12(1)に示す右眼画像Da_Rと、図12(2)に示す左眼画像Da_Lとの間で、上記したCr=Cd*(1−α/255)+Cs*α/255の演算が実行されることで、α値=0の奇数ピクセル行では、Cr=Cdの関係より元の右眼画像Da_Rがそのまま残り、α値=255の偶数ピクセル行では、Cr=Csの関係より新規の左眼画像Da_Lだけが記憶されることになる。   Then, between the right eye image Da_R shown in FIG. 12 (1) and the left eye image Da_L shown in FIG. 12 (2), Cr = Cd * (1−α / 255) + Cs * α / 255 described above. As a result of the calculation, the original right eye image Da_R remains as it is from the relationship Cr = Cd in the odd-numbered pixel row with α value = 0, and from the relationship Cr = Cs in the even-numbered pixel row with α value = 255. Only the new left eye image Da_L is stored.

図12(3)は、この演算結果について模式的に図示したものであり、左眼画像Da_Lを網掛けで示している。このようにして完成されたフレームバッファFBaの複合画像(1024×1024ピクセル分)は、その後、表示回路74Aのスケーラで、X方向に1280/1024倍に拡大されることで、図12(4)に示す複合画像となる。先に説明した通り、スケーラの拡大倍率は、初期処理において(ST1)、表示レジスタに設定されている。   FIG. 12 (3) schematically shows the calculation result, and the left eye image Da_L is shaded. The composite image (for 1024 × 1024 pixels) of the frame buffer FBa completed in this way is then enlarged by 1280/1024 times in the X direction by the scaler of the display circuit 74A, so that FIG. The composite image shown in FIG. As described above, the scaling factor of the scaler is set in the display register in the initial process (ST1).

以上、3D表示モードの動作時における、ディスプレイリストDLの構築手順を説明したが、2D表示モードの動作時には、ステップST12に示す通り、画像制御CPU63は、画像演出シナリオを解析して左眼画像Da_Lを左眼バッファLBUFに構築するためのコマンド列CMD1をディスプレイリストDLに列記する。   The procedure for constructing the display list DL during the operation in the 3D display mode has been described above. However, during the operation in the 2D display mode, as shown in step ST12, the image control CPU 63 analyzes the image effect scenario and analyzes the left eye image Da_L. For the left eye buffer LBUF is listed in the display list DL.

先に説明した通り、コマンド列CMD1には、デコード領域の左眼画像D_oLを、Y方向に1024/820倍に拡大して、左眼バッファLBUFに配置する描画コマンドも含まれている。   As described above, the command sequence CMD1 also includes a drawing command for enlarging the left-eye image D_oL in the decoding area by 1024/820 times in the Y direction and placing it in the left-eye buffer LBUF.

次に、左眼バッファLBUFの左眼画像Da_Lを、左90°回転させてフレームバッファFBaに転送する描画コマンドCMD5をディスプレイリストDLに付加する(ST13)。これらの処理から明らかな通り、2D表示モードでは、右眼画像Da_Rが使用されることなく、左眼画像Da_Lだけで表示画面が構築されることになる。   Next, a drawing command CMD5 for rotating the left eye image Da_L in the left eye buffer LBUF by 90 ° to the left and transferring it to the frame buffer FBa is added to the display list DL (ST13). As is apparent from these processes, in the 2D display mode, the right-eye image Da_R is not used, and the display screen is constructed using only the left-eye image Da_L.

以上の通り、2D表示モードか3D表示モードかに応じて、メイン表示装置DS1について、適切なディスプレイリストDLを生成した後、画像制御CPU63は、サブ表示装置DS2についてのディスプレイリストDLを生成する(ST8)。サブ表示装置DS2のディスプレイリストDLについては、図13に示す通りであり、その詳細は後述する。   As described above, after generating an appropriate display list DL for the main display device DS1 according to the 2D display mode or the 3D display mode, the image control CPU 63 generates a display list DL for the sub display device DS2 ( ST8). The display list DL of the sub display device DS2 is as shown in FIG. 13, and details thereof will be described later.

そして、ディスプレイリストDLの終結を特定する描画コマンド(EODL)を付加した後(ST9)、今回作成したディスプレイリストDLに関してプリローダ73の先読み動作を開始させる(ST10)。図8のタイミングT1’は、ディスプレイリストバッファDLBに、ディスプレイリストDLが完成したステップST9の処理後のタイミングを示している。   Then, after adding a drawing command (EODL) for specifying the end of the display list DL (ST9), the pre-reading operation of the preloader 73 is started with respect to the display list DL created this time (ST10). The timing T1 'in FIG. 8 indicates the timing after the process of step ST9 when the display list DL is completed in the display list buffer DLB.

プリローダ73の先読み動作の開始指示は、具体的には、ディスプレイリストバッファDLBなどを特定する「プリローダレジスタ」に対する設定値に基づいて実現される。図10(a)に示す通り、プリローダ73は、今回、画像制御CPU63が作成したディスプレイリストDLに関して、必要なCGデータを外付けDRAM54に読み出し(SS10)、参照アドレスを書き換えた修正ディスプレイリストDL’を、ディスプレイリストバッファDLBの該当領域に格納する(SS11)。図8のタイミングT1”は、これらの動作を示している。   The instruction to start the pre-reading operation of the preloader 73 is specifically realized based on a set value for a “preloader register” that specifies the display list buffer DLB and the like. As shown in FIG. 10A, the preloader 73 reads the necessary CG data to the external DRAM 54 for the display list DL created by the image control CPU 63 this time (SS10), and the modified display list DL ′ with the rewritten reference address. Is stored in the corresponding area of the display list buffer DLB (SS11). Timing T1 ″ in FIG. 8 shows these operations.

次に、図9に戻って、画像制御CPU63の動作説明を続けると、ステップST10の処理に続いて、画像制御CPU63は、1/60秒毎に生じるメイン表示装置DS1のVブランク割り込みの発生を待つ(ST11)。特に限定されるものではないが、この実施例では、1/30秒(=δ)毎に、ディスプレイリストDLを更新するので、Vブランク割り込みを二回受けるとステップST12の処理に移行することになる。   Next, returning to FIG. 9, the description of the operation of the image control CPU 63 will be continued. Following the processing of step ST10, the image control CPU 63 generates a V blank interrupt of the main display device DS1 that occurs every 1/60 seconds. Wait (ST11). Although not particularly limited, in this embodiment, the display list DL is updated every 1/30 seconds (= δ). Therefore, when the V blank interrupt is received twice, the process proceeds to step ST12. Become.

具体的には、画像制御CPU63は、新規の描画動作や表示動作を開始するべく描画回路76や表示回路74に動作開始を指示する(ST12)。なお、これらの動作は、描画レジスタや表示レジスタに所定の設定値を設定することで実現される。そして、その後は、次の表示画面を特定するディスプレイリストDLについてステップST2〜ST10の処理を実行することになる。   Specifically, the image control CPU 63 instructs the drawing circuit 76 and the display circuit 74 to start the operation in order to start a new drawing operation or display operation (ST12). Note that these operations are realized by setting predetermined set values in the drawing register and the display register. After that, the processes of steps ST2 to ST10 are executed for the display list DL that specifies the next display screen.

このように、本実施例の画像制御CPU63は、所定時間(δ)毎にディスプレイリストDLを更新するが、プリローダ73、描画回路76、及び、表示回路74についても、画像制御CPU63からの動作指示に基づいて、所定時間(δ)毎に、図10(a)〜図10(c)のように間欠的に動作する。   As described above, the image control CPU 63 according to the present embodiment updates the display list DL every predetermined time (δ), but the preloader 73, the drawing circuit 76, and the display circuit 74 are also instructed by the image control CPU 63. Based on the above, it operates intermittently as shown in FIG. 10A to FIG. 10C at every predetermined time (δ).

図10(d)は、各部の動作手順を説明するタイムチャートであり、画像制御CPU63は、所定時間(δ)毎に、ディスプレイリストDL1,DL2,DL3・・・を作成し、プリローダ73は、ディスプレイリストDLを適宜に書き換えて修正ディスプレイリストDL’を生成することを示している。   FIG. 10D is a time chart for explaining the operation procedure of each unit. The image control CPU 63 creates display lists DL1, DL2, DL3... At a predetermined time (δ). It shows that the modified display list DL ′ is generated by appropriately rewriting the display list DL.

そして、修正ディスプレイリストDL’は、一周期後のタイミング(+δ)で、描画回路76に解釈実行され、フレームバッファFBa,FBcに、必要な画像データが生成され、生成されたフレームバッファFBa,FBcの画像データは、更に一周期後のタイミング(+δ)で、表示回路74によって出力される。   The corrected display list DL ′ is interpreted and executed by the drawing circuit 76 at a timing (+ δ) after one cycle, necessary image data is generated in the frame buffers FBa and FBc, and the generated frame buffers FBa and FBc are generated. Is output by the display circuit 74 at a timing (+ δ) after one more cycle.

例えば、タイミングT1からT1’までの処理で、外付けDRAM54に生成されたディスプレイリストDL1は、タイミングT1”から開始されるプリローダ73の動作によって実効化され、必要なCGデータが、CGROM55から外付けDRAM54に読み出されると共に、修正ディスプレイリストDL1’が、外付けDRAM54生成される。   For example, the display list DL1 generated in the external DRAM 54 by the processing from timing T1 to T1 ′ is validated by the operation of the preloader 73 starting from timing T1 ″, and necessary CG data is externally attached from the CGROM 55. The read display list DL 1 ′ is read out to the DRAM 54 and the external DRAM 54 is generated.

そして、その後のタイミングT1+δから開始される描画回路76の処理によって、修正ディスプレイリストDL1’が解釈されて、フレームバッファFBa,FBcに、必要な画像データが生成される。描画回路の動作は、図10(b)に示す通りであり、修正ディスプレイリストDL1’に記載されている描画コマンドを順番に解析して(SS20)、描画コマンドが指定する静止画や動画について、グラフィックスデコーダ75やジオメトリエンジン77を機能させる。描画回路76は、書換え後の修正ディスプレイリストDL1’を処理するので、静止画や動画に関するCGデータの参照先は、外付けDRAM54である。   Then, the corrected display list DL1 'is interpreted by the processing of the drawing circuit 76 starting from the subsequent timing T1 + δ, and necessary image data is generated in the frame buffers FBa and FBc. The operation of the drawing circuit is as shown in FIG. 10B. The drawing commands described in the modified display list DL1 ′ are analyzed in order (SS20), and the still image or moving image specified by the drawing command is The graphics decoder 75 and the geometry engine 77 are caused to function. Since the drawing circuit 76 processes the modified display list DL1 'after rewriting, the reference destination of the CG data related to the still image or moving image is the external DRAM 54.

そして、グラフィックスデコーダ75によってデコードされた静止画データや動画データは、各々、外付けDRAM54に確保されている静止画デコード領域や動画デコード領域に伸張展開される(SS22〜SS23)。   Then, the still image data and the moving image data decoded by the graphics decoder 75 are expanded and developed in the still image decoding area and the moving image decoding area secured in the external DRAM 54, respectively (SS22 to SS23).

次に、デコード後の静止画データや動画データが、描画コマンドによって規定される描画態様で、外付けDRAM54のフレームバッファFBの所定位置に書込まれることで描画処理が実行される(SS24)。なお、描画態様には、フレームバッファFBにおける描画位置が含まれるが、スプライト画像などの場合には、更に、描画姿勢や拡大縮小率などが規定される場合があり、ジオメトリエンジン77が機能する。   Next, the decoded still image data and moving image data are written in a predetermined position of the frame buffer FB of the external DRAM 54 in a drawing mode defined by the drawing command, thereby executing drawing processing (SS24). Note that the drawing mode includes the drawing position in the frame buffer FB. However, in the case of a sprite image or the like, the drawing posture or the enlargement / reduction ratio may be further defined, and the geometry engine 77 functions.

描画回路76がフレームバッファFBの描画処理領域に生成した画像データ(DL1で特定される画像データ)は、タイミングT1+2δから開始される動作周期において、描画処理領域と表示処理領域が切り替わり(bank flip )、表示回路74によって出力される。この動作は、図10(c)に示す通りである。   The image data (image data specified by DL1) generated by the drawing circuit 76 in the drawing processing area of the frame buffer FB switches between the drawing processing area and the display processing area (bank flip) in the operation cycle starting from timing T1 + 2δ. Are output by the display circuit 74. This operation is as shown in FIG.

続いて、図13に基づいて、サブ表示装置DS2のディスプレイリストDLの作成手順を説明する。サブ表示装置DS2における画像演出は、図15(b)に示す背景画像を、左右方向に移動させつつ、その上に、適宜な描画素材を貼付けることで実現されている。   Next, a procedure for creating the display list DL of the sub display device DS2 will be described with reference to FIG. The image effect in the sub display device DS2 is realized by pasting an appropriate drawing material on the background image shown in FIG. 15B while moving in the left-right direction.

図15(b)に示す通り、実施例の背景画像は、横(=W)が1600ピクセル、縦(=2D)が600ピクセルの長尺フレームで構成されている。そして、この長尺フレームを、フレームバッファFBcの仮想描画空間VITに貼付ける場合に、その貼付け位置を適宜に移動さることで、円滑に移動する簡易動画の動作を実現している。   As shown in FIG. 15B, the background image of the embodiment is composed of long frames having a horizontal (= W) of 1600 pixels and a vertical (= 2D) of 600 pixels. When this long frame is pasted to the virtual drawing space VIT of the frame buffer FBc, the operation of a simple moving image that moves smoothly is realized by appropriately moving the pasting position.

先に説明した通り、仮想描画空間VITに貼付けられた長尺フレームのうち、実際にフレームバッファFBcに登録されるのは、仮想描画空間VITの中央に定義される描画領域2H×2Vに位置する800×600ピクセル分の画像データだけである。   As described above, among the long frames pasted in the virtual drawing space VIT, what is actually registered in the frame buffer FBc is located in the drawing area 2H × 2V defined in the center of the virtual drawing space VIT. Only image data for 800 × 600 pixels.

以上を踏まえて説明を続けると、サブ表示装置用DS2のディスプレイリストDLの作成においては、最初に、長尺フレームの貼付け位置を特定する必要がある(ST21)。そこで、本実施例では、仮想描画空間VIT上の座標位置を特定する変数として、水平変数HORと増分変数βを使用し、長尺フレームの貼付け位置の上端点を(HOR,−D)とし、右下端点を(HOR+W,D)としている。そして、この貼付け位置に、長尺フレームを貼付ける描画コマンドをディスプレイリストDLに記載する(ST21)。   Continuing the description based on the above, in creating the display list DL of the sub display device DS2, first, it is necessary to specify the attachment position of the long frame (ST21). Therefore, in this embodiment, the horizontal variable HOR and the incremental variable β are used as variables for specifying the coordinate position on the virtual drawing space VIT, and the upper end point of the long frame pasting position is (HOR, −D). The lower right corner point is (HOR + W, D). Then, a drawing command for pasting the long frame is described in the display list DL at this pasting position (ST21).

なお、水平変数HORは、動作開始時に、HOR=−W+Hに初期設定され、増分変数βは、例えば、β=+5に初期設定されている。ここで、β=+5は、長尺フレームの貼付け位置を、1/30秒毎に、右方向に5ピクセル移動させることを意味する。1/30秒は、ディスプレイリストDLの更新周期を意味する。   The horizontal variable HOR is initially set to HOR = −W + H at the start of operation, and the increment variable β is initially set to β = + 5, for example. Here, β = + 5 means that the pasting position of the long frame is moved to the right by 5 pixels every 1/30 seconds. 1/30 second means an update period of the display list DL.

ステップST21の処理が終われば、HOR←HOR+βの演算によって、水平変数HORの値を更新し(ST22)、更新後の水平変数HORの値が、限界位置を超えるか否かを判定する(ST23)。水平変数HORの限界位置は、図15(a)に示す左限界位置と、図15(c)に示す右限界位置であり、具体的には、左限界位置を左に超えるか、右限界位置を右に超えるかが判定される(ST23)。   When the processing of step ST21 is completed, the value of the horizontal variable HOR is updated by the calculation of HOR ← HOR + β (ST22), and it is determined whether or not the value of the updated horizontal variable HOR exceeds the limit position (ST23). . The limit positions of the horizontal variable HOR are the left limit position shown in FIG. 15 (a) and the right limit position shown in FIG. 15 (c). Specifically, the left limit position is exceeded to the left or the right limit position is set. Is judged to the right (ST23).

そして、何れかの限界位置を超える場合には、β←−1*βの演算によって、増分変数βの符号を逆転させる。例えば、増分変数βが、+5から−5に書き換えられた場合には、その後は、長尺フレームの貼付け位置が、1/30秒毎に、左方向に5ピクセル移動することを意味する。   If any limit position is exceeded, the sign of the increment variable β is reversed by the calculation of β ← −1 * β. For example, when the increment variable β is rewritten from +5 to −5, it means that the pasting position of the long frame moves 5 pixels to the left every 1/30 seconds thereafter.

次に、増分変数βの正負符号に基づき、限界位置を超えた水平変数HORの値を、左端開始位置(−W+H)に書き換えるか、或いは、右端開始位置(−H)に書き換える(ST26,ST27)。以上の処理によって、その後のディスプレイリストに記載される描画コマンド(ST21)に基づき、長尺フレームの貼付け位置が適宜に移動することになる。   Next, based on the sign of the increment variable β, the value of the horizontal variable HOR exceeding the limit position is rewritten to the left end start position (−W + H) or rewritten to the right end start position (−H) (ST26, ST27). ). With the above processing, the long frame pasting position is appropriately moved based on the drawing command (ST21) described in the subsequent display list.

以上の処理によって、背景画の左右方向の移動動作が特定されるので、次に、背景画に重ねて表示すべき他の描画素材を特定する描画コマンド列をディスプレイリストに列記する(ST28)。したがって、最初に仮想描画空間VITに貼付けた長尺フレームの一部が消滅すると共に、後で配置される描画素材ほど優先されることになる。   With the above processing, the movement of the background image in the left-right direction is specified. Next, a drawing command string that specifies other drawing materials to be displayed over the background image is listed in the display list (ST28). Accordingly, a part of the long frame pasted on the virtual drawing space VIT first disappears, and drawing materials arranged later are given priority.

そのため、フレームバッファFBcに上書きれる描画素材に関して、必要に応じて、αブレンド処理が実行される。αブレンド処理は、フレームバッファFBcの画像をCdとし、上書き素材の画像をCsとして、例えば、Cr=Cd*(1−As/255)+Cs*As/255の演算で実現される。なお、Asは、source側である上書き素材のα値である。   Therefore, α blend processing is executed as necessary for the drawing material overwritten on the frame buffer FBc. The α blending process is realized by, for example, calculation of Cr = Cd * (1−As / 255) + Cs * As / 255, where Cd is an image in the frame buffer FBc and Cs is an image of an overwrite material. As is the α value of the overwrite material on the source side.

具体的には、図15(a)の位置から右方向の移動を開始して、図15(c)の状態に至り、その後、左方向に移動して図15(a)の状態に至る背景画(簡易動画)の往復運動が繰り返される。例えば、β=±5の場合には、800/5=160であるので、160/30=5.3秒程度を要して往路移動が完了し、続いて、5.3秒程度を要して復路移動が完了する周期10.6秒程度の往復運動が実現される。   Specifically, the movement in the right direction is started from the position in FIG. 15A to reach the state in FIG. 15C, and then moved to the left direction to reach the state in FIG. 15A. The reciprocating motion of the image (simple video) is repeated. For example, when β = ± 5, since 800/5 = 160, the forward movement is completed after approximately 160/30 = 5.3 seconds, and then approximately 5.3 seconds are required. Thus, a reciprocating motion with a period of about 10.6 seconds is completed.

例えば、一般動画の場合には、各フレームを30fps(frame per second)程度の速度で更新する必要があるので、10.6秒間の動画を実現するには、30×10.6枚のフレームデータが必要になるところ、本実施例では、1600×600ピクセル分の長尺フレーム一枚で足り、CGROMの容量抑制に効果的に貢献する。因みに、30×10.6枚の動画フレームデータは、MPEGなどの動画圧縮処理を経ない状態では、30×10.6×800×600ピクセル分の画像データとなり、本実施例のデータ量抑制効果(=15×10.6倍)の高さが確認される。   For example, in the case of a general moving image, each frame needs to be updated at a speed of about 30 fps (frame per second). Therefore, in order to realize a moving image of 10.6 seconds, 30 × 10.6 frame data However, in this embodiment, a single long frame of 1600 × 600 pixels is sufficient, which effectively contributes to the capacity reduction of CGROM. Incidentally, 30 × 10.6 moving image frame data becomes image data of 30 × 10.6 × 800 × 600 pixels without moving image compression processing such as MPEG, and the data amount suppressing effect of the present embodiment. A height of (= 15 × 10.6 times) is confirmed.

また、プリロード領域TEMPにおけるCGデータのキャッシング機能を活用することで、CGROM55を繰り返しアクセスする必要もなくなる。   Further, by utilizing the CG data caching function in the preload area TEMP, it is not necessary to repeatedly access the CGROM 55.

ところで、これまで説明した実施例では、サブ表示装置を1個としたが、2個又はそれ以上のサブ表示装置を配置するのも好適である。そして、同形のサブ表示装置DS2,DS3を、上下又は左右に隣接配置するような場合には、同じ長尺フレームについて、その貼付け位置を、各仮想描画空間において適宜にずらすことで、上下又は左右に連続する画像を表示することもできる。   By the way, in the embodiments described so far, the number of sub display devices is one, but it is also preferable to arrange two or more sub display devices. When the sub-display devices DS2 and DS3 having the same shape are arranged adjacent to each other vertically or horizontally, the pasting position of the same long frame is appropriately shifted in each virtual drawing space so that it can be vertically or horizontally It is also possible to display continuous images.

図13(b)は、サブ表示装置DS2のフレームバッファFBbと、サブ表示装置DS3のフレームバッファFBcに各々対応する2つの描画領域と、長尺フレームとの相対位置関係を図示したものである。この場合には、長尺フレームの仮想描画空間への貼付け位置を、描画領域の横幅分だけずらすことで、2つの表示装置DS2,DS3に、左右に連続する画像を表示することができる。そして、描画領域の横幅分の相対関係を維持しつつ、各仮想描画空間への貼付け位置を時間的に変化させれば、左右に移動する簡易動画を実現することができる。   FIG. 13B illustrates the relative positional relationship between the frame buffer FBb of the sub display device DS2, the two drawing regions respectively corresponding to the frame buffer FBc of the sub display device DS3, and the long frame. In this case, by shifting the position where the long frame is attached to the virtual drawing space by the horizontal width of the drawing area, it is possible to display images that are continuous in the left and right directions on the two display devices DS2 and DS3. And if the sticking position to each virtual drawing space is changed temporally, maintaining the relative relationship for the horizontal width of a drawing area, the simple moving image which moves to right and left is realizable.

また、図13(c)は、同形のサブ表示装置DS2,DS3を、上下に隣接配置した場合を例示しており、長尺フレームの仮想描画空間への貼付け位置を、描画領域の縦幅分だけずらすことで、2つの表示装置DS2,DS3に、上下に連続する画像を表示することができる。なお、一フレームを完成させる上で、長尺フレームの貼付け回数は一回に限定されず、一の表示装置の仮想描画空間に、単一の長尺フレームを複数回、隣接して貼付けても良い。   FIG. 13C illustrates a case where the sub-display devices DS2 and DS3 having the same shape are arranged adjacent to each other in the vertical direction, and the pasting position of the long frame in the virtual drawing space is set to the vertical width of the drawing area. It is possible to display images that are continuous in the vertical direction on the two display devices DS2 and DS3. In addition, in completing one frame, the number of times the long frame is pasted is not limited to one time, and a single long frame may be pasted adjacent to the virtual drawing space of one display device multiple times. good.

図13(c)の右側は、このような貼付け状態を示しており、単一の長尺フレームを左右方向に隣接させ、且つ、貼付け位置を上下方向にずらせて貼付けることで、例えば、サブ表示装置DS2において、特別図柄3個の変動動作が実現される。なお、この実施態様では、長尺フレームの下部位置には、これに続くべき、長尺フレームの上部位置の図柄が記載されている。そして、表示装置DS2に、長尺フレームの最下部を表示した後、最上部を表示するよう、貼付け位置を仮想描画空間の上方に切換えることで、スロットマシンの回転リールが回転する場合のような、自然な回転動作を表示することができる。   The right side of FIG. 13 (c) shows such a pasting state. By pasting a single long frame in the left-right direction and shifting the pasting position in the vertical direction, for example, sub In the display device DS2, the changing operation of three special symbols is realized. In this embodiment, the symbol of the upper position of the long frame, which should be followed, is described at the lower position of the long frame. Then, after the bottom part of the long frame is displayed on the display device DS2, the rotation position of the slot machine is rotated by switching the pasting position above the virtual drawing space so that the top part is displayed. , Natural rotation motion can be displayed.

また、4個のサブ表示装置を左右上下に隣接配置すると共に、長尺フレームの仮想描画空間への貼付け位置を適宜にずらすことで、4倍の大きさの表示画面に、4倍の画像を表示して適宜に移動させることもできる。この移動動作は、往復動作に限定されず、規則的又は不規則な回転動作も含まれる。また、長尺フレームに代えて、描画領域より縦横に大きい大型フレームを使用するのも好適である。   In addition, four sub-display devices are arranged adjacent to each other on the left, right, top and bottom, and the position where the long frame is attached to the virtual drawing space is appropriately shifted to display a four times larger image on a four times larger display screen. It can also be displayed and moved accordingly. This moving operation is not limited to a reciprocating operation, and includes a regular or irregular rotational operation. Further, it is also preferable to use a large frame that is larger than the drawing area in the vertical and horizontal directions instead of the long frame.

以上、実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、上記した実施例では、フレームバッファFBaの補助バッファとして、左眼バッファLBUFと、右眼バッファRBUFを用意して、左眼画像を左眼バッファLBUFに構築し、右眼画像を右眼バッファRBUFに構築したが、何ら限定されない。   Although the embodiments have been described in detail above, the specific description does not particularly limit the present invention. For example, in the above-described embodiment, the left eye buffer LBUF and the right eye buffer RBUF are prepared as auxiliary buffers for the frame buffer FBa, the left eye image is constructed in the left eye buffer LBUF, and the right eye image is converted into the right eye buffer. Although constructed in RBUF, it is not limited at all.

例えば、フレームバッファFBaに、直接、右眼画像を構築する構成を採れば、右眼バッファRBUFが不要となり、逆に、フレームバッファFBaに、直接、左眼画像を構築すれば、左眼バッファLBUFが不要となる。この場合、フレームバッファFBaの右眼画像に、左眼バッファLRBUFの左眼画像を複合させるαブレンド処理か、或いは、フレームバッファFBaの左眼画像に、右眼バッファRBUFの右眼画像を複合させるαブレンド処理が必要となる。   For example, if the right eye image is directly constructed in the frame buffer FBa, the right eye buffer RBUF is not required. Conversely, if the left eye image is constructed directly in the frame buffer FBa, the left eye buffer LBUF is used. Is no longer necessary. In this case, the alpha blend process for combining the right eye image of the frame buffer FBa with the left eye image of the left eye buffer LRBUF, or the right eye image of the right eye buffer RBUF is combined with the left eye image of the frame buffer FBa. α blending is required.

このαブレンド処理において、Cr=Cd*(1−α/255)+Cs*α/255の演算式を採る場合には、フレームバッファFBaに構築した画像Cd(Destination )に対して、左眼画像又は右眼画像のいずれを、新規画像Cs(Source)とするかに応じて、図9に示す初期処理(ST1)では、フレームバッファFBaのαチャンネルに、最適値(0/255)を設定することになる。   In this α blend process, when an arithmetic expression of Cr = Cd * (1−α / 255) + Cs * α / 255 is adopted, the left eye image or the image Cd (Destination) constructed in the frame buffer FBa is selected. In the initial process (ST1) shown in FIG. 9, an optimal value (0/255) is set in the α channel of the frame buffer FBa according to which of the right eye images is the new image Cs (Source). become.

なお、この構成では、右眼画像又は左眼画像を構築する過程で、フレームバッファFBaにおいて、αブレンド処理が必要となる場合がある。しかし、このαブレンド処理は、source側のα値(As)を使用するので、フレームバッファFBaのαチャンネルが上書き破損されることはない。すなわち、右眼画像又は左眼画像を構築するためのαブレンド処理では、例えば、Cr=Cd*(1−As/255)+Cs*As/255の演算式が使用される。   In this configuration, in the process of constructing the right eye image or the left eye image, α blend processing may be required in the frame buffer FBa. However, since the α blend process uses the α value (As) on the source side, the α channel of the frame buffer FBa is not overwritten and damaged. That is, in the α blend process for constructing the right eye image or the left eye image, for example, an arithmetic expression of Cr = Cd * (1−As / 255) + Cs * As / 255 is used.

また、上記した実施例のメイン表示装置DS1は、横長の表示画面で構成されており、この表示画面を右90°回転させて縦長に配置したが、何ら限定されるものではない。すなわち、縦長の表示画面を有するメイン表示装置の場合には、左90°回転用の描画コマンドは不要であり、左眼バッファLBUFの左眼画像Da_Lと、右眼バッファRBUFからフレームバッファFBaに転送された右眼画像Da_Rについて、αブレンド処理をすれば足りることになる。   In addition, the main display device DS1 of the above-described embodiment is configured by a horizontally long display screen, and this display screen is rotated 90 ° clockwise and arranged vertically, but this is not a limitation. That is, in the case of a main display device having a vertically long display screen, a drawing command for rotating 90 ° to the left is unnecessary, and the left-eye image Da_L in the left-eye buffer LBUF is transferred from the right-eye buffer RBUF to the frame buffer FBa. It is sufficient to perform the α blend process on the right eye image Da_R.

また、上記した実施例では、CGROM55の画像データのデータ量を抑制するため、メイン表示装置で表示する画像が、原則として、1024×820ピクセルを超えないよう抑制されているが、この点も何ら限定されない。例えば、メイン表示装置DS1で表示する画像を、表示画面のピクセル数(縦1280×横1024)に対応して、縦1280×横1024ピクセル、又はこれ以下にすれば、描画コマンドによる描画演算処理が単純化される。   Further, in the above-described embodiment, in order to suppress the data amount of the image data of the CGROM 55, the image displayed on the main display device is generally suppressed so as not to exceed 1024 × 820 pixels. It is not limited. For example, if the image to be displayed on the main display device DS1 is set to 1280 × width 1024 pixels or less corresponding to the number of pixels of the display screen (vertical 1280 × horizontal 1024), drawing calculation processing by a drawing command is performed. Simplified.

図15は、そのように簡素化した場合の関係を図示したものである。すなわち、図15(1)は、縦1280×横1024ピクセル分のフレームバッファFBaに、直立状態の右眼画像Da_Rを配置した状態を示している。但し、このような直立配置の構成を採る場合には、初期処理(図9のST1)において、フレームバッファFBaの縦方向の奇数列(1列、3列、・・・)のαチャンネルに、α値=255が記憶され、フレームバッファFBaの縦方向の偶数列(2列、4列、・・・)のαチャンネルに、α値=0が記憶されている必要がある。   FIG. 15 illustrates the relationship in the case of such simplification. That is, FIG. 15A shows a state where the right-eye image Da_R in an upright state is arranged in the frame buffer FBa of 1280 × 1024 pixels. However, in the case of adopting such an upright configuration, in the initial processing (ST1 in FIG. 9), in the α channel of the odd-numbered columns (1 column, 3 columns,...) In the vertical direction of the frame buffer FBa, α value = 255 is stored, and α value = 0 must be stored in the α channel of the even-numbered columns (2 columns, 4 columns,...) in the vertical direction of the frame buffer FBa.

そして、図15(2)は、縦1280×横1024ピクセル分の左眼バッファLBUFに、左眼画像Da_Lを配置した状態を示し、図15(3)は、αブレンド処理後のフレームバッファFBaの画像を示している。この場合のαブレンド処理も、Cr=Cd*(1−α/255)+Cs*α/255の演算によって実現される。   FIG. 15 (2) shows a state in which the left eye image Da_L is arranged in the left eye buffer LBUF for 1280 × 1024 pixels, and FIG. 15 (3) shows the frame buffer FBa after α blend processing. An image is shown. The α blending process in this case is also realized by the calculation of Cr = Cd * (1−α / 255) + Cs * α / 255.

このような構成においても、左眼バッファLBUF、又は右眼バッファRBUFを省略できるのは勿論である。また、長尺フレーム又は大型フレームを使用して、メイン表示装置DS1において簡易動画を再生することも何ら禁止されない。この場合、メイン表示装置DS1は、3D表示モードであるか2D表示モードであるかを問わない。   Of course, even in such a configuration, the left eye buffer LBUF or the right eye buffer RBUF can be omitted. Further, it is not prohibited to use the long frame or the large frame to reproduce the simple moving image on the main display device DS1. In this case, it does not matter whether the main display device DS1 is in the 3D display mode or the 2D display mode.

また、上記の実施例では、遊技者が操作ボタン11を押圧することで、2D表示と3D表示を切り替える構成としたが、この構成に代え、又は、この構成に加えて、係員のボタン操作(不図示の設定ボタンの操作)に応じて、表示モードを切り替える構成としても良い。以上、ここまで、専ら、弾球遊技機に関して説明したが、本発明は、弾球遊技機に限らず、回胴遊技機など、画像演出を伴う他の遊技機においても好適に活用できることは勿論である。   Further, in the above embodiment, the player switches the 2D display and the 3D display by pressing the operation button 11, but instead of this configuration, or in addition to this configuration, the button operation of the staff ( The display mode may be switched according to the operation of a setting button (not shown). Up to this point, the explanation has been made exclusively with respect to the ball game machine. However, the present invention is not limited to the ball game machine, and can of course be suitably used in other game machines with image effects such as a spinning game machine. It is.

GM 遊技機
DS1,DS2 表示装置
51 画像演出制御手段(内蔵CPU回路/CPU63)
52 画像生成手段
DL 描画リスト
GM gaming machine DS1, DS2 display device 51 Image effect control means (built-in CPU circuit / CPU63)
52 Image generation means DL Drawing list

上記の目的を達成するため、本発明は、所定の抽選処理の抽選結果に対応する画像演出を実行する遊技機であって、表示装置の表示画面を特定する描画リストを、所定の動作周期毎に生成する演出制御手段と、描画リストに基づいて生成した画像データを、表示装置に出力することで画像演出を実現する画像生成手段と、画像演出を構成する描画素材を記憶する記憶手段と、を有して構成され、画像生成手段は、描画リストに記載された描画指示に基づいて機能して、表示画面の縦横ピクセル数に対応する描画空間を包含する仮想描画空間の任意位置に、一又は複数の描画素材を仮想的に配置する第1手段と、第1手段が仮想描画空間に配置した描画素材のうち、表示画面の縦横ピクセル数に対応する描画空間に含まれる描画素材を、表示装置に出力する第2手段と、を有して構成され、第1手段と第2手段は、演出制御手段と同じ動作周期で間欠的に機能し、第1手段は、演出制御手段が描画リストを生成する動作周期の次の動作周期において、一動作周期前に生成された描画リストに基づく動作を実行し、第2手段は、第1手段が描画素材を配置する動作周期の次の動作周期において、一動作周期前に配置された描画素材に基づく出力動作を実行するよう構成され、描画素材には、表示画面の縦横ピクセル数より縦方向及び/又は横方向のピクセル数が多い大型フレーム素材が含まれており、第1手段は、大型フレーム素材について、仮想描画空間上の配置位置を時間経過に伴って変化させることを特徴とする。 In order to achieve the above object, the present invention is a gaming machine that executes an image effect corresponding to a lottery result of a predetermined lottery process, and a drawing list that specifies a display screen of a display device is set for each predetermined operation cycle. Production control means, image generation means for realizing the image presentation by outputting the image data generated based on the drawing list to the display device, storage means for storing the drawing material constituting the image presentation, The image generation means functions based on the drawing instructions described in the drawing list, and is placed at an arbitrary position in the virtual drawing space including the drawing space corresponding to the number of vertical and horizontal pixels on the display screen. Alternatively, the first means for virtually arranging a plurality of drawing materials and the drawing material included in the drawing space corresponding to the number of vertical and horizontal pixels of the display screen among the drawing materials arranged in the virtual drawing space by the first means are displayed. Dress Second means for outputting a, is configured to have a first section and a second section, intermittently functioning at the same operating cycle as the presentation control means, first it means effect control means rendering list In the operation cycle next to the operation cycle to be generated, the operation based on the drawing list generated one operation cycle before is executed, and the second means is the operation cycle next to the operation cycle in which the first means places the drawing material. The large-scale frame material having a larger number of vertical and / or horizontal pixels than the number of vertical and horizontal pixels of the display screen is configured to execute an output operation based on the drawing material arranged before one operation cycle. The first means is characterized in that the arrangement position of the large frame material in the virtual drawing space is changed with time.

Claims (10)

所定の抽選処理の抽選結果に対応する画像演出を実行する制御手段を設けた遊技機であって、
前記制御手段は、
前記画像演出を実現する表示装置の表示画面を特定する描画リストに基づいて生成した画像データを、前記表示装置に出力することで画像演出を実現する画像生成手段と、
前記画像演出を構成する描画素材を記憶する記憶手段と、を有して構成され、
前記画像生成手段は、
前記描画リストに記載された描画指示に基づいて機能して、表示画面の縦横ピクセル数に対応する描画空間を包含する仮想描画空間の任意位置に、一又は複数の描画素材を仮想的に配置する第1手段と、
前記第1手段が仮想描画空間に配置した描画素材のうち、表示画面の縦横ピクセル数に対応する前記描画空間に含まれる描画素材を、前記表示装置に出力する第2手段と、を有して構成され、
前記描画素材には、表示画面の縦横ピクセル数より縦方向及び/又は横方向のピクセル数が多い大型フレーム素材が含まれており、
前記第1手段は、前記大型フレーム素材について、仮想描画空間上の配置位置を時間経過に伴って変化させることを特徴とする遊技機。
A gaming machine provided with a control means for executing an image effect corresponding to a lottery result of a predetermined lottery process,
The control means includes
Image generating means for realizing an image effect by outputting image data generated based on a drawing list for specifying a display screen of a display device for realizing the image effect to the display device;
Storage means for storing drawing material constituting the image effect,
The image generating means includes
One or a plurality of drawing materials are virtually arranged at an arbitrary position in a virtual drawing space including a drawing space corresponding to the number of vertical and horizontal pixels on the display screen, functioning based on the drawing instruction described in the drawing list. A first means;
A second means for outputting, to the display device, a drawing material included in the drawing space corresponding to the number of vertical and horizontal pixels of the display screen among the drawing materials arranged in the virtual drawing space by the first means. Configured,
The drawing material includes a large frame material in which the number of vertical and / or horizontal pixels is larger than the number of vertical and horizontal pixels of the display screen,
The gaming machine according to claim 1, wherein the first means changes an arrangement position on the virtual drawing space with time with respect to the large frame material.
前記大型フレーム素材は、表示画面より横方向のピクセル数が多い横長画像を構成しており、
前記第1手段は、前記大型フレーム素材の仮想描画空間上の配置位置を時間的に横方向に変化させることで、横長画像の水平移動を実現している請求項1に記載の遊技機。
The large frame material constitutes a horizontally long image having a larger number of pixels in the horizontal direction than the display screen,
The gaming machine according to claim 1, wherein the first means realizes horizontal movement of the horizontally long image by temporally changing the arrangement position of the large frame material in the virtual drawing space in the horizontal direction.
前記大型フレーム素材は、表示画面より縦方向のピクセル数が多い縦長画像を構成しており、
前記第1手段は、前記大型フレーム素材の仮想描画空間上の配置位置を時間的に縦方向に変化させることで、縦長画像の上下移動を実現している請求項1に記載の遊技機。
The large frame material constitutes a vertically long image having a larger number of pixels in the vertical direction than the display screen,
The gaming machine according to claim 1, wherein the first means realizes vertical movement of the vertically long image by temporally changing the arrangement position of the large frame material in the virtual drawing space in the vertical direction.
前記大型フレーム素材は、表示画面より縦方向及び横方向のピクセル数が多い大型画像を構成しており、
前記第1手段は、前記大型フレーム素材の仮想描画空間上の配置位置を時間的に縦横に変化させることで、大型画像の縦横移動を実現している請求項1に記載の遊技機。
The large frame material constitutes a large image having a larger number of vertical and horizontal pixels than the display screen,
2. The gaming machine according to claim 1, wherein the first means realizes vertical and horizontal movement of a large image by changing an arrangement position of the large frame material in a virtual drawing space in the vertical and horizontal directions.
前記抽選結果の報知に至る一連の画像演出を実行するメイン表示装置と、
前記抽選結果を不確定に予告する予告演出を実行可能なサブ表示装置と、を設け、
前記仮想描画空間上の配置位置を時間経過に伴って変化させる演出は、前記サブ表示装置において実行される請求項1〜4の何れかに記載の遊技機。
A main display device that executes a series of image effects leading to notification of the lottery result;
A sub-display device capable of executing a notice effect for indefinitely notifying the lottery result, and
The game machine according to any one of claims 1 to 4, wherein the effect of changing the arrangement position in the virtual drawing space with the passage of time is executed in the sub display device.
複数の前記サブ表示装置が隣接して配置されるよう構成され、
これら複数のサブ表示装置には、
単一の前記大型フレーム素材の大型画像における、互いに重複しない隣接部分を表示するよう、前記大型フレーム素材の仮想描画空間上の配置位置が管理されている請求項5に記載の遊技機。
A plurality of the sub-display devices are arranged adjacent to each other;
These multiple sub-display devices include
The gaming machine according to claim 5, wherein an arrangement position of the large frame material in the virtual drawing space is managed so as to display adjacent portions that do not overlap each other in a single large image of the large frame material.
前記第1手段は、
前記大型フレーム素材を仮想描画空間に配置した後、
これに重ねて複数の前記描画素材を仮想描画空間に配置することで、表示画面の一フレームを完成させる請求項1〜6の何れかに記載の遊技機。
The first means includes
After placing the large frame material in the virtual drawing space,
The gaming machine according to any one of claims 1 to 6, wherein one frame of the display screen is completed by arranging a plurality of drawing materials in a virtual drawing space so as to overlap therewith.
仮想描画空間に複数の前記描画素材を重ねて配置する場合には、必要に応じて、(式1)の演算が実行される請求項1〜7の何れかに記載の遊技機。
Cr=Cd*(1−As/BS)+Cs*As/BS・・・(式1)
Cd:上書きされる画像の各ピクセル位置のRGBデータ
Cs:上書きする画像の各ピクセル位置のRGBデータ
As:上書きする画像の各ピクセル位置のα値
BS:α値の上限値
The gaming machine according to any one of claims 1 to 7, wherein when the plurality of drawing materials are arranged in a virtual drawing space, the calculation of (Equation 1) is executed as necessary.
Cr = Cd * (1-As / BS) + Cs * As / BS (Formula 1)
Cd: RGB data at each pixel position of the image to be overwritten Cs: RGB data at each pixel position of the image to be overwritten As: α value at each pixel position of the image to be overwritten BS: Upper limit value of α value
前記仮想描画空間上の配置位置を時間経過に伴って変化させる演出は、前記メイン表示装置において、背景画像を移動させる演出として実行される請求項1〜8の何れかに記載の遊技機。   The gaming machine according to claim 1, wherein the effect of changing the arrangement position in the virtual drawing space with the passage of time is executed as an effect of moving a background image in the main display device. 前記画像生成手段は、
記憶手段から揮発メモリに読み出した大型フレームの描画素材を繰り返し使用する請求項1〜9の何れかに記載の遊技機。
The image generating means includes
The gaming machine according to any one of claims 1 to 9, wherein the drawing material of a large frame read from the storage means to the volatile memory is repeatedly used.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020081514A (en) * 2018-11-28 2020-06-04 株式会社藤商事 Game machine
JP2020081516A (en) * 2018-11-28 2020-06-04 株式会社藤商事 Game machine
JP2020156626A (en) * 2019-03-25 2020-10-01 株式会社平和 Game machine
JP2022097605A (en) * 2019-09-10 2022-06-30 株式会社藤商事 Game machine

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276194A (en) * 2005-03-14 2005-10-06 Renesas Technology Corp Graphics display device and graphics processor
JP2008229004A (en) * 2007-03-20 2008-10-02 Daikoku Denki Co Ltd Display controller for game machine
JP2009136561A (en) * 2007-12-07 2009-06-25 Daikoku Denki Co Ltd Game machine
JP2011036545A (en) * 2009-08-17 2011-02-24 Sanyo Product Co Ltd Game machine
JP2015058277A (en) * 2013-09-20 2015-03-30 株式会社ソフイア Game machine
JP2015107353A (en) * 2015-02-03 2015-06-11 株式会社大都技研 Game machine, and program for game machine
JP2015164671A (en) * 2015-06-25 2015-09-17 株式会社大都技研 game machine
JP2015167744A (en) * 2014-03-07 2015-09-28 株式会社サンセイアールアンドディ Game machine
JP2015213814A (en) * 2015-07-29 2015-12-03 株式会社ソフイア Game machine
JP2016005786A (en) * 2015-09-18 2016-01-14 株式会社大一商会 Game machine

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276194A (en) * 2005-03-14 2005-10-06 Renesas Technology Corp Graphics display device and graphics processor
JP2008229004A (en) * 2007-03-20 2008-10-02 Daikoku Denki Co Ltd Display controller for game machine
JP2009136561A (en) * 2007-12-07 2009-06-25 Daikoku Denki Co Ltd Game machine
JP2011036545A (en) * 2009-08-17 2011-02-24 Sanyo Product Co Ltd Game machine
JP2015058277A (en) * 2013-09-20 2015-03-30 株式会社ソフイア Game machine
JP2015167744A (en) * 2014-03-07 2015-09-28 株式会社サンセイアールアンドディ Game machine
JP2015107353A (en) * 2015-02-03 2015-06-11 株式会社大都技研 Game machine, and program for game machine
JP2015164671A (en) * 2015-06-25 2015-09-17 株式会社大都技研 game machine
JP2015213814A (en) * 2015-07-29 2015-12-03 株式会社ソフイア Game machine
JP2016005786A (en) * 2015-09-18 2016-01-14 株式会社大一商会 Game machine

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020081514A (en) * 2018-11-28 2020-06-04 株式会社藤商事 Game machine
JP2020081516A (en) * 2018-11-28 2020-06-04 株式会社藤商事 Game machine
JP2020156626A (en) * 2019-03-25 2020-10-01 株式会社平和 Game machine
JP7252803B2 (en) 2019-03-25 2023-04-05 株式会社平和 game machine
JP2022097605A (en) * 2019-09-10 2022-06-30 株式会社藤商事 Game machine
JP7358557B2 (en) 2019-09-10 2023-10-10 株式会社藤商事 gaming machine

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