JP2017152470A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
ＣＭＯＳ（complementary metal oxide semiconductor）イメージセンサ等の固体撮像装置に関する技術として例えば、以下のものが知られている。 For example, the following is known as a technology related to a solid-state imaging device such as a complementary metal oxide semiconductor (CMOS) image sensor.
特許文献１には、第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とにより形成されるフォトダイオードと、第２の半導体領域の表面に絶縁膜を介してゲート電極が形成された第２導電型のトランジスタと、を含む固体撮像装置が記載されている。この固体撮像装置において、隣接するフォトダイオード間には、トレンチ内に絶縁膜を形成した素子分離領域が形成されており、素子分離領域の側壁に第１導電型の第３の半導体領域が形成され、素子分離領域の下部に第１導電型の第４の半導体領域が形成されている。 In Patent Document 1, a photodiode formed by a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type, and a gate through an insulating film on the surface of the second semiconductor region A solid-state imaging device is described that includes a second conductivity type transistor having an electrode formed thereon. In this solid-state imaging device, an element isolation region in which an insulating film is formed in a trench is formed between adjacent photodiodes, and a first conductivity type third semiconductor region is formed on the side wall of the element isolation region. A fourth semiconductor region of the first conductivity type is formed below the element isolation region.
特許文献２には、第１の導電型の半導体材料の基板層および第２の導電型の半導体材料のウエルによって構成されるｐｎ接合を含む感光領域と、ウエルの一部分を覆い且つ入射光信号の少なくとも一部を感光領域中に通過させる絶縁領域と、を含むフォトダイオードが記載されている。 Patent Document 2 discloses a photosensitive region including a pn junction constituted by a substrate layer of a first conductivity type semiconductor material and a well of a second conductivity type semiconductor material, a portion of the well and covering an incident optical signal. A photodiode is described that includes an insulating region that passes at least a portion through the photosensitive region.
特許文献３には、半導体基板と、半導体基板の内部に形成されたＰＮ接合部を含む光電変換部と、半導体基板の表面に形成され、光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタと、を有する裏面照射型の固体撮像装置が記載されている。この固体撮像装置において、ＰＮ接合部は、半導体基板の深さ方向に対して傾斜する方向に延在する部分と、複数のトランジスタの少なくとも１つの下方に延在する部分とを含む。 In Patent Document 3, a semiconductor substrate, a photoelectric conversion unit including a PN junction formed inside the semiconductor substrate, a signal charge formed on the surface of the semiconductor substrate and generated by the photoelectric conversion unit is read out, A back-illuminated solid-state imaging device having a plurality of transistors that output signal charges as electric signals to a signal line is described. In this solid-state imaging device, the PN junction includes a portion extending in a direction inclined with respect to the depth direction of the semiconductor substrate and a portion extending below at least one of the plurality of transistors.
近年、固体撮像装置における画素数の増大に伴って、画素サイズの微細化が進んでおり、フォトダイオードの面積の縮小が求められている。しかしながら、フォトダイオードの面積を縮小した場合には、フォトダイオードにおいて生成される電荷の量が減少し、ノイズや暗電流の影響を受けやすくなり、画質低下が問題となる。 In recent years, with the increase in the number of pixels in a solid-state imaging device, the pixel size has been miniaturized, and a reduction in the area of the photodiode is required. However, when the area of the photodiode is reduced, the amount of electric charge generated in the photodiode is reduced, and it is easily affected by noise and dark current, which causes a problem of deterioration in image quality.
本発明は、上記の点に鑑みてなされたものであり、固体撮像装置としての半導体装置において、フォトダイオードの形成領域の面積を拡大することなくフォトダイオードにおいて生成される電荷の量を増大させることを目的とする。 The present invention has been made in view of the above points, and in a semiconductor device as a solid-state imaging device, the amount of electric charge generated in the photodiode is increased without increasing the area of the photodiode formation region. With the goal.
本発明に係る半導体装置は、表面に設けられた凹部が設けられた半導体基板の前記凹部の底面および前記凹部の側面に沿って形成されたｐｎ接合を有するフォトダイオードと、前記半導体基板の表面において前記フォトダイオードに隣接して設けられたゲート電極と、を含む。 A semiconductor device according to the present invention includes a photodiode having a pn junction formed along a bottom surface of a concave portion and a side surface of the concave portion of a semiconductor substrate provided with a concave portion provided on the surface, and a surface of the semiconductor substrate. And a gate electrode provided adjacent to the photodiode.
本発明に係る他の半導体装置は、表面に複数の凹部が設けられた半導体基板の前記複数の凹部の各々の底面および側面に沿って形成されたｐｎ接合を有するフォトダイオードと、前記半導体基板の表面において前記フォトダイオードに隣接して設けられたゲート電極と、を含む。 Another semiconductor device according to the present invention includes a photodiode having a pn junction formed along a bottom surface and a side surface of each of the plurality of recesses of a semiconductor substrate having a plurality of recesses provided on a surface thereof, And a gate electrode provided adjacent to the photodiode on the surface.
本発明に係る半導体装置の製造方法は、半導体基板の表面にゲート電極を形成する工程と、前記半導体基板の表面に前記ゲート電極に隣接する凹部を形成する工程と、前記凹部の底面および前記凹部の側面に沿ったｐｎ接合を有するフォトダイオードを形成する工程と、を含む。 The method of manufacturing a semiconductor device according to the present invention includes a step of forming a gate electrode on a surface of a semiconductor substrate, a step of forming a recess adjacent to the gate electrode on the surface of the semiconductor substrate, a bottom surface of the recess, and the recess Forming a photodiode having a pn junction along the side surface of the substrate.
本発明によれば、フォトダイオードの形成領域の面積を拡大することなくフォトダイオードにおいて生成される電荷量を増大させることが可能となる。 According to the present invention, the amount of charge generated in a photodiode can be increased without increasing the area of the photodiode formation region.
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings. In the drawings, the same or equivalent components and parts are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate.
[第１の実施形態]
図１は、本発明の実施形態に係る半導体装置としてのＣＭＯＳイメージセンサ１００の１画素の構成を示す等価回路図である。
[First embodiment]
FIG. 1 is an equivalent circuit diagram showing a configuration of one pixel of a CMOS image sensor 100 as a semiconductor device according to an embodiment of the present invention.
ＣＭＯＳイメージセンサ１００は、フォトダイオード２０、フローティングディフュージョン２１、転送トランジスタ２２、リセットトランジスタ２３、選択トランジスタ２４、増幅トランジスタ２５および電流源２６を各々が有する複数の画素を備えている。 The CMOS image sensor 100 includes a plurality of pixels each having a photodiode 20, a floating diffusion 21, a transfer transistor 22, a reset transistor 23, a selection transistor 24, an amplification transistor 25, and a current source 26.
フォトダイオード２０は、照射された光の強度に応じた量の電荷を発生させる光電変換素子である。転送トランジスタ２２は、オン状態となることによりフォトダイオード２０において生成された電荷をフローティングディフュージョン２１に転送する。フローティングディフュージョン２１は、転送トランジスタ２２から転送された電荷を一時的に蓄積しておくための電荷蓄積領域である。リセットトランジスタ２３は、オン状態となることによりフローティングディフュージョン２１における蓄積電荷を初期状態にリセットする。選択トランジスタ２４は、電荷の読み出し対象とされる画素を選択するためのトランジスタであり、増幅トランジスタ２５と直列接続されている。増幅トランジスタ２５は、フローティングディフュージョン２１に蓄積された電荷の量に応じた電圧を生成するためのトランジスタであり、電流源２６とともにソースフォロワ回路を構成している。フォトダイオード２０において生成された電荷の量に応じた信号電圧は、電流源２６が接続された信号線２７に読み出される。 The photodiode 20 is a photoelectric conversion element that generates an amount of charge corresponding to the intensity of irradiated light. The transfer transistor 22 transfers the charge generated in the photodiode 20 to the floating diffusion 21 by being turned on. The floating diffusion 21 is a charge storage region for temporarily storing the charge transferred from the transfer transistor 22. The reset transistor 23 resets the accumulated charge in the floating diffusion 21 to an initial state by being turned on. The selection transistor 24 is a transistor for selecting a pixel from which charges are to be read, and is connected in series with the amplification transistor 25. The amplification transistor 25 is a transistor for generating a voltage corresponding to the amount of electric charge accumulated in the floating diffusion 21, and constitutes a source follower circuit together with the current source 26. A signal voltage corresponding to the amount of charge generated in the photodiode 20 is read out to the signal line 27 to which the current source 26 is connected.
図２は、ＣＭＯＳイメージセンサ１００の上記の各構成要素のうち、フォトダイオード２０、フローティングディフュージョン２１および転送トランジスタ２２を含む部分の断面構造を示す図である。なお、以下では、ＣＭＯＳイメージセンサ１００が、ホール転送型のイメージセンサである場合について説明する。 FIG. 2 is a diagram showing a cross-sectional structure of a portion including the photodiode 20, the floating diffusion 21, and the transfer transistor 22 among the above-described components of the CMOS image sensor 100. Hereinafter, a case where the CMOS image sensor 100 is a hole transfer type image sensor will be described.
半導体基板１０は、例えば、ｐ型のシリコン基板である。半導体基板１０の内部には、ｎ型のウェル領域１２が設けられている。ウェル領域１２の外周には、ＳｉＯ２等の絶縁体で構成される素子分離領域１１が設けられている。ウェル領域１２の表面の一部分には、半導体基板１０の裏面側に向けて凹んだ凹部１６が、素子分離領域１１に隣接して設けられている。凹部１６の深さは、例えば、１０ｎｍ〜１００ｎｍであることが好ましい。 The semiconductor substrate 10 is, for example, a p-type silicon substrate. An n-type well region 12 is provided inside the semiconductor substrate 10. An element isolation region 11 made of an insulator such as SiO 2 is provided on the outer periphery of the well region 12. A recess 16 that is recessed toward the back side of the semiconductor substrate 10 is provided adjacent to the element isolation region 11 in a part of the surface of the well region 12. The depth of the recess 16 is preferably 10 nm to 100 nm, for example.
フォトダイオード２０は、ウェル領域１２内の凹部１６の形成位置に設けられており、凹部１６の底面および側面に沿って形成されたｐｎ接合を有する。具体的には、フォトダイオード２０は、半導体基板１０（ウェル領域１２）の深層側において凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿って設けられたｐ型半導体領域１７と、半導体基板１０（ウェル領域１２）の表層側において凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む側面全体に沿って設けられたｎ型半導体領域１８と、を有する。 The photodiode 20 is provided at a position where the recess 16 is formed in the well region 12, and has a pn junction formed along the bottom and side surfaces of the recess 16. Specifically, the photodiode 20 includes a p-type semiconductor region 17 provided along the bottom surface 16A of the recess 16 and the side surface 16B of the recess 16 on the gate electrode 14A side on the deep layer side of the semiconductor substrate 10 (well region 12). On the surface layer side of the semiconductor substrate 10 (well region 12), the n-type provided along the entire side surface including the bottom surface 16A of the recess 16, the side surface 16B of the recess 16 on the gate electrode 14A side, and the side surface 16C on the element isolation region 11 side. And a semiconductor region 18.
ｐ型半導体領域１７は、凹部１６の素子分離領域１１側の側面１６Ｃに沿った領域には延在していない。フォトダイオード２０を構成するｐ型半導体領域１７が素子分離領域１１に接触すると、暗電流が増大するおそれがある。凹部１６の素子分離領域１１側の側面１６Ｃに沿ってｐ型半導体領域１７を延在させないことにより、ｐ型半導体領域１７と素子分離領域１１との接触を防止することができる。一方、半導体基板１０の表層側に配置されるｎ型半導体領域１８は、凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む、側面全体に形成することが可能である。 The p-type semiconductor region 17 does not extend in a region along the side surface 16 </ b> C on the element isolation region 11 side of the recess 16. When the p-type semiconductor region 17 constituting the photodiode 20 contacts the element isolation region 11, dark current may increase. By not extending the p-type semiconductor region 17 along the side surface 16C on the element isolation region 11 side of the recess 16, contact between the p-type semiconductor region 17 and the element isolation region 11 can be prevented. On the other hand, the n-type semiconductor region 18 disposed on the surface layer side of the semiconductor substrate 10 can be formed on the entire side surface including the side surface 16B on the gate electrode 14A side and the side surface 16C on the element isolation region 11 side of the recess 16. is there.
転送トランジスタ２２は、ウェル領域１２の表面にフォトダイオード２０に隣接して設けられたゲート電極１４Ａを有する。すなわち、ゲート電極１４Ａは、凹部１６の近傍に設けられている。ゲート電極１４Ａと半導体基板１０（ウェル領域１２）との間には、ＳｉＯ２等の絶縁体で構成されるゲート絶縁膜１３が設けられている。ゲート電極１４Ａの側面は、ＮＳＧ（None-doped Silicate Glass）等の絶縁体で構成されるサイドウォール１５Ａで覆われている。フォトダイオード２０は、サイドウォール１５Ａまたはゲート電極１４Ａと部分的にオーバラップしていてもよい。すなわち、フォトダイオード２０の、凹部１６の側面１６Ｂに沿って設けられた部分が、サイドウォール１５Ａまたはゲート電極１４Ａの下方領域まで延在していてもよい。このように構成することで、転送トランジスタ２２によるフォトダイオード２０からフローティングディフュージョン２１への電荷転送の、ゲート電極１４Ａに印加する電圧（ゲート電圧）による制御性を高めることができる。 The transfer transistor 22 has a gate electrode 14 </ b> A provided adjacent to the photodiode 20 on the surface of the well region 12. That is, the gate electrode 14 </ b> A is provided in the vicinity of the recess 16. A gate insulating film 13 made of an insulator such as SiO 2 is provided between the gate electrode 14A and the semiconductor substrate 10 (well region 12). The side surface of the gate electrode 14A is covered with a sidewall 15A made of an insulator such as NSG (None-doped Silicate Glass). The photodiode 20 may partially overlap the sidewall 15A or the gate electrode 14A. That is, a portion of the photodiode 20 provided along the side surface 16B of the recess 16 may extend to a region below the sidewall 15A or the gate electrode 14A. With this configuration, the controllability of the charge transfer from the photodiode 20 to the floating diffusion 21 by the transfer transistor 22 by the voltage (gate voltage) applied to the gate electrode 14A can be improved.
フローティングディフュージョン２１は、ウェル領域１２の表層部であってゲート電極１４Ａを間に挟んでフォトダイオード２０と対向する位置に設けられたｐ型半導体で構成されている。 The floating diffusion 21 is formed of a p-type semiconductor provided in a surface layer portion of the well region 12 and at a position facing the photodiode 20 with the gate electrode 14A interposed therebetween.
半導体基板１０の表面は、層間絶縁膜４０で覆われている。層間絶縁膜４０の表面には、ゲート電極１４Ａに接続された配線４１およびフローティングディフュージョン２１に接続された配線４２が設けられている。 The surface of the semiconductor substrate 10 is covered with an interlayer insulating film 40. On the surface of the interlayer insulating film 40, a wiring 41 connected to the gate electrode 14A and a wiring 42 connected to the floating diffusion 21 are provided.
以下に、上記の構成を有するＣＭＯＳイメージセンサ１００の製造方法の一例を図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ、図５Ａ〜図５Ｃおよび図６Ａ〜図６Ｂを参照しつつ説明する。 Hereinafter, an example of a method for manufacturing the CMOS image sensor 100 having the above-described configuration will be described with reference to FIGS. 3A to 3C, 4A to 4C, 5A to 5C, and FIGS. 6A to 6B.
はじめに、ｐ型のシリコンで構成される半導体基板１０を用意する。続いて、半導体基板１０にＳｉＯ２等の絶縁体で構成される素子分離領域１１を形成する（図３Ａ）。素子分離領域１１は、例えば公知のＳＴＩ（Shallow Trench Isolation）プロセスを用いて形成することができる。すなわち、半導体基板１０の所定位置にエッチングによりトレンチを形成し、このトレンチにＳｉＯ２等の絶縁体を埋め込むことで、素子分離領域１１が形成される。なお、公知のＬＯＣＯＳ（local oxidation of silicon）プロセスを用いて素子分離領域１１を形成してもよい。 First, a semiconductor substrate 10 made of p-type silicon is prepared. Subsequently, an element isolation region 11 made of an insulator such as SiO 2 is formed on the semiconductor substrate 10 (FIG. 3A). The element isolation region 11 can be formed using, for example, a known STI (Shallow Trench Isolation) process. That is, a trench is formed by etching at a predetermined position of the semiconductor substrate 10 and an insulator such as SiO 2 is buried in the trench, thereby forming the element isolation region 11. Note that the element isolation region 11 may be formed using a known local oxidation of silicon (LOCOS) process.
次に、公知のイオン注入法を用いて、半導体基板１０の素子分離領域１１の内側にｎ型のウェル領域１２を形成する（図３Ｂ）。具体的には、ｎ型の不純物であるＰ（リン）イオンを、例えば加速電圧２０００ｋｅＶ、ドーズ量１．０×１０１３／ｃｍ２で半導体基板１０に注入する。その後さらに、Ｐ（リン）イオンを例えば加速電圧４００ｋｅＶ、ドーズ量２．０×１０１２／ｃｍ２で半導体基板１０に注入することによりウェル領域１２が形成される。 Next, an n-type well region 12 is formed inside the element isolation region 11 of the semiconductor substrate 10 using a known ion implantation method (FIG. 3B). Specifically, P (phosphorus) ions that are n-type impurities are implanted into the semiconductor substrate 10 at, for example, an acceleration voltage of 2000 keV and a dose of 1.0 × 10 13 / cm 2 . Thereafter, further, P (phosphorus) ions are implanted into the semiconductor substrate 10 at, for example, an acceleration voltage of 400 keV and a dose of 2.0 × 10 12 / cm 2 , thereby forming the well region 12.
次に、公知の熱酸化法によりＳｉＯ２からなるゲート絶縁膜１３を半導体基板１０の表面に形成する。続いて、公知のＣＶＤ（chemical vapor deposition）法を用いてゲート絶縁膜１３上にゲート電極を構成するポリシリコン膜１４を形成する（図３Ｃ）。 Next, a gate insulating film 13 made of SiO 2 is formed on the surface of the semiconductor substrate 10 by a known thermal oxidation method. Subsequently, a polysilicon film 14 constituting a gate electrode is formed on the gate insulating film 13 by using a known chemical vapor deposition (CVD) method (FIG. 3C).
次に、公知のフォトリソグラフィー技術を用いてポリシリコン膜１４をパターニングすることによってゲート電極１４Ａを形成する（図４Ａ）。ゲート電極１４Ａは、ウェル領域１２上に配置される。 Next, the gate electrode 14A is formed by patterning the polysilicon film 14 using a known photolithography technique (FIG. 4A). The gate electrode 14A is disposed on the well region 12.
次に、公知のＣＶＤ法を用いて、ゲート電極１４Ａの側面および上面を覆うように、半導体基板１０の表面にＮＳＧ等の絶縁体で構成される絶縁膜１５を形成する（図４Ｂ）。 Next, an insulating film 15 made of an insulator such as NSG is formed on the surface of the semiconductor substrate 10 so as to cover the side surface and the upper surface of the gate electrode 14A using a known CVD method (FIG. 4B).
次に、垂直成分を主体とする異方性エッチングによりゲート電極１４Ａの側面を覆う部分を残して絶縁膜１５を除去することで、ゲート電極１４Ａの側面を覆うサイドウォール１５Ａを形成する（図４Ｃ）。 Next, the insulating film 15 is removed by anisotropic etching mainly including a vertical component, leaving a portion covering the side surface of the gate electrode 14A, thereby forming a side wall 15A covering the side surface of the gate electrode 14A (FIG. 4C). ).
次に、フォトダイオードの形成位置に開口部５０Ａを有するレジスト５０を半導体基板１０の表面に形成する。続いて、レジスト５０の開口部５０Ａにおいて露出している半導体基板１０（ウェル領域１２）の表面をエッチングすることにより、半導体基板１０（ウェル領域１２）の表面に、半導体基板１０の裏面側に向けて凹んだ凹部１６を形成する。凹部１６は、フォトダイオードの形成位置となる素子分離領域１１とゲート電極１４Ａとの間に設けられる。凹部１６の深さは、１０ｎｍ〜１００ｎｍとすることが好ましい（図５Ａ）。 Next, a resist 50 having an opening 50 </ b> A at the photodiode formation position is formed on the surface of the semiconductor substrate 10. Subsequently, by etching the surface of the semiconductor substrate 10 (well region 12) exposed in the opening 50A of the resist 50, the surface of the semiconductor substrate 10 (well region 12) is directed toward the back side of the semiconductor substrate 10. A recessed portion 16 is formed. The recess 16 is provided between the element isolation region 11 and the gate electrode 14A, which are the formation positions of the photodiodes. The depth of the recess 16 is preferably 10 nm to 100 nm (FIG. 5A).
次に、公知のイオン注入法を用いて、ウェル領域１２の凹部１６の形成位置にｐ型半導体領域１７を形成する（図５Ｂ）。具体的には、レジスト５０の開口部５０Ａにおいて露出している凹部１６の表面に、ｐ型の不純物であるＢ（ホウ素）イオンを、例えば加速電圧４０ｋｅＶ、ドーズ量５．０×１０１２／ｃｍ２で注入する。Ｂ（ホウ素）イオンは、凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに注入されるように、凹部１６の底面１６Ａに対して斜め方向から照射することが好ましい。Ｂ（ホウ素）イオンを照射する際のチルト角は、例えば３０°としてもよい。これにより、ウェル領域１２内において、凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿ってｐ型半導体領域１７が形成される。ｐ型半導体領域１７の、凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿って形成された部分を、サイドウォール１５Ａまたはゲート電極１４Ａの下方領域まで延在させることが好ましい。一方、斜め方向からのイオン注入により、ｐ型半導体領域１７は、凹部１６の素子分離領域１１側の側面１６Ｃに沿った領域には延在していない。これにより、ｐ型半導体領域１７と素子分離領域１１との接触を防止することができる。 Next, a p-type semiconductor region 17 is formed at the formation position of the recess 16 in the well region 12 using a known ion implantation method (FIG. 5B). Specifically, B (boron) ions, which are p-type impurities, are applied to the surface of the recess 16 exposed in the opening 50A of the resist 50, for example, an acceleration voltage of 40 keV and a dose of 5.0 × 10 12 / cm. Inject at 2 . It is preferable that the B (boron) ions are applied to the bottom surface 16 </ b> A of the recess 16 from an oblique direction so as to be implanted into the bottom surface 16 </ b> A of the recess 16 and the side surface 16 </ b> B of the recess 16 on the gate electrode 14 </ b> A side. The tilt angle when irradiating B (boron) ions may be set to 30 °, for example. As a result, the p-type semiconductor region 17 is formed in the well region 12 along the bottom surface 16A of the recess 16 and the side surface 16B of the recess 16 on the gate electrode 14A side. It is preferable that a portion of the p-type semiconductor region 17 formed along the side surface 16B on the gate electrode 14A side of the recess 16 extends to a region below the sidewall 15A or the gate electrode 14A. On the other hand, the p-type semiconductor region 17 does not extend to the region along the side surface 16 </ b> C on the element isolation region 11 side of the recess 16 by ion implantation from an oblique direction. Thereby, the contact between the p-type semiconductor region 17 and the element isolation region 11 can be prevented.
次に、公知のイオン注入法を用いて、ウェル領域１２の凹部１６の形成位置にｎ型半導体領域１８を形成する（図５Ｃ）。具体的には、レジスト５０の開口部５０Ａにおいて露出している凹部１６の表面に、ｎ型の不純物であるＡｓ（ヒ素）イオンを、例えば加速電圧１０ｋｅＶ、ドーズ量１．０×１０１３／ｃｍ２で注入する。Ａｓ（ヒ素）イオンは、凹部１６の底面１６Ａと、凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む側面全体に注入されるように、例えば、チルト角３０°を維持して回転注入を行うことが好ましい。これにより、ウェル領域１２内において、凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む側面全体に沿ってｎ型半導体領域１８が形成される。 Next, an n-type semiconductor region 18 is formed at the formation position of the recess 16 in the well region 12 using a known ion implantation method (FIG. 5C). Specifically, As (arsenic) ions, which are n-type impurities, are applied to the surface of the recess 16 exposed in the opening 50A of the resist 50, for example, with an acceleration voltage of 10 keV and a dose of 1.0 × 10 13 / cm. Inject at 2 . As (Arsenic) ions are implanted into the entire side surface including the bottom surface 16A of the recess 16, the side surface 16B on the gate electrode 14A side and the side surface 16C on the element isolation region 11 side of the recess 16, for example, a tilt angle of 30 °. It is preferable to perform rotation injection while maintaining the above. As a result, in the well region 12, the n-type semiconductor region 18 is formed along the entire side surface including the bottom surface 16A of the recess 16, the side surface 16B of the recess 16 on the gate electrode 14A side, and the side surface 16C on the element isolation region 11 side. .
ｐ型半導体領域１７は半導体基板１０の深層側に配置され、ｎ型半導体領域１８は半導体基板１０の表層側に配置される。ｐ型半導体領域１７とｎ型半導体領域１８とによって凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿ったｐｎ接合を有するフォトダイオード２０が、ウェル領域１２内に形成される。 The p-type semiconductor region 17 is disposed on the deep layer side of the semiconductor substrate 10, and the n-type semiconductor region 18 is disposed on the surface layer side of the semiconductor substrate 10. A photodiode 20 having a pn junction along the bottom surface 16A of the recess 16 and the side surface 16B of the recess 16 on the gate electrode 14A side is formed in the well region 12 by the p-type semiconductor region 17 and the n-type semiconductor region 18.
次に、フローティングディフュージョンの形成位置に開口部５１Ａを有するレジスト５１を半導体基板１０の表面に形成する。続いて、レジスト５１の開口部５１Ａにおいて露出しているウェル領域１２の表面に、公知のイオン注入法を用いてｐ型のフローティングディフュージョン２１を形成する（図６Ａ）。具体的には、ｐ型の不純物であるＢＦ２（フッ化ホウ素）イオンを、例えば加速電圧２０ｋｅＶ、ドーズ量１．０×１０１５／ｃｍ２で注入する。フローティングディフュージョン２１は、ゲート電極１４Ａを間に挟んでフォトダイオード２０と対向する位置に設けられる。 Next, a resist 51 having an opening 51 </ b> A at the formation position of the floating diffusion is formed on the surface of the semiconductor substrate 10. Subsequently, a p-type floating diffusion 21 is formed on the surface of the well region 12 exposed in the opening 51A of the resist 51 using a known ion implantation method (FIG. 6A). Specifically, BF 2 (boron fluoride) ions, which are p-type impurities, are implanted, for example, at an acceleration voltage of 20 keV and a dose of 1.0 × 10 15 / cm 2 . The floating diffusion 21 is provided at a position facing the photodiode 20 with the gate electrode 14A interposed therebetween.
次に、公知のＣＶＤ法を用いて、半導体基板１０の表面にＳｉＯ２等の絶縁体からなる層間絶縁膜４０を形成する。続いて、層間絶縁膜４０にゲート電極１４Ａおよびフローティングディフュージョン２１にそれぞれ達するコンタクトホールを形成し、これらのコンタクトホールを埋めるように、層間絶縁膜４０の表面に導電膜を形成する。その後、公知のフォトリソグラフィー技術を用いてこの導電膜にパターニングを施すことで、ゲート電極１４Ａに接続された配線４１およびフローティングディフュージョン２１に接続された配線４２を形成する。 Next, an interlayer insulating film 40 made of an insulator such as SiO 2 is formed on the surface of the semiconductor substrate 10 using a known CVD method. Subsequently, contact holes reaching the gate electrode 14A and the floating diffusion 21 are formed in the interlayer insulating film 40, and a conductive film is formed on the surface of the interlayer insulating film 40 so as to fill these contact holes. Thereafter, the conductive film is patterned using a known photolithography technique to form a wiring 41 connected to the gate electrode 14A and a wiring 42 connected to the floating diffusion 21.
なお、上記の説明では、サイドウォール１５Ａの形成後に凹部１６を形成する場合を例示したが、ゲート電極１４Ａの形成後であってサイドウォール１５Ａの形成前に凹部１６を形成してもよい。しかしながら、この場合、サイドウォール１５Ａを構成する絶縁膜１５のエッチングにおいて、凹部１６側（フォトダイオード２０側）とフローティングディフュージョン２１側でエッチングする絶縁膜の量が変わり、サイドウォール１５Ａを形成するときの難易度が高くなるおそれがある。従って、サイドウォール１５Ａの形成後に凹部１６を形成するのが好ましい。 In the above description, the case where the recess 16 is formed after the formation of the sidewall 15A is illustrated, but the recess 16 may be formed after the formation of the gate electrode 14A and before the formation of the sidewall 15A. However, in this case, in the etching of the insulating film 15 constituting the sidewall 15A, the amount of the insulating film etched on the recess 16 side (photodiode 20 side) and the floating diffusion 21 side changes, and the side wall 15A is formed. There is a risk of difficulty. Therefore, it is preferable to form the recess 16 after the formation of the sidewall 15A.
本実施形態に係るＣＭＯＳイメージセンサ１００によれば、フォトダイオード２０は、半導体基板１０（ウェル領域１２）の表面に形成された凹部１６の底面および側面に沿って形成されたｐｎ接合を有する。これにより単一の面に沿って設けられたｐｎ接合を有する従来のフォトダイオードと比較して、面積あたりの電荷量を増大させることができる。すなわち、本実施形態に係るＣＭＯＳイメージセンサ１００によれば、フォトダイオードの形成領域の面積を拡大することなくフォトダイオードにおいて生成される電荷の量を増大させることが可能となる。従って、画素サイズの微細化に伴う画質低下を抑制することが可能となる。 According to the CMOS image sensor 100 according to the present embodiment, the photodiode 20 has a pn junction formed along the bottom and side surfaces of the recess 16 formed in the surface of the semiconductor substrate 10 (well region 12). Thereby, the charge amount per area can be increased as compared with a conventional photodiode having a pn junction provided along a single plane. That is, according to the CMOS image sensor 100 according to the present embodiment, it is possible to increase the amount of charge generated in the photodiode without increasing the area of the photodiode formation region. Accordingly, it is possible to suppress a decrease in image quality due to the reduction in pixel size.
また、凹部１６の深さを１０ｎｍ以上とすることで、フォトダイオード２０において生成される電荷の量を増大させる効果が顕著となり、凹部１６の深さを１００ｎｍ以下とすることで、転送トランジスタ２２による電荷転送の制御性を確保することができる。 In addition, when the depth of the recess 16 is 10 nm or more, the effect of increasing the amount of charge generated in the photodiode 20 becomes significant. When the depth of the recess 16 is 100 nm or less, the transfer transistor 22 Controllability of charge transfer can be ensured.
また、ｐ型半導体領域１７を、凹部１６の素子分離領域１１側の側面１６Ｃに沿った領域に延在させないことにより、ｐ型半導体領域１７と素子分離領域１１との接触による暗電流の増大を防止することができる。 Further, the p-type semiconductor region 17 is not extended to the region along the side surface 16C on the element isolation region 11 side of the recess 16, thereby increasing dark current due to contact between the p-type semiconductor region 17 and the element isolation region 11. Can be prevented.
なお、本実施形態では、ホール転送型のイメージセンサを例示したが、電子転送型のイメージセンサに本発明を適用することも可能である。この場合、イメージセンサを構成する各半導体領域の導電型を適宜変更すればよい。また、本実施形態に係るＣＭＯＳイメージセンサ１００は、表面照射型および裏面照射型の双方に適用することが可能である。 In the present embodiment, the hole transfer type image sensor is exemplified, but the present invention can also be applied to an electronic transfer type image sensor. In this case, what is necessary is just to change suitably the conductivity type of each semiconductor region which comprises an image sensor. In addition, the CMOS image sensor 100 according to the present embodiment can be applied to both the front side illumination type and the back side illumination type.
［第２の実施形態］
図７は、本発明の第２の実施形態に係る半導体装置としてＣＭＯＳイメージセンサ１００Ａの構成を示す断面図である。
[Second Embodiment]
FIG. 7 is a cross-sectional view showing a configuration of a CMOS image sensor 100A as a semiconductor device according to the second embodiment of the present invention.
第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａは、半導体基板１０（ウェル領域１２）の表面に複数の凹部１６を含む凹凸構造が形成され、フォトダイオード２０Ａが、複数の凹部１６の各々の底面および側面に沿ったｐｎ接合を有する点が、上記の第１の実施形態に係るイメージセンサ１００と異なる。すなわち、フォトダイオード２０Ａは、複数の凹部１６の各々の底面および側面に沿って設けられたｐ型半導体領域１７およびｎ型半導体領域１８を含んで構成されている。複数の凹部１６は、上面からみた場合に、例えば、ストライプ状のパターンで形成されていてもよく、円形また多角形の島状のパターンで形成されていてもよい。ｐ型半導体領域１７は、第１の実施形態の場合と同様、素子分離領域１１と隣接する側面には、延在していないことが好ましい。
このように、半導体基板１０（ウェル領域１２）の表面に形成された凹凸構造に沿ってｐｎ接合を形成する場合には、ｐ型半導体領域１７およびｎ型半導体領域１８を形成するためのイオン注入を、凸部の影となる部分が生じることを考慮して、以下のように行ってもよい。すなわち、ｐ型半導体領域１７を形成する場合には、はじめに、チルト角０°で（すなわち、イオンビームの方向が半導体基板１０の主面に対して９０°となるように）イオン注入を行うことで凹部１６の底面および凸部の上面にｐ型半導体領域を形成し、その後、例えば、チルト角３０°とする斜め方向からのイオン注入を行うことで凹部１６の側面にｐ型半導体領域を形成してもよい。ｎ型半導体領域１８を形成する場合にも同様に、はじめに、チルト角０°でイオン注入を行うことで凹部１６の底面および凸部の上面にｎ型半導体領域を形成し、その後、例えば、チルト角３０°を維持する回転注入によってイオン注入を行うことで凹部１６の側面にｎ型半導体領域を形成してもよい。また、第１の実施形態と同様、フォトダイオード２０は、サイドウォール１５Ａまたはゲート電極１４Ａと部分的にオーバラップしていてもよい。すなわち、フォトダイオード２０の、ゲート電極１４Ａ側の端部が、サイドウォール１５Ａまたはゲート電極１４Ａの下方領域まで延在していてもよい。このように構成することで、転送トランジスタ２２によるフォトダイオード２０からフローティングディフュージョン２１への電荷転送の、ゲート電極１４Ａに印加する電圧（ゲート電圧）による制御性を高めることができる。
In the CMOS image sensor 100A according to the second embodiment, a concavo-convex structure including a plurality of recesses 16 is formed on the surface of the semiconductor substrate 10 (well region 12), and the photodiode 20A includes the bottom surface of each of the plurality of recesses 16 and The image sensor 100 according to the first embodiment is different in that it has a pn junction along the side surface. That is, the photodiode 20 </ b> A includes a p-type semiconductor region 17 and an n-type semiconductor region 18 provided along the bottom and side surfaces of each of the plurality of recesses 16. When viewed from above, the plurality of recesses 16 may be formed in a striped pattern, for example, or may be formed in a circular or polygonal island pattern. As in the case of the first embodiment, the p-type semiconductor region 17 preferably does not extend on the side surface adjacent to the element isolation region 11.
Thus, when forming a pn junction along the concavo-convex structure formed on the surface of the semiconductor substrate 10 (well region 12), ion implantation for forming the p-type semiconductor region 17 and the n-type semiconductor region 18 is performed. In consideration of the occurrence of a shadowed portion of the convex portion, the following may be performed. That is, when the p-type semiconductor region 17 is formed, first, ion implantation is performed at a tilt angle of 0 ° (ie, the direction of the ion beam is 90 ° with respect to the main surface of the semiconductor substrate 10). Then, a p-type semiconductor region is formed on the bottom surface of the concave portion 16 and the upper surface of the convex portion, and then the p-type semiconductor region is formed on the side surface of the concave portion 16 by, for example, ion implantation from an oblique direction with a tilt angle of 30 ° May be. Similarly, when the n-type semiconductor region 18 is formed, first, ion implantation is performed at a tilt angle of 0 ° to form the n-type semiconductor region on the bottom surface of the concave portion 16 and the top surface of the convex portion. An n-type semiconductor region may be formed on the side surface of the recess 16 by performing ion implantation by rotational implantation maintaining an angle of 30 °. As in the first embodiment, the photodiode 20 may partially overlap the sidewall 15A or the gate electrode 14A. That is, the end portion of the photodiode 20 on the gate electrode 14A side may extend to a region below the sidewall 15A or the gate electrode 14A. With this configuration, the controllability of the charge transfer from the photodiode 20 to the floating diffusion 21 by the transfer transistor 22 by the voltage (gate voltage) applied to the gate electrode 14A can be improved.
本実施形態に係るＣＭＯＳイメージセンサ１００Ａによれば、フォトダイオードのｐｎ接合の面積を、第１の実施形態に係るＣＭＯＳイメージセンサ１００よりも大きくすることができるので、電荷量を増大させる効果を更に促進することができる。 According to the CMOS image sensor 100A according to the present embodiment, since the area of the pn junction of the photodiode can be made larger than that of the CMOS image sensor 100 according to the first embodiment, the effect of increasing the charge amount can be further increased. Can be promoted.
１０ 半導体基板
１１ 素子分離領域
１４Ａ ゲート電極
１６ 凹部
１７ ｐ型半導体領域
１８ ｎ型半導体領域
２０、２０Ａ フォトダイオード
２１ フローティングディフュージョン
１００、１００Ａ ＣＭＯＳイメージセンサ
DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Element isolation region 14A Gate electrode 16 Recess 17 P-type semiconductor region 18 N-type semiconductor region 20, 20A Photodiode 21 Floating diffusion 100, 100A CMOS image sensor
Claims (12)
前記半導体基板の表面において前記フォトダイオードに隣接して設けられたゲート電極と、
を含む半導体装置。 A photodiode having a pn junction formed along a bottom surface and a side surface of the recess of the semiconductor substrate provided with a recess on the surface;
A gate electrode provided adjacent to the photodiode on the surface of the semiconductor substrate;
A semiconductor device including:
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a floating diffusion provided adjacent to the gate electrode inside the semiconductor substrate.
前記ｐｎ接合は、前記凹部の底面および前記凹部の前記素子分離領域側の側面以外の側面に沿って形成されている
請求項１または請求項２に記載の半導体装置。 An element isolation region provided adjacent to the recess in the semiconductor substrate;
The semiconductor device according to claim 1, wherein the pn junction is formed along a side surface other than a bottom surface of the recess and a side surface of the recess on the element isolation region side.
前記フォトダイオードの前記凹部の側面に沿って形成された部分が前記ゲート電極または前記サイドウォールの下方領域まで延在している
請求項１から請求項３のいずれか１項に記載の半導体装置。 A sidewall covering the side surface of the gate electrode;
4. The semiconductor device according to claim 1, wherein a portion of the photodiode formed along a side surface of the recess extends to a region below the gate electrode or the sidewall.
前記半導体基板の深層側において前記凹部の底面および前記凹部の前記ゲート電極側の側面に沿って設けられた第１の導電型の第１の半導体領域と、
前記半導体基板の表層側において前記凹部の底面および前記凹部の側面に沿って設けられた前記第１の導電型とは異なる第２の導電型の第２の半導体領域と、
を含む
請求項１から請求項３のいずれか１項に記載の半導体装置。 The photodiode is
A first semiconductor region of a first conductivity type provided along the bottom surface of the recess and the side surface of the recess on the gate electrode side on the deep layer side of the semiconductor substrate;
A second semiconductor region of a second conductivity type different from the first conductivity type provided along the bottom surface of the recess and the side surface of the recess on the surface layer side of the semiconductor substrate;
The semiconductor device according to any one of claims 1 to 3.
請求項５に記載の半導体装置。 The semiconductor device according to claim 5, wherein the photodiode is provided inside a well of the second conductivity type provided on a semiconductor substrate.
前記半導体基板の表面において前記フォトダイオードに隣接して設けられたゲート電極と、
を含む半導体装置。 A photodiode having a pn junction formed along the bottom and side surfaces of each of the plurality of recesses of the semiconductor substrate having a plurality of recesses on the surface;
A gate electrode provided adjacent to the photodiode on the surface of the semiconductor substrate;
A semiconductor device including:
前記半導体基板の表面に前記ゲート電極に隣接する凹部を形成する工程と、
前記凹部の底面および前記凹部の側面に沿ったｐｎ接合を有するフォトダイオードを形成する工程と、
を含む
半導体装置の製造方法。 Forming a gate electrode on the surface of the semiconductor substrate;
Forming a recess adjacent to the gate electrode on the surface of the semiconductor substrate;
Forming a photodiode having a pn junction along a bottom surface of the recess and a side surface of the recess;
A method for manufacturing a semiconductor device.
請求項８に記載の製造方法。 The manufacturing method according to claim 8, further comprising forming a floating diffusion adjacent to the gate electrode inside the semiconductor substrate.
前記フォトダイオードを形成する工程において、前記凹部の底面および前記凹部の前記素子分離領域側の側面以外の側面に沿って前記ｐｎ接合を形成する
請求項８または請求項９に記載の製造方法。 Forming a device isolation region adjacent to the recess in the semiconductor substrate;
10. The manufacturing method according to claim 8, wherein in the step of forming the photodiode, the pn junction is formed along a side surface other than a bottom surface of the recess and a side surface of the recess on the element isolation region side.
前記半導体基板の深層側に前記凹部の底面および前記凹部の前記ゲート電極側の側面に沿って第１の導電型の第１の半導体領域を形成する工程と、
前記半導体基板の表層側に前記凹部の底面および前記凹部の側面に沿って前記第１の導電型とは異なる第２の導電型の第２の半導体領域を形成する工程と、
を含む
請求項８から請求項１０のいずれか１項に記載の製造方法。 The step of forming the photodiode includes
Forming a first semiconductor region of a first conductivity type on a deep layer side of the semiconductor substrate along a bottom surface of the recess and a side surface of the recess on the gate electrode side;
Forming a second semiconductor region of a second conductivity type different from the first conductivity type along a bottom surface of the recess and a side surface of the recess on a surface layer side of the semiconductor substrate;
The manufacturing method according to any one of claims 8 to 10.
請求項１１に記載の製造方法。 The manufacturing method according to claim 11, wherein in the step of forming the first semiconductor region, impurity ions are irradiated from an oblique direction with respect to a bottom surface of the recess.
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