JP2017129746A - Liquid crystal display device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To reduce an area and a power consumption per pixel, while shortening the time required for switching a liquid crystal display.SOLUTION: A first SRAM cell 111 holds input data. A second SRAM cell 116 is constituted of a transistor high in resistance to a high voltage than the first SRAM cell 111, and is a memory cell of an SRAM type holding the data transferred from the first SRAM cell 111. A liquid crystal pixel 119 performs a liquid crystal display based on the data held by a second SRAM cell 116. MOS transistors 120 and 121 block between the first SRAM cell 111 and the second SRAM cell 116 in a first period in which the input of the data to the liquid crystal display and the first SRAM cell 111 by the liquid crystal pixel 119 is performed, and connects between the first SRAM 111 and the second SRAM 116 in a second period in which a transfer of the data from the first SRAM cell 111 to the second SRAM cell 116 is performed .SELECTED DRAWING: Figure 1

Description

本発明は、液晶表示装置に関する。   The present invention relates to a liquid crystal display device.

従来、ＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）などの空間光変調器によって変調した信号光を光情報記録媒体に照射してホログラムを形成することで情報信号を記録するホログラフィックメモリが知られている。空間光変調器には、たとえば液晶セルを用いた液晶表示装置が用いられる。液晶表示装置において、液晶セルの駆動にはある程度の高電圧を要するため、液晶セルを駆動する画素回路には、高電圧の駆動信号を液晶セルへ出力可能な構成が求められる。   2. Description of the Related Art Conventionally, there is known a holographic memory that records an information signal by irradiating an optical information recording medium with signal light modulated by a spatial light modulator such as LCOS (Liquid Crystal On Silicon) to form an hologram. As the spatial light modulator, for example, a liquid crystal display device using a liquid crystal cell is used. In a liquid crystal display device, driving a liquid crystal cell requires a certain amount of high voltage. Therefore, a pixel circuit that drives the liquid crystal cell is required to have a configuration capable of outputting a high voltage drive signal to the liquid crystal cell.

また、たとえば液晶画素として用いられるＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ：強誘電性液晶）は反転電流が多く、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では画素データを保持できない。このため、液晶表示装置にはメモリセルとしてたとえばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルが用いられる。   Further, for example, FLC (Ferroelectric Liquid Crystal) used as a liquid crystal pixel has a large inversion current, and DRAM (Dynamic Random Access Memory) cannot hold pixel data. Therefore, for example, an SRAM (Static Random Access Memory) cell is used as a memory cell in the liquid crystal display device.

また、画素ごとに２個のメモリセルを用いて表示の切り替えに要する時間を短縮するダブルバッファの構成が知られている。また、ピクセルにマスタラッチとスレーブラッチを用いる構成が知られている（たとえば、下記特許文献１参照。）。   In addition, a double buffer configuration is known in which two memory cells are used for each pixel to reduce the time required for display switching. Further, a configuration using a master latch and a slave latch for a pixel is known (for example, see Patent Document 1 below).

特表２００１−５２３８４７号公報（図２）JP-T-2001-523847 (FIG. 2)

しかしながら、上述した従来技術では、液晶表示の切り替えに要する時間を短縮するために２個のＳＲＡＭセルを用いたダブルバッファの構成とすると、各ＳＲＡＭセルに高耐圧素子を用いることになり、１画素あたりの面積が大きくなるという問題がある。また、たとえばビット線の電圧振幅が大きくなるため、ビット線の充放電により消費電力が大きくなるという問題がある。   However, in the above-described prior art, if a double buffer configuration using two SRAM cells is used to shorten the time required for switching the liquid crystal display, a high voltage element is used for each SRAM cell. There is a problem that the area per area becomes large. Further, for example, since the voltage amplitude of the bit line increases, there is a problem that power consumption increases due to charging / discharging of the bit line.

本発明は、上述した従来技術による問題点を解消するため、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる液晶表示装置を提供することを目的とする。   The present invention provides a liquid crystal display device that can reduce the area and power consumption per pixel while shortening the time required for switching the liquid crystal display in order to solve the above-described problems caused by the prior art. With the goal.

上述した課題を解決し、目的を達成するため、本発明にかかる液晶表示装置は、入力されたデータを保持する第１メモリセルと、前記第１メモリセルよりも高電圧への耐性が高いトランジスタにより構成され、前記第１メモリセルから転送されたデータを保持するＳＲＡＭ型の第２メモリセルと、前記第２メモリセルが保持するデータに基づく液晶表示を行う液晶画素と、前記液晶画素による液晶表示および前記第１メモリセルへのデータの入力が行われる第１期間において前記第１メモリセルと前記第２メモリセルとの間を遮断し、前記第１メモリセルから前記第２メモリセルへのデータの転送が行われる第２期間において前記第１メモリセルと前記第２メモリセルとの間を接続するスイッチと、を備える。   In order to solve the above-described problems and achieve the object, a liquid crystal display device according to the present invention includes a first memory cell that holds input data, and a transistor that has higher resistance to a higher voltage than the first memory cell. An SRAM type second memory cell that holds data transferred from the first memory cell, a liquid crystal pixel that performs liquid crystal display based on the data held by the second memory cell, and a liquid crystal formed by the liquid crystal pixel In the first period in which display and data input to the first memory cell are performed, the first memory cell and the second memory cell are disconnected from each other, and the first memory cell to the second memory cell And a switch for connecting between the first memory cell and the second memory cell in a second period in which data is transferred.

これにより、ダブルバッファの構成によって液晶表示の切り替えに要する時間を短縮することができる。また、第２メモリセルから高電圧の信号により液晶画素を駆動しつつ、第１メモリセルに印加される最大電圧を低くし、第１メモリセルに小型の素子を用いることが可能になる。   Thereby, the time required for switching the liquid crystal display can be shortened by the configuration of the double buffer. In addition, while driving the liquid crystal pixel with a high voltage signal from the second memory cell, the maximum voltage applied to the first memory cell can be lowered, and a small element can be used for the first memory cell.

本発明の一側面によれば、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができるという効果を奏する。   According to one aspect of the present invention, it is possible to reduce the area per pixel and the power consumption while shortening the time required for switching the liquid crystal display.

図１は、実施の形態１にかかる液晶表示回路の一例を示す図（その１）である。FIG. 1 is a first diagram illustrating an example of a liquid crystal display circuit according to the first embodiment. 図２は、実施の形態１にかかる液晶表示回路の一例を示す図（その２）である。FIG. 2 is a second diagram illustrating an example of the liquid crystal display circuit according to the first embodiment. 図３は、実施の形態１にかかる液晶表示回路を適用した液晶表示装置の一例を示す図である。FIG. 3 is a diagram illustrating an example of a liquid crystal display device to which the liquid crystal display circuit according to the first embodiment is applied. 図４は、実施の形態１にかかる液晶表示装置の動作タイミングの一例を示す図である。FIG. 4 is a diagram illustrating an example of operation timing of the liquid crystal display device according to the first embodiment. 図５は、実施の形態１にかかる液晶表示回路の他の例を示す図である。FIG. 5 is a diagram illustrating another example of the liquid crystal display circuit according to the first embodiment. 図６は、実施の形態２にかかる液晶表示回路の一例を示す図である。FIG. 6 is a diagram of an example of the liquid crystal display circuit according to the second embodiment. 図７は、実施の形態２にかかる液晶表示回路の他の例を示す図である。FIG. 7 is a diagram illustrating another example of the liquid crystal display circuit according to the second embodiment. 図８は、実施の形態２にかかる液晶表示回路のさらに他の例を示す図である。FIG. 8 is a diagram illustrating still another example of the liquid crystal display circuit according to the second embodiment. 図９は、実施の形態３にかかる液晶表示回路の一例を示す図である。FIG. 9 is a diagram of an example of the liquid crystal display circuit according to the third embodiment. 図１０は、実施の形態４にかかる液晶表示回路の一例を示す図である。FIG. 10 is a diagram of an example of the liquid crystal display circuit according to the fourth embodiment. 図１１は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの一例を示す図である。FIG. 11 is a diagram illustrating an example of the second SRAM cell of the liquid crystal display circuit according to each embodiment. 図１２は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの他の例を示す図である。FIG. 12 is a diagram illustrating another example of the second SRAM cell of the liquid crystal display circuit according to each embodiment.

以下に添付図面を参照して、本発明にかかる液晶表示装置の実施の形態を詳細に説明する。   Embodiments of a liquid crystal display device according to the present invention will be described below in detail with reference to the accompanying drawings.

（実施の形態１）
（実施の形態１にかかる液晶表示回路の一例）
図１および図２は、実施の形態１にかかる液晶表示回路の一例を示す図である。図１，図２に示すように、実施の形態１にかかる液晶表示回路１００は、複数の画素回路１１０と、制御回路１３０と、を備える。また、液晶表示回路１００は、液晶セルを用いた各画素を駆動することにより画像を表示する回路である。また、液晶表示回路１００は、画素回路１１０のそれぞれに設けられた第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６を用いて画像を表示するダブルバッファの構成である。 (Embodiment 1)
(Example of Liquid Crystal Display Circuit According to Embodiment 1)
FIG. 1 and FIG. 2 are diagrams illustrating an example of the liquid crystal display circuit according to the first embodiment. As shown in FIGS. 1 and 2, the liquid crystal display circuit 100 according to the first embodiment includes a plurality of pixel circuits 110 and a control circuit 130. The liquid crystal display circuit 100 is a circuit that displays an image by driving each pixel using a liquid crystal cell. The liquid crystal display circuit 100 has a double buffer configuration for displaying an image using the first SRAM cell 111 and the second SRAM cell 116 provided in each of the pixel circuits 110.

図１は、液晶表示回路１００が第１ＳＲＡＭセル１１１へのデータの入力および第２ＳＲＡＭセル１１６のデータの表示を行う第１期間の状態を示している。図２は、液晶表示回路１００が第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータの転送を行う第２期間の状態を示している。液晶表示回路１００は、図１に示す第１期間の状態と、図２に示す第２期間の状態と、を交互に切り替えながら動作する（たとえば図４参照）。   FIG. 1 shows a state in a first period in which the liquid crystal display circuit 100 inputs data to the first SRAM cell 111 and displays data in the second SRAM cell 116. FIG. 2 shows a state in the second period in which the liquid crystal display circuit 100 transfers data from the first SRAM cell 111 to the second SRAM cell 116. The liquid crystal display circuit 100 operates while alternately switching between the state of the first period shown in FIG. 1 and the state of the second period shown in FIG. 2 (see, for example, FIG. 4).

画素回路１１０は、液晶表示回路１００における表示画面の画素ごとに設けられた回路である。図１，図２においては画素ごとに設けられた画素回路１１０のうちの１つの画素回路１１０の構成について説明するが、画素ごとに設けられた画素回路１１０のうちの他の画素回路１１０の構成についても同様である。画素回路１１０は、第１ＳＲＡＭセル１１１と、第２ＳＲＡＭセル１１６と、液晶画素１１９と、ＭＯＳトランジスタ１２０，１２１と、を備える。   The pixel circuit 110 is a circuit provided for each pixel of the display screen in the liquid crystal display circuit 100. 1 and 2, the configuration of one pixel circuit 110 among the pixel circuits 110 provided for each pixel will be described. However, the configuration of another pixel circuit 110 among the pixel circuits 110 provided for each pixel is described. The same applies to. The pixel circuit 110 includes a first SRAM cell 111, a second SRAM cell 116, a liquid crystal pixel 119, and MOS transistors 120 and 121.

第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６のそれぞれは、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型のＳＲＡＭセルである。このようなＳＲＡＭセルは、たとえば完全ＣＭＯＳ型のＳＲＡＭセルや、フルＣＭＯＳ型のＳＲＡＭセルと呼ばれる場合もある。   Each of first SRAM cell 111 and second SRAM cell 116 is, for example, a CMOS (Complementary Metal-Oxide-Semiconductor) type SRAM cell. Such an SRAM cell may be called, for example, a complete CMOS type SRAM cell or a full CMOS type SRAM cell.

第１ＳＲＡＭセル１１１は、第１期間（図１参照）において、画素回路１１０の外部の回路から、ビット線（ｂｉｔ）および反転ビット線（／ｂｉｔ）からなる入力回路を介して表示用のデータが入力される第１メモリセルである。外部の回路は、たとえば図３に示す周辺回路３３０である。第１ＳＲＡＭセル１１１に保持されたデータは、次の第２期間（図２参照）において第２ＳＲＡＭセル１１６へ転送される。   The first SRAM cell 111 receives display data from a circuit external to the pixel circuit 110 via an input circuit including a bit line (bit) and an inverted bit line (/ bit) in the first period (see FIG. 1). This is the first memory cell to be input. The external circuit is, for example, a peripheral circuit 330 shown in FIG. The data held in the first SRAM cell 111 is transferred to the second SRAM cell 116 in the next second period (see FIG. 2).

第１ＳＲＡＭセル１１１は、インバータ１１２，１１３およびＭＯＳトランジスタ１１４，１１５（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ）によって構成されている。インバータ１１２，１１３のそれぞれは、たとえば２個のＭＯＳトランジスタにより構成される。インバータ１１２の入力はインバータ１１３の出力と接続されている。インバータ１１２の出力はインバータ１１３の入力と接続されている。   The first SRAM cell 111 includes inverters 112 and 113 and MOS transistors 114 and 115 (Metal-Oxide-Semiconductor transistors). Each of inverters 112 and 113 is constituted by, for example, two MOS transistors. The input of the inverter 112 is connected to the output of the inverter 113. The output of the inverter 112 is connected to the input of the inverter 113.

ラッチノードＡは、インバータ１１３の出力であり、インバータ１１２の入力である。ラッチノードＢは、インバータ１１２の出力であり、インバータ１１３の入力である。ＭＯＳトランジスタ１１４，１１５は選択用トランジスタとして用いられる。   The latch node A is an output of the inverter 113 and an input of the inverter 112. The latch node B is an output of the inverter 112 and an input of the inverter 113. MOS transistors 114 and 115 are used as selection transistors.

対になったビット線（ｂｉｔ）および反転ビット線（／ｂｉｔ）は、互いに逆の論理状態（たとえば“Ｈ”および“Ｌ”）となる各ビット線である。“Ｈ”は、“Ｌ”よりも高い電圧である。“Ｌ”は、“Ｈ”よりも低い電圧である。たとえば“Ｈ”および“Ｌ”は互いに極性が異なる各信号である。   The paired bit line (bit) and inverted bit line (/ bit) are bit lines that are in opposite logic states (for example, “H” and “L”). “H” is a voltage higher than “L”. “L” is a voltage lower than “H”. For example, “H” and “L” are signals having different polarities.

ラッチノードＡが“Ｈ”の場合にはインバータ１１２によってラッチノードＢに“Ｌ”が出力される。これにより、インバータ１１３はラッチノードＡを元の“Ｈ”に保つ。一方、ラッチノードＡが“Ｌ”の場合にはインバータ１１２によってラッチノードＢに“Ｈ”が出力される。これにより、インバータ１１３はラッチノードＡを元の“Ｌ”に保つ。   When the latch node A is “H”, the inverter 112 outputs “L” to the latch node B. As a result, the inverter 113 keeps the latch node A at the original “H”. On the other hand, when the latch node A is “L”, the inverter 112 outputs “H” to the latch node B. As a result, the inverter 113 keeps the latch node A at the original “L” level.

第１ＳＲＡＭセル１１１に“Ｈ”を書き込むには、ワード線（ｗｏｒｄ ｌｉｎｅ）を“Ｈ”にすることによりＭＯＳトランジスタ１１４，１１５のゲートを開いた状態（オンにした状態）でビット線（ｂｉｔ）を“Ｈ”にする。これにより、反転ビット線（／ｂｉｔ）は“Ｌ”となり、ラッチノードＢは“Ｌ”、ラッチノードＡは“Ｈ”となる。   In order to write “H” to the first SRAM cell 111, the word line is set to “H” to open the gates of the MOS transistors 114 and 115 (turned on) and the bit line (bit). Is set to “H”. As a result, the inverted bit line (/ bit) becomes “L”, the latch node B becomes “L”, and the latch node A becomes “H”.

逆に、第１ＳＲＡＭセル１１１に“Ｌ”を書き込むには、ワード線を“Ｈ”にすることによりＭＯＳトランジスタ１１４，１１５のゲートを開いた状態でビット線（ｂｉｔ）を“Ｌ”にする。これにより、反転ビット線（／ｂｉｔ）は“Ｈ”となり、ラッチノードＢは“Ｈ”、ラッチノードＡは“Ｌ”となる。   Conversely, to write “L” to the first SRAM cell 111, the bit line is set to “L” while the gates of the MOS transistors 114 and 115 are opened by setting the word line to “H”. As a result, the inverted bit line (/ bit) becomes “H”, the latch node B becomes “H”, and the latch node A becomes “L”.

第１ＳＲＡＭセル１１１に値を書き込んだ後は、ワード線を“Ｌ”にすることによりＭＯＳトランジスタ１１４，１１５のゲートを閉じた状態（オフにした状態）とする。これにより、書き込まれた値がフリップフロップにより安定して保持される。   After the value is written in the first SRAM cell 111, the gates of the MOS transistors 114 and 115 are closed (turned off) by setting the word line to “L”. Thereby, the written value is stably held by the flip-flop.

第２ＳＲＡＭセル１１６は、第２期間（図２参照）において、第１ＳＲＡＭセル１１１から転送されたデータを保持する第２メモリセルである。また、第２ＳＲＡＭセル１１６は、液晶画素１１９と直接接続されている。第２ＳＲＡＭセル１１６が保持するデータは、次の第１期間（図１参照）において液晶画素１１９により表示される。   The second SRAM cell 116 is a second memory cell that holds data transferred from the first SRAM cell 111 in the second period (see FIG. 2). The second SRAM cell 116 is directly connected to the liquid crystal pixel 119. The data held in the second SRAM cell 116 is displayed by the liquid crystal pixel 119 in the next first period (see FIG. 1).

第２ＳＲＡＭセル１１６は、インバータ１１７，１１８によって構成されている。インバータ１１７，１１８のそれぞれは、たとえば２個のＭＯＳトランジスタにより構成される。インバータ１１７の入力はインバータ１１８の出力と接続されている。インバータ１１７の出力はインバータ１１８の入力と接続されている。   The second SRAM cell 116 is composed of inverters 117 and 118. Each of inverters 117 and 118 is formed of, for example, two MOS transistors. The input of the inverter 117 is connected to the output of the inverter 118. The output of the inverter 117 is connected to the input of the inverter 118.

ラッチノードＣは、インバータ１１８の出力であり、インバータ１１７の入力である。ラッチノードＤは、インバータ１１７の出力であり、インバータ１１８の入力である。液晶表示回路１００においては、ＭＯＳトランジスタ１２０，１２１が第２ＳＲＡＭセル１１６の選択用トランジスタとなる。   The latch node C is an output of the inverter 118 and an input of the inverter 117. The latch node D is an output of the inverter 117 and an input of the inverter 118. In the liquid crystal display circuit 100, the MOS transistors 120 and 121 are the selection transistors of the second SRAM cell 116.

ラッチノードＣが“Ｈ”の場合にはインバータ１１７によりラッチノードＤに“Ｌ”が出力される。これにより、インバータ１１８はラッチノードＣを元の“Ｈ”に保つ。一方、ラッチノードＣが“Ｌ”の場合にはインバータ１１７によりラッチノードＤに“Ｈ”が出力される。これにより、インバータ１１８はラッチノードＣを元の“Ｌ”に保つ。   When the latch node C is “H”, the inverter 117 outputs “L” to the latch node D. As a result, the inverter 118 keeps the latch node C at the original “H” level. On the other hand, when the latch node C is “L”, the inverter 117 outputs “H” to the latch node D. As a result, the inverter 118 keeps the latch node C at the original “L” level.

ＭＯＳトランジスタ１２０，１２１は、第１ＳＲＡＭセル１１１の出力部と、第２ＳＲＡＭセル１１６の入力部と、の間に設けられた転送素子である。ＭＯＳトランジスタ１２０は、ラッチノードＡとラッチノードＣとの間に設けられている。ＭＯＳトランジスタ１２１は、ラッチノードＢとラッチノードＤとの間に設けられている。ＭＯＳトランジスタ１２０，１２１の各ゲートは制御回路１３０のスイッチ１３１の出力に接続されている。   The MOS transistors 120 and 121 are transfer elements provided between the output part of the first SRAM cell 111 and the input part of the second SRAM cell 116. The MOS transistor 120 is provided between the latch node A and the latch node C. The MOS transistor 121 is provided between the latch node B and the latch node D. The gates of the MOS transistors 120 and 121 are connected to the output of the switch 131 of the control circuit 130.

第１ＳＲＡＭセル１１１のデータを第２ＳＲＡＭセル１１６へ転送する第２期間（図２参照）においては、ＭＯＳトランジスタ１２０，１２１のゲート電圧を“Ｈ”にすることによりＭＯＳトランジスタ１２０，１２１のゲートを開いた状態（オンにした状態）とする。これにより、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が接続され、第１ＳＲＡＭセル１１１に保持されたデータが第２ＳＲＡＭセル１１６へ転送される。ＭＯＳトランジスタ１２０，１２１のゲート電圧の“Ｈ”は、図１に示す例では後述する電圧ＶDDHである。ただし、ＭＯＳトランジスタ１２０，１２１のゲート電圧の“Ｈ”は、電圧ＶDDHに限らず、ＭＯＳトランジスタ１２０，１２１をオンにすることができる電圧であればよい。 In the second period (see FIG. 2) in which the data of the first SRAM cell 111 is transferred to the second SRAM cell 116, the gates of the MOS transistors 120 and 121 are opened by setting the gate voltages of the MOS transistors 120 and 121 to “H”. State (turned on). As a result, the first SRAM cell 111 and the second SRAM cell 116 are connected to each other, and the data held in the first SRAM cell 111 is transferred to the second SRAM cell 116. “H” of the gate voltages of the MOS transistors 120 and 121 is a voltage V DDH described later in the example shown in FIG. However, the gate voltage “H” of the MOS transistors 120 and 121 is not limited to the voltage V DDH and may be any voltage that can turn on the MOS transistors 120 and 121.

第２期間において第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へデータを転送した後は、第１ＳＲＡＭセル１１１へのデータの入力および第２ＳＲＡＭセル１１６のデータの表示を行う第１期間へ移行する。第１期間においては、ＭＯＳトランジスタ１２０，１２１のゲート電圧を“Ｌ”（たとえば０［Ｖ］）にすることによりＭＯＳトランジスタ１２０，１２１のゲートを閉じた状態（オフにした状態）とする。これにより、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が遮断され、第２ＳＲＡＭセル１１６へ転送された値がフリップフロップにより安定して保持される。また、第１ＳＲＡＭセル１１１に対して新たなデータを書き込むことが可能になる。   After data is transferred from the first SRAM cell 111 to the second SRAM cell 116 in the second period, the process proceeds to the first period in which data is input to the first SRAM cell 111 and data is displayed in the second SRAM cell 116. In the first period, the gate voltages of the MOS transistors 120 and 121 are set to “L” (for example, 0 [V]) so that the gates of the MOS transistors 120 and 121 are closed (turned off). Thereby, the first SRAM cell 111 and the second SRAM cell 116 are disconnected from each other, and the value transferred to the second SRAM cell 116 is stably held by the flip-flop. Also, new data can be written to the first SRAM cell 111.

液晶画素１１９は、インバータ１１８の出力とインバータ１１７の入力との間（ラッチノードＣ）に接続されている。第２ＳＲＡＭセル１１６に書き込まれた値は、駆動信号として、液晶画素１１９へ出力される。液晶画素１１９は、第２ＳＲＡＭセル１１６から出力された駆動信号に応じた表示を行う。この駆動信号の電圧は、第１期間においてインバータ１１７，１１８のトランジスタのソースに接続される電圧源の電圧ＶDDHとなる。電圧ＶDDHは、液晶画素１１９における液晶駆動に要する高電圧である。液晶画素１１９は、一例としてはＦＬＣ（強誘電性液晶）により実現することができる。 The liquid crystal pixel 119 is connected between the output of the inverter 118 and the input of the inverter 117 (latch node C). The value written in the second SRAM cell 116 is output to the liquid crystal pixel 119 as a drive signal. The liquid crystal pixel 119 performs display according to the drive signal output from the second SRAM cell 116. The voltage of this drive signal becomes the voltage V DDH of the voltage source connected to the sources of the transistors of the inverters 117 and 118 in the first period. The voltage V DDH is a high voltage required for liquid crystal driving in the liquid crystal pixel 119. As an example, the liquid crystal pixel 119 can be realized by FLC (ferroelectric liquid crystal).

次に、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６などに用いられる素子について説明する。第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１には、高電圧への耐性（劣化耐性や破壊耐性）が比較的高いトランジスタを用いる。また、第１ＳＲＡＭセル１１１には、高電圧への耐性（破壊耐性）が第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１より低いトランジスタを用いる。トランジスタの高電圧への耐性は、たとえばゲート酸化膜厚やウェルなどの濃度といった素子構造や、ゲートの幅などの設計によって調整することができる。   Next, elements used for the first SRAM cell 111 and the second SRAM cell 116 will be described. As the transistors and the MOS transistors 120 and 121 constituting the second SRAM cell 116, transistors having a relatively high resistance to high voltage (deterioration resistance and breakdown resistance) are used. The first SRAM cell 111 uses a transistor having a high voltage resistance (destructive resistance) lower than those of the transistors constituting the second SRAM cell 116 and the MOS transistors 120 and 121. The resistance of a transistor to a high voltage can be adjusted by, for example, an element structure such as a gate oxide film thickness or a well concentration, or a design such as a gate width.

たとえば、第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１は、液晶画素１１９へ出力される駆動信号の最大の電圧ＶDDHに十分に耐えられる高耐圧素子とする。これにより、駆動信号の最大の電圧ＶDDHによる第２ＳＲＡＭセル１１６およびＭＯＳトランジスタ１２０，１２１の破壊を回避しつつ、液晶画素１１９へ出力される駆動信号は、電圧ＶDDHとＧＮＤ（０［Ｖ］）との間をスイングする高電圧の信号とすることができる。 For example, the transistors and MOS transistors 120 and 121 constituting the second SRAM cell 116 are high breakdown voltage elements that can sufficiently withstand the maximum voltage V DDH of the drive signal output to the liquid crystal pixel 119. As a result, while avoiding the destruction of the second SRAM cell 116 and the MOS transistors 120 and 121 due to the maximum voltage V DDH of the drive signal, the drive signal output to the liquid crystal pixel 119 has the voltages V DDH and GND (0 [V]). ) Can be a high voltage signal that swings between.

また、たとえば第２ＳＲＡＭセル１１６と液晶画素１１９との間にレベル変換回路などを設けなくても、液晶画素１１９を第２ＳＲＡＭセル１１６から電圧ＶDDHで直接駆動することが可能になる。このため、たとえば液晶表示回路１００の小型化を図ることができる。また、液晶表示回路１００の消費電力の増加を抑えることができる。 Further, for example, the liquid crystal pixel 119 can be directly driven from the second SRAM cell 116 with the voltage V DDH without providing a level conversion circuit or the like between the second SRAM cell 116 and the liquid crystal pixel 119. For this reason, for example, the liquid crystal display circuit 100 can be downsized. In addition, an increase in power consumption of the liquid crystal display circuit 100 can be suppressed.

一方、第１ＳＲＡＭセル１１１を構成するトランジスタは、液晶画素１１９へ出力される駆動信号の最大の電圧ＶDDHに十分に耐えられないが小型の標準耐圧素子とする。これにより、第１ＳＲＡＭセル１１１を構成するトランジスタは、第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１よりも小型の素子によって実現することが可能になる。このため、たとえば第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６を構成する各トランジスタの全てに高耐圧素子を用いる場合に比べて高耐圧素子の数を少なくし、画素回路１１０を小型化することができる。 On the other hand, the transistor constituting the first SRAM cell 111 is a small standard withstand voltage element that cannot sufficiently withstand the maximum voltage V DDH of the drive signal output to the liquid crystal pixel 119. Thereby, the transistor constituting the first SRAM cell 111 can be realized by a smaller element than the transistor constituting the second SRAM cell 116 and the MOS transistors 120 and 121. For this reason, for example, the number of high withstand voltage elements can be reduced and the pixel circuit 110 can be miniaturized as compared with the case where high withstand voltage elements are used for all the transistors constituting the first SRAM cell 111 and the second SRAM cell 116.

また、ＭＯＳトランジスタ１２０，１２１を設け、液晶画素１１９による表示を行う第１期間においては第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間を遮断することで、表示の駆動信号の最大の電圧ＶDDHが、標準耐圧素子によって構成される第１ＳＲＡＭセル１１１へ入力されないようにすることができる。これにより、第１ＳＲＡＭセル１１１を構成するトランジスタの破壊を回避することができる。 Further, by providing the MOS transistors 120 and 121 and shutting off the first SRAM cell 111 and the second SRAM cell 116 in the first period in which the display by the liquid crystal pixel 119 is performed, the maximum voltage V DDH of the display drive signal is displayed. Can be prevented from being input to the first SRAM cell 111 constituted by the standard withstand voltage element. Thereby, destruction of the transistors constituting the first SRAM cell 111 can be avoided.

したがって、液晶画素１１９を高電圧（電圧ＶDDH）で駆動しつつ、第１ＳＲＡＭセル１１１を構成するトランジスタを小型化することが可能になる。このため、複数の画素回路１１０のそれぞれを小型化し、液晶表示回路１００を小型化することができる。 Therefore, it is possible to reduce the size of the transistor constituting the first SRAM cell 111 while driving the liquid crystal pixel 119 with a high voltage (voltage V DDH ). For this reason, each of the plurality of pixel circuits 110 can be downsized, and the liquid crystal display circuit 100 can be downsized.

また、液晶表示回路１００のビット線やワード線へ入力される制御信号の最大の電圧を、電圧ＶDDHより低い電圧ＶDDとすることが可能になる。これにより、液晶表示回路１００のビット線やワード線へ制御信号を転送する周辺回路（たとえば図３に示す周辺回路３３０）に低い電圧ＶDDの電源を用いることができる。このため、液晶表示回路１００のビット線やワード線へ制御信号を転送する周辺回路における消費電力を低減することができる。 In addition, the maximum voltage of the control signal input to the bit line or word line of the liquid crystal display circuit 100 can be set to the voltage V DD lower than the voltage V DDH . Accordingly, a power supply with a low voltage V DD can be used for a peripheral circuit (for example, the peripheral circuit 330 shown in FIG. 3) that transfers a control signal to the bit line or the word line of the liquid crystal display circuit 100. Therefore, it is possible to reduce power consumption in the peripheral circuit that transfers the control signal to the bit line or the word line of the liquid crystal display circuit 100.

このように、液晶表示回路１００によれば、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６を用いたダブルバッファの構成とすることで、液晶画素１１９による液晶表示の切り替えに要する時間を短縮することができる。また、液晶表示に要する高電圧の駆動信号により液晶画素１１９を駆動しつつ、第１ＳＲＡＭセル１１１を構成するトランジスタに印加される最大電圧を低くし、第１ＳＲＡＭセル１１１を構成するトランジスタに小型の素子を用いることが可能になる。このため、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。   Thus, according to the liquid crystal display circuit 100, the time required for switching the liquid crystal display by the liquid crystal pixel 119 can be shortened by adopting a double buffer configuration using the first SRAM cell 111 and the second SRAM cell 116. . In addition, the liquid crystal pixel 119 is driven by a high voltage drive signal required for liquid crystal display, and the maximum voltage applied to the transistor constituting the first SRAM cell 111 is lowered, so that the transistor constituting the first SRAM cell 111 has a small element. Can be used. For this reason, it is possible to reduce the area and power consumption per pixel while shortening the time required for switching the liquid crystal display.

また、第２ＳＲＡＭセル１１６は、制御端子１２２を備える。第２ＳＲＡＭセル１１６の制御端子１２２へ入力する制御電圧ＶCにより、第２ＳＲＡＭセル１１６の出力能力（出力インピーダンス）を変化させることができる。具体的には、制御端子１２２へ入力された制御電圧ＶCは、インバータ１１７，１１８のトランジスタ（たとえばソース）へ入力される。これにより、インバータ１１７，１１８のそれぞれが出力する値（たとえば“Ｈ”）の電圧は、制御端子１２２からインバータ１１７，１１８へ入力された制御電圧ＶCとなるように制御される。制御端子１２２に入力される制御電圧ＶCは、たとえば、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６の出力能力の比が所定値となるように、制御回路１３０によって制御される。 The second SRAM cell 116 includes a control terminal 122. The output capability (output impedance) of the second SRAM cell 116 can be changed by the control voltage V C input to the control terminal 122 of the second SRAM cell 116. Specifically, the control voltage V C input to the control terminal 122 is input to the transistors (for example, sources) of the inverters 117 and 118. Thus, the voltage of the value (for example, “H”) output from each of inverters 117 and 118 is controlled to be control voltage V C input from control terminal 122 to inverters 117 and 118. The control voltage V C input to the control terminal 122 is controlled by the control circuit 130 so that, for example, the ratio of the output capacities of the first SRAM cell 111 and the second SRAM cell 116 becomes a predetermined value.

制御回路１３０は、ＭＯＳトランジスタ１２０，１２１のオン／オフの切り替えと、第２ＳＲＡＭセル１１６の出力能力と、を制御する制御回路である。具体的には、制御回路１３０は、スイッチ１３１と、ＭＯＳトランジスタ１３２と、インバータ１３３，１３４，１３５と、制御端子１３６と、差動アンプ１３７と、バッファ１３８と、スイッチ１３９と、を備える。   The control circuit 130 is a control circuit that controls on / off switching of the MOS transistors 120 and 121 and the output capability of the second SRAM cell 116. Specifically, the control circuit 130 includes a switch 131, a MOS transistor 132, inverters 133, 134, 135, a control terminal 136, a differential amplifier 137, a buffer 138, and a switch 139.

スイッチ１３１は、ＭＯＳトランジスタ１２０，１２１のゲートへ入力される電圧を、電圧ＶDDHと０［Ｖ］とのいずれかに切り替える。たとえば、第１期間においては、図１に示すように、ＭＯＳトランジスタ１２０，１２１のゲートへ入力される電圧が０［Ｖ］となるようにスイッチ１３１が設定される。これにより、ＭＯＳトランジスタ１２０，１２１がオフとなり、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が遮断される。第２期間においては、図２に示すように、ＭＯＳトランジスタ１２０，１２１のゲートへ入力される電圧が電圧ＶDDHとなるようにスイッチ１３１が設定される。これにより、ＭＯＳトランジスタ１２０，１２１がオンとなり、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が接続される。 The switch 131 switches the voltage input to the gates of the MOS transistors 120 and 121 between the voltage V DDH and 0 [V]. For example, in the first period, as shown in FIG. 1, the switch 131 is set so that the voltage input to the gates of the MOS transistors 120 and 121 is 0 [V]. As a result, the MOS transistors 120 and 121 are turned off, and the first SRAM cell 111 and the second SRAM cell 116 are disconnected. In the second period, as shown in FIG. 2, the switch 131 is set so that the voltage input to the gates of the MOS transistors 120 and 121 becomes the voltage V DDH . As a result, the MOS transistors 120 and 121 are turned on, and the first SRAM cell 111 and the second SRAM cell 116 are connected.

ＭＯＳトランジスタ１３２は、ＭＯＳトランジスタ１２０，１２１（転送素子）と同じ電気的特性を有するレプリカ回路である。具体的には、ＭＯＳトランジスタ１３２は、ゲートに対して電圧ＶDDHが常に入力されることにより、オン状態のＭＯＳトランジスタ１２０，１２１を模した回路である。ＭＯＳトランジスタ１３２は、差動アンプ１３７の入力（−）およびインバータ１３３とインバータ１３５との間に設けられている。 The MOS transistor 132 is a replica circuit having the same electrical characteristics as the MOS transistors 120 and 121 (transfer elements). Specifically, the MOS transistor 132 is a circuit that imitates the MOS transistors 120 and 121 in the on state when the voltage V DDH is always input to the gate. The MOS transistor 132 is provided between the input (−) of the differential amplifier 137 and the inverter 133 and the inverter 135.

インバータ１３３，１３４は、インバータ１１２，１１３と同じ電気的特性を有するレプリカ回路、すなわち第１ＳＲＡＭセル１１１のレプリカ回路である。インバータ１３３は、入力が接地されており、電圧ＶDD（一例としては１．８［Ｖ］）を出力する。インバータ１３３の出力はＭＯＳトランジスタ１３２および差動アンプ１３７の入力（−）に接続されている。 Inverters 133 and 134 are replica circuits having the same electrical characteristics as inverters 112 and 113, that is, replica circuits of first SRAM cell 111. The inverter 133 has an input grounded, and outputs a voltage V DD (for example, 1.8 [V]). The output of the inverter 133 is connected to the input (−) of the MOS transistor 132 and the differential amplifier 137.

インバータ１３４は、出力が入力に接続され、入力および出力が差動アンプ１３７の入力（＋）に接続されている。そして、インバータ１３４は、差動アンプ１３７の入力（＋）に対してたとえばＶTH＋Δの電圧を出力する。ＶTHは論理閾値であり、一例としてはＶTH＝ＶDD／２＝０．９［Ｖ］である。Δは、安全余裕分の値であり、一例としては０．１［Ｖ］である。 The inverter 134 has an output connected to the input, and an input and an output connected to the input (+) of the differential amplifier 137. Inverter 134 outputs a voltage of, for example, V TH + Δ to the input (+) of differential amplifier 137. V TH is a logical threshold value. As an example, V TH = V DD /2=0.9 [V]. Δ is a safety margin value, and is 0.1 [V] as an example.

インバータ１３５は、インバータ１１７，１１８と同じ電気的特性を有するレプリカ回路、すなわち第２ＳＲＡＭセル１１６のレプリカ回路である。インバータ１３５は、入力に定電圧源ＶDDが接続されており、たとえば０［Ｖ］の電圧を出力する。また、インバータ１３５は、制御端子１２２のレプリカ回路として制御端子１３６を備える。制御端子１３６には、差動アンプ１３７から出力される電圧ＶFBが入力される。インバータ１３５の制御端子１３６へ入力される電圧ＶFBによりインバータ１３５の出力能力（出力インピーダンス）が変化する。 Inverter 135 is a replica circuit having the same electrical characteristics as inverters 117 and 118, that is, a replica circuit of second SRAM cell 116. The inverter 135 is connected to a constant voltage source V DD at its input, and outputs a voltage of 0 [V], for example. The inverter 135 includes a control terminal 136 as a replica circuit of the control terminal 122. The voltage V FB output from the differential amplifier 137 is input to the control terminal 136. The output capability (output impedance) of the inverter 135 is changed by the voltage V FB input to the control terminal 136 of the inverter 135.

差動アンプ１３７は、インバータ１３３およびインバータ１３５からの出力電圧と、インバータ１３４からの出力電圧と、の差分を示す電圧ＶFBを出力する。差動アンプ１３７から出力された電圧ＶFBは、制御端子１３６およびバッファ１３８へ入力される。バッファ１３８は、差動アンプ１３７から出力された電圧ＶFBを保持し、保持した電圧ＶFBをスイッチ１３９へ出力する。 Differential amplifier 137 outputs voltage V FB indicating the difference between the output voltage from inverter 133 and inverter 135 and the output voltage from inverter 134. The voltage V FB output from the differential amplifier 137 is input to the control terminal 136 and the buffer 138. The buffer 138 holds the voltage V FB output from the differential amplifier 137 and outputs the held voltage V FB to the switch 139.

スイッチ１３９は、制御端子１２２へ入力される制御電圧ＶCを、定電圧源の電圧ＶDDHと、バッファ１３８から出力される電圧ＶFBと、のいずれかに切り替える。たとえば、第１期間においては、図１に示すように、制御端子１２２へ入力される制御電圧ＶCが電圧ＶDDHとなるようにスイッチ１３９が設定される。これにより、第２ＳＲＡＭセル１１６から液晶画素１１９へ出力される駆動信号を高電圧の電圧ＶDDHとし、液晶画素１１９を駆動することができる。 The switch 139 switches the control voltage V C input to the control terminal 122 to either the constant voltage source voltage V DDH or the voltage V FB output from the buffer 138. For example, in the first period, as shown in FIG. 1, the switch 139 is set so that the control voltage V C input to the control terminal 122 becomes the voltage V DDH . As a result, the drive signal output from the second SRAM cell 116 to the liquid crystal pixel 119 can be set to the high voltage V DDH to drive the liquid crystal pixel 119.

また、第２期間においては、図２に示すように、制御端子１２２へ入力される制御電圧ＶCが電圧ＶFBとなるようにスイッチ１３９が設定されている。これにより、第２ＳＲＡＭセル１１６の出力能力が第１ＳＲＡＭセル１１１の出力能力より弱く（出力インピーダンスが高く）なるように制御することができる。したがって、複数の画素回路１１０におけるＳＲＡＭセルの製造誤差（たとえばウエハ間やロット間のばらつき）や電源電圧の変動による、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６の各出力能力の比の誤差や変動を抑えることができる。このため、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータ転送をより確実に行うことができる。 In the second period, as shown in FIG. 2, the switch 139 is set so that the control voltage V C input to the control terminal 122 becomes the voltage V FB . Thus, the output capability of the second SRAM cell 116 can be controlled to be weaker (the output impedance is higher) than the output capability of the first SRAM cell 111. Therefore, errors and fluctuations in the ratios of the output capacities of the first SRAM cell 111 and the second SRAM cell 116 due to SRAM cell manufacturing errors (for example, wafer-to-wafer and lot-to-lot variations) and power supply voltage fluctuations in the plurality of pixel circuits 110. Can be suppressed. Therefore, data transfer from the first SRAM cell 111 to the second SRAM cell 116 can be performed more reliably.

このように、制御回路１３０は、スイッチ１３９を制御することにより、第２期間において、第２ＳＲＡＭセル１１６の出力インピーダンスを、第１ＳＲＡＭセル１１１の出力インピーダンスより高い第１インピーダンスにする。これにより、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータ転送を確実に行うことができる。このとき、制御回路１３０は、第１ＳＲＡＭセル１１１、第２ＳＲＡＭセル１１６およびＭＯＳトランジスタ１２０，１２１のレプリカ回路によって生成した電圧ＶFBで第２ＳＲＡＭセル１１６を駆動することによって、複数の画素回路１１０におけるＳＲＡＭセルの製造誤差や電源電圧の変動があっても第２ＳＲＡＭセル１１６の出力インピーダンスを精度よく第１インピーダンスにし、データ転送をより確実に行うことができる。 As described above, the control circuit 130 controls the switch 139 to set the output impedance of the second SRAM cell 116 to the first impedance higher than the output impedance of the first SRAM cell 111 in the second period. Thereby, the data transfer from the first SRAM cell 111 to the second SRAM cell 116 can be reliably performed. At this time, the control circuit 130 drives the second SRAM cell 116 with the voltage V FB generated by the replica circuit of the first SRAM cell 111, the second SRAM cell 116, and the MOS transistors 120 and 121, so that the SRAM in the plurality of pixel circuits 110 is driven. Even if there is a manufacturing error of the cell or a fluctuation of the power supply voltage, the output impedance of the second SRAM cell 116 can be accurately set to the first impedance, and data transfer can be performed more reliably.

また、制御回路１３０は、スイッチ１３９を制御することにより、第１期間において、第２ＳＲＡＭセル１１６の出力インピーダンスを、第１期間における第２ＳＲＡＭセル１１６の出力インピーダンス（第１インピーダンス）より低い第２インピーダンスにする。これにより、第２ＳＲＡＭセル１１６から液晶画素１１９を高電圧により駆動することができる。このとき、制御回路１３０は、液晶画素１１９を駆動可能な電圧ＶDDHで第２ＳＲＡＭセル１１６を駆動することによって第２ＳＲＡＭセル１１６の出力インピーダンスを第２インピーダンスに制御することができる。 In addition, the control circuit 130 controls the switch 139 so that the output impedance of the second SRAM cell 116 in the first period is lower than the output impedance (first impedance) of the second SRAM cell 116 in the first period. To. Thus, the liquid crystal pixel 119 can be driven from the second SRAM cell 116 with a high voltage. At this time, the control circuit 130 can control the output impedance of the second SRAM cell 116 to the second impedance by driving the second SRAM cell 116 with the voltage V DDH that can drive the liquid crystal pixel 119.

また、制御回路１３０は、液晶表示回路１００における複数の画素回路１１０において共有される。すなわち、１個の制御回路１３０は、複数の画素回路１１０のそれぞれについて、ＭＯＳトランジスタ１２０，１２１のオン／オフの切り替えと、第２ＳＲＡＭセル１１６の出力能力と、を制御する。   The control circuit 130 is shared by the plurality of pixel circuits 110 in the liquid crystal display circuit 100. That is, one control circuit 130 controls on / off switching of the MOS transistors 120 and 121 and the output capability of the second SRAM cell 116 for each of the plurality of pixel circuits 110.

たとえば、液晶表示回路１００の全ての画素回路１１０に対して１個の制御回路１３０が設けられる。または、液晶表示回路１００の画素回路１１０を複数のグループに分け、グループごとに制御回路１３０が設けられてもよい。これにより、制御回路１３０を設けることによる装置の大型化や消費電力の増加を抑えることができる。   For example, one control circuit 130 is provided for all the pixel circuits 110 of the liquid crystal display circuit 100. Alternatively, the pixel circuit 110 of the liquid crystal display circuit 100 may be divided into a plurality of groups, and the control circuit 130 may be provided for each group. Thereby, an increase in the size of the device and an increase in power consumption due to the provision of the control circuit 130 can be suppressed.

このように、液晶表示回路１００によれば、第２ＳＲＡＭセル１１６によって画像の表示を行っている期間（第１期間）において、第１ＳＲＡＭセル１１１へのデータ書き込みを行うことができる。このため、現在の表示内容から次の表示内容に切り替わるまでに要する時間を短くすることができる。また、周辺回路から第１ＳＲＡＭセル１１１までの回路を低電圧で動作させることができるため、画素回路１１０の動作に要する消費電力を抑えることができる。また、高耐圧素子の数を少なくすることができるため、面積効率の悪化を抑えることができる。   As described above, according to the liquid crystal display circuit 100, data can be written to the first SRAM cell 111 in a period (first period) in which an image is displayed by the second SRAM cell 116. For this reason, the time required for switching from the current display content to the next display content can be shortened. In addition, since the circuits from the peripheral circuit to the first SRAM cell 111 can be operated at a low voltage, power consumption required for the operation of the pixel circuit 110 can be suppressed. In addition, since the number of high withstand voltage elements can be reduced, it is possible to suppress deterioration in area efficiency.

（実施の形態１にかかる液晶表示回路を適用した液晶表示装置）
図３は、実施の形態１にかかる液晶表示回路を適用した液晶表示装置の一例を示す図である。図１に示した液晶表示回路１００は、たとえば図３に示す液晶表示装置３００に適用することができる。図３に示すように、液晶表示装置３００は、液晶表示部３１０と、バイアス回路３２０と、周辺回路３３０と、を備える。 (Liquid crystal display device to which the liquid crystal display circuit according to the first embodiment is applied)
FIG. 3 is a diagram illustrating an example of a liquid crystal display device to which the liquid crystal display circuit according to the first embodiment is applied. The liquid crystal display circuit 100 shown in FIG. 1 can be applied to the liquid crystal display device 300 shown in FIG. 3, for example. As shown in FIG. 3, the liquid crystal display device 300 includes a liquid crystal display unit 310, a bias circuit 320, and a peripheral circuit 330.

液晶表示部３１０は、たとえば、複数の信号線および複数の走査線を有し、複数の信号線および複数の走査線の交差に対応してマトリクス状に画素回路１１０が配置された液晶表示部である。また、液晶表示部３１０は、複数の信号線および複数の走査線へ入力された各信号に応じた画像をマトリクス状の画素回路１１０により表示する。   The liquid crystal display unit 310 is, for example, a liquid crystal display unit having a plurality of signal lines and a plurality of scanning lines, and pixel circuits 110 arranged in a matrix corresponding to the intersections of the plurality of signal lines and the plurality of scanning lines. is there. Further, the liquid crystal display unit 310 displays an image corresponding to each signal input to the plurality of signal lines and the plurality of scanning lines by the matrix pixel circuit 110.

たとえば、液晶表示部３１０には、ＬＣＯＳ等の液晶パネルを用いることができる。また、たとえば、液晶表示部３１０における列方向のカラム（Ｃｏｌｕｍｎ）ラインが信号線であり、液晶表示部３１０における行方向のロウ（Ｒｏｗ）ラインが走査線である。   For example, the liquid crystal display unit 310 can be a liquid crystal panel such as LCOS. For example, column lines in the liquid crystal display unit 310 are signal lines, and row lines in the row direction in the liquid crystal display unit 310 are scanning lines.

バイアス回路３２０においては、液晶表示部３１０のロウ（行）ごとに、そのロウに設けられた複数の画素回路１１０と接続するように制御回路１３０が設けられている。たとえば、液晶表示部３１０の第ｎ行目における複数の画素回路１１０には、バイアス回路３２０における第ｎの制御回路１３０が接続される。   In the bias circuit 320, a control circuit 130 is provided for each row of the liquid crystal display unit 310 so as to be connected to the plurality of pixel circuits 110 provided in the row. For example, the nth control circuit 130 in the bias circuit 320 is connected to the plurality of pixel circuits 110 in the nth row of the liquid crystal display unit 310.

ただし、画素回路１１０と制御回路１３０との関係はこれに限らず、たとえばバイアス回路３２０には制御回路１３０を１個だけ設け、その制御回路１３０に液晶表示部３１０の全ての画素回路１１０を接続してもよい。また、液晶表示部３１０のカラム（列）ごとに制御回路１３０を設けてもよい。   However, the relationship between the pixel circuit 110 and the control circuit 130 is not limited thereto. For example, the bias circuit 320 is provided with only one control circuit 130 and all the pixel circuits 110 of the liquid crystal display unit 310 are connected to the control circuit 130. May be. Further, a control circuit 130 may be provided for each column of the liquid crystal display unit 310.

周辺回路３３０には、液晶表示部３１０に画像を表示させるためのデータおよびクロックが入力される。たとえば、周辺回路３３０は、タイミング制御部３３１と、ロウ選択部／ロウドライバ３３２と、カラム選択部３３３と、カラムドライバ３３４と、スイッチ制御部３３５と、を備える。   Data and a clock for displaying an image on the liquid crystal display unit 310 are input to the peripheral circuit 330. For example, the peripheral circuit 330 includes a timing control unit 331, a row selection unit / row driver 332, a column selection unit 333, a column driver 334, and a switch control unit 335.

タイミング制御部３３１は、周辺回路３３０へ入力されたクロックに基づいて、ロウ選択部／ロウドライバ３３２、カラム選択部３３３およびカラムドライバ３３４における各動作タイミングを制御する。   The timing control unit 331 controls each operation timing in the row selection unit / row driver 332, the column selection unit 333, and the column driver 334 based on the clock input to the peripheral circuit 330.

ロウ選択部／ロウドライバ３３２は、タイミング制御部３３１からの制御に基づいて、液晶表示部３１０の行（Ｒｏｗ）ごとに設けられた走査線のいずれかに信号を入力することにより、液晶表示部３１０における書き換え対象の行を設定する。   The row selection unit / row driver 332 inputs a signal to one of the scanning lines provided for each row of the liquid crystal display unit 310 based on the control from the timing control unit 331, so that the liquid crystal display unit A line to be rewritten in 310 is set.

カラム選択部３３３は、周辺回路３３０へ入力されたデータに基づいて、液晶表示部３１０の列（Ｃｏｌｕｍｎ）ごとに設けられた信号線へ入力する各データ信号をカラムドライバ３３４へ出力する。カラムドライバ３３４は、カラム選択部３３３から出力された各データ信号を、液晶表示部３１０の列ごとに設けられた信号線へ入力する。これにより、液晶表示部３１０に対して各列の書き換えが指示される。このとき、実際に書き換えられる液晶表示部３１０の画素回路１１０は、ロウ選択部／ロウドライバ３３２によって書き換え対象として設定された行における各列の画素回路１１０である。   The column selection unit 333 outputs each data signal input to the signal line provided for each column (Column) of the liquid crystal display unit 310 to the column driver 334 based on the data input to the peripheral circuit 330. The column driver 334 inputs each data signal output from the column selection unit 333 to a signal line provided for each column of the liquid crystal display unit 310. This instructs the liquid crystal display unit 310 to rewrite each column. At this time, the pixel circuit 110 of the liquid crystal display unit 310 that is actually rewritten is the pixel circuit 110 of each column in the row set as a rewrite target by the row selection unit / row driver 332.

スイッチ制御部３３５は、制御回路１３０におけるスイッチ１３１，１３９（図１，図２参照）の制御を行う。具体的には、スイッチ制御部３３５は、第１期間においてはスイッチ１３１，１３９を図１に示した状態に設定する。また、スイッチ制御部３３５は、第２期間においてはスイッチ１３１，１３９を図２に示した状態に設定する。   The switch control unit 335 controls the switches 131 and 139 (see FIGS. 1 and 2) in the control circuit 130. Specifically, the switch control unit 335 sets the switches 131 and 139 to the state shown in FIG. 1 in the first period. Further, the switch control unit 335 sets the switches 131 and 139 to the state shown in FIG. 2 in the second period.

液晶表示部３１０には、たとえば画素回路１１０のインバータ１１２，１１３のＭＯＳトランジスタなどを駆動するための電圧ＶDDが供給される。電圧ＶDDは、たとえば図１に示したインバータ１１２，１１３のＭＯＳトランジスタやＭＯＳトランジスタ１１４，１１５を破壊しない程度の電圧（一例としては１．８［Ｖ］）である。 The liquid crystal display unit 310 is supplied with a voltage V DD for driving the MOS transistors of the inverters 112 and 113 of the pixel circuit 110, for example. The voltage V DD is, for example, a voltage that does not destroy the MOS transistors of the inverters 112 and 113 and the MOS transistors 114 and 115 shown in FIG. 1 (1.8 [V] as an example).

バイアス回路３２０には、スイッチ１３１，１３９やＭＯＳトランジスタ１３２へ入力される電圧ＶDDHと、たとえば制御回路１３０のインバータ１３３を駆動するための電圧ＶDDと、が供給される。電圧ＶDDHは、画素回路１１０の液晶駆動に要する電圧であって、電圧ＶDDより高い電圧（一例としては５［Ｖ］）である。周辺回路３３０には電圧ＶDDが供給される。 The bias circuit 320 is supplied with a voltage V DDH input to the switches 131 and 139 and the MOS transistor 132 and, for example, a voltage V DD for driving the inverter 133 of the control circuit 130. The voltage V DDH is a voltage required for driving the liquid crystal of the pixel circuit 110 and is higher than the voltage V DD (for example, 5 [V]). The voltage V DD is supplied to the peripheral circuit 330.

図３に示した液晶表示装置３００は、液晶表示部３１０を用いて画像を表示する液晶表示装置であるが、液晶表示部３１０を用いて光を空間変調する空間光変調装置としての側面を有する。たとえば、画像を光情報記録媒体に照射してホログラムを形成することで情報を記録するホログラフィックメモリにおいて、光を空間変調することによって画像を生成する空間光変調装置として液晶表示装置３００を用いることができる。ただし、液晶表示装置３００は、ホログラフィックメモリに限らず、たとえばプロジェクタや電子式ビューファインダ等にも適用可能である。   The liquid crystal display device 300 illustrated in FIG. 3 is a liquid crystal display device that displays an image using the liquid crystal display unit 310, and has a side surface as a spatial light modulation device that spatially modulates light using the liquid crystal display unit 310. . For example, in a holographic memory that records information by irradiating an optical information recording medium with an image to form a hologram, the liquid crystal display device 300 is used as a spatial light modulation device that generates an image by spatially modulating light. Can do. However, the liquid crystal display device 300 is not limited to the holographic memory, and can be applied to, for example, a projector, an electronic viewfinder, and the like.

（実施の形態１にかかる液晶表示装置の動作タイミング）
図４は、実施の形態１にかかる液晶表示装置の動作タイミングの一例を示す図である。ここでは図３に示した液晶表示装置３００をホログラフィックメモリに適用する場合について説明する。図４において、横軸は時間を示す。フレーム期間４０１は、液晶表示装置３００による表示の１フレーム分の期間である。液晶表示装置３００は、フレーム期間４０１ごとに表示内容を切り替える。 (Operation Timing of Liquid Crystal Display Device According to First Embodiment)
FIG. 4 is a diagram illustrating an example of operation timing of the liquid crystal display device according to the first embodiment. Here, a case where the liquid crystal display device 300 shown in FIG. 3 is applied to a holographic memory will be described. In FIG. 4, the horizontal axis indicates time. The frame period 401 is a period for one frame of display by the liquid crystal display device 300. The liquid crystal display device 300 switches display contents every frame period 401.

データ４１１〜４１３，…は、各フレームにおいて周辺回路３３０から画素回路１１０へ入力されるデータである。データ４１１〜４１３，…の電圧は、たとえば電圧ＶDD（一例としては１．８［Ｖ］）である。データ入力期間４２１は、データ４１１〜４１３，…が画素回路１１０へ入力される期間である。 Data 411 to 413,... Are data input from the peripheral circuit 330 to the pixel circuit 110 in each frame. The voltage of the data 411 to 413,... Is, for example, the voltage V DD (1.8 [V] as an example). The data input period 421 is a period during which data 411 to 413,... Are input to the pixel circuit 110.

制御電圧４３０は、スイッチ１３９から制御端子１２２へ入力される制御電圧ＶCである。制御電圧４３０は、スイッチ１３９の設定によって、電圧ＶDDH（一例としては５［Ｖ］）と、電圧ＶFB（一例としては１．８［Ｖ］）と、に切り替えられる（図１，図２参照）。 The control voltage 430 is a control voltage V C input from the switch 139 to the control terminal 122. The control voltage 430 is switched between a voltage V DDH (5 [V] as an example) and a voltage V FB (1.8 [V] as an example) according to the setting of the switch 139 (FIGS. 1 and 2). reference).

液晶表示装置３００をホログラフィックメモリに適用する場合は、転送期間４２２、液晶応答期間４２３、記録メディア書込期間４２４が周期的に繰り返される。転送期間４２２は、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へデータが転送される第２期間である。転送期間４２２（第２期間）においては、スイッチ１３９が図２に示した状態に設定され、制御電圧４３０は電圧ＶFBとなる。 When the liquid crystal display device 300 is applied to a holographic memory, the transfer period 422, the liquid crystal response period 423, and the recording medium writing period 424 are periodically repeated. The transfer period 422 is a second period during which data is transferred from the first SRAM cell 111 to the second SRAM cell 116. In the transfer period 422 (second period), the switch 139 is set to the state shown in FIG. 2, and the control voltage 430 becomes the voltage V FB .

液晶応答期間４２３は、転送期間４２２において第２ＳＲＡＭセル１１６に書き込まれたデータに対する液晶画素１１９の液晶表示の応答期間である。記録メディア書込期間４２４は、液晶応答期間４２３の後に、液晶画素１１９により液晶表示された情報がホログラフィックメモリの記録メディアに書き込まれる期間である。   The liquid crystal response period 423 is a response period of the liquid crystal display of the liquid crystal pixel 119 with respect to the data written in the second SRAM cell 116 in the transfer period 422. The recording medium writing period 424 is a period in which information displayed on the liquid crystal by the liquid crystal pixel 119 is written to the recording medium of the holographic memory after the liquid crystal response period 423.

すなわち、液晶応答期間４２３および記録メディア書込期間４２４は、液晶画素１１９による液晶表示を行う第１期間である。この液晶応答期間４２３および記録メディア書込期間４２４（第１期間）においては、スイッチ１３９が図１に示した状態に設定され、制御電圧４３０は電圧ＶDDHとなる。 That is, the liquid crystal response period 423 and the recording medium writing period 424 are the first period during which liquid crystal display is performed by the liquid crystal pixels 119. In the liquid crystal response period 423 and the recording medium writing period 424 (first period), the switch 139 is set to the state shown in FIG. 1, and the control voltage 430 becomes the voltage V DDH .

また、この液晶応答期間４２３および記録メディア書込期間４２４（第１期間）において、液晶画素１１９による液晶表示と並行して、データ４１２，４１３，…の第１ＳＲＡＭセル１１１への入力が行われる。これにより、液晶画素１１９による表示内容の切り替えに要する時間を短くすることができる。このため、液晶表示装置３００による表示画面のちらつき等を抑制し、ホログラフィックメモリの記録メディアに対する書き込み精度を向上させることができる。   Further, in this liquid crystal response period 423 and recording medium writing period 424 (first period), data 412, 413,... Are input to the first SRAM cell 111 in parallel with the liquid crystal display by the liquid crystal pixel 119. Thereby, the time required for switching the display contents by the liquid crystal pixel 119 can be shortened. For this reason, flickering of the display screen by the liquid crystal display device 300 can be suppressed, and the writing accuracy with respect to the recording medium of the holographic memory can be improved.

（実施の形態１にかかる液晶表示回路の他の例）
図５は、実施の形態１にかかる液晶表示回路の他の例を示す図である。図５において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６の設計によっては、制御回路１３０を図５に示すように構成してもよい。 (Another example of the liquid crystal display circuit according to the first embodiment)
FIG. 5 is a diagram illustrating another example of the liquid crystal display circuit according to the first embodiment. In FIG. 5, the same parts as those shown in FIG. Depending on the design of the first SRAM cell 111 and the second SRAM cell 116, the control circuit 130 may be configured as shown in FIG.

図５に示す構成において、インバータ１３３は、入力に定電圧源が接続されており、たとえば０［Ｖ］の電圧を出力する。インバータ１３４は、差動アンプ１３７の入力（＋）に対してたとえばＶTH−Δの電圧を出力する。インバータ１３５は、入力が接地されており、電圧ＶDD（一例としては１．８［Ｖ］）を出力する。図５に示す液晶表示回路１００の構成においても、図１に示した液晶表示回路１００と同様の効果を得ることができる。 In the configuration shown in FIG. 5, the inverter 133 has a constant voltage source connected to the input, and outputs a voltage of, for example, 0 [V]. Inverter 134 outputs, for example, a voltage of V TH −Δ to the input (+) of differential amplifier 137. The inverter 135 has an input grounded, and outputs a voltage V DD (for example, 1.8 [V]). Also in the configuration of the liquid crystal display circuit 100 shown in FIG. 5, the same effect as that of the liquid crystal display circuit 100 shown in FIG. 1 can be obtained.

このように、実施の形態１にかかる液晶表示回路１００によれば、第１ＳＲＡＭセル１１１が保持したデータを第２ＳＲＡＭセル１１６へ転送し、第２ＳＲＡＭセル１１６が保持したデータに基づく液晶表示を行うダブルバッファの構成である。これにより、液晶表示の切り替えに要する時間を短縮することができる。   As described above, according to the liquid crystal display circuit 100 according to the first embodiment, the data held in the first SRAM cell 111 is transferred to the second SRAM cell 116, and the liquid crystal display based on the data held in the second SRAM cell 116 is performed. It is a structure of a buffer. Thereby, the time required for switching the liquid crystal display can be shortened.

また、液晶表示回路１００によれば、第２ＳＲＡＭセル１１６よりも高電圧への耐性が低いトランジスタによって第１ＳＲＡＭセル１１１を構成することにより、第１ＳＲＡＭセル１１１を小型化することができる。   Further, according to the liquid crystal display circuit 100, the first SRAM cell 111 can be reduced in size by configuring the first SRAM cell 111 with a transistor having a lower resistance to a higher voltage than the second SRAM cell 116.

また、液晶表示回路１００によれば、ＭＯＳトランジスタ１２０，１２１によって、液晶画素１１９による液晶表示および第１ＳＲＡＭセル１１１へのデータの入力が行われる第１期間において第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６の間を遮断することができる。また、液晶表示回路１００によれば、ＭＯＳトランジスタ１２０，１２１によって、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータの転送が行われる第２期間において第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間を接続することができる。これにより、第２ＳＲＡＭセル１１６から高電圧の信号により液晶画素１１９を駆動しつつ、第１ＳＲＡＭセル１１１に印加される電圧を低くすることができる。   Also, according to the liquid crystal display circuit 100, the first SRAM cell 111 and the second SRAM cell 116 in the first period in which the liquid crystal display by the liquid crystal pixel 119 and the input of data to the first SRAM cell 111 are performed by the MOS transistors 120 and 121. You can cut the gap. Further, according to the liquid crystal display circuit 100, the MOS transistors 120 and 121 transfer data between the first SRAM cell 111 and the second SRAM cell 116 in the second period in which data is transferred from the first SRAM cell 111 to the second SRAM cell 116. Can be connected. Accordingly, the voltage applied to the first SRAM cell 111 can be lowered while driving the liquid crystal pixel 119 from the second SRAM cell 116 with a high voltage signal.

このため、液晶表示回路１００によれば、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。   Therefore, according to the liquid crystal display circuit 100, it is possible to reduce the area and power consumption per pixel while shortening the time required for switching the liquid crystal display.

（実施の形態２）
（実施の形態２にかかる液晶表示回路の一例）
図６は、実施の形態２にかかる液晶表示回路の一例を示す図である。図６において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図６においては第１期間の状態を示している。図６に示すように、実施の形態２にかかる液晶表示回路１００の制御回路１３０においては、電圧ＶDDHの電源とスイッチ１３９との間に直列に定電流源６０１が設けられている。 (Embodiment 2)
(Example of Liquid Crystal Display Circuit According to Second Embodiment)
FIG. 6 is a diagram of an example of the liquid crystal display circuit according to the second embodiment. In FIG. 6, the same parts as those shown in FIG. Further, FIG. 6 shows the state of the first period. As shown in FIG. 6, in the control circuit 130 of the liquid crystal display circuit 100 according to the second embodiment, a constant current source 601 is provided in series between the power source of the voltage V DDH and the switch 139.

また、スイッチ１３９と画素回路１１０との間の信号線には、容量６０２が並列に接続されている。容量６０２は、一端がスイッチ１３９と画素回路１１０との間の信号線に接続され、他端が接地されている。   A capacitor 602 is connected in parallel to the signal line between the switch 139 and the pixel circuit 110. One end of the capacitor 602 is connected to the signal line between the switch 139 and the pixel circuit 110, and the other end is grounded.

定電流源６０１および容量６０２により、所定の時定数を有するＩＣ回路が構成される。これにより、第２期間から第１期間へ切り替わる際に、制御端子１２２へ入力される制御電圧ＶCの変化を滑らか（たとえばランプ状）にし、制御端子１２２へ入力される制御電圧ＶCが電圧ＶFBから電圧ＶDDHへ急激に切り替わることを回避することができる。このため、制御電圧ＶCの急激な変化による第２ＳＲＡＭセル１１６のデータの揮発を回避することができる。 The constant current source 601 and the capacitor 602 constitute an IC circuit having a predetermined time constant. As a result, when the second period is switched to the first period, the change in the control voltage V C input to the control terminal 122 is made smooth (for example, in a ramp shape), and the control voltage V C input to the control terminal 122 is the voltage. Abrupt switching from V FB to voltage V DDH can be avoided. For this reason, volatilization of data in the second SRAM cell 116 due to a rapid change in the control voltage V C can be avoided.

（実施の形態２にかかる液晶表示回路の他の例）
図７は、実施の形態２にかかる液晶表示回路の他の例を示す図である。図７において、図６に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図７においては第１期間の状態を示している。図７に示すように、実施の形態２にかかる液晶表示回路１００の制御回路１３０は、図６に示した定電流源６０１に代えて抵抗７０１を備えていてもよい。 (Another example of the liquid crystal display circuit according to the second embodiment)
FIG. 7 is a diagram illustrating another example of the liquid crystal display circuit according to the second embodiment. In FIG. 7, the same parts as those shown in FIG. Further, FIG. 7 shows the state of the first period. As illustrated in FIG. 7, the control circuit 130 of the liquid crystal display circuit 100 according to the second embodiment may include a resistor 701 instead of the constant current source 601 illustrated in FIG. 6.

図７に示す構成では、抵抗７０１および容量６０２により所定の時定数を有するＲＣ回路が構成される。これにより、図６に示した構成と同様に、第２期間から第１期間へ切り替わる際に、制御端子１２２へ入力される制御電圧ＶCが電圧ＶFBから電圧ＶDDHに急激に切り替わることを回避することができる。このため、制御電圧ＶCの急激な変化による第２ＳＲＡＭセル１１６のデータの揮発を回避することができる。 In the configuration shown in FIG. 7, an RC circuit having a predetermined time constant is configured by the resistor 701 and the capacitor 602. Thus, similar to the configuration shown in FIG. 6, when switching from the second period to the first period, the control voltage V C input to the control terminal 122 is suddenly switched from the voltage V FB to the voltage V DDH. It can be avoided. For this reason, volatilization of data in the second SRAM cell 116 due to a rapid change in the control voltage V C can be avoided.

（実施の形態２にかかる液晶表示回路のさらに他の例）
図８は、実施の形態２にかかる液晶表示回路のさらに他の例を示す図である。図８において、図６に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図８においては第１期間の状態を示している。図８に示すように、実施の形態２にかかる液晶表示回路１００の制御回路１３０は、容量６０２と画素回路１１０との間にバッファ８０１を備えていてもよい。 (Still another example of the liquid crystal display circuit according to the second embodiment)
FIG. 8 is a diagram illustrating still another example of the liquid crystal display circuit according to the second embodiment. In FIG. 8, the same parts as those shown in FIG. Further, FIG. 8 shows the state of the first period. As illustrated in FIG. 8, the control circuit 130 of the liquid crystal display circuit 100 according to the second embodiment may include a buffer 801 between the capacitor 602 and the pixel circuit 110.

バッファ８０１は、スイッチ１３９の出力であるアナログ電圧信号をインピーダンス変換し、制御電圧ＶCとして出力（バッファリング）するものであり、この制御電圧ＶCを画素回路１１０へ出力する。これにより、容量６０２の容量値を小さくしても、画素回路１１０へ入力される制御電圧ＶCが電圧ＶFBから電圧ＶDDHに急激に切り替わることを回避することができる。容量６０２の容量値を小さくすることにより、液晶表示回路１００の消費電力を低減することができる。 The buffer 801 impedance-converts an analog voltage signal output from the switch 139 and outputs (buffers) the control voltage V C as a control voltage V C , and outputs the control voltage V C to the pixel circuit 110. Thereby, even if the capacitance value of the capacitor 602 is reduced, it is possible to avoid the control voltage V C input to the pixel circuit 110 from being suddenly switched from the voltage V FB to the voltage V DDH . By reducing the capacitance value of the capacitor 602, the power consumption of the liquid crystal display circuit 100 can be reduced.

また、図８に示した液晶表示回路１００の構成において、図７に示したように、定電流源６０１に代えて抵抗７０１を設ける構成としてもよい。この場合も、図８に示した構成と同様に、容量６０２の容量値を小さくすることが可能になり、液晶表示回路１００の消費電力を低減することができる。   Further, in the configuration of the liquid crystal display circuit 100 shown in FIG. 8, a resistor 701 may be provided instead of the constant current source 601 as shown in FIG. Also in this case, similarly to the configuration shown in FIG. 8, the capacitance value of the capacitor 602 can be reduced, and the power consumption of the liquid crystal display circuit 100 can be reduced.

このように、実施の形態２にかかる液晶表示回路１００によれば、第２ＳＲＡＭセル１１６へ液晶画素１１９を駆動可能な制御電圧を入力する信号線に、直列に設けられた定電流源６０１または抵抗７０１と、並列に設けられた容量６０２と、を設けることにより、所定の時定数を有するＩＣ回路またはＲＣ回路を構成することができる。これにより、第２期間から第１期間へ切り替わる際に、第２ＳＲＡＭセル１１６を駆動する制御電圧ＶCが急激に切り替わることを回避することができる。このため、制御電圧ＶCの急激な変化による第２ＳＲＡＭセル１１６のデータの揮発を回避することができる。 As described above, according to the liquid crystal display circuit 100 according to the second embodiment, the constant current source 601 or the resistor provided in series on the signal line for inputting the control voltage capable of driving the liquid crystal pixel 119 to the second SRAM cell 116. By providing 701 and the capacitor 602 provided in parallel, an IC circuit or RC circuit having a predetermined time constant can be formed. Thereby, when switching from the second period to the first period, it is possible to avoid abrupt switching of the control voltage V C for driving the second SRAM cell 116. For this reason, volatilization of data in the second SRAM cell 116 due to a rapid change in the control voltage V C can be avoided.

また、第２ＳＲＡＭセル１１６へ液晶画素１１９を駆動可能な制御電圧を入力する信号線における容量６０２と第２ＳＲＡＭセル１１６との間にバッファ８０１を設けることにより、容量６０２の容量値を小さくすることが可能になり、液晶表示回路１００の消費電力を低減することができる。   Further, by providing the buffer 801 between the capacitor 602 and the second SRAM cell 116 in the signal line for inputting a control voltage capable of driving the liquid crystal pixel 119 to the second SRAM cell 116, the capacitance value of the capacitor 602 can be reduced. Thus, the power consumption of the liquid crystal display circuit 100 can be reduced.

また、図６〜図８に示した液晶表示回路１００の構成において、図５に示したように、インバータ１３３の入力に定電圧源を接続し、インバータ１３４がＶTH−Δの電圧を出力し、インバータ１３５の入力を接地する構成としてもよい。 In the configuration of the liquid crystal display circuit 100 shown in FIGS. 6 to 8, as shown in FIG. 5, a constant voltage source is connected to the input of the inverter 133, and the inverter 134 outputs a voltage of V TH -Δ. The input of the inverter 135 may be grounded.

（実施の形態３）
（実施の形態３にかかる液晶表示回路）
図９は、実施の形態３にかかる液晶表示回路の一例を示す図である。図９において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図９においては第１期間の状態を示している。図９に示すように、実施の形態３にかかる液晶表示回路１００の制御回路１３０は、図１，図２に示したＭＯＳトランジスタ１３２、インバータ１３３〜１３５、差動アンプ１３７およびバッファ１３８に代えて定電圧源９０１を備えていてもよい。 (Embodiment 3)
(Liquid Crystal Display Circuit According to Third Embodiment)
FIG. 9 is a diagram of an example of the liquid crystal display circuit according to the third embodiment. In FIG. 9, the same parts as those shown in FIG. FIG. 9 shows the state of the first period. As shown in FIG. 9, the control circuit 130 of the liquid crystal display circuit 100 according to the third embodiment is replaced with the MOS transistor 132, the inverters 133 to 135, the differential amplifier 137, and the buffer 138 shown in FIGS. A constant voltage source 901 may be provided.

定電圧源９０１は、図１に示した電圧ＶFBに代えて、電圧ＶDDHより低い定電圧（たとえばＶDD）をスイッチ１３９へ入力する。これにより、スイッチ１３９の設定により、液晶表示回路１００へ出力される制御電圧ＶCを、電圧ＶDDHと電圧ＶDDとのいずれかに切り替えることができる。 The constant voltage source 901 inputs a constant voltage (for example, V DD ) lower than the voltage V DDH to the switch 139 instead of the voltage V FB shown in FIG. Thereby, the control voltage V C output to the liquid crystal display circuit 100 can be switched to either the voltage V DDH or the voltage V DD according to the setting of the switch 139.

このため、たとえば図１に示した構成と比べて簡単な構成によって、第２ＳＲＡＭセル１１６の出力能力が第１ＳＲＡＭセル１１１の出力能力より弱く（出力インピーダンスが高く）なるように制御することができる。したがって、たとえば液晶表示回路１００の小型化や、液晶表示回路１００の消費電力の低減を図ることができる。   Therefore, for example, the output capability of the second SRAM cell 116 can be controlled to be weaker (the output impedance is higher) than the output capability of the first SRAM cell 111 with a simpler configuration than the configuration shown in FIG. Therefore, for example, the liquid crystal display circuit 100 can be downsized and the power consumption of the liquid crystal display circuit 100 can be reduced.

このように、実施の形態３にかかる液晶表示回路１００によれば、定電圧源９０１を用いた簡単な構成によって制御回路１３０を実現することができる。これにより、液晶表示回路１００の小型化や、液晶表示回路１００の消費電力の低減を図ることができる。   Thus, according to the liquid crystal display circuit 100 according to the third embodiment, the control circuit 130 can be realized with a simple configuration using the constant voltage source 901. Thereby, the liquid crystal display circuit 100 can be downsized and the power consumption of the liquid crystal display circuit 100 can be reduced.

また、図９に示した液晶表示回路１００の構成において、図５に示したように、インバータ１３３の入力に定電圧源を接続し、インバータ１３４がＶTH−Δの電圧を出力し、インバータ１３５の入力を接地する構成としてもよい。また、図９に示した液晶表示回路１００の構成において、図６〜図８に示したように、定電流源６０１（または抵抗７０１）、容量６０２やバッファ８０１を設ける構成としてもよい。 Further, in the configuration of the liquid crystal display circuit 100 shown in FIG. 9, as shown in FIG. 5, a constant voltage source is connected to the input of the inverter 133, the inverter 134 outputs a voltage of V TH −Δ, and the inverter 135 The input may be grounded. In addition, in the configuration of the liquid crystal display circuit 100 illustrated in FIG. 9, as illustrated in FIGS. 6 to 8, a constant current source 601 (or resistor 701), a capacitor 602, and a buffer 801 may be provided.

（実施の形態４）
図１０は、実施の形態４にかかる液晶表示回路の一例を示す図である。図１０において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図１０においては第１期間の状態を示している。図１０に示すように、実施の形態４にかかる液晶表示回路１００の制御回路１３０は、図１，図２に示したＭＯＳトランジスタ１３２、インバータ１３３〜１３５、差動アンプ１３７およびバッファ１３８を省いた構成としてもよい。この場合は画素回路１１０の制御端子１２２を省いた構成としてもよい。 (Embodiment 4)
FIG. 10 is a diagram of an example of the liquid crystal display circuit according to the fourth embodiment. In FIG. 10, the same parts as those shown in FIG. FIG. 10 shows the state of the first period. As shown in FIG. 10, the control circuit 130 of the liquid crystal display circuit 100 according to the fourth embodiment omits the MOS transistor 132, the inverters 133 to 135, the differential amplifier 137, and the buffer 138 shown in FIGS. It is good also as a structure. In this case, the control terminal 122 of the pixel circuit 110 may be omitted.

すなわち、上述した液晶表示回路１００の例においては、制御回路１３０が制御電圧ＶCを生成する構成としていたが、この限りではない。たとえば、第２ＳＲＡＭセル１１６を構成する高耐圧素子の能力が、第１ＳＲＡＭセル１１１を構成する標準耐圧素子の能力に比べて低い場合などは、制御回路１３０をより簡素な構成とすることが可能である。たとえば、図１０に示すように、スイッチ１３１のみで制御回路１３０を構成することが可能となる。 That is, in the example of the liquid crystal display circuit 100 described above, the control circuit 130 is configured to generate the control voltage V C , but this is not restrictive. For example, when the capability of the high breakdown voltage element constituting the second SRAM cell 116 is lower than the capability of the standard breakdown voltage element constituting the first SRAM cell 111, the control circuit 130 can be configured more simply. is there. For example, as shown in FIG. 10, the control circuit 130 can be configured with only the switch 131.

この場合は、第１ＳＲＡＭセル１１１の出力インピーダンスに対して、第２ＳＲＡＭセル１１６の出力インピーダンスが十分に高くなるようにＳＲＡＭを構成できるため、ＭＯＳトランジスタ１２０，１２１を導通するだけで第２ＳＲＡＭセル１１６のデータを第１ＳＲＡＭセル１１１へ転送することが可能となる。   In this case, the SRAM can be configured such that the output impedance of the second SRAM cell 116 is sufficiently higher than the output impedance of the first SRAM cell 111. Data can be transferred to the first SRAM cell 111.

このように、実施の形態４にかかる液晶表示回路１００によれば、上述した実施の形態１〜３にかかる液晶表示回路１００と同様に、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。   As described above, according to the liquid crystal display circuit 100 according to the fourth embodiment, as in the liquid crystal display circuits 100 according to the first to third embodiments, the time required for switching the liquid crystal display is shortened by one pixel. The area per unit and power consumption can be reduced.

（各実施の形態にかかる第２ＳＲＡＭセル）
図１１は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの一例を示す図である。図１２は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの他の例を示す図である。上述した実施の形態１〜４にかかる第２ＳＲＡＭセル１１６は、たとえば図１１や図１２に示す構成とすることができる。図１１，図１２に示すＭＯＳトランジスタ１１０１，１１０２は、第２ＳＲＡＭセル１１６のインバータ１１７を構成するＭＯＳトランジスタである。 (Second SRAM cell according to each embodiment)
FIG. 11 is a diagram illustrating an example of the second SRAM cell of the liquid crystal display circuit according to each embodiment. FIG. 12 is a diagram illustrating another example of the second SRAM cell of the liquid crystal display circuit according to each embodiment. The second SRAM cell 116 according to the first to fourth embodiments described above can be configured as shown in FIGS. 11 and 12, for example. MOS transistors 1101 and 1102 shown in FIGS. 11 and 12 are MOS transistors constituting the inverter 117 of the second SRAM cell 116.

たとえば、図１１に示す例のように、第２ＳＲＡＭセル１１６の動作電源を制御電圧ＶCとすることが好ましい。これにより、第２ＳＲＡＭセル１１６の出力インピーダンスを可変とすることができる。または、図１２に示す例のように、第２ＳＲＡＭセル１１６の動作電源を制御電圧ＶCとし、かつ第２ＳＲＡＭセル１１６を構成するＣＭＯＳインバータのＰＭＯＳ素子（ＭＯＳトランジスタ１１０１）のＮウェルを電圧ＶDDHに固定することで基板バイアスがかかる構成としてもよい。 For example, as in the example shown in FIG. 11, it is preferable that the operating power supply of the second SRAM cell 116 be the control voltage V C. Thereby, the output impedance of the second SRAM cell 116 can be made variable. Alternatively, as in the example shown in FIG. 12, the operating power supply of the second SRAM cell 116 is set to the control voltage V C and the N well of the PMOS element (MOS transistor 1101) of the CMOS inverter constituting the second SRAM cell 116 is set to the voltage V DDH. The substrate bias may be applied by fixing to the substrate.

図１１，図１２に示した構成によれば、たとえば上述した実施の形態１〜３において、制御電圧ＶCを変化させることにより、第２ＳＲＡＭセル１１６のＣＭＯＳトランジスタに印加されるゲート−ソース間の電圧が変化する。このため、制御電圧ＶCを変化させることにより、結果として第２ＳＲＡＭセル１１６の出力インピーダンスを変化させることが可能となる。 According to the configuration shown in FIGS. 11 and 12, for example, in the first to third embodiments described above, by changing the control voltage V C , the gate-source applied to the CMOS transistor of the second SRAM cell 116 is changed. The voltage changes. Therefore, by changing the control voltage V C , it is possible to change the output impedance of the second SRAM cell 116 as a result.

なお、上述した各実施の形態において、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間の接続／遮断を切り替えるスイッチとしてＭＯＳトランジスタ１２０，１２１を用いる構成について説明したが、このスイッチにはＭＯＳトランジスタに限らず各種のオン／オフスイッチを用いることができる。   In each of the above-described embodiments, the configuration in which the MOS transistors 120 and 121 are used as switches for switching connection / disconnection between the first SRAM cell 111 and the second SRAM cell 116 has been described. Without limitation, various on / off switches can be used.

また、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６のそれぞれには、ｐ型やｎ型などのＣＭＯＳ型のＳＲＡＭセルを用いることができる。また、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６のそれぞれは、ＣＭＯＳ型のＳＲＡＭセルに限らず、たとえば抵抗負荷型のＳＲＡＭなどであってもよい。   Further, each of the first SRAM cell 111 and the second SRAM cell 116 can be a p-type or n-type CMOS type SRAM cell. Each of the first SRAM cell 111 and the second SRAM cell 116 is not limited to a CMOS type SRAM cell, and may be, for example, a resistance load type SRAM.

また、液晶画素１１９と直接接続されていない第１ＳＲＡＭセル１１１に代えて、ＤＲＡＭ型などのメモリセルを用いてもよい。たとえば第１ＳＲＡＭセル１１１に代えてＤＲＡＭ型のメモリセルを用いる場合は、ＤＲＡＭ型のメモリセルから第２ＳＲＡＭセル１１６へデータを転送するために、ＤＲＡＭ型のメモリセルから転送されたデータ（正転データ）から反転データを生成するインバータを画素回路１１０に設ける。   A DRAM type memory cell may be used instead of the first SRAM cell 111 not directly connected to the liquid crystal pixel 119. For example, when a DRAM type memory cell is used in place of the first SRAM cell 111, data transferred from the DRAM type memory cell (normal data) is transferred in order to transfer data from the DRAM type memory cell to the second SRAM cell 116. The pixel circuit 110 is provided with an inverter that generates inverted data from (1).

また、この場合は、ＤＲＡＭ型のメモリセルと第２ＳＲＡＭセル１１６との間に、インピーダンス変換を行うバッファを設けてもよい。また、この場合は、第１ＳＲＡＭセル１１１のレプリカ回路（インバータ１３３，１３４）に代えて、ＤＲＡＭ型のメモリセル、反転データを生成するインバータ、およびインピーダンス変換を行うバッファのレプリカ回路を制御回路１３０に設けてもよい。   In this case, a buffer for impedance conversion may be provided between the DRAM type memory cell and the second SRAM cell 116. In this case, instead of the replica circuit (inverters 133 and 134) of the first SRAM cell 111, a DRAM-type memory cell, an inverter that generates inverted data, and a replica circuit of a buffer that performs impedance conversion are provided in the control circuit 130. It may be provided.

以上説明したように、液晶表示装置によれば、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。   As described above, according to the liquid crystal display device, it is possible to reduce the area per pixel and the power consumption while shortening the time required for switching the liquid crystal display.

以上のように、本発明にかかる液晶表示装置は、ＬＣＯＳなどの液晶パネルを用いて画像を表示する液晶表示装置に有用であり、特に、画像を光情報記録媒体に照射してホログラムを形成することで情報を記録するホログラフィックメモリに適している。   As described above, the liquid crystal display device according to the present invention is useful for a liquid crystal display device that displays an image using a liquid crystal panel such as LCOS. In particular, an optical information recording medium is irradiated with an image to form a hologram. Therefore, it is suitable for a holographic memory for recording information.

１００ 液晶表示回路
１１０ 画素回路
１１１ 第１ＳＲＡＭセル
１１２，１１３，１１７，１１８，１３３〜１３５ インバータ
１１４，１１５，１２０，１２１，１３２，１１０１，１１０２ ＭＯＳトランジスタ
１１６ 第２ＳＲＡＭセル
１１９ 液晶画素
１２２，１３６ 制御端子
１３０ 制御回路
１３１，１３９ スイッチ
１３７ 差動アンプ
１３８，８０１ バッファ
３００ 液晶表示装置
３１０ 液晶表示部
３２０ バイアス回路
３３０ 周辺回路
３３１ タイミング制御部
３３２ ロウ選択部／ロウドライバ
３３３ カラム選択部
３３４ カラムドライバ
３３５ スイッチ制御部
４０１ フレーム期間
４１１〜４１３ データ
４２１ データ入力期間
４２２ 転送期間
４２３ 液晶応答期間
４２４ 記録メディア書込期間
４３０ 制御電圧
６０１ 定電流源
６０２ 容量
７０１ 抵抗
９０１ 定電圧源 DESCRIPTION OF SYMBOLS 100 Liquid crystal display circuit 110 Pixel circuit 111 1st SRAM cell 112,113,117,118,133-135 Inverter 114,115,120,121,132,1101,1102 MOS transistor 116 2nd SRAM cell 119 Liquid crystal pixel 122,136 Control terminal 130 control circuit 131, 139 switch 137 differential amplifier 138, 801 buffer 300 liquid crystal display device 310 liquid crystal display unit 320 bias circuit 330 peripheral circuit 331 timing control unit 332 row selection unit / row driver 333 column selection unit 334 column driver 335 switch control Section 401 Frame period 411 to 413 Data 421 Data input period 422 Transfer period 423 Liquid crystal response period 424 Recording media writing period 430 Control voltage 60 The constant current source 602 capacitance 701 resistor 901 constant voltage source

Claims (7)

入力されたデータを保持する第１メモリセルと、
前記第１メモリセルよりも高電圧への耐性が高いトランジスタにより構成され、前記第１メモリセルから転送されたデータを保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型の第２メモリセルと、
前記第２メモリセルが保持するデータに基づく液晶表示を行う液晶画素と、
前記液晶画素による液晶表示および前記第１メモリセルへのデータの入力が行われる第１期間において前記第１メモリセルと前記第２メモリセルとの間を遮断し、前記第１メモリセルから前記第２メモリセルへのデータの転送が行われる第２期間において前記第１メモリセルと前記第２メモリセルとの間を接続するスイッチと、
を備えることを特徴とする液晶表示装置。 A first memory cell that holds input data;
An SRAM (Static Random Access Memory) type second memory cell configured by a transistor having higher resistance to a higher voltage than the first memory cell, and holding data transferred from the first memory cell;
A liquid crystal pixel for performing liquid crystal display based on data held in the second memory cell;
In a first period in which liquid crystal display by the liquid crystal pixel and data input to the first memory cell are performed, the first memory cell and the second memory cell are disconnected, and the first memory cell to the first memory cell A switch for connecting between the first memory cell and the second memory cell in a second period in which data is transferred to two memory cells;
A liquid crystal display device comprising: 前記第２期間において、前記第２メモリセルの出力インピーダンスを、前記第１メモリセルの出力インピーダンスより高い第１インピーダンスに制御し、
前記第１期間において、前記第２メモリセルの出力インピーダンスを、前記第１インピーダンスより低い第２インピーダンスになるように制御する、
制御回路を備えることを特徴とする請求項１に記載の液晶表示装置。 In the second period, controlling the output impedance of the second memory cell to a first impedance higher than the output impedance of the first memory cell;
In the first period, the output impedance of the second memory cell is controlled to be a second impedance lower than the first impedance.
The liquid crystal display device according to claim 1, further comprising a control circuit. 前記制御回路は、
前記第１メモリセル、前記第２メモリセルおよび前記スイッチのレプリカ回路を備え、
前記第２期間において、前記レプリカ回路によって生成した制御電圧で前記第２メモリセルを駆動することによって前記第２メモリセルの出力インピーダンスを前記第１インピーダンスに制御し、
前記第１期間において、前記液晶画素を駆動可能な制御電圧で前記第２メモリセルを駆動することによって前記第２メモリセルの出力インピーダンスを前記第２インピーダンスに制御する、
ことを特徴とする請求項２に記載の液晶表示装置。 The control circuit includes:
A replica circuit of the first memory cell, the second memory cell and the switch;
Controlling the output impedance of the second memory cell to the first impedance by driving the second memory cell with the control voltage generated by the replica circuit in the second period;
In the first period, the output impedance of the second memory cell is controlled to the second impedance by driving the second memory cell with a control voltage capable of driving the liquid crystal pixel.
The liquid crystal display device according to claim 2. 前記制御回路は、
前記第２期間において、定電圧源によって生成した制御電圧で前記第２メモリセルを駆動することによって前記第２メモリセルの出力インピーダンスを前記第１インピーダンスに制御し、
前記第１期間において、前記液晶画素を駆動可能な制御電圧で前記第２メモリセルを駆動することによって前記第２メモリセルの出力インピーダンスを前記第２インピーダンスに制御する、
ことを特徴とする請求項２に記載の液晶表示装置。 The control circuit includes:
In the second period, the output impedance of the second memory cell is controlled to the first impedance by driving the second memory cell with a control voltage generated by a constant voltage source,
In the first period, the output impedance of the second memory cell is controlled to the second impedance by driving the second memory cell with a control voltage capable of driving the liquid crystal pixel.
The liquid crystal display device according to claim 2. 前記第２メモリセルへ前記液晶画素を駆動可能な制御電圧を入力する信号線に直列に設けられた定電流源または抵抗と、前記信号線に並列に設けられた容量と、を備えることを特徴とする請求項３または４に記載の液晶表示装置。   A constant current source or a resistor provided in series with a signal line for inputting a control voltage capable of driving the liquid crystal pixel to the second memory cell, and a capacitor provided in parallel with the signal line. The liquid crystal display device according to claim 3 or 4. 前記信号線における前記容量と前記第２メモリセルとの間にバッファを備えることを特徴とする請求項５に記載の液晶表示装置。   The liquid crystal display device according to claim 5, further comprising a buffer between the capacitor in the signal line and the second memory cell. 前記第１メモリセル、前記第２メモリセル、前記液晶画素および前記スイッチを含む画素回路を複数備え、
前記制御回路は、前記画素回路のうちの複数の画素回路において共有される、
ことを特徴とする請求項２〜６のいずれか一つに記載の液晶表示装置。 A plurality of pixel circuits including the first memory cell, the second memory cell, the liquid crystal pixel, and the switch;
The control circuit is shared by a plurality of pixel circuits among the pixel circuits.
The liquid crystal display device according to claim 2, wherein the liquid crystal display device is a liquid crystal display device.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220059041A1 (en) * 2019-01-07 2022-02-24 Sony Group Corporation Spatial light modulator system, spatial light modulator device, and display apparatus

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243326A (en) * 1997-12-24 1999-09-07 Nec Corp Static clutch circuit and static logic circuit
JP2000148065A (en) * 1998-11-16 2000-05-26 Seiko Epson Corp Substrate for electrooptical device, electrooptical device, electronic equipment and projection display device
JP2001091973A (en) * 1999-09-27 2001-04-06 Matsushita Electric Ind Co Ltd Liquid crystal display element and its driving method
JP2004309669A (en) * 2003-04-04 2004-11-04 Semiconductor Energy Lab Co Ltd Active matrix type display device and its driving method
JP2008241832A (en) * 2007-03-26 2008-10-09 Seiko Epson Corp Liquid crystal device, pixel circuit, active matrix substrate, and electronic apparatus
JP2012098358A (en) * 2010-10-29 2012-05-24 Seiko Epson Corp Pixel circuit, electro-optical device, and electronic apparatus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243326A (en) * 1997-12-24 1999-09-07 Nec Corp Static clutch circuit and static logic circuit
JP2000148065A (en) * 1998-11-16 2000-05-26 Seiko Epson Corp Substrate for electrooptical device, electrooptical device, electronic equipment and projection display device
JP2001091973A (en) * 1999-09-27 2001-04-06 Matsushita Electric Ind Co Ltd Liquid crystal display element and its driving method
JP2004309669A (en) * 2003-04-04 2004-11-04 Semiconductor Energy Lab Co Ltd Active matrix type display device and its driving method
JP2008241832A (en) * 2007-03-26 2008-10-09 Seiko Epson Corp Liquid crystal device, pixel circuit, active matrix substrate, and electronic apparatus
JP2012098358A (en) * 2010-10-29 2012-05-24 Seiko Epson Corp Pixel circuit, electro-optical device, and electronic apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220059041A1 (en) * 2019-01-07 2022-02-24 Sony Group Corporation Spatial light modulator system, spatial light modulator device, and display apparatus
US11676550B2 (en) * 2019-01-07 2023-06-13 Sony Group Corporation Spatial light modulator system, spatial light modulator device, and display apparatus for preventing influences of mechanical operations of a light modulation unit

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