JP2017123444A

JP2017123444A - Semiconductor device

Info

Publication number: JP2017123444A
Application number: JP2016002918A
Authority: JP
Inventors: 中野　敬志; Takashi Nakano; 敬志中野; 曽根　弘樹; Hiroki Sone; 曽根　　弘樹; 中山　喜明; Yoshiaki Nakayama; 喜明中山
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2016-01-08
Filing date: 2016-01-08
Publication date: 2017-07-13

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a heat dissipation structure capable of further enhancing heat dissipation effect.SOLUTION: Heat dissipation layers 9c, 11c, 13b constituting a heat sink are formed so as to be connected directly to a resistance element 6 constituting a part of an energizing path. This enables heat emitted by the resistance element 6 to be efficiently transferred to the heat dissipation layers 9c, 11c, 13b and the heat is made possible to be discharged at a higher heat dissipation effect than that of the heat dissipation layers 9c, 11c, 13b. Accordingly, a semiconductor device is made possible to have a heat dissipation structure capable of further enhancing the heat dissipation effect.SELECTED DRAWING: Figure 1

Description

本発明は、放熱構造を有する半導体装置に関するものである。 The present invention relates to a semiconductor device having a heat dissipation structure.

従来、特許文献１において、基板の上に絶縁層を介して抵抗素子前駆層が形成され、さらに抵抗素子前駆層の両側に導電用配線層が備えられた配線基板が提案されている。この配線基板では、一方の導電用配線層から抵抗素子前駆層を通じて他方の導電用配線層に至る経路を通電経路として、抵抗素子前駆層に対して電流が流れるようになっている。このような配線基板において、抵抗素子前駆層で発した熱を放出し易くするために、抵抗素子前駆層の上に絶縁層を介して放熱用配線層を備え、放熱用配線層から放熱が行われるようにしている。 Conventionally, Patent Document 1 proposes a wiring board in which a resistive element precursor layer is formed on a substrate via an insulating layer, and conductive wiring layers are provided on both sides of the resistive element precursor layer. In this wiring board, a current flows from the one conductive wiring layer to the resistance element precursor layer by using a path from the one conductive wiring layer to the other conductive wiring layer through the resistance element precursor layer as an energization path. In such a wiring board, in order to easily release the heat generated in the resistance element precursor layer, a heat dissipation wiring layer is provided on the resistance element precursor layer via an insulating layer, and heat is radiated from the heat dissipation wiring layer. It is supposed to be.

特開２０１０−１７７５０６号公報JP 2010-177506 A

しかしながら、上記した特許文献１に記載の構造の配線基板では、抵抗素子前駆層と放熱用配線層との間に配置された絶縁膜によって放熱が阻害され、十分な放熱を行うことができない。 However, in the wiring board having the structure described in Patent Document 1, heat dissipation is hindered by the insulating film disposed between the resistor element precursor layer and the heat dissipation wiring layer, and sufficient heat dissipation cannot be performed.

本発明は上記点に鑑みて、より放熱効果を高めることができる放熱構造を有する半導体装置を提供することを目的とする。 An object of this invention is to provide the semiconductor device which has a heat dissipation structure which can improve the heat dissipation effect more in view of the said point.

上記目的を達成するため、請求項１に記載の発明では、半導体基板に形成された発熱部（６、３２）と、発熱部に電気的に接続される正極配線層（９ａ、１１ａ、３７ａ、３９ａ）と、発熱部に対して正極配線層と異なる位置において電気的に接続される負極配線層（９ｂ、１１ｂ、１３ａ、３７ｂ、３９ｂ）と、を有し、さらに、正極配線層から発熱部を介し、負極配線層を通じて電流が流れる経路を通電経路として、発熱部のうち、通電経路における正極配線層に接続される箇所と負極配線層に接続される箇所との間に電気的に接続されたヒートシンク（９ｃ、１１ｃ、１３ｂ、３７ｃ、３９ｃ）を備えている。 In order to achieve the above object, in the invention according to claim 1, the heat generating part (6, 32) formed on the semiconductor substrate and the positive electrode wiring layer (9a, 11a, 37a, 39a) and a negative electrode wiring layer (9b, 11b, 13a, 37b, 39b) electrically connected to the heat generating portion at a position different from the positive electrode wiring layer, and further from the positive electrode wiring layer to the heat generating portion. As a current-carrying path, a path through which a current flows through the negative-electrode wiring layer is electrically connected between a part connected to the positive-electrode wiring layer and a part connected to the negative-electrode wiring layer in the current-carrying path. Heat sinks (9c, 11c, 13b, 37c, 39c).

このように、通電経路の一部を構成する発熱部に対して直接接続されるように、ヒートシンクを形成している。このため、発熱部で発する熱を効率的にヒートシンクに伝えることが可能となり、ヒートシンクより高い放熱効果で熱を放出することが可能となる。したがって、より放熱効果を高めることができる放熱構造を有する半導体装置とすることが可能となる。 In this manner, the heat sink is formed so as to be directly connected to the heat generating part constituting a part of the energization path. For this reason, it becomes possible to transmit the heat | fever emitted in a heat-emitting part efficiently to a heat sink, and it becomes possible to discharge | release heat with the heat dissipation effect higher than a heat sink. Therefore, a semiconductor device having a heat dissipation structure that can further enhance the heat dissipation effect can be obtained.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

第１実施形態にかかる半導体装置の断面構成を示す図である。It is a figure showing the section composition of the semiconductor device concerning a 1st embodiment. 図１に示す半導体装置の上面レイアウト図である。FIG. 2 is a top surface layout diagram of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の空乏層の広がり方と電流密度の関係を示した図である。It is the figure which showed the relationship between how the depletion layer of the semiconductor device shown in FIG. 1 spreads, and a current density. 第１実施形態の変形例にかかる半導体装置のレイアウト図である。FIG. 6 is a layout diagram of a semiconductor device according to a modification of the first embodiment. 第１実施形態の変形例にかかる半導体装置のレイアウト図である。FIG. 6 is a layout diagram of a semiconductor device according to a modification of the first embodiment. 第１実施形態の変形例にかかる半導体装置のレイアウト図である。FIG. 6 is a layout diagram of a semiconductor device according to a modification of the first embodiment. 第２実施形態にかかる半導体装置の断面構成を示す図である。It is a figure which shows the cross-sectional structure of the semiconductor device concerning 2nd Embodiment. 第３実施形態にかかる半導体装置のレイアウト図である。FIG. 6 is a layout diagram of a semiconductor device according to a third embodiment. 第４実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 4th Embodiment. 第５実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 5th Embodiment. 第６実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 6th Embodiment. 他の実施形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated by other embodiment. 他の実施形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated by other embodiment. 他の実施形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated by other embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について説明する。本実施形態では、抵抗素子を通じる通電経路を有する半導体装置を例に挙げて説明するが、抵抗素子以外のものを通じる通電経路を有する半導体装置とすることもできる。 (First embodiment)
A first embodiment will be described. In the present embodiment, a semiconductor device having an energization path through a resistance element will be described as an example. However, a semiconductor device having an energization path through something other than a resistance element may be used.

図１に示すように、半導体装置は、半導体基板としてＳＯＩ基板１を用いて構成されている。ＳＯＩ基板１は、例えばシリコン基板からなる支持基板２とｎ^-型のシリコン基板を薄膜化して構成した活性層３とを酸化膜等で構成される埋込絶縁膜４を介して接合して構成されている。 As shown in FIG. 1, the semiconductor device is configured using an SOI substrate 1 as a semiconductor substrate. The SOI substrate 1 is formed by bonding, for example, a support substrate 2 made of a silicon substrate and an active layer 3 formed by thinning an n ⁻ -type silicon substrate via a buried insulating film 4 made of an oxide film or the like. Has been.

活性層３は、トレンチ分離構造５によって所望の領域に素子分離されている。トレンチ分離構造５は、活性層３の表面から形成された埋込絶縁膜４まで達する溝５ａと、この溝５ａ内を埋め込むように形成された絶縁膜５ｂなどによって構成されている。例えば、フォトエッチングによって形成したマスクを用いて活性層３をエッチングすることで溝５ａを形成したのち、熱酸化もしくはデポジションによる絶縁材料の埋込み等によって溝５ａ内に絶縁膜５ｂを配置することで、トレンチ分離構造５を形成している。 The active layer 3 is element-isolated into a desired region by the trench isolation structure 5. The trench isolation structure 5 includes a trench 5a reaching from the surface of the active layer 3 to the buried insulating film 4 and an insulating film 5b formed so as to fill the trench 5a. For example, the trench 5a is formed by etching the active layer 3 using a mask formed by photoetching, and then the insulating film 5b is disposed in the trench 5a by embedding an insulating material by thermal oxidation or deposition. The trench isolation structure 5 is formed.

素子分離された各活性層３には、例えば集積回路を構成する各種半導体素子が備えられている。図１は、そのうちの抵抗素子６の断面構成を示している。 Each active layer 3 from which the elements are separated includes, for example, various semiconductor elements constituting an integrated circuit. FIG. 1 shows a cross-sectional configuration of the resistance element 6 among them.

抵抗素子６は、活性層３の表層部に対して、例えばｐ型不純物もしくはｎ型不純物を拡散させて形成した拡散抵抗によって構成されている。 The resistance element 6 is configured by a diffused resistor formed by diffusing, for example, a p-type impurity or an n-type impurity in the surface layer portion of the active layer 3.

また、活性層３の表層部には、ＳＴＩ（Shallow Trench Isolation）分離部７が形成されている。ＳＴＩ分離部７は、例えば活性層３の表層部に所定深さのトレンチ７ａを形成したのち、トレンチ７ａ内を絶縁膜７ｂで埋込み、ＣＭＰ（Chemical Mechanical Polishing）などで平坦化することによって形成される。ＳＴＩ分離部７は、抵抗素子６よりも浅い位置まで形成されており、開口部７ｃ〜７ｅが設けられることで、抵抗素子６との電気的接続が行えるようになっている。 In addition, an STI (Shallow Trench Isolation) separation portion 7 is formed in the surface layer portion of the active layer 3. The STI isolation portion 7 is formed, for example, by forming a trench 7a having a predetermined depth in the surface layer portion of the active layer 3, and then filling the trench 7a with an insulating film 7b and planarizing it with CMP (Chemical Mechanical Polishing) or the like. The The STI isolation portion 7 is formed to a position shallower than the resistance element 6, and the openings 7 c to 7 e are provided so that electrical connection with the resistance element 6 can be performed.

具体的には、図１に示す断面において、抵抗素子６の一端側に開口部７ｃが形成されると共に他端側に開口部７ｄが備えられ、開口部７ｃ、７ｂが備えられたそれぞれの場所で抵抗素子６との電気的接続が行えるようになっている。また、開口部７ｃと開口部７ｄとの間に開口部７ｅが形成されている。すなわち、抵抗素子６のうち開口部７ｃと開口部７ｄを通る通電経路の途中に開口部７ｅが形成されることで、抵抗素子６の通電経路の途中において、抵抗素子６との電気的接続が行えるようになっている。 Specifically, in the cross section shown in FIG. 1, the opening 7 c is formed on one end side of the resistance element 6, the opening 7 d is provided on the other end side, and the locations where the openings 7 c and 7 b are provided. Thus, electrical connection with the resistance element 6 can be performed. An opening 7e is formed between the opening 7c and the opening 7d. That is, by forming the opening 7e in the middle of the energization path passing through the opening 7c and the opening 7d in the resistance element 6, the electrical connection with the resistance element 6 is established in the middle of the energization path of the resistance element 6. It can be done.

詳述すると、図２に示すように、本実施形態の場合、抵抗素子６は長方形状にレイアウトされており、その長手方向の両端において、各短辺に沿って開口部７ｃが複数個１列に並べられて配置されていると共に開口部７ｄが複数個１列に並べられて配置されている。そして、抵抗素子６における長手方向の中間位置、より詳しくは開口部７ｃよりも開口部７ｄ寄りの位置に開口部７ｅが形成されており、抵抗素子６の短辺方向に複数個１列に並べて配置されている。開口部７ｃ〜７ｅの数はそれぞれ同じ数とされており、１つ１つが抵抗素子６の短辺方向における同じ位置、つまり長辺方向において並んだ位置に配置されている。 More specifically, as shown in FIG. 2, in the case of this embodiment, the resistive elements 6 are laid out in a rectangular shape, and a plurality of openings 7c are arranged along each short side at both ends in the longitudinal direction. And a plurality of openings 7d are arranged in one row. An opening 7e is formed at an intermediate position in the longitudinal direction of the resistance element 6, more specifically at a position closer to the opening 7d than the opening 7c, and a plurality of openings 7e are arranged in a row in the short side direction of the resistance element 6. Has been placed. The numbers of the openings 7c to 7e are the same, and each one is arranged at the same position in the short side direction of the resistance element 6, that is, a position aligned in the long side direction.

なお、抵抗素子６については、単一の不純物濃度で形成されていても良いが、電気的接続が行われる表面部分において、他の部分よりも不純物濃度を高くしたものとされていても良いし、シリサイド膜などが形成されていても良い。 The resistance element 6 may be formed with a single impurity concentration, but the surface portion where electrical connection is performed may have a higher impurity concentration than other portions. A silicide film or the like may be formed.

さらに、図１に示すように、ＳＯＩ基板１の表面には、第１層間絶縁膜８を介して第１配線層９が形成されている。第１配線層９は、正極配線層９ａと負極配線層９ｂおよび放熱層９ｃに分離されている。正極配線層９ａと負極配線層９ｂおよび放熱層９ｃは、それぞれ第１層間絶縁膜８に形成されたコンタクトホール８ａ〜８ｃを通じて、開口部７ｃ〜７ｄより露出させられた抵抗素子６の所望箇所と電気的に接続されている。 Further, as shown in FIG. 1, a first wiring layer 9 is formed on the surface of the SOI substrate 1 via a first interlayer insulating film 8. The first wiring layer 9 is separated into a positive electrode wiring layer 9a, a negative electrode wiring layer 9b, and a heat dissipation layer 9c. The positive electrode wiring layer 9a, the negative electrode wiring layer 9b, and the heat dissipation layer 9c are connected to desired portions of the resistance element 6 exposed from the openings 7c to 7d through the contact holes 8a to 8c formed in the first interlayer insulating film 8, respectively. Electrically connected.

第１配線層９および第１層間絶縁膜８の上には第２層間絶縁膜１０を介して第２配線層１１が形成されている。第２配線層１１も、正極配線層１１ａと負極配線層１１ｂおよび放熱層１１ｃに分離されている。正極配線層１１ａと負極配線層１１ｂおよび放熱層１１ｃは、それぞれ第２層間絶縁膜１０に形成されたコンタクトホール１０ａ〜１０ｃを通じて、正極配線層９ａと負極配線層９ｂもしくは放熱層９ｃと電気的に接続されている。 A second wiring layer 11 is formed on the first wiring layer 9 and the first interlayer insulating film 8 via a second interlayer insulating film 10. The second wiring layer 11 is also separated into a positive electrode wiring layer 11a, a negative electrode wiring layer 11b, and a heat dissipation layer 11c. The positive electrode wiring layer 11a, the negative electrode wiring layer 11b, and the heat dissipation layer 11c are electrically connected to the positive electrode wiring layer 9a and the negative electrode wiring layer 9b or the heat dissipation layer 9c through contact holes 10a to 10c formed in the second interlayer insulating film 10, respectively. It is connected.

第２配線層１１および第２層間絶縁膜１０の上には第３層間絶縁膜１２を介して第３配線層１３が形成されている。第３配線層１３は、負極配線層１３ａおよび放熱層１３ｂに分離されている。負極配線層１３ａおよび放熱層１３ｂは、それぞれ第３層間絶縁膜１２に形成されたコンタクトホール１２ａ、１２ｂを通じて、負極配線層１１ｂもしくは放熱層１１ｃと電気的に接続されている。 A third wiring layer 13 is formed on the second wiring layer 11 and the second interlayer insulating film 10 via a third interlayer insulating film 12. The third wiring layer 13 is separated into a negative electrode wiring layer 13a and a heat dissipation layer 13b. The negative electrode wiring layer 13a and the heat dissipation layer 13b are electrically connected to the negative electrode wiring layer 11b or the heat dissipation layer 11c through contact holes 12a and 12b formed in the third interlayer insulating film 12, respectively.

なお、図１では、第３配線層１３に正極配線層が備えられていない構造を示してあるが、正極配線層が備えられた構造とされていても良いし、他の素子などに接続される構造であっても良い。 Although FIG. 1 shows a structure in which the third wiring layer 13 is not provided with a positive electrode wiring layer, the third wiring layer 13 may be provided with a positive electrode wiring layer, or may be connected to other elements. It may be a structure.

このような構造によって、本実施形態にかかる抵抗素子６を備えた半導体装置が構成されている。このような半導体装置では、正極配線層１１ａ、９ａから抵抗素子６を通り、さらに負極配線層９ｂ、１１ｂ、１３ａを通って電流が流れるという通電経路を構成する。そして、このように抵抗素子６に電流が流れる際に、抵抗素子６で発熱が生じる。 With such a structure, a semiconductor device including the resistance element 6 according to the present embodiment is configured. In such a semiconductor device, an energization path is formed in which current flows from the positive electrode wiring layers 11a, 9a through the resistance element 6 and further through the negative electrode wiring layers 9b, 11b, 13a. When the current flows through the resistance element 6 in this way, the resistance element 6 generates heat.

これに対して、本実施形態にかかる半導体装置では、抵抗素子６に対して放熱層９ｃ、１１ｃ、１３ｂが直接接続されるようにしている。このため、放熱層９ｃ、１１ｃ、１３ｂにて構成される多層金属層をヒートシンク、つまり放熱構造として、抵抗素子６が発した熱を放出することが可能となり、半導体装置の高温化を抑制することが可能になる。 On the other hand, in the semiconductor device according to the present embodiment, the heat dissipation layers 9 c, 11 c, and 13 b are directly connected to the resistance element 6. Therefore, the multilayer metal layer composed of the heat dissipation layers 9c, 11c, and 13b can be used as a heat sink, that is, a heat dissipation structure, so that the heat generated by the resistance element 6 can be released and the high temperature of the semiconductor device can be suppressed. Is possible.

放熱層９ｃ、１１ｃ、１３ｂのレイアウトについては任意であるが、本実施形態では、図２に示すように放熱層９ｃ、１１ｃ、１３ｂを長方形状とし、図１に示すように放熱層９ｃ、１１ｃ、１３ｂを互いに対向するように配置している。放熱層９ｃ、１１ｃ、１３ｂの面積も任意であるが、本実施形態では抵抗素子６の短辺方向においては、放熱層９ｃ、１１ｃ、１３ｂによって抵抗素子６がすべて覆われる程度の面積となるようにしている。 The layout of the heat dissipation layers 9c, 11c, and 13b is arbitrary, but in this embodiment, the heat dissipation layers 9c, 11c, and 13b are rectangular as shown in FIG. 2, and the heat dissipation layers 9c, 11c are as shown in FIG. , 13b are arranged so as to face each other. The area of the heat dissipation layers 9c, 11c, and 13b is also arbitrary, but in the present embodiment, in the short side direction of the resistance element 6, the area is such that the resistance elements 6 are all covered by the heat dissipation layers 9c, 11c, and 13b. I have to.

以上説明したように、本実施形態では、通電経路の一部を構成する抵抗素子６に対して直接接続されるように、ヒートシンクを構成する放熱層９ｃ、１１ｃ、１３ｂを形成している。このため、抵抗素子６で発する熱を効率的に放熱層９ｃ、１１ｃ、１３ｂに伝えることが可能となり、放熱層９ｃ、１１ｃ、１３ｂより高い放熱効果で熱を放出することが可能となる。したがって、より放熱効果を高めることができる放熱構造を有する半導体装置とすることが可能となる。 As described above, in the present embodiment, the heat radiation layers 9c, 11c, and 13b that constitute the heat sink are formed so as to be directly connected to the resistance element 6 that constitutes a part of the energization path. For this reason, it becomes possible to efficiently transmit the heat generated by the resistance element 6 to the heat dissipation layers 9c, 11c, and 13b, and to release heat with a higher heat dissipation effect than the heat dissipation layers 9c, 11c, and 13b. Therefore, a semiconductor device having a heat dissipation structure that can further enhance the heat dissipation effect can be obtained.

また、放熱層９ｃ、１１ｃ、１３ｂを抵抗素子６に接続するための開口部７ｅの形成位置は抵抗素子６の中央位置とすることもできるが、本実施形態のように、開口部７ｃよりも開口部７ｄ寄りの位置に開口部７ｅを形成することで以下の効果を得ることができる。 Moreover, although the formation position of the opening part 7e for connecting the heat radiation layers 9c, 11c, and 13b to the resistance element 6 can be the center position of the resistance element 6, it is more than the opening part 7c as in the present embodiment. By forming the opening 7e near the opening 7d, the following effects can be obtained.

すなわち、図３に示すように、ＳＯＩ基板１においては、例えば支持基板２をｐ型半導体基板で構成する場合、埋込絶縁膜４を介してＭＯＳ構造と等価の構造が構成されることになるため、支持基板２と活性層３との間に空乏層が広がることになる（図中破線参照）。この空乏層は、正極電位側の方が負極電位側よりも広がりが大きい、つまり開口部７ｃ側の方が開口部７ｄ側よりも広がりが大きい。このため、正極電位側において負極電位側よりも電流密度が大きくなり、発熱も大きくなる。 That is, as shown in FIG. 3, in the SOI substrate 1, for example, when the support substrate 2 is configured by a p-type semiconductor substrate, a structure equivalent to the MOS structure is configured via the buried insulating film 4. Therefore, a depletion layer spreads between the support substrate 2 and the active layer 3 (see the broken line in the figure). The depletion layer is larger on the positive electrode potential side than on the negative electrode potential side, that is, on the opening 7c side is larger than on the opening 7d side. For this reason, the current density is larger on the positive electrode potential side than on the negative electrode potential side, and heat generation is also increased.

これに対して、本実施形態のように、開口部７ｃよりも開口部７ｄ寄りの位置に開口部７ｅを形成する場合、つまりヒートシンクと抵抗素子６との接続位置を負極配線層９ｂとの接続位置よりも正極配線層９ａとの接続位置寄りとすれば、より開口部７ｄ側からの放熱が行われ易くなるようにできる。したがって、より高温になり易い部位から効果的に放熱を行うことができ、局所的な高温化を防ぐことが可能となる。 In contrast, when the opening 7e is formed at a position closer to the opening 7d than the opening 7c as in the present embodiment, that is, the connection position between the heat sink and the resistance element 6 is connected to the negative electrode wiring layer 9b. If it is closer to the connection position with the positive electrode wiring layer 9a than the position, the heat radiation from the opening 7d side can be more easily performed. Therefore, it is possible to effectively dissipate heat from a part that is likely to become hot, and it is possible to prevent local high temperature.

（第１実施形態の変形例）
上記第１実施形態では、図２に示すように開口部７ｅによるヒートシンクと抵抗素子６との接続部を複数個一列に並べた構成としたが、他の構成とすることもできる。例えば、図４Ａに示すように、ヒートシンクと抵抗素子６との接続箇所（ここでは開口部７ｅやコンタクトホール８ｃの形成箇所）を複数個二列に並べる構造としても良いし、図４Ｂに示すように、開口部７ｅを複数個二列に並べつつ、各列の開口部７ｅが互い違いに千鳥状に配置されるようにしても良い。また、図４Ｃに示すように、開口部７ｅを抵抗素子６の短辺方向に沿った長方形状としても良い。 (Modification of the first embodiment)
In the first embodiment, as shown in FIG. 2, a plurality of connection portions between the heat sink and the resistance element 6 by the opening 7e are arranged in a line, but other configurations may be used. For example, as shown in FIG. 4A, a structure in which a plurality of connection portions (here, formation portions of the openings 7e and contact holes 8c) between the heat sink and the resistance element 6 may be arranged in two rows, or as shown in FIG. 4B. In addition, a plurality of openings 7e may be arranged in two rows, and the openings 7e in each row may be alternately arranged in a staggered manner. Further, as shown in FIG. 4C, the opening 7 e may have a rectangular shape along the short side direction of the resistance element 6.

図４Ａの構造とする場合、第１実施形態の構成と比較して抵抗素子６とヒートシンクとの接触面積を増加させることができるため、より放熱効果を向上させることが可能となる。ただし、開口部７ｅを二列にする場合、電流の流れ方向において２つの開口部７ｅが並ぶことになるため、一方の開口部７ｅより抵抗素子６からヒートシンク側に電流が流れ、他方の開口部７ｅよりヒートシンクから抵抗素子６に電流が戻されるという経路を辿る。このため、その部分においては抵抗素子６としての機能を果たさなくなることから、抵抗素子６の面積増大要因となるため、面積縮小の観点からは第１実施形態の構造の方が好ましい。なお、図４Ｂの構造においても、図４Ａと同様のことが起こり得る。しかしながら、開口部７ｅの形成位置を互い違いにしていることから、ヒートシンク内を通るときの内部抵抗が図４Ａの構造よりも大きくなり、電流がヒートシンク内に流れることなく抵抗素子６内に流れるようにし得る。このような構成とすれば、抵抗素子６の面積の増大を抑制しつつ、より放熱効果を向上させることが可能となる。 In the case of the structure of FIG. 4A, the contact area between the resistance element 6 and the heat sink can be increased as compared with the configuration of the first embodiment, so that the heat dissipation effect can be further improved. However, when the openings 7e are arranged in two rows, the two openings 7e are arranged in the current flow direction, so that current flows from the resistance element 6 to the heat sink side through the one opening 7e, and the other opening From 7e, the path of returning the current from the heat sink to the resistance element 6 is followed. For this reason, since the function as the resistance element 6 is not performed in that portion, the area of the resistance element 6 is increased. Therefore, the structure of the first embodiment is preferable from the viewpoint of area reduction. In the structure of FIG. 4B, the same thing as in FIG. 4A can occur. However, since the positions where the openings 7e are formed are staggered, the internal resistance when passing through the heat sink is larger than that in the structure of FIG. 4A so that the current flows in the resistance element 6 without flowing in the heat sink. obtain. With such a configuration, it is possible to further improve the heat dissipation effect while suppressing an increase in the area of the resistance element 6.

また、図４Ｃの構造とする場合には、抵抗素子６とヒートシンクとの接触面積を大きく取ることができるため、第１実施形態の構成と比較して放熱効果を向上させることができる。 In the case of the structure shown in FIG. 4C, the contact area between the resistance element 6 and the heat sink can be increased, so that the heat dissipation effect can be improved as compared with the configuration of the first embodiment.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して抵抗素子６の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態について説明する。 (Second Embodiment)
A second embodiment will be described. In the present embodiment, the configuration of the resistance element 6 is changed with respect to the first embodiment, and the others are the same as those in the first embodiment. Therefore, the first embodiment will be described.

図５に示すように、本実施形態では、半導体基板などの基板２０の上に絶縁膜２１を介して抵抗素子６を備えた構造としている。本実施形態の抵抗素子６は、クロムシリコン（ＣｒＳｉ）や窒化タンタル（ＴａＮ）などの薄膜抵抗によって構成されている。そして、この抵抗素子６の上に、第１実施形態と同様に第１層間絶縁膜８が形成されており、さらにその上に第１配線層９、第２層間絶縁膜１０、第２配線層１１、第３層間絶縁膜１２および第３配線層１３などが形成されている。これら各部の構成については、基本的には第１実施形態と同様であるが、本実施形態では第１実施形態で備えてあったＳＴＩ分離部７が無いため、第１配線層９の各部と抵抗素子６とは第１層間絶縁膜８に形成されたコンタクトホール８ａ〜８ｃを通じて接続されている。また、本実施形態では、コンタクトホール８ｃを通電経路の方向における抵抗素子６の中央位置に形成しており、ヒートシンクが通電経路の方向における抵抗素子６の中央位置に接続されるようにしている。 As shown in FIG. 5, in this embodiment, the resistance element 6 is provided on a substrate 20 such as a semiconductor substrate via an insulating film 21. The resistance element 6 of the present embodiment is configured by a thin film resistor such as chromium silicon (CrSi) or tantalum nitride (TaN). A first interlayer insulating film 8 is formed on the resistance element 6 as in the first embodiment, and a first wiring layer 9, a second interlayer insulating film 10, and a second wiring layer are further formed thereon. 11, the third interlayer insulating film 12, the third wiring layer 13, and the like are formed. The configuration of each of these parts is basically the same as that of the first embodiment, but in this embodiment, since there is no STI isolation part 7 provided in the first embodiment, each part of the first wiring layer 9 The resistance element 6 is connected through contact holes 8 a to 8 c formed in the first interlayer insulating film 8. In this embodiment, the contact hole 8c is formed at the center position of the resistance element 6 in the direction of the energization path, and the heat sink is connected to the center position of the resistance element 6 in the direction of the energization path.

このように、抵抗素子６を薄膜抵抗によって構成する場合においても、第１実施形態と同様の構造を採用することができる。この場合でも、第１実施形態と同様の効果を得ることができる。また、抵抗素子６を薄膜抵抗によって構成する場合、第１実施形態のようにＳＯＩ基板１における活性層３に抵抗素子６を構成する場合のような空乏層の広がり方に起因する電流密度の分布を考慮しなくても良い。このため、ヒートシンクを熱が逃げ難くなる通電経路の方向における抵抗素子６の中央位置に接続することで、より偏りなく放熱を行うことが可能となる。 As described above, even when the resistive element 6 is formed of a thin film resistor, the same structure as that of the first embodiment can be employed. Even in this case, the same effect as the first embodiment can be obtained. Further, when the resistance element 6 is constituted by a thin film resistor, the current density distribution caused by the spread of the depletion layer as in the case of configuring the resistance element 6 in the active layer 3 in the SOI substrate 1 as in the first embodiment. Need not be considered. For this reason, it becomes possible to radiate heat more evenly by connecting the heat sink to the central position of the resistance element 6 in the direction of the energization path where heat is difficult to escape.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して抵抗素子６の上面形状を変更したものであり、その他については第１、第２実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment will be described. This embodiment is different from the first embodiment because the upper surface shape of the resistance element 6 is changed with respect to the first and second embodiments, and the others are the same as the first and second embodiments. Only the part will be described.

図６に示すように、抵抗素子６における短辺方向の線幅を部分的に縮小している。具体的には、抵抗素子６のうち、両端位置よりも内側において、抵抗素子６に切欠部６１を備えている。本実施形態の場合、切欠部６１は、抵抗素子６における両長辺に備えられているが、いずれか一方のみでも良い。 As shown in FIG. 6, the line width in the short side direction of the resistance element 6 is partially reduced. Specifically, the resistance element 6 is provided with a notch 61 in the resistance element 6 inside the positions of both ends. In the case of the present embodiment, the notches 61 are provided on both long sides of the resistance element 6, but only one of them may be provided.

このような構成において、ヒートシンクと抵抗素子６との接続箇所を抵抗素子６における線幅が狭められた部分のうち通電経路の上流側としている。つまり、最も電流集中が発生し得る箇所において、ヒートシンクを抵抗素子６に接続させている。 In such a configuration, the connection point between the heat sink and the resistance element 6 is the upstream side of the energization path in the portion where the line width of the resistance element 6 is narrowed. That is, the heat sink is connected to the resistance element 6 at the location where the current concentration can occur most.

このような構成とすれば、最も電流集中が発生して高温になり易い箇所から放熱を行うことが可能となり、より放熱効果を高めることが可能となる。 With such a configuration, it is possible to radiate heat from a portion where current concentration is most likely to occur and the temperature tends to be high, and it is possible to further enhance the heat radiating effect.

（第４実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対して抵抗素子６とヒートシンクとの接続箇所の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fifth embodiment will be described. In the present embodiment, the structure of the connection portion between the resistance element 6 and the heat sink is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment, and therefore different from the first embodiment. Only will be described.

図７に示すように、本実施形態では、抵抗素子６のうちヒートシンクとの接続箇所について、抵抗素子６よりも高抵抗となるｎ^-型の低不純物領域６ａとしている。 As shown in FIG. 7, in the present embodiment, the connection portion of the resistance element 6 with the heat sink is an n ⁻ type low impurity region 6 a having a higher resistance than the resistance element 6.

このように、抵抗素子６のうちヒートシンクとの接続箇所を低不純物領域６ａとすれば、ヒートシンクへの経路の電気抵抗を上げることが可能となり、ヒートシンク側への電流の流れを第１実施形態の構造よりも更に抑制することが可能となる。これにより、半導体装置の電気特性への影響を低減することが可能となる。 As described above, if the connection portion of the resistance element 6 to the heat sink is the low impurity region 6a, it is possible to increase the electrical resistance of the path to the heat sink, and the current flow to the heat sink side of the first embodiment. It becomes possible to further suppress the structure. As a result, the influence on the electrical characteristics of the semiconductor device can be reduced.

（第５実施形態）
第５実施形態について説明する。本実施形態も、第１実施形態に対して抵抗素子６とヒートシンクとの接続箇所の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment will be described. In this embodiment, the structure of the connection portion between the resistance element 6 and the heat sink is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment, and therefore different from the first embodiment. Only will be described.

図８に示すように、本実施形態では、抵抗素子６のうちヒートシンクとの接続箇所について、抵抗素子６と異なる導電型、ここではｐ型半導体領域６ｂを備えている。また、ヒートシンクと抵抗素子６との接続箇所（ここではコンタクトホール８ｃの形成箇所）を通電経路方向において二列に並べている。 As shown in FIG. 8, in the present embodiment, a portion of the resistance element 6 connected to the heat sink is provided with a conductivity type different from that of the resistance element 6, here, a p-type semiconductor region 6 b. Further, the connection locations (here, the locations where the contact holes 8c are formed) between the heat sink and the resistance element 6 are arranged in two rows in the energization path direction.

このように、抵抗素子６のうちヒートシンクとの接続箇所を抵抗素子６のうちの通電経路を構成する部分と異なる導電型となるｐ型半導体領域６ｂとすることで、ＰＮ接合を構成することができる。このようにすれば、ヒートシンク側への電流の流れを防ぐことが可能となる。これにより、半導体装置の電気特性への影響を低減することが可能となる。また、このようなｐ型半導体領域６ｂを備える場合、ヒートシンクへの電流の流れを防ぐことが可能となるため、ヒートシンクと抵抗素子６との接続箇所を二列に並べる構造であっても、抵抗素子６の面積の増加を抑制することが可能となる。 As described above, the p-type semiconductor region 6b having a different conductivity type from the portion of the resistance element 6 that constitutes the energization path in the resistance element 6 can be configured to form a PN junction. it can. In this way, it is possible to prevent a current flow to the heat sink side. As a result, the influence on the electrical characteristics of the semiconductor device can be reduced. In addition, when such a p-type semiconductor region 6b is provided, it is possible to prevent the flow of current to the heat sink. Therefore, even if the connection portion between the heat sink and the resistive element 6 is arranged in two rows, the resistance An increase in the area of the element 6 can be suppressed.

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１実施形態に対して素子分離構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Sixth embodiment)
A sixth embodiment will be described. In the present embodiment, the element isolation structure is changed with respect to the first embodiment, and the others are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described.

図９に示すように、本実施形態では、ＳＴＩ分離部７を抵抗素子６のうちヒートシンクとの接続箇所から負極配線層９ｂとの接続箇所との間には備えているが、ヒートシンクとの接続箇所から正極配線層９ａとの接続箇所との間には備えていない。 As shown in FIG. 9, in the present embodiment, the STI isolation portion 7 is provided between the connecting portion of the resistance element 6 and the heat sink to the connecting portion of the negative electrode wiring layer 9b. There is no provision between the location and the connection location with the positive electrode wiring layer 9a.

このような構成にすると、図中破線で示したように、ＳＴＩ分離部７のうち抵抗素子６とヒートシンクとの接続箇所側の端部の位置において、抵抗素子６の厚み方向の寸法が小さくなり、通電経路の断面積が縮小される。したがって、この位置で電流集中が発生して発熱が生じ易くなるようにできる。最も電流集中が発生して高温になり易い箇所から放熱を行うことが可能となり、より放熱効果を高めることが可能となる。 With such a configuration, the dimension in the thickness direction of the resistance element 6 becomes small at the position of the end of the STI separation portion 7 on the connection portion side of the resistance element 6 and the heat sink, as indicated by the broken line in the figure. The cross-sectional area of the energization path is reduced. Therefore, current concentration occurs at this position, and heat can be generated easily. It is possible to radiate heat from a location where current concentration is most likely to occur and the temperature tends to be high, and it is possible to further enhance the heat radiating effect.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、上記第１実施形態では、抵抗素子６のうちの通電経路となる部分の上にＳＴＩ分離部７を形成しているが、図１０に示すようにＳＴＩ分離部７を無くした構造としても良い。このようにすれば、通電経路が狭まる部分がなくなるため、不要な電流集中箇所を無くすことが可能となり、抵抗素子６での発熱量を低減することが可能となる。 For example, in the first embodiment, the STI isolation portion 7 is formed on the portion of the resistance element 6 that becomes the energization path. However, the STI isolation portion 7 may be eliminated as shown in FIG. good. In this way, since there is no portion where the energization path is narrowed, unnecessary current concentration portions can be eliminated, and the amount of heat generated in the resistance element 6 can be reduced.

また、図１１に示すように、抵抗素子６のうち正極配線層９ａとの接続箇所や負極配線層９ｂとの接続箇所を深堀コンタクト構造、すなわちトレンチを形成し、このトレンチ内に抵抗素子６と正極配線層９ａや負極配線層９ｂとの接続を行う接続部９ａａ、９ｂａを備えるようにしても良い。 Further, as shown in FIG. 11, a connection portion with the positive electrode wiring layer 9a and a connection portion with the negative electrode wiring layer 9b in the resistance element 6 are formed with a deep contact structure, that is, a trench, and the resistance element 6 and You may make it provide the connection part 9aa and 9ba which connect with the positive electrode wiring layer 9a and the negative electrode wiring layer 9b.

また、上記各実施形態では、通電経路となることで発熱が生じるものとして抵抗素子６を例に挙げて説明したが、他の素子についても、通電経路となる部分において発熱が生じ得る。この場合においても、その発熱が生じる発熱部に対して電気的に接続されるようにヒートシンクを備えることで、上記各実施形態と同様の効果を得ることができる。発熱部を有する素子としては、ダイオードやバイポーラトランジスタ、ＬＤＭＯＳなどの各種半導体素子における通電経路に配置される不純物層などが該当する。 In each of the above embodiments, the resistance element 6 is described as an example in which heat generation occurs due to the energization path. However, heat generation may occur in a portion serving as the energization path for other elements. Even in this case, by providing the heat sink so as to be electrically connected to the heat generating portion where the heat is generated, the same effects as those of the above embodiments can be obtained. Examples of the element having the heat generating portion include an impurity layer arranged in a current-carrying path in various semiconductor elements such as a diode, a bipolar transistor, and an LDMOS.

例えば、ダイオードに対してヒートシンクを備える場合には、図１２に示す構造を適用することができる。 For example, when a heat sink is provided for the diode, the structure shown in FIG. 12 can be applied.

図１２に示されるように、ＳＯＩ基板などで構成された半導体基板３０にｎ^-型ウェル層３１が形成されており、このｎ^-型ウェル層３１内にダイオードが備えられている。具体的には、ｎ^-型ウェル層３１の表層部にｐ型アノード領域３２が形成され、さらにｐ型アノード領域３２の表層部にｐ⁺型コンタクト領域３３が形成されている。また、ｎ^-型ウェル層３１の表層部におけるｐ型アノード領域３２と異なる位置にｎ⁺型コンタクト領域３４が形成されている。また、半導体基板３０の表層部のうちのｐ型アノード領域３２とｎ^-型ウェル層３１の境界位置にＳＴＩ分離部３５が形成されている。 As shown in FIG. 12, an n ⁻ type well layer 31 is formed on a semiconductor substrate 30 formed of an SOI substrate or the like, and a diode is provided in the n ⁻ type well layer 31. Specifically, a p-type anode region 32 is formed in the surface layer portion of the n ⁻ -type well layer 31, and a p ⁺ -type contact region 33 is further formed in the surface layer portion of the p-type anode region 32. An n ⁺ type contact region 34 is formed at a position different from the p type anode region 32 in the surface layer portion of the n ⁻ type well layer 31. Further, an STI isolation portion 35 is formed at the boundary position between the p-type anode region 32 and the n ⁻ -type well layer 31 in the surface layer portion of the semiconductor substrate 30.

さらに、半導体基板３０の表面に第１層間絶縁膜３６を介して第１配線層３７が形成され、第１配線層３７によって第１引出配線３７ａと第２引出配線３７ｂおよび放熱層３７ｃが構成されている。第１引出配線３７ａと第２引出配線３７ｂは、第１層間絶縁膜３６に形成されたコンタクトホール３６ａ、３６ｂを通じてｐ⁺型コンタクト領域３３やｎ⁺型コンタクト領域３４に接続されている。これら第１引出配線３７ａと第２引出配線３７ｂは、正極配線層もしくは負極配線層を構成するものであり、ダイオードが順方向接続される場合、第１引出配線３７ａが正極配線層となり第２引出配線３７ｂが負極配線層となる。放熱層３７ｃは、第１層間絶縁膜３６に形成されたコンタクトホール３６ｃを通じてｐ型アノード領域３２に電気的に接続されている。 Further, a first wiring layer 37 is formed on the surface of the semiconductor substrate 30 via a first interlayer insulating film 36, and the first wiring layer 37 constitutes a first lead wiring 37a, a second lead wiring 37b, and a heat dissipation layer 37c. ing. The first lead wiring 37 a and the second lead wiring 37 b are connected to the p ⁺ -type contact region 33 and the n ⁺ -type contact region 34 through contact holes 36 a and 36 b formed in the first interlayer insulating film 36. The first lead wiring 37a and the second lead wiring 37b constitute a positive electrode wiring layer or a negative electrode wiring layer. When the diode is connected in the forward direction, the first lead wiring 37a becomes the positive wiring layer and the second lead wiring layer is formed. The wiring 37b becomes a negative electrode wiring layer. The heat dissipation layer 37 c is electrically connected to the p-type anode region 32 through a contact hole 36 c formed in the first interlayer insulating film 36.

また、第１層間絶縁膜３６および第１配線層３７の上には、第２層間絶縁膜３８を介して第２配線層３９が形成されている。この第２配線層３９によって第１引出配線３９ａと第２引出配線３９ｂおよび放熱層３９ｃが構成されている。第１引出配線３９ａと第２引出配線３９ｂは、第２層間絶縁膜３８に形成されたコンタクトホール３８ａ、３８ｂを通じて第１引出配線３７ａや第２引出配線３７ｂと電気的に接続されている。放熱層３９ｃは、第２層間絶縁膜３８に形成されたコンタクトホール３８ｃを通じて放熱層３７ｃに電気的に接続されている。 A second wiring layer 39 is formed on the first interlayer insulating film 36 and the first wiring layer 37 via a second interlayer insulating film 38. The second wiring layer 39 constitutes a first lead wiring 39a, a second lead wiring 39b, and a heat dissipation layer 39c. The first lead wire 39a and the second lead wire 39b are electrically connected to the first lead wire 37a and the second lead wire 37b through contact holes 38a and 38b formed in the second interlayer insulating film 38. The heat dissipation layer 39c is electrically connected to the heat dissipation layer 37c through a contact hole 38c formed in the second interlayer insulating film 38.

このようにしてダイオードを構成することができる。このようなダイオードにおいても、例えば第１引出配線３９ａ、３７ａからＰＮ接合部分を介し、さらに第２引出配線３７ｂ、３９ｂを通じる通電経路を電流が流れることになる。このときに、ｐ型アノード領域３２などにおいて発熱が生じるが、放熱層３７ｃ、３９ｃをヒートシンクとして放熱を行うことが可能となる。このように、抵抗素子６とは異なる素子に対しても、本発明を適用することができる。そして、抵抗素子６とは異なる素子に対しても、上記各実施形態と同様の構造を適用することができ、上記各実施形態と同様の効果を得ることができる。 In this way, a diode can be configured. Also in such a diode, for example, current flows through the energization path from the first lead wires 39a and 37a through the PN junction portion and further through the second lead wires 37b and 39b. At this time, heat is generated in the p-type anode region 32 or the like, but heat can be radiated by using the heat radiation layers 37c and 39c as a heat sink. Thus, the present invention can be applied to an element different from the resistance element 6. And the structure similar to each said embodiment can be applied also to an element different from the resistive element 6, and the same effect as said each embodiment can be acquired.

６抵抗体
６ａ低不純物領域
６ｂｐ型半導体領域
９、１１、１３第１〜第３配線層
９ａ、１１ａ正極配線層
９ｂ、１１ｂ、１３ａ負極配線層
９ｃ、１１ｃ、１３ｂ放熱層 6 resistor 6a low impurity region 6b p-type semiconductor region 9, 11, 13 1st to 3rd wiring layer 9a, 11a positive electrode wiring layer 9b, 11b, 13a negative electrode wiring layer 9c, 11c, 13b heat dissipation layer

Claims

A heating part (6, 32) formed on the semiconductor substrate;
A positive electrode wiring layer (9a, 11a, 37a, 39a) electrically connected to the heat generating part;
A negative wiring layer (9b, 11b, 13a, 37b, 39b) electrically connected to the heat generating portion at a position different from the positive wiring,
Furthermore, a path through which current flows through the negative electrode wiring layer from the positive electrode wiring layer through the heat generating portion is defined as an energization path.
Among the heat generating portions, heat sinks (9c, 11c, 13b, 37c, 39c) electrically connected between a portion connected to the positive electrode wiring layer and a portion connected to the negative electrode wiring layer in the energization path. ).

The semiconductor device according to claim 1, wherein the heat generating portion is an impurity layer formed on the semiconductor substrate.

The heat generating portion is a resistance element (6) configured by a diffused resistor formed on the semiconductor substrate, or a resistance element (6) configured by a thin film resistor formed on the semiconductor substrate. Item 14. The semiconductor device according to Item 1.

4. The semiconductor device according to claim 2, wherein a portion of the heat generating portion connected to the heat sink is an impurity region (6 a) having a higher resistance than a portion of the heat generating portion constituting the energization path. .

The heat generating part is an n-type semiconductor,
The semiconductor device according to claim 2, wherein a portion connected to the heat sink in the heat generating portion is a p-type semiconductor region (6 b).

6. The semiconductor device according to claim 1, wherein the heat sink is constituted by a multilayer metal layer laminated on the semiconductor substrate via an interlayer insulating film (10, 12).

The heat generating part has a reduced cross-sectional area of the energization path in the middle of the energization path,
The semiconductor device according to claim 1, wherein the heat sink is electrically connected to a portion of the heat generating portion where a cross-sectional area of the energization path is reduced.

The semiconductor substrate is an SOI substrate (1) in which a second conductivity type active layer (3) is formed on a first conductivity type support substrate (2) via a buried insulating film (4),
The heat generating part is formed in a surface layer part of the active layer,
The connection position between the heat sink and the heat generating part is closer to the connection position between the heat generating part and the positive electrode wiring layer than the connection position between the heat generating part and the negative electrode wiring layer. The semiconductor device as described in any one.