JP2017123359A

JP2017123359A - Semiconductor device

Info

Publication number: JP2017123359A
Application number: JP2016000110A
Authority: JP
Inventors: 達郎澤田; Tatsuro Sawada; 康志根本; Koji Nemoto
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2016-01-04
Filing date: 2016-01-04
Publication date: 2017-07-13

Abstract

PROBLEM TO BE SOLVED: To protect a GaN-HEMT from avalanche breakdown due to a jump surge voltage.SOLUTION: In a semiconductor device including a cascode circuit in which a GaN-HEMT 1 having a hetero junction and a low withstand voltage Si-MOSFET 3 are connected in a cascode form, a clamp diode 2 having a lower avalanche withstand voltage than the GaN-HEMT is connected to the cascode circuit in reverse parallel, and, when an overvoltage is applied on the cascode circuit, avalanche breakdown occurs in the clamp diode to protect the GaN-HEMT.SELECTED DRAWING: Figure 3

Description

本発明は、ＧａＮ−ＨＥＭＴを備える半導体装置に関する。 The present invention relates to a semiconductor device including a GaN-HEMT.

次世代の半導体として期待の高まるヘテロ接合を有するＧａＮ−ＨＥＭＴ(High Electron Mobility Transistor（高電子移動度トランジスタ）)は、従来のＳｉデバイスと比べ低オン抵抗・高速スイッチング・高温動作が見込まれている。
その反面、ノーマリーオン（depletion‐mode)動作となり、フェイルセーフ（fail‐safe）の観点からノーマリーオフ（enhancement- mode）動作が求められ、様々な手法で実現されている。
一方、高電圧・高速でスイッチングするため、ターンオフ(turn‐off)時に発生する高い跳ね上がりサージ電圧（surge voltage）によりＧａＮ−ＨＥＭＴ自身が破壊する恐れがあり、これから守る為にＧａＮ−ＨＥＭＴの耐圧を定格電圧に対し高めに設定する必要があった。 GaN-HEMT (High Electron Mobility Transistor), which has a heterojunction that is expected as a next-generation semiconductor, is expected to have low on-resistance, high-speed switching, and high-temperature operation compared to conventional Si devices. .
On the other hand, it is normally-on (depletion-mode) operation, and normally-off (enhancement-mode) operation is required from the viewpoint of fail-safe, which is realized by various methods.
On the other hand, since switching is performed at high voltage and high speed, there is a risk that the GaN-HEMT itself may be destroyed by a high surge voltage generated at turn-off. It was necessary to set higher than the rated voltage.

Ｓｉに代る次世代デバイスとしてＳｉＣやＧａＮが注目されているが、それぞれ下記に示す課題を抱えている。
第一に、ＧａＮデバイス自身をノーマリーオフ化する方法ではゲートのリセス構造や、ｐ-GaN構造、ＭＯＳ化などが数多く発表されているが、低オン抵抗との両立が難しく閾値電圧が低いなどの問題を孕んでいる。
第二に、ＳｉＣ−ＭＯＳＦＥＴの場合は、酸化膜の信頼性やチャネル移動度の劣化などからＳｉＣ−ＪＦＥＴも提案されているが、特性・信頼性の面など解決しなければならない多くの課題がある。 SiC and GaN are attracting attention as next-generation devices that replace Si, but each has the following problems.
First, there are a number of gate recess structures, p-GaN structures, MOS transistors, etc. that have been announced for the normally-off method of the GaN device itself, but it is difficult to achieve both low on-resistance and low threshold voltage. I'm sorry for the problem.
Second, in the case of SiC-MOSFETs, SiC-JFETs have also been proposed due to the deterioration of oxide film reliability and channel mobility, but there are many problems that must be solved in terms of characteristics and reliability. is there.

特開２０１４−１８７０５９号公報JP 2014-187059 A

ＧａＮ−ＨＥＭＴはアバランシェ（avalanche）耐量が低く、跳ね上がりサージ電圧（surge voltage）によりＳｉデバイスと比べ破壊しやすいという欠点がある。この為、ターンオフ時のブレークダウンを防止する目的で素子の実力耐圧を定格電圧に対してマージンを大きく取る必要があった。
耐圧マージンを大きくすることは、エピタキシャル膜形成のスループットを悪くし、チップサイズのシュリンクを妨げ、導通時の抵抗の増加につながる。
特許文献１に記載の発明では、カスコード接続される低耐圧Ｓｉ−ＭＯＳＦＥＴと逆並列にダイオードが接続されているが、ＧａＮ−ＨＥＭＴの保護にならない。
ノーマリーオフ動作を実現するため、低耐圧のＳｉ−ＭＯＳＦＥＴとカスコード接続回路を構成した場合、インバータなど誘導負荷回路で発生する還流電流はＧａＮ−ＨＥＭＴの導通時の抵抗と低耐圧ＭＯＳＦＥＴのボディダイオードを通して流れる事になり、電圧降下は従来のＳｉ−ＦＲＤ等と比べて高くなり、損失の増加・機器の効率低下を招く。 GaN-HEMT has a drawback that it has a low avalanche resistance and is more easily broken than a Si device due to a surge voltage. Therefore, in order to prevent breakdown at the time of turn-off, it is necessary to take a large margin with respect to the rated withstand voltage of the element.
Increasing the breakdown voltage margin deteriorates the throughput of epitaxial film formation, prevents chip size shrinkage, and leads to an increase in resistance during conduction.
In the invention described in Patent Document 1, a diode is connected in antiparallel with a cascode-connected low breakdown voltage Si-MOSFET, but this does not protect the GaN-HEMT.
When a cascode connection circuit is configured with a low breakdown voltage Si-MOSFET in order to realize a normally-off operation, the return current generated in an inductive load circuit such as an inverter is a resistance when the GaN-HEMT is conducted and a body diode of the low breakdown voltage MOSFET The voltage drop is higher than that of a conventional Si-FRD or the like, resulting in an increase in loss and a reduction in device efficiency.

そこで、本発明は、ＧａＮ−ＨＥＭＴのようなボディダイオードを有さない半導体素子が跳ね上がりサージ電圧によってアバランシェ破壊することから保護し、これにより、同半導体素子の耐圧マージンを適正化し、損失の低減と機器の効率向上を図ることを課題とする。 Therefore, the present invention protects a semiconductor element such as a GaN-HEMT that does not have a body diode from jumping up and causing avalanche breakdown by a surge voltage, thereby optimizing the breakdown voltage margin of the semiconductor element and reducing loss. The objective is to improve the efficiency of the equipment.

以上の課題を解決するための請求項１記載の発明は、ボディダイオードを有さない半導体素子を備える半導体装置において、
前記半導体素子よりアバランシェ耐圧の低いクランプダイオードが前記半導体素子と逆並列に接続され、前記半導体素子への過電圧印加時に、前記クランプダイオードがアバランシェ降伏して前記半導体素子を保護する半導体装置である。 The invention according to claim 1 for solving the above problems is a semiconductor device including a semiconductor element having no body diode.
A clamp diode having an avalanche breakdown voltage lower than that of the semiconductor element is connected in antiparallel with the semiconductor element, and the clamp diode is avalanche breakdown when an overvoltage is applied to the semiconductor element to protect the semiconductor element.

請求項２記載の発明は、ヘテロ接合を有するＧａＮ−ＨＥＭＴなど化合物半導体を備える半導体装置において、
前記ＧａＮ−ＨＥＭＴよりアバランシェ耐圧の低いクランプダイオードが前記ＧａＮ−ＨＥＭＴと逆並列に接続され、前記ＧａＮ−ＨＥＭＴへの過電圧印加時に、前記クランプダイオードがアバランシェ降伏して前記ＧａＮ−ＨＥＭＴを保護する半導体装置である。 Invention of Claim 2 is a semiconductor device provided with compound semiconductors, such as GaN-HEMT which has a heterojunction,
A semiconductor device in which a clamp diode having an avalanche breakdown voltage lower than that of the GaN-HEMT is connected in antiparallel with the GaN-HEMT, and the overvoltage applied to the GaN-HEMT causes the avalanche breakdown to protect the GaN-HEMT. It is.

請求項３記載の発明は、ヘテロ接合を有するＧａＮ−ＨＥＭＴなど化合物半導体と低耐圧Ｓｉ−ＭＯＳＦＥＴとをカスコード接続したカスコード回路を備える半導体装置において、
前記ＧａＮ−ＨＥＭＴよりアバランシェ耐圧の低いクランプダイオードが前記カスコード回路と逆並列に接続され、前記カスコード回路への過電圧印加時に、前記クランプダイオードがアバランシェ降伏して前記ＧａＮ−ＨＥＭＴを保護する半導体装置である。 The invention according to claim 3 is a semiconductor device including a cascode circuit in which a compound semiconductor such as a GaN-HEMT having a heterojunction and a low breakdown voltage Si-MOSFET are cascode-connected.
A clamp device having an avalanche breakdown voltage lower than that of the GaN-HEMT is connected in antiparallel with the cascode circuit, and when the overvoltage is applied to the cascode circuit, the clamp diode is avalanche breakdown to protect the GaN-HEMT. .

本発明によれば、跳ね上がりサージ電圧による過電圧印加時に、クランプダイオードをアバランシェ降伏させることによりＧａＮ−ＨＥＭＴのようなボディダイオードを有さない半導体素子を保護することができる。
これにより、ＧａＮ−ＨＥＭＴのようなボディダイオードを有さない半導体素子の耐圧マージンを適切化することが可能となり、導通時の抵抗の低減につながる。
誘導負荷時には、クランプダイオードに還流電流を流すことでＦＷＤ（Free Wheeling Diode)として動作させ、通電損失を低減することができる。
以上の効果により総合損失の低下・機器の効率向上を図ることができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor element which does not have a body diode like GaN-HEMT can be protected by avalanche-breaking a clamp diode at the time of the overvoltage application by a jump surge voltage.
Thereby, it becomes possible to optimize the withstand voltage margin of a semiconductor element such as a GaN-HEMT that does not have a body diode, leading to a reduction in resistance during conduction.
At the time of inductive load, it is possible to operate as a FWD (Free Wheeling Diode) by flowing a reflux current through the clamp diode, thereby reducing energization loss.
With the above effects, the overall loss can be reduced and the efficiency of the equipment can be improved.

本発明の第１実施形態に係る半導体装置の回路図である。1 is a circuit diagram of a semiconductor device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体装置の回路図である。It is a circuit diagram of a semiconductor device concerning a 2nd embodiment of the present invention. 本発明の第３実施形態に係る半導体装置の回路図である。It is a circuit diagram of a semiconductor device concerning a 3rd embodiment of the present invention. 耐圧特性を示すグラフである。It is a graph which shows a proof pressure characteristic. ＶＦ特性を示すグラフである。It is a graph which shows VF characteristic.

以下に本発明の一実施形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。 An embodiment of the present invention will be described below with reference to the drawings. The following is one embodiment of the present invention and does not limit the present invention.

図１、図２及び図３に示すように、本実施形態の半導体装置は、ヘテロ接合を有するＧａＮ−ＨＥＭＴ１を備える。
図１に示す第１実施形態では、クランプダイオード２のカソード電極がＧａＮ−ＨＥＭＴ１のドレイン電極に接続し、クランプダイオード２のアノード電極がＧａＮ−ＨＥＭＴ１のソース電極に接続することにより、クランプダイオード２がＧａＮ−ＨＥＭＴ１と逆並列に接続されている。第１実施形態では、ノーマリーオンの回路である。 As shown in FIGS. 1, 2, and 3, the semiconductor device of this embodiment includes a GaN-HEMT 1 having a heterojunction.
In the first embodiment shown in FIG. 1, the clamp diode 2 is connected to the drain electrode of the GaN-HEMT 1 and the anode electrode of the clamp diode 2 is connected to the source electrode of the GaN-HEMT 1. The GaN-HEMT 1 is connected in antiparallel. The first embodiment is a normally-on circuit.

図２及び図３に示す半導体装置は、ヘテロ接合を有するＧａＮ−ＨＥＭＴ１と低耐圧Ｓｉ−ＭＯＳＦＥＴ３とをカスコード接続したカスコード回路を備え、ノーマリーオフ化されている。低耐圧Ｓｉ−ＭＯＳＦＥＴ３は、ボディダイオード３１を含み、ＧａＮ−ＨＥＭＴ１はボディダイオードを有さない半導体素子である。
図２に示す第２実施形態では、クランプダイオード２のカソード電極がＧａＮ−ＨＥＭＴ１のドレイン電極に接続し、クランプダイオード２のアノード電極がＧａＮ−ＨＥＭＴ１のソース電極であって低耐圧Ｓｉ−ＭＯＳＦＥＴ３のドレイン電極に接続することにより、クランプダイオード２がＧａＮ−ＨＥＭＴ１と逆並列に接続されている。 The semiconductor device shown in FIGS. 2 and 3 includes a cascode circuit in which a GaN-HEMT 1 having a heterojunction and a low breakdown voltage Si-MOSFET 3 are cascode-connected, and is normally off. The low breakdown voltage Si-MOSFET 3 includes a body diode 31, and the GaN-HEMT 1 is a semiconductor element that does not have a body diode.
In the second embodiment shown in FIG. 2, the cathode electrode of the clamp diode 2 is connected to the drain electrode of the GaN-HEMT 1, the anode electrode of the clamp diode 2 is the source electrode of the GaN-HEMT 1, and the drain of the low breakdown voltage Si-MOSFET 3. By connecting to the electrode, the clamp diode 2 is connected in antiparallel with the GaN-HEMT 1.

図３に示す第３実施形態では、クランプダイオード２のカソード電極がＧａＮ−ＨＥＭＴ１のドレイン電極に接続し、クランプダイオード２のアノード電極が低耐圧Ｓｉ−ＭＯＳＦＥＴ３のソース電極に接続することにより、クランプダイオード２がカスコード回路と逆並列に接続されている。 In the third embodiment shown in FIG. 3, the clamp diode 2 has a cathode electrode connected to the drain electrode of the GaN-HEMT 1 and an anode electrode of the clamp diode 2 connected to the source electrode of the low breakdown voltage Si-MOSFET 3. 2 is connected in antiparallel with the cascode circuit.

以上の第１〜第３実施形態の半導体装置におけるクランプダイオード２は、ＧａＮ−ＨＥＭＴ１のアバランシェ破壊を防止する目的で挿入されるもので、ＧａＮ−ＨＥＭＴ１のアバランシェ耐圧よりわずかに低いアバランシェ耐圧を有する。クランプダイオード２として、Ｓｉ−ＦＲＤ又はＳｉＣ−ＳＢＤを適用する。
したがって、跳ね上がりサージ電圧による過電圧が印加された時に、クランプダイオード２がアバランシェ降伏してＧａＮ−ＨＥＭＴ１への印加電圧、カスコード回路への印加電圧を定電圧にクランプし、ＧａＮ−ＨＥＭＴ１をアバランシェ破壊から保護する。
また、誘導負荷時には、クランプダイオード２に還流電流が流れることでクランプダイオード２がＦＷＤ（Free Wheeling Diode）として機能する、通電損失を低減することができる。
以上の半導体装置を、特に、ＧａＮ−ＨＥＭＴ１、クランプダイオード２及び低耐圧Ｓｉ−ＭＯＳＦＥＴ３をそれぞれ別チップで構成し、配線基板、ボンディングなどの実装技術を用いてモジュール化して実施する。 The clamp diode 2 in the semiconductor device of the first to third embodiments described above is inserted for the purpose of preventing avalanche breakdown of the GaN-HEMT 1 and has an avalanche breakdown voltage slightly lower than that of the GaN-HEMT 1. As the clamp diode 2, Si-FRD or SiC-SBD is applied.
Therefore, when an overvoltage due to a surge voltage is applied, the clamp diode 2 breaks down and the voltage applied to the GaN-HEMT 1 and the voltage applied to the cascode circuit are clamped to a constant voltage, thereby protecting the GaN-HEMT 1 from avalanche breakdown. To do.
In addition, when the inductive load is applied, a current flowing through the clamp diode 2 causes the clamp diode 2 to function as an FWD (Free Wheeling Diode), thereby reducing energization loss.
In particular, the semiconductor device described above is implemented by configuring the GaN-HEMT 1, the clamp diode 2, and the low breakdown voltage Si-MOSFET 3 as separate chips, and modularizing them using a mounting technique such as a wiring board or bonding.

図４に示すＶ−Ｉ特性曲線ａ２は、定格電圧ａ１に対し約２倍の耐圧を持たせたＧａＮ−ＨＥＭＴの耐圧特性を示す。クランプダイオード２による保護がない場合、このように大幅に耐圧マージンを持たせたＧａＮ−ＨＥＭＴを適用する必要が生じる。
同じく図４に示すＶ−Ｉ特性曲線ｂ１はクランプダイオード２の耐圧特性を示し、Ｖ−Ｉ特性曲線ｂ２はＧａＮ−ＨＥＭＴ１の耐圧特性を示す。このように、クランプダイオード２のアバランシェ耐圧は、ＧａＮ−ＨＥＭＴ１のアバランシェ耐圧よりわずかに低く設定される。
クランプダイオード２によって、ＧａＮ−ＨＥＭＴ１のアバランシェ降伏を防ぐことができるため、ＧａＮ−ＨＥＭＴ１の耐圧を曲線ａ２に対して大幅に低く設定して耐圧マージンを適切化することが可能となり、図５に示すように逆方向導通時の抵抗と導通損失の低減につながる。図５に逆方向通電時のＶＦ特性が示される。ＶＦ特性ａはクランプダイオード２による保護がない比較例で図４に示すＶ−Ｉ特性曲線ａ２のＧａＮ−ＨＥＭＴが適用されたもの、ＶＦ特性ｂは本実施形態に係る。
なお、リカバリ損失及びターンオン損失を低減するため、図２に示す第２実施形態の半導体装置も同様な保護機能を備える。 A VI characteristic curve a2 shown in FIG. 4 shows the withstand voltage characteristic of the GaN-HEMT having a withstand voltage about twice that of the rated voltage a1. When there is no protection by the clamp diode 2, it is necessary to apply a GaN-HEMT having a large withstand voltage margin as described above.
Similarly, the VI characteristic curve b1 shown in FIG. 4 indicates the breakdown voltage characteristic of the clamp diode 2, and the VI characteristic curve b2 indicates the breakdown voltage characteristic of the GaN-HEMT1. Thus, the avalanche breakdown voltage of the clamp diode 2 is set slightly lower than the avalanche breakdown voltage of the GaN-HEMT 1.
Since the avalanche breakdown of the GaN-HEMT 1 can be prevented by the clamp diode 2, it is possible to set the breakdown voltage of the GaN-HEMT 1 to be significantly lower than the curve a2 and to optimize the breakdown margin, as shown in FIG. Thus, it leads to reduction of resistance and conduction loss at the time of reverse direction conduction. FIG. 5 shows the VF characteristics during reverse energization. The VF characteristic a is a comparative example that is not protected by the clamp diode 2 and is applied with the GaN-HEMT of the VI characteristic curve a2 shown in FIG. 4, and the VF characteristic b relates to the present embodiment.
In order to reduce recovery loss and turn-on loss, the semiconductor device of the second embodiment shown in FIG. 2 also has a similar protection function.

１ＧａＮ−ＨＥＭＴ
２クランプダイオード
３低耐圧Ｓｉ−ＭＯＳＦＥＴ
３１低耐圧Ｓｉ−ＭＯＳＦＥＴのボディダイオード 1 GaN-HEMT
2 Clamp diode 3 Low breakdown voltage Si-MOSFET
31 Body diode of low voltage Si-MOSFET

Claims

In a semiconductor device comprising a semiconductor element that does not have a body diode,
A semiconductor device in which a clamp diode having an avalanche breakdown voltage lower than that of the semiconductor element is connected in antiparallel with the semiconductor element, and the clamp diode is avalanche breakdown when overvoltage is applied to the semiconductor element to protect the semiconductor element.

In a semiconductor device comprising a compound semiconductor such as GaN-HEMT having a heterojunction,
A semiconductor device in which a clamp diode having an avalanche breakdown voltage lower than that of the GaN-HEMT is connected in antiparallel with the GaN-HEMT, and the overvoltage applied to the GaN-HEMT causes the avalanche breakdown to protect the GaN-HEMT. .

In a semiconductor device including a cascode circuit in which a compound semiconductor such as a GaN-HEMT having a heterojunction and a low breakdown voltage Si-MOSFET are cascode-connected,
A semiconductor device in which a clamp diode having an avalanche breakdown voltage lower than that of the GaN-HEMT is connected in antiparallel with the cascode circuit, and when the overvoltage is applied to the cascode circuit, the clamp diode breaks down to protect the GaN-HEMT.