JP2017118592A - Photoelectric conversion device - Google Patents
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Abstract
Description
本発明は、デジタルスチルカメラやビデオカメラ等に用いられる光電変換装置に関する。 The present invention relates to a photoelectric conversion device used for a digital still camera, a video camera, or the like.
光電変換装置の高機能化及び高画質化の要求に伴い、画素の電荷電圧変換部同士をスイッチで接続することにより、光電変換部に蓄積された電荷を混合する技術が開示されている(例えば、特許文献1参照)。特許文献1には、電子スチルカメラやビデオカメラにおいて、非混合の画素信号を撮像用信号として用い、混合した画素信号を自動露光制御に利用する技術が開示されている。 With the demand for higher functionality and higher image quality of photoelectric conversion devices, a technique for mixing charges accumulated in the photoelectric conversion units by connecting the charge-voltage conversion units of the pixels with switches has been disclosed (for example, , See Patent Document 1). Japanese Patent Application Laid-Open No. H10-260260 discloses a technique for using an unmixed pixel signal as an imaging signal and using the mixed pixel signal for automatic exposure control in an electronic still camera or a video camera.
また、特許文献2には、各画素間に加算スイッチを設けた画素群を複数設け、各画素群同士を接続スイッチを用いて加算する構成が開示されている。
特許文献1は、信号読み出しの高速化という観点で更に検討する余地がある。また、特許文献2は、各列で共通化される画素の数は等しくなっている。このような構成だと、異なる列毎に加算数の異なる信号を得ることが困難となる。
本発明の目的は、信号の読み出しを高速化しつつ、列毎に加算数の異なる信号を読み出すことができる光電変換装置を提供することである。 An object of the present invention is to provide a photoelectric conversion device capable of reading signals having different numbers of additions for each column while increasing the speed of signal reading.
本発明の光電変換装置は、光電変換部と前記光電変換部で生じた信号を読み出す信号読み出し部とを有する画素が2次元状に配列された光電変換装置であって、第1の方向に沿って配列された複数の画素を有する第1の画素群と、前記第1の方向に沿って配列された複数の画素を含む第2の画素群と、前記第1の画素群に含まれる複数の画素の出力ノード間を電気的に接続する第1の接続部と、前記第2の画素群に含まれる複数の画素の出力ノード間を電気的に接続する第2の接続部と、を有し、前記第1の接続部により電気的に接続され得る出力ノードの数と、前記第2の接続部により電気的に接続され得る出力ノードの数とが異なることを特徴とする。 The photoelectric conversion device of the present invention is a photoelectric conversion device in which pixels each having a photoelectric conversion unit and a signal reading unit that reads a signal generated by the photoelectric conversion unit are two-dimensionally arranged, along a first direction. A first pixel group having a plurality of pixels arranged in the first direction, a second pixel group including a plurality of pixels arranged in the first direction, and a plurality of pixels included in the first pixel group A first connection portion that electrically connects output nodes of the pixel; and a second connection portion that electrically connects output nodes of the plurality of pixels included in the second pixel group. The number of output nodes that can be electrically connected by the first connection portion is different from the number of output nodes that can be electrically connected by the second connection portion.
本発明によれば、信号の読み出しを高速化しつつ、列毎に加算数の異なる信号を読み出すことができる光電変換装置を提供することが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the photoelectric conversion apparatus which can read the signal from which an addition number differs for every column, speeding up signal reading.
(第1の実施形態)
図1は、本発明の第1の実施形態による光電変換装置1の構成例を示す図である。光電変換装置1は、画素部2、画素制御部3、CDS(Correlated Double Sampling)回路4、水平走査回路5、及び出力アンプ6を有する。画素部2は、光電変換部を有する複数の画素が2次元状(2次元行列状)に配置されている。画素制御部3は、画素部2の光電変換部の電荷の読み出し、混合、リセットの制御を行う。CDS回路4は、複数の単位CDS回路を含む。各単位CDS回路は、画素部2の1つの画素列又は複数の画素列毎に配置され、画素制御部3によって読み出された信号をCDS処理する。具体的には、CDS回路4は、各画素からのリセットレベルと信号レベルとの差、あるいは信号を読み出す経路が有するオフセットを含むリセットレベルと信号レベルとの差を出力する。これにより、画素毎のばらつき等による固定パターンノイズとリセットノイズが除去される。なお、リセットレベルと信号レベルとの差分は、出力アンプ6で行っても良く、光電変換装置1の外部で行っても良い。水平走査回路5は、CDS回路4でCDS処理された後、各列毎に保持されている信号を時系列に選択する。出力アンプ6は、水平走査回路5により選択された信号を増幅し、出力信号Voutを出力する。
(First embodiment)
FIG. 1 is a diagram illustrating a configuration example of a
図2は、図1の光電変換装置1の出力信号Voutと映像同期信号との関係を示すタイミング図である。図2において、VDは垂直同期信号を示し、時刻t1からt5で示される期間が1垂直走査期間である。垂直走査期間のうち、時刻t1からt2の期間が垂直ブランキング期間、時刻t2からt5の期間が垂直映像期間である。HDは水平同期信号を示し、時刻t2からt4で示される期間が1水平走査期間である。水平走査期間のうち、時刻t2からt3の期間が水平ブランキング期間、時刻t3からt4の期間が水平映像期間である。Voutは図1の光電変換装置1の出力信号Voutを模式的に示したものである。画素部2の光電変換部の電荷に基づく信号は、水平ブランキング期間中に画素制御部3により行選択され、画素部2から画素信号として読み出され、CDS回路4に出力される。CDS回路4に保持された画素信号は、水平映像期間中に水平走査回路5により順次選択され、出力アンプ6で増幅された信号が光電変換装置1の出力信号Voutとして出力される。
FIG. 2 is a timing chart showing the relationship between the output signal Vout and the video synchronization signal of the
図3は、図1の画素部2及び画素制御部3の構成例を説明するための図である。画素111〜114、121〜124、131〜134、211〜214、・・・、331〜334は、2次元行列状に配置されている。単位画素セル100は、紙面上下方向(第1の方向)に3つ、紙面左右方向(第2の方向)に3つ配置され、画素制御部3により制御される例を示している。ここでは左側に配された画素列を第1の画素群、真ん中の画素列を第2の画素群、右側に配された画素列を第3の画素群とする。単位画素セル100は、同列の複数行に配置された4個の画素111、112、113及び114と、これらに共通に設けられた信号読み出し部115とを有する。4個の画素111〜114は、4行1列の行列配置されている。画素111〜114は、それぞれ光電変換部101と転送部102とを有し、転送部102を介して共通接続され、更に信号読み出し部115に接続されている。転送部102は、光電変換部101の電荷を信号読み出し部115の入力ノードに転送する。信号読み出し部115より出力された信号は、垂直信号線103を介して、図1に示すCDS回路4に入力される。画素111〜114の転送部102の制御は、画素制御部3に接続された転送制御線11、12、13及び14から供給される制御信号により独立に制御され得る。同行に配置された画素114、214及び314等の転送部102は、各行の転送制御線14等に共通接続されている。同列に配置された信号読み出し部115、125及び135からの信号は、各列の垂直信号線103等に出力される。216、316及び326は、各々が単位画素セル100に含まれる画素の出力ノード間を電気的に接続するための接続ユニットである。16及び26は、接続ユニット216、316及び326を制御するための接続ユニット制御線であり、接続ユニット216及び316は、接続ユニット制御線16に共通接続され、接続ユニット326は、接続ユニット制御線26に接続されている。ここでは左側に配される第1の画素群には接続ユニットが設けられていない。したがって、第1の画素群は、4個の画素の出力ノードが電気的に接続されている。真ん中に配される第2の画素群には1つの接続ユニット216が設けられている。接続ユニット216により電気的に接続され得る画素の出力ノードの数は最大8個である。そして、右側に配される第3の画素群には2つの接続ユニット316、326が設けられている。接続ユニット316、326により電気的に接続され得る画素の出力ノードの数は最大12個である。つまり画素群毎に接続ユニットにより電気的に接続され得る画素の出力ノードの数が異なっている。このような構成によれば信号の読み出しを高速化しつつ、画素群毎に加算数の異なる信号を読み出すことが可能となる。ここで各画素列に設けられた接続ユニットの総称として接続部と表記する。各画素列の接続部を区別する場合には、第1の接続部、第2の接続部という表現で区別することとする。
FIG. 3 is a diagram for explaining a configuration example of the
図4は、図3の画素部2の構成例を説明するための等価回路図である。図4の100は、単位画素セルを示し、図3のそれと同等である。図4では、単位画素セル100は、行方向に3つ、列方向に3つ配置され、画素制御部3により制御される例を示している。画素111は、光電変換部101及び転送部102を有する。光電変換部101はフォトダイオード、転送部102は電界効果トランジスタで構成され得る。トランジスタ102のゲートは、画素制御部3に接続された転送制御線11と接続されている。フォトダイオード101で生じた電荷は、転送制御線11に適切な電圧を与えることにより、トランジスタ102がオンし、フォトダイオード101の電荷が浮遊拡散領域に転送される。浮遊拡散領域に対応するノードが画素の出力ノードに対応する。単位画素セル100は、画素111、112、113及び114と、トランジスタ117、118及び119とを有する。トランジスタ117は信号読み出し部として機能し得るものであり、画素111〜114から転送された電荷を電圧信号に変換して出力するための出力トランジスタである。出力トランジスタ117のゲートは信号読み出し部の入力ノードとして機能し得る。画素の出力ノードと信号読み出し部の入力ノードとは電気的に接続される。もしくは、電気的に同一ノードとみなすこともできる。トランジスタ118は、行選択を行うための行選択トランジスタである。トランジスタ119は、画素111〜114及び浮遊拡散領域を所定の電位にリセットするためのリセットトランジスタである。画素111、112、113及び114にそれぞれ対応した浮遊拡散領域を有し、各々の浮遊拡散領域が共通接続され、更にトランジスタ117のゲートと接続されている。トランジスタ117は、ドレインが電源線104、ソースがトランジスタ118のドレインに接続されている。トランジスタ118のゲートは、画素制御部3に接続された行選択制御線15に接続される。トランジスタ118は、ゲートに印加される電圧によりオン/オフ制御されることで、画素信号出力の行選択を行う。トランジスタ118のソースが垂直信号線103に接続されている。トランジスタ117は、バイアス電流が供給されてソースフォロアとして機能し、浮遊拡散領域に転送された電荷量に応じた画素信号を垂直信号線103に出力する。トランジスタ119のドレインは、画素制御部3に接続されたリセット線17に接続され、ソースは浮遊拡散領域に接続されている。更に、トランジスタ119のゲートは、画素制御部3に接続されたリセット制御線18に接続される。トランジスタ119は、ゲートに印加される電圧によりオン/オフ制御される。これにより、画素111〜114及び浮遊拡散領域を所定の電位にリセットすることが可能である。画素制御部3に接続された転送制御線11〜14、21〜24、31〜34には、それぞれ、同行に配置された転送部102のトランジスタのゲートが共通接続されている。同様に、画素制御部3に接続された行選択制御線15、25及び35には、それぞれ、同行に配置された選択トランジスタ118、128及び138等が共通接続されている。また、リセット線17、27、37及びリセット制御線18、28、38には、それぞれ、同行に配置されたリセットトランジスタ119、129及び139等が共通接続されている。また、垂直信号線103、203及び303には、それぞれ、同列に配置された行選択トランジスタ118、218及び318等が接続されている。また、電源線104、204及び304には、それぞれ、同列に配置された増幅トランジスタ117、217及び317等が接続されている。
FIG. 4 is an equivalent circuit diagram for explaining a configuration example of the
更に、図4におけるトランジスタ216、316及び326は、単位画素セル100同士を接続するための接続トランジスタである。接続トランジスタは接続ユニットとして機能し得る。接続トランジスタ216は、平面レイアウト上、画素214が配される領域と画素221が配される領域との間の領域に配置されている。同様に、接続トランジスタ316は、画素314と画素321の間に配置されている。接続トランジスタ326は、画素324と画素331の間に配置されている。これにより、複数の単位画素セル100に含まれる複数の画素の出力ノード間を電気的に接続するように構成されている。接続トランジスタ216と316のゲートは、画素制御部3に接続された接続制御線16で共通接続され、接続トランジスタ326のゲートは、画素制御部3に接続された接続制御線26に接続されている。接続トランジスタ216、316及び326は、ゲートに印加される電圧によりオン/オフ制御されることで、複数の単位画素セル100の画素の出力ノード同士の電気的接続を制御する。
Furthermore, the
垂直信号線103には、画素111〜114を含む第1の単位画素セル100、画素121〜124を含む第2の単位画素セル100、及び画素131〜134を含む単位画素セル100が接続される。垂直信号線203には、画素211〜214を含む第3の単位画素セル100、画素221〜224を含む第4の単位画素セル100、及び画素231〜234を含む単位画素セル100が接続される。垂直信号線303には、第5の画素311〜314を含む単位画素セル100、画素321〜324を含む第6の単位画素セル100、及び画素331〜334を含む第7の単位画素セル100が接続される。接続ユニット216は、接続制御線16の信号に応じて、画素211〜214を含む単位画素セル100及び画素221〜224を含む単位画素セル100を接続する。接続ユニット316は、接続制御線16の信号に応じて、画素311〜314を含む単位画素セル100及び画素321〜324を含む単位画素セル100を接続する。接続ユニット216及び316は、同一の接続制御線16の信号に応じて接続を行う。接続ユニット326は、接続制御線26の信号に応じて、画素321〜324を含む単位画素セル100及び画素331〜334を含む単位画素セル100を接続する。
Connected to the
画素111〜114を含む単位画素セル100は、複数(4個)の画素111〜114と、トランジスタ117〜119とを有する。4個の画素111〜114は、それぞれ、第1の光電変換部101と第1の転送部102とを有する。第1の転送部102は、第1の光電変換部101の電荷を浮遊拡散領域に転送する。トランジスタ117〜119は、図3の第1の信号読み出し部115に対応し、浮遊拡散領域の電荷に基づく電圧を第1の信号線103に出力する。第1のリセットトランジスタ119は、第1の光電変換部101及び浮遊拡散領域の電位をリセットするためのトランジスタである。第1の増幅トランジスタ117は、ゲートが浮遊拡散領域に接続される。第1の選択トランジスタ118は、第1の増幅トランジスタ117のソースと第1の信号線103との間に接続される。以上、画素111〜114を含む単位画素セル100の構成を例に説明したが、画素121〜124を含む単位画素セル100、画素131〜134を含む単位画素セル100、画素211〜214を含む単位画素セル100等も同様の構成を有する。
The
画素121〜124を含む第2の単位画素セル100は、4個の画素121〜124内の4個の第2の光電変換部101及び4個の第2の転送部102と、1個の第2の信号読み出し部125(図3)とを有し、第1の信号線103に接続される。第2の信号読み出し部125は、第2のリセットトランジスタ129と第2の増幅トランジスタ127と第2の選択トランジスタ128とを有する。第2の増幅トランジスタ127のゲートは、浮遊拡散領域に接続される。画素211〜214を含む第3の単位画素セル100は、4個の画素211〜214内の4個の第3の光電変換部101及び4個の第3の転送部102と、1個の第3の信号読み出し部215(図3)とを有し、第2の信号線203に接続される。第3の信号読み出し部215は、第3のリセットトランジスタ219と第3の増幅トランジスタ217と第3の選択トランジスタ218とを有する。第3の増幅トランジスタ217のゲートは、浮遊拡散領域に接続される。画素221〜224を含む第4の単位画素セル100は、4個の画素221〜224内の4個の第4の光電変換部101及び4個の第4の転送部102と、1個の第4の信号読み出し部225(図3)とを有し、第2の信号線203に接続される。第4の信号読み出し部225は、第4のリセットトランジスタ229と第4の増幅トランジスタ227と第4の選択トランジスタ228とを有する。第4の増幅トランジスタ227のゲートは、浮遊拡散領域に接続される。画素311〜314を含む第5の単位画素セル100は、4個の画素311〜314内の4個の第5の光電変換部101及び4個の第5の転送部102と、1個の第5の信号読み出し部315(図3)とを有し、第3の信号線303に接続される。第5の信号読み出し部315は、第5のリセットトランジスタ319と第5の増幅トランジスタ317と第5の選択トランジスタ318とを有する。第5の増幅トランジスタ317のゲートは、浮遊拡散領域に接続される。画素321〜324を含む第6の単位画素セル100は、4個の画素321〜324内の4個の第6の光電変換部101及び4個の第6の転送部102と、1個の第6の信号読み出し部325(図3)とを有し、第3の信号線303に接続される。第6の信号読み出し部325は、第6のリセットトランジスタ329と第6の増幅トランジスタ327と第6の選択トランジスタ328とを有する。第6の増幅トランジスタ327のゲートは、浮遊拡散領域に接続される。画素331〜334を含む第7の単位画素セル100は、4個の画素331〜334内の4個の第7の光電変換部101及び4個の第7の転送部102と、1個の第7の信号読み出し部335(図3)とを有し、第3の信号線303に接続される。第7の信号読み出し部335は、第7のリセットトランジスタ339と第7の増幅トランジスタ337と第7の選択トランジスタ338とを有する。第7の増幅トランジスタ337のゲートは、浮遊拡散領域に接続される。接続ユニット216は、画素211〜214を含む第3の単位画素セル100の浮遊拡散領域及び画素221〜224を含む第4の単位画素セル100の浮遊拡散領域を接続する。接続ユニット316は、画素311〜314を含む第5の単位画素セル100の浮遊拡散領域及び画素321〜324を含む第6の単位画素セル100の浮遊拡散領域を接続する。第3の接続ユニット326は、画素321〜324を含む第6の単位画素セル100の浮遊拡散領域及び画素331〜334を含む第7の単位画素セル100の浮遊拡散領域を接続する。
The second
図5は、図4の画素部2の信号読み出しを説明するための1水平ブランキング期間のタイミング図である。図5において、信号名と併記されている番号は、図4における制御線の番号と対応している。例えば、15 SEL1は、図4の行選択制御線15に印加され
るパルス名を示している。図5のタイミング図は、単位画素セル100を構成する4画素からの画素信号をCDS回路4に読み出す全画素信号読み出しの例である。図4の画素行1〜4行目は画素信号の読み出しを行い、画素行5〜8行目は蓄積動作を行い、画素行9〜12行目は画素リセットを行う、ローリングシャッター動作の一例を示している。
FIG. 5 is a timing diagram of one horizontal blanking period for explaining signal readout of the
時刻t1において、リセット制御線18のパルスRES1がハイレベルとなると、リセットトランジスタ119、219及び319がオンとなり、1〜4行目の画素の浮遊拡散領域がリセット線17から供給される電位にリセットされる。時刻t2では、行選択制御線15のパルスSEL1がハイレベルとなると、行選択トランジスタ118、218及び318がオンとなり、出力トランジスタ117、217及び317のソースが垂直信号線103、203及び303とそれぞれ電気的に接続される。次に、時刻t3では、転送制御線11のパルスTX11がハイレベルとなると、画素111、211及び311のトランジスタ102がオンすることにより、フォトダイオード101の電荷が浮遊拡散領域に転送される。この時、垂直信号線103、203及び303には、出力トランジスタ117、217及び317により、転送電荷に応じた電圧信号が出力される。更に、時刻t4では、行選択制御線15のパルスSEL1をローレベルにする。その後、時刻t5では、リセット制御線18のパルスRES1がハイレベルになると、1〜4行目の画素の浮遊拡散領域が再びリセットされる。引き続き、時刻t6では、行選択制御線15のパルスSEL1をハイレベルにする。その後、時刻t7では、転送制御線12のパルスTX12がハイレベルとなると、画素112、212及び312の信号が、垂直信号線103、203及び303にそれぞれ出力される。同様にして、時刻t8では、行選択制御線15のパルスSEL1をローレベルにする。その後、時刻t9では、リセット制御線18のパルスRES1がハイレベルになると、1〜4行目の画素の浮遊拡散領域が再びリセットされる。次に、時刻t10では、行選択制御線15のパルスSEL1をハイレベルにする。次に、時刻t11では、転送制御線13のパルスTX13がハイレベルとなると、画素113、213及び313の信号が垂直信号線103、203及び303にそれぞれ出力される。同様に、時刻t12では、リセット制御線18のパルスRES1がハイレベルにし、時刻t13では、行選択制御線15のパルスSEL1をハイレベルにする。次に、時刻t14では、転送制御線14のパルスTX14がハイレベルとなると、画素114、214及び314の信号が、垂直信号線103、203及び303に出力される。更に、時刻t15では、リセット制御線18のパルスRES1がハイレベルになり、1〜4行目の画素の浮遊拡散領域のリセットを行う。時刻t16では、リセット制御線38のパルスRES3をハイレベルにした後、転送制御線31〜34のパルスTX31〜TX34をハイレベルにすることで、9〜12行目のフォトダイオードのリセットが行われる。時刻t3、t7、t11及びt14で垂直信号線103、203及び303に出力された画素信号は、図1のCDS回路4に出力される。
When the pulse RES1 of the
図6は、1水平ブランキング期間において、図4の画素部2の信号を混合して読み出す場合を示したタイミング図である。1列目は単位画素セル100において2画素からの混合信号、2列目は2つの単位画素セル100間での4画素からの混合信号、3列目は3つの単位画素セル100間での6画素からの混合信号を出力する。図6における信号名は、図5と同様である。
FIG. 6 is a timing diagram showing a case where the signals of the
時刻t0において、接続制御線16のパルスCON1及び接続制御線26のパルスCON2がハイレベルとなると、接続トランジスタ216、316及び326がオンとなる。すると、各接続トランジスタ216、316及び326が接続されている単位画素セル100の画素の出力ノード同士が電気的に接続される。時刻t1では、リセット制御線18,28,38のパルスRES1〜RES3がハイレベルとなり、1〜12行目の不純物拡散領域がリセットされる。時刻t2では、行選択制御線15のパルスSEL1をハイレベルとし、行選択トランジスタ118、218及び318をオンにする。その後、時刻t3では、転送制御線11、13、21、23、31及び33のパルスTX11、TX13、TX21、TX23、TX31及びTX33がハイレベルとなると、1〜12行目のうち奇数行画素の電荷転送が行われる。この時、垂直信号線103には、画素111と113の混合信号が出力される。垂直信号線203には、画素211、213、221及び223の混合信号が出力される。垂直信号線303には、画素311、313、321、323、331及び333の混合信号が出力される。時刻t4では、行選択制御線15のパルスSEL1をローレベルにする。その後、時刻t5では、リセット制御線18,28,38のパルスRES1〜RES3がハイレベルになると、1〜12行目の画素の不純物拡散領域が再びリセットされる。引き続き、時刻t6では、行選択制御線15のパルスSEL1をハイレベルにする。その後、時刻t7では、転送制御線12、14、22、24、32及び34のパルスTX12、TX14、TX22、TX24、TX32、及びTX34がハイレベルとなると、1〜12行目のうち偶数行画素の電荷転送が行われる。この時、垂直信号線103には、画素112と114の混合信号が出力される。垂直信号線203には、画素212、214、222及び224の混合信号が出力される。垂直信号線303には、画素312、314、322、324、332及び334の混合信号が出力される。時刻t3及びt7において、垂直信号線103、203及び303に出力された画素信号は、図1のCDS回路4に出力される。光電変換装置1は、1列目は2画素混合信号、2列目は4画素混合信号、3列目は6画素混合信号を出力することが可能である。
At time t0, when the pulse CON1 of the
本実施形態によれば、垂直信号線103には、画素111〜114を含む単位画素セル100の浮遊拡散領域の電荷に基づく電圧が出力される。それと同時に、垂直信号線203には、画素211〜214を含む単位画素セル100の浮遊拡散領域の電荷及び画素221〜224を含む単位画素セル100の浮遊拡散領域の電荷が加算された電荷に基づく電圧が出力される。それと同時に、垂直信号線303には、画素311〜314を含む単位画素セル100、画素321〜324を含む単位画素セル100及び画素331〜334を含む単位画素セル100の浮遊拡散領域の電荷が加算された電荷に基づく電圧が出力される。1水平期間中に、信号が混合される光電変換部の数が異なる信号が同時に出力される。このため、各列毎に解像度の異なる信号を高速で出力することができる。したがって、輝度に応じた適切な画素信号を得るための読み出し回数を減らすことができ、自動露光制御を高速化することが可能である。
According to the present embodiment, a voltage based on the charge in the floating diffusion region of the
(第2の実施形態)
図7は、本発明の第2の実施形態による画素部2(図1)の構成例を示す図である。図7において、図3と同じ番号で示される部位は、図3のそれと同様である。以下、本実施形態が第1の実施形態と異なる点を説明する。図7では、図3の1列目と同じ構成をなす画素群200が1列目及び2列目に配置され、図3の2列目と同じ構成をなす画素群201が3列目及び4列目に配置され、図3の3列目と同じ構成をなす画素群202が5列目及び6列目に配置されている。
(Second Embodiment)
FIG. 7 is a diagram illustrating a configuration example of the pixel unit 2 (FIG. 1) according to the second embodiment of the present invention. 7, parts indicated by the same reference numerals as in FIG. 3 are the same as those in FIG. Hereinafter, the points of the present embodiment different from the first embodiment will be described. 7,
本実施形態によれば、上述した画素群200〜202が2列単位で配置されている。そのため、R(赤)、G(緑)、B(青)ベイヤー配列のカラーフィルタを具備する場合に適している。例えば、画素111、113が赤フィルター、画素112、114、211、213が緑フィルター、画素212、214が青フィルターに対応している場合は、図6のタイミングに基づき、ベイヤー配列となる同一色画素の信号の混合が可能である。すなわち、接続ユニット216、316及び326は、それぞれ、同一色の信号の電荷を加算する。
According to this embodiment, the
(第3の実施形態)
図8は、本発明の第3の実施形態による画素部2(図1)の構成例を示す図である。図8において、図3と同じ番号で示される部位は、図3のそれと同様である。以下、本実施形態が第1の実施形態と異なる点を説明する。図8では、ダミーユニット116、126及び226を更に備えている点が、図3と異なる。ダミーユニット116は、画素111〜114を含む単位画素セル100と画素121〜124を含む単位画素セル100との間に設けられる。ダミーユニット126は、画素121〜124を含む単位画素セル100と画素131〜134を含む単位画素セル100との間に設けられる。ダミーユニット226は、画素221〜224を含む単位画素セル100と画素231〜234を含む単位画素セル100との間に設けられる。ダミーユニット116、126及び226は、接続ユニット216、316及び326とは異なり、画素制御部3とは接続されず、常に単位画素セル100の画素の出力ノード同士を電気的に非接続状態になるように構成されている。ダミーユニット116、126及び226は接続ユニットと同一構成を有しているのが望ましい。
(Third embodiment)
FIG. 8 is a diagram illustrating a configuration example of the pixel unit 2 (FIG. 1) according to the third embodiment of the present invention. 8, parts indicated by the same reference numerals as those in FIG. 3 are the same as those in FIG. Hereinafter, the points of the present embodiment different from the first embodiment will be described. 8 is different from FIG. 3 in that
本実施形態によれば、行方向の全ての単位画素セル100間に接続ユニットもしくダミーユニットが配置されている。本実施形態は、レイアウトの不均一性に伴う寄生素子の影響の差を抑えることが可能である。
According to the present embodiment, connection units or dummy units are arranged between all the
(第4の実施形態)
図9は、本発明の第4の実施形態による画素部2(図1)の構成例を示す図である。図9において、図8と同じ番号で示される部位は、図8のそれと同様である。以下、本実施形態が第3の実施形態と異なる点を説明する。図9では、ダミーユニット116、216、316、接続ユニット126、226及び326が、接続制御線16−1、16−2、16−3、26−1、26−2及び26−3にそれぞれ接続されている点が、図8と異なる。
(Fourth embodiment)
FIG. 9 is a diagram illustrating a configuration example of the pixel unit 2 (FIG. 1) according to the fourth embodiment of the present invention. 9, parts indicated by the same numbers as in FIG. 8 are the same as those in FIG. Hereinafter, differences of the present embodiment from the third embodiment will be described. In FIG. 9,
本実施形態によれば、各ダミーユニット、接続ユニットを画素制御部3で独立に制御することが可能である。そのため、本実施形態は、上述した実施形態よりも、画素部2の信号を混合する組合せが多い特徴がある。
According to the present embodiment, each dummy unit and connection unit can be independently controlled by the
(第5の実施形態)
図10は、本発明の第5の実施形態による画素部2(図1)の構成例を示す図である。図10において、図8と同じ番号で示される部位は、図8のそれと同様である。以下、本実施形態が第3の実施形態と異なる点を説明する。図10では、ダミーユニット116、216及び316が接続制御線16に共通接続され、接続ユニット126、226及び326が接続制御線26に共通接続され、更に1列目から3列目の画素の転送をそれぞれ独立して制御できる点が、図8と異なる。例えば、画素111、211及び311の転送部102は、異なる転送制御線11−1、11−2及び11−3にそれぞれ接続されている。
(Fifth embodiment)
FIG. 10 is a diagram showing a configuration example of the pixel unit 2 (FIG. 1) according to the fifth embodiment of the present invention. 10, parts indicated by the same reference numerals as those in FIG. 8 are the same as those in FIG. Hereinafter, differences of the present embodiment from the third embodiment will be described. In FIG. 10, the
本実施形態によれば、画素部2の信号を混合する際には、単位画素セル100の接続数が各列で同じになるように構成されている。そのため、混合時、浮遊拡散領域に付随する容量の影響を、各列で同じにすることが可能である。
According to this embodiment, when the signals of the
(第6の実施形態)
図11は、本発明の第6の実施形態による画素部2(図1)の構成例を示す図である。図11では、単位画素セル100が、行方向に3つ、列方向に3つ配置され、画素制御部3により制御される例を示している。単位画素セル100は、画素111、212、113及び214と、信号読み出し部115とを有する。上述した実施形態では、単位画素セル100が4行1列の行列の画素配置で構成されているのに対し、図11の実施形態では、2行2列の行列の画素配置で構成されている点が異なる。画素を構成する光電変換部101及び転送部102は、図3のそれと同等である。以下、本実施形態が第1の実施形態と異なる点を説明する。画素111、212、113及び214の転送部102の制御は、画素制御部3に接続された転送制御線11−1、11−2、12−1及び12−2から供給される制御信号により独立に制御される。同行に配置された画素の転送部102は、偶数列、奇数列で各行の転送制御線11−1及び11−2等にそれぞれ共通接続されている。同列に配置された信号読み出し部115、315及び515等の出力は、同列の垂直信号線103、203及び303に共通接続されている。316、516及び526は、単位画素セル100の画素の出力ノード同士を接続するための接続ユニットである。16及び26は、接続ユニット316、516及び526を制御するための接続ユニット制御線であり、接続ユニット316及び516は、接続ユニット制御線16に共通接続されており、接続ユニット526は、接続ユニット制御線26に接続されている。
(Sixth embodiment)
FIG. 11 is a diagram showing a configuration example of the pixel unit 2 (FIG. 1) according to the sixth embodiment of the present invention. FIG. 11 illustrates an example in which three
図12は、図11の画素部2の構成例を説明するための等価回路図である。これまでの実施形態と同様の部分に同様の符号を付し詳細な説明は省略する。画素制御部3に接続された転送制御線11−1、12−1、21−1、22−1、31−1及び32−1には、それぞれ、同行かつ奇数列に配置された転送トランジスタ102が共通接続されている。画素制御部3に接続された転送制御線11−2、12−2、21−2、22−2、31−2及び32−2には、それぞれ、同行かつ偶数列に配置された転送トランジスタ102が共通接続されている。更に、画素制御部3に接続された行選択制御線15、25及び35には、それぞれ、同行に配置された選択トランジスタ118、128及び138等が共通接続されている。また、リセット線17、27、37及びリセット制御線18、28、38には、それぞれ、同行に配置されたリセットトランジスタ119、129及び139等が共通接続されている。また、垂直信号線103、203及び303には、それぞれ、同列に配置された行選択トランジスタ118、218及び318等が接続されている。電源線104、204及び304には、それぞれ、同列に配置された出力トランジスタ117、217及び317等が接続されている。
FIG. 12 is an equivalent circuit diagram for explaining a configuration example of the
更に、図12におけるトランジスタ216、316及び326は、単位画素セル100同士を接続するための接続トランジスタである。接続トランジスタ216、316及び326は、複数の単位画素セル100の画素の出力ノード同士を接続するように構成されている。接続トランジスタ216と316のゲートは、画素制御部3に接続された接続制御線16で共通接続され、接続トランジスタ326のゲートは、画素制御部3に接続された接続制御線26に接続されている。接続トランジスタ216、316及び326は、ゲートに印加される電圧によりオン/オフ制御されることで、単位画素セル100の画素の出力ノード同士の接続を制御することが可能である。
Furthermore, the
図13は、図12の画素部2の信号読み出しを説明するためのタイミング図である。図13において、信号名と併記されている番号は、図12における制御線の番号と対応している。例えば、15 SEL1は、図12の行選択制御線15に印加されるパルス名を示している。図13は、1水平ブランキング期間において、1行目及び2行目は画素信号を読み出し、3行目及び4行目は蓄積動作を行い、5行目及び6行目は画素リセットを行う、ローリングシャッター動作の一例を示している。
FIG. 13 is a timing chart for explaining signal readout of the
時刻t1において、リセット制御線18のパルスRES1がハイレベルとなると、リセットトランジスタ119、219及び319がオンとなり、1行目及び2行目の画素の浮遊拡散領域がリセット線17から供給される電位にリセットされる。時刻t2では、行選択制御線15のパルスSEL1がハイレベルとなると、行選択トランジスタ118、218及び318がオンとなり、出力トランジスタ117、217及び317のソースが垂直信号線103、203及び303とそれぞれ電気的に接続される。次に、時刻t3では、転送制御線11−1のパルスTX11−1がハイレベルとなると、画素111、311及び511のトランジスタ102がオンすることにより、フォトダイオード101の電荷が浮遊拡散領域に転送される。この時、垂直信号線103、203及び303には、出力トランジスタ117、217及び317により、転送電荷に応じた電圧信号が出力される。更に、時刻t4では、行選択制御線15のパルスSEL1をローレベルにする。その後、時刻t5では、リセット制御線18のパルスRES1がハイレベルになると、1行目及び2行目の画素の浮遊拡散領域が再びリセットされる。引き続き、時刻t6では、行選択制御線15のパルスSEL1をハイレベルにする。その後、時刻t7では、転送制御線11−2のパルスTX11−2がハイレベルとなると、画素212、412及び612の信号が、垂直信号線103、203及び303にそれぞれ出力される。同様に、時刻t8では、行選択制御線15のパルスSEL1をローレベルにする。その後、時刻t9では、リセット制御線18のパルスRES1をハイレベルにする。その後、時刻t10では、行選択制御線15のパルスSEL1をハイレベルにする。次に、時刻t11では、転送制御線12−1のパルスTX12−1がハイレベルとなると、画素113、313及び513の信号が、垂直信号線103、203及び303にそれぞれ出力される。同様に、時刻t12では、リセット制御線18のパルスRES1をハイレベルにする。その後、時刻t13では、行選択制御線15のパルスSEL1をハイレベルにする。次に、時刻t14では、転送制御線12−2のパルスTX12−2がハイレベルとなると、画素214、414及び614の信号が、垂直信号線103、203及び303にそれぞれ出力される。更に、時刻t15では、リセット制御線18のパルスRES1をハイレベルにし、1行目及び2行目の画素の不純物拡散領域のリセットを行う。次に、時刻t16では、リセット制御線38のパルスRES3をハイレベルにする。その後、転送制御線31−1、31−2、32−1及び32−2のパルスTX31−1、TX31−2、TX32−1及びTX32−2をハイレベルにすることで、5行目及び6行目のフォトダイオード101のリセットが行われる。時刻t3、t7、t11及びt14で垂直信号線103、203及び303に出力された画素信号は、図1のCDS回路4に出力される。光電変換装置1は、上記タイミングに基づき、全画素の信号を時系列に出力することが可能である。
When the pulse RES1 of the
図14は、1水平ブランキング期間において、図12の画素部2の信号を混合して読み出す場合を示したタイミング図である。図14における信号名は、図13と同様である。
FIG. 14 is a timing chart showing a case where the signals of the
時刻t0において、接続制御線16のパルスCON1及び接続制御線26のパルスCON2がハイレベルとなると、接続トランジスタ216、316及び326がオンとなる。すると、各接続トランジスタ216、316及び326が接続されている単位画素セル100の浮遊拡散領域同士が電気的に接続される。時刻t1では、リセット制御線18、28及び38のパルスRES1〜RES3がハイレベルとなり、1〜6行目の浮遊拡散領域がリセットされる。時刻t2では、行選択制御線15のパルスSEL1をハイレベルとし、行選択トランジスタ118、218及び318をオンにする。その後、時刻t3では、転送制御線11−1、21−1及び31−1のパルスTX11−1、TX21−1及びTX31−1がハイレベルとなると、1、3、5行目のうち奇数列画素の電荷転送が行われる。この時、垂直信号線103には、画素111の信号が出力される。垂直信号線203には、画素311と321の混合信号が出力される。垂直信号線303には、画素511、521及び531の混合信号が出力される。時刻t4では、行選択制御線15のパルスSEL1をローレベルにする。その後、時刻t5では、リセット制御線18、28及び38のパルスRES1〜RES3がハイレベルになると、1〜6行目の画素の浮遊拡散領域が再びリセットされる。引き続き、時刻t6では、行選択制御線15のパルスSEL1をハイレベルにする。その後、時刻t7では、転送制御線11−2、12−1、21−2、22−1、31−2及び32−1のパルスTX11−2、TX12−1、TX21−2、TX22−1、TX31−2及びTX32−1がハイレベルとなる。すると、1、3、5行目の偶数列の画素と、2、4、6行目の奇数列の画素の電荷転送が行われる。この時、垂直信号線103には、画素212と113の混合信号が出力される。垂直信号線203には、画素412、313、422及び323の混合信号が出力される。垂直信号線303には、画素612、513、622、523、632及び533の混合信号が出力される。同様にして、時刻t8では、行選択制御線15のパルスSEL1をローレベルにする。その後、時刻t9では、リセット制御線18、28及び38のパルスRES1〜RES3がハイレベルになると、1〜6行目の画素の浮遊拡散領域をリセットする。次に、時刻t10では、行選択制御線15のパルスSEL1をハイレベルにする。その後、時刻t11では、転送制御線12−2、22−2及び32−2のパルスTX12−2、TX22−2及びTX32−2がハイレベルとなると、2、4、6行目のうち偶数列画素の電荷転送が行われる。この時、垂直信号線103には、画素214の信号が出力される。垂直信号線203には、画素414と424の混合信号が出力される。垂直信号線303には、画素614、624及び634の混合信号が出力される。時刻t12では、行選択制御線15のパルスSEL1をローレベルにする。時刻t3、t7及びt11で垂直信号線103、203及び303に出力された画素信号は、図1のCDS回路4に出力される。光電変換装置1は、CDS回路4に適切な信号保持機能を具備することで、上記タイミングに基づき、画素の混合数が異なる信号を同時に得ることが可能である。
At time t0, when the pulse CON1 of the
本実施形態によれば、単位画素セル100が、2行2列の画素共有で構成されている。そのため、R(赤)、G(緑)、B(青)ベイヤー配列のカラーフィルタを具備する場合に適している。例えば、画素111が赤フィルター、画素212、113が緑フィルター、画素214がBフィルターに対応している場合は、図14のタイミングに基づき、斜め方向に隣接した緑画素の混合が可能である。
According to the present embodiment, the
(参考例)
図15は、参考例による画素部2(図1)の構成例を示す図である。図15において、図11と同じ番号で示される部位は、図11のそれと同様である。以下、本実施形態が第6の実施形態と異なる点を説明する。図15では、接続ユニット116、126、316、326、516及び526が行方向の各単位画素セル100間に全て配置され、接続ユニットは、それぞれ別の接続制御線に接続されている点が、図11と異なる。例えば、接続部116、316及び516は、接続制御線16−1、16−2及び16−3にそれぞれ接続されている。
(Reference example)
FIG. 15 is a diagram illustrating a configuration example of the pixel unit 2 (FIG. 1) according to the reference example. 15, parts indicated by the same reference numerals as those in FIG. 11 are the same as those in FIG. Hereinafter, differences of the present embodiment from the sixth embodiment will be described. In FIG. 15, the
本実施形態によれば、行方向の全ての単位画素セル100間に接続ユニットが配置されていることから、レイアウトの不均一性に伴う寄生素子の影響の差を抑えることが可能である。また、本実施形態によれば、列方向の接続部を独立に制御できるため、画素部2の信号を混合する組合せを多く備えることが可能である。
According to the present embodiment, since the connection units are arranged between all the
第1〜第6の実施形態によれば、光電変換部に蓄積された電荷の加算数の異なる信号が同時に出力されるため、輝度に対応する信号レベルが異なる画像を複数同時に取得することができる。これにより、読み出し回数を減らすことができ、信号を高速に読み出すことが可能となる。 According to the first to sixth embodiments, since signals with different numbers of charges accumulated in the photoelectric conversion unit are simultaneously output, a plurality of images having different signal levels corresponding to luminance can be acquired simultaneously. . As a result, the number of readings can be reduced, and signals can be read at high speed.
以上、第1〜第6の実施形態について説明したが、本発明はこれに限るものではない。例えば、上述した実施形態は、単位画素が4行1列又は、2行2列の画素共有で構成される例であったが、これに限るものではない。 The first to sixth embodiments have been described above, but the present invention is not limited to this. For example, the above-described embodiment is an example in which the unit pixel is configured by pixel sharing of 4 rows and 1 column or 2 rows and 2 columns, but is not limited thereto.
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
100 単位画素セル、101 光電変換部、102 転送部、115 信号読み出し部、216,316,326 接続部 100 unit pixel cell, 101 photoelectric conversion unit, 102 transfer unit, 115 signal readout unit, 216, 316, 326 connection unit
本発明の光電変換装置は、光電変換部と前記光電変換部で生じた信号を読み出す信号読み出し部とを有する画素が2次元状に配列された光電変換装置であって、第1の方向に沿って配列された複数の画素を有する第1の画素群と、前記第1の方向に沿って配列された複数の画素を含む第2の画素群と、前記第1の画素群に含まれる複数の画素の出力ノード間を電気的に接続する第1の接続部と、前記第2の画素群に含まれる複数の画素の出力ノード間を電気的に接続する第2の接続部と、を有し、前記第1の接続部により電気的に接続され得る出力ノードの数と、前記第2の接続部により電気的に接続され得る出力ノードの数とが異なり、前記第1の接続部による、前記出力ノードの接続が行われている期間と、前記第2の接続部による、前記出力ノードの接続が行われている期間とが重なっていることを特徴とする。 The photoelectric conversion device of the present invention is a photoelectric conversion device in which pixels each having a photoelectric conversion unit and a signal reading unit that reads a signal generated by the photoelectric conversion unit are two-dimensionally arranged, along a first direction. A first pixel group having a plurality of pixels arranged in the first direction, a second pixel group including a plurality of pixels arranged in the first direction, and a plurality of pixels included in the first pixel group A first connection portion that electrically connects output nodes of the pixel; and a second connection portion that electrically connects output nodes of the plurality of pixels included in the second pixel group. the the number of output nodes can be electrically connected by the first connecting portion, the second connection portion electrically connected to be Ri and the number of output nodes Do different way, according to the first connecting portion, The period during which the output node is connected and the second connection Wherein the connection of the output node is overlapped with the period being performed.
Claims (1)
第1の方向に沿って配列された複数の画素を有する第1の画素群と、
前記第1の方向に沿って配列された複数の画素を含む第2の画素群と、
前記第1の画素群に含まれる複数の画素の出力ノード間を電気的に接続する第1の接続部と、
前記第2の画素群に含まれる複数の画素の出力ノード間を電気的に接続する第2の接続部と、を有し、
前記第1の接続部により電気的に接続され得る出力ノードの数と、前記第2の接続部により電気的に接続され得る出力ノードの数とが異なることを特徴とする光電変換装置。 A photoelectric conversion device in which pixels having a photoelectric conversion unit and a signal reading unit for reading a signal generated in the photoelectric conversion unit are arranged in a two-dimensional shape,
A first pixel group having a plurality of pixels arranged along a first direction;
A second pixel group including a plurality of pixels arranged along the first direction;
A first connection portion for electrically connecting output nodes of a plurality of pixels included in the first pixel group;
A second connection portion that electrically connects output nodes of a plurality of pixels included in the second pixel group;
The photoelectric conversion device, wherein the number of output nodes that can be electrically connected by the first connection portion is different from the number of output nodes that can be electrically connected by the second connection portion.
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019641A (en) * | 2005-07-05 | 2007-01-25 | Tokyo Institute Of Technology | Signal reading method of solid-state imaging device, and image signal processing method thereof |
JP2010193437A (en) * | 2009-01-21 | 2010-09-02 | Canon Inc | Solid-state imaging apparatus |
WO2011048726A1 (en) * | 2009-10-21 | 2011-04-28 | パナソニック株式会社 | Solid state image capture element, solid state image capture device and method of driving solid state image capture element, and camera device |
-
2017
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019641A (en) * | 2005-07-05 | 2007-01-25 | Tokyo Institute Of Technology | Signal reading method of solid-state imaging device, and image signal processing method thereof |
JP2010193437A (en) * | 2009-01-21 | 2010-09-02 | Canon Inc | Solid-state imaging apparatus |
WO2011048726A1 (en) * | 2009-10-21 | 2011-04-28 | パナソニック株式会社 | Solid state image capture element, solid state image capture device and method of driving solid state image capture element, and camera device |
JP2011091562A (en) * | 2009-10-21 | 2011-05-06 | Panasonic Corp | Solid state image capture element, solid state image capture device, method of driving solid state image capture element, and camera device |
Also Published As
Publication number | Publication date |
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