JP2017112194A - Semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element - Google Patents
Semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element Download PDFInfo
- Publication number
- JP2017112194A JP2017112194A JP2015244876A JP2015244876A JP2017112194A JP 2017112194 A JP2017112194 A JP 2017112194A JP 2015244876 A JP2015244876 A JP 2015244876A JP 2015244876 A JP2015244876 A JP 2015244876A JP 2017112194 A JP2017112194 A JP 2017112194A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- light emitting
- type semiconductor
- semiconductor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、半導体発光素子および半導体発光素子の製造方法に関する。 The present invention relates to a semiconductor light emitting device and a method for manufacturing the semiconductor light emitting device.
従来、紫外〜緑色までの発光波長をカバーする半導体レーザ(LD:Laser Diode)や半導体発光ダイオード(LED:Light Emitting Diode)を構成する半導体材料として、GaNに代表される窒化物半導体材料が用いられている。
この窒化物半導体材料からなる発光素子は、順方向の電圧印加で発光するが、静電気等に起因して逆方向に急激な高電圧が印加されると絶縁破壊による故障の原因となる。このような故障に対応する方法として、発光素子を搭載した発光装置内において、保護用のダイオードを並列に逆接続してESD(Electro−Static Discharge)耐圧を向上させて、発光素子の絶縁破壊を抑制する方法がとられている(例えば特許文献1参照)。
特許文献1には、急激な逆方向電圧印加による発光素子の破壊を防ぐために、保護素子として逆耐圧補償用の補償ダイオードを設けた3族窒化物半導体発光素子が記載されている(本明細書中では、上記構成を便宜上、従来例1と称する。)。この補償ダイオードは、発光装置内で発光素子とは別に設けられており、金属ワイヤによって発光装置内で配線された構成をなしている。
Conventionally, a nitride semiconductor material typified by GaN has been used as a semiconductor material constituting a semiconductor laser (LD: Laser Diode) or a semiconductor light emitting diode (LED: Light Emitting Diode) covering an emission wavelength from ultraviolet to green. ing.
A light emitting element made of this nitride semiconductor material emits light when a forward voltage is applied, but if a rapid high voltage is applied in the reverse direction due to static electricity or the like, it causes a failure due to dielectric breakdown. As a method for dealing with such a failure, in a light emitting device equipped with a light emitting element, a protective diode is reversely connected in parallel to improve an ESD (Electro-Static Discharge) withstand voltage, thereby causing dielectric breakdown of the light emitting element. The method of suppressing is taken (for example, refer patent document 1).
また、特許文献1には、他の構成例(本明細書中ではこの構成例を、便宜上、従来例2と称する。)として、発光部と補償ダイオードが同一のサファイヤ基板上に隣接して形成された素子構造も記載されている。この従来例2では、発光部と補償ダイオードは、サファイヤ基板にまで達する溝によって分離された構造をなしている。また、発光部と補償ダイオードは、ワイヤを介して電気的に接続されている。
特許文献1には、さらに他の構成例(本明細書中ではこの構成例を、便宜上、従来例3と称する)として、発光部のp型窒化物半導体の上に、さらにn型GaN層とp型GaN層が積層されて、それら双方の半導体層に対してそれぞれn電極とp電極が形成された構造の補償ダイオードを設けた素子構造も記載されている。
In
In
また、特許文献2には、Si基板上にエピタキシャル成長(以下では、「エピ成長」と略する場合がある。)したGaN系半導体を用いて作製されたLEDにおいて、発光素子部と保護素子部とを、それぞれ窒化物半導体、Si半導体で形成する構造が開示されている。
この特許文献2に開示された技術によれば、発光素子部または保護素子部の一方に、Si/GaN異種接合によるトンネル接合部を設けることで、保護素子部から発光素子部、もしくは発光素子部から保護素子部への電流の流れ、電荷の移動を円滑にできることも記載されている。
また、特許文献2には、窒化物半導体からなる発光素子部とSi半導体からなる保護素子部との接合は異種材料層の積層界面であり、保護素子部と発光素子部を逆並列接続する際に、一方の接続がその積層界面(トンネル接合部)でなされるため、配線や配線構造が不要になることも記載されている。
According to the technology disclosed in
特許文献1に記載された従来例1の場合、発光素子とは別に補償ダイオードが必要になるため、その分だけ部品コストが上昇する問題がある。さらに、この従来例1の場合、発光装置内に補償ダイオードを発光素子とは別に取り付ける必要がある。このため、発光装置内において発光素子を含めたワイヤ配線による実装を行う場合、ワイヤの本数増加、及びワイヤの取りまわしが複雑になること等によって製造コストが増加する問題がある。
また、特許文献1に記載された従来例2の場合、発光素子とは別の部品を用いることで上昇する部品コストは抑えられるが、発光素子以外の補償ダイオードの分だけチップ面積が増加するため、素子全体の製造コストが増加する問題がある。
さらに、特許文献1に記載された従来例3の場合、発光素子上の一部に補償ダイオードが設けられた構造のため、上記の部品コスト、及びチップ面積増に起因した製造コストの増加は抑制できる。
In the case of the conventional example 1 described in
In addition, in the case of the conventional example 2 described in
Furthermore, in the case of Conventional Example 3 described in
しかし、発光素子がたとえばLEDの場合、補償ダイオードの分だけ発光部の面積が減少するため、1チップ当たりの発光特性が低下する問題がある。
この問題に対応するには、補償ダイオードの領域を小さくする、言いかえると、補償ダイオードのpn接合面積を小さくする方法が考えられるが、補償ダイオード中を安全に流すことができる電流の限界値も低下する。このため、この小さな補償ダイオードを備えた発光素子に対して非常に大きな逆方向電圧が印加された場合、補償ダイオード内を流れる急激な順方向電流増加によって電流限界値を超える可能性があり、最悪のケースとして補償ダイオードが故障する危険性がある。
However, when the light emitting element is, for example, an LED, the area of the light emitting portion is reduced by the amount of the compensation diode, so that there is a problem that the light emission characteristic per chip is lowered.
In order to cope with this problem, a method of reducing the compensation diode region, in other words, a method of reducing the pn junction area of the compensation diode can be considered, but the limit value of the current that can flow safely through the compensation diode is also considered. descend. For this reason, when a very large reverse voltage is applied to a light emitting device having such a small compensation diode, the current limit value may be exceeded due to a sudden increase in forward current flowing in the compensation diode. As a case, there is a risk that the compensation diode will fail.
また、特許文献2に記載された構造において、Si半導体の保護素子部上に格子不整合系材料である窒化物半導体をエピタキシャル成長する場合、初期成長段階において窒化物半導体/Si間の格子歪みを緩和するために、結晶性の低い窒化物半導体系材料からなるバッファ層が設けられるのが一般的である。しかし、結晶性が低いことに起因して上記バッファ層の電気的特性を安定的に制御して均一に作製することは困難である。
これは、例えば保護素子部上にバッファ層を形成した時に、保護素子部の上面において、上記バッファ層の抵抗が著しく高い領域が発生すること、もしくはほぼ絶縁性を示す領域が発生すること等の可能性を示すものである。
特許文献2に記載された構造を用いる場合、例えば保護素子側のn型層内の一部として上記バッファ層を含めたSi/GaN接合部を設けることも考えられる。しかし、結晶性の低い上記バッファ層の不安定な電気特性の影響を受けて、保護素子側のn型層の抵抗が著しく高いか、もしくは電気がほとんど流れない等、安定した電気特性を持つ保護素子を歩留まり良く作製することが困難となり、現実性に欠ける。
Further, in the structure described in
This is because, for example, when a buffer layer is formed on the protection element portion, a region where the resistance of the buffer layer is extremely high occurs on the upper surface of the protection element portion, or a region showing a substantially insulating property occurs. It shows the possibility.
When the structure described in
また、上記Si/GaN接合部を発光素子側のn型層内の一部として設けた場合においても、上記同様の理由によって、安定した発光特性をもつ発光素子を歩留まり良く作製することが困難となる。
このように、従来提案されているいずれの構成も、高いESD耐圧と良好な発光特性とを併せ持つ半導体発光素子を実際に製造するのは困難な構成である。
そこで、本発明は、高いESD耐圧と良好な発光特性とを併せ持つ現実的な構造の半導体発光素子を提供することを課題とする。
In addition, even when the Si / GaN junction is provided as a part of the n-type layer on the light emitting element side, it is difficult to manufacture a light emitting element having stable light emission characteristics with high yield for the same reason as described above. Become.
As described above, any of the conventionally proposed configurations is difficult to actually manufacture a semiconductor light emitting device having both a high ESD withstand voltage and good light emission characteristics.
Therefore, an object of the present invention is to provide a semiconductor light emitting device having a realistic structure that has both a high ESD withstand voltage and good light emission characteristics.
上記課題を解決するために、本発明に係る半導体発光素子の一態様は、基板と、前記基板に対し、互いに同系の半導体材料が複数層に積層された積層体と、第1のn型半導体層、発光する活性層、および第1のp型半導体層が前記積層体の一部として互いに積層されて成る、電圧の印加によって発光する発光部と、第2のn型半導体層および第2のp型半導体層が前記積層体の一部として前記基板と前記発光部との間で互いに積層されて成る、前記発光部に対し並列接続されることで該発光部を電気的に保護する保護部と、を備える。 In order to solve the above problems, one embodiment of a semiconductor light emitting device according to the present invention includes a substrate, a stacked body in which semiconductor materials similar to each other are stacked on the substrate, and a first n-type semiconductor. A light emitting portion that emits light upon application of a voltage, a second n-type semiconductor layer, and a second p-type semiconductor layer. A protection unit that electrically protects the light emitting unit by being connected in parallel to the light emitting unit, wherein a p-type semiconductor layer is stacked between the substrate and the light emitting unit as a part of the stacked body. And comprising.
本願発明のように同系の半導体材料を用いて構成することで、特許文献2の構造において懸念された、異種半導体材料間の接合に起因した不安定な接合特性の問題が解消され、発光素子と保護素子の双方を安定して均一に作製することが可能となる。
上記半導体発光素子の構成をわかりやすく説明すると、基板側を下と考えて、保護部を下側、保護部と同系の半導体材料のからなる発光部を上側に配置した上下に2つのデバイスが重なった構成となっている。
この保護部は少なくとも一部がpnダイオードを構成しており、このpnダイオードは、pinダイオードによって構成される発光部に対して並列に接続される(より詳しくは並列に逆接続される)ことによって発光部の保護ダイオードとして機能する。
このような、発光部の下に保護部を設けた本発明の半導体発光素子によれば、保護部の面積は発光部と同等以上の面積とすることが可能である。これにより、保護部に対して流すことができる電流限界値は著しく大きくなるため、保護素子の破壊を防ぐ効果がある。
上記半導体発光素子において、前記第2のp型半導体層の半導体材料はGaNであってもよくAlGaNであってもよい。
By using a similar semiconductor material as in the present invention, the problem of unstable bonding characteristics caused by bonding between different semiconductor materials, which is a concern in the structure of
The configuration of the semiconductor light-emitting element will be described in an easy-to-understand manner. Two devices are overlapped on the upper and lower sides, with the substrate side as the bottom, the protective portion at the bottom, and the light-emitting portion made of a semiconductor material similar to the protective portion at the top. It becomes the composition.
At least a part of this protective part constitutes a pn diode, and this pn diode is connected in parallel (more specifically, reversely connected in parallel) to the light emitting part constituted by the pin diode. It functions as a protective diode for the light emitting part.
According to the semiconductor light emitting element of the present invention in which the protective part is provided under the light emitting part, the area of the protective part can be equal to or larger than that of the light emitting part. As a result, the current limit value that can be passed to the protection unit is remarkably increased, so that the protection element is prevented from being destroyed.
In the semiconductor light emitting device, the semiconductor material of the second p-type semiconductor layer may be GaN or AlGaN.
また、上記半導体発光素子において、前記第2のp型半導体層は、前記第2のn型半導体層と接したInXGa1−XN(0.01≦X≦0.1)の層を含んだ複数層であってもよい。このようなInXGa1−XN(0.01≦X≦0.1)の層を含んでいることで、第2のn型半導体層と接した全面でpn接合が実現する。
また、上記半導体発光素子において、前記第2のp型半導体層の半導体材料は、1.0×1018cm−3 以上5.0×1019cm−3以下の濃度でp型不純物を含んだものであることが好ましい。この濃度範囲であると、活性化アニール後のp型領域は、キャリア濃度が高く、保護部のp型層として十分に機能する程度にまで低抵抗化される。
In the semiconductor light emitting device, the second p-type semiconductor layer may be a layer of In X Ga 1-X N (0.01 ≦ X ≦ 0.1) in contact with the second n-type semiconductor layer. Multiple layers may be included. In that it contains a layer of such In X Ga 1-X N ( 0.01 ≦ X ≦ 0.1), pn junction is realized on the entire surface in contact with the second n-type semiconductor layer.
In the semiconductor light emitting device, the semiconductor material of the second p-type semiconductor layer contains a p-type impurity at a concentration of 1.0 × 10 18 cm −3 to 5.0 × 10 19 cm −3 . It is preferable. Within this concentration range, the p-type region after the activation annealing has a high carrier concentration, and the resistance is lowered to such an extent that it sufficiently functions as the p-type layer of the protective part.
また、上記半導体発光素子において、前記第1のp型半導体層が、前記積層体中で前記基板から最も離れた位置に在ることが好ましい。
この構成の半導体発光素子を、上述した従来例3で推定した作製工程と同様に作成した場合、発光部の特性を左右する最上層の第1のp型半導体層の第1のp電極が形成される領域は、常にエッチングマスクによって保護された構成になるため、ドライエッチング時の損傷の影響を受けることが無い。したがって、この保護された第1のp型半導体と第1のp電極との接続は良好なオーミック接続が確立されることから、発光部の電気特性ならびに発光特性が低下することはない。
In the semiconductor light emitting device, it is preferable that the first p-type semiconductor layer is located at a position farthest from the substrate in the stacked body.
When the semiconductor light emitting device having this configuration is formed in the same manner as the manufacturing process estimated in the above-described Conventional Example 3, the first p electrode of the first p-type semiconductor layer as the uppermost layer that affects the characteristics of the light emitting portion is formed. Since the region to be formed is always protected by the etching mask, it is not affected by damage during dry etching. Therefore, since a good ohmic connection is established for the connection between the protected first p-type semiconductor and the first p-electrode, the electrical characteristics and the light-emitting characteristics of the light-emitting portion do not deteriorate.
また、上記半導体発光素子において、前記基板が窒化物半導体からなる基板であり、前記基板の、前記積層体とは逆側に、該基板を介して前記保護部と電気的に接続するための電極が備えられていることが好ましい。この好ましい構成の半導体発光素子によれば、保護部のn電極が基板の裏面に形成されるため、実装時に発光素子上面に設けるワイヤ配線の数は2本にまで減らすことができる。
なお、前記積層体の半導体材料が窒化物半導体で前記基板としてGaN基板を用いる場合は、結晶性が著しく向上するため、発光部の特性がよりいっそう向上するとともに、異種半導体基板上に窒化物半導体材料をエピ成長するための、該半導体基板材料ごとに異なる所謂特殊なバッファ層を設ける必要がないため、容易に安定したエピタキシャル成長層(以下では、「エピ層」と略する場合がある。)を成長できる。
Further, in the semiconductor light emitting device, the substrate is a substrate made of a nitride semiconductor, and an electrode for electrically connecting to the protective portion through the substrate on the opposite side of the substrate from the stacked body. Is preferably provided. According to the semiconductor light emitting device having this preferred configuration, since the n electrode of the protective portion is formed on the back surface of the substrate, the number of wire wirings provided on the top surface of the light emitting device during mounting can be reduced to two.
When the semiconductor material of the stacked body is a nitride semiconductor and a GaN substrate is used as the substrate, the crystallinity is remarkably improved, so that the characteristics of the light emitting part are further improved and the nitride semiconductor is formed on the heterogeneous semiconductor substrate. Since it is not necessary to provide a so-called special buffer layer for each semiconductor substrate material for epitaxial growth of the material, an easily stable epitaxial growth layer (hereinafter sometimes referred to as “epi layer”) may be used. Can grow.
また、上記半導体発光素子において、前記積層体の半導体材料が窒化物半導体であり、前記基板が、サファイヤ、Si、SiC、ZnO、AlNの群から選択された1つ以上の材料からなるものであってもよい。
また、上記半導体発光素子は、レーザであってもよく、発光ダイオードであってもよい。上記半導体発光素子がレーザである場合、前記第1のn型半導体層が、前記活性層に隣接したクラッド層を含んだ複数層であり、前記第1のp型半導体層が、前記活性層に隣接したクラッド層を含んだ複数層であり、前記第1のn型半導体層と前記第1のp型半導体層の少なくとも一方に、電流を狭窄させる狭窄部を備えてもよい。
In the semiconductor light emitting device, the semiconductor material of the stacked body is a nitride semiconductor, and the substrate is made of one or more materials selected from the group of sapphire, Si, SiC, ZnO, and AlN. May be.
The semiconductor light emitting element may be a laser or a light emitting diode. When the semiconductor light emitting device is a laser, the first n-type semiconductor layer is a plurality of layers including a cladding layer adjacent to the active layer, and the first p-type semiconductor layer is formed on the active layer. A plurality of layers including adjacent clad layers may be provided, and at least one of the first n-type semiconductor layer and the first p-type semiconductor layer may include a constriction portion for constricting current.
さらに、上記課題を解決するために、本発明に係る半導体発光素子の製造方法の一態様は、基板に対し、互いに同系の半導体材料を複数層に積層して積層体を形成する積層工程であって、該積層体の一部として、電圧の印加によって発光する発光部となる、第1のn型半導体層、発光する活性層、および第1のp型半導体層を積層し、該積層体の別の一部として、前記発光部に対し並列接続されることで該発光部を電気的に保護する保護部となる、第2のn型半導体層および第2のp型半導体層を、前記基板と前記発光部との間に積層する積層工程と、前記積層体を階段状に削るエッチング工程であって、前記保護部における第2のn型半導体層又は前記第2のp型半導体層のうち一以上を露出させる第1のエッチング工程と、前記第1のn型半導体層又は前記第1のp型半導体層の何れかを露出させる第2のエッチング工程とを備え、前記エッチング工程によって露出した各層に電極を形成する電極形成工程と、を有する。 Furthermore, in order to solve the above-described problem, one embodiment of a method for manufacturing a semiconductor light emitting device according to the present invention is a stacking step in which a stack is formed by stacking a plurality of semiconductor materials similar to each other on a substrate. Then, as a part of the stacked body, a first n-type semiconductor layer, a light-emitting active layer, and a first p-type semiconductor layer, which serve as a light-emitting portion that emits light when a voltage is applied, are stacked. As another part, the second n-type semiconductor layer and the second p-type semiconductor layer that are connected in parallel to the light-emitting part to be a protective part that electrically protects the light-emitting part are formed on the substrate. A stacking process for stacking between the light emitting unit and the light emitting unit, and an etching process for scraping the stacked body in a stepped manner, out of the second n-type semiconductor layer or the second p-type semiconductor layer in the protective unit A first etching step exposing one or more, and the first n And a second etching step of exposing either the semiconductor layer or the first p-type semiconductor layer, having an electrode forming step of forming an electrode on each layer exposed by the etching process.
上記製造方法によれば、本発明に係る半導体発光素子を容易に製造することができる。
また、上記製造方法において、前記第1のエッチング工程が、前記積層体の第1領域を削る工程であり、前記第2のエッチング工程が、前記積層体の第2の領域を削る工程であってもよい。この場合、前記エッチング工程が、前記第1領域と前記第2領域とを除く更に別の第3領域については、前記第1のn型半導体層および前記第1のp型半導体層のうち前記活性層よりも前記基板から離れた側に位置する層を所定の高さ分だけ削ってリッジ部を形成する工程であってもよい。
According to the above manufacturing method, the semiconductor light emitting device according to the present invention can be easily manufactured.
In the manufacturing method, the first etching step is a step of cutting the first region of the stacked body, and the second etching step is a step of cutting the second region of the stacked body. Also good. In this case, the etching step may include the active of the first n-type semiconductor layer and the first p-type semiconductor layer for another third region excluding the first region and the second region. It may be a step of forming a ridge portion by scraping a layer located on a side farther from the substrate than the layer by a predetermined height.
本発明の半導体発光素子および半導体発光素子の製造方法によれば、高いESD耐圧と良好な発光特性とを併せ持つ現実的な構造の半導体発光素子を提供できる。 According to the semiconductor light emitting device and the method for manufacturing the semiconductor light emitting device of the present invention, it is possible to provide a semiconductor light emitting device having a realistic structure having both a high ESD withstand voltage and good light emission characteristics.
以上説明した本発明の半導体発光素子の具体的な実施形態について、以下図面を参照して説明する。
<第1実施形態>
図1は、半導体発光素子の第1実施形態である半導体レーザを示す断面構成図である。
第1実施形態の半導体レーザ100は、GaN基板1上に、低Si濃度のn型GaN層2と、Mgが添加されたMgドープGaN層3と、n型コンタクト層としてのn型GaN層4と、n型クラッド層としてのn型AlGaN層5がこの順で積層されている。
n型AlGaN層5上には、更に、発光する活性層6と、p型クラッド層としてのMgが添加されたp型AlGaN層7と、p型コンタクト層としてのMgが添加されたp型GaN層8がこの順で積層されている。この結果、GaN基板1上に、n型GaN層2からp型GaN層8に至る半導体積層構造が形成されている。。この半導体積層構造が、本発明にいう積層体の一例に相当する。
Specific embodiments of the semiconductor light emitting device of the present invention described above will be described below with reference to the drawings.
<First Embodiment>
FIG. 1 is a cross-sectional configuration diagram illustrating a semiconductor laser which is a first embodiment of a semiconductor light emitting device.
The
On the n-
この半導体積層構造のうち、n型GaN層2とMgドープGaN層3によって保護部が構成され、n型コンタクト層であるn型GaN層4からp型コンタクト層であるp型GaN層8までによって発光部が構成されている。このような保護部と発光部が本発明にいう保護部および発光部それぞれの一例に相当する。また、n型GaN層4とn型AlGaN層5とを併せたものが、本発明にいう第1のn型半導体層の一例に相当し、活性層6が本発明にいう活性層の一例に相当する。また、p型AlGaN層7とp型GaN層8とを併せたものが本発明にいう第1のp型半導体層の一例に相当する。更に、保護部のn型GaN層2が本発明にいう第2のn型半導体層の一例に相当し、保護部のMgドープGaN層3が本発明にいう第2のp型半導体層の一例に相当する。
なお、図1では図示を簡略化するために活性層6が単一の層で示されているが、実際には、例えばInGaNやAlGaN、GaN等を用いた周知の多重量子井戸(MQW:Multi-Quantum-Well)構造、または単一量子井戸(SQW:Single-Quantum-Well)構造からなる。そして、これらの構造では、発光波長によって用いる半導体材料や組成比等が異なる。
In this semiconductor laminated structure, the n-
In FIG. 1, the
発光部のp型領域を構成するp型GaN層8とp型AlGaN層7の一部には、周知の窒化物半導体ドライエッチングによって電流狭窄のための所望の形状からなるストライプ状のリッジ部が形成されている。そのリッジ部の最頂部に露出したp型GaN層8を残して、それ以外のp型AlGaN層7の側面及び表面には、SiO2からなる保護膜9が形成されている。このリッジ部が、本発明にいう狭窄部の一例に相当する。
発光部のp型GaN層8とオーミック接続するp電極13は、上記リッジ部の最頂部に存在するp型GaN層8に接しているのに加えて、保護膜9上の所望の領域まで横方向に延長されて、保護膜9の一部を覆うように形成されている。
発光部のn電極12は、ストライプ状のリッジ部から離れた所望の領域のp型AlGaN層7、活性層6、及びn型AlGaN層5をエッチングすることで露出したn型GaN層4に接して形成され、そのn型GaN層4に対してオーミック接続している。
A part of the p-
The p-
The n-
発光部のn型GaN層4表面から所望の領域をエッチングすることで、保護部のp型層を構成するMgドープGaN層3の表面が露出されていて、そのように露出されたMgドープGaN層3表面には、保護部を構成するp電極11が形成されている。
この時、保護部を構成する第2のp型半導体層の露出面は、エッチング損傷の影響によってp電極との間で、良好なオーム性接触を得ることは困難になりショットキー接合となる。しかし、ドライエッチング損傷を受けた第2のp型半導体層とp電極との接合はショットキー接合になるだけである。保護部であるpnダイオードの順方向立ち上がり電圧は、ショットキー接合におけるショットキー障壁高さ分が上乗せされた電圧値になる。このショットキー障壁高さはせいぜい1.5eVから高くても2eV前後であると推定される。このことから、保護部の順方向立ち上がり電圧は、およそ4.5V〜5V程度になるものと考えられる。この値は、標準的なpinダイオードの逆方向耐圧に比べて十分に小さい値であることから、保護部の機能を損なうことは無い。逆にこの影響によって、発光部(pinダイオード)側に順方向電圧を印加して発光動作させた場合、保護部(pnダイオード)側の逆方向リーク電流をよりいっそう低減させる。つまり、発光動作時の保護部の逆方向リーク電流に起因した不要な電流成分を低減できる効果がある。
By etching a desired region from the surface of the n-
At this time, it becomes difficult for the exposed surface of the second p-type semiconductor layer constituting the protection portion to obtain a good ohmic contact with the p-electrode due to the influence of etching damage, resulting in a Schottky junction. However, the junction between the second p-type semiconductor layer damaged by dry etching and the p-electrode is only a Schottky junction. The forward rising voltage of the pn diode serving as the protection unit has a voltage value added with the height of the Schottky barrier in the Schottky junction. The Schottky barrier height is estimated to be at most 2 eV at the highest from 1.5 eV. From this, it is considered that the forward rising voltage of the protection unit is about 4.5V to 5V. Since this value is sufficiently smaller than the reverse breakdown voltage of a standard pin diode, the function of the protection unit is not impaired. Conversely, due to this influence, when a forward voltage is applied to the light emitting part (pin diode) side to cause a light emitting operation, the reverse leakage current on the protective part (pn diode) side is further reduced. That is, there is an effect that an unnecessary current component due to the reverse leakage current of the protection unit during the light emitting operation can be reduced.
保護部のp電極11と発光部のn電極12は、金属配線パターン14によって電気的に接続されている。これらp電極11やn電極12に用いられる金属材料として、p電極11の場合は、半導体層との接触部がNi、Pd、Ptなどの白金族元素から選択された材料からなり、その上に金等の低抵抗金属が積層された積層膜で形成されている。n電極12の場合は、周知のTiAlなどが積層された構造が用いられる。金属配線パターン14は金やAl、銅などの低抵抗な金属材料を主体とした単層膜、もしくは他の金属との積層膜で形成されている。
保護部に接続するためのp電極11は、発光素子全体の中のほんの一部の領域に形成すればよく、さらに、保護部のp電極11は発光部のn電極12と発光素子上面において配線金属等を用いて電気的に接続することができる。従って、発光素子全体のチップ面積を著しく増大させることはなく、さらに実装時の素子上面に設けるワイヤ配線の数も、電極の数と同じ4本ではなく3本に減らすことができる。このことから、上記従来例1や従来例2のような煩雑なワイヤ配線レイアウトや、チップ面積の増大に起因した製造コストの増加を抑制できる。
The
The p-
保護部のn電極10は、GaN基板1の裏面側に形成されて、GaN基板裏面に対してオーミック接続している。
図2は、図1に示す半導体レーザ100の実装状態を示す図である。
半導体レーザ100の実装工程では、保護部のn電極10が半田15によってサブマウント19に固定され、発光部のp電極13も、ワイヤ配線16によってサブマウント19に接続されて保護部のn電極10と電気的に接続される。このように互いに電気的に接続された保護部のn電極10と発光部のp電極13は、サブマウント19から延びるワイヤ配線17によって、発光装置であるレーザ装置150の正極端子に接続される。
また、実装工程では、上記金属配線パターン14から延びるワイヤ配線18によって、保護部のp電極11と発光部のn電極12は発光装置である上記レーザ装置150の接地(共通)端子に接続される。
The
FIG. 2 is a diagram showing a mounting state of the
In the mounting process of the
In the mounting process, the p-
以上、本発明の半導体発光素子の第1実施形態である半導体レーザ100の構造、および発光装置であるレーザ装置150への実装状態について説明したが、ここで、上記半導体レーザ100の作製プロセスについて、図面を参照しながら簡単に説明する。
図3〜図7は、半導体レーザ100の作製プロセスを示す図である。以下、図面を参照しながら順を追って説明する。
半導体レーザ100の作製プロセスでは、最初に積層工程が実行される。図3には積層工程が示されている。この積層工程では、GaN基板1上に、保護部と発光部を構成するn型GaN層2からp型GaN層8に至る全ての窒化物半導体層をエピ成長させる。この積層工程が、本発明にいう積層工程の一例に相当する。
The structure of the
3 to 7 are diagrams showing a manufacturing process of the
In the manufacturing process of the
次に作製プロセスのエッチング工程が実行される。図4にはエッチング工程が示されている。このエッチング工程では、周知の絶縁膜形成技術とホトリソグラフィ技術、及び塩素系ガスを用いたドライエッチング技術を用いて、各エピ層(具体的には発光部のn型GaN層4からp型GaN層8に至る各層)が所望の平面形状になるように、断面形状としては階段状に加工する。
このような階段状の加工についてより詳しく説明すると、(1)まず、図4(A)に示すように、n型GaN層4までエッチングされる第1の領域R1についてn型GaN層4の厚みに相当する深さだけエッチングされる。
(2)次に、図4(B)に示すように、n型AlGaN層5までエッチングされる第2の領域R2と第1の領域R1の両方について、n型AlGaN層5からp型AlGaN層7までの図4(C)に示す厚みに相当する深さだけさらにエッチングされる。このとき、最初にエッチングされた第1の領域R1については、2回分のエッチングが施されてより深くなる。
(3)さらに、図4(C)に示すように、リッジ部を除く第3の領域R3と第1および第2の領域R1,R2について、リッジ部の高さ分だけさらにエッチングされる。この結果、第1の領域R1については3回分、第2の領域R2については2回分、第3の領域R3については1回分のエッチングが施されることとなり、各領域が所望の深さまで階段状に加工される。
このエッチング工程が、本発明にいうエッチング工程の一例に相当する。
Next, an etching process of a manufacturing process is performed. FIG. 4 shows an etching process. In this etching step, each epi layer (specifically, from the n-
The step-like processing will be described in more detail. (1) First, as shown in FIG. 4A, the thickness of the n-
(2) Next, as shown in FIG. 4B, the n-
(3) Further, as shown in FIG. 4C, the third region R3 excluding the ridge portion and the first and second regions R1 and R2 are further etched by the height of the ridge portion. As a result, the first region R1 is etched three times, the second region R2 is etched twice, and the third region R3 is etched once, and each region is stepped up to a desired depth. To be processed.
This etching process corresponds to an example of the etching process referred to in the present invention.
尚、エッチング工程は上記に限定されず、以下のような別のエッチング工程が採用されてもよい。
図5は別のエッチング工程を示す図である。
(1)まず、図5(A)に示すように、MgドープGaN層3の上面までエッチングされる第1の領域R1を除く領域にレジスト膜を形成した状態で、MgドープGaN層3の上面が露出するまで第1の領域R1をエッチングする工程を実行する。
(2)次に、図5(B)に示すように、n型GaN層4の上面までエッチングされる第2の領域R2を除く領域と、第1の領域R1とにそれぞれレジスト膜を形成した状態で、n型GaN層4の上面が露出するまで第2の領域R2をエッチングする工程を実行する。
(3)さらに、図5(C)に示すように、リッジ部となるべき領域と、第1の領域R1および第2の領域R2にそれぞれレジスト膜を形成した状態でリッジ部の高さ分だけ第3の領域R3をエッチングする工程を実行する。
In addition, an etching process is not limited above, The following another etching processes may be employ | adopted.
FIG. 5 is a diagram showing another etching process.
(1) First, as shown in FIG. 5A, the upper surface of the Mg-doped
(2) Next, as shown in FIG. 5B, a resist film was formed in each of the region except for the second region R2 etched to the upper surface of the n-
(3) Further, as shown in FIG. 5C, the resist film is formed in the region to be the ridge portion and the first region R1 and the second region R2, respectively, by the height of the ridge portion. A step of etching the third region R3 is performed.
このようなエッチング工程の次に作製プロセスのアニール工程(図示は省略)が実行される。このアニール工程では、保護部を構成するMgドープGaN層3と、発光部を構成するp型AlGaN層7およびp型GaN層8とのそれぞれにおけるキャリアを活性化させるため活性化アニール処理を施す。活性化アニール処理としては、例えば空気中で600℃に加熱しながら、10分〜30分程度の時間加熱保持する。これにより、MgドープGaN層3、p型AlGaN層7、およびp型GaN層8それぞれのキャリア密度が向上する。
Following such an etching step, an annealing step (not shown) of the manufacturing process is performed. In this annealing step, an activation annealing process is performed in order to activate carriers in each of the Mg-doped
次に作製プロセスの上面電極等形成工程が実行される。図6には、上面電極等形成工程が示されている。この上面電極等形成工程では、GaN基板1の上面側に保護膜や電極などを形成する。具体的には、リッジ部の最頂部に露出したp型GaN層8を残して、それ以外のp型AlGaN層7の側面及び表面に、SiO2からなる保護膜9を形成する。また、周知のホトリソグラフィ技術と、電子ビーム蒸着法、及びリフトオフ法を用いて、p電極11、n電極12、p電極13をそれぞれ形成する。その後、これらのホトリソグラフィ技術などを用いて、p電極11とn電極12を電気的に接続する金属配線パターン14を形成する。この上面電極等形成工程が、本発明にいう電極形成工程の一例に相当する。
Next, an upper surface electrode forming step of the manufacturing process is performed. FIG. 6 shows a process for forming the upper surface electrode and the like. In the upper surface electrode formation process, a protective film, an electrode, and the like are formed on the upper surface side of the
次に作製プロセスの下面電極形成工程が実行される。図7には、下面電極形成工程が示されている。この下面電極形成工程では、GaN基板1の下面側にn電極10を形成する。
このような作製プロセスにより半導体レーザ100が完成する。
ここで、上記従来例3と本実施形態を比較すると、従来例3でも発光部から補償ダイオード部までの半導体層を全てエピタキシャル成長させた後に、ドライエッチングによって各層ごとに所望の形状に加工する方法が用いられると推定される。しかしながら、従来例3ではドライエッチングによって補償ダイオード部をエッチング除去して、発光部のp型窒化物半導体面を露出させることとなり、ドライエッチング時の損傷の影響によって、発光部のp型窒化物半導体面は劣化して、p電極と良好なオーミック接続を確立することが困難になる。このため従来例3では、発光部の電気特性(例えばダイオード特性)は低下して、発光特性の優れた半導体発光素子を提供することが困難になる。
Next, the lower surface electrode forming step of the manufacturing process is performed. FIG. 7 shows a lower surface electrode forming step. In this lower surface electrode forming step, the
The
Here, comparing the above-described conventional example 3 with the present embodiment, the conventional example 3 also has a method in which all the semiconductor layers from the light emitting portion to the compensation diode portion are epitaxially grown and then processed into a desired shape for each layer by dry etching. Presumed to be used. However, in Conventional Example 3, the compensation diode portion is etched away by dry etching to expose the p-type nitride semiconductor surface of the light emitting portion, and the p-type nitride semiconductor of the light emitting portion is affected by the damage during dry etching. The surface deteriorates, making it difficult to establish a good ohmic connection with the p-electrode. For this reason, in Conventional Example 3, the electrical characteristics (for example, diode characteristics) of the light emitting portion are lowered, and it is difficult to provide a semiconductor light emitting device having excellent light emitting characteristics.
これに対して本実施形態の場合は、発光部の特性を左右するp型GaN層8が最上層(即ちGaN基板1から最も離れた位置)に在るため、図4と図5のどちらに示すエッチング工程を用いる場合であっても、p電極13が形成される領域は、常にエッチングマスクによって保護された構成になるため、ドライエッチング時の損傷の影響を受けることが無い。したがって、この保護されたp型GaN層8とp電極13との接続は良好なオーミック接続が確立されることから、発光部の電気特性ならびに発光特性が低下することはない。
On the other hand, in the case of the present embodiment, the p-
ところで、上述したアニール工程における活性化アニール処理でMgドープGaN層3のキャリアが活性化される領域は、ドライエッチングによってMgドープGaN層3の表面が露出した領域とその周辺近傍に限定される。これは以下説明する原因による。
活性化アニール処理は、Mgを添加した所謂p型層に含まれるH(水素)を適度に脱離することが目的であり、このH脱離によってp型キャリアが活性化して、キャリア密度が向上する。このようなH脱離は、発光部のp型AlGaN層7やp型GaN層8のように、Mgを添加した窒化物半導体層上にSi添加の窒化物半導体層が存在しない状況で作用してキャリアの活性化が十分に図れるものである。
By the way, the region where the carrier of the Mg-doped
The purpose of the activation annealing treatment is to moderately desorb H (hydrogen) contained in the so-called p-type layer to which Mg is added. This desorption of H activates the p-type carrier and improves the carrier density. To do. Such H desorption works in the situation where there is no Si-added nitride semiconductor layer on the nitride semiconductor layer to which Mg is added, such as the p-
しかし、保護部のp型GaN層3は、ドライエッチングによって露出した面以外の領域には、上層にSi添加のn型GaN層4やn型AlGaN層5が存在するため、当該領域のHが十分に脱離されない。
このため、上記上層にSi添加層が存在する領域のp型GaN層3の導電型は、明確なp型ではなく、著しく高抵抗な特性を示す。
従って、図2に示すレーザ装置150の等価回路は、図8に示す回路構成になる。
図8に示すように、レーザ装置150の回路構成は、発光部151と保護ダイオード152が並列に逆接続されているほかに、さらに高抵抗体153も並列に接続された構成となっている。
保護ダイオード152は、静電気等に起因して発光部151に逆方向の急激な高電圧が印加された場合に、電流を保護ダイオード152側に流すことで発光部151を保護する。これによりレーザ装置150(および半導体レーザ100)のESD耐圧が向上する。
However, since the p-
For this reason, the conductivity type of the p-
Therefore, the equivalent circuit of the
As shown in FIG. 8, the
The
一方、高抵抗体153は、上述したように活性化されなかったMgドープGaN層3を介したn電極10とn電極12との間の接合を示している。この高抵抗体153は、前述したとおり著しく高抵抗な特性であるため、図8に示す回路構成でも発光部151の動作に支障をきたすものではない。
また、高抵抗体153は、発光部151に高圧の逆方向電圧が印加された場合、保護ダイオード152を補助して電流を逃がすため、保護部全体としての電流限界値が向上し、保護ダイオード152の故障を防いでいる。
このように、MgドープGaN層3においてキャリアが活性化されていない領域が存在しても、半導体レーザ100の保護部は、本発明にいう保護部の一例としての機能を効果的に果たす。
なお、保護部のn型層を構成する低Si濃度のn型GaN層2のSi濃度は、高くても5.0×1017cm−3以下にすることが好ましく、より好ましくは1.0×1017cm−3以下である。このn型GaN層2のSi濃度を下げることで、保護部のpnダイオードにおける逆方向リーク電流を低減できるため、発光部の順方向動作時における不要なリーク電流を減らすことができる。
On the other hand, the high-
In addition, since the
As described above, even if there is a region where carriers are not activated in the Mg-doped
The Si concentration of the low Si concentration n-
以上説明した第1実施形態では、p型不純物として一般的なMgを選択しているが、本発明にいう第1のp型半導体層や第2のp型半導体層に添加されるp型不純物は特にこれに限定されるものではなく、p型の導電型を示す不純物ならば何を用いてもよい。
また、MgドープGaN層3のMg濃度は、1.0×1018cm−3 以上5.0×1019cm−3以下であることが望ましい。この濃度範囲に設定することで、活性化アニール後のp型領域は、キャリア濃度が高く、保護部のp型層として十分に機能する程度にまで低抵抗化される。
In the first embodiment described above, general Mg is selected as the p-type impurity. However, the p-type impurity added to the first p-type semiconductor layer and the second p-type semiconductor layer according to the present invention. Is not particularly limited to this, and any impurity that exhibits p-type conductivity may be used.
The Mg concentration of the Mg-doped
また、保護部のMgドープ層としてGaNを適用した場合について述べたが、この他、AlGaNを用いてもよい。AlGaNの場合でも、Al組成が4%程度までならば、上記Mg濃度範囲で十分にp型特性を示すことが可能である。
また、p型GaN層8のMg濃度は、1.0×1019cm−3 以上3.0×1020cm−3以下であることが望ましく、Mg濃度の異なる2層構造としても良い。特に、最表面側のMg濃度を高くすることで、p電極とのオーミック接続が良好になる効果がある。
また、n型AlGaN層5、およびp型AlGaN層7のAl組成は特に限定されるものではなく、発光部における発光波長に応じてクラッド層として機能するAl組成を選択すればよいことは言うまでもない。
Moreover, although the case where GaN was applied as a Mg dope layer of a protective part was described, you may use AlGaN besides this. Even in the case of AlGaN, if the Al composition is up to about 4%, it is possible to sufficiently exhibit p-type characteristics in the Mg concentration range.
In addition, the Mg concentration of the p-
Further, the Al composition of the n-
また、上記第1実施形態では保護膜としてSiO2を適用しているが、これに限定されるものではなく、SiNやSiON、Al2O3等、絶縁性を有し、かつ通常の半導体素子製造工程において成膜・加工できる絶縁膜材料であるならば、何を選択してもよい。
また、上記活性化アニール処理の条件は、上述した雰囲気、温度、及び時間に限定されるものではなく、用いるアニール装置等の状況により、アニール条件を適切に選択可能である。
図1に示す構成で作製した第1実施形態の半導体レーザ100において、保護部の順方向特性を評価した結果、順方向の立ち上がり電圧は4.6V〜5.1Vの範囲であり、立ち上がり後の電流も、通常のダイオードと同様に比例的に増大する傾向を示した。これにより、発光部の逆方向耐圧(〜80V)に対して十分に低い値であるとともに、上記保護部側においてスムーズに順方向電流が増加することで、発光部側に対して逆方向に高電圧が印加されない。
In the first embodiment, SiO 2 is applied as the protective film. However, the present invention is not limited to this, and it is not limited to this, and has an insulating property such as SiN, SiON, Al 2 O 3 , and a normal semiconductor element. Any insulating film material can be selected as long as it is an insulating film material that can be formed and processed in the manufacturing process.
The conditions for the activation annealing treatment are not limited to the above-described atmosphere, temperature, and time, and the annealing conditions can be appropriately selected depending on the conditions of the annealing apparatus used.
In the
したがって、第1実施形態の半導体レーザ100は、発光部に対して逆方向に高電圧が印加された場合でも、発光部に対して並列に保護部による上述した作用によって十分に保護されるため、発光部側の故障を未然に防ぐことができる。
また、上記保護部の逆方向特性を評価した結果、−20Vまでのリーク電流は10nA以下と十分に低い値であることがわかった。これは、発光部の順方向動作時における順方向電流の中で、保護部のリーク電流が占める割合が著しく小さくなることを示していることから、発光部側では良好な電気特性、及び発光特性を得ることができる。
Therefore, the
Moreover, as a result of evaluating the reverse direction characteristic of the said protection part, it turned out that the leak current to -20V is a low value as 10 nA or less. This indicates that the ratio of the leakage current of the protective part in the forward current during forward operation of the light emitting part is remarkably reduced, so that the electrical characteristics and light emitting characteristics are good on the light emitting part side. Can be obtained.
<第2実施形態>
次に、本発明の半導体発光素子の第2実施形態について説明する。
図9は、半導体発光素子の第2実施形態である半導体レーザを示す断面構成図である。
図9に示す第2実施形態の半導体レーザ200は、保護部におけるp型層の構成が異なる点を除いて、図1に示す第1実施形態の半導体レーザ100と同様の構造を有する。以下、第1実施形態との相違点に着目して説明し、重複説明は省略する。
第2実施形態の半導体レーザ200では、保護部を構成する低Si濃度のn型GaN層2と、Mgが添加されたMgドープGaN層3との間に、Mgが添加されたp型InGaN層(MgドープInGaN層)20が設けられている。つまり、保護部のMgドープ層がMgドープGaN層3およびMgドープInGaN層20の2層構造によって構成されており、このような2層構造によって構成されたMgドープ層が本発明にいう第2のp型半導体層の一例に相当する。
Second Embodiment
Next, a second embodiment of the semiconductor light emitting device of the present invention will be described.
FIG. 9 is a cross-sectional configuration diagram showing a semiconductor laser which is a second embodiment of the semiconductor light emitting device.
The
In the
Mgを添加したInGaN層は、Mgを添加したGaN層とは異なり、活性化アニール処理をしなくても最初からp型の導電型を示す。さらにMgを添加したGaN層よりもキャリア活性化率が高い。このため、第2実施形態の半導体レーザ200は、MgドープInGaN層20を備えることで、たとえ上層のMgドープGaN層3に活性化されない領域が発生しても、MgドープInGaN層20の効果によって、保護部全体において明確なpn接合が確立される。
従って、この第2実施形態の半導体レーザ200を図2と同様に実装したレーザ装置の等価回路は、図10に示す回路構成になる。
レーザ装置250は、第2実施形態の半導体レーザ200が実装されたものであり、発光部251に対して保護ダイオード252が並列に逆接続された回路構造を有している。
上述したMgドープInGaN層20の効果により、保護部の全体が保護ダイオード252として機能することとなる。そして、保護部側におけるpn接合面積は、第1実施形態におけるpn接合面積よりも広くなるため、保護部においてpn接合界面を流れる順方向電流が増加する。
Unlike the GaN layer to which Mg is added, the InGaN layer to which Mg is added exhibits p-type conductivity from the beginning even without activation annealing treatment. Furthermore, the carrier activation rate is higher than that of the GaN layer to which Mg is added. For this reason, the
Therefore, an equivalent circuit of a laser device in which the
The
Due to the effect of the Mg-doped
また、この第2実施形態の場合、図8に示されるような高抵抗体153の領域がなくなるため、保護部の逆方向特性はほぼpn接合によって支配的になる。このため、保護部における逆方向リーク電流がさらに低減される効果がある。
図9に示す構成で作製した第2実施形態の半導体レーザ200について、保護部の逆方向特性を評価した結果、約−30Vまでは明確なリーク電流が現れなかった。このことから、発光部の順方向動作時における保護部に起因した余計な電流成分はほぼ皆無になったものと考えられる。
Further, in the case of the second embodiment, since the region of the
As a result of evaluating the reverse direction characteristics of the protective portion of the
また、保護部の順方向特性を評価した結果、立ち上がり電圧は約4.7Vであり、第1実施形態の半導体レーザ100に対して明らかと言えるほどの差異は見られなかったものの、立ち上がり後の電流の傾きは急峻になった(微分抵抗は約3分の1に低減)。このことから、第2実施形態の半導体レーザ200は、第1実施形態の半導体レーザ100よりも、静電気等に起因して発光部に加わる急激かつ著しく高い逆方向電圧の影響を、さらに低減できる。
以上説明した第2実施形態において、MgドープInGaN層20のIn組成については特に明記しなかったが、In組成として1%以上、高くても10%以下であれば、上記の効果は十分に得ることができる。より好ましくは2%以上、8%以下である。
In addition, as a result of evaluating the forward characteristics of the protection unit, the rising voltage was about 4.7 V, and although there was no obvious difference with respect to the
In the second embodiment described above, the In composition of the Mg-doped
また、MgドープInGaN層20の膜厚は、10nm以上、100nm以下であることが望ましい。In組成にもよるが、10nmよりも薄い場合には、トンネル電流等が発生して、保護部において良好なpn接合が得られなくなる可能性がある。また100nmよりも厚い場合には、MgドープInGaN層20自身の結晶性の劣化や、上層に成長する発光部の結晶性が低下する可能性がある。
さらに、MgドープInGaN層20のMg濃度は1.0×1018cm−3 以上5.0×1019cm−3以下であることが望ましい。Mg濃度をこの範囲に設定することで、MgドープInGaN層20は活性化アニールしない場合でもp型半導体層としての機能を十分に発揮できる。
第2実施形態の半導体レーザ200において、Mgドープp型InGaN層20のより具体的な例をあげるならば、Mg濃度が1.0×1019cm−3、膜厚が50nmのp型In0.07GaN0.93層である。
The film thickness of the Mg-doped
Furthermore, the Mg concentration of the Mg-doped
In the
以上説明したように、Mgドープp型InGaN層20を備えた第2実施形態の半導体レーザ200を用いた場合も、第1実施形態の半導体レーザ100と同様に、保護部と発光部との双方が窒化物半導体材料のみによって構成されている。このため、発光部と保護部との双方における電気特性、および発光部の発光特性が安定する効果がある。これにより高いESD耐圧と良好な発光特性とを併せ持つ低コストの半導体レーザを実現できる。
As described above, when the
<第3実施形態>
次に、本発明の半導体発光素子の第3実施形態について説明する。
図11は、本発明の半導体発光素子の第3実施形態である発光ダイオード(LED)を示す断面構成図である。
図11に示す発光ダイオード300は、サファイヤ基板30上に、低Si濃度のn型GaNバッファ層31と、Mgが添加されたp型InGaN層32と、Mgが添加されたMgドープAlGaN層33がこの順で積層されている。さらにそのMgドープAlGaN層33上には、n型コンタクト層としてのn型GaN層34と、アンドープのInGaN系多重量子井戸層からなる活性層(発光層)35と、Mgが添加されたコンタクト層としてのp型GaN層36がこの順で積層されている。その結果、サファイヤ基板30上には、低Si濃度のn型GaNバッファ層31からp型GaN層36に至る半導体積層構造が形成されている。この半導体積層構造も、本発明にいう積層体の一例に相当する。
<Third Embodiment>
Next, a third embodiment of the semiconductor light emitting device of the present invention will be described.
FIG. 11 is a cross-sectional configuration diagram showing a light emitting diode (LED) which is a third embodiment of the semiconductor light emitting device of the present invention.
11 includes a low Si concentration n-type
この半導体積層構造のうち、n型GaNバッファ層31とp型InGaN層32とMgドープAlGaN層33とによって保護部が構成され、n型コンタクト層であるn型GaN層34からp型コンタクト層であるp型GaN層36までによって発光部が構成されている。このような保護部と発光部も本発明にいう保護部および発光部それぞれの一例に相当する。また、n型GaN層34が本発明にいう第1のn型半導体層の一例に相当し、活性層35本発明にいう活性層の一例に相当し、p型GaN層36が本発明にいう第1のp型半導体層の一例に相当する。更に、n型GaNバッファ層31が本発明にいう第2のn型半導体層の一例に相当し、p型InGaN層32とMgドープAlGaN層33とを併せたものが本発明にいう第2のp型半導体層の一例に相当する。
In this semiconductor laminated structure, the n-type
発光面を除く領域のp型GaN層36から活性層(発光層)35までがエッチングされてn型GaN層34が露出しており、当該露出したn型GaN層34上の所望の領域には、n電極37が設けられて、n型GaN層34に対してオーミック接続している。
p型GaN層36上の所望の領域には、透明電極38が設けられており、透明電極38上の一部にはp電極39が設けられている。なお、上記透明電極38としては、周知のITO(酸化インジウム錫)膜が適用できる。
前記エッチングによって露出したn型GaN層34表面から、さらに所望の領域がエッチングされて、保護部のp型層を構成するMgドープAlGaN層33の表面が露出している。このように露出したMgドープAlGaN層33表面の所望の領域には、保護部を構成するp電極40が形成されている。MgドープAlGaN層33とp電極40との間の接合は、上述した通り、エッチング損傷の影響によって、第1実施形態と同様にオーミックではなくショットキーとなっている。
The n-
A
A desired region is further etched from the surface of the n-
さらに、保護部のp電極40と発光部のn電極37は、金属配線パターン42によって電気的に接続されている。
保護部を構成するn電極41は、MgドープAlGaN層33表面からさらに深さ方向にエッチングして露出させたn型GaNバッファ層31表面上の所望の領域に形成されており、n型GaNバッファ層31に対してオーミック接続している。
このような構造の発光ダイオード300の実装時における各電極の接続方法は、図2に示した第1実施形態における接続方法に準じ、発光ダイオード300の製造プロセスも、図3〜図7に示した第1実施形態における製造プロセスに準ずるので詳細説明は割愛する。
Further, the
The n-
The connection method of each electrode at the time of mounting of the
図11に示す発光ダイオード300では、活性層35で発光した光を主に表面側に放出する構造をなしているため、活性層で発光した光を極力反射させるために、保護部のp電極が接する層は、MgドープGaN層でなく、MgドープAlGaN層を適用している。
このようなMgドープAlGaN層33を設けたことにより、活性層との屈折率差が少なからず大きくなるため、活性層から放射された下方向の光は、MgドープAlGaN層33によって上方向に反射され、発光部における発光特性が向上する効果がある。
なお、このMgドープAlGaN層33はAlGaN層単層であるが、この単層のMgドープAlGaN層33に換えて、より高Al組成のMgドープAlGaN層とMgドープGaN層との超格子構造を用いても、発光特性が向上する同様の効果が得られる。
Since the
By providing such an Mg-doped
The Mg-doped
一般に、発光ダイオードは、半導体レーザに比べてチップ面積が大幅に大きくなるため、この第3実施形態では、保護部のp型層の構成として、全面でpn接合が確立されることで逆方向リーク電流を小さくできるMgドープInGaN層を備えた構成を採用している。
この構成により、発光部の順方向動作時における不要な電流成分を大幅にカットできるため、発光部において良好な発光特性を得ることができる。
さらに、チップ面積が増大したことによって、保護部において安全に流すことができる電流の限界値も大幅に増大する効果がある。
以上説明した第3実施形態では、基板にサファイヤ基板を用いた例について述べたが、この他、窒化物半導体をエピタキシャル成長できる異種基板材料を採用することができる。
In general, a light emitting diode has a chip area that is significantly larger than that of a semiconductor laser. Therefore, in the third embodiment, a pn junction is established on the entire surface as a configuration of a p-type layer of a protective portion, thereby causing reverse leakage. A configuration including an Mg-doped InGaN layer that can reduce the current is adopted.
With this configuration, an unnecessary current component at the time of forward operation of the light emitting unit can be significantly cut, so that favorable light emission characteristics can be obtained in the light emitting unit.
Furthermore, since the chip area is increased, there is an effect that the limit value of the current that can be safely passed through the protection unit is also greatly increased.
In the third embodiment described above, the example in which the sapphire substrate is used as the substrate has been described, but in addition to this, a different substrate material capable of epitaxially growing a nitride semiconductor can be adopted.
図12は、異種基板材料を採用した第4実施形態を示す図である。
この第4実施形態の発光ダイオード400では、第3実施形態におけるサファイヤ基板30に替えてSi基板51が採用されている。そして、格子歪みを緩和するために適切に選択された材料から成るバッファ層50が、Si基板51とn型GaNバッファ層31との間に設けられている。この他の構造は、第3実施形態の構造と同様である。
このようなバッファ層50をSi基板51上に設けてから窒化物半導体材料をエピ成長することで、結晶性の良い窒化物半導体積層膜を形成できる。
FIG. 12 is a diagram showing a fourth embodiment in which a different substrate material is used.
In the
By providing such a
さらに、このような結晶性の良い窒化物半導体積層膜を用いて、発光部と保護部の双方を形成することで、発光部と保護部双方の電気特性、並びに発光部の発光特性が安定する効果がある。
ここに例示したSi基板51の他に、SiC基板、AlN基板、ZnO基板等も、窒化物半導体をエピタキシャル成長できる異種基板材料として採用することが可能である。これらの異種基板材料を採用する場合には、バッファ層50の材料も、格子歪みを緩和するための適切な材料を選択する。
また、このような異種基板材料は、発光ダイオードだけでなく、半導体レーザの基板としても採用することができる。
Furthermore, by forming both the light emitting part and the protective part using such a nitride semiconductor multilayer film with good crystallinity, the electrical characteristics of both the light emitting part and the protective part and the light emitting characteristics of the light emitting part are stabilized. effective.
In addition to the
Moreover, such a dissimilar substrate material can be employed not only as a light emitting diode but also as a substrate of a semiconductor laser.
以上説明した各実施形態では、窒化物半導体材料を用いた半導体発光素子に本願発明を適用した例について述べたが、このほかGaAs系の半導体発光素子に適用しても同様に本願発明を適用することで上記説明した効果が同様に得られる。その結果、GaAs系の半導体発光素子でも、高いESD耐圧と良好な発光特性とを併せ持つ現実的な構造の半導体発光素子を提供できる。 In each of the embodiments described above, an example in which the present invention is applied to a semiconductor light emitting device using a nitride semiconductor material has been described. However, the present invention is similarly applied to other semiconductor light emitting devices based on GaAs. Thus, the above-described effect can be obtained in the same manner. As a result, even a GaAs-based semiconductor light emitting device can provide a semiconductor light emitting device having a realistic structure that has both high ESD withstand voltage and good light emitting characteristics.
100…半導体レーザ、150…レーザ装置、1…GaN基板、2…n型GaNバッファ層、3…MgドープGaN層、4…n型GaN層、5…n型AlGaN層、6…活性層、7…p型AlGaN層、8…p型GaN層、9…保護膜、10…保護部のn電極、11…保護部のp電極、12…発光部のn電極、13…発光部のp電極、14…金属配線パターン、15…半田、16,17,18…ワイヤ配線、19…サブマウント、151…発光部、152…保護ダイオード、153…高抵抗体、200…半導体レーザ、250…レーザ装置、20…p型InGaN層、251…発光部、252…保護ダイオード、300…発光ダイオード、30…サファイヤ基板、31…低Si濃度のn型GaN層、32…p型InGaN層、33…MgドープAlGaN層、34…n型GaN層、35…活性層(発光層)、36…p型GaN層、37…発光部のn電極、38…透明電極、39…発光部のp電極、40…保護部のp電極、41…保護部のn電極、42…金属配線パターン 、50…バッファ層、51…Si基板
DESCRIPTION OF
Claims (15)
前記基板に対し、互いに同系の半導体材料が複数層に積層された積層体と、
第1のn型半導体層、発光する活性層、および第1のp型半導体層が前記積層体の一部として互いに積層されて成る、電圧の印加によって発光する発光部と、
第2のn型半導体層および第2のp型半導体層が前記積層体の一部として前記基板と前記発光部との間で互いに積層されて成る、前記発光部に対し並列接続されることで該発光部を電気的に保護する保護部と、
を備えたことを特徴とする半導体発光素子。 A substrate,
A stacked body in which semiconductor materials similar to each other are stacked in a plurality of layers with respect to the substrate;
A light emitting portion that emits light by application of voltage, wherein the first n-type semiconductor layer, the active layer that emits light, and the first p-type semiconductor layer are stacked on each other as part of the stacked body;
A second n-type semiconductor layer and a second p-type semiconductor layer are stacked on each other between the substrate and the light emitting unit as part of the stacked body, and are connected in parallel to the light emitting unit. A protective portion for electrically protecting the light emitting portion;
A semiconductor light emitting device comprising:
前記基板の、前記積層体とは逆側に、該基板を介して前記保護部と電気的に接続するための電極が備えられていることを特徴とする請求項1から6のいずれか1項に記載の半導体発光素子。 The substrate is a substrate made of a nitride semiconductor;
The electrode for electrically connecting with the said protection part through this board | substrate is provided in the opposite side to the said laminated body of the said board | substrate, The any one of Claim 1 to 6 characterized by the above-mentioned. The semiconductor light-emitting device described in 1.
前記基板がGaN基板であることを特徴とする請求項1から6のいずれか1項に記載の半導体発光素子。 The semiconductor material of the laminate is a nitride semiconductor,
The semiconductor light-emitting element according to claim 1, wherein the substrate is a GaN substrate.
前記基板が、サファイヤ、Si、SiC、ZnO、AlNの群から選択された1つ以上の材料からなることを特徴とする請求項1から6のいずれか1項に記載の半導体発光素子。 The semiconductor material of the laminate is a nitride semiconductor,
7. The semiconductor light emitting element according to claim 1, wherein the substrate is made of one or more materials selected from the group consisting of sapphire, Si, SiC, ZnO, and AlN.
前記第1のp型半導体層が、前記活性層に隣接したクラッド層を含んだ複数層であり、
前記第1のn型半導体層と前記第1のp型半導体層の少なくとも一方に、電流を狭窄させる狭窄部を備えたことを特徴とする請求項10に記載の半導体発光素子。 The first n-type semiconductor layer is a plurality of layers including a clad layer adjacent to the active layer;
The first p-type semiconductor layer is a plurality of layers including a cladding layer adjacent to the active layer;
11. The semiconductor light emitting element according to claim 10, wherein a constriction portion for confining current is provided in at least one of the first n-type semiconductor layer and the first p-type semiconductor layer.
前記積層体を階段状に削るエッチング工程であって、前記保護部における第2のn型半導体層又は前記第2のp型半導体層のうち一以上を露出させる第1のエッチング工程と、前記第1のn型半導体層又は前記第1のp型半導体層の何れかを露出させる第2のエッチング工程とを備え、
前記エッチング工程によって露出した各層に電極を形成する電極形成工程と、
を有することを特徴とする半導体発光素子の製造方法。 A stacking step of stacking a plurality of semiconductor materials similar to each other on a substrate to form a stacked body, and a first n serving as a light emitting portion that emits light by application of voltage as a part of the stacked body The light emitting unit is electrically protected by laminating a type semiconductor layer, an active layer that emits light, and a first p type semiconductor layer, and being connected in parallel to the light emitting unit as another part of the stacked body A laminating step of laminating a second n-type semiconductor layer and a second p-type semiconductor layer, which serve as a protective portion, between the substrate and the light emitting portion;
An etching step of cutting the stacked body in a stepped manner, wherein the first etching step exposes one or more of the second n-type semiconductor layer or the second p-type semiconductor layer in the protection portion; A second etching step of exposing either one of the n-type semiconductor layer or the first p-type semiconductor layer,
Forming an electrode on each layer exposed by the etching step; and
A method for manufacturing a semiconductor light emitting device, comprising:
前記第2のエッチング工程が、前記積層体の第2の領域を削る工程であることを特徴とする請求項13に記載の半導体発光素子の製造方法。 The first etching step is a step of cutting the first region of the laminate;
The method of manufacturing a semiconductor light emitting element according to claim 13, wherein the second etching step is a step of cutting the second region of the stacked body.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015244876A JP2017112194A (en) | 2015-12-16 | 2015-12-16 | Semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015244876A JP2017112194A (en) | 2015-12-16 | 2015-12-16 | Semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017112194A true JP2017112194A (en) | 2017-06-22 |
Family
ID=59081400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015244876A Pending JP2017112194A (en) | 2015-12-16 | 2015-12-16 | Semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017112194A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108400133A (en) * | 2018-05-11 | 2018-08-14 | 广东工业大学 | A kind of the deep ultraviolet LED epitaxial structure and preparation method of same side structure |
WO2021070276A1 (en) * | 2019-10-09 | 2021-04-15 | ウシオオプトセミコンダクター株式会社 | Semiconductor light-emitting device |
-
2015
- 2015-12-16 JP JP2015244876A patent/JP2017112194A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108400133A (en) * | 2018-05-11 | 2018-08-14 | 广东工业大学 | A kind of the deep ultraviolet LED epitaxial structure and preparation method of same side structure |
WO2021070276A1 (en) * | 2019-10-09 | 2021-04-15 | ウシオオプトセミコンダクター株式会社 | Semiconductor light-emitting device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7919784B2 (en) | Semiconductor light-emitting device and method for making same | |
KR100631898B1 (en) | Gallium nitride based light emitting device having ESD protection capability and method for manufacturing same | |
JP4777293B2 (en) | Nitride semiconductor light emitting diode | |
US10511140B2 (en) | Light-emitting device | |
WO2011068162A1 (en) | Semiconductor light emitting element and semiconductor light emitting device | |
JP2006210879A (en) | Gallium nitride-based light emitting element with led for protecting esd and its manufacturing method | |
WO2007036164A1 (en) | Semiconductor light-emitting device and method for making same | |
US9214595B2 (en) | Semiconductor light emitting device | |
JP2014045108A (en) | Semiconductor light-emitting element | |
KR100649642B1 (en) | Compound semiconductor light emitting device having an esd protecting element and method for manufacturing the same | |
JP2011066053A (en) | Method of manufacturing light emitting element, and light emitting element | |
JP5353809B2 (en) | Semiconductor light emitting element and light emitting device | |
JP6136624B2 (en) | Light emitting element | |
JP2017112194A (en) | Semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element | |
US9590009B2 (en) | Semiconductor light emitting element | |
JP6540434B2 (en) | Semiconductor optical element | |
US8963172B2 (en) | Optical semiconductor device including antiparallel semiconductor light-emitting element and Schottky diode element | |
JP2013122950A (en) | Group iii nitride semiconductor light-emitting element | |
JP6686913B2 (en) | Light emitting element | |
JP5480827B2 (en) | Nitride semiconductor light emitting device and manufacturing method thereof | |
JP4492093B2 (en) | Semiconductor light emitting device and manufacturing method thereof | |
JP5098482B2 (en) | LIGHT EMITTING DEVICE MANUFACTURING METHOD AND LIGHT EMITTING DEVICE | |
JP2006339629A (en) | Semiconductor device | |
JP2014041999A (en) | Semiconductor light-emitting element | |
US20220131032A1 (en) | Micro light-emitting device |