JP2017108073A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、回路基板を備える半導体装置に関する。特に、回路基板に実装する実装部品の実装方法に関するものである。 The present invention relates to a semiconductor device including a circuit board. In particular, the present invention relates to a mounting method for mounting components to be mounted on a circuit board.
近年、半導体装置が搭載される電子機器の高性能、高機能、小型化は著しく、半導体装置には増々高速化、小型化が求められている。これに対応して、主基板(以下マザーボードという)上に個々の半導体部品を実装するのではなく、搭載基板(以下インターポーザ基板という)上に複数の半導体素子を接続して1個のモジュールとして機能させ、インターポーザ基板をマザーボードに実装することで、より高密度なシステム実装を実現することにより、システムの高速化、小型化を図った、マルチチップモジュール(以下MCMという)と呼ばれる半導体装置の開発が各社で進められている。 In recent years, electronic devices in which semiconductor devices are mounted have been significantly improved in performance, function, and size, and semiconductor devices are increasingly required to be faster and smaller. Correspondingly, instead of mounting individual semiconductor components on the main board (hereinafter referred to as the motherboard), a plurality of semiconductor elements are connected on the mounting board (hereinafter referred to as the interposer board) to function as a single module. In addition, the development of a semiconductor device called a multi-chip module (hereinafter referred to as MCM), which has achieved higher-density system mounting by mounting an interposer board on a motherboard, thereby realizing higher-density system mounting. It is being promoted by each company.
MCMにおいては、インターポーザ基板との熱膨張差による半導体素子のクラックやはんだ割れ等を防止するため、インターポーザ基板の厚さに応じて半導体素子の厚さや面積を変える等の工夫がなされている(例えば、特許文献1)。 In the MCM, in order to prevent cracking or solder cracking of the semiconductor element due to a difference in thermal expansion with the interposer substrate, a device such as changing the thickness or area of the semiconductor element according to the thickness of the interposer substrate has been made (for example, Patent Document 1).
ここで、システムの高速化を図るため、MCMに実装する部品を増やすと、インターポーザ基板が大きくなりシステムの小型化が困難となる。例えば、演算装置や記憶装置等の実装部品は、大きさが比較的大きいため、これら部品を多数、MCMに実装する場合は、システムの小型化が困難になる。 Here, if the number of components mounted on the MCM is increased in order to increase the speed of the system, the interposer substrate becomes large and it is difficult to reduce the size of the system. For example, since mounting parts such as arithmetic devices and storage devices are relatively large, it is difficult to reduce the size of the system when many of these parts are mounted on the MCM.
さらに、インターポーザ基板やMCMに実装する部品が大きくなると、基板と部品との熱膨張差も大きくなり、クラックやはんだ割れが発生し易くなるため、信頼性が低下する。また、インターポーザ基板やMCMに実装する部品が大きくなると、クラックやはんだ割れに対する対処が必要になるため、高コストとなる。 Furthermore, when the components mounted on the interposer substrate or the MCM are increased, the difference in thermal expansion between the substrate and the components is increased, and cracks and solder cracks are likely to occur, resulting in a decrease in reliability. Further, when the parts to be mounted on the interposer substrate or the MCM are increased, it is necessary to deal with cracks and solder cracks, resulting in high costs.
加えて、演算装置等の高価な部品は、MCMに適したものが入手し難く、面積や厚さを変えた専用部品を新たに開発するのも困難である。これらのように、システムの高速化を図る場合、小型化が困難になったり、信頼性が低下したり、製造コストが上昇するという問題があった。 In addition, it is difficult to obtain expensive components such as arithmetic devices suitable for MCM, and it is also difficult to newly develop dedicated components with different areas and thicknesses. As described above, when increasing the speed of the system, there are problems that it is difficult to reduce the size, the reliability is lowered, and the manufacturing cost is increased.
本発明は、上記に鑑みてなされたものであって、信頼性を低下させることなく、低コストでシステムの高速化や小型化を図ることのできる半導体装置を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor device capable of increasing the speed and size of a system at low cost without reducing reliability.
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、マザーボードに実装されるインターポーザ基板と、前記インターポーザ基板及び前記マザーボードに実装される複数の実装部品と、を備え、前記インターポーザ基板は、複数の前記実装部品のうちの一部を実装すると共に前記マザーボードに実装される固定実装部と、複数の前記実装部品のうちの一部を実装する可動実装部と、前記固定実装部と前記可動実装部とに接続されることにより前記固定実装部と前記可動実装部とを電気的に接続し、かつ変形することにより前記固定実装部と前記可動実装部との相対的な位置を変化させることができる可撓性接続部と、を備えることを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor device according to the present invention includes an interposer substrate mounted on a motherboard, and a plurality of mounting components mounted on the interposer substrate and the motherboard. The interposer substrate mounts a part of the plurality of mounting parts and is mounted on the motherboard, a movable mounting part for mounting a part of the plurality of mounting parts, and the fixed The fixed mounting portion and the movable mounting portion are electrically connected to each other by being connected to the mounting portion and the movable mounting portion, and the fixed mounting portion and the movable mounting portion are relatively deformed by being deformed. And a flexible connection part capable of changing the position.
本発明に係る半導体装置は、信頼性を低下させることなく、低コストでシステムの高速化や小型化を図ることができるという効果を奏する。 The semiconductor device according to the present invention has an effect that the system can be speeded up and downsized at a low cost without reducing reliability.
以下に、本発明の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings. In addition, this invention is not limited by this embodiment.
実施の形態1.
図1は、実施の形態1に係る半導体装置の構成を示す断面図である。なお、図1は、見易さを考慮して断面のハッチングを一部省略してある。他の断面図においても同様である。本実施の形態1に係る半導体装置50は、マザーボード2に実装されるインターポーザ基板1と、インターポーザ基板1及びマザーボード2に実装される複数の実装部品40と、を備える。インターポーザ基板1はマザーボード2に実装され、インターポーザ基板1及びマザーボード2に複数の実装部品40が実装されることにより構成される。半導体装置50を構成するインターポーザ基板1には、実装部品40である演算装置3が実装され、インターポーザ基板1がマザーボード2に実装されることにより、演算装置3はインターポーザ基板1を介してマザーボード2に実装される。これにより、演算装置3は、インターポーザ基板1を介してマザーボード2に対して電気的に接続される。
Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment. In FIG. 1, hatching of the cross section is partly omitted for easy viewing. The same applies to other sectional views. A
演算装置3は、CPU(Central Processing Unit)が用いられる。演算装置3には、演算装置3におけるインターポーザ基板1に実装される側の反対に位置する面側に、当該演算装置3の冷却を行う第1冷却板8が取り付けられている。なお、演算装置3は、CPU以外のものであってもよく、FPGA(Field Programmable Gate Array)、GPGPU(General Purpose Graphics Processing Unit)であってもよい。
The
マザーボード2における、インターポーザ基板1が実装される側の面には、実装部品40である高速I/Oインターフェイス用部品5及びその他の電子部品6が実装される。高速I/Oインターフェイス用部品5は、USB(Universal Serial Bus)用の部品が用いられる。なお、高速I/Oインターフェイス用部品5は、USB用の部品以外の高速I/Oインターフェイス用の部品であってもよく、SATA(Serial Advanced Technology Attachment)用の部品、PCIe(Peripheral Component Interconnect express)(登録商標)用の部品、HDMI(High-Definition Multimedia Interface)(登録商標)用の部品や、その他の規格等に準拠した部品、または、これらの規格とは異なる構造の部品であってもよい。高速I/Oインターフェイス用部品5は、データ通信を行うことのできる部品であれば、規格や構造は問わない。また、マザーボード2に実装される実装部品40は、高速I/Oインターフェイス用部品5以外のI/Oインターフェイス用部品であってもよい。
A high-speed I /
これらのインターポーザ基板1への演算装置3の実装、マザーボード2へのインターポーザ基板1の実装、マザーボード2への高速I/Oインターフェイス用部品5の実装、マザーボード2への電子部品6の実装は、はんだボール7により行われる。
The mounting of the
図2は、図1に示すインターポーザ基板の構成を示す模式図である。インターポーザ基板1は、複数の実装部品40のうちの一部を実装する固定実装部30である第1部品実装部10と、複数の実装部品40のうちの一部を実装する可動実装部35である第2部品実装部11と、可撓性接続部であるフレキシブル基板12と、を有している。第1部品実装部10は、板状の形状で形成されており、はんだボール7によって一方の面に演算装置3が実装され、他方の面をはんだボール7によってマザーボード2に実装する部材になっている。即ち、第1部品実装部10に実装される実装部品40は演算装置3であると共に、第1部品実装部10は、マザーボード2に実装される。
FIG. 2 is a schematic diagram showing a configuration of the interposer substrate shown in FIG. The interposer substrate 1 includes a first
第2部品実装部11は、2つが設けられており、共に板状の形状で形成されている。2つの第2部品実装部11は、2つともフレキシブル基板12によって第1部品実装部10に接続されている。フレキシブル基板12は、第1部品実装部10と第2部品実装部11とに接続されることにより第1部品実装部10と第2部品実装部11とを電気的に接続し、かつフレキシブル基板12自身が変形することにより、第1部品実装部10と第2部品実装部11との相対的な位置を変化させることができる。
Two second
詳しくは、フレキシブル基板12は、ポリイミド樹脂等の柔軟性と屈曲性のある基材を用い、弱い力で容易に変形可能な構造を採る。第2部品実装部11は、フレキシブル基板12によって第1部品実装部10に接続されることにより、フレキシブル基板12が変形することによって移動することができる範囲内で、第1部品実装部10に対する相対的な位置を変化可能に第1部品実装部10に接続され、かつ第1部品実装部10に対して電気的に接続されている。つまり、2つの第2部品実装部11は、それぞれ独立して第1部品実装部10に対する相対的な位置が変化可能に、フレキシブル基板12によって第1部品実装部10に接続されている。
Specifically, the
インターポーザ基板1は、第1部品実装部10がマザーボード2に実装され、第2部品実装部11はマザーボード2に実装されない。一方、第2部品実装部11は、フレキシブル基板12によって第1部品実装部10に対して電気的に接続されているため、マザーボード2に対しても第1部品実装部10を介して電気的に接続されている。これにより、第2部品実装部11は、フレキシブル基板12が変形することができる範囲内でマザーボード2に対して移動することが可能に配置されつつ、マザーボード2に対して電気的に接続されている。
In the interposer substrate 1, the first
第2部品実装部11に実装される実装部品40は記憶装置4であり、第2部品実装部11には、図1に示すように、実装部品40である記憶装置4が実装される。記憶装置4は、複数が第2部品実装部11の両面に実装される。記憶装置4は、高速メモリ素子が用いられる。記憶装置4には、演算装置3内で実行されるプログラムが記憶されており、各種データを記憶することが可能になっている。なお、記憶装置4は、DDR4 SDRAM(Double Data Rate 4-Synchronous Dynamic Random Access Memory)であってもよく、その他の規格等に準拠した記憶装置4や、これらの規格とは異なる構造の記憶装置4であってもよい。記憶装置4は、各種データを記憶することができるものであれば、規格や構造は問わない。
The mounting
記憶装置4には、図1に示すように、記憶装置4におけるインターポーザ基板1の第2部品実装部11に実装される側の反対側に位置する面側に、当該記憶装置4の冷却を行う第2冷却板9が取り付けられている。第2冷却板9は、1つの第2部品実装部11に実装される複数の記憶装置4に亘って、1つの第2冷却板9が取り付けられている。つまり、1つの第2部品実装部11に実装される複数の記憶装置4は、共通の第2冷却板9に接続される。なお、1つの第2部品実装部11に実装される複数の記憶装置4に取り付けられる第2冷却板9は、第2部品実装部11の面ごとに異なる第2冷却板9が取り付けられていてもよく、または、記憶装置4ごとに異なる第2冷却板9が取り付けられていてもよい。また、記憶装置4には、第2冷却板9が取り付けられていなくてもよく、また、1つの第2部品実装部11に実装される記憶装置4は、第2冷却板9が取り付けられる記憶装置4と、第2冷却板9が取り付けられない記憶装置4とが混在していてもよい。
As shown in FIG. 1, the
演算装置3と記憶装置4とは、インターポーザ基板1内で接続され、マザーボード2へは接続されない。詳しくは、演算装置3はインターポーザ基板1の第1部品実装部10に実装され、記憶装置4は、フレキシブル基板12を介して第1部品実装部10に対して電気的に接続されている第2部品実装部11に実装されている。これにより、演算装置3と記憶装置4とは、第1部品実装部10とフレキシブル基板12と第2部品実装部11とを介して通信を行うことが可能になっている。即ち、演算装置3と記憶装置4とは、マザーボード2へは接続されずにインターポーザ基板1内で接続され、インターポーザ基板1を介して通信を行うことが可能になっている。
The
また、演算装置3は、インターポーザ基板1を介してマザーボード2に対して電気的に接続されているため、マザーボード2に実装される高速I/Oインターフェイス用部品5及び電子部品6と、演算装置3とは、インターポーザ基板1とマザーボード2を介して通信を行うことが可能になっている。
Further, since the
次に、動作について説明する。図3は、実施の形態1に係る半導体装置の動作を示すブロック図である。演算装置3は、記憶装置4に格納されたプログラムを読み込んで演算及び制御をすることで、読み込んだプログラムによる命令内容に従った処理を実行する。記憶装置4は、演算装置3内で実行されるプログラムや、演算装置3でプログラムに従って処理を実行する際に使用するデータの一時記憶にも使用される。演算装置3及び記憶装置4と、高速I/Oインターフェイス用部品5とは、マザーボード2上に設けられるCPUバス19を介して接続され、データのやり取りを行う。これにより、演算装置3は、半導体装置50の外部に配設されて、高速I/Oインターフェイス用部品5に接続される外部装置(図示省略)との間でデータのやり取りを行うことができる。
Next, the operation will be described. FIG. 3 is a block diagram showing the operation of the semiconductor device according to the first embodiment. The
インターポーザ基板1は、第1部品実装部10でのみ、はんだボール7により電気的かつ物理的にマザーボード2に接続されており、第2部品実装部11は、弱い力で容易に変形可能なフレキシブル基板12によって、第1部品実装部10に接続されている。これにより、記憶装置4は、マザーボード2上に直接実装することなく、弱い力で変形可能なフレキシブル基板12の性質を利用して、第2部品実装部11によりマザーボード2から離れた位置に固定し配置することができる。また、第2部品実装部11は、マザーボード2に実装されないため、記憶装置4は、第2部品実装部11の両面に実装することが可能であり、実装密度を高めることができる。
The interposer substrate 1 is electrically and physically connected to the
半導体装置50は、これらのように構成されるため、システムの高速化を図るためにインターポーザ基板1に実装する部品を増やし、インターポーザ基板1自体が大きくなっても、立体的にマザーボード2へ部品を実装できる。これにより、システムの小型化が実現可能である。
Since the
図13は、リジット基板で構成したインターポーザ基板を用いた半導体装置の比較例を示す断面図である。実施の形態1に係る半導体装置50に対する比較例として、インターポーザ基板1aがリジット基板で構成された半導体装置50aについて説明する。図13に示す比較例の半導体装置50aでは、図1に示した実施の形態1におけるインターポーザ基板1とは異なり、インターポーザ基板1aは、全体がマザーボード2に実装されるリジット基板で構成されている。即ち、比較例のインターポーザ基板1aは、実施の形態1におけるインターポーザ基板1のように、第1部品実装部10と第2部品実装部11とをフレキシブル基板12によって接続し、第1部品実装部10のみをマザーボード2に実装するのではなく、1枚の板状の形状で形成されたインターポーザ基板1aをマザーボード2に実装するリジット基板となっている。比較例の半導体装置50aでは、このようにリジット基板で構成されるインターポーザ基板1aの一部が、はんだボール7によってマザーボード2に接続されることにより、インターポーザ基板1aはマザーボード2に実装されている。
FIG. 13 is a cross-sectional view showing a comparative example of a semiconductor device using an interposer substrate formed of a rigid substrate. As a comparative example for the
比較例のインターポーザ基板1aも、実施の形態1におけるインターポーザ基板1と同様に、複数の実装部品40を実装することができる大きさで形成されており、インターポーザ基板1aの大きさは、実施の形態1におけるインターポーザ基板1の第1部品実装部10よりも大きくなっている。このため、インターポーザ基板1aには、実装部品40である記憶装置4、高速I/Oインターフェイス用部品5、電子部品6等の実装部品40を多数実装することが可能である。しかし、図13に示す比較例のインターポーザ基板1aは、複数の実装部品40を実装できるように大きさが大きくなっており、また、インターポーザ基板1aとマザーボード2との間には、はんだボール7の1個分の間隙しかないため、インターポーザ基板1aとマザーボード2との間には、実装部品40を実装することができない。
Similarly to the interposer substrate 1 in the first embodiment, the
図14は、リジット基板で構成したインターポーザ基板を用いた半導体装置の比較例を示す断面図である。インターポーザ基板1aがリジット基板で構成された、他の比較例に係る半導体装置50aについて説明する。図14に示す比較例に係る半導体装置50aは、記憶装置4や高速I/Oインターフェイス用部品5を実装した拡張カード20を搭載した構造を採っている。一般的に拡張カード20は、マザーボード2上にコネクタ21等で接続されるが、インターポーザ基板1aが大きくなると、マザーボード2上に拡張カード20を実装する際に、実装位置等に、より大きな制約が発生し、マザーボード2上に拡張カード20を実装することができなくなる場合がある。このような場合でも、図14に示す比較例にように、拡張カード20をインターポーザ基板1a上に積み重ねて接続することで、拡張カード20を介して立体的にマザーボード2へ記憶装置4や高速I/Oインターフェイス用部品5等の実装部品40を実装することは可能である。しかし、大きなインターポーザ基板1aを用いて拡張カード20をインターポーザ基板1a上に配置する場合、マザーボード2へ実装部品40を直接実装することができる数は制限されてしまう。つまり、インターポーザ基板1aとマザーボード2との間には、はんだボール7の1個分の間隙しかないため、その間には、記憶装置4や高速I/Oインターフェイス用部品5や電子部品6等の実装部品40を実装することができない。
FIG. 14 is a cross-sectional view showing a comparative example of a semiconductor device using an interposer substrate formed of a rigid substrate. A
これに対し、実施の形態1に係る半導体装置50では、第1部品実装部10と第2部品実装部11とをフレキシブル基板12で接続することによりインターポーザ基板1を構成し、第2部品実装部11はマザーボード2に実装せずに第1部品実装部10をマザーボード2に実装することにより、マザーボード2上の空間的な制約を撤廃することができる。これにより、第1部品実装部10と第2部品実装部11とを合わせてインターポーザ基板1全体が大きくなっても、第2部品実装部11直下のマザーボード2の領域には、高速I/Oインターフェイス用部品5や電子部品6等の実装部品40を実装することができるため、マザーボード2の部品実装可能な面積を増加させることができる。
On the other hand, in the
また、マザーボード2と第2部品実装部11とは分離されているため、インターポーザ基板1をマザーボード2に実装する際の熱膨張等の影響を低減することができ、その対処が不要となる。これにより、はんだボール7にかかる熱応力が緩和するため、インターポーザ基板1とマザーボード2との接合部分の破壊を抑えることができ、高信頼性と低コストを実現することができる。
Further, since the
さらに、第2部品実装部11に実装する実装部品40には、マザーボード2に実装する場合と同様な一般的な部品を採用することが可能となり、専用の特別な部品は使用せず、従来からの一般的な実装技術をほとんど変更しないで適用することができる。これにより、マザーボード2の部品実装可能な面積を増加させたり、高信頼性にしたりする構造を、低コストで実現することができる。
Furthermore, as the mounting
さらに、演算装置3や記憶装置4等の高速な信号を伝送する信号数が多い部品を、インターポーザ基板1に実装し集約することで、マザーボード2では高速な信号を伝送する配線を不要にできる。従って、インターポーザ基板1よりも大型なマザーボード2では、使用する基材に高周波特性を考慮する必要がなくなるため、より安価なものを適用できる。また、マザーボード2の配線数が減るので、基板層数を削減することができる。これにより、マザーボード2の設計を容易化できると共に低コスト化できる。これらの結果、信頼性を低下させることなく、低コストでシステムの高速化や小型化を図ることができる。
Further, by mounting and consolidating components having a large number of signals for transmitting high-speed signals such as the
加えて、第2部品実装部11に第2冷却板9を設けることにより、第2部品実装部11に実装する実装部品40が高発熱部品であっても、第2冷却板9によって放熱可能となる。なお、冷却が不要な場合は、第2冷却板9は、第2部品実装部11を固定するための単なる構造物として用いてもよい。また、第2冷却板9は第1冷却板8と一体となった構造物であってもよく、第1冷却板8の上に積み上げる形で第2部品実装部11を固定してもよい。
In addition, by providing the
また、実施の形態1に係る半導体装置50は、BGA(Ball Grid Array)パッケージとして構成されているが、CGA(Column Grid Array)パッケージ等のような、他の様々な集積回路パッケージにも適用可能である。また、インターポーザ基板1やマザーボード2に実装する部品や装置同士を入れ替えた構造、全てが1種類の部品や装置で構成されている半導体装置50の構造に対しても、実施の形態1のインターポーザ基板1を備える構造は成立する。
The
実施の形態2.
図4は、実施の形態2に係る半導体装置の構成を示す断面図である。実施の形態2に係る半導体装置50は、実施の形態1に係る半導体装置50と同様の構成であるが、インターポーザ基板1の第2部品実装部11に、記憶装置4に加えて高速I/Oインターフェイス用部品5を実装する。即ち、第2部品実装部11に実装される実装部品40は、記憶装置4と高速I/Oインターフェイス用部品5である。これにより、演算装置3と記憶装置4と高速I/Oインターフェイス用部品5とは、マザーボード2へは接続されずにインターポーザ基板1内で接続され、インターポーザ基板1を介して通信を行うことが可能になっている。なお、第2部品実装部11に実装する実装部品40は、高速I/Oインターフェイス用部品5以外のI/Oインターフェイス用部品であってもよい。
FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment. The
次に動作について説明する。図5は、実施の形態2に係る半導体装置の動作を示すブロック図である。演算装置3は、記憶装置4に格納されたプログラムを読み込んで演算及び制御をすることで、読み込んだプログラムによる命令内容に従った処理を実行する。記憶装置4は、演算装置3内で実行されるプログラムや、演算装置3でプログラムに従って処理を実行する際に使用するデータの一時記憶にも使用される。演算装置3と記憶装置4と高速I/Oインターフェイス用部品5とは、インターポーザ基板1内でCPUバス19を介して接続されデータのやり取りを行う。高速I/Oインターフェイス用部品5は、演算装置3、記憶装置4で処理されたデータを、外部装置(図示省略)に対して出力したり、外部装置からデータを受けて演算装置3や記憶装置4に対して入力したりする。
Next, the operation will be described. FIG. 5 is a block diagram showing the operation of the semiconductor device according to the second embodiment. The
インターポーザ基板1は、第1部品実装部10でのみ、はんだボール7により電気的かつ物理的にマザーボード2に接続されており、第2部品実装部11は、フレキシブル基板12によって、第1部品実装部10に接続されている。これにより、記憶装置4と高速I/Oインターフェイス用部品5とは、マザーボード2上に直接実装することなく、弱い力で変形可能なフレキシブル基板12の性質を利用して、第2部品実装部11によりマザーボード2から離れた位置に固定し配置することができる。また、第2部品実装部11は、マザーボード2に実装されないため、第2部品実装部11の両面に記憶装置4と高速I/Oインターフェイス用部品5とを実装することが可能であり、実装密度を高めることができる。
The interposer substrate 1 is electrically and physically connected to the
これらのように構成された実施の形態2に係る半導体装置50は、実施の形態1に係る半導体装置50と同様の効果を得ることができる。
The
加えて、高速I/Oインターフェイス用部品5は、第2部品実装部11に実装されているため、マザーボード2を内設する筐体の外部に直接引き出すことができる。つまり、高速I/Oインターフェイス用部品5が、図13に示す比較例のインターポーザ基板1aに実装されている場合は、コネクタとケーブルを使用して高速I/Oインターフェイス用部品5に接続した中継基板を、マザーボード2を内設する筐体にねじ止めすることにより、外部装置との接続部分を筐体の外部に引き出す必要がある。これに対し、実施形態2に係る半導体装置50では、フレキシブル基板12を変形させて第1部品実装部10に対する第2部品実装部11の相対的な位置を変化させることにより、マザーボード2を内設する筐体の付近に第2部品実装部11を配置し、高速I/Oインターフェイス用部品5を直接筐体の外部に引き出すことが可能である。これにより、部品点数が減少し、コスト及び質量を大幅に低減させることができる。また、フレキシブル基板12の特性を利用することで、特殊な構造の筐体であっても適応させることができる。
In addition, since the high-speed I /
さらに、高速I/Oインターフェイス用部品5を直接筐体の外部に引き出すことができるため、基板間の信号渡りを減少させることができ、ケーブル等を必要としないため、信号品質が劣化する要因を減少させることができる。これにより、半導体装置50と外部装置との間のデータのやり取りの高速化を図ることができ、ひいては情報処理の高速化を図ることができる。
Furthermore, since the high-speed I /
実施の形態3.
図6は、実施の形態3に係る半導体装置の構成を示す断面図である。実施の形態3に係る半導体装置50は、実施の形態2に係る半導体装置50と同様の構成であり、インターポーザ基板1の第2部品実装部11に、記憶装置4と高速I/Oインターフェイス用部品5を実装する。実施の形態3に係る半導体装置50は、これに加えて、第2部品実装部11に実装部品40である自由空間光通信用部品13を実装し、これらの実装部品40を実装するインターポーザ基板1をマザーボード2上に2つ実装する。即ち、第2部品実装部11で実装する実装部品40は、記憶装置4と高速I/Oインターフェイス用部品5と自由空間光通信用部品13である。これにより、演算装置3と記憶装置4と高速I/Oインターフェイス用部品5と自由空間光通信用部品13とは、マザーボード2へは接続されずにインターポーザ基板1内で接続され、インターポーザ基板1を介して通信を行うことが可能になっている。
FIG. 6 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment. The
自由空間光通信用部品13は、VCSEL(Vertical Cavity Surface Emitting LASER)等の狭指向性で光を出射する半導体レーザと、受光素子を有するフォトダイオードとを有しており、搬送波に赤外線を用いることによってデータの送受信を行うことが可能になっている。なお、自由空間光通信用部品13で用いる搬送波は赤外線以外でもよく、半導体レーザとフォトダイオードとを用いて送受信可能な波長の光であってもよい。また、自由空間光通信用部品13で用いる光を出射する部品の一例として、面で発光することにより自由空間光通信に好適な半導体レーザであるVCSELを用いて説明しているが、光を出射する部品は、VCSEL以外の半導体レーザでもよく、また、半導体レーザ以外のものを用いてもよい。自由空間光通信用部品13で用いる光を出射する部品は、狭指向性を有し、遠くまで直進する光を出射するものであれば、その構成は問わない。
The free space
次に動作について説明する。図7は、実施の形態3に係る半導体装置の動作を示すブロック図である。演算装置3は、記憶装置4に格納されたプログラムを読み込んで演算及び制御をすることで、読み込んだプログラムによる命令内容に従った処理を実行する。記憶装置4は、演算装置3内で実行されるプログラムや、演算装置3でプログラムに従って処理を実行する際に使用するデータの一時記憶にも使用される。演算装置3と記憶装置4と高速I/Oインターフェイス用部品5と自由空間光通信用部品13とは、インターポーザ基板1内でCPUバス19を介して接続されデータのやり取りを行う。高速I/Oインターフェイス用部品5は、演算装置3、記憶装置4で処理されたデータを、外部装置(図示省略)に対して出力したり、外部装置からデータを受けて演算装置3や記憶装置4に対して入力したりする。
Next, the operation will be described. FIG. 7 is a block diagram showing the operation of the semiconductor device according to the third embodiment. The
自由空間光通信用部品13は、演算装置3、記憶装置4で処理された電気信号であるデータを、発光ダイオードで光に変換して送信し、自由空間を伝搬した光をフォトダイオードで再び光から電気信号へ変換して受信する。これにより、マザーボード2を内設する筐体内の演算装置3間で、非常に高速な通信を行う。
The free space
インターポーザ基板1は、第1部品実装部10でのみ、はんだボール7により電気的かつ物理的にマザーボード2に接続されており、第2部品実装部11は、フレキシブル基板12によって、第1部品実装部10に接続されている。これにより、記憶装置4と高速I/Oインターフェイス用部品5と自由空間光通信用部品13とは、マザーボード2上に直接実装することなく、弱い力で変形可能なフレキシブル基板12の性質を利用して、第2部品実装部11によりマザーボード2から離れた位置に固定し配置することができる。また、第2部品実装部11は、マザーボード2に実装されないため、第2部品実装部11の両面に記憶装置4と高速I/Oインターフェイス用部品5と自由空間光通信用部品13とを実装することが可能であり、実装密度を高めることができる。
The interposer substrate 1 is electrically and physically connected to the
これらのように構成された実施の形態3に係る半導体装置50は、実施の形態2に係る半導体装置50と同様の効果を得ることができる。
The
加えて、マザーボード2を経由せず、マザーボード2を内設する筐体内の演算装置3間で、自由空間光通信用部品13を介して通信が可能となるため、配線長を短くすることができ、さらに基板間の信号渡りを減少させることができる。また、筐体内の演算装置3間での通信にケーブル等を必要としないため、信号品質が劣化する要因を減少させることができる。これにより、演算装置3間のデータのやり取りの高速化を図ることができ、ひいては半導体装置50での情報処理の高速化を図ることができる。
In addition, communication can be made between the
なお、実施の形態3では、演算装置3間での通信を、自由空間光通信用部品13を用いた光通信により行っているが、演算装置3間での通信は、無線通信によって行ってもよく、ケーブル等を有した有線通信によって行ってもよい。演算装置3間の通信手段に関わらず、演算装置3を実装するインターポーザ基板1をマザーボード2に複数実装し、演算装置3間で通信を行うことにより、情報処理の高速化を図ることができる。
In the third embodiment, communication between the
実施の形態4.
図8は、実施の形態4に係る半導体装置の構成を示す平面図である。実施の形態4に係る半導体装置50では、インターポーザ基板1は、4面に部品実装部をフレキシブル基板12で接続した構成になっている。具体的には、インターポーザ基板1は、固定実装部30については実施の形態1から3と同様に第1部品実装部10を有しているが、可動実装部35については実施の形態1から3とは異なり、可動実装部35は、第3部品実装部14、第4部品実装部15、第5部品実装部16、第6部品実装部17の4つが用いられる。
FIG. 8 is a plan view showing the configuration of the semiconductor device according to the fourth embodiment. In the
4つの可動実装部35である第3部品実装部14、第4部品実装部15、第5部品実装部16、第6部品実装部17は、第1部品実装部10の四方に配設されている。即ち、第3部品実装部14、第4部品実装部15、第5部品実装部16、第6部品実装部17は、矩形の板状の形状で形成される第1部品実装部10の各辺に対応して配設されている。これらの第3部品実装部14、第4部品実装部15、第5部品実装部16、第6部品実装部17は、全て第1部品実装部10に対する相対的な位置が変化可能に、フレキシブル基板12によって第1部品実装部10に接続されている。
The four
マザーボード2に対しては、第1部品実装部10が実装され、第3部品実装部14、第4部品実装部15、第5部品実装部16、第6部品実装部17はマザーボード2には直接実装されず、フレキシブル基板12によって第1部品実装部10に接続されることにより、フレキシブル基板12と第1部品実装部10とを介してマザーボード2に電気的に接続される。
The first
インターポーザ基板1上の各部品実装部には、演算装置3、記憶装置4、高速I/Oインターフェイス用部品5、自由空間光通信用部品13等が任意の組み合わせで実装可能であり、フレキシブル基板12の特性により任意の組み合わせと方向で筐体内での通信が可能な構造である。本実施の形態4では、第1部品実装部10には、実施の形態1から3と同様に演算装置3が実装される。また、第3部品実装部14、第4部品実装部15、第5部品実装部16、第6部品実装部17には、実装部品40である演算装置3、記憶装置4、高速I/Oインターフェイス用部品5、自由空間光通信用部品13が実装される。具体的には、第3部品実装部14には演算装置3が実装され、第4部品実装部15には記憶装置4が実装され、第5部品実装部16には高速I/Oインターフェイス用部品5が実装され、第6部品実装部17には自由空間光通信用部品13が実装される。なお、第5部品実装部16に実装される実装部品40は、高速I/Oインターフェイス用部品5以外のI/Oインターフェイス用部品であってもよい。
本実施の形態4では、可動実装部35が4つ設けられた構成を示したが、固定実装部30と可動実装部35の形状や構造、配置、数量等は、種々の変更を加えることができる。つまり、インターポーザ基板1は、可動実装部35を複数有し、複数の可動実装部35は、固定実装部30の周囲に配設されて、それぞれ独立して固定実装部30に対する相対的な位置が変化可能にフレキシブル基板12によって固定実装部30に接続されていればよい。また、可動実装部35に実装する実装部品40も、可動実装部35に対して上述した組み合わせ以外でもよく、上述した実装部品40以外を実装してもよい。
In the fourth embodiment, the configuration in which four
実施の形態5.
図9は、実施の形態5に係る半導体装置の構成を示す平面図である。実施の形態5に係る半導体装置50は、実施の形態4におけるインターポーザ基板1を複数使用し、各インターポーザ基板1に実装される自由空間光通信用部品13を対向させて配置することにより、自由空間光通信用部品13を用いてインターポーザ基板1間で光通信を行うことが可能になっている。
FIG. 9 is a plan view showing the configuration of the semiconductor device according to the fifth embodiment. The
次に動作について説明する。図10は、実施の形態5に係る装置の動作を示すブロック図である。実施の形態3との違いは、実施の形態2における記憶装置4と高速I/Oインターフェイス用部品5に加えて自由空間光通信用部品13を実装したインターポーザ基板1を、マザーボード2上に3つ以上実装した点である。実施の形態5では、インターポーザ基板1は、隣り合うインターポーザ基板1との間で自由空間光通信用部品13同士が対向するように配設する、或いは、隣り合うインターポーザ基板1との間で自由空間光通信用部品13同士が対向する位置に自由空間光通信用部品13を実装する。
Next, the operation will be described. FIG. 10 is a block diagram illustrating the operation of the apparatus according to the fifth embodiment. The difference from the third embodiment is that three interposer substrates 1 on which a free-space
インターポーザ基板1を、これらのように構成することにより、マザーボード2を経由せず筐体内の2つ以上の演算装置3間で、任意の組み合わせと方向で通信が可能である。これにより、マザーボード2に3つ以上の演算装置3を実装する場合でも、演算装置3間で非常に高速な通信を行うことができる。
By configuring the interposer substrate 1 as described above, communication can be performed in any combination and direction between two or more
また、自由空間光通信用部品13は、第1部品実装部10に対して相対的な位置関係を変化させることができる可動実装部35に実装されるため、フレキシブル基板12を変形させて可動実装部35を移動させることにより、自由空間光通信用部品13を、マザーボード2を内設する筐体の外部に引き出すことができる。これにより、自由空間光通信用部品13を用いて筐体間で光通信を行うことができ、筐体間においても高速な通信をすることができる。また、フレキシブル基板12は柔軟性と屈曲性を有しているため、筐体間で通信を行う際には、フレキシブル基板12のこの性質を利用することで、特殊な構造の筐体であっても適応できる。
Further, since the free space
実施の形態6.
図11は、実施の形態6に係る半導体装置の構成を示す断面図である。実施の形態6に係る半導体装置50は、実施の形態1に係る半導体装置50と同様の構成であるが、演算装置3をICソケット18で第1部品実装部10に実装する。即ち、第1部品実装部10には、ICソケット18を介して演算装置3が実装され、演算装置3は、ICソケット18を介して第1部品実装部10に対して電気的に接続される。
FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment. The
実施の形態6に係る半導体装置50は、インターポーザ基板1にICソケット18を実装することで、LGA(Land Grid Array)パッケージの演算装置3等にも対応可能な構造である。これにより、LGAパッケージの演算装置3等においても実施の形態1と同様の効果を得ることができる。
The
実施の形態7.
図12は、実施の形態7に係る半導体装置の構成を示す断面図である。実施の形態7に係る半導体装置50は、実施の形態1に係る半導体装置50と同様の構成であるが、インターポーザ基板1をICソケット18でマザーボード2に実装する。即ち、第1部品実装部10は、ICソケット18を介してマザーボード2に実装され、第1部品実装部10は、ICソケット18を介してマザーボード2に対して電気的に接続される。
FIG. 12 is a cross-sectional view showing the configuration of the semiconductor device according to the seventh embodiment. The
実施の形態7に係る半導体装置50は、マザーボード2にICソケット18を実装することで、LGAパッケージのインターポーザ基板1にも対応可能な構造である。これにより、LGAパッケージのインターポーザ基板1においても実施の形態1と同様の効果を得ることができる。
The
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。 The configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.
1,1a インターポーザ基板、2 マザーボード、3 演算装置、4 記憶装置、5 高速I/Oインターフェイス用部品(I/Oインターフェイス用部品)、6 電子部品、7 はんだボール、8 第1冷却板、9 第2冷却板、10 第1部品実装部、11 第2部品実装部、12 フレキシブル基板(可撓性接続部)、13 自由空間光通信用部品、14 第3部品実装部、15 第4部品実装部、16 第5部品実装部、17 第6部品実装部、18 ICソケット、19 CPUバス、20 拡張カード、21 コネクタ、30 固定実装部、35 可動実装部、40 実装部品、50,50a 半導体装置。 1, 1a Interposer board, 2 Motherboard, 3 Processing unit, 4 Storage device, 5 High speed I / O interface parts (I / O interface parts), 6 Electronic parts, 7 Solder balls, 8 First cooling plate, 9 2 cooling plate, 10 first component mounting portion, 11 second component mounting portion, 12 flexible substrate (flexible connection portion), 13 free space optical communication component, 14 third component mounting portion, 15 fourth component mounting portion , 16 5th component mounting portion, 17 6th component mounting portion, 18 IC socket, 19 CPU bus, 20 expansion card, 21 connector, 30 fixed mounting portion, 35 movable mounting portion, 40 mounting component, 50, 50a semiconductor device.
Claims (8)
前記インターポーザ基板及び前記マザーボードに実装される複数の実装部品と、
を備え、
前記インターポーザ基板は、
複数の前記実装部品のうちの一部を実装すると共に前記マザーボードに実装される固定実装部と、
複数の前記実装部品のうちの一部を実装する可動実装部と、
前記固定実装部と前記可動実装部とに接続されることにより前記固定実装部と前記可動実装部とを電気的に接続し、かつ変形することにより前記固定実装部と前記可動実装部との相対的な位置を変化させることができる可撓性接続部と、
を備えることを特徴とする半導体装置。 An interposer board mounted on the motherboard;
A plurality of mounting components mounted on the interposer substrate and the motherboard;
With
The interposer substrate is
A fixed mounting portion that is mounted on the motherboard while mounting a part of the plurality of mounting components,
A movable mounting part for mounting a part of the plurality of mounting parts;
The fixed mounting part and the movable mounting part are electrically connected to each other by being connected to the fixed mounting part and the movable mounting part, and the fixed mounting part and the movable mounting part are Flexible connections that can change the general position;
A semiconductor device comprising:
複数の前記可動実装部は、それぞれ独立して前記固定実装部に対する相対的な位置が変化可能に前記可撓性接続部によって前記固定実装部に接続されることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。 The interposer substrate has a plurality of the movable mounting parts,
5. The plurality of movable mounting parts are connected to the fixed mounting part by the flexible connection part so that a relative position with respect to the fixed mounting part can be changed independently of each other. The semiconductor device according to any one of the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220369505A1 (en) * | 2019-08-27 | 2022-11-17 | Nec Corporation | Electronic apparatus cooling device, water-cooled information processing device, cooling module, and electronic apparatus cooling method |
Citations (2)
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JP2004253456A (en) * | 2003-02-18 | 2004-09-09 | Toshiba Corp | Lsi package with interface module, and its packaging method |
JP2014516474A (en) * | 2011-04-18 | 2014-07-10 | モーガン/ウェイス テクノロジーズ,インコーポレイテッド | Motherboard upper interposer used with peripheral circuits |
-
2015
- 2015-12-11 JP JP2015242446A patent/JP2017108073A/en not_active Ceased
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