JP2017107489A - Processing device and method for controlling processing device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a processing device with which it is possible to efficiently reconfigure a circuit in a reconfigurable circuit.SOLUTION: The processing device includes a processor for executing a process, and a reconfigurable circuit in which a circuit for realizing processing by the processor can be dynamically reconfigured, the reconfigurable circuit having a plurality of clusters (201A, 201B), each of the plurality of clusters having a plurality of areas (301A-301D) the circuit of which is reconfigurable, the plurality of areas having a standard circuit constructed therein. When operation of a circuit other than the standard circuit is to be started, the processor exercises control so that a circuit other than the standard circuit will be reconfigured in an area within a cluster in which the operating rate of the standard circuit is lowest out of the operating rate of standard circuit of each of the plurality of clusters; when operation of a circuit other than the standard circuit is to be terminated, the processor exercises control so that the standard circuit will be reconfigured in an area in which a circuit other than the standard circuit is reconfigured.SELECTED DRAWING: Figure 4

Description

本発明は、処理装置及び処理装置の制御方法に関する。   The present invention relates to a processing apparatus and a control method for the processing apparatus.

内部の回路を再構成可能な集積回路であって同一形状の複数の分割領域に区切られた集積回路と、複数の分割領域の各々にアクセス可能なプロセッサとを有する演算装置が知られている（特許文献１参照）。記憶部は、複数の分割領域の各々が使用中か否かを示す使用情報を記憶する。プロセッサは、特定回路を集積回路に構成させた場合の特定回路の形状を示す形状情報を取得する。プロセッサは、複数の分割領域の各々について使用中か否かを示す使用情報に基づいて、複数の分割領域のうち少なくともいずれかの分割領域を含む未使用領域であって、取得した形状情報が示す形状に適合する未使用領域を検出する。プロセッサは、未使用領域を検出できた場合、集積回路に対して、検出した未使用領域に特定回路を構成させる処理を実行する。   An arithmetic circuit that is an integrated circuit that can reconfigure an internal circuit and that is divided into a plurality of divided regions having the same shape and a processor that can access each of the plurality of divided regions is known ( Patent Document 1). The storage unit stores usage information indicating whether each of the plurality of divided areas is in use. The processor acquires shape information indicating the shape of the specific circuit when the specific circuit is configured as an integrated circuit. The processor is an unused area including at least one of the plurality of divided areas based on usage information indicating whether or not each of the plurality of divided areas is being used, and the acquired shape information indicates Detect unused areas that match the shape. When the processor can detect the unused area, the processor executes processing for configuring the specific circuit in the detected unused area for the integrated circuit.

特開２０１５−３９１５５号公報Japanese Patent Laying-Open No. 2015-39155

複数の仮想マシンが再構成可能な集積回路を共用する場合、複数の仮想マシンはそれぞれ独立して集積回路を使用する。そのため、集積回路全体として効率よく内部の回路を再構成することが困難である。   When a plurality of virtual machines share a reconfigurable integrated circuit, each of the plurality of virtual machines uses the integrated circuit independently. For this reason, it is difficult to efficiently reconfigure the internal circuit as the whole integrated circuit.

１つの側面では、本発明の目的は、再構成可能回路内の回路を効率よく再構成することができる処理装置及び処理装置の制御方法を提供することである。   In one aspect, an object of the present invention is to provide a processing device and a processing device control method capable of efficiently reconfiguring circuits in a reconfigurable circuit.

処理装置は、処理を実行するプロセッサと、前記プロセッサの処理を実現する回路を動的に再構成可能な再構成可能回路とを有し、前記再構成可能回路は、複数のクラスタを有し、前記複数のクラスタの各々は、回路を再構成可能な複数の領域を有し、前記複数の領域には、標準回路が構成されており、前記プロセッサは、前記標準回路以外の回路を動作開始させる場合には、前記複数のクラスタの各々の前記標準回路の動作率のうちで、前記標準回路の動作率が最も低いクラスタ内の領域に、前記標準回路以外の回路を再構成するように制御し、前記標準回路以外の回路を動作終了させる場合には、前記標準回路以外の回路が再構成されている領域に、前記標準回路を再構成するように制御する。   The processing apparatus includes a processor that executes processing, and a reconfigurable circuit that can dynamically reconfigure a circuit that realizes the processing of the processor, and the reconfigurable circuit includes a plurality of clusters, Each of the plurality of clusters has a plurality of areas in which a circuit can be reconfigured, a standard circuit is configured in the plurality of areas, and the processor starts operating a circuit other than the standard circuit. In such a case, control is performed so that a circuit other than the standard circuit is reconfigured in an area within the cluster where the operation rate of the standard circuit is the lowest among the operation rates of the standard circuits of the plurality of clusters. When a circuit other than the standard circuit is terminated, control is performed so that the standard circuit is reconfigured in a region where the circuit other than the standard circuit is reconfigured.

１つの側面では、再構成可能回路内の回路を効率よく再構成することができる。   In one aspect, the circuits in the reconfigurable circuit can be efficiently reconfigured.

図１は、本実施形態による処理装置の構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of a processing apparatus according to the present embodiment. 図２は、再構成可能回路の構成例を示す図である。FIG. 2 is a diagram illustrating a configuration example of a reconfigurable circuit. 図３は、クラスタの構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a cluster. 図４（Ａ）〜（Ｃ）は、本実施形態による処理装置の制御方法を示す図である。4A to 4C are diagrams illustrating a control method of the processing apparatus according to the present embodiment.

図１は、本実施形態による処理装置の構成例を示す図である。処理装置は、プロセッサ１０１と、メインメモリ１０３と、入出力（Ｉ／Ｏ）ブリッジ回路１０４と、再構成可能回路（リコンフィギュラブル回路）１０５と、ＧＰＵ（graphics processing unit）１０６と、周辺回路１０７と、ＤＲＡＭ（dynamic random access memory）１０８と、ＤＲＡＭ１０９とを有する。メインメモリ１０３は、例えばＤＲＡＭであり、プログラムを記憶する。プロセッサ１０１は、例えば中央処理ユニット（ＣＰＵ）であり、メインメモリ１０３内のプログラムを実行することにより、複数の仮想マシン（ＶＭ）１０２として動作し、処理を実行する。なお、複数の仮想マシン１０２の処理は、複数のアプリケーション又はスレッドの処理でもよい。入出力ブリッジ回路１０４は、プロセッサ１０１と、再構成可能回路１０５と、ＧＰＵ１０６と、周辺回路１０７との間の接続を制御する。再構成可能回路１０５は、例えばＦＰＧＡ（field-programmable gate array）であり、プロセッサ１０１の処理を実現する回路を動的に再構成可能である。なお、再構成可能回路１０５は、ＦＰＧＡ以外の再構成可能回路でもよい。ＤＲＡＭ１０８は、再構成可能回路１０５に接続される。ＧＰＵ１０６は、画像処理を行うプロセッサである。ＤＲＡＭ１０９は、ＧＰＵ１０６に接続される。周辺回路１０７は、例えば、ハードディスクドライブ装置又はネットワークインターフェース回路等である。プロセッサ１０１は、メインメモリ１０３内のプログラムを実行することにより、処理を実行する。ここで、プロセッサ１０１は、処理の一部を高速化するため、再構成可能回路１０５内の回路をアクセラレータとして使用する。再構成可能回路１０５内の回路は、ハードウェアであるため、プロセッサ１０１のプログラム処理に比べて、高速処理が可能である。複数の仮想マシン１０２は、再構成可能回路１０５内の回路を共用する。   FIG. 1 is a diagram illustrating a configuration example of a processing apparatus according to the present embodiment. The processing device includes a processor 101, a main memory 103, an input / output (I / O) bridge circuit 104, a reconfigurable circuit (reconfigurable circuit) 105, a GPU (graphics processing unit) 106, and a peripheral circuit 107. And a dynamic random access memory (DRAM) 108 and a DRAM 109. The main memory 103 is a DRAM, for example, and stores a program. The processor 101 is a central processing unit (CPU), for example, and operates as a plurality of virtual machines (VMs) 102 by executing a program in the main memory 103 to execute processing. The processing of the plurality of virtual machines 102 may be processing of a plurality of applications or threads. The input / output bridge circuit 104 controls connections among the processor 101, the reconfigurable circuit 105, the GPU 106, and the peripheral circuit 107. The reconfigurable circuit 105 is, for example, a field-programmable gate array (FPGA), and can dynamically reconfigure a circuit that implements the processing of the processor 101. Note that the reconfigurable circuit 105 may be a reconfigurable circuit other than the FPGA. The DRAM 108 is connected to the reconfigurable circuit 105. The GPU 106 is a processor that performs image processing. The DRAM 109 is connected to the GPU 106. The peripheral circuit 107 is, for example, a hard disk drive device or a network interface circuit. The processor 101 executes processing by executing a program in the main memory 103. Here, the processor 101 uses a circuit in the reconfigurable circuit 105 as an accelerator in order to speed up a part of the processing. Since the circuit in the reconfigurable circuit 105 is hardware, high-speed processing is possible as compared with the program processing of the processor 101. The plurality of virtual machines 102 share the circuit in the reconfigurable circuit 105.

図２は、図１の再構成可能回路１０５の構成例を示す図である。再構成可能回路１０５は、複数のクラスタ２０１Ａ〜２０１Ｐと、入出力インターフェース回路２０２と、ＤＲＡＭインターフェース回路２０３とを有する。複数のクラスタ２０１Ａ〜２０１Ｐは、入出力インターフェース回路２０２を介して、入出力ブリッジ回路１０４に接続される。また、複数のクラスタ２０１Ａ〜２０１Ｐは、ＤＲＡＭインターフェース回路２０３を介して、ＤＲＡＭ１０８に接続される。   FIG. 2 is a diagram illustrating a configuration example of the reconfigurable circuit 105 in FIG. The reconfigurable circuit 105 includes a plurality of clusters 201A to 201P, an input / output interface circuit 202, and a DRAM interface circuit 203. The plurality of clusters 201 </ b> A to 201 </ b> P are connected to the input / output bridge circuit 104 via the input / output interface circuit 202. The plurality of clusters 201 </ b> A to 201 </ b> P are connected to the DRAM 108 via the DRAM interface circuit 203.

図３は、図２のクラスタ２０１Ａの構成例を示す図である。以下、クラスタ２０１Ａの構成例を説明するが、クラスタ２０１Ｂ〜２０１Ｐもクラスタ２０１Ａと同じ構成を有する。クラスタ２０１Ａは、伝送線３００を介して、入出力インターフェース回路２０２及びＤＲＡＭインターフェース回路２０３に接続される。クラスタ２０１Ａは、複数の領域３０１Ａ〜３０１Ｄと、ディスパッチャ３０２とを有する。ディスパッチャ３０２は、複数の命令キュー（コマンドキュー）３０３と、ルーター３０４と、タイマ３０５と、動作率監視部３０６とを有する。複数の領域３０１Ａ〜３０１Ｄは、それぞれ、回路を再構成可能な領域である。複数の命令キュー３０３は、プロセッサ１０１から入力した命令を記憶する。ルータ３０４は、複数の命令キュー３０３内の命令をそれぞれ複数の領域３０１Ａ〜３０１Ｄに出力し、複数の領域３０１Ａ〜３０１Ｄに対してデータを入出力する。タイマ３０５は、単位時間を計測する。動作率監視部３０６は、複数の領域３０１Ａ〜３０１Ｄの回路が動作中及び待機中のいずれであるのかを監視し、単位時間毎の平均動作率又は最大動作率を検出する。   FIG. 3 is a diagram illustrating a configuration example of the cluster 201A in FIG. Hereinafter, although a configuration example of the cluster 201A will be described, the clusters 201B to 201P also have the same configuration as the cluster 201A. The cluster 201A is connected to the input / output interface circuit 202 and the DRAM interface circuit 203 via the transmission line 300. The cluster 201A includes a plurality of areas 301A to 301D and a dispatcher 302. The dispatcher 302 includes a plurality of instruction queues (command queues) 303, a router 304, a timer 305, and an operation rate monitoring unit 306. Each of the plurality of regions 301A to 301D is a region where a circuit can be reconfigured. The plurality of instruction queues 303 store instructions input from the processor 101. The router 304 outputs instructions in the plurality of instruction queues 303 to the plurality of areas 301A to 301D, and inputs / outputs data to / from the plurality of areas 301A to 301D. The timer 305 measures unit time. The operation rate monitoring unit 306 monitors whether the circuits in the plurality of regions 301A to 301D are operating or on standby, and detects an average operation rate or a maximum operation rate for each unit time.

プロセッサ１０１は、システム定義回路（ＳＤＬ）及びユーザ定義回路（ＵＤＬ）を領域３０１Ａ〜３０１Ｄに動的に再構成することができる。システム定義回路は、標準回路であり、例えば、行列演算回路、ブロック暗号回路、及びOpenGL又はOpenCVのライブラリ関数を実行する回路等である。その場合、命令キュー３０３には、行列演算命令又はブロック暗号命令等が記憶される。また、システム定義回路は、単機能のデジタル処理回路でもよいし、浮動小数点処理ユニット（ＦＰＵ）のように複数の機能群のデジタル処理回路でもよい。ユーザ定義回路は、システム定義回路（標準回路）以外の回路である。以下、図４（Ａ）〜（Ｃ）を参照しながら、処理装置の制御方法を説明する。   The processor 101 can dynamically reconfigure the system definition circuit (SDL) and the user definition circuit (UDL) into the areas 301A to 301D. The system definition circuit is a standard circuit, such as a matrix operation circuit, a block encryption circuit, and a circuit that executes an OpenGL or OpenCV library function. In this case, the instruction queue 303 stores a matrix operation instruction or a block encryption instruction. The system definition circuit may be a single-function digital processing circuit, or may be a digital processing circuit having a plurality of function groups such as a floating point processing unit (FPU). The user-defined circuit is a circuit other than the system-defined circuit (standard circuit). Hereinafter, a method for controlling the processing apparatus will be described with reference to FIGS.

図４（Ａ）は、クラスタ２０１Ａ及び２０１Ｂ内の領域３０１Ａ〜３０１Ｄの回路の構成例を示す図である。初期時には、プロセッサ１０１は、クラスタ２０１Ａ内の複数の領域３０１Ａ〜３０１Ｄには同じ第１のシステム定義回路ＳＤＬ−Ａを構成し、クラスタ２０１Ｂ内の複数の領域３０１Ａ〜３０１Ｄには同じ第２のシステム定義回路ＳＤＬ−Ｂを構成する。これは、システム定義回路は使用される頻度が高いためである。複数のクラスタ２０１Ａ〜２０１Ｐの各々には、それぞれ、同じ種類のシステム定義回路が複数の領域３０１Ａ〜３０１Ｄに構成される。また、複数のクラスタ２０１Ａ〜２０１Ｐには、それぞれ、異なる種類のシステム定義回路が領域３０１〜３０１Ｄに構成される。クラスタ２０１Ａには複数の第１のシステム定義回路ＳＤＬ−Ａが構成されているので、複数の仮想マシン１０２は、同じ種類の第１のシステム定義回路ＳＤＬ−Ａを同時に使用可能である。多数の第１のシステム定義回路ＳＤＬ−Ａが同時に使用される場合には、クラスタ２０１Ａ及び２０１Ｂ内の領域３０１Ａ〜３０１Ｄのすべてに第１のシステム定義回路ＳＤＬ−Ａを構成するようにしてもよい。プロセッサ１０１が領域３０１Ａ〜３０１Ｄの回路をそれぞれ使用中である場合には領域３０１Ａ〜３０１Ｄの回路はそれぞれ動作中であり、プロセッサ１０１が領域３０１Ａ〜３０１Ｄの回路をそれぞれ使用中でない場合には領域３０１Ａ〜３０１Ｄの回路はそれぞれ待機中である。   FIG. 4A is a diagram illustrating a configuration example of circuits in the areas 301A to 301D in the clusters 201A and 201B. At the initial stage, the processor 101 configures the same first system definition circuit SDL-A in the plurality of regions 301A to 301D in the cluster 201A, and the same second system in the plurality of regions 301A to 301D in the cluster 201B. The definition circuit SDL-B is configured. This is because the system definition circuit is frequently used. In each of the plurality of clusters 201A to 201P, the same type of system definition circuit is configured in the plurality of regions 301A to 301D. Further, different types of system definition circuits are configured in the areas 301 to 301D in the plurality of clusters 201A to 201P, respectively. Since a plurality of first system definition circuits SDL-A are configured in the cluster 201A, a plurality of virtual machines 102 can use the same type of first system definition circuits SDL-A at the same time. When a large number of first system definition circuits SDL-A are used at the same time, the first system definition circuit SDL-A may be configured in all of the areas 301A to 301D in the clusters 201A and 201B. . When the processor 101 is using the circuits of the areas 301A to 301D, the circuits of the areas 301A to 301D are operating. When the processor 101 is not using the circuits of the areas 301A to 301D, the area 301A is used. Each of the circuits ˜301D is on standby.

図４（Ａ）の状態で、プロセッサ１０１は、ユーザ定義回路（ＵＤＬ）の動作開始命令４０１を入力し、ユーザ定義回路（ＵＤＬ）を動作開始させる場合には、複数のクラスタ２０１Ａ〜２０１Ｐの各々のシステム定義回路（ＳＤＬ）の動作率のうちで、システム定義回路（ＳＤＬ）の動作率が最も低いクラスタ内の待機中の回路の領域に、ユーザ定義回路（ＵＤＬ）を再構成するように制御する。システム定義回路（ＳＤＬ）の動作率は、例えば、単位時間当たりの平均動作率又は最大動作率であり、動作率監視部３０６により検出される。   In the state of FIG. 4A, the processor 101 inputs an operation start instruction 401 of the user-defined circuit (UDL) and starts the operation of the user-defined circuit (UDL), and then each of the plurality of clusters 201A to 201P. Control so that the user-defined circuit (UDL) is reconfigured in the area of the standby circuit in the cluster where the system-defined circuit (SDL) has the lowest operation rate among the system-defined circuit (SDL) operating rates To do. The operating rate of the system definition circuit (SDL) is, for example, an average operating rate or a maximum operating rate per unit time, and is detected by the operating rate monitoring unit 306.

例えば、クラスタ２０１Ａでは、４個のシステム定義回路ＳＤＬ−Ａのうち、３個のシステム定義回路ＳＤＬ−Ａの領域３０１Ａ〜３０１Ｃが動作中であり、１個のシステム定義回路ＳＤＬ−Ａの領域３０１Ｄが待機中であるので、システム定義回路の動作率は、３／４である。また、クラスタ２０１Ｂでは、４個のシステム定義回路ＳＤＬ−Ｂのうち、１個のシステム定義回路ＳＤＬ−Ｂの領域３０１Ａが動作中であり、３個のシステム定義回路ＳＤＬ−Ｂの領域３０１Ｂ〜３０１Ｄが待機中であるので、システム定義回路の動作率は、１／４である。したがって、図４（Ｂ）に示すように、プロセッサ１０１は、システム定義回路（ＳＤＬ）の動作率が最も低いクラスタ２０１Ｂ内の待機中の回路の領域３０１Ｄに、ユーザ定義回路（ＵＤＬ）を再構成するように制御する。これにより、プロセッサ１０１は、再構成可能回路１０５に効率よく回路を再構成することができる。   For example, in the cluster 201A, among the four system definition circuits SDL-A, the areas 301A to 301C of the three system definition circuits SDL-A are operating, and the area 301D of one system definition circuit SDL-A. Is waiting, the operation rate of the system definition circuit is 3/4. In the cluster 201B, among the four system definition circuits SDL-B, the area 301A of one system definition circuit SDL-B is operating, and the areas 301B to 301D of the three system definition circuits SDL-B are operating. Is waiting, the operation rate of the system definition circuit is 1/4. Therefore, as shown in FIG. 4B, the processor 101 reconfigures the user-defined circuit (UDL) in the standby circuit area 301D in the cluster 201B in which the operation rate of the system-defined circuit (SDL) is the lowest. Control to do. As a result, the processor 101 can efficiently reconfigure the circuit in the reconfigurable circuit 105.

なお、図４（Ｂ）のクラスタ２０１Ｂの場合、３個のシステム定義回路ＳＤＬ−Ｂのうち、１個のシステム定義回路ＳＤＬ−Ｂの領域３０１Ａが動作中であり、２個のシステム定義回路ＳＤＬ−Ｂの領域３０１Ｂ及び３０１Ｃが待機中であるので、システム定義回路の動作率は、１／３である。   In the case of the cluster 201B in FIG. 4B, among the three system definition circuits SDL-B, the region 301A of one system definition circuit SDL-B is operating, and the two system definition circuits SDL Since the -B areas 301B and 301C are on standby, the operation rate of the system definition circuit is 1/3.

図４（Ｂ）の状態で、プロセッサ１０１は、クラスタ２０１Ｂの領域３０１Ｄのユーザ定義回路（ＵＤＬ）の動作終了命令４０２を入力し、ユーザ定義回路（ＵＤＬ）を動作終了させる場合には、そのユーザ定義回路（ＵＤＬ）が再構成されているクラスタ２０１Ｂの領域３０１Ｄに、図４（Ｃ）に示すように、第２のシステム定義回路ＳＤＬ−Ｂを再構成する（戻す）ように制御する。これにより、プロセッサ１０１は、次回、第２のシステム定義回路ＳＤＬ−Ｂを動作開始する場合には、既にクラスタ２０１Ｂの領域３０１Ｄに第２のシステム定義回路ＳＤＬ−Ｂが再構成済みであるので、再構成時間の待機時間なしで、クラスタ２０１Ｂの領域３０１Ｄの第２のシステム定義回路ＳＤＬ−Ｂを高速に動作開始させることができる。システム定義回路は、使用頻度が高いので、この時点でシステム定義回路を再構成しておく利点は大きい。   In the state shown in FIG. 4B, the processor 101 inputs an operation end command 402 of the user-defined circuit (UDL) in the area 301D of the cluster 201B, and when the user-defined circuit (UDL) ends the operation, the user Control is performed so that the second system definition circuit SDL-B is reconfigured (returned) to the region 301D of the cluster 201B in which the definition circuit (UDL) is reconfigured, as shown in FIG. 4C. Thereby, when the processor 101 starts the operation of the second system definition circuit SDL-B next time, the second system definition circuit SDL-B has already been reconfigured in the region 301D of the cluster 201B. The second system definition circuit SDL-B in the region 301D of the cluster 201B can be started to operate at high speed without waiting for the reconfiguration time. Since the system definition circuit is frequently used, the advantage of reconfiguring the system definition circuit at this point is great.

これに対し、プロセッサ１０１は、第２のシステム定義回路ＳＤＬ−Ｂの動作開始命令を入力した時点で、クラスタ２０１Ｂの領域３０１Ｄに第２のシステム定義回路ＳＤＬ−Ｂを再構成する場合には、その再構成時間の待機後に、その第２のシステム定義回路ＳＤＬ−Ｂの動作を開始する。この場合、第２のシステム定義回路ＳＤＬ−Ｂを高速に動作開始させることができない。   On the other hand, when the processor 101 reconfigures the second system definition circuit SDL-B in the region 301D of the cluster 201B when the operation start command for the second system definition circuit SDL-B is input, After waiting for the reconfiguration time, the operation of the second system definition circuit SDL-B is started. In this case, the second system definition circuit SDL-B cannot be started at high speed.

なお、システム定義回路を呼び出すためのＡＰＩはダイナミックリンクライブラリ（ＤＬＬ）の形式で実装してもよい。ＤＬＬでは対応するシステム定義回路と同等のソフトウェアによるプログラム処理とシステム定義回路の呼び出しを切り替えて行えるソフトウェアプログラムとし、その切り替えソフトウェアプログラムは、すべての領域３０１Ａ〜３０１Ｄにユーザ定義回路が再構成されてしまった場合、プロセッサ１０１は、再構成定義回路１０５のシステム定義回路を使用できないので、ソフトウェアのプログラム処理により、システム定義回路の処理を実行してもよい。また、各クラスタ２０１Ａ〜２０１Ｐでは、必ず１個の領域３０１Ａには、システム定義回路のみを構成するようにしてもよい。   The API for calling the system definition circuit may be implemented in the form of a dynamic link library (DLL). The DLL is a software program that can be switched by switching program processing and calling of the system definition circuit by software equivalent to the corresponding system definition circuit, and the user-defined circuit is reconfigured in all areas 301A to 301D. In this case, since the processor 101 cannot use the system definition circuit of the reconfiguration definition circuit 105, the processor 101 may execute the process of the system definition circuit by software program processing. In each of the clusters 201A to 201P, only one system definition circuit may be configured in one area 301A.

また、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。   In addition, each of the above-described embodiments is merely a specific example for carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１０１ プロセッサ
１０２ 仮想マシン
１０３ メインメモリ
１０４ 入出力ブリッジ回路
１０５ 再構成可能回路
１０６ ＧＰＵ
１０７ 周辺回路
１０８，１０９ ＤＲＡＭ
２０１Ａ〜２０１Ｐ クラスタ
３０１Ａ〜３０１Ｄ 領域 101 processor 102 virtual machine 103 main memory 104 input / output bridge circuit 105 reconfigurable circuit 106 GPU
107 peripheral circuit 108, 109 DRAM
201A-201P Cluster 301A-301D area

Claims (5)

処理を実行するプロセッサと、
前記プロセッサの処理を実現する回路を動的に再構成可能な再構成可能回路とを有し、
前記再構成可能回路は、複数のクラスタを有し、
前記複数のクラスタの各々は、回路を再構成可能な複数の領域を有し、
前記複数の領域には、標準回路が構成されており、
前記プロセッサは、
前記標準回路以外の回路を動作開始させる場合には、前記複数のクラスタの各々の前記標準回路の動作率のうちで、前記標準回路の動作率が最も低いクラスタ内の領域に、前記標準回路以外の回路を再構成するように制御し、
前記標準回路以外の回路を動作終了させる場合には、前記標準回路以外の回路が再構成されている領域に、前記標準回路を再構成するように制御することを特徴とする処理装置。 A processor that performs processing;
A reconfigurable circuit capable of dynamically reconfiguring a circuit for realizing the processing of the processor,
The reconfigurable circuit has a plurality of clusters;
Each of the plurality of clusters has a plurality of regions in which a circuit can be reconfigured,
A standard circuit is configured in the plurality of regions,
The processor is
When starting operation of a circuit other than the standard circuit, out of the operation rates of the standard circuit of each of the plurality of clusters, the region other than the standard circuit is in a region in the cluster where the operation rate of the standard circuit is the lowest Control to reconfigure the circuit of
When the operation of a circuit other than the standard circuit is terminated, the processing apparatus is configured to control the reconfiguration of the standard circuit in a region where the circuit other than the standard circuit is reconfigured. 前記標準回路の動作率は、単位時間当たりの平均動作率又は最大動作率であることを特徴とする請求項１記載の処理装置。   The processing apparatus according to claim 1, wherein the operation rate of the standard circuit is an average operation rate or a maximum operation rate per unit time. 前記複数のクラスタには、それぞれ、異なる標準回路が構成されていることを特徴とする請求項１又は２記載の処理装置。   3. The processing apparatus according to claim 1, wherein each of the plurality of clusters includes a different standard circuit. 前記再構成可能回路は、ＦＰＧＡであることを特徴とする請求項１〜３のいずれか１項に記載の処理装置。   The processing device according to claim 1, wherein the reconfigurable circuit is an FPGA. 処理を実行するプロセッサと、
前記プロセッサの処理を実現する回路を動的に再構成可能な再構成可能回路とを有する処理装置の制御方法であって、
前記再構成可能回路は、複数のクラスタを有し、
前記複数のクラスタの各々は、回路を再構成可能な複数の領域を有し、
前記複数の領域には、標準回路が構成されており、
前記プロセッサにより、前記標準回路以外の回路を動作開始させる場合には、前記複数のクラスタの各々の前記標準回路の動作率のうちで、前記標準回路の動作率が最も低いクラスタ内の領域に、前記標準回路以外の回路を再構成するように制御し、
前記プロセッサにより、前記標準回路以外の回路を動作終了させる場合には、前記標準回路以外の回路が再構成されている領域に、前記標準回路を再構成するように制御することを特徴とする処理装置の制御方法。 A processor that performs processing;
A control method of a processing device having a reconfigurable circuit capable of dynamically reconfiguring a circuit for realizing processing of the processor,
The reconfigurable circuit has a plurality of clusters;
Each of the plurality of clusters has a plurality of regions in which a circuit can be reconfigured,
A standard circuit is configured in the plurality of regions,
When starting operation of a circuit other than the standard circuit by the processor, among the operation rates of the standard circuit of each of the plurality of clusters, in the region in the cluster where the operation rate of the standard circuit is the lowest, Control to reconfigure circuits other than the standard circuit,
When the operation of a circuit other than the standard circuit is terminated by the processor, control is performed so that the standard circuit is reconfigured in an area where the circuit other than the standard circuit is reconfigured. Control method of the device.
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