JP2017079294A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method of the same, which make it possible to inhibit variation in a capacitance value of a MIM capacitive element.SOLUTION: A semiconductor device comprises: a MIM capacitive element 10 having a lower metal electrode 102, an upper metal electrode 101 and a capacitance insulation film 103 located between the lower metal electrode 102 and the upper metal electrode 101; a first interlayer insulation film 11 formed above the MIM capacitive element 10; a second interlayer insulation film 21 formed between the MIM capacitive element 10 and the first interlayer insulation film 11; and an electrode pad 50 formed on the first interlayer insulation film 11. The first interlayer insulation film 11 is a silicon oxide film obtained at a wet etch rate of 60 Å/min and over in a hydrofluoric acid solution. The second interlayer insulation film 21 is a film of a material having a moisture-absorption property higher than that of a material of the first interlayer insulation film 11. The hydrofluoric acid solution is a liquid obtained by mixture of 50 mass% hydrofluoric acid with pure water at a mass ratio of 1:99.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

この種の従来技術として、特許文献１に開示されたものがある。特許文献１には、ＭＯＳ型キャパシタに対し、寄生抵抗、寄生容量が著しく小さいキャパシタとして、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ：金属膜‐絶縁膜−金属膜）キャパシタが記載されている。   As this type of prior art, there is one disclosed in Patent Document 1. Patent Document 1 describes a MIM (Metal Insulator Metal: metal film-insulator film-metal film) capacitor as a capacitor having a remarkably small parasitic resistance and parasitic capacitance compared to a MOS capacitor.

特開２０１０‐２０５７６３号公報JP 2010-205763 A

半導体装置には、通常、電極パッド（ＰＡＤ）が設けられている。電極パッドは、トランジスタ等の能動素子や、抵抗体、ＭＩＭキャパシタ（以下、ＭＩＭ容量素子）等の受動素子に、電圧や電流を入出力するための電極である。電極パッドは、半導体装置の最上層に位置する保護膜（すなわち、パシベーション膜）下から露出している。ウェハをダイシングする前のテスト工程では、この電極パッドにプローブ針を押し当てて、能動素子や受動素子の性能や特性をテストする場合がある。
ここで、本発明者は、電極パッドにプローブ針を当ててＭＩＭ容量素子の容量値を測定し、その後時間を経てからＭＩＭ容量素子の容量値を再び測定すると、１回目に測定値に対して２回目の測定値が変動している場合がある、ということを見出した。 A semiconductor device is usually provided with an electrode pad (PAD). The electrode pad is an electrode for inputting and outputting voltage and current to an active element such as a transistor and a passive element such as a resistor and an MIM capacitor (hereinafter referred to as an MIM capacitor element). The electrode pad is exposed from under the protective film (that is, the passivation film) located in the uppermost layer of the semiconductor device. In the test process before dicing the wafer, a probe needle may be pressed against the electrode pad to test the performance and characteristics of the active element and the passive element.
Here, the present inventor applies a probe needle to the electrode pad to measure the capacitance value of the MIM capacitive element, and then measures the capacitance value of the MIM capacitive element again after a lapse of time. It was found that the second measurement value may fluctuate.

そこで、本発明はこのような事情に鑑みてなされたものであって、ＭＩＭ容量素子の容量値の変動を抑制できるようにした半導体装置及びその製造方法の提供を目的とする。   Therefore, the present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can suppress the fluctuation of the capacitance value of the MIM capacitor element.

本発明者らは上記課題を解決するために鋭意検討した結果、以下の半導体装置及びその製造方法により、上記課題を解決できることを見出し、本発明を完成させた。
即ち、本発明の一態様に係る半導体装置は、下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置する容量絶縁膜と、を有するＭＩＭ容量素子と、前記ＭＩＭ容量素子の上方に形成された第１層間絶縁膜と、前記ＭＩＭ容量素子と前記第１層間絶縁膜との間に形成された第２層間絶縁膜と、前記第１層間絶縁膜の上方に形成された電極パッドと、を備え、前記第１層間絶縁膜は、フッ酸水溶液によるウェットエッチレートが６０Å／ｍｉｎ以上のシリコン酸化膜であり、前記第２層間絶縁膜は、前記第１層間絶縁膜の材質よりも水分を吸収しやすい材質の膜であり、前記フッ酸水溶液は、５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体であることを特徴とする。 As a result of intensive studies to solve the above problems, the present inventors have found that the above problems can be solved by the following semiconductor device and manufacturing method thereof, and have completed the present invention.
That is, a semiconductor device according to an aspect of the present invention includes a MIM capacitor element including a lower metal electrode, an upper metal electrode, and a capacitor insulating film positioned between the lower metal electrode and the upper metal electrode; A first interlayer insulating film formed above the MIM capacitive element; a second interlayer insulating film formed between the MIM capacitive element and the first interlayer insulating film; and above the first interlayer insulating film. The first interlayer insulating film is a silicon oxide film having a wet etch rate of 60 Å / min or more by a hydrofluoric acid aqueous solution, and the second interlayer insulating film is formed of the first interlayer insulating film. It is a film made of a material that absorbs moisture more easily than the material of the insulating film, and the hydrofluoric acid aqueous solution is a liquid in which 50% by mass hydrofluoric acid and pure water are mixed at a mass ratio of 1:99. .

本発明の一態様に係る半導体装置の製造方法は、下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置する容量絶縁膜と、を有するＭＩＭ容量素子を形成する工程と、前記ＭＩＭ容量素子の上方に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜の上方に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上方に電極パッドを形成する工程と、を備え、前記第１層間絶縁膜を形成する工程では、原料ガスにＴＥＯＳを用い、且つ前記原料ガスに印加するＲＦパワーが４２０Ｗ以下であるプラズマＣＶＤ法で前記第１層間絶縁膜を形成し、前記第２層間絶縁膜を形成する工程では、ＳＯＧ法で前記第２層間絶縁膜を形成することを特徴とする。   According to an aspect of the present invention, there is provided a method for manufacturing a semiconductor device including: a MIM capacitor element including a lower metal electrode, an upper metal electrode, and a capacitor insulating film positioned between the lower metal electrode and the upper metal electrode. A step of forming, a step of forming a second interlayer insulating film above the MIM capacitor element, a step of forming a first interlayer insulating film above the second interlayer insulating film, and a step of forming the first interlayer insulating film And forming a first interlayer insulating film using a plasma CVD method in which TEOS is used as a source gas and RF power applied to the source gas is 420 W or less. In the step of forming the first interlayer insulating film and forming the second interlayer insulating film, the second interlayer insulating film is formed by an SOG method.

本発明の一態様によれば、ＭＩＭ容量素子の容量値の変動を抑制できるようにした半導体装置及びその製造方法を提供することができる。   According to one embodiment of the present invention, it is possible to provide a semiconductor device and a method for manufacturing the same that can suppress fluctuations in the capacitance value of the MIM capacitor element.

本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。It is sectional drawing which shows the structural example of the semiconductor device 100 which concerns on embodiment of this invention. 半導体装置１００の製造方法を工程順に示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device 100 in the order of steps. 半導体装置１００の製造方法を工程順に示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device 100 in the order of steps. 半導体装置１００の製造方法を工程順に示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device 100 in the order of steps. 半導体装置１００の製造方法を工程順に示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device 100 in the order of steps. ウェットエッチレートとＲＦパワーとの関係を示す図である。It is a figure which shows the relationship between a wet etch rate and RF power. ＳＩＭＳによる１８Ｏ同位体の検出結果を示す図である。It is a figure which shows the detection result of 18O isotope by SIMS. 実施例と比較例とにおける、周波数変動率に対する度数分布を示す図である。It is a figure which shows the frequency distribution with respect to a frequency variation rate in an Example and a comparative example. 比較例に係る半導体装置２００の構成例を示す断面図である。It is sectional drawing which shows the structural example of the semiconductor device 200 which concerns on a comparative example. 吸湿のメカニズムを模式的に示す図である。It is a figure which shows the mechanism of moisture absorption typically.

以下、本発明の実施形態を図面を用いて説明する。ただし、以下に説明する各図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適宜省略する。また、本発明の実施形態は、本発明の技術的思想を具体化するための構成を例示するものであって、各部の材質、形状、構造、配置、寸法等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the same reference numerals are given to portions corresponding to each other in the drawings to be described below, and description of the overlapping portions will be omitted as appropriate. Further, the embodiment of the present invention exemplifies a configuration for embodying the technical idea of the present invention, and specifies the material, shape, structure, arrangement, dimensions, etc. of each part as follows. Not. The technical idea of the present invention can be variously modified within the technical scope defined by the claims described in the claims.

＜半導体装置＞
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、半導体基板１と、半導体基板１上に形成されたＭＩＭ容量素子１０と、ＭＩＭ容量素子１０の上方に形成された第１層間絶縁膜１１と、ＭＩＭ容量素子１０と第１層間絶縁膜１１との間に形成された第２層間絶縁膜２１と、第１層間絶縁膜１１の上方に形成された電極パッド５０と、を備える。また、この半導体装置１００は、ＭＩＭ容量素子１０と第２層間絶縁膜２１との間に形成された第３層間絶縁膜３１をさらに備える。 <Semiconductor device>
FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device 100 according to an embodiment of the present invention.
As shown in FIG. 1, the semiconductor device 100 includes a semiconductor substrate 1, an MIM capacitor element 10 formed on the semiconductor substrate 1, a first interlayer insulating film 11 formed above the MIM capacitor element 10, A second interlayer insulating film 21 formed between the MIM capacitor element 10 and the first interlayer insulating film 11 and an electrode pad 50 formed above the first interlayer insulating film 11 are provided. The semiconductor device 100 further includes a third interlayer insulating film 31 formed between the MIM capacitor element 10 and the second interlayer insulating film 21.

また、このＭＩＭ容量素子１０は、半導体基板１と第３層間絶縁膜３１との間に形成された第４層間絶縁膜４１と、第４層間絶縁膜４１上に形成された第１配線層５１と、第１層間絶縁膜１１上にそれぞれ形成された第２配線層５２及び第３配線層５３と、ＭＩＭ容量素子１０の上部金属電極１０１と第２配線層５２とを電気的に接続する第１プラグ電極７１と、ＭＩＭ容量素子１０の下部金属電極１０２と第３配線層５３とを電気的に接続する第２プラグ電極７２と、第１配線層５１と電極パッド５０とを電気的に接続する第３プラグ電極７３と、第１層間絶縁膜１１上に形成された第１保護膜８１と、第１保護膜８１上に形成された第２保護膜８２と、を備える。
なお、以下の説明では、半導体装置１００のうちのＭＩＭ容量素子１０が形成されている領域をＭＩＭ領域と称し、電極パッド５０が形成されている領域をＰＡＤ領域と称する。次に、半導体装置１００を構成する各部について、より具体的に説明する。 In addition, the MIM capacitor element 10 includes a fourth interlayer insulating film 41 formed between the semiconductor substrate 1 and the third interlayer insulating film 31, and a first wiring layer 51 formed on the fourth interlayer insulating film 41. The second wiring layer 52 and the third wiring layer 53 respectively formed on the first interlayer insulating film 11 and the upper metal electrode 101 of the MIM capacitor element 10 and the second wiring layer 52 are electrically connected. The first plug electrode 71, the second plug electrode 72 that electrically connects the lower metal electrode 102 of the MIM capacitor 10 and the third wiring layer 53, and the first wiring layer 51 and the electrode pad 50 are electrically connected. A third plug electrode 73, a first protective film 81 formed on the first interlayer insulating film 11, and a second protective film 82 formed on the first protective film 81.
In the following description, a region of the semiconductor device 100 where the MIM capacitive element 10 is formed is referred to as an MIM region, and a region where the electrode pad 50 is formed is referred to as a PAD region. Next, each part constituting the semiconductor device 100 will be described more specifically.

（１）半導体基板
半導体基板１は、例えば、単結晶のシリコン（Ｓｉ）基板である。また、半導体基板１は、酸化膜上にシリコン単結晶層を形成した構造のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板でもよい。図示しないが、この半導体基板１には、素子間を分離する素子分離層や、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタやバイポーラトランジスタ等の能動素子が形成されている。素子分離層としては、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成されたＬＯＣＯＳ層や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）層が挙げられる。 (1) Semiconductor substrate The semiconductor substrate 1 is, for example, a single crystal silicon (Si) substrate. The semiconductor substrate 1 may be an SOI (Silicon on Insulator) substrate having a structure in which a silicon single crystal layer is formed on an oxide film. Although not shown, the semiconductor substrate 1 is formed with an element isolation layer that isolates elements, and active elements such as MOS (Metal Oxide Semiconductor) transistors and bipolar transistors. Examples of the element isolation layer include a LOCOS layer formed by a LOCOS (Local Oxidation of Silicon) method and a STI (Shallow Trench Isolation) layer.

（２）第４層間絶縁膜
第４層間絶縁膜４１は、半導体基板１上に形成されている。第４層間絶縁膜４１は、例えばシリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（Ｓｉ３Ｎ４）、或いは、これらを積層した絶縁膜である。 (2) Fourth Interlayer Insulating Film The fourth interlayer insulating film 41 is formed on the semiconductor substrate 1. The fourth interlayer insulating film 41 is, for example, a silicon oxide film (SiO 2 ) or a silicon nitride film (Si 3 N 4 ), or an insulating film in which these are stacked.

（３）ＭＩＭ容量素子
ＭＩＭ容量素子１０は、ＭＩＭ領域の第４層間絶縁膜４１上に形成されている。ＭＩＭ容量素子１０は、第４層間絶縁膜４１上に形成された下部金属電極１０２と、下部金属電極１０２上に形成された容量絶縁膜１０３と、容量絶縁膜１０３上に形成された上部金属電極１０１と、を有する。下部金属電極１０２は、断面図の下側から上側に向かって（即ち、半導体基板１側から第２保護膜８２側に向かって）、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）／Ａｌ（アルミニウム）／Ｔｉ／ＴｉＮがこの順に積層された構造の導電膜である。容量絶縁膜１０３は、例えば、ＰＴＥＯＳ膜である。ＰＴＥＯＳ膜とは、ＴＥＯＳ（Ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）ソースを用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜されたシリコン酸化膜のことである。上部金属電極１０１は、例えばＴｉＮ膜である。 (3) MIM Capacitor Element The MIM capacitor element 10 is formed on the fourth interlayer insulating film 41 in the MIM region. The MIM capacitor 10 includes a lower metal electrode 102 formed on the fourth interlayer insulating film 41, a capacitor insulating film 103 formed on the lower metal electrode 102, and an upper metal electrode formed on the capacitor insulating film 103. 101. The lower metal electrode 102 is Ti (titanium) / TiN (titanium nitride) / Al (aluminum) from the lower side to the upper side of the cross-sectional view (that is, from the semiconductor substrate 1 side to the second protective film 82 side). This is a conductive film having a structure in which / Ti / TiN are laminated in this order. The capacitive insulating film 103 is, for example, a PTEOS film. The PTEOS film is a silicon oxide film formed by a plasma CVD (Chemical Vapor Deposition) method using a TEOS (Tetra ethyl orthosilicate) source. The upper metal electrode 101 is, for example, a TiN film.

（４）第１配線層
第１配線層５１は、ＰＡＤ領域の第４層間絶縁膜４１上に形成されている。第１配線層５１は、ＭＩＭ容量素子１０の下部金属電極１０２と同一工程で同時に形成することができる。第１配線層５１は、下部金属電極１０２と同様、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮがこの順に積層された構造の導電膜である。 (4) First Wiring Layer The first wiring layer 51 is formed on the fourth interlayer insulating film 41 in the PAD region. The first wiring layer 51 can be simultaneously formed in the same process as the lower metal electrode 102 of the MIM capacitor element 10. Similar to the lower metal electrode 102, the first wiring layer 51 is a conductive film having a structure in which Ti / TiN / Al / Ti / TiN are stacked in this order from the lower side to the upper side of the cross-sectional view.

（５）第３層間絶縁膜
第３層間絶縁膜３１は第４層間絶縁膜４１上に形成されており、ＭＩＭ容量素子１０及び第１配線層５１を覆っている。第３層間絶縁膜は、第１層間絶縁膜よりもフッ酸水溶液によるウェットエッチレート高いシリコン酸化膜である。すなわち、第１、第３層間絶縁膜１１、３１はそれぞれシリコン酸化膜であり、第３層間絶縁膜３１のフッ酸水溶液によるウェットエッチレートは、第１層間絶縁膜１１の該フッ酸水溶液によるウェットエッチレートよりも高くなっている。第３層間絶縁膜３１は例えばＰＴＥＯＳ膜である。第３層間絶縁膜３１の厚さは、例えば０．３μｍ以上０．６μｍ以下である。 (5) Third Interlayer Insulating Film The third interlayer insulating film 31 is formed on the fourth interlayer insulating film 41 and covers the MIM capacitor element 10 and the first wiring layer 51. The third interlayer insulating film is a silicon oxide film having a higher wet etch rate with a hydrofluoric acid aqueous solution than the first interlayer insulating film. That is, the first and third interlayer insulating films 11 and 31 are each a silicon oxide film, and the wet etch rate of the third interlayer insulating film 31 with the hydrofluoric acid aqueous solution is the wet etch rate of the first interlayer insulating film 11 with the hydrofluoric acid aqueous solution. It is higher than the etch rate. The third interlayer insulating film 31 is, for example, a PTEOS film. The thickness of the third interlayer insulating film 31 is not less than 0.3 μm and not more than 0.6 μm, for example.

（６）第２層間絶縁膜
第２層間絶縁膜２１は第３層間絶縁膜３１上に形成されている。第２層間絶縁膜２１は、第１層間絶縁膜１１の材質よりも水分を吸収しやすい（すなわち、吸湿しやすい）材質の膜であり、例えば第１層間絶縁膜１１よりも水分を１０倍以上吸収しやすい材質の膜である。第２層間絶縁膜２１は、例えばＳＯＧ膜である。ＳＯＧ膜とは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法で形成されたシリコン酸化膜のことであり、塗布酸化膜とも呼ばれる。第２層間絶縁膜２１の厚さは、例えば０．２μｍ０．６μｍ以下である。
なお、水分の吸収し易さの定量的指標は、後述する実施例の＜水分吸収のし易さ＞の欄で説明する。 (6) Second Interlayer Insulating Film The second interlayer insulating film 21 is formed on the third interlayer insulating film 31. The second interlayer insulating film 21 is a film that absorbs moisture more easily than the material of the first interlayer insulating film 11 (ie, absorbs moisture). For example, the second interlayer insulating film 21 absorbs moisture 10 times or more than the first interlayer insulating film 11. It is a film made of a material that is easy to absorb. The second interlayer insulating film 21 is an SOG film, for example. The SOG film is a silicon oxide film formed by an SOG (Spin On Glass) method, and is also called a coating oxide film. The thickness of the second interlayer insulating film 21 is, for example, 0.2 μm or 0.6 μm or less.
In addition, the quantitative index of the ease of water absorption will be described in the column of <Ease of water absorption> in Examples described later.

（７）第１層間絶縁膜
第１層間絶縁膜１１は、第２層間絶縁膜２１上に形成されている。第１層間絶縁膜１１は、フッ酸水溶液（５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体）によるウェットエッチレートが６０Å／ｍｉｎ以上のシリコン酸化膜である。また、第１層間絶縁膜１１の上記フッ酸水溶液によるウェットエッチレートは、例えば７０Å／ｍｉｎ以下である。第１層間絶縁膜１１は、例えばＰＴＥＯＳ膜である。第１層間絶縁膜１１の厚さは、例えば０．３μｍ０．６μｍ以下である。 (7) First Interlayer Insulating Film The first interlayer insulating film 11 is formed on the second interlayer insulating film 21. The first interlayer insulating film 11 is a silicon oxide film having a wet etch rate of 60 Å / min or more by a hydrofluoric acid aqueous solution (a liquid in which 50 mass% hydrofluoric acid and pure water are mixed at a mass ratio of 1:99). Further, the wet etch rate of the first interlayer insulating film 11 by the hydrofluoric acid aqueous solution is, for example, 70 Å / min or less. The first interlayer insulating film 11 is, for example, a PTEOS film. The thickness of the first interlayer insulating film 11 is, for example, 0.3 μm to 0.6 μm or less.

なお、第１層間絶縁膜１１のウェットエッチレートは、原料ガスにＴＥＯＳを用いたプラズマＣＶＤ法で第１層間絶縁膜１１を成膜する際に、原料ガスに印加するＲＦパワーを４２０Ｗ以下に設定することで、６０Å／ｍｉｎ以上とすることができる。また、このＲＦパワーは、例えば３００Ｗ以上である。ＲＦはプラズマの発生に用いる高周波であり、その周波数は例えば４３０ｋＨｚである。
なお、ＲＦパワーとウェットエッチングレートとの関係については、後述する実施例の＜ウェットエッチレートの調整方法＞の欄で説明する。 The wet etch rate of the first interlayer insulating film 11 is set such that the RF power applied to the source gas is 420 W or less when the first interlayer insulating film 11 is formed by plasma CVD using TEOS as the source gas. By doing so, it can be set to 60 Å / min or more. Moreover, this RF power is 300 W or more, for example. RF is a high frequency used for generating plasma, and the frequency is, for example, 430 kHz.
The relationship between the RF power and the wet etching rate will be described in the section <Method for adjusting wet etching rate> in the embodiment described later.

（８）第１〜第３プラグ電極
第１プラグ電極７１は、ＭＩＭ容量素子１０の上部金属電極１０１上に形成されており、ＭＩＭ領域の第１〜第３層間絶縁膜１１〜３１を厚さ方向に貫いている。第１プラグ電極７１の下端部は上部金属電極１０１の上面側に接合しており、第１プラグ電極７１の上端部は第１配線層５１の下面側に接合している。
第２プラグ電極７２は、ＭＩＭ容量素子１０の下部金属電極１０２上に形成されており、ＭＩＭ領域の第１〜第３層間絶縁膜１１〜３１を厚さ方向に貫いている。第２プラグ電極７２の下端部は下部金属電極１０２の上面側に接合しており、第２プラグ電極７２の上端部は第１配線層５１の下面側に接合している。 (8) First to Third Plug Electrodes The first plug electrode 71 is formed on the upper metal electrode 101 of the MIM capacitor 10, and the first to third interlayer insulating films 11 to 31 in the MIM region are made thick. It penetrates in the direction. The lower end portion of the first plug electrode 71 is bonded to the upper surface side of the upper metal electrode 101, and the upper end portion of the first plug electrode 71 is bonded to the lower surface side of the first wiring layer 51.
The second plug electrode 72 is formed on the lower metal electrode 102 of the MIM capacitor element 10, and penetrates the first to third interlayer insulating films 11 to 31 in the MIM region in the thickness direction. The lower end portion of the second plug electrode 72 is bonded to the upper surface side of the lower metal electrode 102, and the upper end portion of the second plug electrode 72 is bonded to the lower surface side of the first wiring layer 51.

第３プラグ電極７３は、第１配線層５１上に形成されており、ＰＡＤ領域の第１〜第３層間絶縁膜１１〜３１を厚さ方向に貫いている。第３プラグ電極７３の下端部は第１配線層５１の上面側に接合しており、第３プラグ電極７３の上端部は電極パッド５０の下面側に接合している。
第１〜第３プラグ電極７１〜７３は、例えば、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ｗ（タングステン）がこの順に積層された構造の導電膜である。Ｗは配線本体であり、Ｔｉは下地との密着性とオーミック性を確保するための膜であり、ＴｉＮは金属材料の拡散や相互反応を防止するための膜である。 The third plug electrode 73 is formed on the first wiring layer 51 and penetrates the first to third interlayer insulating films 11 to 31 in the PAD region in the thickness direction. The lower end portion of the third plug electrode 73 is bonded to the upper surface side of the first wiring layer 51, and the upper end portion of the third plug electrode 73 is bonded to the lower surface side of the electrode pad 50.
The first to third plug electrodes 71 to 73 are, for example, conductive films having a structure in which Ti / TiN / W (tungsten) is stacked in this order from the lower side to the upper side of the cross-sectional view. W is a wiring main body, Ti is a film for ensuring adhesion and ohmic properties with the base, and TiN is a film for preventing diffusion and interaction of metal materials.

（９）電極パッド
電極パッド５０は、ＰＡＤ領域の第１層間絶縁膜１１上に形成されている。電極パッド５０は、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮがこの順に積層された構造の導電膜である。電極パッド５０の厚さは、例えば０．４μｍ以上１μｍ以下である。 (9) Electrode Pad The electrode pad 50 is formed on the first interlayer insulating film 11 in the PAD region. The electrode pad 50 is a conductive film having a structure in which Ti / TiN / Al / TiN are laminated in this order from the lower side to the upper side of the cross-sectional view. The thickness of the electrode pad 50 is, for example, not less than 0.4 μm and not more than 1 μm.

（１０）第２、第３配線層
第２配線層５２及び第３配線層５３は、ＭＩＭ領域の第１層間絶縁膜１１上にそれぞれ形成されている。第２配線層５２及び第３配線層５３は、電極パッド５０と同一工程で同時に形成することができる。第２配線層５２及び第３配線層５３は、例えば電極パッド５０と同様、断面図の下側から上側に向かって、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮがこの順に積層された構造の導電膜である。 (10) Second and third wiring layers The second wiring layer 52 and the third wiring layer 53 are respectively formed on the first interlayer insulating film 11 in the MIM region. The second wiring layer 52 and the third wiring layer 53 can be formed simultaneously in the same process as the electrode pad 50. The second wiring layer 52 and the third wiring layer 53 are conductive films having a structure in which Ti / TiN / Al / TiN are stacked in this order from the lower side to the upper side of the cross-sectional view, for example, like the electrode pad 50. .

（１１）第１、第２保護膜
第１保護膜８１は、第１層間絶縁膜１１上に形成されており、第１配線層５１を覆っている。また、第２保護膜８２は、第１保護膜８１上に形成されている。第１保護膜８１及び第２保護膜８２は、パシベーション膜とも呼ばれる。第１保護膜８１は、例えばＰＴＥＯＳ膜である。また、第２保護膜８２は、例えばプラズマＣＶＤ法で形成されたシリコン窒化膜である。第１保護膜８１及び第２保護膜８２には、開口部８３が設けられている。この開口部８３下から電極パッド５０の上面が露出している。 (11) First and Second Protective Films The first protective film 81 is formed on the first interlayer insulating film 11 and covers the first wiring layer 51. The second protective film 82 is formed on the first protective film 81. The first protective film 81 and the second protective film 82 are also called passivation films. The first protective film 81 is, for example, a PTEOS film. The second protective film 82 is a silicon nitride film formed by, for example, a plasma CVD method. An opening 83 is provided in the first protective film 81 and the second protective film 82. The upper surface of the electrode pad 50 is exposed from below the opening 83.

＜半導体装置の製造方法＞
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図５（ｂ）は、本発明の実施形態に係る半導体装置１００の製造方法を工程順に示す断面図である。
図２（ａ）に示すように、まずは始めに、半導体基板１を用意する。次に、図示しないが、この半導体基板１の素子分離層を形成する。そして、素子分離層で周囲から素子分離された複数の領域に、ＭＯＳトランジスタやバイポーラトランジスタ等の能動素子を形成する。 <Method for Manufacturing Semiconductor Device>
Next, a method for manufacturing the semiconductor device 100 shown in FIG. 1 will be described.
FIG. 2A to FIG. 5B are cross-sectional views showing the method of manufacturing the semiconductor device 100 according to the embodiment of the present invention in the order of steps.
As shown in FIG. 2A, first, a semiconductor substrate 1 is prepared. Next, although not shown, an element isolation layer of the semiconductor substrate 1 is formed. Then, active elements such as MOS transistors and bipolar transistors are formed in a plurality of regions separated from the surroundings by the element isolation layer.

次に、図２（ｂ）に示すように、半導体基板１上に第４層間絶縁膜４１を形成して、図示しない素子分離層や能動素子を覆う。第４層間絶縁膜４１の形成は、例えばＣＶＤ法で行う。そして、第４層間絶縁膜４１の表面を平坦化する。平坦化は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）で行う。その後、図示しないが、第４層間絶縁膜４１に開口部を形成し、この開口部内にプラグ電極等を形成する。この図示しないプラグ電極は、能動素子の電極部等に接続する。
次に、図２（ｃ）に示すように、第４層間絶縁膜４１上に下部金属膜１１０を形成する。ここでは、下部金属膜１１０として、例えばＴｉ、ＴｉＮ、Ａｌ、Ｔｉ、ＴｉＮをこの順に積層する。下部金属膜１１０の形成は、例えばスパッタ法で行う。 Next, as shown in FIG. 2B, a fourth interlayer insulating film 41 is formed on the semiconductor substrate 1 to cover an element isolation layer and active elements not shown. The formation of the fourth interlayer insulating film 41 is performed by, for example, a CVD method. Then, the surface of the fourth interlayer insulating film 41 is planarized. The planarization is performed by, for example, CMP (Chemical Mechanical Polish). Thereafter, although not shown, an opening is formed in the fourth interlayer insulating film 41, and a plug electrode or the like is formed in the opening. The plug electrode (not shown) is connected to the electrode portion of the active element.
Next, as shown in FIG. 2C, a lower metal film 110 is formed on the fourth interlayer insulating film 41. Here, as the lower metal film 110, for example, Ti, TiN, Al, Ti, and TiN are stacked in this order. The lower metal film 110 is formed by sputtering, for example.

次に、図２（ｄ）に示すように、下部金属膜１１０上に絶縁膜１２０を形成する。絶縁膜１２０の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。続いて、図３（ａ）に示すように、絶縁膜１２０上に上部金属膜１３０を形成する。ここでは、上部金属膜１３０として、例えばＴｉＮ膜を形成する。上部金属膜１３０の形成は、例えばスパッタ法で行う。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、上部金属膜１３０及び絶縁膜１２０をパターニングする。これにより、図３（ｂ）に示すように、上部金属膜から上部金属電極１０１を形成し、絶縁膜から容量絶縁膜１０３を形成する。上部金属電極１０１及び容量絶縁膜１０３を形成した後、レジストパターン（図示せず）を除去する。 Next, as shown in FIG. 2D, an insulating film 120 is formed on the lower metal film 110. The insulating film 120 is formed by, for example, a plasma CVD method using a TEOS source. Subsequently, as shown in FIG. 3A, an upper metal film 130 is formed on the insulating film 120. Here, for example, a TiN film is formed as the upper metal film 130. The upper metal film 130 is formed by sputtering, for example.
Next, the upper metal film 130 and the insulating film 120 are patterned using a photolithography technique and an etching technique. Thus, as shown in FIG. 3B, the upper metal electrode 101 is formed from the upper metal film, and the capacitive insulating film 103 is formed from the insulating film. After the upper metal electrode 101 and the capacitor insulating film 103 are formed, the resist pattern (not shown) is removed.

次に、図３（ｃ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、上部金属電極１０１及び容量絶縁膜１０３から露出している下部金属膜１１０をパターニングする。これにより、下部金属膜１１０から下部金属電極１０２と第１配線層５１とを形成する。以上の工程を経て、ＭＩＭ容量素子１０が完成する。
次に、図３（ｄ）に示すように、第４層間絶縁膜４１上に第３層間絶縁膜３１を形成してＭＩＭ容量素子１０と第１配線層５１とを覆う。第３層間絶縁膜３１の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。 Next, as shown in FIG. 3C, the lower metal film 110 exposed from the upper metal electrode 101 and the capacitor insulating film 103 is patterned by using a photolithography technique and an etching technique. Thereby, the lower metal electrode 102 and the first wiring layer 51 are formed from the lower metal film 110. Through the above steps, the MIM capacitor element 10 is completed.
Next, as shown in FIG. 3D, a third interlayer insulating film 31 is formed on the fourth interlayer insulating film 41 to cover the MIM capacitor element 10 and the first wiring layer 51. The formation of the third interlayer insulating film 31 is performed, for example, by a plasma CVD method using a TEOS source.

次に、図４（ａ）に示すように、第３層間絶縁膜３１上に第２層間絶縁膜２１を形成する。第２層間絶縁膜２１の形成は、例えばＳＯＧ法で行う。ＳＯＧ法は、ＳｉＯ２を溶媒に溶かした液体を半導体基板１の上面全体に回転塗布し、熱処理で溶媒を蒸発させることにより、半導体基板１の上面全体に平坦なＳｉＯ２膜を形成する方法である。
次に、図４（ｂ）に示すように、第２層間絶縁膜２１上に第１層間絶縁膜１１を形成する。第１層間絶縁膜１１の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。上述したように、第１層間絶縁膜１１を成膜する際に原料ガスに印加するＲＦパワーは、例えば３００Ｗ以上、４２０Ｗ以下に設定する。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、第１層間絶縁膜１１と、第２層間絶縁膜２１と、第３層間絶縁膜３１とをそれぞれ部分的に除去する。これにより、容量素子の上部金属電極１０１上と、容量素子の下部金属電極１０２上と、第１配線層５１上とにそれぞれビアホール（接続孔）を形成する。 Next, as shown in FIG. 4A, the second interlayer insulating film 21 is formed on the third interlayer insulating film 31. The formation of the second interlayer insulating film 21 is performed by, for example, the SOG method. The SOG method is a method of forming a flat SiO 2 film on the entire upper surface of the semiconductor substrate 1 by spin-coating a liquid obtained by dissolving SiO 2 in a solvent over the entire upper surface of the semiconductor substrate 1 and evaporating the solvent by heat treatment. is there.
Next, as shown in FIG. 4B, the first interlayer insulating film 11 is formed on the second interlayer insulating film 21. The formation of the first interlayer insulating film 11 is performed by, for example, a plasma CVD method using a TEOS source. As described above, the RF power applied to the source gas when forming the first interlayer insulating film 11 is set to 300 W or more and 420 W or less, for example.
Next, the first interlayer insulating film 11, the second interlayer insulating film 21, and the third interlayer insulating film 31 are partially removed using a photolithography technique and an etching technique. Thus, via holes (connection holes) are formed on the upper metal electrode 101 of the capacitive element, the lower metal electrode 102 of the capacitive element, and the first wiring layer 51, respectively.

次に、図４（ｃ）に示すように、各ビアホール内に第１〜第３プラグ電極７１〜７３をそれぞれ形成する。第１〜第３プラグ電極７１〜７３は、例えば、第１層間絶縁膜１１上に金属膜をスパッタ法で形成し、形成した金属膜をＣＭＰで平坦化して、各ビアホール内に金属膜を残し、それ以外の領域上から金属膜を除去することにより形成する。
次に、第１層間絶縁膜１１上に導電膜を形成する。導電膜として、例えばＴｉ、ＴｉＮ、Ａｌ、ＴｉＮをこの順に積層する。導電膜の形成は、例えばスパッタ法で行う。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて導電膜をパターニングする。これにより、図５（ａ）に示すように、最上層配線である第２配線層５２及び第３配線層５３と、電極パッド５０とを形成する。 Next, as shown in FIG. 4C, first to third plug electrodes 71 to 73 are formed in the respective via holes. The first to third plug electrodes 71 to 73 are formed by, for example, forming a metal film on the first interlayer insulating film 11 by sputtering, planarizing the formed metal film by CMP, and leaving the metal film in each via hole. The metal film is removed from the other region.
Next, a conductive film is formed on the first interlayer insulating film 11. For example, Ti, TiN, Al, and TiN are stacked in this order as the conductive film. For example, the conductive film is formed by sputtering. Then, the conductive film is patterned using a photolithography technique and a dry etching technique. Thereby, as shown in FIG. 5A, the second wiring layer 52 and the third wiring layer 53, which are the uppermost wiring layers, and the electrode pads 50 are formed.

次に、図５（ｂ）に示すように、第１層間絶縁膜１１上に第１保護膜８１を形成する。第１保護膜８１の形成は、例えばＴＥＯＳソースを用いたプラズマＣＶＤ法で行う。次に、第１保護膜８１上に第２保護膜８２を形成する。第２保護膜８２の形成は、例えばプラズマＣＶＤ法で行う。
その後、フォトリソグラフィ技術及びエッチング技術を用いて、第２保護膜８２と第１保護膜８１とをそれぞれ部分的に除去する。これにより、電極パッド５０上に開口部を形成する。以上の工程を経て、図１に示した半導体装置１００が完成する。 Next, as shown in FIG. 5B, a first protective film 81 is formed on the first interlayer insulating film 11. The first protective film 81 is formed by a plasma CVD method using a TEOS source, for example. Next, a second protective film 82 is formed on the first protective film 81. The formation of the second protective film 82 is performed by, for example, a plasma CVD method.
Thereafter, the second protective film 82 and the first protective film 81 are partially removed using a photolithography technique and an etching technique. Thereby, an opening is formed on the electrode pad 50. Through the above steps, the semiconductor device 100 shown in FIG. 1 is completed.

＜実施形態の効果＞
本発明の実施形態によれば、第１層間絶縁膜１１はフッ酸水溶液によるウェットエッチレートが６０Å／ｍｉｎ以上のシリコン酸化膜（例えば、ＰＴＥＯＳ膜）である。この第１層間絶縁膜１１は、後述の比較例で示す第１層間絶縁膜２１１と比べて、膜質が疎で、柔らかい材質の膜である。このため、プローブ針を電極パッド５０に押し当てた際に、プローブ針からの押圧力を電極パッド５０下の第１層間絶縁膜１１で緩和、吸収することが容易となり、第１層間絶縁膜１１にクラックが生じることを抑制することができる。 <Effect of embodiment>
According to the embodiment of the present invention, the first interlayer insulating film 11 is a silicon oxide film (for example, a PTEOS film) having a wet etch rate of 60 Å / min or more by a hydrofluoric acid aqueous solution. The first interlayer insulating film 11 is a soft material film having a sparse film quality as compared with a first interlayer insulating film 211 shown in a comparative example described later. Therefore, when the probe needle is pressed against the electrode pad 50, the pressing force from the probe needle can be easily relaxed and absorbed by the first interlayer insulating film 11 under the electrode pad 50, and the first interlayer insulating film 11 It is possible to suppress cracks from occurring.

第２層間絶縁膜２１は、第１層間絶縁膜１１の下方に位置し、第１層間絶縁膜１１よりも水分を吸収しやすい材質の膜（例えば、ＳＯＧ膜）である。第１層間絶縁膜１１にはクラックが生じにくいため、このクラックを通って第２層間絶縁膜２１に水分が吸収されることを防ぐことができる。これにより、第２層間絶縁膜２１と第３層間絶縁膜３１との含有水分量の差と拡散係数に応じて、第２層間絶縁膜２１から第３層間絶縁膜３１に水分が拡散することを防ぐことができ、第３層間絶縁膜３１の含有水分量が上昇することを防ぐことができる。その結果、第３層間絶縁膜３１からＭＩＭ容量素子１０に水分が拡散することを防ぐことができるので、ＭＩＭ容量素子１０の容量値の変動を抑制することができる。
したがって、本発明の実施形態によれば、ＭＩＭ容量素子１０の容量値の変動を抑制できるようにした半導体装置１００及びその製造方法を提供することができる。 The second interlayer insulating film 21 is a film (for example, an SOG film) that is located below the first interlayer insulating film 11 and more easily absorbs moisture than the first interlayer insulating film 11. Since cracks are unlikely to occur in the first interlayer insulating film 11, it is possible to prevent moisture from being absorbed by the second interlayer insulating film 21 through the cracks. Thus, moisture is diffused from the second interlayer insulating film 21 to the third interlayer insulating film 31 according to the difference in moisture content between the second interlayer insulating film 21 and the third interlayer insulating film 31 and the diffusion coefficient. It is possible to prevent the moisture content of the third interlayer insulating film 31 from increasing. As a result, it is possible to prevent moisture from diffusing from the third interlayer insulating film 31 to the MIM capacitor element 10, so that fluctuations in the capacitance value of the MIM capacitor element 10 can be suppressed.
Therefore, according to the embodiment of the present invention, it is possible to provide the semiconductor device 100 and the method for manufacturing the semiconductor device 100 that can suppress the fluctuation of the capacitance value of the MIM capacitor element 10.

以下、本発明の実施例と、比較例とについてそれぞれ説明する。
＜実施例＞
図１に示した半導体装置１００を製造した。その際、第１層間絶縁膜１１は、ＴＥＯＳソースを用いたプラズマＣＶＤ法で成膜した。プラズマＣＶＤ法による第１層間絶縁膜１１の成膜条件は、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４００Ｗである。また、第３層間絶縁膜３１は、ＴＥＯＳソースを用いたプラズマＣＶＤ法で成膜した。プラズマＣＶＤ法による第３層間絶縁膜３１の成膜条件は、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４６０Ｗである。これにより、第１層間絶縁膜１１は第３層間絶縁膜３１と比較して疎な膜質となった。 Examples of the present invention and comparative examples will be described below.
<Example>
The semiconductor device 100 shown in FIG. 1 was manufactured. At that time, the first interlayer insulating film 11 was formed by a plasma CVD method using a TEOS source. The deposition conditions for the first interlayer insulating film 11 by plasma CVD are a TEOS flow rate of 150 sccm, a temperature of 410 ° C., and an RF power of 400 W. The third interlayer insulating film 31 was formed by a plasma CVD method using a TEOS source. The film formation conditions of the third interlayer insulating film 31 by the plasma CVD method are a TEOS flow rate of 150 sccm, a temperature of 410 ° C., and an RF power of 460 W. As a result, the first interlayer insulating film 11 has a sparse film quality as compared with the third interlayer insulating film 31.

＜比較例＞
図９は、比較例に係る半導体装置２００の構成例を示す断面図である。比較例では、第１層間絶縁膜２１１を実施例の第３層間絶縁膜３１と同一の条件で成膜した。すなわち、第１層間絶縁膜２１１は、ＴＥＯＳソースを用いたプラズマＣＶＤ法で成膜したが、その成膜条件は、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４６０Ｗである。これ以外の製造条件は、実施例と同じである。比較例では、第１層間絶縁膜２１１と第３層間絶縁膜３１の両方が、比較的密な膜質となった。 <Comparative example>
FIG. 9 is a cross-sectional view illustrating a configuration example of a semiconductor device 200 according to a comparative example. In the comparative example, the first interlayer insulating film 211 was formed under the same conditions as the third interlayer insulating film 31 of the example. That is, the first interlayer insulating film 211 is formed by a plasma CVD method using a TEOS source. The film forming conditions are a TEOS flow rate of 150 sccm, a temperature of 410 ° C., and an RF power of 460 W. Other manufacturing conditions are the same as in the examples. In the comparative example, both the first interlayer insulating film 211 and the third interlayer insulating film 31 have a relatively dense film quality.

＜ウェットエッチレートの調整方法＞
第１層間絶縁膜のウェットエッチレートは、ＴＥＯＳソースを用いたプラズマＣＶＤ法で第１層間絶縁膜を成膜する際のＲＦパワーを制御することで、所望の値に調整することができる。この点について、本発明者が行った実験とその結果を以下に示す。
実施例では、第１層間絶縁膜１１を形成する際に、同一チャンバ内に第１のダミーウェハを配置した。そして、第１層間絶縁膜１１を成膜するのと同時に、第１のダミーウェハ上に絶縁膜を成膜した。つまり、ＴＥＯＳソースを用いたプラズマＣＶＤ法で、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４００Ｗの条件で、第１のダミーウェハ上に絶縁膜を形成した。この絶縁膜は、第１層間絶縁膜１１と同一チャンバ内で同時に形成されたため、第１層間絶縁膜１１と同様、比較的疎な膜に形成された。 <Method of adjusting wet etch rate>
The wet etch rate of the first interlayer insulating film can be adjusted to a desired value by controlling the RF power when the first interlayer insulating film is formed by plasma CVD using a TEOS source. About this point, the experiment which this inventor performed and the result are shown below.
In the embodiment, when the first interlayer insulating film 11 is formed, the first dummy wafer is disposed in the same chamber. At the same time as forming the first interlayer insulating film 11, an insulating film was formed on the first dummy wafer. That is, an insulating film was formed on the first dummy wafer by plasma CVD using a TEOS source under conditions of a TEOS flow rate of 150 sccm, a temperature of 410 ° C., and an RF power of 400 W. Since this insulating film was simultaneously formed in the same chamber as the first interlayer insulating film 11, like the first interlayer insulating film 11, it was formed in a relatively sparse film.

また、比較例でも、第１層間絶縁膜２１１を形成する際に、同一チャンバ内に第２のダミーウェハを配置した。そして、第１層間絶縁膜２１１を成膜するのと同時に、第２のダミーウェハ上に第１層間絶縁膜２１１と同一膜種の絶縁膜を成膜した。つまり、ＴＥＯＳソースを用いたプラズマＣＶＤ法で、ＴＥＯＳ流量１５０ｓｃｃｍ、温度４１０℃、ＲＦパワー４６０Ｗの条件で、第２のダミーウェハ上に絶縁膜を形成した。この絶縁膜は、第１層間絶縁膜２１１と同一チャンバ内で同時に形成されたため、第１層間絶縁膜２１１と同様、比較的密な膜に形成された。   Also in the comparative example, the second dummy wafer was placed in the same chamber when the first interlayer insulating film 211 was formed. Simultaneously with the formation of the first interlayer insulating film 211, an insulating film of the same film type as the first interlayer insulating film 211 was formed on the second dummy wafer. That is, an insulating film was formed on the second dummy wafer by plasma CVD using a TEOS source under conditions of a TEOS flow rate of 150 sccm, a temperature of 410 ° C., and an RF power of 460 W. Since this insulating film was formed simultaneously with the first interlayer insulating film 211 in the same chamber, it was formed into a relatively dense film like the first interlayer insulating film 211.

次に、第１のダミーウェハ上に形成された絶縁膜（実施例、膜質：比較的疎）と、第２のダミーウェハ上に形成された絶縁膜（比較例、膜質：比較的密）とにそれぞれウェットエッチを施して、各絶縁膜のウェットエッチレート（１分当たりの削れ量）を算出した。なお、ウェットエッチの条件は、エッチャントに１：９９ＢＨＦ（５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体）を使用し、ウェットエッチの所要時間を２４０秒とした。
各絶縁膜のウェットエッチレートは、以下の通りであった。
・絶縁膜（実施例、膜質：比較的疎）のウェットエッチレート…６１．４Å／ｍｉｎ
・絶縁膜（比較例、膜質：比較的密）のウェットエッチレート…５６．６Å／ｍｉｎ
上記の結果に基づき、ウェットエッチレートとＲＦパワーとの関係を示すグラフ（図６）を作成した。 Next, an insulating film (Example, film quality: relatively sparse) formed on the first dummy wafer and an insulating film (Comparative example, film quality: relatively dense) formed on the second dummy wafer, respectively. Wet etching was performed, and the wet etching rate (the amount of shaving per minute) of each insulating film was calculated. The wet etch conditions were 1:99 BHF (liquid in which 50% by mass hydrofluoric acid and pure water were mixed at a mass ratio of 1:99) as an etchant, and the wet etch time was 240 seconds.
The wet etch rate of each insulating film was as follows.
-Wet etch rate of insulating film (Example, film quality: relatively sparse) ... 61.4 Å / min
-Wet etch rate of insulating film (comparative example, film quality: relatively dense) ... 56.6 mm / min
Based on the above results, a graph (FIG. 6) showing the relationship between the wet etch rate and the RF power was created.

図６に示すように、プラズマＣＶＤにおけるＲＦパワーを高くすると、絶縁膜のウェットエッチレートが低くなることが分かる。以上から、プラズマＣＶＤ法で絶縁膜を形成する際に、ＲＦパワーを制御することによって、絶縁膜のウェットエッチレートを所望の値に近づけることができる、ということがわかった。
例えば、第１層間絶縁膜１１を形成する際にＲＦパワーを４２０Ｗ以下にすることで、第１層間絶縁膜１１の１：９９ＢＨＦによるウェットエッチレートを６０Å／ｍｉｎ以上にすることができる、ということがわかった。 As shown in FIG. 6, it is understood that when the RF power in plasma CVD is increased, the wet etch rate of the insulating film is decreased. From the above, it has been found that when the insulating film is formed by the plasma CVD method, the wet etching rate of the insulating film can be brought close to a desired value by controlling the RF power.
For example, when the first interlayer insulating film 11 is formed, by setting the RF power to 420 W or less, the wet etching rate by 1:99 BHF of the first interlayer insulating film 11 can be made 60 Å / min or more. I understood.

なお、実施例で採り得る第１層間絶縁膜１１の成膜条件とそのウェットエッチレート（Ｗ.E.R）、及び、比較例で採り得る第１層間絶縁膜２１１の成膜条件とそのウェットエッチレート（Ｗ.E.R）は、下記表１の通りである。   The film formation conditions and wet etch rate (W.ER) of the first interlayer insulating film 11 that can be used in the embodiment, and the film formation conditions and wet etch rate of the first interlayer insulating film 211 that can be used in the comparative example. (W.ER) is as shown in Table 1 below.

Figure 2017079294
Figure 2017079294

＜水分吸収のし易さ＞
本発明者は、第１層間絶縁膜１１として例示したＰＴＥＯＳ膜と、第２層間絶縁膜２１として例示したＳＯＧ膜と、第３層間絶縁膜３１として例示したＰＴＥＯＳ膜とについて、各々の水分吸収のし易さを調べる実験を行った。以下に、その実験方法と結果を示す。
この実験では、第１〜第３層間絶縁膜１１〜３１の積層構造を、あえて吸湿可能な隙間のある状態にして１８Ｏ同位体水を吸湿させた（湿度８５％，９０℃に１０００時間放置）。その後、この積層構造における１８Ｏ同位体の存在量をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で検出した。
図７は、ＳＩＭＳによる１８Ｏ同位体の検出結果を示す図である。図７から明らかに、外部から吸収した水分（１８Ｏ同位体水）がＳＯＧ膜中に選択的に貯蔵されていることが分かる。ＳＯＧ膜における１８Ｏ同位体の検出濃度は、ＰＥＴＥＯＳ膜における１８Ｏ同位体の検出濃度の１０倍以上であった。
以上の結果から、ＰＴＥＯＳ膜に比べて、ＳＯＧ膜は水分を吸収し易いことが確認された。 <Ease of moisture absorption>
The inventor of the present invention uses the PTEOS film exemplified as the first interlayer insulating film 11, the SOG film exemplified as the second interlayer insulating film 21, and the PTEOS film exemplified as the third interlayer insulating film 31. An experiment was conducted to investigate the ease of doing this. The experimental method and results are shown below.
In this experiment, the laminated structure of the first to third interlayer insulating films 11 to 31 was intentionally absorbed with 18O isotope water with a gap capable of absorbing moisture (left at 90 ° C. for 1000 hours at a humidity of 85%). . Then, the abundance of 18O isotopes in this stacked structure was detected by SIMS (Secondary Ion Mass Spectrometry).
FIG. 7 is a diagram showing the detection result of 18O isotope by SIMS. FIG. 7 clearly shows that moisture (18O isotope water) absorbed from the outside is selectively stored in the SOG film. The detected concentration of 18O isotope in the SOG film was 10 times or more the detected concentration of 18O isotope in the PETEOS film.
From the above results, it was confirmed that the SOG film easily absorbs moisture compared to the PTEOS film.

＜容量値の変動＞
本発明者は、第１層間絶縁膜にクラックが入り、ＭＩＭ容量素子が吸湿する程度を、ＭＩＭ容量素子と１対１で対応するチップ（すなわち、１個のＭＩＭ容量素子を備える１個のチップ）の周波数特性としてモニタする実験を行った。チップとは、ウェハをダイシングすることにより個片化された、チップ状の半導体装置のことである。実験の結果を先に述べると、ＭＩＭ容量素子が吸湿するとＭＩＭ容量素子の容量値が上昇し、チップの周波数は低下する、ということが確認された。以下に、その実験方法と結果を示す。 <Changes in capacitance value>
The inventor has a chip that has a one-to-one correspondence with the MIM capacitor element (that is, one chip having one MIM capacitor element) to the extent that the first interlayer insulating film cracks and the MIM capacitor element absorbs moisture. ) Was monitored as frequency characteristics. A chip is a chip-like semiconductor device that is separated into pieces by dicing a wafer. As a result of the experiment, it was confirmed that when the MIM capacitor element absorbs moisture, the capacitance value of the MIM capacitor element increases and the frequency of the chip decreases. The experimental method and results are shown below.

まず、実施例に係る第１のウェハと、比較例に係る第２のウェハとをそれぞれ１枚ずつ用意した。第１のウェハには、上記実施例に係る半導体装置１００（図１参照）を搭載したチップが４０００個形成されている。第２のウェハには、上記比較例に係る半導体装置２００（図９参照）を搭載したチップが４０００個形成されている。
次に、第１のウェハに形成された全チップ（４０００個のチップ）の周波数特性を初期値として測定した。ここで、第１のウェハの各チップには、半導体装置１００のＭＩＭ容量素子を用いた発振回路（１２２ｋＨｚの周波数を出力する発振回路）が形成されている。同様に、第２のウェハに形成された全チップ（４０００個のチップ）の周波数特性を初期値として測定した。第２のウェハの各チップにも、半導体装置２００のＭＩＭ容量素子を用いた発振回路（１２２ｋＨｚの周波数を出力する発振回路）が形成されている。第１、第２のウェハのそれぞれにおいて、各チップの電極パッドにプローブ針を押し当てて、初期値を測定した。 First, one each of the first wafer according to the example and the second wafer according to the comparative example were prepared. On the first wafer, 4000 chips on which the semiconductor device 100 (see FIG. 1) according to the above embodiment is mounted are formed. On the second wafer, 4000 chips on which the semiconductor device 200 (see FIG. 9) according to the comparative example is mounted are formed.
Next, the frequency characteristics of all chips (4000 chips) formed on the first wafer were measured as initial values. Here, an oscillation circuit (an oscillation circuit that outputs a frequency of 122 kHz) using the MIM capacitance element of the semiconductor device 100 is formed on each chip of the first wafer. Similarly, the frequency characteristics of all the chips (4000 chips) formed on the second wafer were measured as initial values. An oscillation circuit (an oscillation circuit that outputs a frequency of 122 kHz) using the MIM capacitor of the semiconductor device 200 is also formed on each chip of the second wafer. In each of the first and second wafers, the probe needle was pressed against the electrode pad of each chip, and the initial value was measured.

次に、第１、第２のウェハをそれぞれ、温度８５℃、湿度８５％の環境下に１４０時間放置した。次に、第１、第２のウェハのそれぞれにおいて、各チップの電極パッドにプローブ針を押し当てて各チップの周波数特性を後値として測定した。その後、後値の初期値に対する変動率（周波数変動率）を計算した。ここでは、温度８５℃、湿度８５％に１４０時間放置前の出力周波数をｆ１とし、温度８５℃、湿度８５％に１４０時間放置後の出力周波数をｆ２としたとき、周波数変動率を（ｆ２−ｆ１）／ｆ１×１００［％］で算出した。   Next, the first and second wafers were left for 140 hours in an environment of a temperature of 85 ° C. and a humidity of 85%, respectively. Next, in each of the first and second wafers, the probe needle was pressed against the electrode pad of each chip, and the frequency characteristic of each chip was measured as a subsequent value. Thereafter, the fluctuation rate (frequency fluctuation rate) with respect to the initial value of the subsequent value was calculated. Here, assuming that the output frequency before leaving for 140 hours at a temperature of 85 ° C. and a humidity of 85% is f1, and the output frequency after leaving for 140 hours at a temperature of 85 ° C. and a humidity of 85% is f2, the frequency fluctuation rate is (f2− f1) / f1 × 100 [%].

第１のウェハに形成された全チップ（実施例）と、第２のウェハに形成された全チップ（比較例）とについて、上記のように周波数変動率を計算し、周波数変動率に対する度数分布を作成した。そのグラフが図８である。
図８を見て分かるように、実施例は比較例に比べて、マイナス側に周波数の変動率が大きいチップの度数が少ない。つまり、実施例は比較例に比べて、マイナス側への周波数変動が小さい。比較例は、マイナス側への周波数変動が大きい。マイナス側への周波数変動は、ＭＩＭ容量素子の容量値が大きくなることを意味する。そして、容量値が大きくなることは、ＭＩＭ容量素子が吸湿していることを意味する。このように、実施例は比較例に比べて、マイナス側への周波数変動が小さいため、吸湿に対する効果があることが確認された。 The frequency variation rate is calculated as described above for all the chips formed on the first wafer (example) and all the chips formed on the second wafer (comparative example), and the frequency distribution with respect to the frequency variation rate is calculated. It was created. The graph is shown in FIG.
As can be seen from FIG. 8, in the example, the frequency of the chip having a large frequency fluctuation rate on the minus side is smaller than that in the comparative example. That is, the frequency fluctuation to the minus side is smaller in the example than in the comparative example. In the comparative example, the frequency fluctuation toward the minus side is large. The frequency fluctuation to the minus side means that the capacitance value of the MIM capacitor element increases. An increase in the capacitance value means that the MIM capacitor element absorbs moisture. As described above, it was confirmed that the example had an effect on moisture absorption because the frequency fluctuation toward the minus side was smaller than that of the comparative example.

＜吸湿のメカニズム＞
図１０は、本発明者が考える吸湿のメカニズムを模式的に示す図である。比較例では、第１層間絶縁膜２１１の膜質が比較的密である。このため、プローブ針を電極パッド５０に押し当てた際に、プローブ針からの押圧力を第１層間絶縁膜２１１が十分に緩和、吸収することができず、第１層間絶縁膜２１１にクラック２２０が生じる場合がある。図１０に示すように第１層間絶縁膜２１１にクラック２２０が生じると、このクラック２２０を通って第２層間絶縁膜２１及び第３層間絶縁膜３１に水分が拡散する。これにより、第３層間絶縁膜３１下のＭＩＭ容量素子が吸湿すると考えられる。 <Hygroscopic mechanism>
FIG. 10 is a diagram schematically showing a moisture absorption mechanism considered by the present inventors. In the comparative example, the film quality of the first interlayer insulating film 211 is relatively dense. For this reason, when the probe needle is pressed against the electrode pad 50, the pressing force from the probe needle cannot be sufficiently relaxed and absorbed by the first interlayer insulating film 211, and the first interlayer insulating film 211 is cracked 220. May occur. As shown in FIG. 10, when a crack 220 occurs in the first interlayer insulating film 211, moisture diffuses through the crack 220 into the second interlayer insulating film 21 and the third interlayer insulating film 31. Thereby, it is considered that the MIM capacitor element under the third interlayer insulating film 31 absorbs moisture.

＜その他の態様＞
本発明の技術的思想は、以上に記載した実施形態や実施例に特定されるものではない。当業者の知識に基づいて、本発明の実施形態や実施例に設計の変更等を加えてもよく、また、本発明の実施形態や実施例を任意に組み合わせてもよく、そのような変更が加えられた態様も、本発明の技術的思想に含まれる。 <Other aspects>
The technical idea of the present invention is not limited to the embodiments and examples described above. Based on the knowledge of those skilled in the art, design changes and the like may be added to the embodiments and examples of the present invention, and the embodiments and examples of the present invention may be arbitrarily combined. The added aspect is also included in the technical idea of the present invention.

１ 半導体基板
１０ 容量素子
１１ 第１層間絶縁膜
２１ 第２層間絶縁膜
３１ 第３層間絶縁膜
４１ 第４層間絶縁膜
５０ 電極パッド
５１ 第１配線層
５２ 第２配線層
５３ 第３配線層
７１ 第１プラグ電極
７２ 第２プラグ電極
７３ 第３プラグ電極
８１ 第１保護膜
８２ 第２保護膜
８３ 開口部
１００ 半導体装置
１０１ 上部金属電極
１０２ 下部金属電極
１０３ 容量絶縁膜
１１０ 下部金属膜
１２０ 絶縁膜
１３０ 上部金属膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 10 Capacitance element 11 1st interlayer insulation film 21 2nd interlayer insulation film 31 3rd interlayer insulation film 41 4th interlayer insulation film 50 Electrode pad 51 1st wiring layer 52 2nd wiring layer 53 3rd wiring layer 71 1st 1 plug electrode 72 2nd plug electrode 73 3rd plug electrode 81 1st protective film 82 2nd protective film 83 Opening part 100 Semiconductor device 101 Upper metal electrode 102 Lower metal electrode 103 Capacitance insulating film 110 Lower metal film 120 Insulating film 130 Upper part Metal film

Claims (6)

下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置する容量絶縁膜と、を有するＭＩＭ容量素子と、
前記ＭＩＭ容量素子の上方に形成された第１層間絶縁膜と、
前記ＭＩＭ容量素子と前記第１層間絶縁膜との間に形成された第２層間絶縁膜と、
前記第１層間絶縁膜の上方に形成された電極パッドと、を備え、
前記第１層間絶縁膜は、フッ酸水溶液によるウェットエッチレートが６０Å／ｍｉｎ以上のシリコン酸化膜であり、
前記第２層間絶縁膜は、前記第１層間絶縁膜の材質よりも水分を吸収しやすい材質の膜であり、
前記フッ酸水溶液は、５０質量％フッ酸と純水とを１：９９の質量比率で混合した液体である、半導体装置。 An MIM capacitive element having a lower metal electrode, an upper metal electrode, and a capacitive insulating film positioned between the lower metal electrode and the upper metal electrode;
A first interlayer insulating film formed above the MIM capacitor;
A second interlayer insulating film formed between the MIM capacitor element and the first interlayer insulating film;
An electrode pad formed above the first interlayer insulating film,
The first interlayer insulating film is a silicon oxide film having a wet etch rate of 60 ッ / min or more by a hydrofluoric acid aqueous solution,
The second interlayer insulating film is a film made of a material that absorbs moisture more easily than the material of the first interlayer insulating film,
The hydrofluoric acid aqueous solution is a semiconductor device in which 50% by mass hydrofluoric acid and pure water are mixed at a mass ratio of 1:99. 前記第１層間絶縁膜の前記フッ酸水溶液によるウェットエッチレートは、７０Å／ｍｉｎ以下である、請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a wet etch rate of the first interlayer insulating film by the hydrofluoric acid aqueous solution is 70 以下 / min or less. 前記第２層間絶縁膜は、前記第１層間絶縁膜の材質よりも水分を１０倍以上吸収しやすい材質の膜である、請求項１又は請求項２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the second interlayer insulating film is a film made of a material that easily absorbs water 10 times or more than a material of the first interlayer insulating film. 前記ＭＩＭ容量素子と前記第２層間絶縁膜との間に形成された第３層間絶縁膜をさらに備え、
前記第３層間絶縁膜は前記第１層間絶縁膜よりもフッ酸水溶液によるウェットエッチレート高いシリコン酸化膜である、請求項１から請求項３の何れか一項に記載の半導体装置。 A third interlayer insulating film formed between the MIM capacitor and the second interlayer insulating film;
4. The semiconductor device according to claim 1, wherein the third interlayer insulating film is a silicon oxide film having a higher wet etch rate with a hydrofluoric acid aqueous solution than the first interlayer insulating film. 5. 下部金属電極と、上部金属電極と、前記下部金属電極と前記上部金属電極との間に位置する容量絶縁膜と、を有するＭＩＭ容量素子を形成する工程と、
前記ＭＩＭ容量素子の上方に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上方に電極パッドを形成する工程と、を備え、
前記第１層間絶縁膜を形成する工程では、
原料ガスにＴＥＯＳを用い、且つ前記原料ガスに印加するＲＦパワーが４２０Ｗ以下であるプラズマＣＶＤ法で前記第１層間絶縁膜を形成し、
前記第２層間絶縁膜を形成する工程では、ＳＯＧ法で前記第２層間絶縁膜を形成する、半導体装置の製造方法。 Forming a MIM capacitor element having a lower metal electrode, an upper metal electrode, and a capacitive insulating film positioned between the lower metal electrode and the upper metal electrode;
Forming a second interlayer insulating film above the MIM capacitor;
Forming a first interlayer insulating film above the second interlayer insulating film;
Forming an electrode pad above the first interlayer insulating film,
In the step of forming the first interlayer insulating film,
Forming the first interlayer insulating film by plasma CVD using TEOS as a source gas and RF power applied to the source gas being 420 W or less;
A method of manufacturing a semiconductor device, wherein, in the step of forming the second interlayer insulating film, the second interlayer insulating film is formed by an SOG method. 前記ＲＦパワーは３００Ｗ以上である、請求項５に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 5, wherein the RF power is 300 W or more.
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* Cited by examiner, † Cited by third party
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