JP2017076868A

JP2017076868A - Amplifier circuit

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Publication number: JP2017076868A
Application number: JP2015202943A
Authority: JP
Inventors: 板倉　哲朗; Tetsuro Itakura; 哲朗板倉; 隼也松野; Junya Matsuno; 雅則古田; Masanori Furuta
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-10-14
Filing date: 2015-10-14
Publication date: 2017-04-20

Abstract

PROBLEM TO BE SOLVED: To provide an amplifier circuit with improved phase margin.SOLUTION: An amplifier circuit in an embodiment includes: a first amplification stage; a second amplification stage; a voltage buffer stage; and a capacitance. The second amplification stage is connected to the downstream of the first amplification stage. An output signal from the first amplification stage is input to the voltage buffer stage, and outputs an output signal of an identical phase to that of an output signal from the second amplification stage. The capacitance is connected between an output terminal of the second amplification stage and an output terminal of the voltage buffer stage thereacross.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、増幅回路に関する。 Embodiments described herein relate generally to an amplifier circuit.

従来、増幅回路の利得を大きくするために、トランジスタを縦積みにしたカスコード回路が利用されている。しかしながら、近年、半導体製造プロセスの微細化により、トランジスタの耐圧が低下しており、結果として、電源電圧が低下している。電源電圧が低下すると、カスコード回路では、出力振幅範囲が十分に得られないという問題があった。 Conventionally, in order to increase the gain of an amplifier circuit, a cascode circuit in which transistors are vertically stacked has been used. However, with recent miniaturization of semiconductor manufacturing processes, the breakdown voltage of transistors has been reduced, and as a result, the power supply voltage has been reduced. When the power supply voltage is lowered, the cascode circuit has a problem that the output amplitude range cannot be sufficiently obtained.

そこで、高利得な増幅回路を実現する方法として、増幅段を多段に縦続接続した多段増幅回路が提案されている。多段増幅回路では、出力信号を安定させるために、位相余裕を確保することが重要である。従来、位相余裕を確保するために、ミラー効果による位相補償（ミラー補償）が利用されている。ミラー補償は、増幅段の入出力間に、容量を備えた負帰還経路を接続することにより実現される。 Therefore, as a method for realizing a high gain amplifier circuit, a multistage amplifier circuit in which amplifier stages are cascaded in multiple stages has been proposed. In a multistage amplifier circuit, it is important to ensure a phase margin in order to stabilize the output signal. Conventionally, phase compensation (mirror compensation) using a mirror effect has been used to ensure a phase margin. The mirror compensation is realized by connecting a negative feedback path having a capacitor between the input and output of the amplification stage.

従来のミラー補償では、位相余裕を改善すると、増幅回路の信号帯域が狭くなるため、信号帯域を維持したままでは、位相余裕を十分に改善することが困難であった。 In the conventional mirror compensation, if the phase margin is improved, the signal band of the amplifier circuit is narrowed. Therefore, it is difficult to sufficiently improve the phase margin while maintaining the signal band.

特開昭６４−４１０５号公報JP-A-64-4105

IEEE JSSC Vol.32, No.12, pp.2000-2011, 1997IEEE JSSC Vol.32, No.12, pp.2000-2011, 1997

位相余裕が改善された増幅回路を提供する。 An amplifier circuit having improved phase margin is provided.

一実施形態に係る増幅回路は、第１の増幅段と、第２の増幅段と、電圧バッファ段と、容量と、を備える。第２の増幅段は、第１の増幅段より後段に接続される。電圧バッファ段は、第１の増幅段の出力信号を入力され、第２の増幅段の出力信号と同位相の出力信号を出力する。容量は、第２の増幅段の出力端子と、電圧バッファ段の出力端子と、の間に接続される。 An amplifier circuit according to an embodiment includes a first amplifier stage, a second amplifier stage, a voltage buffer stage, and a capacitor. The second amplification stage is connected to a stage subsequent to the first amplification stage. The voltage buffer stage receives the output signal of the first amplification stage and outputs an output signal having the same phase as the output signal of the second amplification stage. The capacitor is connected between the output terminal of the second amplification stage and the output terminal of the voltage buffer stage.

第１実施形態に係る増幅回路の一例を示す図。The figure which shows an example of the amplifier circuit which concerns on 1st Embodiment. 図１の増幅回路の等価回路を示す図。The figure which shows the equivalent circuit of the amplifier circuit of FIG. 図１の増幅回路の利得の周波数特性を示すゲイン線図。FIG. 2 is a gain diagram showing frequency characteristics of gain of the amplifier circuit of FIG. 1. 第２実施形態に係る増幅回路の一例を示す図。The figure which shows an example of the amplifier circuit which concerns on 2nd Embodiment. 第２実施形態に係る増幅回路の他の例を示す図。The figure which shows the other example of the amplifier circuit which concerns on 2nd Embodiment. 図５の増幅回路の具体例を示す図。FIG. 6 is a diagram illustrating a specific example of the amplifier circuit in FIG. 5. 第３実施形態に係る増幅回路の一例を示す図。The figure which shows an example of the amplifier circuit which concerns on 3rd Embodiment. 図７の増幅回路の利得の周波数特性を示すゲイン線図。The gain diagram which shows the frequency characteristic of the gain of the amplifier circuit of FIG. 図７の増幅回路の具体例を示す図。FIG. 8 is a diagram illustrating a specific example of the amplifier circuit in FIG. 7. 第３実施形態に係る増幅回路の他の例を示す図。The figure which shows the other example of the amplifier circuit which concerns on 3rd Embodiment. 図１０の増幅回路の具体例を示す図。FIG. 11 is a diagram illustrating a specific example of the amplifier circuit in FIG. 10. 第４実施形態に係る増幅回路の具体例を示す図。The figure which shows the specific example of the amplifier circuit which concerns on 4th Embodiment. 第４実施形態に係る増幅回路の具体例を示す図。The figure which shows the specific example of the amplifier circuit which concerns on 4th Embodiment.

以下、本発明の実施形態について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（第１実施形態）
第１実施形態に係る増幅回路について、図１〜図３を参照して説明する。図１は、本実施形態に係る増幅回路の一例を示す図である。図１の増幅回路は、増幅段を２段備える２段増幅回路であり、入力端子Ｔ_ＩＮと、出力端子Ｔ_ＯＵＴと、入力増幅段Ａ_１と、出力増幅段Ａ_２と、電圧バッファ段Ｂ_１と、容量Ｃ_Ｆと、を備える。 (First embodiment)
The amplifier circuit according to the first embodiment will be described with reference to FIGS. FIG. 1 is a diagram illustrating an example of an amplifier circuit according to the present embodiment. The amplifier circuit of FIG. 1 is a two-stage amplifier circuit having two amplifier stages, and includes an input terminal T _IN , an output terminal T _OUT , an input amplifier stage A ₁ , an output amplifier stage A _2, and a voltage buffer stage B. comprising _1, and the capacitor _{C F,} and.

入力端子Ｔ_ＩＮは、図１の増幅回路の入力端子である。増幅回路は、入力端子Ｔ_ＩＮから、入力信号を入力される。以下では、入力信号は、電圧信号Ｖ_ＩＮであるものとするが、電流信号であってもよい。 The input terminal _TIN is an input terminal of the amplifier circuit of FIG. The amplifier circuit receives an input signal from the input terminal _TIN . In the following, it is assumed that the input signal is the voltage signal _VIN , but it may be a current signal.

出力端子Ｔ_ＯＵＴは、図１の増幅回路の出力端子である。増幅回路は、出力端子Ｔ_ＯＵＴから、入力信号Ｖ_ＩＮを増幅した出力信号Ｖ_ＯＵＴを出力する。負荷容量Ｃ_Ｌは、図１の増幅回路が駆動する負荷であり、容量値Ｃ_Ｌを有する。負荷容量Ｃ_Ｌは、出力端子Ｔ_ＯＵＴと接地線（第１の基準電圧線）との間に接続されている。 The output terminal T _OUT is an output terminal of the amplifier circuit in FIG. The amplifier circuit outputs an output signal _VOUT obtained by amplifying the input signal _VIN from the output terminal _TOUT . The load capacitance C _L is a load driven by the amplifier circuit of FIG. 1 and has a capacitance value C _L. The load capacitor C _L is connected between the output terminal T _OUT and the ground line (first reference voltage line).

入力増幅段Ａ_１（第１の増幅段）は、１段目の増幅段であり、入力端子が入力端子Ｔ_ＩＮに接続され、出力端子がノードＮ_１に接続されている。ノードＮ_１は、入力増幅段Ａ_１の出力端子と、出力増幅段Ａ_２の入力端子と、電圧バッファ段Ｂ_１の入力端子と、の接続点である。以下では、ノードＮ_１の電圧（すなわち、入力増幅段Ａ_１の出力電圧）を、Ｖ_１という。入力増幅段Ａ_１は、入力信号Ｖ_ＩＮを増幅して出力する。入力増幅段Ａ_１の出力信号は、出力増幅段Ａ_２及び電圧バッファ段Ｂ_１に入力される。 The input amplification stage A ₁ (first amplification stage) is the first amplification stage, and has an input terminal connected to the input terminal _TIN and an output terminal connected to the node N ₁ . Node N ₁ includes an output terminal of the input amplifier stage A _1, an input terminal of the output amplifier stage A _2, an input terminal of the voltage buffer stage B _1, which is a connection point. Hereinafter, the voltage of the node N ₁ (that is, the output voltage of the input amplification stage A ₁ ) is referred to as V ₁ . Input amplifier stage _{A 1} amplifies and outputs an input signal _{V IN.} The output signal of the input amplifier stage A ₁ is input to the output amplifier stage A ₂ and a voltage buffer stage B _1.

入力増幅段Ａ_１は、シングルエンド出力の任意の増幅器により構成可能である。入力増幅段Ａ_１は、反転増幅器により構成されてもよいし、非反転増幅器により構成されてもよいし、差動増幅器により構成されてもよい。 Input amplifier stage A ₁ can be configured by any amplifiers single-ended output. Input amplifier stage A ₁ may be constituted by an inverting amplifier may be constituted by a non-inverting amplifier may be constituted by a differential amplifier.

出力増幅段Ａ_２（第２の増幅段）は、入力増幅段Ａ_１の後段に縦続接続された２段目の増幅段であり、入力端子がノードＮ_１に接続され、出力端子がノードＮ_２に接続されている。ノードＮ_２は、出力端子Ｔ_ＯＵＴと、出力増幅段Ａ_２の出力端子と、容量Ｃ_Ｆの一端と、の接続点である。出力増幅段Ａ_２は、入力増幅段Ａ_１の出力信号を増幅して出力する。出力増幅段Ａ_２の出力信号（ノードＮ_２の電圧）が、出力信号Ｖ_ＯＵＴとなる。 The output amplification stage A ₂ (second amplification stage) is a second amplification stage cascade-connected to the subsequent stage of the input amplification stage A ₁ , the input terminal is connected to the node N ₁ , and the output terminal is the node N ₂ is connected. Node _{N 2} includes an output terminal _{T OUT,} and an output terminal of the output amplifier stage _{A 2,} and one end of the capacitor _{C F,} which is a connection point. Output amplification stage A ₂ amplifies the output signal of the input amplifier stage A ₁ outputs. The output signal of the output amplification stage A ₂ (the voltage at the node N ₂ ) becomes the output signal _VOUT .

出力増幅段Ａ_２は、シングルエンド入力かつシングルエンド出力の任意の増幅器により構成可能である。図１の例では、出力増幅段Ａ_２は、非反転増幅器により構成されているが、反転増幅器により構成されてもよい。 Output amplification stage A ₂ may be configured by any amplifiers single-ended input and single ended output. In the example of FIG. 1, the output amplifier stage A ₂ is constituted by a non-inverting amplifier may be constituted by an inverting amplifier.

電圧バッファ段Ｂ_１は、電圧バッファにより構成され、入力端子がノードＮ_１に接続され、出力端子が容量Ｃ_Ｆの他端に接続されている。電圧バッファ段Ｂ_１は、入力増幅段Ａ_１の出力信号を入力され、１倍に増幅して、出力増幅段Ａ_２の出力信号と同位相の出力信号を出力する。 Voltage buffer stage B ₁ represents, is constituted by a voltage buffer, the input terminal connected to the node N _1, the output terminal is connected to the other end of the capacitor C _F. The voltage buffer stage B ₁ receives the output signal of the input amplification stage A ₁ , amplifies it by a factor of 1, and outputs an output signal having the same phase as the output signal of the output amplification stage A ₂ .

図１の例では、出力増幅段Ａ_２が非反転増幅器により構成されているため、電圧バッファ段Ｂ_１は非反転バッファにより構成されている。出力増幅段Ａ_２が反転増幅器により構成される場合には、電圧バッファ段Ｂ_１は反転バッファにより構成すればよい。 In the example of FIG. 1, since the output amplifier stage A ₂ is constituted by a non-inverting amplifier, the voltage buffer stage B ₁ represents is formed of a non-inverting buffer. If the output amplifier stage A ₂ composed of the inverting amplifier is a voltage buffer stage B ₁ represents may be configured by inverting buffer.

容量Ｃ_Ｆは、容量値Ｃ_Ｆを有するフィードフォワード容量であり、一端がノードＮ_２に接続され、他端が電圧バッファ段Ｂ_１の出力端子に接続されている。すなわち、容量Ｃ_Ｆは、出力増幅段Ａ_２の出力端子と、電圧バッファ段Ｂ_１の出力端子と、の間に接続されている。容量Ｃ_Ｆは、電圧バッファ段Ｂ_１とともに、フォワード経路を構成している。 The capacitor C _F is a feed forward capacitor having a capacitance value C _F , one end connected to the node N ₂ and the other end connected to the output terminal of the voltage buffer stage B ₁ . In other words, the capacitor C _F is connected between the output terminal of the output amplification stage A _{2 and} the output terminal of the voltage buffer stage B ₁ . The capacitor C _F forms a forward path together with the voltage buffer stage B ₁ .

次に、図１の増幅回路の動作について、図２及び図３を参照して説明する。図２は、図１の増幅回路の等価回路を示す図である。 Next, the operation of the amplifier circuit of FIG. 1 will be described with reference to FIGS. FIG. 2 is a diagram showing an equivalent circuit of the amplifier circuit of FIG.

図２に示すように、入力増幅段Ａ_１は、電圧制御電流源ｇ_Ｍ１と、抵抗ｇ_Ｏ１と、寄生容量Ｃ_１と、により表される。電圧制御電流源ｇ_Ｍ１の電圧電流変換係数はｇ_Ｍ１、抵抗ｇ_Ｏ１のコンダクタンスはｇ_Ｏ１、寄生容量Ｃ_１の容量値はＣ_１である。 As shown in FIG. 2, the input amplifier stage _{A 1} is a voltage controlled current source _{g M1,} a resistor _{g O1,} the parasitic capacitance _{C 1,} represented by. The voltage-current conversion coefficient of the voltage control current source g _M1 is g _M1 , the conductance of the resistor g _O1 is g _O1 , and the capacitance value of the parasitic capacitance C ₁ is C ₁ .

出力増幅段Ａ_２は、電圧制御電流源ｇ_Ｍ２と、抵抗ｇ_Ｏ２と、により表される。電圧制御電流源ｇ_Ｍ２の電圧電流変換係数はｇ_Ｍ２、抵抗ｇ_Ｏ２のコンダクタンスはｇ_Ｏ２である。出力増幅段Ａ_２の寄生容量は、負荷容量Ｃ_Ｌに含まれる。 Output amplification stage _{A 2} includes a voltage controlled current source _{g M2,} the resistor _{g O2,} represented by. A voltage-current conversion coefficient of the voltage control current source g _M2 is g _M2 , and a conductance of the resistor g _O2 is g _O2 . Parasitic capacitance of the output amplifier stage A ₂ are included in the load capacitance C _L.

電圧バッファＢ_１は、電圧制御電圧源により表される。電圧制御電圧源の利得は１である。 Voltage buffer B ₁ represents is represented by the voltage controlled voltage source. The gain of the voltage controlled voltage source is unity.

この増幅回路に入力信号Ｖ_ＩＮが入力されると、電圧制御電流源ｇ_Ｍ１がＶ_ＩＮ×ｇ_Ｍ１の電流を吸い込む。このとき、抵抗ｇ_Ｏ１及び寄生容量Ｃ_１には、Ｖ_１×（ｇ_Ｏ１＋ｓＣ_１）の電流が流れる。ｓは、ラプラス演算子である。電圧制御電流源ｇ_Ｍ１が吸い込む電流と、抵抗ｇ_Ｏ１及び寄生容量Ｃ_１に流れる電流と、の和はゼロとなるため、以下の式が成り立つ。 When the input signal _VIN is input to the amplifier circuit, the voltage controlled current source g _M1 sucks the current of V _IN × g _M1 . At this time, a current of V ₁ × (g _O1 + sC ₁ ) flows through the resistor g _O1 and the parasitic capacitance C ₁ . s is a Laplace operator. Since the sum of the current sucked by the voltage control current source g _M1 and the current flowing through the resistor g _O1 and the parasitic capacitance C ₁ is zero, the following equation is established.

また、入力増幅段Ａ_１の出力信号として、電圧Ｖ_１を入力された電圧制御電流源ｇ_Ｍ２は、Ｖ_１×ｇ_Ｍ２の電流を吐き出す。このとき、抵抗ｇ_Ｏ２及び負荷容量Ｃ_Ｌには、Ｖ_ＯＵＴ×（ｇ_Ｏ２＋ｓＣ_Ｌ）の電流が流れる。また、電圧バッファ段Ｂ_１には、容量Ｃ_Ｆを介して、（Ｖ_ＯＵＴ−Ｖ_１）×ｓＣ_１の電流が流れる。電圧制御電流源ｇ_Ｍ２が吐き出す電流と、抵抗ｇ_Ｏ２、負荷容量Ｃ_Ｌ、及び電圧バッファ段Ｂ_１に流れる電流と、は等しいので、以下の式が成り立つ。 Further, the voltage controlled current source g _M2 to which the voltage V ₁ is input as the output signal of the input amplification stage A ₁ discharges a current of V ₁ × g _M2 . In this case, the resistor _{g O2} and the load capacitance _{C _L,} the current of _{_{V OUT × (g O2 + sC}} L) flows. Further, the voltage buffer stage _{B 1,} through the capacitor _{C _F,} current flows in the _{_{(V OUT -V 1) × sC}} 1. Since the current discharged from the voltage-controlled current source g _M2 is equal to the current flowing through the resistor g _O2 , the load capacitance C _L , and the voltage buffer stage B ₁ , the following equation is established.

上記の式（１），（２）より、図１の増幅回路の伝達関数は、以下のように求まる。 From the above equations (1) and (2), the transfer function of the amplifier circuit of FIG. 1 is obtained as follows.

式（３）の伝達関数より、図１の増幅回路が１つのゼロ点Ｚ_１と、２つのポールＰ_１，Ｐ_２と、を有することがわかる。ゼロ点Ｚ_１の周波数はｇ_Ｍ２／Ｃ_Ｆ、第１のポールＰ_１の周波数はｇ_Ｏ１／Ｃ_１、第２のポールＰ_２の周波数はｇ_Ｏ２／（Ｃ_Ｆ＋Ｃ_Ｌ）である。負荷容量Ｃ_Ｌは、寄生容量Ｃ_１より大きいため、第２のポールＰ_２の周波数は、第１のポールＰ_１の周波数より、小さくなる。 From the transfer function of Equation (3), it can be seen that the amplifier circuit of FIG. 1 has one zero point Z ₁ and two poles P ₁ and P ₂ . The frequency of the zero point Z ₁ is g _M2 / C _F , the frequency of the first pole P ₁ is g _O1 / C ₁ , and the frequency of the second pole P ₂ is g _O2 / (C _F + C _L ). Since the load capacitance C _L is larger than the parasitic capacitance C ₁ , the frequency of the second pole P ₂ is smaller than the frequency of the first pole P ₁ .

図３は、図１の増幅回路の周波数特性を示すゲイン線図である。図３のＸ軸は周波数（Ｆｒｅｑ）、Ｙ軸は利得（Ｇａｉｎ）である。図３において、実線（フォワード経路あり）は図１の増幅回路の周波数特性、破線（フォワード経路なし）は図１の増幅回路がフォワード経路を備えない場合の周波数特性、一点鎖線は図１の増幅回路の出力信号Ｖ_ＯＵＴにおける電圧バッファ段Ｂ_１の寄与分を示す。 FIG. 3 is a gain diagram showing frequency characteristics of the amplifier circuit of FIG. The X axis in FIG. 3 is frequency (Freq), and the Y axis is gain (Gain). In FIG. 3, the solid line (with forward path) is the frequency characteristic of the amplifier circuit of FIG. 1, the broken line (without forward path) is the frequency characteristic when the amplifier circuit of FIG. 1 does not have a forward path, and the alternate long and short dash line is the amplification of FIG. It shows the contribution of the voltage buffer stage _{B 1} in the output signal _{V OUT} of the circuit.

まず、フォワード経路を備えない場合の周波数特性について説明する。フォワード経路を備えない増幅回路の伝達関数は、式（３）のＣ_Ｆに０を代入したものであり、以下の式で表される。 First, frequency characteristics when no forward path is provided will be described. The transfer function of an amplifier circuit that does not have a forward path is obtained by substituting 0 for C _F in Equation (3), and is represented by the following equation.

式（４）からわかるように、この増幅回路は、ゼロ点を有さず、２つのポールＰ_１′，Ｐ_２′を有する。第１のポールＰ_１′の周波数は、図１の増幅回路の第１のポールＰ_１の周波数と同じである。一方、第２のポールＰ_２′の周波数は、容量Ｃ_Ｆがないため、図１の増幅回路の第２のポールＰ_２の周波数より高くなる。 As can be seen from Equation (4), this amplifier circuit does not have a zero point and has two poles P ₁ ′ and P ₂ ′. Frequency of the first pole P _{1 'is} the same as the first frequency of the pole P ₁ of the amplifier circuit of FIG. On the other hand, the frequency of the second pole P _{2 'because} there is no capacity C _F, higher than the second frequency of the pole P ₂ of the amplifier circuit of FIG.

しかしながら、フォワード経路を備えない増幅回路では、２つのポールＰ_１′，Ｐ_２′の周波数が、いずれもユニティゲイン周波数Ｆ_ＵＧ′（利得が１になる周波数）より低くなる。このため、ユニティゲイン周波数Ｆ_ＵＧ′において、位相が１８０°程度遅れてしまう。この結果、フォワード経路を備えない増幅回路では、十分な位相余裕が得られない。 However, in an amplifier circuit without a forward path, the frequencies of the _two poles P ₁ ′ and P ₂ ′ are both lower than the unity gain frequency F _UG ′ (frequency at which the gain becomes 1). For this reason, the phase is delayed by about 180 ° at the unity gain frequency F _UG ′. As a result, a sufficient phase margin cannot be obtained in an amplifier circuit that does not include a forward path.

これに対して、図１の増幅回路は、第２のポールＰ_２の周波数が、第２のポールＰ_２′の周波数より低くなるものの、ゼロ点Ｚ_１の周波数がユニティゲイン周波数Ｆ_ＵＧより低くなる。すなわち、ユニティゲイン周波数Ｆ_ＵＧより低い周波数に、ゼロ点が形成される。これは、電圧バッファ段Ｂ_１の出力信号が、容量Ｃ_Ｆを介して出力信号Ｖ_ＯＵＴに加算されるためである。 In contrast, the amplifier circuit of FIG. 1, the second frequency of the pole P ₂ is, although lower than the frequency of the second pole P _{2 ',} the frequency of the zero point Z ₁ is lower than the unity gain frequency F _UG Become. That is, a zero point is formed at a frequency lower than the unity gain frequency _FUG . This is the output signal voltage buffer stage B _1, is to be added to the output signal V _OUT via a capacitor C _F.

図１の増幅回路では、このゼロ点Ｚ_１において位相が進むため、ユニティゲイン周波数Ｆ_ＵＧにおける位相の遅れは、９０°程度となる。すなわち、フォワード経路を備えない増幅回路に比べて、位相余裕を改善することができる。 In the amplifier circuit of Figure 1, because this phase is advanced at the zero point Z _1, phase delay at the unity gain frequency F _UG becomes about 90 °. That is, the phase margin can be improved as compared with an amplifier circuit that does not have a forward path.

また、図３からわかるように、図１の増幅回路のユニティゲイン周波数Ｆ_ＵＧは、フォワード経路を備えない増幅回路のユニティゲイン周波数Ｆ_ＵＧ′より高くなる。すなわち、図１の構成により、増幅回路の信号帯域を広くすることができる。 Further, as can be seen from FIG. 3, the unity gain frequency F _UG of the amplifier circuit of FIG. 1 is higher than the unity gain frequency F _UG ′ of the amplifier circuit that does not have a forward path. That is, the signal band of the amplifier circuit can be widened by the configuration of FIG.

なお、本実施形態では、２段増幅回路を例に説明したが、本実施形態に係る増幅回路は、３段以上の増幅段を備える多段増幅回路であってもよい。この場合、入力増幅段Ａ_１と出力増幅段Ａ_２との間に、３段目以降の増幅段を縦続接続するとともに、出力増幅段Ａ_２の出力信号と電圧バッファ段Ｂ_１の出力信号とが同位相となるように、フォワード経路を接続すればよい。このような構成により、上述の通り、増幅回路の位相余裕を改善し、信号帯域を広くすることができる。 In the present embodiment, the two-stage amplifier circuit has been described as an example. However, the amplifier circuit according to the present embodiment may be a multistage amplifier circuit including three or more amplifier stages. In this case, between the input amplifier stage A ₁ and the output amplifier stage A _2, together with the cascading amplification stage subsequent third stage, the output signal and the output signal of the voltage buffer stage B ₁ of the output amplifier stage A ₂ and The forward paths may be connected so that the two have the same phase. With such a configuration, as described above, the phase margin of the amplifier circuit can be improved and the signal band can be widened.

（第２実施形態）
第２実施形態に係る増幅回路について、図４〜図６を参照して説明する。本実施形態では、第１実施形態に係る増幅回路を差動構成にした増幅回路について説明する。本実施形態に係る増幅回路では、入力増幅段Ａ_１、出力増幅段Ａ_２、電圧バッファ段Ｂ_１が、それぞれ差動構成される。図４は、本実施形態に係る増幅回路の一例を示す図である。 (Second Embodiment)
An amplifier circuit according to the second embodiment will be described with reference to FIGS. In the present embodiment, an amplifier circuit in which the amplifier circuit according to the first embodiment has a differential configuration will be described. In the amplifier circuit according to the present embodiment, the input amplification stage A ₁ , the output amplification stage A ₂ , and the voltage buffer stage B ₁ are configured differentially. FIG. 4 is a diagram illustrating an example of the amplifier circuit according to the present embodiment.

図４の増幅回路は、入力端子Ｔ_ＩＮ１，Ｔ_ＩＮ２と、出力端子Ｔ_ＯＵＴ１，Ｔ_ＯＵＴ２と、入力増幅段Ａ_１と、出力増幅段Ａ_２と、電圧バッファ段Ｂ_１と、容量Ｃ_Ｆ１，Ｃ_Ｆ２を備える。 4 includes an input terminal T _IN1 , T _IN2 , an output terminal T _OUT1 , T _OUT2 , an input amplification stage A ₁ , an output amplification stage A ₂ , a voltage buffer stage B ₁ , a capacitor C _F1 , C _F2 is provided.

入力端子Ｔ_ＩＮ１，Ｔ_ＩＮ２は、入力信号Ｖ_ＩＮ１，Ｖ_ＩＮ２をそれぞれ入力される。入力信号Ｖ_ＩＮ１，Ｖ_ＩＮ２は差動信号である。また、出力端子Ｔ_ＯＵＴ１，Ｔ_ＯＵＴ２は、出力信号Ｖ_ＯＵＴ１，Ｖ_ＯＵＴ２をそれぞれ出力する。出力信号Ｖ_ＯＵＴ１，Ｖ_ＯＵＴ２は、差動信号である。負荷容量Ｃ_Ｌ１，Ｃ_Ｌ２は、図４の増幅回路が駆動する負荷であり、容量値Ｃ_Ｌ１，Ｃ_Ｌ２をそれぞれ有する。負荷容量Ｃ_Ｌ１は、出力端子Ｔ_ＯＵＴ１と接地線との間に接続され、負荷容量Ｃ_Ｌ２は、出力端子Ｔ_ＯＵＴ２と接地線との間に接続されている。 Input signals T _IN1 and T _IN2 are inputted with input signals V _IN1 and V _IN2 , respectively. The input signals V _IN1 and V _IN2 are differential signals. The output terminals T _OUT1 and T _OUT2 output output signals V _OUT1 and V _OUT2 , respectively. The output signals V _OUT1 and V _OUT2 are differential signals. The load capacitors C _L1 and C _L2 are loads driven by the amplifier circuit of FIG. 4 and have capacitance values C _L1 and C _L2 , respectively. The load capacitor C _L1 is connected between the output terminal T _OUT1 and the ground line, and the load capacitor C _L2 is connected between the output terminal T _OUT2 and the ground line.

入力増幅段Ａ_１は、差動出力の増幅器により構成される。図４の例では、入力増幅段Ａ_１は、差動入力の増幅器により構成されているが、シングルエンド入力の増幅器により構成されてもよい。 Input amplifier stage A ₁ is constituted by an amplifier of the differential output. In the example of FIG. 4, the input amplifier stage A ₁ is constructed by the amplifier differential input, it may be constituted by an amplifier of a single-ended input.

図４の入力増幅段Ａ_１は、第１の入力端子が入力端子Ｔ_ＩＮ１に接続され、第２の入力端子が入力端子Ｔ_ＩＮ２に接続され、第１の出力端子がノードＮ_１１に接続され、第２の出力端子がノードＮ_１２に接続されている。ノードＮ_１１は、入力増幅段Ａ_１の第１の出力端子と、出力増幅段Ａ_２の非反転入力端子と、の接続点である。ノードＮ_１２は、入力増幅段Ａ_１の第２の出力端子と、出力増幅段Ａ_２の反転入力端子と、の接続点である。図４の例では、ノードＮ_１１，Ｎ_１２に、非反転バッファＢ_１１，Ｂ_１２の入力端子がそれぞれ接続されている。なお、入力増幅段Ａ_１は、反転増幅器により構成されてもよいし、非反転増幅器により構成されてもよい。 Input amplifier stage A ₁ in FIG. 4, a first input terminal connected to the input terminal T _IN1, a second input terminal connected to the input terminal T _IN2, the first output terminal is connected to the node N ₁₁ , a second output terminal connected to a node N _12. Node N ₁₁ has a first output terminal of the input amplifier stage A _1, a non-inverting input terminal of the output amplifier stage A _2, which is a connection point. Node N ₁₂ is a connection point between the second output terminal of input amplification stage A ₁ and the inverting input terminal of output amplification stage A ₂ . In the example of FIG. 4, input terminals of non-inverting buffers B ₁₁ and B ₁₂ are connected to the nodes N ₁₁ and N ₁₂ , respectively. The input amplifier stage A ₁ may be constituted by an inverting amplifier may be configured by a non-inverting amplifier.

出力増幅段Ａ_２は、差動入力かつ差動出力の完全差動増幅器により構成される。出力増幅段Ａ_２は、非反転入力端子がノードＮ_１１に接続され、反転入力端子がノードＮ_１２に接続され、非反転出力端子がノードＮ_２１に接続され、反転出力端子がノードＮ_２２に接続されている。ノードＮ_２１は、出力増幅段Ａ_２の非反転出力端子と、出力端子Ｔ_ＯＵＴ１と、の接続点である。ノードＮ_２２は、出力増幅段Ａ_２の反転出力端子と、出力端子Ｔ_ＯＵＴ２と、の接続点である。図４の例では、ノードＮ_２１，Ｎ_２２に、容量Ｃ_Ｆ１，Ｃ_Ｆ２の一端がそれぞれ接続されている。 Output amplification stage A ₂ is composed of a fully differential amplifier of the differential input and differential output. The output amplifier stage A ₂ has a non-inverting input terminal connected to the node N ₁₁ , an inverting input terminal connected to the node N ₁₂ , a non-inverting output terminal connected to the node N ₂₁ , and an inverting output terminal connected to the node N ₂₂ . It is connected. Node _{N 21} includes a non-inverting output terminal of the output amplifier stage _{A 2,} and the output terminal _{T OUT1,} which is a connection point. Node _{N 22} is the inverted output terminal of the output amplifier stage _{A 2,} and the output terminal _{T OUT2,} which is a connection point. In the example of FIG. 4, one _ends of capacitors C _F1 and C _F2 are connected to the nodes N ₂₁ and N ₂₂ , respectively.

電圧バッファ段Ｂ_１は、２つの非反転バッファＢ_１１，Ｂ_１２により構成されている。非反転バッファＢ_１１（第１の非反転バッファ）は、入力端子がノードＮ_１１に接続され、出力端子が容量Ｃ_Ｆ１の他端に接続されている。非反転バッファＢ_１１は、出力増幅段Ａ_２の非反転出力端子から出力される出力信号と同位相の出力信号を出力する。非反転バッファＢ_１２（第２の非反転バッファ）は、入力端子がノードＮ_１２に接続され、出力端子が容量Ｃ_Ｆ２の他端に接続されている。非反転バッファＢ_１２は、出力増幅段Ａ_２の反転出力端子から出力される出力信号と同位相の出力信号を出力する。 Voltage buffer stage _{B 1} represents, is constituted by two non-inverting buffer _B _{11, B 12.} The non-inverting buffer B ₁₁ (first non-inverting buffer) has an input terminal connected to the node N ₁₁ and an output terminal connected to the other end of the capacitor C _F1 . The non-inverting buffer B ₁₁ outputs an output signal having the same phase as the output signal output from the non-inverting output terminal of the output amplification stage A ₂ . The non-inverting buffer B ₁₂ (second non-inverting buffer) has an input terminal connected to the node N ₁₂ and an output terminal connected to the other end of the capacitor C _F2 . The non-inverting buffer B ₁₂ outputs the output signals of the same phase output from the inverted output terminal of the output amplifier stage A _2.

図４の例では、出力増幅段Ａ_２の非反転出力端子に電圧バッファＢ_１１の出力端子が容量Ｃ_Ｆ１を介して接続されているため、電圧バッファ段Ｂ_１は、非反転バッファＢ_１１，Ｂ_１２により構成される。出力増幅段Ａ_２の反転出力端子に電圧バッファＢ_１１の出力端子が容量Ｃ_Ｆ１を介して接続される場合には、電圧バッファ段Ｂ_１は、２つの反転バッファにより構成すればよい。 In the example of FIG. 4, since the output terminal of the voltage buffer B ₁₁ is connected to the non-inverting output terminal of the output amplification stage A ₂ via the capacitor C _F1 , the voltage buffer stage B ₁ includes the non-inverting buffers B ₁₁ , constituted by the B _12. If the output terminal of the voltage buffer B ₁₁ is connected via a capacitor C _F1 to the inverted output terminal of the output amplifier stage A ₂ is a voltage buffer stage B ₁ represents may be constituted by two inverting buffers.

容量Ｃ_Ｆ１（第１の容量）は、容量値Ｃ_Ｆ１を有し、一端がノードＮ_２１に接続され、他端が非反転バッファＢ_１１の出力端子に接続される。すなわち、容量Ｃ_Ｆ１は、出力増幅段Ａ_２の非反転出力端子と、非反転バッファＢ_１１の出力端子と、の間に接続されている。容量Ｃ_Ｆ２（第２の容量）は、容量値Ｃ_Ｆ２を有し、一端がノードＮ_２２に接続され、他端が非反転バッファＢ_１２の出力端子に接続される。すなわち、容量Ｃ_Ｆ２は、出力増幅段Ａ_２の反転出力端子と、非反転バッファＢ_１２の出力端子と、の間に接続されている。 The capacitor C _F1 (first capacitor) has a capacitance value C _F1 , one end connected to the node N ₂₁ , and the other end connected to the output terminal of the non-inverting buffer B ₁₁ . That is, the capacitor C _F1 is connected between the non-inverting output terminal of the output amplification stage A _{2 and} the output terminal of the non-inverting buffer B ₁₁ . The capacitor C _F2 (second capacitor) has a capacitance value C _F2 , one end is connected to the node N ₂₂ , and the other end is connected to the output terminal of the non-inverting buffer B ₁₂ . In other words, the capacitor C _F2 is connected between the inverting output terminal of the output amplification stage A _{2 and} the output terminal of the non-inverting buffer B ₁₂ .

以上のような構成により、第１実施形態に係る増幅回路を、差動構成とすることができる。 With the configuration as described above, the amplifier circuit according to the first embodiment can have a differential configuration.

なお、図４の増幅回路では、出力増幅段Ａ_２の非反転出力端子から出力される出力信号に、これと同位相の非反転バッファＢ_１１の出力信号が加算される。また、出力増幅段Ａ_２の反転出力端子から出力される出力信号に、これと同位相の非反転バッファＢ_１２の出力信号が加算される。したがって、入力信号Ｖ_ＩＮ１及び出力信号Ｖ_ＯＵＴ１と、入力信号Ｖ_ＩＮ２及び出力信号Ｖ_ＯＵＴ２と、についてそれぞれ式（３）が成り立つ。 In the amplifier circuit of FIG. 4, the output signal output from the non-inverting output terminal of the output amplifier stage A _2, the output signal of the non-inverting buffer B ₁₁ of which the same phase are added. Further, the output signal output from the inverted output terminal of the output amplifier stage A _2, the output signal of the non-inverting buffer B ₁₂ of which the same phase are added. Therefore, Expression (3) holds for the input signal V _IN1 and the output signal V _OUT1, and for the input signal V _IN2 and the output signal V _OUT2 .

図５は、第２実施形態に係る増幅回路の他の例を示す図である。図５の増幅回路は、図４の増幅回路と異なり、容量Ｃ_Ｆ１の一端がノードＮ_２２に接続され、容量Ｃ_Ｆ２の一端がノードＮ_２１に接続されている。また、出力増幅段Ａ_２が、シングルエンド入力かつシングルエンド出力の、２つの反転増幅器Ａ_２１，Ａ_２２により構成されている。反転増幅器Ａ_２１（第１の反転増幅器）は、入力端子がノードＮ_１１に接続され、出力端子がノードＮ_２１に接続されている。反転増幅器Ａ_２２（第２の反転増幅器）は、入力端子がノードＮ_１２に接続され、出力端子がノードＮ_２２に接続されている。他の構成は、図４と同様である。 FIG. 5 is a diagram illustrating another example of the amplifier circuit according to the second embodiment. The amplifier circuit of FIG. 5 is different from the amplifier circuit of FIG. 4 in that one end of the capacitor C _F1 is connected to the node N ₂₂ and one end of the capacitor C _F2 is connected to the node N ₂₁ . Further, an output amplifier stage _{A 2,} is constituted by a single-ended input and single-ended output, the two inverting amplifier _A _{21, A 22.} The inverting amplifier A ₂₁ (first inverting amplifier) has an input terminal connected to the node N ₁₁ and an output terminal connected to the node N ₂₁ . The inverting amplifier A ₂₂ (second inverting amplifier) has an input terminal connected to the node N ₁₂ and an output terminal connected to the node N ₂₂ . Other configurations are the same as those in FIG.

なお、図５の増幅回路では、反転増幅器Ａ_２１の出力信号に、これと同位相の非反転バッファＢ_１２の出力信号が加算される。また、反転増幅器Ａ_２２出力信号に、これと同位相の非反転バッファＢ_１１の出力信号が加算される。したがって、入力信号Ｖ_ＩＮ１及び出力信号Ｖ_ＯＵＴ１と、入力信号Ｖ_ＩＮ２及び出力信号Ｖ_ＯＵＴ２と、についてそれぞれ式（３）が成り立つ。 In the amplifier circuit of FIG. 5, the output signal of the non-inverting buffer B ₁₂ having the same phase as that of the output signal of the inverting amplifier A ₂₁ is added. Further, the output signal of the non-inverting buffer B ₁₁ having the same phase as that of the output signal of the inverting amplifier A ₂₂ is added. Therefore, Expression (3) holds for the input signal V _IN1 and the output signal V _OUT1, and for the input signal V _IN2 and the output signal V _OUT2 .

図６は、図５の増幅回路の具体例を示す図である。図６の増幅回路は、トランジスタＭ_１〜Ｍ_４，Ｍ_９，Ｍ_１０と、電流源Ｉ_１〜Ｉ_７と、容量Ｃ_Ｆ１，Ｃ_Ｆ２と、により構成されている。 FIG. 6 is a diagram showing a specific example of the amplifier circuit of FIG. The amplifier circuit of FIG. 6 includes transistors M _{1 to} M ₄ , M ₉ and M ₁₀ , current sources I _{1 to} I ₇ , and capacitors C _F1 and C _F2 .

入力増幅段Ａ_１は、差動対を構成するトランジスタＭ_１，Ｍ_２と、それぞれがトランジスタＭ_１，Ｍ_２の負荷となる電流源Ｉ_１，Ｉ_２と、差動対のテール電流源である電流源Ｉ_３と、により構成されている。 Input amplifier stage _{A 1} includes a transistor _M 1, _{M 2} constituting a differential pair, each of the current sources _I 1, _{I 2} as a load of the transistors _M 1, _{M 2,} tail current source of the differential pair a certain current source I _3, and is made of.

トランジスタＭ_１は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）であり、ソース端子が電流源Ｉ_３に接続され、ドレイン端子が電流源Ｉ_１に接続され、ゲート端子が入力端子Ｔ_ＩＮ１に接続されている。トランジスタＭ_２は、ＮＭＯＳであり、ソース端子が電流源Ｉ_３に接続され、ドレイン端子が電流源Ｉ_２に接続され、ゲート端子が入力端子Ｔ_ＩＮ２に接続されている。 The transistor M ₁ is an N-channel MOS transistor (hereinafter referred to as “NMOS”), the source terminal is connected to the current source I ₃ , the drain terminal is connected to the current source I ₁ , and the gate terminal is connected to the input terminal T _IN1 . It is connected. Transistor _{M 2} is a NMOS, a source terminal connected to the current source _{I 3,} a drain terminal connected to the current source _{I 2,} the gate terminal is connected to the input terminal _{T IN2.}

トランジスタＭ_１のドレイン端子は、入力増幅段Ａ_１の第１の出力端子に相当し、トランジスタＭ_２のドレイン端子は、入力増幅段Ａ_１の第２の出力端子に相当する。 The drain terminal of the transistor M ₁ corresponds to the first output terminal of the input amplifier stage A _1, the drain terminal of the transistor M ₂ corresponds to the second output terminal of the input amplifier stage A _1.

出力増幅段Ａ_２は、反転増幅器Ａ_２１を構成するトランジスタＭ_９及び電流源Ｉ_６と、反転増幅器Ａ_２２を構成するトランジスタＭ_１０及び電流源Ｉ_７と、により構成されている。 Output amplification stage _{A 2} includes transistors _{M 9} and the current source _{I 6} constituting the inverting amplifier _{A 21,} the transistors _{M 10} and the current source _{I 7} constituting the inverting amplifier _{A 22,} and is made of.

トランジスタＭ_９は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）であり、ソース端子が電源線（第２の基準電圧線）に接続され、ドレイン端子が電流源Ｉ_６及び出力端子Ｔ_ＯＵＴ１に接続され、ゲート端子がトランジスタＭ_１のドレイン端子に接続されている。トランジスタＭ_１０は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子が電流源Ｉ_７及び出力端子Ｔ_ＯＵＴ２に接続され、ゲート端子がトランジスタＭ_２のドレイン端子に接続されている。 Transistor _{M 9} is, P-channel MOS transistor (hereinafter, referred to as "PMOS") is connected to a source terminal connected to the power supply line (second reference voltage line), the drain terminal of the current source _{I 6} and the output terminal _{T OUT1} is connected, the gate terminal is connected to the drain terminal of the transistor M _1. Transistor M ₁₀ is a PMOS, source terminal connected to the power supply line, a drain terminal connected to the current source I ₇ and the output terminal T _OUT2, the gate terminal is connected to the drain terminal of the transistor M _2.

トランジスタＭ_９のゲート端子は、反転増幅器２１の入力端子に相当し、トランジスタＭ_１０のゲート端子は、反転増幅器２２の入力端子に相当する。また、トランジスタＭ_９のゲート端子と、トランジスタＭ_１のドレイン端子と、の接続点はノードＮ_１１に相当し、トランジスタＭ_１０のゲート端子と、トランジスタＭ_２のドレイン端子と、の接続点はノードＮ_１２に相当する。 The gate terminal of the transistor M ₉ corresponds to the input terminal of the inverting amplifier 21, and the gate terminal of the transistor M ₁₀ corresponds to the input terminal of the inverting amplifier 22. Further, the gate terminal of the transistor M _9, and the drain terminal of the transistor M _1, the connection point corresponds to the node N _11, the gate terminal of the transistor M _10, and the drain terminal of the transistor M _2, the connection point node equivalent to N _12.

電圧バッファ段Ｂ_１は、非反転バッファＢ_１２を構成するトランジスタＭ_３及び電流源Ｉ_４と、非反転バッファＢ_１１を構成するトランジスタＭ_４及び電流源Ｉ_５と、により構成されている。 The voltage buffer stage B ₁ includes a transistor M ₃ and a current source I ₄ that form a non-inverting buffer B ₁₂ , and a transistor M ₄ and a current source I ₅ that form a non-inverting buffer B ₁₁ .

トランジスタＭ_３は、ＮＭＯＳであり、ソース端子が電流源Ｉ_４に接続され、ドレイン端子が電源線に接続され、ゲート端子がトランジスタＭ_２のドレイン端子に接続されている。トランジスタＭ_３のゲート端子は、非反転バッファＢ_１２の入力端子に相当し、トランジスタＭ_３のソース端子は、非反転バッファＢ_１２の出力端子に相当する。 Transistor M ₃ represents a NMOS, source terminal connected to the current source I _4, a drain terminal connected to a power supply line, a gate terminal is connected to the drain terminal of the transistor M _2. The gate terminal of the transistor M ₃ are, corresponds to the input terminal of the noninverting buffer B _12, the source terminal of the transistor M ₃ are equivalent to the output terminal of the non-inverting buffer B _12.

トランジスタＭ_４は、ＮＭＯＳであり、ソース端子が電流源Ｉ_５に接続され、ドレイン端子が電源線に接続され、ゲート端子がトランジスタＭ_１のドレイン端子に接続されている。トランジスタＭ_４のゲート端子は、非反転バッファＢ_１１の入力端子に相当し、トランジスタＭ_４のソース端子は、非反転バッファＢ_１１の出力端子に相当する。また、 Transistor M ₄ is a NMOS, source terminal connected to the current source I _5, a drain terminal connected to a power supply line, a gate terminal is connected to the drain terminal of the transistor M _1. The gate terminal of the transistor M ₄ is equivalent to the input terminal of the noninverting buffer B _11, the source terminal of the transistor M ₄ corresponds to the output terminal of the non-inverting buffer B _11. Also,

上述の通り、電圧バッファ段Ｂ_１の各出力端子は、容量Ｃ_Ｆ１，Ｃ_Ｆ２を介して出力端子Ｔ_ＯＵＴ１，Ｔ_ＯＵＴ２にそれぞれ接続されている。したがって、電圧バッファ段Ｂ_１の出力信号の動作点電圧は、出力信号Ｖ_ＯＵＴ１，Ｖ_ＯＵＴ２の動作点電圧と異なってもよい。また、電圧バッファ段Ｂ_１の出力信号の振幅は、出力信号Ｖ_ＯＵＴ１，Ｖ_ＯＵＴ２の振幅を、出力増幅段Ａ_２の利得で除算した値となる。したがって、電圧バッファ段Ｂ_１の出力信号の振幅は非常に小さい。 As described above, each output terminal of the voltage buffer stage B ₁ is connected to the output terminals T _OUT1 and T _OUT2 via the capacitors C _F1 and C _F2 , respectively. Therefore, the operating point voltage of the output signal of the voltage buffer stage B ₁ may be different from the operating point voltages of the output signals V _OUT1 and V _OUT2 . The amplitude of the output signal of the voltage buffer stage B ₁ is a value obtained by dividing the amplitude of the output signals V _OUT1 and V _OUT2 by the gain of the output amplification stage A ₂ . Therefore, the amplitude of the output signal of the voltage buffer stage B ₁ represents very small.

この結果、図６に示すように、電圧バッファ段Ｂ_１を２つのソースフォロア回路により構成することができる。電圧バッファＢ_１をソースフォロア回路で構成することにより、増幅回路の構成を簡易化し、消費電力を低減することができる。 As a result, as shown in FIG. 6, the voltage buffer stage B ₁ may be constituted by two source follower circuits. By configuring the voltage buffer B ₁ in the source follower circuit, it is possible to simplify the configuration of the amplifier circuit, reducing power consumption.

容量Ｃ_Ｆ１は、一端がトランジスタＭ_１０のドレイン端子に接続され、他端がトランジスタＭ_４のソース端子に接続されている。容量Ｃ_Ｆ２は、一端がトランジスタＭ_９のドレイン端子に接続され、他端がトランジスタＭ_３のソース端子に接続されている。 Capacitance C _F1 has one end connected to the drain terminal of the transistor M _10, the other end is connected to a source terminal of the transistor M _4. Capacitance C _F2 has one end connected to the drain terminal of the transistor M _9, the other end is connected to a source terminal of the transistor M _3.

トランジスタＭ_９のドレイン端子と、容量Ｃ_Ｆ１の一端と、の接続点はノードＮ_２２に相当し、トランジスタＭ_１０のドレイン端子と、容量Ｃ_Ｆ２の一端と、の接続点はノードＮ_２１に相当する。 And the drain terminal of the transistor _{M 9,} and one end of the capacitor _{C F1,} the connection point corresponds to the node _{N 22,} and the drain terminal of the transistor _{M 10,} corresponding to the node _{N 21} and the one end, the connection point of the capacitance _{C F2} To do.

以上のような構成により、図５の増幅回路を実現することができる。 With the configuration as described above, the amplifier circuit of FIG. 5 can be realized.

なお、以上の説明では、増幅回路をＭＯＳトランジスタにより構成する場合を例に説明したが、バイポーラトランジスタにより構成することも可能である。増幅回路をバイポーラトランジスタにより構成する場合、本明細書におけるＮＭＯＳ、ＰＭＯＳ、ソース端子、ドレイン端子、ゲート端子、ソースフォロア回路、及びドレイン電流を、それぞれＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタ、エミッタ端子、コレクタ端子、ベース端子、エミッタフォロア回路、及びコレクタ電流と読み替えればよい。これは、他の実施形態についても同様である。 In the above description, the case where the amplifier circuit is configured by a MOS transistor has been described as an example, but it may be configured by a bipolar transistor. In the case where the amplifier circuit is composed of bipolar transistors, the NMOS, PMOS, source terminal, drain terminal, gate terminal, source follower circuit, and drain current in this specification are respectively represented as an NPN bipolar transistor, a PNP bipolar transistor, an emitter terminal, It may be read as a collector terminal, a base terminal, an emitter follower circuit, and a collector current. The same applies to other embodiments.

（第３実施形態）
第３実施形態に係る増幅回路について、図７〜図９を参照して説明する。本実施形態では、ミラー効果による位相補償（ミラー補償）を併用した増幅回路について説明する。図７は、本実施形態に係る増幅回路の一例を示す図である。 (Third embodiment)
An amplifier circuit according to a third embodiment will be described with reference to FIGS. In the present embodiment, an amplifier circuit using phase compensation (mirror compensation) by the mirror effect will be described. FIG. 7 is a diagram illustrating an example of the amplifier circuit according to the present embodiment.

図７の増幅回路は、ミラー容量Ｃ_Ｍ１，Ｃ_Ｍ２と、抵抗Ｒ_Ｍ１，Ｒ_Ｍ２と、を備える。他の構成は、図５の増幅回路と同様である。 The amplifier circuit of FIG. 7 includes mirror capacitors C _M1 and C _M2 and resistors R _M1 and R _M2 . Other configurations are the same as those of the amplifier circuit of FIG.

ミラー容量Ｃ_Ｍ１（第１のミラー容量）は、一端がノードＮ_１１に接続され、他端が抵抗Ｒ_Ｍ１の一端に接続されている。抵抗Ｒ_Ｍ１は、一端がミラー容量Ｃ_Ｍ１の他端に接続され、他端がノードＮ_２１に接続されている。すなわち、ミラー容量Ｃ_Ｍ１及び抵抗Ｒ_Ｍ１は、反転増幅器Ａ_２１の入力端子と出力端子との間に直列に接続され、反転増幅器Ａ_２１の負帰還経路を構成している。 The mirror capacitor C _M1 (first mirror capacitor) has one end connected to the node N ₁₁ and the other end connected to one end of the resistor R _M1 . The resistor R _M1 has one end connected to the other end of the mirror capacitor C _{M1 and} the other end connected to the node N ₂₁ . That is, the Miller capacitance C _M1 and the resistor R _M1 is connected in series between the input terminal and output terminal of the inverting amplifier A _21, constitute a negative feedback path of the inverting amplifier A _21.

ミラー容量Ｃ_Ｍ２（第２のミラー容量）は、一端がノードＮ_１２に接続され、他端が抵抗Ｒ_Ｍ２の一端に接続されている。抵抗Ｒ_Ｍ２は、一端がミラー容量Ｃ_Ｍ２の他端に接続され、他端がノードＮ_２２に接続されている。すなわち、ミラー容量Ｃ_Ｍ２及び抵抗Ｒ_Ｍ２は、反転増幅器Ａ_２２の入力端子と出力端子との間に直列に接続され、反転増幅器Ａ_２２の負帰還経路を構成している。 The mirror capacitor C _M2 (second mirror capacitor) has one end connected to the node N ₁₂ and the other end connected to one end of the resistor R _M2 . Resistor _{R M2} has one end connected to the other end of the Miller capacitance _{C M2,} the other end is connected to the node _{N 22.} That is, the Miller capacitance C _M2 and the resistor R _M2 are connected in series between the input terminal and the output terminal of the inverting amplifier A _22, constitute a negative feedback path of the inverting amplifier A _22.

本実施形態に係る増幅回路では、フォワード経路による位相補償と、ミラー補償と、が併用される。これにより、増幅回路の位相余裕をさらに改善することができる。 In the amplifier circuit according to the present embodiment, phase compensation by the forward path and mirror compensation are used in combination. Thereby, the phase margin of the amplifier circuit can be further improved.

図８は、図７の増幅回路のゲイン線図（右側）と、フォワード経路を備えない図７の増幅回路にミラー補償を適用した場合のゲイン線図（左側）と、である。実線は、ミラー補償を適用後の利得を示し、破線はミラー補償を適用前の利得を示す。 FIG. 8 is a gain diagram (right side) of the amplifier circuit of FIG. 7 and a gain diagram (left side) when mirror compensation is applied to the amplifier circuit of FIG. 7 without a forward path. The solid line indicates the gain after applying the mirror compensation, and the broken line indicates the gain before applying the mirror compensation.

図８からわかるように、ミラー補償を適用した場合であっても、フォワード経路を備える増幅回路のユニティゲイン周波数Ｆ_ＵＧの方が、フォワード経路を備えない増幅回路のユニティゲイン周波数Ｆ_ＵＧ′より高くなる。したがって、ミラー補償を適用した場合であっても、フォワード経路を設けることにより、増幅回路の信号帯域を広くすることができる。 As can be seen from FIG. 8, even when mirror compensation is applied, the unity gain frequency F _UG of the amplifier circuit having the forward path is higher than the unity gain frequency F _UG ′ of the amplifier circuit having no forward path. Become. Therefore, even when mirror compensation is applied, the signal band of the amplifier circuit can be widened by providing the forward path.

また、図８からわかるように、ミラー補償を適用すると、ポールＰ_１とゼロ点Ｚ_１とからなるダブレットが解消される。一般に、ダブレットは、増幅回路の収束時間が長くなる原因となるため、ミラー補償を適用し、ダブレットを解消することにより、増幅回路の収束時間を短くすることができる。 As can be seen from FIG. 8, when mirror compensation is applied, the doublet composed of the pole P ₁ and the zero point Z ₁ is eliminated. In general, the doublet causes the convergence time of the amplifier circuit to become long. Therefore, the convergence time of the amplifier circuit can be shortened by applying mirror compensation to eliminate the doublet.

図９は、図７の増幅回路の具体例を示す図である。図９の増幅回路は、ミラー容量Ｃ_Ｍ１，Ｃ_Ｍ２と、抵抗Ｒ_Ｍ１，Ｒ_Ｍ２と、を備える。他の構成は、図６と同様である。 FIG. 9 is a diagram showing a specific example of the amplifier circuit of FIG. The amplifier circuit of FIG. 9 includes mirror capacitors C _M1 and C _M2 and resistors R _M1 and R _M2 . Other configurations are the same as those in FIG.

ミラー容量Ｃ_Ｍ１は、一端がノードＮ_１１（トランジスタＭ_１のドレイン端子及びトランジスタＭ_９のゲート端子）に接続され、他端が抵抗Ｒ_Ｍ１の一端に接続されている。抵抗Ｒ_Ｍ１は、一端がミラー容量Ｃ_Ｍ１の他端に接続され、他端がノードＮ_２２（トランジスタＭ_９のドレイン端子及び容量Ｃ_Ｆ２の一端）に接続されている。 One end of the mirror capacitor C _M1 is connected to the node N ₁₁ (the drain terminal of the transistor M ₁ and the gate terminal of the transistor M ₉ ), and the other end is connected to one end of the resistor R _M1 . The resistor R _M1 has one end connected to the other end of the mirror capacitor C _{M1 and} the other end connected to the node N ₂₂ (the drain terminal of the transistor M ₉ and one end of the capacitor C _F2 ).

ミラー容量Ｃ_Ｍ２は、一端がノードＮ_１２（トランジスタＭ_２のドレイン端子及びトランジスタＭ_１０のゲート端子）に接続され、他端が抵抗Ｒ_Ｍ２の一端に接続されている。抵抗Ｒ_Ｍ２は、一端がミラー容量Ｃ_Ｍ２の他端に接続され、他端がノードＮ_２１（トランジスタＭ_１０のドレイン端子及び容量Ｃ_Ｆ１の一端）に接続されている。 Miller capacitance _{C M2} has one end connected to the node _{N 12} (the gate terminal of the drain terminal and the transistor _{M 10} of the transistor _{M 2),} the other end is connected to one end of a resistor _{R M2.} One end of the resistor R _M2 is connected to the other end of the mirror capacitor C _M2 , and the other end is connected to the node N ₂₁ (the drain terminal of the transistor M ₁₀ and one end of the capacitor C _F1 ).

このような構成により、図７の増幅回路を実現することができる。 With such a configuration, the amplifier circuit of FIG. 7 can be realized.

図１０は、本実施形態に係る増幅回路の他の例を示す図である。図１０の増幅回路は、増幅段を３段備える３段増幅回路であり、入力増幅段Ａ_１と出力増幅段Ａ_２との間に縦続接続された２段目の増幅段である中間増幅段Ａ_３を更に備える。図１０の増幅回路において、出力増幅段Ａ_２は、入力増幅段Ａ_１より後段に縦続接続された３段目の増幅段となる。 FIG. 10 is a diagram illustrating another example of the amplifier circuit according to the present embodiment. The amplifier circuit of FIG. 10 is a three-stage amplifier circuit comprising three stages amplifier stage, a second-stage amplifier stages connected in cascade between the input amplifier stage A ₁ and the output amplifier stage A ₂ intermediate amplifier stage further comprising a a _3. In the amplifier circuit of FIG. 10, the output amplifier stage A ₂ is a cascaded 3-stage amplifier stage downstream from the input amplifier stage A _1.

中間増幅段Ａ_３（第３の増幅段）は、入力増幅段Ａ_１の後段に接続されている。図１０の増幅回路では、出力増幅段Ａ_２は、中間増幅段Ａ_３の後段に接続される。中間増幅段Ａ_２は、シングルエンド入力かつシングルエンド出力の、２つの反転増幅器Ａ_３１，Ａ_３２により構成されている。また、出力増幅段Ａ_２は、２つの反転増幅器Ａ_２１，Ａ_２２により構成されている。反転増幅器Ａ_３１（第３の反転増幅器）は、入力端子がノードＮ_１１に接続され、出力端子が反転増幅器Ａ_２１の入力端子に接続されている。また、反転増幅器Ａ_３２（第４の反転増幅器）は、入力端子がノードＮ_１２に接続され、出力端子が反転増幅器Ａ_２２の入力端子に接続されている。このような構成により、入力増幅段Ａ_１の出力信号と、出力増幅段Ａ_２の出力信号と、は同位相となる。 The intermediate amplification stage A ₃ (third amplification stage) is connected to the subsequent stage of the input amplification stage A ₁ . In the amplifier circuit of FIG. 10, the output amplifier stage A ₂ is connected to the rear stage of the intermediate amplifier stage A _3. Intermediate amplifier stage _{A 2} is constituted by a single-ended input and single-ended output, the two inverting amplifier _A _{31, A 32.} Further, the output amplifier stage _{A 2} is constituted by two inverting amplifiers _A _{21, A 22.} The inverting amplifier A ₃₁ (third inverting amplifier) has an input terminal connected to the node N ₁₁ and an output terminal connected to the input terminal of the inverting amplifier A ₂₁ . In addition, the inverting amplifier A ₃₂ (fourth inverting amplifier) has an input terminal connected to the node N ₁₂ and an output terminal connected to the input terminal of the inverting amplifier A ₂₂ . With this configuration, the output signal of the input amplifier stage A _1, the output signal of the output amplifier stage A _2, is the same phase.

このため、図１０の増幅回路では、容量Ｃ_Ｆ１の一端はノードＮ_２１に接続され、容量Ｃ_Ｆ２の一端はノードＮ_２２に接続される。これにより、電圧バッファ段Ｂ_１の出力信号と、出力増幅段Ａ_２の出力信号と、が同位相となる。したがって、増幅回路にフォワード経路による位相補償が適用される。 For this reason, in the amplifier circuit of FIG. 10, one end of the capacitor C _F1 is connected to the node N _21, and one end of the capacitor C _F2 is connected to the node N ₂₂ . As a result, the output signal of the voltage buffer stage B _{1 and} the output signal of the output amplification stage A ₂ have the same phase. Therefore, phase compensation by the forward path is applied to the amplifier circuit.

また、図１０の増幅回路では、抵抗Ｒ_Ｍ１の他端はノードＮ_２２に接続され、抵抗Ｒ_Ｍ２の他端はノードＮ_２１に接続される。これにより、ノードＮ_１１とノードＮ_２２との間に、ミラー容量Ｃ_Ｍ１及び抵抗Ｒ_Ｍ１を備えた負帰還経路が構成され、ノードＮ_１２とノードＮ_２１との間に、ミラー容量Ｃ_Ｍ２及び抵抗Ｒ_Ｍ２を備えた負帰還経路が構成される。したがって、増幅回路にミラー補償が適用される。 In the amplifier circuit of FIG. 10, the other end of the resistor R _M1 is connected to the node N _22, and the other end of the resistor R _M2 is connected to the node N ₂₁ . As a result, a negative feedback path including a mirror capacitor C _M1 and a resistor R _M1 is configured between the node N ₁₁ and the node N _22, and the mirror capacitor C _M2 and the node N ₂₁ are connected between the node N ₁₂ and the node N _21. A negative feedback path including a resistor _RM2 is formed. Therefore, mirror compensation is applied to the amplifier circuit.

図１１は、図１０の増幅回路の具体例を示す図である。図１１の増幅回路は、反転増幅器Ａ_３２を構成するトランジスタＭ_５，Ｍ_７と、反転増幅器Ａ_３１を構成するトランジスタＭ_６，Ｍ_８と、トランジスタＭ_７，Ｍ_８により構成される差動対のテール電流源である電流源Ｉ_８と、を備える。 FIG. 11 is a diagram showing a specific example of the amplifier circuit of FIG. The amplifier circuit shown in FIG. 11 includes transistors M ₅ and M ₇ constituting the inverting amplifier A ₃₂ , transistors M ₆ and M ₈ constituting the inverting amplifier A ₃₁ , and a differential pair constituted by the transistors M ₇ and M ₈ . A current source I ₈ that is a tail current source of

トランジスタＭ_５は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ_９のゲート端子に接続され、ゲート端子がノードＮ_１２に接続されている。トランジスタＭ_５は、ソース接地増幅器を構成している。トランジスタＭ_５のゲート端子は、反転増幅器Ａ_３２の入力端子に相当し、ドレイン端子は反転増幅器Ａ_３２の出力端子に相当する。 Transistor M ₅ is a PMOS, source terminal connected to the power supply line, a drain terminal connected to the gate terminal of the transistor M _9, gate terminal connected to node N _12. Transistor M ₅ constitute a source-grounded amplifier. The gate terminal of the transistor M ₅ is equivalent to the input terminal of the inverting amplifier A _32, the drain terminal is equivalent to the output terminal of the inverting amplifier A _32.

トランジスタＭ_６は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ_１０のゲート端子に接続され、ゲート端子がノードＮ_１１に接続されている。トランジスタＭ_６は、ソース接地増幅器を構成している。トランジスタＭ_６のゲート端子は、反転増幅器Ａ_３１の入力端子に相当し、ドレイン端子は反転増幅器Ａ_３１の出力端子に相当する。 Transistor M ₆ is a PMOS, source terminal connected to the power supply line, a drain terminal connected to the gate terminal of the transistor M _10, the gate terminal connected to node N _11. Transistor M ₆ constitute a source-grounded amplifier. The gate terminal of the transistor M ₆ is equivalent to the input terminal of the inverting amplifier A _31, the drain terminal is equivalent to the output terminal of the inverting amplifier A _31.

トランジスタＭ_７は、ＮＭＯＳであり、ソース端子が電流源Ｉ_８に接続され、ドレイン端子がトランジスタＭ_９のゲート端子に接続され、ゲート端子がノードＮ_１２に接続されている。トランジスタＭ_７はトランジスタＭ_８、電流源Ｉ_８と共に差動回路を構成し、トランジスタＭ_７のゲート端子は、反転増幅器Ａ_３２の入力端子に相当し、ドレイン端子は反転増幅器Ａ_３２の出力端子に相当する。 Transistor M ₇ is a NMOS, a source terminal connected to the current source I _8, a drain terminal connected to the gate terminal of the transistor M _9, gate terminal connected to node N _12. The transistor M ₇ forms a differential circuit together with the transistor M ₈ and the current source I _8. The gate terminal of the transistor M ₇ corresponds to the input terminal of the inverting amplifier A ₃₂ , and the drain terminal serves as the output terminal of the inverting amplifier A _32. Equivalent to.

トランジスタＭ_８は、ＮＭＯＳであり、ソース端子が電流源Ｉ_８に接続され、ドレイン端子がトランジスタＭ_１０のゲート端子に接続され、ゲート端子がノードＮ_１１に接続されている。トランジスタＭ_８はトランジスタＭ_７、電流源Ｉ_８と共に差動回路を構成し、トランジスタＭ_８のゲート端子は、反転増幅器Ａ_３１の入力端子に相当し、ドレイン端子は反転増幅器Ａ_３１の出力端子に相当する。 Transistor M ₈ is NMOS, the source terminal connected to the current source I _8, a drain terminal connected to the gate terminal of the transistor M _10, the gate terminal connected to node N _11. Transistor _{M 8} is transistor _{M 7,} a differential circuit together with a current source _{I 8,} the gate terminal of the transistor _{M 8} is equivalent to the input terminal of the inverting amplifier _{A 31,} the drain terminal to the output terminal of the inverting amplifier _{A 31} Equivalent to.

他の構成は、図９と同様である。このような構成により、図１０の増幅回路を実現することができる。 Other configurations are the same as those in FIG. With such a configuration, the amplifier circuit of FIG. 10 can be realized.

（第４実施形態）
第４実施形態に係る増幅回路について、図１２及び図１３を参照して説明する。本実施形態では、低消費電力化された増幅回路について説明する。 (Fourth embodiment)
An amplifier circuit according to a fourth embodiment will be described with reference to FIGS. In the present embodiment, an amplifier circuit with reduced power consumption will be described.

図１２は、本実施形態に係る増幅回路の具体例を示す図である。図１２の増幅回路は、３段増幅回路であり、電圧バッファ段Ｂ_１を構成するソースフォロア回路のバイアス電流が、中間増幅段Ａ_３のバイアス電流として利用される。 FIG. 12 is a diagram illustrating a specific example of the amplifier circuit according to the present embodiment. Amplifier circuit of FIG. 12 is a three-stage amplifier circuit, the bias current of the source follower circuit constituting the voltage buffer stage B _1, is utilized as a bias current of the intermediate amplifier stage A _3.

図１２の増幅回路は、トランジスタＭ_１，Ｍ_２及び電流源Ｉ_１〜Ｉ_３により構成された入力増幅段Ａ_１と、トランジスタＭ_９，Ｍ_１０及び電流源Ｉ_６，Ｉ_７により構成された出力増幅段Ａ_２と、容量Ｃ_Ｆ１，Ｃ_Ｆ２と、ミラー容量Ｃ_Ｍ１，Ｃ_Ｍ２と、抵抗Ｒ_Ｍ１，Ｒ_Ｍ２と、を備える。以上の構成は、図１１と同様である。 The amplifier circuit of FIG. 12 is configured by an input amplifier stage A ₁ configured by transistors M ₁ and M ₂ and current sources I _{1 to} I ₃ , transistors M ₉ and M _10, and current sources I ₆ and I ₇ . The output amplification stage A ₂ includes capacitors C _F1 and C _F2 , mirror capacitors C _M1 and C _M2 , and resistors R _M1 and R _M2 . The above configuration is the same as FIG.

また、図１２の増幅回路は、トランジスタＭ_５〜Ｍ_８と、電流源Ｉ_８Ａ，Ｉ_８Ｂと、抵抗Ｒ_Ｆと、を備える。図１２の増幅回路において、中間増幅段Ａ_３は、トランジスタＭ_５，Ｍ_６により構成される。トランジスタＭ_５，Ｍ_６の構成は、図１１と同様である。 The amplifier circuit of FIG. 12 includes transistors M _{5 to} M ₈ , current sources I _8A and I _8B, and a resistor R _F. In the amplifier circuit of FIG. 12, an intermediate amplifier stage _{A 3} is constituted by the transistors _M 5, _{M 6.} The configurations of the transistors M ₅ and M ₆ are the same as those in FIG.

すなわち、トランジスタＭ_５は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ_９のゲート端子に接続され、ゲート端子がノードＮ_１２に接続されている。トランジスタＭ_５は、ソース接地増幅器（反転増幅器Ａ_３２）を構成している。トランジスタＭ_５のゲート端子は、反転増幅器Ａ_３２の入力端子に相当し、ドレイン端子は反転増幅器Ａ_３２の出力端子に相当する。 That is, the transistor M ₅ is a PMOS, source terminal connected to the power supply line, a drain terminal connected to the gate terminal of the transistor M _9, gate terminal connected to node N _12. Transistor _{M 5} constitute a source grounded amplifier (inverting amplifier _{A 32).} The gate terminal of the transistor M ₅ is equivalent to the input terminal of the inverting amplifier A _32, the drain terminal is equivalent to the output terminal of the inverting amplifier A _32.

トランジスタＭ_６は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ_１０のゲート端子に接続され、ゲート端子がノードＮ_１１に接続されている。トランジスタＭ_６は、ソース接地増幅器（反転増幅器Ａ_３１）を構成している。トランジスタＭ_６のゲート端子は、反転増幅器Ａ_３１の入力端子に相当し、ドレイン端子は反転増幅器Ａ_３１の出力端子に相当する。 Transistor M ₆ is a PMOS, source terminal connected to the power supply line, a drain terminal connected to the gate terminal of the transistor M _10, the gate terminal connected to node N _11. Transistor _{M 6} constitute a source-grounded amplifier (inverting amplifier _{A 31).} The gate terminal of the transistor M ₆ is equivalent to the input terminal of the inverting amplifier A _31, the drain terminal is equivalent to the output terminal of the inverting amplifier A _31.

また、電圧バッファ段Ｂ_１は、非反転バッファＢ_１２を構成するトランジスタＭ_７及び電流源Ｉ_８Ａと、非反転バッファＢ_１２を構成するトランジスタＭ_８及び電流源Ｉ_８Ｂと、抵抗Ｒ_Ｆと、により構成される。 The voltage buffer stage _{B 1} represents a non-inverting transistor _{M 7} and the current source _{I 8A} constituting the buffer _{B 12,} the transistor _{M 8} and the current source _{I 8B} constituting the non-inverting buffer _{B 12,} a resistor _{R F,} Consists of.

トランジスタＭ_７は、ＮＭＯＳであり、ソース端子が電流源Ｉ_８Ａに接続され、ドレイン端子がトランジスタＭ_９のゲート端子に接続され、ゲート端子がノードＮ_１２に接続されている。トランジスタＭ_７のドレイン電流が、トランジスタＭ_５のバイアス電流となる。トランジスタＭ_７のゲート端子は、非反転バッファＢ_１２の入力端子に相当し、ソース端子は非反転バッファＢ_１２の出力端子に相当する。したがって、容量Ｃ_Ｆ２の他端は、トランジスタＭ_７のソース端子に接続される。 Transistor M ₇ is a NMOS, a source terminal connected to the current source I _8A, a drain terminal connected to the gate terminal of the transistor M _9, gate terminal connected to node N _12. The drain current of the transistor _{M 7} is a bias current of the transistor _{M 5.} The gate terminal of the transistor M ₇ corresponds to the input terminal of the non-inverting buffer B ₁₂ , and the source terminal corresponds to the output terminal of the non-inverting buffer B ₁₂ . Accordingly, the other end of the capacitance _{C F2} is connected to a source terminal of the transistor _{M 7.}

トランジスタＭ_８は、ＮＭＯＳであり、ソース端子が電流源Ｉ_８Ｂに接続され、ドレイン端子がトランジスタＭ_１０のゲート端子に接続され、ゲート端子がノードＮ_１１に接続されている。トランジスタＭ_８のドレイン電流が、トランジスタＭ_６のバイアス電流となる。トランジスタＭ_８のゲート端子は、非反転バッファＢ_１１の入力端子に相当し、ソース端子は非反転バッファＢ_１１の出力端子に相当する。したがって、容量Ｃ_Ｆ１の他端は、トランジスタＭ_８のソース端子に接続される。 Transistor _{M 8} is NMOS, the source terminal connected to the current source _{I 8B,} a drain terminal connected to the gate terminal of the transistor _{M 10,} the gate terminal connected to node _{N 11.} The drain current of the transistor _{M 8} becomes a bias current of the transistor _{M 6.} The gate terminal of the transistor M ₈ is equivalent to the input terminal of the noninverting buffer B _11, a source terminal corresponds to an output terminal of the non-inverting buffer B _11. Accordingly, the other end of the capacitance _{C F1} is connected to a source terminal of the transistor _{M 8.}

抵抗Ｒ_Ｆは、一端がトランジスタＭ_７のソース端子に接続され、他端がトランジスタＭ_８のソース端子に接続される。このように、トランジスタＭ_７，Ｍ_８のソース端子間に抵抗Ｒ_Ｆを接続することにより、容量Ｃ_Ｆ１，Ｃ_Ｆ２及びトランジスタＭ_７，Ｍ_８を介して、出力増幅段Ａ_２の出力端子から中間増幅段Ａ_３に帰還される電流を削減することができる。なお、抵抗Ｒ_Ｆを備えない構成も可能である。 Resistor R _F is one end connected to the source terminal of the transistor M _7, the other end is connected to the source terminal of the transistor M _8. In this way, by connecting the resistor R _F between the source terminals of the transistors M ₇ and M ₈ , it is possible to connect from the output terminal of the output amplification stage A ₂ via the capacitors C _F1 and C _F2 and the transistors M ₇ and M _8. it is possible to reduce the current fed back to an intermediate amplifier stage a _3. Note that a configuration without the resistor R _F is also possible.

以上のような構成により、電圧バッファ段Ｂ_１を構成するソースフォロア回路のバイアス電流を、中間増幅段Ａ_３のバイアス電流として利用することができる。したがって、増幅回路の消費電量を低減することができる。 With the above configuration, the bias current of the source follower circuit constituting the voltage buffer stage B _1, can be utilized as a bias current of the intermediate amplifier stage A _3. Therefore, the power consumption of the amplifier circuit can be reduced.

図１３は、本実施形態に係る増幅回路の他の具体例を示す図である。図１３の増幅回路は、図１１における、トランジスタＭ_３のドレイン端子をトランジスタＭ_７のソース端子に接続し、トランジスタＭ_４のドレイン端子をトランジスタＭ_８のソース端子に接続したものである。図１３の増幅回路において、トランジスタＭ_７，Ｍ_８のソース端子は短絡している。 FIG. 13 is a diagram illustrating another specific example of the amplifier circuit according to the present embodiment. Amplifier circuit of FIG. 13, in FIG. 11, in which connected the drain terminal of the transistor M ₃ to the source terminal of the transistor M _7, was connected to the drain terminal of the transistor M ₄ to the source terminal of the transistor M _8. In the amplifier circuit of FIG. 13, the source terminals of the transistors M ₇ and M ₈ are short-circuited.

また、図１３の増幅回路は、それぞれレベルシフト回路を構成する抵抗Ｒ_Ｌ１，Ｒ_Ｌ２を備える。 Further, the amplifier circuit of FIG. 13 includes resistors R _L1 and R _L2 that constitute a level shift circuit, respectively.

抵抗Ｒ_Ｌ１は、一端がトランジスタＭ_１のドレイン端子及びトランジスタＭ_４のゲート端子（非反転バッファＢ_１１の入力端子）に接続され、他端が電流源Ｉ_１（ノードＮ_１１）に接続されている。トランジスタＭ_１のドレイン電流が抵抗Ｒ_Ｌ１を流れることにより、ノードＮ_１１の電圧と、トランジスタＭ_４のゲート端子の電圧と、が異なった電圧となる。抵抗Ｒ_Ｌ１の抵抗値を適切に設定することにより、図１３の構成であっても、トランジスタＭ_４のゲート端子に適切な動作点電圧を印加することができる。 Resistor _{R L1} has one end connected to the drain and gate terminals of the transistors _{M 4} of the transistor _{M 1} (input terminal of the noninverting buffer _{B 11),} the other end is connected to a current source _{I 1} (node _{N 11)} Yes. By the drain current of the transistor M ₁ flows through the resistor R _L1, and the voltage of the node N _11, and the voltage of the gate terminal of the transistor M _4, a is different voltage. By appropriately setting the resistance value of the resistor R _L1, an appropriate operating point voltage can be applied to the gate terminal of the transistor M ₄ even in the configuration of FIG.

抵抗Ｒ_Ｌ２は、一端がトランジスタＭ_２のドレイン端子及びトランジスタＭ_４のゲート端子（非反転バッファＢ_１２の入力端子）に接続され、他端が電流源Ｉ_２（ノードＮ_１２）に接続されている。トランジスタＭ_２のドレイン電流が抵抗Ｒ_Ｌ２を流れることにより、ノードＮ_１２の電圧と、トランジスタＭ_３のゲート端子の電圧と、が異なった電圧となる。抵抗Ｒ_Ｌ２の抵抗値を適切に設定することにより、図１３の構成であっても、トランジスタＭ_３のゲート端子に適切な動作点電圧を印加することができる。 Resistor _{R L2} has one end connected to the drain and gate terminals of the transistors _{M 4} of the transistor _{M 2} (input terminal of the noninverting buffer _{B 12),} the other end is connected to a current source _{I 2} (node _{N 12)} Yes. By the drain current of the transistor M ₂ flows through the resistor R _L2, and the voltage of the node N _12, the voltage of the gate terminal of the transistor M _3, the a different voltage. By appropriately setting the resistance value of the resistor R _L2, even the configuration of FIG. 13, it is possible to apply a proper operating point voltage to the gate terminal of the transistor M _3.

このような構成により、電圧バッファ段Ｂ_１を構成するソースフォロア回路のバイアス電流を、中間増幅段Ａ_３のバイアス電流として利用することができる。したがって、増幅回路の消費電量を低減することができる。 With this configuration, the bias current of the source follower circuit constituting the voltage buffer stage B _1, can be utilized as a bias current of the intermediate amplifier stage A _3. Therefore, the power consumption of the amplifier circuit can be reduced.

なお、図１３の抵抗Ｒ_Ｌ１，Ｒ_Ｌ２に、それぞれ並列に容量を接続してもよい。これにより、抵抗Ｒ_Ｌ１，Ｒ_Ｌ２をそれぞれ備えるレベルシフト回路の周波数特性を改善することができる。 Note that capacitors may be connected in parallel to the resistors R _L1 and R _L2 in FIG. As a result, the frequency characteristics of the level shift circuit including the resistors R _L1 and R _L2 can be improved.

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。 Note that the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the components without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. Further, for example, a configuration in which some components are deleted from all the components shown in each embodiment is also conceivable. Furthermore, you may combine suitably the component described in different embodiment.

Ａ_１：入力増幅段、Ａ_２：出力増幅段、Ａ_３：中間増幅段、Ｔ_ＩＮ：入力端子、Ｔ_ＯＵＴ：出力端子、Ｂ_１：電圧バッファ段、Ｃ_Ｆ：容量、Ｃ_Ｌ：負荷容量、Ｐ：ポール、Ｂ_１１，Ｂ_１２：非反転バッファ、Ａ_２１，Ａ_２２，Ａ_３１，Ａ_３２：反転増幅器 A ₁ : input amplification stage, A ₂ : output amplification stage, A ₃ : intermediate amplification stage, T _IN : input terminal, T _OUT : output terminal, B ₁ : voltage buffer stage, C _F : capacity, C _L : load capacity , P: pole, B ₁₁ , B ₁₂ : non-inverting buffer, A ₂₁ , A ₂₂ , A ₃₁ , A ₃₂ : inverting amplifier

Claims

A first amplification stage;
A second amplification stage connected downstream from the first amplification stage;
A voltage buffer stage that receives an output signal of the first amplification stage and outputs an output signal in phase with the output signal of the second amplification stage;
A capacitor connected between the output terminal of the second amplification stage and the output terminal of the voltage buffer stage;
An amplifier circuit comprising:

The second amplification stage comprises a non-inverting amplifier;
The amplifier circuit according to claim 1, wherein the voltage buffer stage includes a non-inverting buffer.

The amplifier circuit according to claim 1, wherein the amplifier circuit has a zero point at a frequency lower than the unity gain frequency.

4. The amplifier circuit according to claim 1, wherein the first amplification stage, the second amplification stage, and the voltage buffer stage are differentially configured. 5.

The second amplification stage includes a first inverting amplifier and a second inverting amplifier,
The voltage buffer stage comprises: a first non-inverting buffer connected to the first inverting amplifier; and a second non-inverting buffer connected to the second inverting amplifier;
The capacitor includes a first capacitor connected between an output terminal of the first non-inverting buffer and an output terminal of the second inverting amplifier, an output terminal of the second non-inverting buffer, and the first capacitor. 5. The amplifier circuit according to claim 4, further comprising: a second capacitor connected between the output terminals of the one inverting amplifier.

A first mirror capacitor constituting a negative feedback path of the first inverting amplifier;
A second mirror capacitor constituting a negative feedback path of the second inverting amplifier;
An amplifier circuit according to claim 5.

A third amplification stage connected to a subsequent stage of the first amplification stage;
The amplifier circuit according to claim 1, wherein the second amplification stage is connected to a subsequent stage of the third amplification stage.

8. The amplifier circuit according to claim 7, wherein the first amplification stage, the second amplification stage, the third amplification stage, and the voltage buffer stage are differentially configured.

The second amplification stage includes a first inverting amplifier and a second inverting amplifier,
The third amplification stage includes a third inverting amplifier and a fourth inverting amplifier,
The voltage buffer stage comprises: a first non-inverting buffer connected to the third inverting amplifier; and a second non-inverting buffer connected to the fourth inverting amplifier;
The capacitor includes a first capacitor connected between an output terminal of the first non-inverting buffer and an output terminal of the first inverting amplifier, an output terminal of the second non-inverting buffer, and the first capacitor. And a second capacitor connected between the output terminals of the two inverting amplifiers.

10. The amplifier circuit according to claim 8, wherein the bias current of the buffer stage is used as a bias current of the third amplifier stage.

11. The amplifier circuit according to claim 1, wherein the buffer stage includes a source follower circuit or an emitter follower circuit.