JP2017040969A - 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム - Google Patents
演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム Download PDFInfo
- Publication number
- JP2017040969A JP2017040969A JP2015160447A JP2015160447A JP2017040969A JP 2017040969 A JP2017040969 A JP 2017040969A JP 2015160447 A JP2015160447 A JP 2015160447A JP 2015160447 A JP2015160447 A JP 2015160447A JP 2017040969 A JP2017040969 A JP 2017040969A
- Authority
- JP
- Japan
- Prior art keywords
- way
- usage information
- arithmetic processing
- data
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1041—Resource optimization
- G06F2212/1044—Space efficiency improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/45—Caching of specific data in cache memory
- G06F2212/452—Instruction code
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6042—Allocation of cache space to multiple users or processors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Software Systems (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
Abstract
【解決手段】演算処理装置1は、演算処理部2と、複数のウェイを含むキャッシュメモリ7と、ウェイを使用するかを示す使用情報が格納される使用情報レジスタ3と、使用情報の書き換えに基づいて、使用を停止する停止ウェイに保持されたデータをキャッシュメモリから削除する処理と、削除するデータのうちキャッシュメモリ上で書き換えられたデータを下位の記憶装置8に書き戻す処理とを含むパージ処理を実行するパージ制御部4と、メモリアクセス要求に基づいてキャッシュメモリにアクセスするとともに、パージ処理中にキャッシュメモリへのアクセスを抑止するアクセス制御部5と、パージ処理の完了後、使用情報レジスタが保持する使用情報に基づいて、停止ウェイの動作を停止する電力制御部6を有する。
【選択図】図1
Description
(付記1)
命令を実行する演算処理部と、
複数のウェイを含むキャッシュメモリと、
前記複数のウェイの各々を使用するかを示す使用情報が格納される使用情報レジスタと、
前記演算処理部が実行する命令による前記使用情報レジスタ内の使用情報の書き換えに基づいて、前記複数のウェイのうち使用を停止する停止ウェイに保持されたデータを前記キャッシュメモリから削除する処理と、削除するデータのうち前記キャッシュメモリ上で書き換えられたデータを前記キャッシュメモリより下位の記憶装置に書き戻す処理とを含むパージ処理を実行するパージ制御部と、
前記演算処理部から出力されるメモリアクセス要求に基づいて前記キャッシュメモリにアクセスするとともに、前記パージ処理中に前記キャッシュメモリへのアクセスを抑止するアクセス制御部と、
前記パージ処理の完了後、前記使用情報レジスタが保持する使用情報に基づいて、前記停止ウェイの動作を停止する電力制御部を有することを特徴とする演算処理装置。
(付記2)
前記演算処理装置はさらに、前記キャッシュメモリのキャッシュミス時に、前記下位の記憶装置から読み出すデータの格納先のウェイを、前記使用情報レジスタが保持する使用情報により使用が決定されたウェイの中から選択する置換ウェイ選択部を有し、
前記アクセス制御部は、前記置換ウェイ選択部が選択したウェイが保持するデータのいずれかを前記下位の記憶装置から読み出すデータに置換することを特徴とする付記1記載の演算処理装置。
(付記3)
前記電力制御部は、前記パージ処理中、前記使用情報レジスタが保持する使用情報に拘わりなく、前記複数のウェイを動作させることを特徴とする付記1または付記2記載の演算処理装置。
(付記4)
前記演算処理装置はさらに、使用するウェイの数を示すウェイ数情報を前記演算処理部から受信し、受信したウェイ数情報に基づいて前記使用情報を生成し、生成した使用情報を前記使用情報レジスタに格納する使用情報生成部を有することを特徴とする付記1ないし付記3のいずれか1項記載の演算処理装置。
(付記5)
前記パージ制御部は、前記使用情報レジスタに格納された使用情報の書き換えにより使用が停止されるウェイがない場合、前記パージ処理の実行を省略することを特徴とする付記1ないし付記4のいずれか1項記載の演算処理装置。
(付記6)
前記複数のウェイは、クロックに同期してそれぞれ動作し、
前記電力制御部は、前記パージ処理の完了後、使用を停止するウェイへの前記クロックの供給を停止することを特徴とする付記1ないし付記5のいずれか1項記載の演算処理装置。
(付記7)
前記電力制御部は、前記パージ処理の完了後、使用を停止するウェイへの電源の供給を停止することを特徴とする付記1ないし付記6のいずれか1項記載の演算処理装置。
(付記8)
前記パージ制御部は、前記使用情報レジスタが保持する使用情報の書き替えに基づいて、使用を停止するウェイが保持するデータを削除する削除要求と、前記パージ処理中を示すパージ情報とを前記アクセス制御部に出力し、
前記アクセス制御部は、前記メモリアクセス要求および前記削除要求に基づいて、前記キャッシュメモリにアクセスするとともに、前記パージ情報が出力されている期間に前記メモリアクセス要求に基づく前記キャッシュメモリのアクセスを抑止することを特徴とする付記1ないし付記7のいずれか1項記載の演算処理装置。
(付記9)
前記使用情報レジスタは、ビット値が第1の論理の場合にウェイの使用を示し、ビット値が前記第1の論理と異なる第2の論理の場合にウェイの使用の停止を示す複数のビットを前記複数のウェイにそれぞれ対応して有し、
前記演算処理装置はさらに、前記使用情報レジスタのビット値のいずれかの反転を検出した場合に、前記使用情報レジスタ内の使用情報が書き換えられたことを前記パージ制御部に通知する検出部を有することを特徴とする付記1ないし付記8のいずれか1項記載の演算処理装置。
(付記10)
命令を実行する演算処理部と、複数のウェイを含むキャッシュメモリと、前記複数のウェイの各々を使用するかを示す使用情報が格納される使用情報レジスタと、前記演算処理部が実行する命令による前記使用情報レジスタ内の使用情報の書き換えに基づいて、前記複数のウェイのうち使用を停止する停止ウェイに保持されたデータを前記キャッシュメモリから削除する処理と、削除するデータのうち前記キャッシュメモリ上で書き換えられたデータを前記キャッシュメモリより下位の記憶装置に書き戻す処理とを含むパージ処理を実行するパージ制御部と、前記演算処理部から出力されるメモリアクセス要求に基づいて前記キャッシュメモリにアクセスするとともに、前記パージ処理中に前記キャッシュメモリへのアクセスを抑止するアクセス制御部と、前記パージ処理の完了後、前記使用情報レジスタが保持する使用情報に基づいて、前記停止ウェイの動作を停止する電力制御部を有する演算処理装置の制御方法において、
プログラムの実行単位であるプロセスを生成するシステムコールに基づいて、前記演算処理装置が、
前記システムコールの引数が前記使用レジスタに格納する使用情報を含む場合、引数が含む使用情報を、生成するプロセスのコンテキストとして保持し、
前記引数が前記使用レジスタに格納する使用情報を含まない場合、デフォルトの使用情報を、生成するプロセスのコンテキストとして保持し、
コンテキストとして保持した使用情報を前記使用情報レジスタに格納することを特徴とする演算処理装置の制御方法。
(付記11)
実行中のプロセスを他のプロセスに切り替える場合、前記演算処理装置が、
前記実行中のプロセスに対応して前記使用情報レジスタが保持する使用情報をコンテキストとして退避し、
前記他のプロセスに対応してコンテキストとして保持した使用情報を前記使用情報レジスタに復帰することを特徴とする付記10記載の演算処理装置の制御方法。
(付記12)
命令を実行する演算処理部と、複数のウェイを含むキャッシュメモリと、前記複数のウェイの各々を使用するかを示す使用情報が格納される使用情報レジスタと、前記演算処理部が実行する命令による前記使用情報レジスタ内の使用情報の書き換えに基づいて、前記複数のウェイのうち使用を停止する停止ウェイに保持されたデータを前記キャッシュメモリから削除する処理と、削除するデータのうち前記キャッシュメモリ上で書き換えられたデータを前記キャッシュメモリより下位の記憶装置に書き戻す処理とを含むパージ処理を実行するパージ制御部と、前記演算処理部から出力されるメモリアクセス要求に基づいて前記キャッシュメモリにアクセスするとともに、前記パージ処理中に前記キャッシュメモリへのアクセスを抑止するアクセス制御部と、前記パージ処理の完了後、前記使用情報レジスタが保持する使用情報に基づいて、前記停止ウェイの動作を停止する電力制御部を有する演算処理装置の制御プログラムにおいて、
プログラムの実行単位であるプロセスを生成するシステムコールに基づいて、
前記システムコールの引数が前記使用レジスタに格納する使用情報を含む場合、引数が含む使用情報を、生成するプロセスのコンテキストとして保持し、
前記引数が前記使用レジスタに格納する使用情報を含まない場合、デフォルトの使用情報を、生成するプロセスのコンテキストとして保持し、
コンテキストとして保持した使用情報を前記使用情報レジスタに格納する処理を前記演算処理装置に実行させることを特徴とする演算処理装置の制御プログラム。
(付記13)
実行中のプロセスを他のプロセスに切り替える場合、
前記実行中のプロセスに対応して前記使用情報レジスタが保持する使用情報をコンテキストとして退避し、
前記他のプロセスに対応してコンテキストとして保持した使用情報を前記使用情報レジスタに格納する処理を前記演算処理装置に実行させることを特徴とする付記12記載の演算処理装置の制御プログラム。
Claims (9)
- 命令を実行する演算処理部と、
複数のウェイを含むキャッシュメモリと、
前記複数のウェイの各々を使用するかを示す使用情報が格納される使用情報レジスタと、
前記演算処理部が実行する命令による前記使用情報レジスタ内の使用情報の書き換えに基づいて、前記複数のウェイのうち使用を停止する停止ウェイに保持されたデータを前記キャッシュメモリから削除する処理と、削除するデータのうち前記キャッシュメモリ上で書き換えられたデータを前記キャッシュメモリより下位の記憶装置に書き戻す処理とを含むパージ処理を実行するパージ制御部と、
前記演算処理部から出力されるメモリアクセス要求に基づいて前記キャッシュメモリにアクセスするとともに、前記パージ処理中に前記キャッシュメモリへのアクセスを抑止するアクセス制御部と、
前記パージ処理の完了後、前記使用情報レジスタが保持する使用情報に基づいて、前記停止ウェイの動作を停止する電力制御部を有することを特徴とする演算処理装置。 - 前記演算処理装置はさらに、前記キャッシュメモリのキャッシュミス時に、前記下位の記憶装置から読み出すデータの格納先のウェイを、前記使用情報レジスタが保持する使用情報により使用が決定されたウェイの中から選択する置換ウェイ選択部を有し、
前記アクセス制御部は、前記置換ウェイ選択部が選択したウェイが保持するデータのいずれかを前記下位の記憶装置から読み出すデータに置換することを特徴とする請求項1記載の演算処理装置。 - 前記電力制御部は、前記パージ処理中、前記使用情報レジスタが保持する使用情報に拘わりなく、前記複数のウェイを動作させることを特徴とする請求項1または請求項2記載の演算処理装置。
- 前記演算処理装置はさらに、使用するウェイの数を示すウェイ数情報を前記演算処理部から受信し、受信したウェイ数情報に基づいて前記使用情報を生成し、生成した使用情報を前記使用情報レジスタに格納する使用情報生成部を有することを特徴とする請求項1ないし請求項3のいずれか1項記載の演算処理装置。
- 前記パージ制御部は、前記使用情報レジスタに格納された使用情報の書き換えにより使用が停止されるウェイがない場合、前記パージ処理の実行を省略することを特徴とする請求項1ないし請求項4のいずれか1項記載の演算処理装置。
- 前記複数のウェイは、クロックに同期してそれぞれ動作し、
前記電力制御部は、前記パージ処理の完了後、使用を停止するウェイへの前記クロックの供給を停止することを特徴とする請求項1ないし請求項5のいずれか1項記載の演算処理装置。 - 前記電力制御部は、前記パージ処理の完了後、使用を停止するウェイへの電源の供給を停止することを特徴とする請求項1ないし請求項6のいずれか1項記載の演算処理装置。
- 命令を実行する演算処理部と、複数のウェイを含むキャッシュメモリと、前記複数のウェイの各々を使用するかを示す使用情報が格納される使用情報レジスタと、前記演算処理部が実行する命令による前記使用情報レジスタ内の使用情報の書き換えに基づいて、前記複数のウェイのうち使用を停止する停止ウェイに保持されたデータを前記キャッシュメモリから削除する処理と、削除するデータのうち前記キャッシュメモリ上で書き換えられたデータを前記キャッシュメモリより下位の記憶装置に書き戻す処理とを含むパージ処理を実行するパージ制御部と、前記演算処理部から出力されるメモリアクセス要求に基づいて前記キャッシュメモリにアクセスするとともに、前記パージ処理中に前記キャッシュメモリへのアクセスを抑止するアクセス制御部と、前記パージ処理の完了後、前記使用情報レジスタが保持する使用情報に基づいて、前記停止ウェイの動作を停止する電力制御部を有する演算処理装置の制御方法において、
プログラムの実行単位であるプロセスを生成するシステムコールに基づいて、前記演算処理装置が、
前記システムコールの引数が前記使用レジスタに格納する使用情報を含む場合、引数が含む使用情報を、生成するプロセスのコンテキストとして保持し、
前記引数が前記使用レジスタに格納する使用情報を含まない場合、デフォルトの使用情報を、生成するプロセスのコンテキストとして保持し、
コンテキストとして保持した使用情報を前記使用情報レジスタに格納することを特徴とする演算処理装置の制御方法。 - 命令を実行する演算処理部と、複数のウェイを含むキャッシュメモリと、前記複数のウェイの各々を使用するかを示す使用情報が格納される使用情報レジスタと、前記演算処理部が実行する命令による前記使用情報レジスタ内の使用情報の書き換えに基づいて、前記複数のウェイのうち使用を停止する停止ウェイに保持されたデータを前記キャッシュメモリから削除する処理と、削除するデータのうち前記キャッシュメモリ上で書き換えられたデータを前記キャッシュメモリより下位の記憶装置に書き戻す処理とを含むパージ処理を実行するパージ制御部と、前記演算処理部から出力されるメモリアクセス要求に基づいて前記キャッシュメモリにアクセスするとともに、前記パージ処理中に前記キャッシュメモリへのアクセスを抑止するアクセス制御部と、前記パージ処理の完了後、前記使用情報レジスタが保持する使用情報に基づいて、前記停止ウェイの動作を停止する電力制御部を有する演算処理装置の制御プログラムにおいて、
プログラムの実行単位であるプロセスを生成するシステムコールに基づいて、
前記システムコールの引数が前記使用レジスタに格納する使用情報を含む場合、引数が含む使用情報を、生成するプロセスのコンテキストとして保持し、
前記引数が前記使用レジスタに格納する使用情報を含まない場合、デフォルトの使用情報を、生成するプロセスのコンテキストとして保持し、
コンテキストとして保持した使用情報を前記使用情報レジスタに格納する処理を前記演算処理装置に実行させることを特徴とする演算処理装置の制御プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015160447A JP6477352B2 (ja) | 2015-08-17 | 2015-08-17 | 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム |
US15/230,523 US10180907B2 (en) | 2015-08-17 | 2016-08-08 | Processor and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015160447A JP6477352B2 (ja) | 2015-08-17 | 2015-08-17 | 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017040969A true JP2017040969A (ja) | 2017-02-23 |
JP6477352B2 JP6477352B2 (ja) | 2019-03-06 |
Family
ID=58158239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015160447A Active JP6477352B2 (ja) | 2015-08-17 | 2015-08-17 | 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US10180907B2 (ja) |
JP (1) | JP6477352B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11269774B2 (en) * | 2018-10-15 | 2022-03-08 | Texas Instruments Incorporated | Delayed snoop for improved multi-process false sharing parallel thread performance |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136151A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | キヤツシユメモリの障害処理方式 |
JP2004038798A (ja) * | 2002-07-05 | 2004-02-05 | Fujitsu Ltd | 縮退制御装置及び方法 |
US20100191990A1 (en) * | 2009-01-27 | 2010-07-29 | Shayan Zhang | Voltage-based memory size scaling in a data processing system |
WO2010095416A1 (ja) * | 2009-02-17 | 2010-08-26 | パナソニック株式会社 | マルチスレッドプロセッサ及びデジタルテレビシステム |
JP2012522290A (ja) * | 2009-03-27 | 2012-09-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャッシュにおけるウエイ割り当て及びウエイロックのための方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6185657B1 (en) * | 1998-04-20 | 2001-02-06 | Motorola Inc. | Multi-way cache apparatus and method |
JP2000298618A (ja) | 1999-04-14 | 2000-10-24 | Toshiba Corp | セットアソシアティブ型キャッシュメモリ装置 |
JP2003131945A (ja) | 2001-10-25 | 2003-05-09 | Hitachi Ltd | キャッシュメモリ装置 |
US7774391B1 (en) * | 2006-03-30 | 2010-08-10 | Vmware, Inc. | Method of universal file access for a heterogeneous computing environment |
JP2008310465A (ja) | 2007-06-13 | 2008-12-25 | Renesas Technology Corp | 半導体装置 |
TW201015319A (en) * | 2008-09-17 | 2010-04-16 | Panasonic Corp | Cache memory, memory system, data copying method and data rewriting method |
US20120054440A1 (en) * | 2010-08-31 | 2012-03-01 | Toby Doig | Systems and methods for providing a hierarchy of cache layers of different types for intext advertising |
US20120096295A1 (en) * | 2010-10-18 | 2012-04-19 | Robert Krick | Method and apparatus for dynamic power control of cache memory |
JP2014026589A (ja) * | 2012-07-30 | 2014-02-06 | Fujitsu Ltd | 情報処理装置、情報処理プログラム、及び情報処理方法 |
US9128857B2 (en) * | 2013-01-04 | 2015-09-08 | Apple Inc. | Flush engine |
US20150293699A1 (en) * | 2014-04-11 | 2015-10-15 | Graham Bromley | Network-attached storage enhancement appliance |
-
2015
- 2015-08-17 JP JP2015160447A patent/JP6477352B2/ja active Active
-
2016
- 2016-08-08 US US15/230,523 patent/US10180907B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136151A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | キヤツシユメモリの障害処理方式 |
JP2004038798A (ja) * | 2002-07-05 | 2004-02-05 | Fujitsu Ltd | 縮退制御装置及び方法 |
US20100191990A1 (en) * | 2009-01-27 | 2010-07-29 | Shayan Zhang | Voltage-based memory size scaling in a data processing system |
WO2010095416A1 (ja) * | 2009-02-17 | 2010-08-26 | パナソニック株式会社 | マルチスレッドプロセッサ及びデジタルテレビシステム |
JP2012522290A (ja) * | 2009-03-27 | 2012-09-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャッシュにおけるウエイ割り当て及びウエイロックのための方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6477352B2 (ja) | 2019-03-06 |
US10180907B2 (en) | 2019-01-15 |
US20170052781A1 (en) | 2017-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101252367B1 (ko) | 저전압 동작 동안 캐시 부분의 디스에이블 | |
US6789172B2 (en) | Cache and DMA with a global valid bit | |
US7562191B2 (en) | Microprocessor having a power-saving instruction cache way predictor and instruction replacement scheme | |
US6697916B2 (en) | Cache with block prefetch and DMA | |
US20060059317A1 (en) | Multiprocessing apparatus | |
US20140281248A1 (en) | Read-write partitioning of cache memory | |
US6754781B2 (en) | Cache with DMA and dirty bits | |
US20070136530A1 (en) | Cache memory and control method thereof | |
US8645612B2 (en) | Information processing device and information processing method | |
JP4189402B2 (ja) | キャッシュ回路 | |
JP6478843B2 (ja) | 半導体装置及びキャッシュメモリ制御方法 | |
KR102568051B1 (ko) | 메모리 관리 | |
US8271732B2 (en) | System and method to reduce power consumption by partially disabling cache memory | |
US6898671B2 (en) | Data processor for reducing set-associative cache energy via selective way prediction | |
US20050188158A1 (en) | Cache memory with improved replacement policy | |
WO2011151944A1 (ja) | キャッシュメモリ装置、プログラム変換装置、キャッシュメモリ制御方法及びプログラム変換方法 | |
JP2002163150A (ja) | プロセッサ | |
JP6477352B2 (ja) | 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム | |
CN114041100A (zh) | 可作为处理电路的主存储访问的非易失性存储电路 | |
CN109564543B (zh) | 用于多线程式模式中的功率降低的方法和装置 | |
US7467260B2 (en) | Method and apparatus to purge remote node cache lines to support hot node replace in a computing system | |
US11836086B1 (en) | Access optimized partial cache collapse | |
CN111373385B (zh) | 用于改进的进程切换的处理器和其方法 | |
US20230401152A1 (en) | Performance aware partial cache collapse | |
Athni et al. | Improved Cache Replacement Policy based on Recency Time Re-Reference Interval Prediction |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20170803 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20170803 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170804 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20180214 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20180219 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20180219 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180514 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181010 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181023 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190121 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6477352 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |