JP2017007539A - 制御装置 - Google Patents

Abstract

【課題】安価な構成で所定のフェイルセーフ処理を実行することができる制御装置を提供する。【解決手段】制御装置は、所定処理の実行を制御する制御部を有するＣＰＵを備える。ＣＰＵは、制御部の異常を検出する検出部と、検出部が異常を検出したことを示す情報を記録する記録部とを備える。検出部は、ＣＰＵの外部に設けられたものではなく、ＣＰＵに内蔵されたものである。制御部は、記録部に記録された情報に基づいて所定処理の実行を制御する。所定処理は、例えば、予め定められたフェイルセーフ処理である。【選択図】図１

Description

本発明は、所定処理の実行を制御する制御部を有するＣＰＵを備える制御装置に関する。

近年の電子技術の進展により、車両には、エンジン、バッテリ、ドア、ランプ、ワイパー、エアコンなど様々な車載部品を制御するためのＥＣＵ（Electronic Control Unit：電子制御装置）が多数搭載されるようになった。ＥＣＵは、ＣＰＵ、メモリ、入出力インタフェースなどを備え、ＣＡＮやＬＩＮなどの車載ＬＡＮを通じて相互に情報の送受信を行っている。このようなＥＣＵには、例えば、エンジンの噴射制御、点火制御、スロットル制御を行うエンジンＥＣＵ、ドアロック制御、ワイパー制御、ライト制御などを行うボディＥＣＵ、運転席での各種情報の表示を制御するインパネＥＣＵ、エアコンの作動を制御するエアコンＥＣＵなどがある。

ＥＣＵは、ＣＰＵの異常を監視するために、ＣＰＵの外付け回路として、ＷＤ（Watch Dog：ウォッチドッグ）回路を備える。ＷＤ回路は、ＣＰＵが周期的に出力するＷＤパルスを監視し、一定時間内にＣＰＵからＷＤパルスが出力されない等のＣＰＵの異常を検出した場合、リセット信号をＣＰＵへ出力する。このように、ＥＣＵは、ＣＰＵを復旧させる機能を備える。

しかし、ＣＰＵの異常が検出されてＣＰＵがリセットされると、ＣＰＵは異常から正常に復帰することができたとしても過去に異常が発生したことを判断することができない。そこで、ＣＰＵの外付け回路として具備されたＷＤ回路に、ＣＰＵの異常回数を計数することができるカウンタを設けて、ＣＰＵの異常回数を記憶し、記憶した異常回数が一定回数以上になった場合、重度の異常であると判定して単にＣＰＵをリセットするのではなく、所定のフェイルセーフ処理を実施する車両用電子制御装置が開示されている（特許文献１参照）。

特開２００３−９７３４５号公報

しかし、一般的に、ＷＤ回路にはカウンタが設けられていないため、ＷＤ回路にＣＰＵの異常回数を計数するためのカウンタを設けるためには、高価なＩＣが必要となる。また、ＣＰＵがカウンタの情報を取得するためには、ＣＰＵとＷＤ回路とを繋ぐ新たな通信線が必要であり、またＣＰＵのＩ／Ｏポートを割り当てる必要があり、装置のコストが高くなるという問題がある。

本発明は、斯かる事情に鑑みてなされたものであり、安価な構成で所定のフェイルセーフ処理を実行することができる制御装置を提供することを目的とする。

本発明に係る制御装置は、所定処理の実行を制御する制御部を有するＣＰＵを備える制御装置において、前記ＣＰＵは、前記制御部の異常を検出する検出部と、該検出部が異常を検出したことを示す検出情報を記録する記録部とを備え、前記制御部は、前記記録部に記録された検出情報に基づいて所定処理の実行を制御することを特徴とする。

本発明にあっては、ＣＰＵは、制御部と、制御部の異常を検出する検出部と、検出部が異常を検出したことを示す検出情報を記録する記録部とを備える。すなわち、検出部は、ＣＰＵの外部に設けられたものではなく、ＣＰＵに内蔵されたものである。制御部は、記録部に記録された検出情報に基づいて所定処理の実行を制御する。所定処理は、例えば、予め定められたフェイルセーフ処理である。これにより、ＣＰＵの外部にＷＤ回路などの部品を設ける必要がなく、また、ＣＰＵと外部回路とを繋ぐ通信線が不要であり、さらに、ＣＰＵにＩ／Ｏポートを割り当てる必要もないので、制御部の異常を検出した場合に、安価な構成で所定処理（所定のフェイルセーフ処理）を実行することができる。

本発明に係る制御装置は、前記制御部は、前記記録部に記録された検出情報に基づいて前記検出部が検出した異常の回数を算出し、算出した回数が所定の閾値以上の場合、前記所定処理の実行を制御することを特徴とする。

本発明にあっては、制御部は、記録部に記録された検出情報に基づいて検出部が検出した異常の回数を算出し、算出した回数が所定の閾値以上の場合、所定処理の実行を制御する。すなわち、制御部の異常回数が所定の閾値以上となった場合、制御部が重度の異常であるとして所定処理を実行することができる。

本発明に係る制御装置は、前記制御部が算出した回数を記憶する記憶部を備え、前記制御部は、前記記録部に前記検出情報が記録された場合、前記記憶部に記憶した回数に１を加算して異常の回数を算出することを特徴とする。

本発明にあっては、記憶部は、制御部が算出した回数を記憶する。制御部は、記録部に検出情報が記録された場合、記憶部に記憶した回数に１を加算して異常の回数を算出する。例えば、制御部の異常が過去にＮ回発生していたとすると、記憶部には数値Ｎが記憶されている。今回制御部の異常が検出されたとすると、制御部は、記憶部に記憶された数値Ｎに１を加算して、異常の回数（Ｎ＋１）を算出する。これにより、カウンタを設けることなく、ＣＰＵ内部で異常回数を求めることができ、安価な構成とすることができる。

本発明に係る制御装置は、前記制御部は、所定周期で信号を前記検出部へ出力し、前記検出部は、前記所定周期より長い第１所定時間の間に前記信号を取得できない場合、前記制御部の異常を検出することを特徴とする。

本発明にあっては、制御部は、所定周期で信号を検出部へ出力する。所定周期は、例えば、数ｍｓから数十ｍｓとすることができるが、これに限定されない。信号は、例えば、ＷＤパルスとすることができる。検出部は、所定周期より長い第１所定時間の間に信号を取得できない場合、制御部の異常を検出する。これにより、ＣＰＵ内蔵の検出部により制御部の異常を検出することができる。

本発明に係る制御装置は、前記検出部は、前記第１所定時間の間に前記信号を取得できない場合、リセット信号を前記制御部へ出力し、前記制御部は、リセット信号を取得した時点から次のリセット信号を取得するまでの経過時間が所定の閾値を超える場合、前記記憶部に記憶した回数を所定値に設定することを特徴とする。

本発明にあっては、検出部は、第１所定時間の間に信号（例えば、ＷＤパルス）を取得できない場合、リセット信号を制御部へ出力する。これにより、ＣＰＵはリセット処理を実行し、復旧することができる。制御部は、リセット信号（例えば、直近のリセット信号）を取得した時点から次のリセット信号（例えば、今回のリセット信号）を取得するまでの経過時間が所定の閾値を超える場合、記憶部に記憶した回数を所定値に設定する。所定の閾値は、例えば、１時間、２時間などとすることができるが、これに限定されるものではない。所定値は、例えば、０とすることができる。

例えば、リセット信号を取得してから次のリセット信号を取得するまでの時間が、半年又は一年程度とすると、長期間（例えば、数年）経過後に異常回数が所定の閾値以上となって予期しないタイミングで所定処理を実行する事態となる。リセット信号を取得してから次のリセット信号を取得するまでの経過時間が、例えば、１時間、２時間程度の短い時間を超えた場合に、記憶部に記憶した異常回数を０とする（記憶部をクリアする）ことにより、予期しないタイミングで所定処理が実行されることを防止することができる。

本発明に係る制御装置は、前記ＣＰＵとは別個に、前記制御部の異常の有無を監視する監視部を備えることを特徴とする。

本発明にあっては、ＣＰＵとは別個に監視部を備え、監視部は、制御部の異常の有無を監視する。検出部は、ＣＰＵに内蔵してあるので、制御部に何らかの異常が発生した場合に、検出部も異常となる可能性を否定できない。そこで、ＣＰＵとは別個に監視部を備えることにより、検出部が制御部の異常を検出することができない場合でも制御部の異常を確実に検出することができ、装置の信頼性を向上させることができる。

本発明に係る制御装置は、前記制御部は、前記所定周期で信号を前記監視部へ出力し、前記監視部は、前記第１所定時間よりも長い第２所定時間の間に前記信号を取得できない場合、リセット信号を前記制御部へ出力することを特徴とする。

本発明にあっては、制御部は、所定周期で信号（例えば、ＷＤパルス）を監視部へ出力する。監視部は、第１所定時間よりも長い第２所定時間の間に信号を取得できない場合、リセット信号を制御部へ出力する。検出部が正常である場合には、検出部は、第１所定時間の間に信号（ＷＤパルス）を取得できない場合、リセット信号を制御部へ出力するので、制御部はリセット処理を実行して復旧し、再度所定周期で信号（ＷＤパルス）を出力するはずである。しかし、第１所定時間よりも長い第２所定時間の間に信号を取得できない場合には、検出部がリセット信号を制御部へ出力していないために制御部が異常のままであると考えられる。そこで、監視部がリセット信号を制御部へ出力することにより、検出部が異常となった場合でも、制御部を復旧させることができる。

本発明によれば、安価な構成で所定のフェイルセーフ処理を実行することができる。

第１実施形態の制御装置としてのＥＣＵの構成の要部の一例を示すブロック図である。 第１実施形態の内蔵ＷＤＴによる制御部のリセット処理の一例を示すタイムチャートである。 第１実施形態の制御部の処理手順の一例を示すフローチャートである。 第２実施形態の制御装置としてのＥＣＵの構成の要部の一例を示すブロック図である。 第２実施形態のＷＤ回路による制御部のリセット処理の一例を示すタイムチャートである。

（第１実施形態）
以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は第１実施形態の制御装置としてのＥＣＵ１００の構成の要部の一例を示すブロック図である。ＥＣＵ（Electronic Control Unit）には、例えば、エンジンの噴射制御、点火制御、スロットル制御を行うエンジンＥＣＵ、ドアロック制御、ワイパー制御及びライト制御などを行うボディＥＣＵ、運転席での各種情報の表示を制御するインパネＥＣＵ、又はエアコンの作動を制御するエアコンＥＣＵなどがあるが、以下では、ＥＣＵ１００は、エンジンＥＣＵであるとして説明する。なお、ＥＣＵ１００は、エンジンＥＣＵに限定されない。

ＥＣＵ１００は、ＣＰＵ１０、メモリ２０などを備える。なお、便宜上他の構成は省略している。また、ＣＰＵ１０は、所定処理の実行を制御する制御部１１、内蔵ＷＤＴ（Watch Dog Timer）１２、レジスタ１３などを備える。制御部１１は、例えば、プロセッサ、ＲＡＭなどで構成され、ＥＣＵ１００が実施する処理を制御する機能を有する。

内蔵ＷＤＴ１２は、検出部としての機能を有し、制御部１１の異常を検出する。内蔵ＷＤＴ１２は、ＣＰＵ１０の外部に設けられたものではなく、ＣＰＵ１０に内蔵されたものである。

レジスタ１３は、記録部としての機能を有し、内蔵ＷＤＴ１２が制御部１１の異常を検出したことを示す検出情報を記録する。検出情報は、リセットフラグとも称し、例えば、１ビットの情報であり、「１」であれば異常あり、「０」であれば異常なし（正常）とすることができるが、これに限定されるものではない。

制御部１１は、レジスタ１３に記録された検出情報に基づいて所定処理の実行を制御する。所定処理は、例えば、予め定められたフェイルセーフ処理である。フェイルセーフ処理は、例えば、スロットル制御に対するフェイルセーフ処理である、車両の退避走行（リンプホーム）を実現すべく一部の気筒の燃料噴射を休止させる減筒制御、あるいは点火制御に対するフェイルセーフ処理である、点火時期の遅角制御などであるが、これらに限定されるものではない。

上述の構成により、ＣＰＵ１０の外部にＷＤ（Watch Dog）回路などの部品を設ける必要がなく、また、ＣＰＵ１０と外部回路とを繋ぐ通信線が不要であり、さらに、ＣＰＵ１０にＷＤ回路用のＩ／Ｏポートを割り当てる必要もないので、制御部１１の異常を検出した場合に、安価な構成で所定処理（所定のフェイルセーフ処理）を実行することができる。以下、さらに具体的に説明する。

制御部１１は、所定周期で信号（ＷＤパルスとも称する）を内蔵ＷＤＴ１２へ出力する。すなわち、制御部１１が正常に動作している場合、制御部１１は、所定周期でＷＤパルスを内蔵ＷＤＴ１２へ出力する。所定周期は、例えば、数ｍｓから数十ｍｓとすることができるが、これに限定されない。

内蔵ＷＤＴ１２は、所定周期でＷＤパルスを取得している場合、制御部１１が正常であると判定する。一方、内蔵ＷＤＴ１２１２は、所定周期より長い第１所定時間の間にＷＤパルスを取得できない場合、制御部１１が異常であると判定し制御部１１の異常を検出する。これにより、ＣＰＵ１０内蔵の内蔵ＷＤＴ１２により制御部１１の異常を検出することができる。

内蔵ＷＤＴ１２は、制御部１１の異常を検出した場合、すなわち、第１所定時間の間にＷＤパルスを取得できない場合、リセット信号を制御部１１へ出力する。制御部１１は、リセット信号を取得するとリセット処理を実行し、異常状態から復旧することができる。

内蔵ＷＤＴ１２は、リセット信号を制御部１１へ出力した場合、リセットフラグ（検出情報）をレジスタ１３に記録する。

図２は第１実施形態の内蔵ＷＤＴ１２による制御部１１のリセット処理の一例を示すタイムチャートである。図２に示すように、制御部１１は、所定周期ＴでＷＤパルスを繰り返し出力する。例えば、時刻ｔ１にてＷＤパルスを出力したものの、次のＷＤパルスが出力されない場合、制御部１１に何らかの異常が発生したと考えられる。

そこで、時刻ｔ１から所定周期Ｔよりも長い第１所定時間Ｔ１の間にＷＤパルスを取得することができない場合、内蔵ＷＤＴ１２は、制御部１１の異常を検出し、リセット信号を制御部１１へ出力する。

制御部１１は、リセット信号を取得すると、リセット処理を実行し、復旧すると再びＷＤパルスを繰り返し出力する。

制御部１１は、リセット処理を実行して復旧すると、レジスタ１３に記録したリセットフラグを読み出し、読み出した値が「１」である場合には、異常があったと判定し、読み出した値が「０」である場合には、異常がなかったと判定する。

制御部１１は、レジスタ１３に記録された検出情報に基づいて内蔵ＷＤＴ１２が検出した異常の回数を算出し、算出した回数が所定の閾値以上の場合、所定処理（フェイルセーフ処理）の実行を制御する。すなわち、制御部１１の異常回数が所定の閾値以上となった場合、制御部１１が重度の異常であるとして所定のフェイルセーフ処理を実行することができる。

より具体的には、メモリ２０は、記憶部としての機能を有し、制御部１１が算出した異常回数を記憶する。制御部１１は、レジスタ１３に記録されたリセットフラグが「１」である場合、メモリ２０に記憶した異常回数に１を加算して異常回数を算出する。なお、メモリ２０は、不揮発性メモリであれば、どのようなタイプのものを使用してもよい。

例えば、制御部１１の異常が過去にＮ回発生していたとすると、メモリ２０には数値Ｎが記憶されている。今回、制御部１１の異常が検出されたとすると、制御部１１は、メモリ２０に記憶された数値Ｎに１を加算して、異常回数（Ｎ＋１）を算出する。これにより、カウンタを設けることなく、ＣＰＵ１０内部で異常回数を求めることができ、安価な構成とすることができる。

また、制御部１１は、リセット信号（例えば、直近のリセット信号）を取得した時点から次のリセット信号（例えば、今回のリセット信号）を取得するまでの経過時間が所定の閾値（閾値時間）を超える場合、メモリ２０に記憶した異常回数を所定値に設定する。所定の閾値は、例えば、１時間、２時間などとすることができるが、これに限定されるものではない。また、所定値は、例えば、０とすることができる。

例えば、リセット信号を取得してから次のリセット信号を取得するまでの時間が、半年又は一年程度とすると、長期間（例えば、数年）経過後に異常回数が所定の閾値以上となって予期しないタイミングでフェイルセーフ処理を実行する事態となる。リセット信号を取得してから次のリセット信号を取得するまでの経過時間が、例えば、１時間、２時間程度の短い時間を超えた場合に、メモリ２０に記憶した異常回数を０とする（メモリ２０をクリアする）ことにより、予期しないタイミングでフェイルセーフ処理が実行されることを防止することができる。

なお、メモリ２０をクリアする構成に代えて、異常回数に関するデータを揮発性メモリに保存するようにしてもよい。揮発性メモリの内容は、制御部１１のリセット処理では消去されないが、駐車時などの電源遮断により消去されるからである。

図３は第１実施形態の制御部１１の処理手順の一例を示すフローチャートである。制御部１１は、ＷＤパルスを出力し（Ｓ１１）、リセット信号を取得したか否かを判定する（Ｓ１２）。リセット信号を取得しない場合（Ｓ１２でＮＯ）、制御部１１は、ステップＳ１１の処理を続ける。

ここで、制御部１１に何らかの異常が発生した場合には、ＷＤパルスが出力されなくなるので、内蔵ＷＤＴ１２がリセット信号を出力することになる。リセット信号を取得した場合（Ｓ１２でＹＥＳ）、制御部１１は、リセット処理を実行し（Ｓ１３）、直近のリセット信号から今回取得したリセット信号までの経過時間＞所定の閾値時間であるか否かを判定する（Ｓ１４）。

経過時間＞所定の閾値時間である場合（Ｓ１４でＹＥＳ）、制御部１１は、メモリ２０をクリアする（Ｓ１５）。経過時間＞所定の閾値時間でない場合（Ｓ１４でＮＯ）、制御部１１は、ステップＳ１５の処理を行うことなく後述のステップＳ１６の処理を行う。

制御部１１は、レジスタ１３を読み出し（Ｓ１６）、リセットフラグがあるか否かを判定する（Ｓ１７）。ここでは、リセットフラグの値が「１」であるか「０」であるかを判定する。リセットフラグあり（値が「１」）の場合（Ｓ１７でＹＥＳ）、制御部１１は、メモリ２０を読み出し（Ｓ１８）、メモリ２０から読み出した値に「１」を加算して異常回数を算出し、算出した異常回数をメモリ２０に書き込む（Ｓ１９）。

制御部１１は、算出した異常回数≧閾値であるか否かを判定し（Ｓ２０）、算出した異常回数≧閾値である場合（Ｓ２０でＹＥＳ）、フェイルセーフ処理を実行し（Ｓ２１）、処理を終了するか否かを判定する（Ｓ２２）。

ステップＳ１７でリセットフラグなし（値が「０」）の場合（Ｓ１７でＮＯ）、ステップＳ２０で算出した異常回数≧閾値でない場合（Ｓ２０でＮＯ）、あるいは、処理を終了しない場合（Ｓ２２でＮＯ）、制御部１１は、ステップＳ１１以降の処理を続ける。処理を終了する場合（Ｓ２２でＹＥＳ）、制御部１１は、処理を終了する。

（第２実施形態）
図４は第２実施形態の制御装置としてのＥＣＵ１００の構成の要部の一例を示すブロック図である。第１実施形態との相違点は、ＣＰＵ１０とは別個に外付けのＷＤ（Watch Dog）回路５０を備える点である。なお、第１実施形態と同様の箇所は同一符号を付して説明を省略する。

ＷＤ回路５０は、監視部としての機能を有し、制御部１１の異常の有無を監視する。なお、ＷＤ回路５０は、内蔵のカウンタ等を備えるものではなく、比較的安価となる。

内蔵ＷＤＴ１２は、ＣＰＵ１０に内蔵してあるので、制御部１１に何らかの異常が発生した場合に、内蔵ＷＤＴ１２も異常となる可能性を否定できない。そこで、ＣＰＵ１０とは別個に安価なＷＤ回路５０を備えることにより、内蔵ＷＤＴ１２が制御部１１の異常を検出することができない場合でも制御部１１の異常を確実に検出することができ、装置の信頼性を向上させることができる。

より具体的には、制御部１１は、所定周期でＷＤパルスをＷＤ回路５０へ出力する。ＷＤ回路５０は、第１所定時間よりも長い第２所定時間の間にＷＤパルスを取得できない場合、リセット信号を制御部１１へ出力する。

図５は第２実施形態のＷＤ回路５０による制御部１１のリセット処理の一例を示すタイムチャートである。図５に示すように、制御部１１は、所定周期ＴでＷＤパルスを繰り返し出力する。例えば、時刻ｔ２にてＷＤパルスを出力したものの、次のＷＤパルスが出力されない場合、制御部１１に何らかの異常が発生したと考えられる。

そこで、時刻ｔ２から所定周期Ｔよりも長い第１所定時間Ｔ１の間にＷＤパルスを取得することができない場合、内蔵ＷＤＴ１２は、制御部１１の異常を検出し、リセット信号を制御部１１へ出力するはずである。しかし、第１所定時間Ｔ１の間に内蔵ＷＤＴ１２からリセット信号が出力されない場合には、内蔵ＷＤＴ１２に何らかの異常が発生したと考えられる。

すなわち、内蔵ＷＤＴ１２が正常である場合には、内蔵ＷＤＴ１２は、第１所定時間Ｔ１の間に制御部１１からＷＤパルスを取得できない場合、リセット信号を制御部１１へ出力するので、制御部１１はリセット処理を実行して復旧し、再度所定周期でＷＤパルスを出力するはずである。しかし、第１所定時間Ｔ１よりも長い第２所定時間Ｔ２の間にＷＤパルスを取得できない場合には、内蔵ＷＤＴ１２がリセット信号を制御部１１へ出力していないために制御部１１が異常のままであると考えられる。そこで、ＷＤ回路５０がリセット信号を制御部１１へ出力する。制御部１１は、リセット信号を取得すると、リセット処理を実行し、復旧すると再びＷＤパルスを繰り返し出力する。これにより、内蔵ＷＤＴ１２が異常となった場合でも、制御部１１を復旧させることができる。

上述のように、第１実施形態及び第２実施形態によれば、ＣＰＵに内蔵された内蔵ＷＤＴを使用することにより、カウンタを具備する高価な外付けＷＤ回路を使用することなく、安価な構成で、制御部１１の異常を記録し、制御部１１の異常回数を算出することができ、異常回数が所定の閾値以上となって重度の異常であると判定することができる場合には、単にリセット処理だけを実行するのではなく、所定のフェイルセーフ処理を実行することができる。

以上に開示された実施の形態及び実施例は、全ての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態及び実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての修正や変形を含むものと意図される。

１０ ＣＰＵ
１１ 制御部
１２ 内蔵ＷＤＴ
１３ レジスタ
２０ メモリ
５０ ＷＤ回路
１００ ＥＣＵ

Claims (7)

1. 所定処理の実行を制御する制御部を有するＣＰＵを備える制御装置において、
   前記ＣＰＵは、
   前記制御部の異常を検出する検出部と、
   該検出部が異常を検出したことを示す検出情報を記録する記録部と
   を備え、
   前記制御部は、
   前記記録部に記録された検出情報に基づいて所定処理の実行を制御することを特徴とする制御装置。
2. 前記制御部は、
   前記記録部に記録された検出情報に基づいて前記検出部が検出した異常の回数を算出し、算出した回数が所定の閾値以上の場合、前記所定処理の実行を制御することを特徴とする請求項１に記載の制御装置。
3. 前記制御部が算出した回数を記憶する記憶部を備え、
   前記制御部は、
   前記記録部に前記検出情報が記録された場合、前記記憶部に記憶した回数に１を加算して異常の回数を算出することを特徴とする請求項２に記載の制御装置。
4. 前記制御部は、
   所定周期で信号を前記検出部へ出力し、
   前記検出部は、
   前記所定周期より長い第１所定時間の間に前記信号を取得できない場合、前記制御部の異常を検出することを特徴とする請求項３に記載の制御装置。
5. 前記検出部は、
   前記第１所定時間の間に前記信号を取得できない場合、リセット信号を前記制御部へ出力し、
   前記制御部は、
   リセット信号を取得した時点から次のリセット信号を取得するまでの経過時間が所定の閾値を超える場合、前記記憶部に記憶した回数を所定値に設定することを特徴とする請求項４に記載の制御装置。
6. 前記ＣＰＵとは別個に、前記制御部の異常の有無を監視する監視部を備えることを特徴とする請求項４又は請求項５に記載の制御装置。
7. 前記制御部は、
   前記所定周期で信号を前記監視部へ出力し、
   前記監視部は、
   前記第１所定時間よりも長い第２所定時間の間に前記信号を取得できない場合、リセット信号を前記制御部へ出力することを特徴とする請求項６に記載の制御装置。

Images