JP2016525317A - Vps内のビットレート情報およびピクチャレート情報のシグナリング - Google Patents
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Abstract
Description
[0021]ビデオコーディング規格は、ITU−T H.261、ISO/IEC MPEG−1 Visual、ITU−T H.262またはISO/IEC MPEG−2 Visual、ITU−T H.263、ISO/IEC MPEG−4 Visual、およびそれのスケーラブルビデオコーディング(SVC)拡張と、マルチビュービデオコーディング(MVC)拡張と、マルチビューコーディングプラス深度(MVC+D)と拡張とを含む、(ISO/IEC MPEG−4 AVCとしても知られる)ITU−T H.264を含む。以下、HEVC WD10と呼ばれる、最新のHEVCのドラフト仕様書が、http://phenix.int−evry.fr/jct/doc_end_user/documents/13_Incheon/wg11/JCTVC−M0432−v3.zipから入手可能である。HEVCへのマルチビュー拡張、すなわちMV−HEVCもまた、JCT−3Vによって開発されている。以下、MV−HEVC WD4の最新のワーキングドラフト(WD)が、http://phenix.it−sudparis.eu/jct2/doc_end_user/documents/4_Incheon/wg11/JCT3V−D1004−v4.zipから入手可能である。HEVCへのスケーラブル拡張、すなわちSHVCもまた、JCT−VCによって開発されている。SHVCの最近のワーキングドラフト(WD)であり、以下でワーキングドラフト2と呼ばれるものは、http://phenix.it−sudparis.eu/jct/doc_end_user/documents/13_Incheon/wg11/JCTVC−M1008−v3.zipから入手可能である。一態様によれば、JCT3V−D0196(http://phenix.it−sudparis.eu/jct2/doc_end_user/documents/4_Incheon/wg11/JCT3V−D0196−v1.zip)は、ビデオパラメータセット(VPS)内でビューIDをシグナリングするための方法を含む。一態様によれば、JCTVC−K0125(http://phenix.int−evry.fr/jct/doc_end_user/documents/11_Shanghai/wg11/JCTVC−K0125−v1.zip)は、VPS内でビットレートおよびピクチャレート情報をシグナリングするための方法を含む。
[0024]MV−HEVCおよびSHVCの初期バージョン(たとえば、ワーキングドラフト2)では、レイヤのビューIDは、固定された数のビットを使用してシグナリングされていた。たとえば、SHVCの初期バージョンは、1つのレイヤについていくつのビューが利用可能であるかに関わらず、ビューIDをシグナリングするために10ビットを使用した。しかしながら、ビューIDをシグナリングするために固定されたビット深度(たとえば、固定された数のビット)を使用することは、利用可能なビューの数が、10ビットを使用してシグナリングされ得るビューの数と比較して少ない(たとえば、1〜4ビュー)場合は特に、非効率性につながる場合がある。10ビットの固定されたビット深度を使用することにより、1つのレイヤについて最大1024(210)ビューのシグナリングを可能にすることができるが、多くの場合、1つのレイヤについての合計ビューの数は1024ビューよりもはるかに少ない。
[0030]図1は、本開示で説明する態様による技法を利用し得る例示的なビデオコーディングシステム10を示すブロック図である。本明細書で使用し説明する「ビデオコーダ」という用語は、総称的にビデオエンコーダとビデオデコーダの両方を指す。本開示では、「ビデオコーディング」または「コーディング」という用語は、ビデオ符号化とビデオ復号とを総称的に指すことがある。
[0059]図2Aは、本開示で説明する態様による技法を実装し得るビデオエンコーダの例を示すブロック図である。ビデオエンコーダ20は、HEVCのような、ビデオビットストリームの単一のレイヤを処理するように構成され得る。さらに、ビデオエンコーダ20は、これに限定されないが、VPS内のビューIDビット深度のシグナリング、ビットレート情報および/またはピクチャレート情報のシグナリングの方法、ならびに上記および以下で図4〜図6に関してより詳細に説明する関連プロセスを含む、本開示の技法のいずれかまたはすべてを実行するように構成され得る。一例として、レイヤ間予測ユニット66(与えられる場合)は、本開示で説明する技法のいずれかまたはすべてを実行するように構成され得る。ただし、本開示の態様はそのように限定されない。いくつかの例では、本開示で説明する技法は、ビデオエンコーダ20の様々な構成要素間で共有され得る。いくつかの例では、さらに、または代替で、プロセッサ(図示せず)は、本開示において説明する技法のいずれかまたはすべてを実行するように構成され得る。
[0078]図2Bは、本開示で説明する態様に従って技法を実装し得るマルチレイヤビデオエンコーダ21の例を示すブロック図である。ビデオエンコーダ21は、SHVCおよびマルチビューコーディングのような、マルチレイヤビデオフレームを処理するように構成され得る。さらに、ビデオエンコーダ21は、本開示の技法のいずれかまたはすべてを実行するように構成され得る。
[0085]図3Aは、本開示で説明する態様による技法を実装し得るビデオデコーダの例を示すブロック図である。ビデオデコーダ30は、HEVCのような、ビデオビットストリームの単一のレイヤを処理するように構成され得る。さらに、ビデオデコーダ30は、これに限定されないが、上記および以下で図4〜図6に関してより詳細に説明する、VPS内のビューIDビット深度のシグナリング、ならびにビットレート情報および/またはピクチャレート情報のシグナリングの方法を含む、本開示の技法のいずれかまたはすべてを実行するように構成され得る。一例として、レイヤ間予測ユニット75は、本開示で説明する技法のいずれかまたはすべてを実行するように構成され得る。ただし、本開示の態様はそのように限定されない。いくつかの例では、本開示で説明する技法は、ビデオデコーダ30の様々な構成要素間で共有され得る。いくつかの例では、さらに、または代替で、プロセッサ(図示せず)は、本開示において説明する技法のいずれかまたはすべてを実行するように構成され得る。
[0096]図3Bは、本開示で説明する態様に従って技法を実装し得るマルチレイヤビデオデコーダ31の例を示すブロック図である。ビデオデコーダ31は、SHVCおよびマルチビューコーディングのような、マルチレイヤビデオフレームを処理するように構成され得る。さらに、ビデオデコーダ31は、本開示の技法のいずれかまたはすべてを実行するように構成され得る。
[00102]MV−HEVCおよびSHVCの初期バージョン(たとえば、ワーキングドラフト2)では、レイヤのビューIDは、固定された数のビットを使用してシグナリングされていた。たとえば、SHVCの初期バージョンは、1つのレイヤについていくつのビューが利用可能であるかに関わらず、ビューIDをシグナリングするために10ビットを使用した。しかしながら、ビューIDをシグナリングするために固定されたビット深度を使用することは、利用可能なビューの数が少ない(たとえば、1〜4ビュー)場合は特に、非効率性につながる場合がある。10ビットの固定されたビット深度を使用することにより、1つのレイヤについて最大1024(210)ビューのシグナリングを可能にすることができるが、多くの場合、1つのレイヤについての合計ビューの数はそれよりもはるかに少ない。
[00107]上記で説明したように、レイヤのビューIDは、可変ビット深度を使用してシグナリングされ得る。一実施形態では、ビット深度は、ビット深度が適切に、たとえば、シグナリングされるビューの数に基づいて選択され得るという点で可変であり得る。特定の実施形態では、ビット深度はVPS内でシグナリングされる。一実施形態では、MV−HEVCおよびSHVCの初期バージョンのvps_extension()シンタックスおよびセマンティクスは、イタリック体で示されるように変更され得る。そのような変更は、JCT3V−D0196における方法からの変更であり得る。ビューIDをシグナリングするために使用されるビットの数は、view_id_len_minus1のビュー内のビューID値view_id_valの長さをシグナリングすることによって適切に調節され得る。
−変数dimBitOffset[0]が0と等しく設定され、1からNumScalabilityTypes−1まで(両方を含めて)の範囲内のjについて、dimBitOffset[j]が以下のように導出される。
[00111]MV−HEVCおよびSHVCの初期バージョンでは、セッションネゴシエーションおよびコンテンツ選択のために有用である、プロファイル、層、およびレベルに関する情報が、VPS内でシグナリングされる。しかしながら、ビットレートおよびピクチャレートなどの、同じ目的のためにやはり重要である他の情報は、VPS内でシグナリングされない。ビットレートおよびピクチャレート情報のシグナリングは、それぞれスケーラビリティ情報補助強化情報(SEI)メッセージ、およびビュースケーラビリティ情報SEIメッセージ内のSVCおよびMVC内でサポートされる。HEVCマルチレイヤ拡張では、スケーラビリティ情報SEIメッセージおよびビュースケーラビリティ情報SEIメッセージ(AVC拡張の)内で搬送されるセッションネゴシエーションにとって重要な情報のうちのいくつかまたはすべてが今はVPS内に含まれ得る。
[00119]図4は、本開示の態様による、ビューIDビット深度をシグナリングまたは符号化するための方法を示すフローチャートである。プロセス400は、実施形態に応じて、エンコーダ(たとえば、図2A、図2B等に示されるエンコーダ)、デコーダ(たとえば、図3A、図3B等に示されるデコーダ)、または他の何らかの構成要素によって実行され得る。プロセス400のブロックは、図2Bのエンコーダ21に関連して説明されているが、プロセス400は上述のデコーダなどの他の構成要素によって実行され得る。エンコーダ21のレイヤ1ビデオエンコーダ20B、および/またはエンコーダ21のレイヤ0エンコーダ20Aは、実施形態に応じてプロセス400を実行することができる。図4に関連して説明されるすべての実施形態は別々に実装されてもよく、相互に組み合わせて実装されてもよい。プロセス400に関連する特定の詳細は、たとえば図5および図6に関して上記および以下で説明される。
[00132]図6は、本開示の態様による、VPS内でビットレート情報および/またはピクチャレート情報をシグナリングするための方法を示すフローチャートである。プロセス600は、実施形態に応じて、エンコーダ(たとえば、図2A、図2B等に示されるエンコーダ)、デコーダ(たとえば、図3A、図3B等に示されるデコーダ)、または他の何らかの構成要素によって実行され得る。プロセス600のブロックは図3Bのデコーダ31に関して説明されるが、プロセス600は、上述のエンコーダなどの他の構成要素によって実行され得る。実施形態に応じて、デコーダ31のレイヤ1ビデオデコーダ30Bおよび/またはデコーダ31のレイヤ0デコーダ30Aがプロセス600を実行し得る。図6に関して説明されるすべての実施形態は別々に実装されてもよく、相互に組み合わせて実装されてもよい。プロセス600に関連する特定の詳細は、たとえば図4〜図5に関して上記および以下で説明される。
[00141]上記の開示は特定の実施形態を記載しているが、多くの変形形態が可能である。たとえば、上述されたように、上記の技法は3Dビデオコーディングに適用され得る。3Dビデオのいくつかの実施形態では、参照レイヤ(たとえば、ベースレイヤ)は、ビデオの第1のビューを表示するのに十分なビデオ情報を含み、エンハンスメントレイヤは、参照レイヤに比べてさらなるビデオ情報を含み、その結果、参照レイヤおよびエンハンスメントレイヤは一緒に、ビデオの第2のビューを表示するのに十分な情報を含む。これらの2つのビューは、立体的な画像を生成するために使用され得る。上記で説明されたように、本開示の態様に従って、エンハンスメントレイヤ内でビデオユニットを符号化または復号するとき、参照レイヤからの動き情報は、さらなる暗黙的な仮説を識別するために使用され得る。これにより、3Dビデオのビットストリームについてのより大きいコーディング効率が実現され得る。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
ビデオ情報をコーディングするための装置であって、
ビデオ情報を記憶するように構成されたメモリと、
前記メモリに動作可能に結合され、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理するように構成されたコンピューティングハードウェアとを備える、装置。
[C2]
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、C1に記載の装置。
[C3]
前記第1のグローバルフラグと前記第2のグローバルフラグとがビデオパラメータセット(VPS)内に含まれる、C2に記載の装置。
[C4]
前記コンピューティングハードウェアが、(1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理するようにさらに構成される、C1に記載の装置。
[C5]
前記コンピューティングハードウェアが、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することとによって、前記ビットレートピクチャレートシンタックス構造を処理するように構成される、C4に記載の装置。
[C6]
前記コンピューティングハードウェアが、前記ビットレートピクチャレートシンタックス構造を符号化することによって、前記ビットレートピクチャレートシンタックス構造を処理するように構成される、C4に記載の装置。
[C7]
前記コンピューティングハードウェアが、前記ビットレートピクチャレートシンタックス構造を復号することによって、前記ビットレートピクチャレートシンタックス構造を処理するように構成される、C4に記載の装置。
[C8]
前記コンピューティングハードウェアが、前記第1の信号を符号化することによって前記第1の信号を処理して、前記第2の信号を符号化することによって前記第2の信号を処理するように構成される、C1に記載の装置。
[C9]
前記コンピューティングハードウェアが、前記第1の信号を復号することによって前記第1の信号を処理して、前記第2の信号を復号することによって前記第2の信号を処理するように構成される、C1に記載の装置。
[C10]
前記装置が、デスクトップコンピュータ、ノートブックコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、セットトップボックス、電話ハンドセット、スマートフォン、スマートパッド、テレビ、カメラ、ディスプレイデバイス、デジタルメディアプレーヤ、ビデオゲームコンソール、およびビデオストリーミングデバイスのうちの1つまたは複数からなる群から選択される、C1に記載の装置。
[C11]
ビデオ情報をコーディングする方法であって、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理することを備える、方法。
[C12]
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、C11に記載の方法。
[C13]
前記第1のグローバルフラグと前記第2のグローバルフラグとがVPS内に含まれる、C12に記載の方法。
[C14]
(1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理することをさらに備える、C11に記載の方法。
[C15]
前記ビットレートピクチャレートシンタックス構造を前記処理することが、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することとを備える、C14に記載の方法。
[C16]
前記ビットレートピクチャレートシンタックス構造を前記処理することが、前記ビットレートピクチャレートシンタックス構造を符号化することを備える、C14に記載の方法。
[C17]
前記ビットレートピクチャレートシンタックス構造を前記処理することが、前記ビットレートピクチャレートシンタックス構造を復号することを備える、C14に記載の方法。
[C18]
前記第1の信号を前記処理することが前記第1の信号を符号化することを備え、前記第2の信号を前記処理することが前記第2の信号を符号化することを備える、C11に記載の方法。
[C19]
前記第1の信号を前記処理することが前記第1の信号を復号することを備え、前記第2の信号を前記処理することが前記第2の信号を復号することを備える、C11に記載の方法。
[C20]
コンピューティングハードウェアを備えるプロセッサ上で実行されると、前記プロセッサに、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理することを行わせる命令を備える、非一時的コンピュータ可読媒体。
[C21]
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、C20に記載のコンピュータ可読媒体。
[C22]
前記第1のグローバルフラグと前記第2のグローバルフラグとがVPS内に含まれる、C21に記載のコンピュータ可読媒体。
[C23]
前記プロセッサに、(1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理させる命令をさらに備える、C20に記載のコンピュータ可読媒体。
[C24]
前記ビットレートピクチャレートシンタックス構造を前記処理することが、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することとを備える、C23に記載のコンピュータ可読媒体。
[C25]
ビデオ情報をコーディングするように構成された装置であって、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理するための手段を備える、装置。
[C26]
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、C25に記載の装置。
[C27]
前記第1のグローバルフラグと前記第2のグローバルフラグとがビデオパラメータセット(VPS)内に含まれる、C26に記載の装置。
[C28]
前記第1の信号または前記第2の信号のうちの少なくとも1つを処理するための前記手段が、(1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理するようにさらに構成される、C25に記載の装置。
[C29]
前記第1の信号または前記第2の信号の少なくとも1つを処理するための前記手段が、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することとによって前記ビットレートピクチャレートシンタックス構造を処理するように構成される、C28に記載の装置。
Claims (29)
- ビデオ情報をコーディングするための装置であって、
ビデオ情報を記憶するように構成されたメモリと、
前記メモリに動作可能に結合され、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理するように構成されたコンピューティングハードウェアと
を備える、装置。 - 前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、請求項1に記載の装置。
- 前記第1のグローバルフラグと前記第2のグローバルフラグとがビデオパラメータセット(VPS)内に含まれる、請求項2に記載の装置。
- 前記コンピューティングハードウェアが、(1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理するようにさらに構成される、請求項1に記載の装置。
- 前記コンピューティングハードウェアが、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することと
によって、前記ビットレートピクチャレートシンタックス構造を処理するように構成される、請求項4に記載の装置。 - 前記コンピューティングハードウェアが、前記ビットレートピクチャレートシンタックス構造を符号化することによって、前記ビットレートピクチャレートシンタックス構造を処理するように構成される、請求項4に記載の装置。
- 前記コンピューティングハードウェアが、前記ビットレートピクチャレートシンタックス構造を復号することによって、前記ビットレートピクチャレートシンタックス構造を処理するように構成される、請求項4に記載の装置。
- 前記コンピューティングハードウェアが、前記第1の信号を符号化することによって前記第1の信号を処理して、前記第2の信号を符号化することによって前記第2の信号を処理するように構成される、請求項1に記載の装置。
- 前記コンピューティングハードウェアが、前記第1の信号を復号することによって前記第1の信号を処理して、前記第2の信号を復号することによって前記第2の信号を処理するように構成される、請求項1に記載の装置。
- 前記装置が、デスクトップコンピュータ、ノートブックコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、セットトップボックス、電話ハンドセット、スマートフォン、スマートパッド、テレビ、カメラ、ディスプレイデバイス、デジタルメディアプレーヤ、ビデオゲームコンソール、およびビデオストリーミングデバイスのうちの1つまたは複数からなる群から選択される、請求項1に記載の装置。
- ビデオ情報をコーディングする方法であって、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理することを備える、方法。 - 前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、請求項11に記載の方法。
- 前記第1のグローバルフラグと前記第2のグローバルフラグとがVPS内に含まれる、請求項12に記載の方法。
- (1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理することをさらに備える、請求項11に記載の方法。
- 前記ビットレートピクチャレートシンタックス構造を前記処理することが、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することと
を備える、請求項14に記載の方法。 - 前記ビットレートピクチャレートシンタックス構造を前記処理することが、前記ビットレートピクチャレートシンタックス構造を符号化することを備える、請求項14に記載の方法。
- 前記ビットレートピクチャレートシンタックス構造を前記処理することが、前記ビットレートピクチャレートシンタックス構造を復号することを備える、請求項14に記載の方法。
- 前記第1の信号を前記処理することが前記第1の信号を符号化することを備え、前記第2の信号を前記処理することが前記第2の信号を符号化することを備える、請求項11に記載の方法。
- 前記第1の信号を前記処理することが前記第1の信号を復号することを備え、前記第2の信号を前記処理することが前記第2の信号を復号することを備える、請求項11に記載の方法。
- コンピューティングハードウェアを備えるプロセッサ上で実行されると、前記プロセッサに、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理することを行わせる命令を備える、非一時的コンピュータ可読媒体。 - 前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、請求項20に記載のコンピュータ可読媒体。
- 前記第1のグローバルフラグと前記第2のグローバルフラグとがVPS内に含まれる、請求項21に記載のコンピュータ可読媒体。
- 前記プロセッサに、(1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理させる命令をさらに備える、請求項20に記載のコンピュータ可読媒体。
- 前記ビットレートピクチャレートシンタックス構造を前記処理することが、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することと
を備える、請求項23に記載のコンピュータ可読媒体。 - ビデオ情報をコーディングするように構成された装置であって、
1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのビットレート情報を有するかどうかを示す第1の信号、または、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤが、シグナリングするためのピクチャレート情報を有するかどうかを示す第2の信号とのうちの少なくとも1つを処理するための手段を備える、装置。 - 前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有するかどうかを示す第1のグローバルフラグであり、前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有するかどうかを示す第2のグローバルフラグである、請求項25に記載の装置。
- 前記第1のグローバルフラグと前記第2のグローバルフラグとがビデオパラメータセット(VPS)内に含まれる、請求項26に記載の装置。
- 前記第1の信号または前記第2の信号のうちの少なくとも1つを処理するための前記手段が、(1)前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、または、(2)前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合のいずれかに、ビットレートピクチャレートシンタックス構造を処理するようにさらに構成される、請求項25に記載の装置。
- 前記第1の信号または前記第2の信号の少なくとも1つを処理するための前記手段が、
前記第1の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのビットレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがビットレート情報を有するかどうかを示すフラグを処理することと、
前記第2の信号が、前記1つまたは複数のレイヤセットのうちの少なくとも1つのサブレイヤがシグナリングするためのピクチャレート情報を有することを示す場合、前記1つまたは複数のレイヤセットのうちの1つのレイヤのサブレイヤがピクチャレート情報を有するかどうかを示すフラグを処理することと
によって前記ビットレートピクチャレートシンタックス構造を処理するように構成される、請求項28に記載の装置。
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010516085A (ja) * | 2007-01-05 | 2010-05-13 | トムソン ライセンシング | スケーラブル映像符号化用の仮想リファレンスデコーダ |
Family Cites Families (11)
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---|---|---|---|---|
CN101523919B (zh) * | 2006-10-12 | 2011-09-14 | 高通股份有限公司 | 基于用于精细化系数译码的视频区块类型的可变长度译码表选择 |
US8325819B2 (en) | 2006-10-12 | 2012-12-04 | Qualcomm Incorporated | Variable length coding table selection based on video block type for refinement coefficient coding |
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JPWO2014103529A1 (ja) * | 2012-12-28 | 2017-01-12 | シャープ株式会社 | 画像復号装置、およびデータ構造 |
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US20160134879A1 (en) * | 2013-04-05 | 2016-05-12 | Samsung Electronics Co., Ltd. | Multi-layer video coding method and device, and multi-layer video decoding method and device |
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Non-Patent Citations (3)
Title |
---|
JILL BOYCE 433 HACKENSACK AVE.HACKENSACK, N.J. 07601USA: "Extensible High Layer Syntax for Scalability[online]", JCTVC-E JCTVC-E279, JPN6018019594 * |
YE-KUI WANG 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121, USA: "AHG9: On video parameter set[online]", JCTVC-K JCTVC-K0125, JPN6018019592 * |
YING CHEN 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121 USA: "AHG10: Video parameter set HEVC base specification[online]", JCTVC-J JCTVC-J0114, JPN6018019596 * |
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