JP2016225797A - Programmable logic integrated circuit - Google Patents
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Abstract
Description
本発明は抵抗変化素子を備えたプログラマブル論理集積回路に関する。 The present invention relates to a programmable logic integrated circuit including a resistance change element.
一般に、半導体集積回路は、半導体基板に形成された多数のトランジスタと、半導体基板の上層に形成された、各トランジスタを接続するための配線層とを備える。通常、各トランジスタを接続するための配線パターンは半導体集積回路の設計段階で決められており、半導体集積回路の製造後にトランジスタどうしの接続を変更することはできない。 In general, a semiconductor integrated circuit includes a large number of transistors formed on a semiconductor substrate and a wiring layer formed on an upper layer of the semiconductor substrate for connecting the transistors. Usually, the wiring pattern for connecting each transistor is determined at the design stage of the semiconductor integrated circuit, and the connection between the transistors cannot be changed after the semiconductor integrated circuit is manufactured.
一方、FPGA(Field Programmable Gate Array)等のプログラマブル論理集積回路は、製造後であっても内部に備える複数の論理演算回路(ロジックブロック)の接続が変更可能な構成である。そのため、ユーザは、複数のロジックブロックを任意に組み合わせることで、プログラマブル論理集積回路内に所望の論理回路を形成できる。所望の論理回路を形成するために必要な情報(構成情報)はプログラマブル論理集積回路が備えるメモリ素子で保存される。構成情報を記憶するメモリ素子には、SRAM(Static Random Access Memory)セル、アンチフューズ、フローティングゲートMOSトランジスタ等が用いられる。 On the other hand, a programmable logic integrated circuit such as an FPGA (Field Programmable Gate Array) has a configuration in which the connection of a plurality of logic operation circuits (logic blocks) provided therein can be changed even after manufacture. Therefore, the user can form a desired logic circuit in the programmable logic integrated circuit by arbitrarily combining a plurality of logic blocks. Information (configuration information) necessary for forming a desired logic circuit is stored in a memory element included in the programmable logic integrated circuit. As a memory element for storing configuration information, an SRAM (Static Random Access Memory) cell, an antifuse, a floating gate MOS transistor, or the like is used.
これらのメモリ素子やロジックブロックどうしを変更可能に接続するスイッチは、通常、多数のトランジスタから成るロジックブロックと同層に形成されるため、大きな面積オーバヘッド要因となる。そのため、プログラマブル論理集積回路のチップ面積が大きくなり、製造コストが上昇する。また、メモリ素子やスイッチのレイアウト面積が大きくなることで、チップ面積に占めるロジックブロックの割合が低下する。 A switch for connecting these memory elements and logic blocks in a changeable manner is usually formed in the same layer as a logic block composed of a large number of transistors, which causes a large area overhead factor. Therefore, the chip area of the programmable logic integrated circuit is increased, and the manufacturing cost is increased. In addition, since the layout area of the memory element and the switch increases, the proportion of the logic block in the chip area decreases.
そこで、レイアウト面積の増大を抑制しつつ製造後のロジックブロックどうしの接続を変更可能にするスイッチとして、配線層に形成可能な抵抗変化素子を用いたプログラマブル論理集積回路が提案されている。例えば、特許文献1及び2に記載されたプログラマブル論理集積回路は、第1の配線層と、その上部に形成される第2の配線層との間に、金属イオンを含有する固体電解質材料から成る抵抗変化素子が配置された構成である。抵抗変化素子は、その両端に順方向あるいは逆方向にバイアス電圧を印加することで抵抗値を変化させることが可能であり、低抵抗状態(オン状態)と高抵抗状態(オフ状態)との比が10の5乗あるいはそれ以上となる。すなわち、当該抵抗変化素子は、第1の配線と第2の配線とを電気的に接続または切断するスイッチとして機能する。
Therefore, a programmable logic integrated circuit using a resistance change element that can be formed in a wiring layer has been proposed as a switch that can change the connection between manufactured logic blocks while suppressing an increase in layout area. For example, the programmable logic integrated circuits described in
背景技術のプログラマブル論理集積回路における配線の接続及び切断には、メモリ素子であるSRAMセルと、スイッチ機能を備えた1つのトランジスタとを有するスイッチセルとが利用されている。一方、抵抗変化素子は、メモリ機能とスイッチ機能の両方を備えているため、一つの抵抗変化素子でスイッチセルを実現できる。 For connection and disconnection of wiring in the programmable logic integrated circuit of the background art, an SRAM cell as a memory element and a switch cell having one transistor having a switch function are used. On the other hand, since the variable resistance element has both a memory function and a switch function, a switch cell can be realized with a single variable resistance element.
特許文献1によれば、第1の配線群と、該第1の配線群と交差する第2の配線群との各交点に抵抗変化素子を配置することで、第1の配線群の任意の配線と第2の配線群の任意の配線とを接続または切断できるクロスバスイッチをコンパクトなサイズで実現できる。その結果、チップ面積の大幅な縮小やロジックブロックの使用効率の改善によるプログラマブル論理集積回路の性能向上が期待できる。また、抵抗変化素子のオンまたはオフの状態は、プログラマブル論理集積回路に対する電源供給が停止しても保持されるため、電源を投入する度に構成情報をロードする手間を省くことができる利点もある。
According to
ところで、プログラマブル論理集積回路を含む半導体集積回路では、製造時に発生するトランジスタや配線の不良に備えて冗長回路を設けることが生産収率を向上させるために非常に有効であることが知られている。例えば、特許文献3や特許文献4には、冗長回路を備えておき、不良が発生した回路(不良回路)を該冗長回路に置き換える技術が開示されている。
By the way, in a semiconductor integrated circuit including a programmable logic integrated circuit, it is known that providing a redundant circuit in preparation for a defective transistor or wiring generated during manufacturing is very effective for improving the production yield. . For example,
出荷前の選別テストで不良回路が検出された場合、冗長回路により該不良回路を迂回するルートを形成して出荷するのが一般的である。これにより、出荷したプログラマブル論理集積回路に不良回路が含まれていても、該プログラマブル論理集積回路のユーザは不良回路を意識することなく所望の論理回路を構成できる。 When a defective circuit is detected by a screening test before shipment, a route that bypasses the defective circuit is generally formed by a redundant circuit before shipment. Thereby, even if the shipped programmable logic integrated circuit includes a defective circuit, the user of the programmable logic integrated circuit can configure a desired logic circuit without being aware of the defective circuit.
上述した抵抗変化素子を備えるプログラマブル論理集積回路では、出荷後に該抵抗変化素子のオンまたはオフの状態を変更することで、新たな不良(故障)が発生する可能性がある。抵抗変化素子のオンまたはオフの状態は、プログラマブル論理集積回路へ構成情報を書込むことで変更される。 In the programmable logic integrated circuit including the variable resistance element described above, a new defect (failure) may occur by changing the ON or OFF state of the variable resistance element after shipment. The on / off state of the variable resistance element is changed by writing configuration information to the programmable logic integrated circuit.
抵抗変化素子で発生する故障は、オン状態からオフ状態へ設定できないオフ故障(オン固定)と、オフ状態からオン状態へ設定できないオン故障(オフ固定)とが代表的である。これらの故障は、プログラマブル論理集積回路の製造メーカが保証する構成情報の書き換え回数(保証更新回数)よりもオンまたはオフの状態を変更できる回数が少ない抵抗変化素子が存在し、出荷後に顕在化するケースが考えられる。あるいは、耐電圧が通常よりも低い抵抗変化素子が存在し、構成情報の書込み時に該抵抗変化素子が破壊されて顕在化するケースが考えられる。不良となった抵抗変化素子は、構成情報の再書込みを行っても、そのオンまたはオフの状態を変更できないため、ユーザは所望の論理回路を実現できなくなる。その場合、不良となった抵抗変化素子を含むプログラマブル論理集積回路は、代替品と交換する必要があるため、プログラマブル論理集積回路のコストが増大する要因となる。 The failure that occurs in the resistance change element is typically an off failure that cannot be set from the on state to the off state (fixed on) and an on failure that cannot be set from the off state to the on state (fixed off). These faults become apparent after shipment because there are resistance change elements that can be turned on or off less than the number of times the configuration information is rewritten (guaranteed update count) guaranteed by the manufacturer of the programmable logic integrated circuit. Cases are considered. Alternatively, there may be a case where there is a variable resistance element having a lower withstand voltage than usual, and the variable resistance element is destroyed and becomes apparent when writing configuration information. Since the variable resistance element that has become defective cannot be changed in its on or off state even if the configuration information is rewritten, the user cannot realize a desired logic circuit. In that case, the programmable logic integrated circuit including the variable resistance element that has failed needs to be replaced with an alternative, which increases the cost of the programmable logic integrated circuit.
したがって、出荷後に抵抗変化素子で不良が発生しても、ユーザが設計した論理回路を問題なく形成できる、該不良が発生した抵抗変化素子を含むプログラマブル論理集積回路を救済するための技術が望まれる。 Accordingly, there is a demand for a technique for relieving a programmable logic integrated circuit including a resistance change element in which a defect has occurred, which can form a logic circuit designed by a user without any problem even if a defect occurs in the resistance change element after shipment. .
本発明は上述したような背景技術が有する課題を解決するためになされたものであり、出荷後に抵抗変化素子で不良が発生しても救済が可能なプログラマブル論理集積回路を提供することを目的とする。 The present invention has been made to solve the problems of the background art as described above, and an object of the present invention is to provide a programmable logic integrated circuit that can be relieved even if a defect occurs in a resistance change element after shipment. To do.
上記目的を達成するため本発明のプログラマブル論理集積回路は、複数のロジックブロックと、
第1の方向へ延在する複数の第1の配線と第2の方向へ延在する複数の第2の配線とを接続または切断する、前記第1の配線と前記第2の配線との交点に配置された複数の抵抗変化素子を備え、前記複数のロジックブロックどうしを変更可能に接続する複数のルーティングスイッチブロックと、
を有し、
前記複数の抵抗変化素子は、第1の抵抗変化素子と、前記第1の抵抗変化素子で不良が発生したときに使用される冗長素子である第2の抵抗変化素子とを含み、
前記第1の抵抗変化素子と前記第2の抵抗変化素子とが、前記第1の配線と前記第2の配線との交点に交互に配置された構成である。
To achieve the above object, a programmable logic integrated circuit according to the present invention includes a plurality of logic blocks,
Intersection of the first wiring and the second wiring that connects or disconnects the plurality of first wirings extending in the first direction and the plurality of second wirings extending in the second direction And a plurality of routing switch blocks that connect the plurality of logic blocks in a changeable manner.
Have
The plurality of variable resistance elements include a first variable resistance element and a second variable resistance element that is a redundant element used when a defect occurs in the first variable resistance element,
The first variable resistance element and the second variable resistance element are alternately arranged at the intersection of the first wiring and the second wiring.
本発明によれば、出荷後に抵抗変化素子で不良が発生しても救済が可能なプログラマブル論理集積回路が得られる。 According to the present invention, it is possible to obtain a programmable logic integrated circuit that can be relieved even if a defect occurs in a resistance change element after shipment.
次に本発明について図面を用いて説明する。
(第1の実施の形態)
図1は、第1の実施の形態のプログラマブル論理集積回路が備えるクロスバスイッチの一構成例を示す模式図である。
Next, the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a schematic diagram illustrating a configuration example of a crossbar switch included in the programmable logic integrated circuit according to the first embodiment.
図1に示すように、第1の実施の形態のクロスバスイッチは、第1の方向へ延在する複数の第1の配線in0〜in3と、第2の方向へ延在する複数の第2の配線a〜d、rとを備え、第1の配線in0〜in3と第2の配線a〜d、rとが互いの交点に配置された抵抗変化素子によって接続または切断される構成である。第2の配線a〜d、rのうち、配線rは冗長配線である。クロスバスイッチはルーティングスイッチブロックとも呼ばれる。図1では、各抵抗変化素子が四角形のシンボルで示されている。 As shown in FIG. 1, the crossbar switch according to the first embodiment includes a plurality of first wirings in0 to in3 extending in a first direction and a plurality of second wirings extending in a second direction. Wirings a to d, r are provided, and the first wirings in0 to in3 and the second wirings a to d, r are connected or disconnected by resistance change elements arranged at intersections of each other. Of the second wirings a to d, r, the wiring r is a redundant wiring. The crossbar switch is also called a routing switch block. In FIG. 1, each variable resistance element is indicated by a square symbol.
第1の配線in0〜in3と第2の配線a〜d、rとは、それらの交点に配置された抵抗変化素子がオフ状態のときは電気的に切断され、オン状態のときは電気的に接続される。さらに、第2の配線a〜d、rには、当該クロスバスイッチの外部へ延在する第3の配線out0〜out3と、スイッチS0〜S7を備えたシフタブロック11を介して接続される。
The first wirings in0 to in3 and the second wirings a to d, r are electrically disconnected when the resistance change elements arranged at the intersections thereof are in the off state, and electrically when the resistance change element is in the on state. Connected. Further, the second wirings a to d and r are connected to the third wirings out0 to out3 extending to the outside of the crossbar switch and the
図1は、第1の配線及び第3の配線として、それぞれ4本の配線を備え、第2配線として、冗長配線rを含めて5本の配線を備える構成例を示しているが、第1の配線、第2の配線及び第3の配線は図1に示した本数に限定されるものではない。実際のクロスバスイッチ11は、第1の方向を列方向とし、第2の方向を行方向としたとき、数十行数十列程度の回路規模となる。
FIG. 1 shows a configuration example in which four wirings are provided as the first wiring and the third wiring, respectively, and five wirings including the redundant wiring r are provided as the second wiring. The number of wirings, the second wirings, and the third wirings are not limited to the numbers shown in FIG. The
本実施形態では、四角形のシンボル内が斜線で示される抵抗変化素子をグループAと定義し、黒塗りで示される抵抗変化素子をグループBと定義する。グループA及びBの抵抗変化素子は、後述する図2、図3、図9、図11、図12及び図13でも同様のシンボルで示される。 In the present embodiment, variable resistance elements indicated by diagonal lines within a square symbol are defined as group A, and variable resistance elements indicated by black are defined as group B. The variable resistance elements of groups A and B are also indicated by similar symbols in FIGS. 2, 3, 9, 11, 12, and 13, which will be described later.
グループAは通常使用する抵抗変化素子であり、グループBはグループAの抵抗変化素子で不良が発生したときに使用する冗長素子である。本実施形態のプログラマブル論理集積回路は、工場出荷時、グループA及びグループBの各抵抗変化素子が全てオフに設定されているものとする。 The group A is a resistance change element that is normally used, and the group B is a redundant element that is used when a defect occurs in the resistance change element of the group A. In the programmable logic integrated circuit of this embodiment, it is assumed that all the resistance change elements of group A and group B are set to OFF at the time of factory shipment.
グループAの抵抗変化素子(第1の抵抗変化素子)とグループBの抵抗変化素子(第2の抵抗変化素子)とは、第1の配線in0〜in3と第2の配線a〜d、rとの交点に交互に配置される。例えば、第1の方向を列方向とし、第2の方向を行方向としたとき、グループAの抵抗変化素子は偶数行偶数列または奇数行奇数列に配置され、グループBの抵抗変化素子は偶数行奇数列または奇数行偶数列に配置される。 The group A resistance change element (first resistance change element) and the group B resistance change element (second resistance change element) include a first wiring in0 to in3, a second wiring a to d, and r. Are alternately arranged at the intersections. For example, when the first direction is the column direction and the second direction is the row direction, the resistance change elements of group A are arranged in even rows or even columns or odd rows and odd columns, and the resistance change elements of group B are even numbers. It is arranged in a row odd column or an odd row even column.
また、本実施形態のクロスバスイッチでは、第1方向で隣接するグループAの抵抗変化素子とグループBの抵抗変化素子とに同じアドレス(X,Y)が付与される。そのため、1つの第3の配線には隣接する2つの第2の配線のいずれか一方が接続される。例えば、第3の配線out0には隣接する第2の配線aまたはbが接続され、第3の配線out1には隣接する第2の配線bまたはcが接続され、第3の配線out2には隣接する第2の配線cまたはdが接続され、第3の配線out3には隣接する第2の配線dまたはr(冗長配線)が接続される。但し、同じアドレスの抵抗変化素子が同時に使用されることはなく、グループAまたはグループBのいずれか一方の抵抗変化素子が使用される。 In the crossbar switch of the present embodiment, the same address (X, Y) is given to the resistance change elements of group A and the resistance change elements of group B that are adjacent in the first direction. Therefore, one of the two adjacent second wirings is connected to one third wiring. For example, the adjacent second wiring a or b is connected to the third wiring out0, the adjacent second wiring b or c is connected to the third wiring out1, and the third wiring out2 is adjacent to the third wiring out2. The second wiring c or d to be connected is connected, and the adjacent second wiring d or r (redundant wiring) is connected to the third wiring out3. However, the resistance change elements having the same address are not used at the same time, and one of the resistance change elements of group A or group B is used.
本実施形態のプログラマブル論理集積回路は、工場出荷時、シフタブロックが備えるスイッチS0〜S7が、グループAの抵抗変化素子を選択するように設定されている。すなわち、スイッチS0、S2、S4及びS6がオンに設定され、スイッチS1、S3、S5及びS7がオフに設定されている。その場合、シフタブロックは、第3の配線out0と第2の配線aとを接続し、第3の配線out1と第2の配線bとを接続し、第3の配線out2と第2の配線cとを接続し、第3の配線out3と第2の配線dとを接続する。 In the programmable logic integrated circuit of the present embodiment, the switches S0 to S7 included in the shifter block are set so as to select the resistance change element of group A at the time of shipment from the factory. That is, the switches S0, S2, S4, and S6 are set on, and the switches S1, S3, S5, and S7 are set off. In that case, the shifter block connects the third wiring out0 and the second wiring a, connects the third wiring out1 and the second wiring b, and connects the third wiring out2 and the second wiring c. Are connected, and the third wiring out3 and the second wiring d are connected.
次に、図1に示したクロスバスイッチが備える各抵抗変化素子をオンまたはオフの状態に設定(または変更)するための書込み方法について図2を用いて説明する。 Next, a writing method for setting (or changing) each variable resistance element included in the crossbar switch shown in FIG. 1 to an on or off state will be described with reference to FIG.
図2は、図1に示したクロスバスイッチが備える抵抗変化素子の状態を設定するための書込み手段の一構成例を示す模式図である。図2は、図1に示したクロスバスイッチが備える各抵抗変化素子をオンまたはオフに設定するために必要な回路(書込み手段)の構成例のみを示している。 FIG. 2 is a schematic diagram illustrating a configuration example of a writing unit for setting the state of the variable resistance element included in the crossbar switch illustrated in FIG. 1. FIG. 2 shows only a configuration example of a circuit (writing means) necessary for setting each resistance change element included in the crossbar switch shown in FIG. 1 to ON or OFF.
図2に示すように、クロスバスイッチが備える各抵抗変化素子に対する状態の設定時、Yデコーダ(第1のデコーダ)3により複数の第1の配線in0〜in3からいずれか1つが選択され、選択された配線がY書込みドライバ42に接続される。また、Xデコーダ(第2のデコーダ)2により複数の第3の配線out0〜out3からいずれか1つが選択され、選択された配線がX書込みドライバ41に接続される。
As shown in FIG. 2, when setting the state for each variable resistance element included in the crossbar switch, one of the plurality of first wirings in0 to in3 is selected and selected by the Y decoder (first decoder) 3. The wiring is connected to the
X書込みドライバ41は、Xデコーダ2で選択された第3の配線、並びにシフタブロック11を介して該第3の配線と接続される第2の配線に所定の電圧を印加する。Y書込みドライバ42は、Yデコーダ3で選択された第1の配線に所定の電圧を印加する。このとき、Xデコーダ2で選択された第3の配線に接続される第2の配線と、Yデコーダ3で選択された第1の配線との交点に配置された抵抗変化素子の両端に所定の書込み電圧が印加される。Xデコーダ2、Yデコーダ3、X書込みドライバ41及びY書込みドライバの動作は、後述するコントローラ5によって制御される。
The
抵抗変化素子をオフからオンへ設定するセット動作では、該抵抗変化素子に順方向の書込み電圧が印加される。一方、抵抗変化素子をオンからオフへ設定するリセット動作では、該抵抗変化素子に逆方向の書込み電圧が印加される。 In the set operation in which the variable resistance element is set from OFF to ON, a forward write voltage is applied to the variable resistance element. On the other hand, in the reset operation for setting the variable resistance element from on to off, a write voltage in the reverse direction is applied to the variable resistance element.
ここで、シフタブロックが備えるスイッチS0、S2、S4及びS6がオンであり、スイッチS1、S3、S5及びS7がオフである場合を考える。 Here, consider a case where the switches S0, S2, S4, and S6 included in the shifter block are on and the switches S1, S3, S5, and S7 are off.
例えば、抵抗変化素子(0,0)の状態を設定する場合、Yデコーダ3は、WY0=“H”,WY1=WY2=WY3=“L”を出力する。また、Xデコーダ2は、WX0=“H”,WX1=“L”を出力する。このとき、WXA0=“H”,WXB0=WXA1=WXB1=“L”となる。
For example, when setting the state of the resistance change element (0, 0), the
ここでは、シフタブロック11のスイッチS0がオンであり、スイッチS1がオフであるため、グループAの抵抗変化素子(0,0)が選択されてY書込みドライバ42とX書込みドライバ41とにより当該抵抗変化素子の両端に書込み電圧が印加される。
Here, since the switch S0 of the
同様に、抵抗変化素子(0,1)の状態を設定する場合、Yデコーダ3は、WY1=“H”,WY0=WY2=WY3=“L”を出力し、Xデコーダ2は、WX0=“H”,WX1=“L”を出力する。このとき、WXB0=“H”,WXA0=WXA1=WXB1=“L”となる。
Similarly, when setting the state of the variable resistance element (0, 1), the
ここでは、シフタブロック11のスイッチS2がオンであり、スイッチS3がオフであるため、グループAの抵抗変化素子(0,1)が選択される。すなわち、クロスバスイッチが備えるスイッチS0、S2、S4、S6がオンのときはグループAの抵抗変化素子が選択されて書込み電圧が印加される。
Here, since the switch S2 of the
一方、シフタブロック11のスイッチS0をオフし、スイッチS1をオンにすると、Xアドレス=0のグループBの抵抗変化素子が選択される。例えば、グループBの抵抗変化素子(0,0)の状態を設定する場合、Yデコーダは、WY0=“H”,WY1=WY2=WY3=“L”を出力し、Xデコーダは、WX0=“H”,WX1=“L”を出力する。このとき、WXA0=“H”,WXB0=WXA1=WXB1=“L”となり、グループBの抵抗変化素子(0,0)が選択される。
On the other hand, when the switch S0 of the
グループBの抵抗変化素子(0,1)の状態を設定する場合は、スイッチS2をオフし、スイッチS3をオンする。この場合、Yデコーダ3は、WY1=“H”,WY0=WY2=WY3=“L”を出力し、Xデコーダ2は、WX0=“H”,WX1=“L”を出力する。
When setting the state of the resistance change element (0, 1) of group B, the switch S2 is turned off and the switch S3 is turned on. In this case, the
このように、グループAまたはグループBの切り替えは、Yデコーダ3、Xデコーダ2、Y書込みドライバ42及びX書込みドライバ41の動作を全く変えずに、シフタブロック1が備えるスイッチS0〜S7で制御できる。
As described above, switching of the group A or the group B can be controlled by the switches S0 to S7 included in the
次に、図1に示したクロスバスイッチが備える各抵抗変化素子のオンまたはオフの状態を読み出すための読み出し方法について図3を用いて説明する。 Next, a reading method for reading the on or off state of each variable resistance element included in the crossbar switch shown in FIG. 1 will be described with reference to FIG.
図3は、図1に示したクロスバスイッチが備える抵抗変化素子の状態を読み出すための読み出し手段の一構成例を示す模式図である。図3は、図1に示したクロスバスイッチが備える各抵抗変化素子のオンまたはオフの状態を読み出すために必要な回路(読み出し手段)の構成例のみが示されている。 FIG. 3 is a schematic diagram illustrating a configuration example of a reading unit for reading the state of the variable resistance element included in the crossbar switch illustrated in FIG. 1. FIG. 3 shows only a configuration example of a circuit (reading unit) necessary for reading the on / off state of each variable resistance element included in the crossbar switch shown in FIG.
抵抗変化素子のオンまたはオフの状態は、読出し対象となる抵抗変化素子の両端に、センスアンプ43によって予め設定された読み出し電圧を印加し、そのときに該抵抗変化素子に流れる電流の大きさ、または電流の有無を該センスアンプ43で検出することで判定する。 The variable resistance element is turned on or off by applying a read voltage preset by the sense amplifier 43 to both ends of the variable resistance element to be read, and the magnitude of the current flowing through the variable resistance element at that time. Alternatively, the presence / absence of current is detected by the sense amplifier 43.
具体的な読み出し方法について、グループAの抵抗変化素子(0,0)の状態を読み出す場合を例にして説明する。 A specific reading method will be described by taking as an example the case of reading the state of the resistance change element (0, 0) of group A.
抵抗変化素子(0,0)の状態を読み出すとき、センスアンプ43は、配線SAINに所定の読み出し電圧Vcを供給する。読み出し電圧Vcは、書込み電圧よりも十分に低く、かつ抵抗変化素子がオン状態であるときに該抵抗変化素子に流れる電流が検出できる電圧であればよく、例えば1V程度に設定すればよい。 When reading the state of the resistance change element (0, 0), the sense amplifier 43 supplies a predetermined read voltage Vc to the wiring SAIN. The read voltage Vc may be a voltage that is sufficiently lower than the write voltage and can detect the current flowing through the variable resistance element when the variable resistance element is in the on state, and may be set to about 1 V, for example.
抵抗変化素子(0,0)の状態を読み出す場合、Yデコーダ3は、RDY0=“H”、RDY1=RDY2=RDY3=“L”を出力する。Xデコーダ2は、RDX0=“H”、RDX1=“L”を出力し、RDXA0=“H”、RDXB0=RDXA1=RDXB1=“L”となる。このとき、第1の配線in0が配線SAINと接続され、第1の配線in1〜in3は高インピーダンス状態となる。また、第3の配線out0が接地され、第3の配線out1〜out3は高インピーダンス状態となる。
When reading the state of the resistance change element (0, 0), the
ここでは、シフタブロック11のスイッチS0がオンであり、スイッチS1がオフであるため、グループAの抵抗変化素子(0,0)が選択されて、該抵抗変化素子(0、0)の両端に読み出し電圧Vcが印加される。センスアンプ43は、配線SAINに流れる電流を検出し、該電流が所定のしきい値以上であれば抵抗変化素子(0、0)がオンであると判定し、該電流が所定のしきい値よりも小さければ抵抗変化素子(0、0)がオフであると判定する。
Here, since the switch S0 of the
図4は、本発明のプログラマブル論理集積回路の一構成例を示すブロック図である。 FIG. 4 is a block diagram showing a configuration example of the programmable logic integrated circuit of the present invention.
図4に示すように、本発明のプログラマブル論理集積回路は、プログラマブルロジックセルアレイ1、Xデコーダ2、Yデコーダ3、センスアンプ書込みドライバ4及びコントローラ5を備える。センスアンプ書込みドライバ4には、図2及び3に示したX書込みドライバ41及びY書込みドライバ42、並びにセンスアンプ43が含まれる。コントローラ5は、専用I/O(Input/Output)を介して外部装置とデータの送受信が可能であり、プログラマブルロジックセルアレイ1は汎用I/Oを介して外部装置とデータの送受信が可能である。
As shown in FIG. 4, the programmable logic integrated circuit of the present invention includes a programmable
プログラマブルロジックセルアレイ1は、不図示の複数のロジックブロック、複数のクロスバスイッチ及び複数のシフタブロック11を備え、各ロジックブロックがクロスバスイッチを介して接続される構成である。クロスバスイッチはシフタブロック11を介してXデコーダ2とそれぞれ接続される。プログラマブルロジックセルアレイ1は、外部から入力されるコンフィグレーションデータに基づいて、クロスバスイッチにより複数のロジックブロックの接続を変更することで任意の論理回路を形成する。コンフィグレーションデータにはクロスバスイッチが備える各抵抗変化素子をオンまたはオフに設定するための書込みデータが含まれる。
The programmable
コントローラ5は、専用I/Oを介して外部からアドレス情報及びコンフィグレーションデータを含む構成情報を受け取り、プログラマブルロジックセルアレイ1に対するコンフィグレーションデータの書込み動作を制御する。また、コントローラ5は、プログラマブルロジックセルアレイ1が備える各抵抗変化素子の状態を読出し、コンフィグレーションデータが正しく書き込まれているか否かを判定する。さらに、コントローラ5は、プログラマブルロジックセルアレイ1に正しいコンフィグレーションデータを書込むことができない書込み不良を検出すると、不良が発生した抵抗変化素子を冗長素子へ置き換えるために、シフタブロック11が備える各スイッチを制御する。
The
図5は、図4に示したコントローラの一構成例を示すブロック図である。 FIG. 5 is a block diagram illustrating a configuration example of the controller illustrated in FIG.
図5に示すように、コントローラ5は、外部インターフェース(I/F)回路51、演算手段52、記憶手段53、アドレスバッファ54及びデータバッファ55を備え、それらが内部バス56で接続された構成である。コントローラ5は、例えばCPU(Central Processing Unit)及びメモリを備えた情報処理用のIC(Integrated Circuit)で実現される。
As shown in FIG. 5, the
外部I/F回路51は、専用I/Oとの通信を制御することで外部装置とデータを送受信するためのインターフェース回路である。
The external I /
演算手段52は、記憶手段53に格納されたプログラムにしたがって処理を実行することで、プログラマブル論理集積回路全体の動作を制御する。また、演算手段52は、記憶手段53に格納されたプログラムにしたがって処理を実行することで、プログラマブルロジックセルアレイ1に対する書込み動作や読出し動作、不良素子の検出動作、不良素子を冗長素子へ置き換えるための救済動作等を制御する。
The arithmetic means 52 controls the operation of the entire programmable logic integrated circuit by executing processing according to the program stored in the storage means 53. Further, the arithmetic means 52 executes processing according to the program stored in the storage means 53, thereby performing a write operation or a read operation with respect to the programmable
記憶手段53には、演算手段52による上記各種制御動作のための処理で必要なプログラム、演算手段52が処理するデータや処理後のデータ等が格納される。また、記憶手段53には、シフタブロック11が備える各スイッチのオンまたはオフの状態設定値(接続情報)が格納される。この接続情報を保存するためのメモリ素子はシフタブロック11に備えていてもよい。なお、該接続情報は不揮発性のメモリ素子(抵抗変化素子等)で保存されることが望ましい。
The storage means 53 stores programs necessary for the processing for the various control operations by the computing means 52, data processed by the computing means 52, data after processing, and the like. The
アドレスバッファ54は、外部から入力される構成情報のうち、上記アドレス情報を格納する専用バッファである。データバッファ55は、外部から入力される構成情報のうち、コンフィグレーションデータ、並びにプログラマブルロジックセルアレイ1が備える各抵抗変化素子の状態の読出し結果を格納する専用バッファである。
The
図6は、第1の実施の形態のコントローラによる処理手順の一例を示すフローチャートである。図6は、説明を簡単にするため、プログラマブル論理集積回路に、図1に示した2行×4列のクロスバスイッチを備える構成を想定した処理例を示している。上述したように、実際のクロスバスイッチは、第1の方向を列方向とし、第2の方向を行方向としたとき、数十行数十列程度の回路規模となる。 FIG. 6 is a flowchart illustrating an example of a processing procedure performed by the controller according to the first embodiment. FIG. 6 shows a processing example assuming a configuration in which the programmable logic integrated circuit includes the 2 × 4 crossbar switch shown in FIG. 1 for the sake of simplicity. As described above, the actual crossbar switch has a circuit scale of about several tens of rows and several tens of columns when the first direction is the column direction and the second direction is the row direction.
第1の実施の形態では、クロスバスイッチが備えるグループAの抵抗変化素子でオフ固定の不良が発生した場合に、該クロスバスイッチで使用する抵抗変化素子をグループBの抵抗変化素子に置き換える処理例を説明する。 In the first embodiment, when an OFF fixation failure occurs in a group A resistance change element included in a crossbar switch, a processing example in which the resistance change element used in the crossbar switch is replaced with a group B resistance change element explain.
図6に示すように、シフタブロック11が備える各スイッチは、工場出荷時の状態である、スイッチS0,S2,S4及びS6がオンであり、スイッチS1,S3,S5及びS7がオフであるものとする(ステップA1)。このとき、クロスバスイッチではグループAが選択されている。
As shown in FIG. 6, each switch included in the
コントローラ5は、外部I/F回路51により外部装置からコンフィグレーション命令を受信すると(ステップA2)、まずX=0を選択し(ステップA3)、続いてY=0を選択し(ステッA4)、選択行X=0の抵抗変化素子(0,0)の状態を設定する書込み動作を実行する(ステップA5)。次に、コントローラ5は、Y=3であるか否かを判定し(ステップA6)、Y=3でない場合はYアドレスを1だけインクリメントし(ステップA7)、ステップA5の処理へ戻って、選択行X=0の抵抗変化素子(0,1)に対する書込み動作を実行する。ステップA5〜A7の処理を繰り返し、選択行X=0の抵抗変化素子(0,2)、(0,3)に対する書込み動作が完了すると、コントローラ5は、抵抗変化素子(0,0)、(0,1)、(0,2)、(0,3)の状態の読出し動作へ移行する。
When the
読出し動作時、コントローラ5は、まずY=0を選択し(ステップA8)、選択行X=0の抵抗変化素子(0,0)の状態を読み出す(ステップA9)。次に、コントローラ5は、Y=3であるか否かを判定し(ステップA10)、Y=3でない場合はYアドレスを1だけインクリメントし(ステップA11)、ステップA9の処理へ戻って、選択行X=0の抵抗変化素子(0,1)の状態を読み出す。ステップA9〜A11の処理を繰り返し、選択行X=0の抵抗変化素子(0,2),(0,3)の状態の読み出しが完了すると、コントローラ5は、選択行X=0の書込みデータである期待値(第1状態値)と読出したデータ(抵抗値:第2状態値)とを比較する(ステップA12)。そして、第1状態値と第2状態値とが一致しない書込み不良の有無、すなわち所望のコンフィグレーションデータが正しく書き込まれているか否かを判定する。
During the read operation, the
プログラマブルロジックセルアレイ1にコンフィグレーションデータが正しく書き込まれている場合(ステップA13)、コントローラ5は、Xアドレス=1であるか否かを判定し(ステップA14)、Xアドレス=1である場合は処理を終了する。Xアドレス=1でない場合、コントローラ5は、Xアドレスを1だけインクリメントし(ステップA15)、ステップA4の処理へ戻ってステップA14までの処理を繰り返し、抵抗変化素子(1,0)、(1,1)、(1,2)、(1,3)に対する書込み動作及び読出し動作を実行する。そして、抵抗変化素子(1,0)、(1,1)、(1,2)、(1,3)にコンフィグレーションデータが正しく書き込まれている場合は処理を終了する。
When the configuration data is correctly written in the programmable logic cell array 1 (step A13), the
ステップA13の処理でプログラマブルロジックセルアレイ1にコンフィグレーションデータが正しく書き込まれていない場合、コントローラ5は、Xアドレスを初期値(X=0)に戻し(ステップA16)、Yアドレスを初期値(Y=0)に戻し(ステップA17)、オン状態の抵抗変化素子をオフ状態に設定するリセット動作を開始する。リセット動作は、書き込み不良が発生した抵抗変化素子(不良素子)のアドレスまで順次実行する(ステップA18〜A22)。
When the configuration data is not correctly written in the programmable
不良素子のアドレスまでリセット動作を実行すると、コントローラ5は、シフタブロック11が備えるスイッチS0、S2、S4及びS6をオフにし、スイッチS1、S3、S5及びS7をオンにして、第2の配線bと第3の配線out0とを接続し、第2の配線cと第3の配線out1とを接続し、第2の配線dと第3の配線out2とを接続し、第2の配線rと第3の配線out3とを接続する(ステップA23)。このとき、クロスバスイッチではグループBが選択される。このとき、コントローラ5は、設定変更後のスイッチS0〜S7の状態を示す上記状態設定値(接続情報)をシフタブロック11が備えるメモリ素子または記憶手段53で保存する。
When the reset operation is executed up to the address of the defective element, the
コントローラ5は、シフタブロック11の各スイッチの設定が完了すると、ステップA3の処理へ戻ってX,Yアドレスを初期値に戻し、グループBの抵抗変化素子(0,0)、(0,1)、(0,2)、(0,3)、(1,0)、(1,1)、(1,2)、(1,3)に対して、上記と同様に書込み動作及び読出し動作を実行する。そして、プログラマブルロジックセルアレイ1が備えるグループBの各抵抗変化素子に所望のコンフィグレーションデータが正しく書き込まれている場合は処理を終了する。グループBにコンフィグレーションデータが正しく書き込まれていない場合、プログラマブル論理集積回路の救済が不能であるため、コントローラ5は、例えば専用I/Oを介して外部装置へ救済不能を示す情報を送信する。
When the setting of each switch of the
本実施形態のプログラマブル論理集積回路では、クロスバスイッチに、通常使用するグループAの抵抗変化素子と、その冗長素子であるグループBの抵抗変化素子とを備える。また、グループAの抵抗変化素子でオフ固定の不良が発生すると、コントローラ5により、シフタブロック11が備える各スイッチを用いてクロスバスイッチで使用する抵抗変化素子をグループBへ置き換える。そのため、コンフィグレーションデータ等を変更することなく自律的に不良個所が修復される。したがって、出荷後に抵抗変化素子で不良が発生しても救済が可能なプログラマブル論理集積回路が得られる。
In the programmable logic integrated circuit of this embodiment, the crossbar switch includes a group A variable resistance element that is normally used and a group B variable resistance element that is a redundant element. Further, when an OFF fixation failure occurs in the resistance change element of group A, the
また、冗長素子であるグループBの抵抗変化素子は、グループAで不良が発生するまで一度も書込み動作が実施されていないため、正常な抵抗変化素子であることが期待できる。そのため、出荷後に抵抗変化素子で不良が発生しても、高い確率で該不良が救済される。 Further, since the resistance change element of group B, which is a redundant element, has not been subjected to a write operation until a defect occurs in group A, it can be expected to be a normal resistance change element. Therefore, even if a defect occurs in the variable resistance element after shipment, the defect is remedied with high probability.
さらに、通常使用するグループAの抵抗変化素子から冗長素子(グループB)へ切り替えるには、シフタブロック11の設定値を1ビット変更するだけで済む。したがって、不良が発生したグループAの抵抗変化素子を簡易に冗長素子へ置き換えることができる。
(第2の実施の形態)
上述した第1の実施の形態では、クロスバスイッチが備えるグループAの抵抗変化素子でオフ固定が発生した場合の対処方法について説明した。第2の実施の形態は、グループAの抵抗変化素子でオン固定が発生した場合の対処方法について説明する。
Further, in order to switch from the normally used variable resistance element of group A to the redundant element (group B), it is only necessary to change the set value of the
(Second Embodiment)
In the first embodiment described above, a method for dealing with a case where OFF fixation occurs in the resistance change element of group A provided in the crossbar switch has been described. In the second embodiment, a method for dealing with a case where ON fixation occurs in a resistance change element of group A will be described.
抵抗変化素子でオン固定が発生した場合、該抵抗変化素子が接続される行配線と列配線とは常に短絡状態となる。すなわち、抵抗変化素子でオン固定が発生した場合は配線単位で置き換える必要がある。 When ON-fixing occurs in the variable resistance element, the row wiring and the column wiring to which the variable resistance element is connected are always short-circuited. In other words, when ON-fixing occurs in the variable resistance element, it is necessary to replace it in units of wiring.
図7は、第2の実施の形態のコントローラによる処理手順の一例を示すフローチャートである。プログラマブル論理集積回路の構成は第1の実施の形態と同様であるため、その説明は省略する。図7は、第1の実施の形態と同様に、プログラマブル論理集積回路に、図1に示した2行×4列のクロスバスイッチを備える構成を想定した処理を示している。 FIG. 7 is a flowchart illustrating an example of a processing procedure performed by the controller according to the second embodiment. Since the configuration of the programmable logic integrated circuit is the same as that of the first embodiment, description thereof is omitted. FIG. 7 shows processing assuming a configuration in which the programmable logic integrated circuit includes the 2 × 4 column crossbar switch shown in FIG. 1, as in the first embodiment.
図7に示すように、シフタブロック11が備える各スイッチは、工場出荷時の状態である、スイッチS0,S2,S4及びS6がオンであり、スイッチS1,S3,S5及びS7がオフであるものとする(ステップB1)。このとき、クロスバスイッチではグループAが選択されている。
As shown in FIG. 7, each switch included in the
コントローラ5は、外部I/F回路51により外部装置からコンフィグレーション命令を受信すると(ステップB2)、まずX=0を選択し(ステップB3)、続いてY=0を選択し(ステッB4)、選択行X=0の抵抗変化素子(0,0)の状態を設定する書込み動作を実行する(ステップB5)。次に、コントローラ5は、Y=3であるか否かを判定し(ステップB6)、Y=3でない場合はYアドレスを1だけインクリメントし(ステップB7)、ステップB5の処理へ戻って、選択行X=0の抵抗変化素子(0,1)に対する書込み動作を実行する。ステップB5〜B7の処理を繰り返し、選択行X=0の抵抗変化素子(0,2)、(0,3)に対する書込み動作が完了すると、コントローラ5は、抵抗変化素子(0,0)、(0,1)、(0,2)、(0,3)の状態の読出し動作へ移行する。
When the
読出し動作時、コントローラ5は、まずY=0を選択し(ステップB8)、選択行X=0の抵抗変化素子(0,0)の状態を読み出す(ステップB9)。次に、コントローラ5は、Y=3であるか否かを判定し(ステップB10)、Y=3でない場合はYアドレスを1だけインクリメントし(ステップB11)、ステップB9の処理へ戻って、選択行X=0の抵抗変化素子(0,1)の状態を読み出す。ステップB9〜B11の処理を繰り返し、選択行X=0の抵抗変化素子(0,2),(0,3)の状態の読み出しが完了すると、コントローラ5は、選択行X=0の書込みデータである期待値(第1状態値)と読出したデータ(抵抗値:第2状態値)とを比較する(ステップB12)。そして、第1状態値と第2状態値とが一致しない書込み不良の有無、すなわち所望のコンフィグレーションデータが正しく書き込まれているか否かを判定する。
During the read operation, the
プログラマブルロジックセルアレイ1にコンフィグレーションデータが正しく書き込まれている場合(ステップB13)、コントローラ5は、Xアドレス=1であるか否かを判定し(ステップB14)、Xアドレス=1である場合は処理を終了する。Xアドレス=1でない場合、コントローラ5は、Xアドレスを1だけインクリメントし(ステップB15)、ステップB4の処理へ戻ってステップB14までの処理を繰り返し、抵抗変化素子(1,0)、(1,1)、(1,2)、(1,3)に対する書込み動作及び読出し動作を実行する。そして、抵抗変化素子(1,0)、(1,1)、(1,2)、(1,3)にコンフィグレーションデータが正しく書き込まれている場合は処理を終了する。
When the configuration data is correctly written in the programmable logic cell array 1 (step B13), the
ステップB13の処理でプログラマブルロジックセルアレイ1にコンフィグレーションデータが正しく書き込まれていない場合、コントローラ5は、Yアドレスを初期値(Y=0)に戻し(ステップB16)、選択行X=0(または1)の抵抗変化素子をオフ状態にするリセット動作を開始する。リセット動作は、書き込み不良が発生した抵抗変化素子(不良素子)が接続される選択行X=0(または1)の全ての抵抗変化素子に対して実行する(ステップB17〜B19)。
When the configuration data is not correctly written in the programmable
選択行X=0(または1)の全ての抵抗変化素子に対するリセット動作が完了すると、コントローラ5は、不良素子を冗長素子へ置き換えるためにシフタブロックが備える各スイッチのオンまたはオフ状態を設定する。
When the reset operation for all the variable resistance elements in the selected row X = 0 (or 1) is completed, the
上述したように、抵抗変化素子でオン固定が発生した場合、配線単位で置き換える必要がある。例えば、第2の配線aに接続される抵抗変化素子でオン固定が発生した場合、第3の配線out0に接続する第2の配線をaからbへ切り替える。その場合、コントローラ5は、第2の配線aと第3の配線out0とを接続するスイッチS0をオフにし、第2の配線bと第3の配線out0とを接続するスイッチS1をオンにする。さらに、コントローラ5は、スイッチS2、S4及びS6をオフにし、スイッチS3、S5及びS7をオンにして、第2の配線c、d、rと第3の配線out1、out2、out3とを接続する。
As described above, when ON-fixing occurs in the variable resistance element, it is necessary to replace it in units of wiring. For example, when ON fixation occurs in the variable resistance element connected to the second wiring a, the second wiring connected to the third wiring out0 is switched from a to b. In that case, the
図8は、第2の実施の形態のプログラマブル論理集積回路で用いる、不良素子のアドレスとシフタブロックが備える各スイッチの状態との一関係例を示す真理値表である。 FIG. 8 is a truth table showing an example of a relationship between the address of the defective element and the state of each switch included in the shifter block used in the programmable logic integrated circuit according to the second embodiment.
図8に示すように、例えば抵抗変化素子(0,0)が不良素子であった場合、コントローラ5は、スイッチS0、S2、S4及びS6をオフにし、スイッチS1、S3、S5及びS7をオンにする。また、例えば、抵抗変化素子(1,2)が不良素子であった場合、コントローラ5は、スイッチS1、S3、S4及びS6をオフにし、スイッチS0、S2、S5及びS7をオンにする。抵抗変化素子(0,1)、(0,2)、(0,3)、(1,0)、(1,1)または(1,3)が不良素子であった場合、図8を参照してシフタブロックが備える各スイッチのオンまたはオフを設定すればよい。
As shown in FIG. 8, for example, when the variable resistance element (0, 0) is a defective element, the
コントローラ5によるシフタブロック11の各スイッチの設定が完了すると、クロスバスイッチではグループBが選択される。このとき、コントローラ5は、設定変更後のスイッチS0〜S7の状態を示す上記状態設定値(接続情報)をシフタブロック11が備えるメモリ素子または記憶手段53で保存する。
When the setting of each switch of the
コントローラ5は、シフタブロック11の各スイッチの設定が完了すると、ステップB4の処理へ戻ってYアドレスを初期値(Y=0)に戻し、選択行X=0(または1)のグループBの抵抗変化素子に対して、上記と同様に書込み動作及び読出し動作を実行する。そして、選択行X=0(または1)のグループBの各抵抗変化素子にコンフィグレーションデータが正しく書き込まれている場合は処理を終了する。選択行X=0(または1)のグループBにコンフィグレーションデータが正しく書き込まれていない場合、プログラマブル論理集積回路の救済が不能であるため、コントローラ5は、例えば専用I/Oを介して外部装置へ救済不能を示す情報を送信する。
When the setting of each switch of the
本実施形態によれば、クロスバスイッチが備えるグループAの抵抗変化素子でオン固定が発生した場合でも、第1の実施の形態と同様に、コントローラ5により、シフタブロック11が備える各スイッチを用いて、クロスバスイッチで使用する抵抗変化素子をグループBへ置き換える。そのため、コンフィグレーションデータ等を変更することなく自律的に不良個所が修復される。したがって、出荷後に抵抗変化素子で不良が発生しても救済が可能なプログラマブル論理集積回路が得られる。
According to the present embodiment, even when ON-fixing occurs in the resistance change element of group A included in the crossbar switch, the
また、冗長素子であるグループBの抵抗変化素子は、グループAで不良が発生するまで一度も書込み動作が実施されていないため、正常な抵抗変化素子であることが期待できる。そのため、出荷後に抵抗変化素子で不良が発生しても、高い確率で該不良が救済される。 Further, since the resistance change element of group B, which is a redundant element, has not been subjected to a write operation until a defect occurs in group A, it can be expected to be a normal resistance change element. Therefore, even if a defect occurs in the variable resistance element after shipment, the defect is remedied with high probability.
さらに、通常使用するグループAの抵抗変化素子から冗長素子(グループB)へ切り替えるには、シフタブロック11の設定値を1ビット変更するだけで済む。したがって、不良が発生したグループAの抵抗変化素子を簡易に冗長素子へ置き換えることができる。
Further, in order to switch from the normally used variable resistance element of group A to the redundant element (group B), it is only necessary to change the set value of the
なお、シフタブロック11が備える各スイッチS0〜S7は、例えばNMOSトランジスタを用いることができる。図9は、シフタブロックが備える各スイッチにNMOSトランジスタを用いる場合の構成例を示している。
For example, an NMOS transistor can be used for each of the switches S0 to S7 included in the
図9に示すように、シフタブロック11が備える各スイッチにNMOSトランジスタを用いる場合、スイッチS0〜S7のゲート端子は抵抗変化素子を介してプルアップ端子Highとプルダウン端子Lowとにそれぞれ接続する。
As shown in FIG. 9, when an NMOS transistor is used for each switch provided in the
例えば、スイッチS0をオンにする場合は、プルアップ端子Highに接続する抵抗変化素子s01をオンにし、プルダウン端子Lowに接続する抵抗変化素子s00をオフにする。 For example, when the switch S0 is turned on, the resistance change element s01 connected to the pull-up terminal High is turned on, and the resistance change element s00 connected to the pull-down terminal Low is turned off.
図10は、不良素子のアドレスと、図9に示したシフタブロックが備える各抵抗変化素子の状態との一関係例を示す真理値表である。 FIG. 10 is a truth table showing an example of the relationship between the address of the defective element and the state of each variable resistance element included in the shifter block shown in FIG.
図10に示すように、例えばクロスバスイッチの抵抗変化素子(1,2)が不良であった場合、抵抗変化素子s00、s11、s20、s31、s41、s50、s61及びs70をオフに設定し、抵抗変化素子s01、s10、s21、s30、s40、s51、s60及びs71をオンに設定する。抵抗変化素子(0,0)、(0,1)、(0,2)、(0,3)、(1,0)、(1,1)または(1,3)が不良であった場合も、同様に図10を参照してシフタブロックの各抵抗変化素子のオン/オフを設定すればよい。 As shown in FIG. 10, for example, when the resistance change element (1, 2) of the crossbar switch is defective, the resistance change elements s00, s11, s20, s31, s41, s50, s61, and s70 are set to OFF, The variable resistance elements s01, s10, s21, s30, s40, s51, s60, and s71 are set to ON. When the variable resistance element (0,0), (0,1), (0,2), (0,3), (1,0), (1,1) or (1,3) is defective Similarly, referring to FIG. 10, it is only necessary to set on / off of each variable resistance element of the shifter block.
また、シフタブロックが備える各スイッチS0〜S7には、抵抗変化素子を用いることも可能である。 Moreover, it is also possible to use resistance change elements for the switches S0 to S7 provided in the shifter block.
図11は、シフタブロックが備える各スイッチに抵抗変化素子を用いる場合の一構成例を示す模式図である。シフタブロックが備える各スイッチに抵抗変化素子を用いる場合、不良素子のアドレスに対して設定する各抵抗変化素子の状態は、図8に示した真理値表を用いればよい。 FIG. 11 is a schematic diagram illustrating a configuration example when a resistance change element is used for each switch included in the shifter block. When a resistance change element is used for each switch included in the shifter block, the truth table shown in FIG. 8 may be used as the state of each resistance change element set for the address of the defective element.
なお、図9に示したシフタブロック11が備える各スイッチS0〜S7にNMOSトランジスタを用いる構成及び図11に示したシフタブロック11が備える各スイッチS0〜S7に抵抗変化素子を用いる構成は、上述した第1の実施の形態、並びに後述する第3の実施の形態のプログラマブル論理集積回路にも適用可能である。
(第3の実施の形態)
図12及び図13は、第3の実施の形態のプログラマブル論理集積回路が備えるクロスバスイッチの一構成例を示す模式図である。
The configuration using NMOS transistors for the switches S0 to S7 included in the
(Third embodiment)
12 and 13 are schematic diagrams illustrating a configuration example of the crossbar switch included in the programmable logic integrated circuit according to the third embodiment.
第3の実施の形態のプログラマブル論理集積回路は、シフタブロックの構成が第1及び第2の実施の形態と異なる。第3の実施の形態では、グループAの抵抗変化素子でオン固定が発生した場合とオフ固定が発生した場合とで異なる真理値表を用いてプログラマブル論理集積回路を救済する。また、第3の実施の形態では、グループAの抵抗変化素子でオン固定が発生した場合とオフ固定が発生した場合とで、冗長素子であるグループBの抵抗変化素子に付与するアドレスが異なる。図12はオフ固定の救済に用いるグループBの抵抗変化素子のアドレスを示し、図13はオン固定の救済に用いるグループBの抵抗変化素子のアドレスを示している。コントローラ5は、抵抗変化素子の不良を検出すると、該不良がオン固定であるかオフ固定であるかを判定し、図12または図13に基づいて各抵抗変化素子に付与するアドレスを選択する。プログラマブル論理集積回路のその他の構成は第1の実施の形態と同様であるため、その説明は省略する。
The programmable logic integrated circuit of the third embodiment is different from the first and second embodiments in the configuration of the shifter block. In the third embodiment, the programmable logic integrated circuit is relieved by using different truth tables depending on whether the ON change occurs in the variable resistance element of group A or the OFF change occurs. In the third embodiment, the address given to the variable resistance element of the group B, which is a redundant element, is different depending on whether the ON change is generated in the variable change element of the group A or when the OFF change is generated. FIG. 12 shows the addresses of group B resistance change elements used for off-fixed relief, and FIG. 13 shows the addresses of group B resistance change elements used for on-fixed relief. When the
図14は、第3の実施の形態のコントローラによる処理手順の一例を示すフローチャートである。 FIG. 14 is a flowchart illustrating an example of a processing procedure performed by the controller according to the third embodiment.
図14に示すように、シフタブロック11が備える各スイッチは、工場出荷時の状態である、スイッチS0,S2,S4及びS6がオンであり、スイッチS1,S3,S5及びS7がオフであるものとする(ステップC1)。このとき、クロスバスイッチではグループAが選択されている。
As shown in FIG. 14, each switch provided in the
コントローラ5は、外部I/F回路51により外部装置からコンフィグレーション命令を受信すると(ステップC2)、まずX=0を選択し(ステップC3)、続いてY=0を選択し(ステッC4)、選択行X=0の抵抗変化素子(0,0)の状態を設定する書込み動作を実行する(ステップC5)。次に、コントローラ5は、Y=3であるか否かを判定し(ステップC6)、Y=3でない場合はYアドレスを1だけインクリメントし(ステップC7)、ステップC5の処理へ戻って、選択行X=0の抵抗変化素子(0,1)に対する書込み動作を実行する。ステップC5〜C7の処理を繰り返し、選択行X=0の抵抗変化素子(0,2)、(0,3)に対する書込み動作が完了すると、コントローラ5は、抵抗変化素子(0,0)、(0,1)、(0,2)、(0,3)の状態の読出し動作へ移行する。
When the
読出し動作時、コントローラ5は、まずY=0を選択し(ステップC8)、選択行X=0の抵抗変化素子(0,0)の状態を読み出す(ステップC9)。次に、コントローラ5は、Y=3であるか否かを判定し(ステップC10)、Y=3でない場合はYアドレスを1だけインクリメントし(ステップC11)、ステップC9の処理へ戻って、選択行X=0の抵抗変化素子(0,1)の状態を読み出す。ステップC9〜C11の処理を繰り返し、選択行X=0の抵抗変化素子(0,2),(0,3)の状態の読み出しが完了すると、コントローラ5は、選択行X=0の書込みデータである期待値(第1状態値)と読出したデータ(抵抗値:第2状態値)とを比較する(ステップC12)。そして、第1状態値と第2状態値とが一致しない書込み不良の有無、すなわち所望のコンフィグレーションデータが正しく書き込まれているか否かを判定する。
During the read operation, the
プログラマブルロジックセルアレイ1にコンフィグレーションデータが正しく書き込まれている場合(ステップC13)、コントローラ5は、Xアドレス=1であるか否かを判定し(ステップC14)、Xアドレス=1である場合は処理を終了する。Xアドレス=1でない場合、コントローラ5は、Xアドレスを1だけインクリメントし(ステップC15)、ステップC4の処理へ戻ってステップC14までの処理を繰り返し、抵抗変化素子(1,0)、(1,1)、(1,2)、(1,3)に対する書込み動作及び読出し動作を実行する。そして、抵抗変化素子(1,0)、(1,1)、(1,2)、(1,3)にコンフィグレーションデータが正しく書き込まれている場合は処理を終了する。
If the configuration data is correctly written in the programmable logic cell array 1 (step C13), the
ステップC13の処理でプログラマブルロジックセルアレイ1にコンフィグレーションデータが正しく書き込まれていない場合、コントローラ5は、不良素子がオン固定であるか否かを判定する(ステップC16)。不良素子がオン固定でない場合、すなわちオフ固定である場合、コントローラ5は、Yアドレスを初期値(Y=0)に戻し(ステップC17)、選択行X=0(または1)の抵抗変化素子をオフ状態にするリセット動作を開始する。リセット動作は、書き込み不良が発生した抵抗変化素子(不良素子)が接続される選択行X=0(または1)の全ての抵抗変化素子に対して実行する(ステップC18〜C20)。
When the configuration data is not correctly written in the programmable
選択行X=0(または1)の全ての抵抗変化素子に対するリセット動作が完了すると、コントローラ5は、不良素子を冗長素子へ置き換えるためにシフタブロックが備える各スイッチのオンまたはオフ状態を設定する。このとき、コントローラ5は、図15に示す真理値表にしたがってシフタブロック11が備える各スイッチを設定する(ステップC21)。
When the reset operation for all the variable resistance elements in the selected row X = 0 (or 1) is completed, the
図15に示すように、例えば抵抗変化素子(0,0)が不良素子であった場合、コントローラ5は、オフ固定の不良素子と接続される第2の配線aと第3の配線out0とを接続するスイッチS0をオフし、第2の配線bと第3の配線out0とを接続するスイッチS1をオンし、第2の配線aと第3の配線out1とを接続するスイッチS2をオンにする。スイッチS3〜S9のオン/オフは変更しなくてよい。
As shown in FIG. 15, for example, when the variable resistance element (0, 0) is a defective element, the
一方、ステップC16の処理で不良素子がオン固定である場合、コントローラ5は、Yアドレスを初期値(Y=0)に戻し(ステップC22)、選択行X=0(または1)の抵抗変化素子をオフ状態にするリセット動作を開始する。リセット動作は、書き込み不良が発生した抵抗変化素子(不良素子)が接続される選択行X=0(または1)の全ての抵抗変化素子に対して実行する(ステップC23〜C25)。
On the other hand, when the defective element is fixed to ON in the process of step C16, the
選択行X=0(または1)の全ての抵抗変化素子に対するリセット動作が完了すると、コントローラ5は、不良素子を冗長素子へ置き換えるためにシフタブロックが備える各スイッチのオンまたはオフ状態を設定する。このとき、コントローラ5は、図16に示す真理値表にしたがってシフタブロック11が備える各スイッチを設定する(ステップC26)。
When the reset operation for all the variable resistance elements in the selected row X = 0 (or 1) is completed, the
図16に示すように、例えば抵抗変化素子(0,0)が不良素子であった場合、コントローラ5は、オン固定の不良素子と接続される第2の配線aと第3の配線out0とを接続するスイッチS0をオフし、第2の配線bと第3の配線out0とを接続するスイッチS1をオンにする。また、スイッチS3、S5、S8をオフにし、スイッチS4、S6、S9をオンにして、第2の配線cと第3の配線out1とを接続し、第2の配線dと第3の配線out2とを接続し、第2の配線rと第3の配線out3とを接続する。スイッチS2及びS7はオフで維持する。
As shown in FIG. 16, for example, when the resistance change element (0, 0) is a defective element, the
コントローラ5によるシフタブロック11の各スイッチの設定が完了すると、クロスバスイッチではグループBが選択される。このとき、コントローラ5は、設定変更後のスイッチS0〜S7の状態を示す上記状態設定値(接続情報)をシフタブロック11が備えるメモリ素子または記憶手段53で保存する。
When the setting of each switch of the
コントローラ5は、シフタブロック11の各スイッチの設定が完了すると、ステップC4の処理へ戻ってYアドレスを初期値(Y=0)に戻し、選択行X=0(または1)のグループBの抵抗変化素子に対して、上記と同様に書込み動作及び読出し動作を実行する。そして、選択行X=0(または1)のグループBの各抵抗変化素子にコンフィグレーションデータが正しく書き込まれている場合は処理を終了する。選択行X=0(または1)のグループBにコンフィグレーションデータが正しく書き込まれていない場合、プログラマブル論理集積回路の救済が不能であるため、コントローラ5は、例えば専用I/Oを介して外部装置へ救済不能を示す情報を送信する。
When the setting of each switch of the
本実施形態によれば、クロスバスイッチが備える抵抗変化素子でオン固定またはオフ固定が発生した場合でも、第1及び第2の実施の形態と同様に、コントローラ5により、シフタブロック11が備える各スイッチを用いて、クロスバスイッチで使用する抵抗変化素子をグループBへ置き換える。そのため、コンフィグレーションデータ等を変更することなく自律的に不良個所が修復される。したがって、出荷後に抵抗変化素子で不良が発生しても救済が可能なプログラマブル論理集積回路が得られる。
According to the present embodiment, even when ON-fixing or OFF-fixing occurs in the variable resistance element included in the crossbar switch, each switch included in the
また、冗長素子であるグループBの抵抗変化素子は、グループAで不良が発生するまで一度も書込み動作が実施されていないため、正常な抵抗変化素子であることが期待できる。そのため、出荷後に抵抗変化素子で不良が発生しても、高い確率で該不良が救済される。 Further, since the resistance change element of group B, which is a redundant element, has not been subjected to a write operation until a defect occurs in group A, it can be expected to be a normal resistance change element. Therefore, even if a defect occurs in the variable resistance element after shipment, the defect is remedied with high probability.
さらに、通常使用するグループAの抵抗変化素子から冗長素子(グループB)へ切り替えるには、シフタブロック11の設定値を1ビット変更するだけで済む。したがって、不良が発生したグループAの抵抗変化素子を簡易に冗長素子へ置き換えることができる。
Further, in order to switch from the normally used variable resistance element of group A to the redundant element (group B), it is only necessary to change the set value of the
なお、上記第1の実施の形態〜第3の実施の形態では、コンフィグレーションデータの書込み不良が発生した場合に、シフタブロック11の設定を変更して冗長素子へ切り替える例を示した。しかしながら、冗長素子へ切り替える条件は、書込み不良が発生したときに限定されるものではない。例えば、書込み動作回数を計数するカウンタを備え、コントローラ5は、書込み動作回数が予め設定された所定回数を超えた場合は、書込み不良が発生していなくても一斉に冗長素子へ切り替えてもよい。すなわち、グループBの抵抗変化素子を通常使用する抵抗変化素子としてもよい。その場合、書込み不良の発生を事前に予防することができる。プログラマブル論理集積回路は常時電源が供給されると限らないため、上記カウンタは不揮発性回路であることが望ましい。例えば、カウント値を格納する抵抗変化素子を備え、電源投入時に該抵抗変化素子に格納されたカウント値から計数を開始するカウンタを備えてもよい。また、カウンタが備える抵抗変化素子で書込み不良が発生する可能性もあるため、該カウンタにはパリティビットを含む誤り訂正機能を備えていてもよい。誤り訂正機能には、カウント値の1ビットあたり3個以上の抵抗変化素子を備えた、多数決論理を用いて訂正する機能を備えていてもよい。
In the first to third embodiments, an example in which the setting of the
また、図1、図2、図3、図9、図11、図12及び図13において、四角形のシンボルで示した各抵抗変化素子は、2つの配線を電気的に接続または切断するスイッチとして機能する、抵抗変化素子を備えた構成であれば、どのような回路を用いてもよい。例えば、スイッチは、図17(a)に示すように抵抗変化素子のみで構成されていてもよく、図17(b)に示すように2つの抵抗変化素子と1つのトランジスタとで構成されていてもよい。 1, 2, 3, 9, 11, 12, and 13, each variable resistance element indicated by a square symbol functions as a switch that electrically connects or disconnects two wires. Any circuit may be used as long as it has a variable resistance element. For example, the switch may be composed of only a resistance change element as shown in FIG. 17A, or may be composed of two resistance change elements and one transistor as shown in FIG. Also good.
上述したように、本発明のプログラマブル論理集積回路は、クロスバスイッチに通常使用するグループAの抵抗変化素子と冗長素子であるグループBの抵抗変化素子とを備えている。したがって、グループA及びグループBの抵抗変化素子に対して上記更新保証回数を個別に設定できる場合、構成情報の書き換え回数を実質的に更新保証回数の2倍になることが期待できる。
(付記1)
複数のロジックブロックと、
第1の方向へ延在する複数の第1の配線と第2の方向へ延在する複数の第2の配線とを接続または切断する、前記第1の配線と前記第2の配線との交点に配置された複数の抵抗変化素子を備え、前記複数のロジックブロックどうしを変更可能に接続する複数のルーティングスイッチブロックと、
を有し、
前記複数の抵抗変化素子は、通常使用される抵抗変化素子である第1の抵抗変化素子と、前記第1の抵抗変化素子で不良が発生したときに使用される冗長素子である第2の抵抗変化素子とを含み、
前記第1の抵抗変化素子と前記第2の抵抗変化素子とが、前記第1の配線と前記第2の配線との交点に交互に配置されたプログラマブル論理集積回路。
(付記2)
前記複数の第2の配線と、前記ルーティングスイッチブロックの外部へ延在する複数の第3の配線とを接続するシフタブロックを有し、
前記シフタブロックは、
1つの前記第3の配線に対して、隣接する2つの第2の配線のいずれか一方を接続する付記1に記載のプログラマブル論理集積回路。
(付記3)
前記シフタブロックは、前記複数の第2の配線と前記複数の第3の配線とを接続または遮断する複数のスイッチ備え、
前記スイッチをオンまたはオフに設定するための接続情報を格納するメモリ素子をさらに有する付記2に記載のプログラマブル論理集積回路。
(付記4)
前記第1の抵抗変化素子及び前記第2の抵抗変化素子をオンまたはオフに設定するための書込み手段と、
前記第1の抵抗変化素子及び第2の抵抗変化素子に設定されたオンまたはオフの状態を読み出すための読み出し手段と、
をさらに有する付記3に記載のプログラマブル論理集積回路。
(付記5)
前記書込み手段を用いて前記第1の抵抗変化素子をオンまたはオフに設定する書込み動作及び前記読み出し手段を用いて前記第1の抵抗変化素子に設定されたオンまたはオフの状態を読み出す読み出し動作を実行し、
前記書込み動作によって前記第1の抵抗変化素子に設定された第1状態値と、前記読出し動作によって読み出された前記第1の抵抗変化素子の第2状態値とを比較し、前記第1状態値と前記第2状態値とが一致しない書込み不良の有無を判定し、
前記書込み不良の有無に応じて前記接続情報を決定する制御手段をさらに有する付記4に記載のプログラマブル論理集積回路。
(付記6)
前記制御手段は、
前記書込み不良が発生した第1の抵抗変化素子と接続される第2の配線を前記第3の配線から切断し、該第2の配線と隣接する配線を前記第3の配線と接続するための前記接続情報を決定する付記5に記載のプログラマブル論理集積回路。
(付記7)
前記制御手段は、
前記書込み不良を検出した前記第1の抵抗変化素子がオンからオフへ設定できないオン固定であるか、オフからオンへ設定できないオフ固定であるかを判定し、前記接続情報を前記オン固定または前記オフ固定に応じて変更する付記5または6に記載のプログラマブル論理集積回路。
(付記8)
前記書込み動作の回数を計数するカウンタを備え、
前記書込み動作の回数が予め設定された所定回数を超えた場合、前記第2の抵抗変化素子を通常使用する抵抗変化素子とする付記1から7のいずれか1項に記載のプログラマブル論理集積回路。
(付記9)
前記第1の方向を列方向とし、前記第2の方向を行方向としたとき、
前記第1の抵抗変化素子は、偶数行偶数列または奇数行奇数列に配置され、
前記第2の抵抗変化素子は、偶数行奇数列または奇数行偶数列に配置された付記1から8のいずれか1項に記載のプログラマブル論理集積回路。
(付記10)
前記制御手段は、
前記書込み不良を検出した前記第1の抵抗変化素子が前記オフ固定であるとき、前記ルーティングスイッチブロックで使用する抵抗変化素子を前記第1の抵抗変化素子から前記第2の抵抗変化素子へ全て置き換えるように前記接続情報を変更する付記5から9のいずれか1項に記載のプログラマブル論理集積回路。
(付記11)
前記制御手段は、
前記書込み不良を検出すると、該書込み不良が発生した前記第1の抵抗変化素子をオフするリセット動作を実行し、
前記シフタブロックが備えるスイッチの設定を変更した後、前記第1の抵抗変化素子に設定したオンまたはオフの状態を前記第2の抵抗変化素子に再度設定する付記5に記載のプログラマブル論理集積回路。
(付記12)
前記制御手段は、
プログラムにしたがって処理を実行する演算手段と、
前記プログラムが格納される記憶手段と、
を有し、
前記演算手段は、前記プログラムにしたがって処理を実行することで前記書込み手段及び前記読み出し手段の機能を実現する請求項5から11のいずれか1項に記載のプログラマブル論理集積回路。
As described above, the programmable logic integrated circuit of the present invention includes the group A resistance change elements normally used for the crossbar switch and the group B resistance change elements that are redundant elements. Therefore, when the number of guaranteed update times can be individually set for the resistance change elements of group A and group B, it can be expected that the number of rewrites of the configuration information is substantially double the guaranteed number of updates.
(Appendix 1)
Multiple logic blocks;
Intersection of the first wiring and the second wiring that connects or disconnects the plurality of first wirings extending in the first direction and the plurality of second wirings extending in the second direction And a plurality of routing switch blocks that connect the plurality of logic blocks in a changeable manner.
Have
The plurality of resistance change elements include a first resistance change element that is a normally used resistance change element and a second resistance that is a redundant element used when a failure occurs in the first resistance change element. Change element,
A programmable logic integrated circuit in which the first variable resistance element and the second variable resistance element are alternately arranged at the intersection of the first wiring and the second wiring.
(Appendix 2)
A shifter block connecting the plurality of second wirings and a plurality of third wirings extending to the outside of the routing switch block;
The shifter block is
The programmable logic integrated circuit according to
(Appendix 3)
The shifter block includes a plurality of switches for connecting or blocking the plurality of second wirings and the plurality of third wirings,
The programmable logic integrated circuit according to
(Appendix 4)
Writing means for setting the first variable resistance element and the second variable resistance element on or off;
Reading means for reading on or off states set in the first variable resistance element and the second variable resistance element;
The programmable logic integrated circuit according to
(Appendix 5)
A write operation for setting the first variable resistance element on or off using the write means, and a read operation for reading the on or off state set for the first variable resistance element using the read means. Run,
The first state value set in the first resistance change element by the write operation is compared with the second state value of the first resistance change element read by the read operation, and the first state Determining whether there is a write failure in which the value and the second state value do not match,
The programmable logic integrated circuit according to
(Appendix 6)
The control means includes
A second wiring connected to the first resistance change element in which the write failure has occurred is disconnected from the third wiring, and a wiring adjacent to the second wiring is connected to the third wiring. The programmable logic integrated circuit according to
(Appendix 7)
The control means includes
It is determined whether the first resistance change element that has detected the write failure is on-fixed that cannot be set from on to off or off-fixed that cannot be set from off to on, and the connection information is fixed on or The programmable logic integrated circuit according to
(Appendix 8)
A counter for counting the number of times of the write operation;
The programmable logic integrated circuit according to any one of
(Appendix 9)
When the first direction is a column direction and the second direction is a row direction,
The first variable resistance element is disposed in even-numbered rows, even-numbered columns or odd-numbered rows, odd-numbered columns,
The programmable logic integrated circuit according to any one of
(Appendix 10)
The control means includes
When the first variable resistance element that has detected the write failure is fixed to OFF, the variable resistance elements used in the routing switch block are all replaced from the first variable resistance element to the second variable resistance element. The programmable logic integrated circuit according to any one of
(Appendix 11)
The control means includes
When the write failure is detected, a reset operation is performed to turn off the first resistance change element in which the write failure has occurred.
6. The programmable logic integrated circuit according to
(Appendix 12)
The control means includes
Arithmetic means for executing processing according to a program;
Storage means for storing the program;
Have
The programmable logic integrated circuit according to any one of
1 プログラマブルロジックセルアレイ
2 Xデコーダ
3 Yデコーダ
4 センスアンプ書込みドライバ
5 コントローラ
11 シフタブロック
41 X書込みドライバ
42 Y書込みドライバ
43 センスアンプ
51 外部I/F回路
52 演算手段
53 記憶手段
54 アドレスバッファ
55 データバッファ
56 内部バス
in0〜in3 第1の配線
a〜d、r 第2の配線
out0〜out3 第3の配線
DESCRIPTION OF
Claims (9)
第1の方向へ延在する複数の第1の配線と第2の方向へ延在する複数の第2の配線とを接続または切断する、前記第1の配線と前記第2の配線との交点に配置された複数の抵抗変化素子を備え、前記複数のロジックブロックどうしを変更可能に接続する複数のルーティングスイッチブロックと、
を有し、
前記複数の抵抗変化素子は、第1の抵抗変化素子と、前記第1の抵抗変化素子で不良が発生したときに使用される冗長素子である第2の抵抗変化素子とを含み、
前記第1の抵抗変化素子と前記第2の抵抗変化素子とが、前記第1の配線と前記第2の配線との交点に交互に配置されたプログラマブル論理集積回路。 Multiple logic blocks;
Intersection of the first wiring and the second wiring that connects or disconnects the plurality of first wirings extending in the first direction and the plurality of second wirings extending in the second direction And a plurality of routing switch blocks that connect the plurality of logic blocks in a changeable manner.
Have
The plurality of variable resistance elements include a first variable resistance element and a second variable resistance element that is a redundant element used when a defect occurs in the first variable resistance element,
A programmable logic integrated circuit in which the first variable resistance element and the second variable resistance element are alternately arranged at the intersection of the first wiring and the second wiring.
前記シフタブロックは、
1つの前記第3の配線に対して、隣接する2つの第2の配線のいずれか一方を接続する請求項1に記載のプログラマブル論理集積回路。 A shifter block connecting the plurality of second wirings and a plurality of third wirings extending to the outside of the routing switch block;
The shifter block is
The programmable logic integrated circuit according to claim 1, wherein one of the two adjacent second wirings is connected to one third wiring.
前記スイッチをオンまたはオフに設定するための接続情報を格納するメモリ素子をさらに有する請求項2に記載のプログラマブル論理集積回路。 The shifter block includes a plurality of switches for connecting or blocking the plurality of second wirings and the plurality of third wirings,
The programmable logic integrated circuit according to claim 2, further comprising a memory element that stores connection information for setting the switch on or off.
前記第1の抵抗変化素子及び第2の抵抗変化素子に設定されたオンまたはオフの状態を読み出すための読み出し手段と、
をさらに有する請求項3に記載のプログラマブル論理集積回路。 Writing means for setting the first variable resistance element and the second variable resistance element on or off;
Reading means for reading on or off states set in the first variable resistance element and the second variable resistance element;
The programmable logic integrated circuit according to claim 3, further comprising:
前記書込み動作によって前記第1の抵抗変化素子に設定された第1状態値と、前記読出し動作によって読み出された前記第1の抵抗変化素子の第2状態値とを比較し、前記第1状態値と前記第2状態値とが一致しない書込み不良の有無を判定し、
前記書込み不良の有無に応じて前記接続情報を決定する制御手段をさらに有する請求項4に記載のプログラマブル論理集積回路。 A write operation for setting the first variable resistance element on or off using the write means, and a read operation for reading the on or off state set for the first variable resistance element using the read means. Run,
The first state value set in the first resistance change element by the write operation is compared with the second state value of the first resistance change element read by the read operation, and the first state Determining whether there is a write failure in which the value and the second state value do not match,
5. The programmable logic integrated circuit according to claim 4, further comprising control means for determining the connection information in accordance with the presence or absence of the write failure.
前記書込み不良が発生した第1の抵抗変化素子と接続される第2の配線を前記第3の配線から切断し、該第2の配線と隣接する配線を前記第3の配線と接続するための前記接続情報を決定する請求項5に記載のプログラマブル論理集積回路。 The control means includes
A second wiring connected to the first resistance change element in which the write failure has occurred is disconnected from the third wiring, and a wiring adjacent to the second wiring is connected to the third wiring. The programmable logic integrated circuit according to claim 5, wherein the connection information is determined.
前記書込み不良を検出した前記第1の抵抗変化素子がオンからオフへ設定できないオン固定であるか、オフからオンへ設定できないオフ固定であるかを判定し、前記接続情報を前記オン固定または前記オフ固定に応じて変更する請求項5または6に記載のプログラマブル論理集積回路。 The control means includes
It is determined whether the first resistance change element that has detected the write failure is on-fixed that cannot be set from on to off or off-fixed that cannot be set from off to on, and the connection information is fixed on or The programmable logic integrated circuit according to claim 5, wherein the programmable logic integrated circuit is changed in accordance with off-fixing.
前記制御手段は、
前記書込み動作の回数が予め設定された所定回数を超えた場合、前記第2の抵抗変化素子を通常使用する抵抗変化素子とする請求項1から7のいずれか1項に記載のプログラマブル論理集積回路。 A counter for counting the number of times of the write operation;
The control means includes
8. The programmable logic integrated circuit according to claim 1, wherein when the number of write operations exceeds a predetermined number of times set in advance, the second resistance change element is a resistance change element that is normally used. 9. .
前記第1の抵抗変化素子は、偶数行偶数列または奇数行奇数列に配置され、
前記第2の抵抗変化素子は、偶数行奇数列または奇数行偶数列に配置された請求項1から8のいずれか1項に記載のプログラマブル論理集積回路。 When the first direction is a column direction and the second direction is a row direction,
The first variable resistance element is disposed in even-numbered rows, even-numbered columns or odd-numbered rows, odd-numbered columns,
The programmable logic integrated circuit according to any one of claims 1 to 8, wherein the second variable resistance element is arranged in an even-numbered odd-numbered column or an odd-numbered even-numbered column.
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