JP2011103154A

JP2011103154A - Semiconductor memory device

Info

Publication number: JP2011103154A
Application number: JP2009257341A
Authority: JP
Inventors: Masayuki Hayakawa; 誠幸早川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-11-10
Filing date: 2009-11-10
Publication date: 2011-05-26

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a frequency of occurrence of erroneous readout while suppressing the increase of a circuit scale even when a failure of a bit cell after writing occurs at random. <P>SOLUTION: The same data is written into a plurality of bit cells BC having the same bit lines BL<0> to BL<m-1> and different word lines WL<0> to WL<n-1>, and an address buffer 1 instructs to a row decoder 2 at the readout so that the data is simultaneously read out from the plurality of bit cells BC having the same bit lines BL<0> to BL<m-1> and different word lines WL<0> to WL<n-1>. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は半導体記憶装置に関し、特に、電気的に一度だけ書き込み可能なワンタイム・プログラマブルＲＯＭに適用して好適なものである。 The present invention relates to a semiconductor memory device, and is particularly suitable for application to a one-time programmable ROM that can be electrically written only once.

ワンタイム・プログラマブルＲＯＭでは、電界効果トランジスタのゲート絶縁膜に高電圧を印加し、そのゲート絶縁膜を破壊することで電気的に一度だけ書き込みできるようにしたものがある。 Some one-time programmable ROMs can be electrically written only once by applying a high voltage to the gate insulating film of the field effect transistor and destroying the gate insulating film.

また、例えば、特許文献１には、同一のデータが記憶させられた３つ以上のメモリセルアレイを同時に読み出して、その３つ以上の読み出し電流の和に応じた電圧と基準電圧とをレベル比較し、そのレベル比較結果を３つ以上のメモリセルアレイの読み出しデータとして出力する方法が開示されている。 Also, for example, in Patent Document 1, three or more memory cell arrays in which the same data is stored are simultaneously read, and a level corresponding to the voltage corresponding to the sum of the three or more read currents and a reference voltage is compared. A method of outputting the level comparison result as read data of three or more memory cell arrays is disclosed.

特開平１１−１６２１８０号公報JP-A-11-162180

しかしながら、従来のワンタイム・プログラマブルＲＯＭでは、熱ストレスや経時変化などにより破壊後のゲート絶縁膜の導電性が劣化し、書き込みデータが消失することがあるため、誤読み出しの発生頻度が高いという問題があった。 However, in the conventional one-time programmable ROM, the conductivity of the gate insulating film after destruction is deteriorated due to thermal stress or change with time, and the write data may be lost. was there.

また、特許文献１に開示された方法では、３つ以上のメモリセルアレイを同時に読み出すため、センスアンプやカラムデコーダをメモリセルアレイごとに設ける必要があり、回路規模の増大が著しいという問題があった。 Further, the method disclosed in Patent Document 1 has a problem that a circuit scale is remarkably increased because it is necessary to provide a sense amplifier and a column decoder for each memory cell array in order to simultaneously read out three or more memory cell arrays.

本発明の目的は、書き込み後のビットセルの不良がランダムに発生する場合においても、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減することが可能な半導体記憶装置を提供することである。 An object of the present invention is to provide a semiconductor memory device capable of reducing the frequency of erroneous reading while suppressing an increase in circuit scale even when a defective bit cell after writing occurs randomly. is there.

本発明の一態様によれば、ロウ方向およびカラム方向にマトリックス状に配置されたビットセルと、前記ビットセルをロウ方向に選択するワード線と、前記ビットセルをカラム方向に選択するビット線と、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時にワード線を選択するロウデコータと、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時に前記ビット線を選択する書き込み・読み出し回路と、前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが同時に読み出されるように前記ロウデコータに指示するアドレスバッファとを備えることを特徴とする半導体記憶装置を提供する。 According to one aspect of the present invention, bit cells arranged in a matrix in the row direction and the column direction, word lines for selecting the bit cells in the row direction, bit lines for selecting the bit cells in the column direction, and the bit cells A row decoder that selects a word line when writing data to or reading data from the bit cell, and a write / read circuit that selects the bit line when writing data to the bit cell or reading data from the bit cell And an address buffer for instructing the row decoder to simultaneously read data from a plurality of bit cells having the same bit line and different word lines.

本発明の一態様によれば、ロウ方向およびカラム方向にマトリックス状に配置されたビットセルと、前記ビットセルをロウ方向に選択するワード線と、前記ビットセルをカラム方向に選択するビット線と、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時にワード線を選択するロウデコータと、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時に前記ビット線を選択する書き込み・読み出し回路と、前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが同時に読み出されるように前記ロウデコータに指示する第１のアドレスバッファと、前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが個別に読み出されるように前記ロウデコータに指示する第２のアドレスバッファとを備えることを特徴とする半導体記憶装置を提供する。 According to one aspect of the present invention, bit cells arranged in a matrix in the row direction and the column direction, word lines for selecting the bit cells in the row direction, bit lines for selecting the bit cells in the column direction, and the bit cells A row decoder that selects a word line when writing data to or reading data from the bit cell, and a write / read circuit that selects the bit line when writing data to the bit cell or reading data from the bit cell A first address buffer for instructing the row decoder to simultaneously read data from a plurality of bit cells having the same bit line and different word lines, and a plurality of bit cells having the same bit line and different word lines So that data can be read individually from To provide a semiconductor memory device, characterized in that it comprises a second address buffer indicated to serial Roudekota.

本発明によれば、書き込み後のビットセルの不良がランダムに発生する場合においても、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減することが可能となる。 According to the present invention, it is possible to reduce the frequency of erroneous reading while suppressing an increase in circuit scale even when a defective bit cell after writing occurs randomly.

図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図。FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device according to a first embodiment of the present invention. 図２は、図１のビットセルＢＣの書き込み前後および劣化後の概略構成を示す回路図。FIG. 2 is a circuit diagram showing a schematic configuration before and after writing and after deterioration of the bit cell BC of FIG. 図３は、図２のビットセルＢＣに設けられたヒューズトランジスタＴＲ１の書き込み前後および劣化後の概略構成を示す断面図。3 is a cross-sectional view showing a schematic configuration before and after writing and after deterioration of a fuse transistor TR1 provided in the bit cell BC of FIG. 図４は、図１のアドレスバッファ１の概略構成の一例を示す回路図。FIG. 4 is a circuit diagram showing an example of a schematic configuration of the address buffer 1 of FIG. 図５は、図１のアドレスバッファ１の書き込み時および読み出し時の信号の論理値の一例を示す図。FIG. 5 is a diagram showing an example of logical values of signals at the time of writing and reading of the address buffer 1 of FIG. 図６は、図１のロウデコーダ２の概略構成の一例を示す回路図。6 is a circuit diagram showing an example of a schematic configuration of the row decoder 2 of FIG. 図７は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図。FIG. 7 is a block diagram showing a schematic configuration of a semiconductor memory device according to the second embodiment of the present invention. 図８は、図７のアドレスバッファ１´の概略構成の一例を示す回路図。FIG. 8 is a circuit diagram showing an example of a schematic configuration of the address buffer 1 ′ of FIG. 図９は、図７のアドレスバッファ１´の書き込み時および読み出し時の信号の論理値の一例を示す図。FIG. 9 is a diagram illustrating an example of logical values of signals at the time of writing and reading from the address buffer 1 ′ of FIG. 図１０は、図７のロウデコーダ２´の概略構成の一例を示す回路図。FIG. 10 is a circuit diagram showing an example of a schematic configuration of the row decoder 2 ′ of FIG. 図１１は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図。FIG. 11 is a block diagram showing a schematic configuration of a semiconductor memory device according to the third embodiment of the present invention. 図１２は、図１１のアドレスバッファ１´´の一例の概略構成を示す回路図。12 is a circuit diagram showing a schematic configuration of an example of the address buffer 1 ″ of FIG. 図１３は、図１１のロウデコーダ２´´の一例の概略構成を示す回路図。FIG. 13 is a circuit diagram showing a schematic configuration of an example of the row decoder 2 ″ of FIG.

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。 A semiconductor memory device according to an embodiment of the present invention will be described below with reference to the drawings.

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、ビットセルＢＣ、アドレスバッファ１、ロウデコーダ２および書き込み・読み出し回路３が設けられている。ここで、ビットセルＢＣは、ロウ方向およびカラム方向にマトリックス状に配置され、ｎ行ｍ列に渡ってｎ×ｍ（ｎ、ｍは２以上の整数）個分だけ配置することができる。そして、ビットセルＢＣが配置されたセルアレイにはｍ本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞がカラム方向に配置され、同一カラムのビットセルＢＣは、同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にそれぞれ接続されている。また、ビットセルＢＣが配置されたセルアレイにはｎ本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞がロウ方向に配置され、同一ロウのビットセルＢＣは、同一のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にそれぞれ接続されている。 (First embodiment)
FIG. 1 is a block diagram showing a schematic configuration of the semiconductor memory device according to the first embodiment of the present invention.
In FIG. 1, the semiconductor memory device includes a bit cell BC, an address buffer 1, a row decoder 2, and a write / read circuit 3. Here, the bit cells BC are arranged in a matrix in the row direction and the column direction, and can be arranged by n × m (n and m are integers of 2 or more) over n rows and m columns. In the cell array in which the bit cells BC are arranged, m bit lines BL <0> to BL <m−1> are arranged in the column direction, and the bit cells BC in the same column are connected to the same bit lines BL <0> to BL <m-1> is connected to each. In addition, n word lines WL <0> to WL <n−1> are arranged in the row direction in the cell array in which the bit cells BC are arranged, and the bit cells BC in the same row have the same word lines WL <0> to WL <n-1> is connected to each.

また、ロウデコーダ２は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞に接続され、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択することができる。書き込み・読み出し回路３は、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞を選択することができる。 The row decoder 2 is connected to the word lines WL <0> to WL <n−1>, and when writing data to the bit cell BC or reading data from the bit cell BC, the word lines WL <0> to WL < n-1> can be selected. The write / read circuit 3 can select the bit lines BL <0> to BL <m−1> when writing data to the bit cell BC or reading data from the bit cell BC.

アドレスバッファ１は、書き込み時および読み出し時において、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択させるロウアドレスＡ＜ｋ−１：０＞をロウデコーダ２に入力することができる。ここで、アドレスバッファ１は、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータが同時に読み出されるようにロウデコータ２に指示することができる。 The address buffer 1 can input a row address A <k−1: 0> for selecting the word lines WL <0> to WL <n−1> to the row decoder 2 at the time of writing and reading. Here, the address buffer 1 receives data from a plurality of bit cells BC in which the bit lines BL <0> to BL <m−1> are the same and the word lines WL <0> to WL <n−1> are different at the time of reading. The row decoder 2 can be instructed to be read simultaneously.

なお、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータを同時に読み出す場合、これらのビットセルＢＣには同一データを書き込ませることが好ましい。なお、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣに同一データを書き込ませる場合、外部のプログラムに基づいて半導体記憶装置にデータを書き込むＣＰＵ側から書き込みを指示するようにしてもよいし、半導体記憶装置側から書き込みを指示するようにしてもよい。 In the case where data is simultaneously read from a plurality of bit cells BC having the same bit lines BL <0> to BL <m−1> and different word lines WL <0> to WL <n−1>, these bit cells BC include It is preferable to write the same data. Note that when the same data is written in a plurality of bit cells BC having the same bit lines BL <0> to BL <m−1> and different word lines WL <0> to WL <n−1>, it is based on an external program. The CPU may write data to the semiconductor memory device, or may write data from the semiconductor memory device side.

図２は、図１のビットセルＢＣの書き込み前後および劣化後の概略構成を示す回路図、図３は、図２のビットセルＢＣに設けられたヒューズトランジスタＴＲ１の書き込み前後および劣化後の概略構成を示す断面図である。なお、図２（ａ）は、ビットセルＢＣの書き込み前の状態を示す回路図、図２（ｂ）は、ビットセルＢＣの書き込み後の正常状態を示す回路図、図２（ｃ）は、ビットセルＢＣの書き込み後の劣化状態を示す回路図である。また、図３（ａ）は、ヒューズトランジスタＴＲ１の書き込み前の状態を示す断面図、図３（ｂ）は、ヒューズトランジスタＴＲ１の書き込み後の正常状態を示す断面図、図３（ｃ）は、ヒューズトランジスタＴＲ１の書き込み後の劣化状態を示す断面図である。 2 is a circuit diagram showing a schematic configuration before and after writing and after deterioration of the bit cell BC of FIG. 1, and FIG. 3 shows a schematic configuration before and after writing and after deterioration of the fuse transistor TR1 provided in the bit cell BC of FIG. It is sectional drawing. 2A is a circuit diagram showing a state before the bit cell BC is written, FIG. 2B is a circuit diagram showing a normal state after the bit cell BC is written, and FIG. 2C is a bit cell BC. It is a circuit diagram which shows the deterioration state after writing. 3A is a cross-sectional view showing a state before writing of the fuse transistor TR1, FIG. 3B is a cross-sectional view showing a normal state after writing of the fuse transistor TR1, and FIG. It is sectional drawing which shows the deterioration state after writing of fuse transistor TR1.

図２（ａ）において、ビットセルＢＣには、ヒューズトランジスタＴＲ１および選択トランジスタＴＲ２が設けられている。そして、ヒューズトランジスタＴＲ１のソースおよびドレインはグランド電位に接続されている。また、選択トランジスタＴＲ２のソースはヒューズトランジスタＴＲ１のゲートに接続され、選択トランジスタＴＲ２のゲートはワード線ＷＬに接続され、選択トランジスタＴＲ２のドレインはビット線ＢＬに接続されている。なお、ワード線ＷＬは、図１のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞のうちのいずれか１本に対応し、ビット線ＢＬは、図１のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞のうちのいずれか１本に対応する。 In FIG. 2A, the bit cell BC is provided with a fuse transistor TR1 and a selection transistor TR2. The source and drain of the fuse transistor TR1 are connected to the ground potential. The source of the selection transistor TR2 is connected to the gate of the fuse transistor TR1, the gate of the selection transistor TR2 is connected to the word line WL, and the drain of the selection transistor TR2 is connected to the bit line BL. Note that the word line WL corresponds to any one of the word lines WL <0> to WL <n−1> in FIG. 1, and the bit line BL corresponds to the bit lines BL <0> to BL in FIG. It corresponds to any one of <m-1>.

また、図３（ａ）において、ヒューズトランジスタＴＲ１には、ゲート絶縁膜１３を介してゲート電極１４が半導体基板１１上に形成されている。また、半導体基板１１には、ゲート電極１４の両側に配置された拡散層１２が形成されている。 In FIG. 3A, the gate electrode 14 is formed on the semiconductor substrate 11 via the gate insulating film 13 in the fuse transistor TR1. In addition, the semiconductor substrate 11 has diffusion layers 12 disposed on both sides of the gate electrode 14.

そして、図２（ａ）のビットセルＢＣの書き込みを行う場合、ビット線ＢＬを高電位に維持した状態で、ワード線ＷＬをハイレベルにする。この結果、選択トランジスタＴＲ２がオンし、ヒューズトランジスタＴＲ１のゲートに高電位が印加されることで、図３（ｂ）に示すように、ゲート絶縁膜１３に破壊部１５が形成される。この結果、図２（ｂ）に示すように、ヒューズトランジスタＴＲ１のゲートはソースおよびドレインと導通し、ビットセルＢＣの書き込みが完了する。 When the bit cell BC shown in FIG. 2A is written, the word line WL is set to a high level while the bit line BL is maintained at a high potential. As a result, the select transistor TR2 is turned on and a high potential is applied to the gate of the fuse transistor TR1, thereby forming a destructive portion 15 in the gate insulating film 13 as shown in FIG. As a result, as shown in FIG. 2B, the gate of the fuse transistor TR1 becomes conductive with the source and drain, and the writing of the bit cell BC is completed.

また、ビットセルＢＣからデータを読み出す場合、ビット線ＢＬはハイレベル電位にプリチャージされる。そして、ワード線ＷＬを介して選択トランジスタＴＲ２のゲートにハイレベル電位が印加され、選択トランジスタＴＲ２がオンする。そして、図２（ｂ）の状態では、選択トランジスタＴＲ２がオンすると、ビット線ＢＬがグランド電位に接続され、ビット線ＢＬの電位がグランド電位に移行することから、ＲＯＭデータとして‘０’が読み出される。一方、図２（ａ）の状態では、選択トランジスタＴＲ２がオンすると、ビット線ＢＬがグランド電位に接続されることなく、ビット線ＢＬの電位がハイレベル電位を維持することから、ＲＯＭデータとして‘１’が読み出される。 When data is read from the bit cell BC, the bit line BL is precharged to a high level potential. Then, a high level potential is applied to the gate of the selection transistor TR2 via the word line WL, and the selection transistor TR2 is turned on. In the state of FIG. 2B, when the selection transistor TR2 is turned on, the bit line BL is connected to the ground potential, and the potential of the bit line BL shifts to the ground potential. It is. On the other hand, in the state of FIG. 2A, when the selection transistor TR2 is turned on, the bit line BL is not connected to the ground potential, and the potential of the bit line BL maintains the high level potential. 1 'is read out.

また、図３（ｂ）の書き込み後のヒューズトランジスタＴＲ１において、熱ストレスや経時変化などにより、ゲート絶縁膜１３の破壊部１５に劣化部１６が形成され、ゲート絶縁膜１３の破壊部１５の導電性が劣化する。なお、劣化部１６は、例えば、破壊部１５がシリサイド化されている場合において、熱ストレスや経時変化などによる金属マイグレーションにて破壊部１５の金属が欠乏し、破壊部１５が高抵抗化したものなどである。そして、ゲート絶縁膜１３の破壊部１５に劣化部１６が形成されると、ビットセルＢＣの等価回路は図２（ｃ）に示すように、ヒューズトランジスタＴＲ１のゲートがソースおよびドレインと電気的に切断される。このため、図２（ｃ）の状態では、ＲＯＭデータとして‘０’が書き込まれているにもかかわらず１’が読み出されるようになり、誤読み出しが発生する。 Further, in the fuse transistor TR1 after writing shown in FIG. 3B, a deteriorated portion 16 is formed in the destructive portion 15 of the gate insulating film 13 due to thermal stress, change with time, etc. Deteriorates. The deteriorated portion 16 is, for example, one in which the metal in the broken portion 15 is deficient due to metal migration due to thermal stress or change with time, and the broken portion 15 has increased resistance when the broken portion 15 is silicided. Etc. When the degradation portion 16 is formed in the breakdown portion 15 of the gate insulating film 13, the equivalent circuit of the bit cell BC is electrically disconnected from the source and drain of the fuse transistor TR1 as shown in FIG. Is done. For this reason, in the state of FIG. 2C, 1 is read out even though “0” is written as ROM data, and erroneous reading occurs.

そして、図１において、データの書き込み時には、読み書き選択信号Ｗ／Ｒにて書き込みが指定され、アドレスバッファ１および書き込み・読み出し回路３に入力される。そして、アドレスバッファ１において、ｋ（ｋは正の整数）ビットのロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。 In FIG. 1, when data is written, writing is designated by the read / write selection signal W / R and input to the address buffer 1 and the write / read circuit 3. In the address buffer 1, an inverted row address AB <k-1: 0> is generated from a row address A <k-1: 0> of k (k is a positive integer) bit, and a row address A <k-1 is generated. : 0> and the inverted row address AB <k-1: 0> are input to the row decoder 2.

そして、ロウデコーダ２において、ロウアドレスＡ＜ｋ−１：０＞で指定される２^ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。 In the row decoder 2, 2 ^k values designated by the row address A <k−1: 0> are mapped to 0 to n−1, whereby the word lines WL <0> to WL <n−. 1> is selected.

また、書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞には、入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとして入力される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞およびビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にて選択されたビットセルＢＣに書き込みが行われる。 Input / output data IO <0> to IO <m−1> are input as write data to the bit lines BL <0> to BL <m−1> selected by the write / read circuit 3. Then, writing is performed on the bit cell BC selected by the word lines WL <0> to WL <n−1> and the bit lines BL <0> to BL <m−1>.

ここで、データの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択される複数のビットセルＢＣに同一データを書き込むようにする。例えば、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣに同一データを書き込むことにより、列方向に互いに隣接する２個のビットセルＢＣを組として同一のデータを書き込むことができる。あるいは、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞が‘００’の時と‘０１’の時と‘１０’の時と‘１１’の時に選択されるビットセルＢＣに同一データを書き込むことにより、列方向に互いに隣接する４個のビットセルＢＣを組として同一のデータを書き込むことができる。 Here, at the time of data writing, it is the same for a plurality of bit cells BC selected by different word lines WL <0> to WL <n−1> specified by the lower bits of the row address A <k−1: 0>. Write data. For example, by writing the same data to the bit cell BC selected when the least significant bit A <0> of the row address A <k−1: 0> is “0” and “1”, they are adjacent to each other in the column direction. It is possible to write the same data as a set of two bit cells BC. Alternatively, the bit cell selected when the lower two bits A <1: 0> of the row address A <k-1: 0> are “00”, “01”, “10”, and “11”. By writing the same data to the BC, the same data can be written as a set of four bit cells BC adjacent to each other in the column direction.

データの読み出し時には、読み書き選択信号Ｗ／Ｒにて読み出しが指定され、アドレスバッファ１および書き込み・読み出し回路３に入力される。そして、アドレスバッファ１において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。 At the time of reading data, the reading is designated by the read / write selection signal W / R and is input to the address buffer 1 and the write / read circuit 3. In the address buffer 1, an inverted row address AB <k-1: 0> is generated from the row address A <k-1: 0>, and the row address A <k-1: 0> and the inverted row address AB <k. −1: 0> is input to the row decoder 2.

ここで、データの読み出し時では、アドレスバッファ１は、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されるようにロウデコーダ２に指示する。例えば、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣに同一データが書き込まれている場合、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に無関係に、ロウアドレスＡ＜ｋ−１：１＞にて指定される２本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞をロウデコーダ２に同時に選択ささせることができる。あるいは、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞が‘００’の時と‘０１’の時と‘１０’の時と‘１１’の時に選択されるビットセルＢＣに同一データを書き込まれている場合、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞の値に無関係に、ロウアドレスＡ＜ｋ−１：２＞にて指定される４本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞をロウデコーダ２に同時に選択ささせることができる。 Here, at the time of reading data, the address buffer 1 simultaneously selects different word lines WL <0> to WL <n−1> specified by the lower bits of the row address A <k−1: 0>. Instruct the row decoder 2 as follows. For example, when the same data is written in the bit cell BC selected when the least significant bit A <0> of the row address A <k−1: 0> is “0” and “1”, the row address A Regardless of the value of the least significant bit A <0> of <k−1: 0>, the two word lines WL <0> to WL <n− designated by the row address A <k−1: 1>. 1> can be simultaneously selected by the row decoder 2. Alternatively, the bit cell selected when the lower two bits A <1: 0> of the row address A <k-1: 0> are “00”, “01”, “10”, and “11”. When the same data is written in BC, it is designated by the row address A <k-1: 2> regardless of the value of the lower 2 bits A <1: 0> of the row address A <k-1: 0>. The four word lines WL <0> to WL <n−1> to be performed can be simultaneously selected by the row decoder 2.

そして、ロウデコーダ２にて複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されると、複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された列方向の複数のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。 When a plurality of word lines WL <0> to WL <n−1> are simultaneously selected by the row decoder 2, the column selected by the plurality of word lines WL <0> to WL <n−1>. Data is simultaneously read from the plurality of bit cells BC in the direction to the same bit line BL <0> to BL <m−1>, and the read data at that time is input / output data IO <0> via the write / read circuit 3. ~ IO <m-1> is output.

ここで、列方向の複数のビットセルＢＣに同一のデータが書き込まれている場合、これらのビットセルＢＣは書き込み直後には全て図２（ｂ）の状態になる。そして、図２（ｂ）の状態から図２（ｃ）の状態への変化はビットセルＢＣごとにランダムに発生することから、列方向に同一のデータが書き込まれた全てのビットセルＢＣが図２（ｂ）の状態から図２（ｃ）の状態に同時に変化することはないと考えられる。このため、列方向の複数のビットセルＢＣから同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時にデータを読み出させることにより、列方向に同一のデータが書き込まれたいずれかのビットセルＢＣが図２（ｂ）の状態から図２（ｃ）の状態に変化した場合においても、図２（ｂ）の状態から図２（ｃ）の状態に変化していないビットセルＢＣを介してビット線ＢＬをグランド電位に接続させることができ、ＲＯＭデータとして‘０’を読み出させることが可能となる。 Here, when the same data is written in a plurality of bit cells BC in the column direction, all of these bit cells BC are in the state shown in FIG. Since the change from the state of FIG. 2B to the state of FIG. 2C occurs randomly for each bit cell BC, all the bit cells BC written with the same data in the column direction are shown in FIG. It is considered that there is no simultaneous change from the state of b) to the state of FIG. Therefore, any bit cell in which the same data is written in the column direction by simultaneously reading data from the plurality of bit cells BC in the column direction to the same bit lines BL <0> to BL <m−1>. Even when BC changes from the state shown in FIG. 2B to the state shown in FIG. 2C, a bit is transmitted via the bit cell BC which has not changed from the state shown in FIG. 2B to the state shown in FIG. The line BL can be connected to the ground potential, and “0” can be read as ROM data.

ここで、同一のデータが書き込まれた列方向の複数のビットセルＢＣから同時に読み出させることにより、これらのビットセルＢＣから同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時にデータを読み出させることができる。このため、複数のビットセルＢＣから同時にデータを読み出させる場合においても、それらの複数のビットセルＢＣにてセンスアンプやカラムデコーダを共有させることができ、同時にデータが読み出されるビットセルＢＣごとにセンスアンプやカラムデコーダを別個に設ける必要がなくなることから、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減することが可能となる。 Here, by simultaneously reading from a plurality of bit cells BC in the column direction in which the same data is written, the data is simultaneously read from these bit cells BC to the same bit lines BL <0> to BL <m−1>. Can be issued. For this reason, even when data is simultaneously read from a plurality of bit cells BC, the sense amplifier and the column decoder can be shared by the plurality of bit cells BC. Since there is no need to provide a separate column decoder, it is possible to reduce the frequency of erroneous reading while suppressing an increase in circuit scale.

図４は、図１のアドレスバッファ１の概略構成の一例を示す回路図、図５は、図１のアドレスバッファ１の書き込み時および読み出し時の信号の論理値の一例を示す図である。
図４において、アドレスバッファ１には、インバータＶ＜０＞〜Ｖ＜ｋ−１＞および論理和回路２１、２２が設けられている。インバータＶ＜０＞〜Ｖ＜ｋ−１＞は、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞をそれぞれ生成することができる。そして、アドレスバッファ１は、ロウアドレスＡ＜ｋ−１：１＞と反転ロウアドレスＡＢ＜ｋ−１：１＞をロウデコーダ２に出力することができる。 4 is a circuit diagram showing an example of a schematic configuration of the address buffer 1 of FIG. 1, and FIG. 5 is a diagram showing an example of logical values of signals at the time of writing and reading of the address buffer 1 of FIG.
4, the address buffer 1 is provided with inverters V <0> to V <k−1> and OR circuits 21 and 22. The inverters V <0> to V <k-1> can generate the inverted row address AB <k-1: 0> from the row address A <k-1: 0>, respectively. The address buffer 1 can output the row address A <k−1: 1> and the inverted row address AB <k−1: 1> to the row decoder 2.

論理和回路２１は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞と読み書き選択信号Ｗ／Ｒとの論理和をロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´＜０＞としてロウデコーダ２に出力することができる。論理和回路２２は最下位ビットＡ＜０＞の反転ビットＡＢ＜０＞と読み書き選択信号Ｗ／Ｒとの論理和を反転ビットＡＢ´＜０＞としてロウデコーダ２に出力することができる。 The OR circuit 21 calculates the logical sum of the least significant bit A <0> of the row address A <k-1: 0> and the read / write selection signal W / R as the least significant bit of the row address A <k-1: 0>. A ′ <0> can be output to the row decoder 2. The logical sum circuit 22 can output the logical sum of the inverted bit AB <0> of the least significant bit A <0> and the read / write selection signal W / R to the row decoder 2 as the inverted bit AB ′ <0>.

図６は、図１のロウデコーダ２の概略構成の一例を示す回路図である。
図６において、ロウデコーダ２には、ｋ入力の論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞が設けられている。ここで、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´＜０＞と反転ビットＡＢ´＜０＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に１個置きに交互に入力される。ロウアドレスＡ＜ｋ−１：０＞のビットＡ＜１＞と反転ビットＡＢ＜１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２個置きに交互に入力される。以下同様にしてロウアドレスＡ＜ｋ−１：０＞の最上位ビットＡ＜ｋ−１＞と反転ビットＡＢ＜ｋ−１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２^ｋ−１個置きに交互に入力される。 FIG. 6 is a circuit diagram showing an example of a schematic configuration of the row decoder 2 of FIG.
In FIG. 6, the row decoder 2 is provided with k-input AND circuits D <0> to D <n−1>. Here, the least significant bit A ′ <0> and the inverted bit AB ′ <0> of the row address A <k−1: 0> are placed one by one in the AND circuits D <0> to D <n−1>. Are alternately input. Bit A <1> and inverted bit AB <1> of row address A <k-1: 0> are alternately input to every two AND circuits D <0> to D <n−1>. Similarly, the most significant bit A <k−1> and the inverted bit AB <k−1> of the row address A <k−1: 0> are transferred to the AND circuits D <0> to D <n−1>. It is alternately input ^every 2 ^k-1 pieces.

そして、図４〜図６において、データの書き込み時には、読み書き選択信号Ｗ／Ｒが‘０’に設定され、アドレスバッファ１に入力される。そして、アドレスバッファ１において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞がロウデコーダ２に入力される。 4 to 6, at the time of data writing, the read / write selection signal W / R is set to “0” and input to the address buffer 1. In the address buffer 1, the row address A <k−1: 0> to the row address A <k−1: 1>, A ′ <0> and the inverted row address AB <k−1: 1>, AB ′ < 0> is generated, and row address A <k−1: 1>, A ′ <0> and inverted row address AB <k−1: 1>, AB ′ <0> are input to row decoder 2.

そして、ロウデコーダ２において、ロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞に対応していずれか１つの論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞から‘１’が出力され、いずれか１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。そして、ロウデコーダ２にて選択されたワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞および書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞で指定されるビットセルＢＣに書き込みが行われる。 In the row decoder 2, one of the logics corresponding to the row address A <k−1: 1>, A ′ <0> and the inverted row address AB <k−1: 1>, AB ′ <0>. '1' is output from the product circuits D <0> to D <n−1>, and any one of the word lines WL <0> to WL <n−1> is selected. The word lines WL <0> to WL <n−1> selected by the row decoder 2 and the bit lines BL <0> to BL <m−1> selected by the write / read circuit 3 are designated. Writing is performed to the bit cell BC.

ここで、データの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣには同一データが書き込まれるように、書き込み・読み出し回路３から入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとしてビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に出力される。 Here, when data is written, the same data is written in the bit cell BC selected when the least significant bit A <0> of the row address A <k-1: 0> is “0” and “1”. As described above, the input / output data IO <0> to IO <m−1> are output from the write / read circuit 3 to the bit lines BL <0> to BL <m−1> as write data.

データの読み出し時には、読み書き選択信号Ｗ／Ｒが‘１’に設定され、アドレスバッファ１に入力される。そして、アドレスバッファ１において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞がロウデコーダ２に入力される。ここで、読み書き選択信号Ｗ／Ｒが‘１’の場合は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に関係なくロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´＜０＞と反転ビットＡＢ´＜０＞は‘１’になる。このため、ロウアドレスＡ＜ｋ−１：１＞にて特定される列方向に隣接する２個のビットセルＢＣが同時に選択される。 At the time of reading data, the read / write selection signal W / R is set to “1” and input to the address buffer 1. In the address buffer 1, the row address A <k−1: 0> to the row address A <k−1: 1>, A ′ <0> and the inverted row address AB <k−1: 1>, AB ′ < 0> is generated, and row address A <k−1: 1>, A ′ <0> and inverted row address AB <k−1: 1>, AB ′ <0> are input to row decoder 2. Here, when the read / write selection signal W / R is “1”, the row address A <k−1: 0> regardless of the value of the least significant bit A <0> of the row address A <k−1: 0>. The least significant bit A ′ <0> and the inverted bit AB ′ <0> are “1”. Therefore, two bit cells BC adjacent in the column direction specified by the row address A <k−1: 1> are simultaneously selected.

そして、ロウデコーダ２において、ロウアドレスＡ＜ｋ−１：１＞および反転ロウアドレスＡＢ＜ｋ−１：１＞に対応して互いに隣接する２つの論理積回路Ｄ＜２ｌ＞、Ｄ＜２ｌ＋１＞（ｌは０から（ｎ−２）／２のいずれかの任意の整数）から‘１’が出力され、互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択される。 In the row decoder 2, two AND circuits D <2l> and D <2l + 1> adjacent to each other corresponding to the row address A <k−1: 1> and the inverted row address AB <k−1: 1>. (1 is any integer from 0 to (n−2) / 2), “1” is output, and two adjacent word lines WL <2l> and WL <2l + 1> are simultaneously selected. .

そして、ロウデコーダ２にて互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択されると、これらのワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞にてそれぞれ選択された列方向の２個のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。 When two adjacent word lines WL <2l> and WL <2l + 1> are simultaneously selected by the row decoder 2, they are selected by these word lines WL <2l> and WL <2l + 1>, respectively. Data is simultaneously read from the two bit cells BC in the column direction to the same bit lines BL <0> to BL <m−1>, and the read data at that time is input / output data IO <via the write / read circuit 3. 0> to IO <m−1>.

なお、図４〜図６の例では、列方向に隣接する２個のビットセルＢＣから同時にデータを読み出す方法について説明したが、列方向に隣接する４個のビットセルＢＣから同時にデータを読み出すようにしてもよいし、列方向に隣接する８個のビットセルＢＣから同時にデータを読み出すようにしてもよい。ここで、列方向に隣接する４個のビットセルＢＣから同時にデータを読み出す場合、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞の値によらずに４本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を同時に選択すればよい。列方向に隣接する８個のビットセルＢＣから同時にデータを読み出す場合、ロウアドレスＡ＜ｋ−１：０＞の下位３ビットＡ＜２：０＞の値によらずに８本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を同時に選択すればよい。 In the examples of FIGS. 4 to 6, the method of reading data simultaneously from two bit cells BC adjacent in the column direction has been described. However, data is read simultaneously from four bit cells BC adjacent in the column direction. Alternatively, data may be read simultaneously from eight bit cells BC adjacent in the column direction. Here, when simultaneously reading data from four bit cells BC adjacent in the column direction, four words are used regardless of the value of the lower two bits A <1: 0> of the row address A <k-1: 0>. The lines WL <0> to WL <n−1> may be selected at the same time. When simultaneously reading data from eight bit cells BC adjacent in the column direction, the eight word lines WL << regardless of the value of the lower three bits A <2: 0> of the row address A <k-1: 0>. 0> to WL <n-1> may be selected at the same time.

（第２実施形態）
図７は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図７において、この半導体記憶装置には、図１の半導体記憶装置のアドレスバッファ１およびロウデコーダ２の代わりにアドレスバッファ１´およびロウデコーダ２´が設けられている。 (Second Embodiment)
FIG. 7 is a block diagram showing a schematic configuration of a semiconductor memory device according to the second embodiment of the present invention.
In FIG. 7, this semiconductor memory device is provided with an address buffer 1 ′ and a row decoder 2 ′ instead of the address buffer 1 and the row decoder 2 of the semiconductor memory device of FIG.

ここで、ロウデコーダ２´は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞に接続され、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択することができる。 Here, the row decoder 2 'is connected to the word lines WL <0> to WL <n-1>, and the word lines WL <0> to WL <0> are written when data is written to the bit cell BC or when data is read from the bit cell BC. WL <n-1> can be selected.

アドレスバッファ１´は、書き込み時および読み出し時において、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択させるロウアドレスＡ＜ｋ−１：０＞をロウデコーダ２´に入力することができる。ここで、アドレスバッファ１´は、制御信号Ｃの値に応じて高信頼性モードまたは高容量モードを選択することができる。高信頼性モードでは、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータが同時に読み出されるようにロウデコータ２´に指示することができる。高容量モードでは、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータが個別に読み出されるようにロウデコータ２´に指示することができる。 The address buffer 1 ′ can input a row address A <k−1: 0> for selecting the word lines WL <0> to WL <n−1> to the row decoder 2 ′ at the time of writing and reading. . Here, the address buffer 1 ′ can select the high reliability mode or the high capacity mode according to the value of the control signal C. In the high reliability mode, at the time of reading, data is simultaneously read from a plurality of bit cells BC having the same bit lines BL <0> to BL <m−1> and different word lines WL <0> to WL <n−1>. The row decoder 2 'can be instructed to In the high capacity mode, at the time of reading, data is individually read from a plurality of bit cells BC having the same bit lines BL <0> to BL <m−1> and different word lines WL <0> to WL <n−1>. The row decoder 2 'can be instructed to

なお、高信頼性モードでは、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣには同一データを書き込ませることができる。高容量モードでは、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣにはデータを独自に書き込ませることができる。 In the high reliability mode, the same data is written in a plurality of bit cells BC having the same bit lines BL <0> to BL <m−1> and different word lines WL <0> to WL <n−1>. be able to. In the high capacity mode, the bit lines BL <0> to BL <m−1> are the same and the word lines WL <0> to WL <n−1> are different from each other. it can.

そして、高信頼性モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒにて書き込みが指定されるとともに、制御信号Ｃにて高信頼性モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２´に入力される。 When data is written in the high reliability mode, writing is designated by the read / write selection signal W / R, and the high reliability mode is designated by the control signal C, and is input to the address buffer 1 ′. Then, in the address buffer 1 ′, the inverted row address AB <k−1: 0> is generated from the row address A <k−1: 0>, and the row address A <k−1: 0> and the inverted row address AB < k−1: 0> is input to the row decoder 2 ′.

そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２^ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。 Then, in the row decoder 2 ′, 2 ^k values designated by the row address A <k−1: 0> are mapped to 0 to n−1, whereby the word lines WL <0> to WL <n. -1> is selected.

ここで、高信頼性モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択される複数のビットセルＢＣに同一データを書き込むようにする。 Here, at the time of data writing in the high reliability mode, different word lines WL <0> to WL <n−1> designated by the lower bits of the row address A <k−1: 0> are selected. The same data is written into a plurality of bit cells BC.

高信頼性モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒにて読み出しが指定されるとともに、制御信号Ｃにて高信頼性モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。 At the time of reading data in the high reliability mode, reading is designated by the read / write selection signal W / R, and the high reliability mode is designated by the control signal C and is input to the address buffer 1 ′. Then, in the address buffer 1 ′, the inverted row address AB <k−1: 0> is generated from the row address A <k−1: 0>, and the row address A <k−1: 0> and the inverted row address AB < k−1: 0> is input to the row decoder 2.

ここで、高信頼性モードでのデータの読み出し時では、アドレスバッファ１´は、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されるようにロウデコーダ２´に指示する。 Here, at the time of reading data in the high reliability mode, the address buffer 1 ′ has different word lines WL <0> to WL <n− specified by the lower bits of the row address A <k−1: 0>. 1> is instructed to be selected simultaneously.

そして、ロウデコーダ２´にて複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されると、複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された列方向の複数のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。 When a plurality of word lines WL <0> to WL <n−1> are simultaneously selected by the row decoder 2 ′, they are selected by the plurality of word lines WL <0> to WL <n−1>. Data is simultaneously read from the plurality of bit cells BC in the column direction to the same bit lines BL <0> to BL <m−1>, and the read data at that time is input / output data IO <0 via the write / read circuit 3. > To IO <m−1>.

一方、高容量モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒにて書き込みが指定されるとともに、制御信号Ｃにて高容量モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２´に入力される。 On the other hand, when data is written in the high capacity mode, writing is designated by the read / write selection signal W / R, and the high capacity mode is designated by the control signal C and is input to the address buffer 1 ′. Then, in the address buffer 1 ′, the inverted row address AB <k−1: 0> is generated from the row address A <k−1: 0>, and the row address A <k−1: 0> and the inverted row address AB < k−1: 0> is input to the row decoder 2 ′.

ここで、高容量モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞で指定される１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択されるビットセルＢＣごとに独自にデータを書き込むようにする。 Here, at the time of data writing in the high capacity mode, the bit cell BC selected by one word line WL <0> to WL <n−1> specified by the row address A <k−1: 0>. Write data independently for each.

高容量モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒにて読み出しが指定されるとともに、制御信号Ｃにて高容量モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。 At the time of reading data in the high capacity mode, reading is designated by the read / write selection signal W / R, and the high capacity mode is designated by the control signal C and is input to the address buffer 1 ′. Then, in the address buffer 1 ′, the inverted row address AB <k−1: 0> is generated from the row address A <k−1: 0>, and the row address A <k−1: 0> and the inverted row address AB < k−1: 0> is input to the row decoder 2.

ここで、高容量モードでのデータの読み出し時では、アドレスバッファ１´は、ロウアドレスＡ＜ｋ−１：０＞で指定される１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が個別に選択されるようにロウデコーダ２´に指示する。 Here, at the time of reading data in the high capacity mode, the address buffer 1 ′ has one word line WL <0> to WL <n−1> designated by the row address A <k−1: 0>. Are selected to be individually selected.

そして、ロウデコーダ２´にて１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択されると、そのワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された１個のビットセルＢＣからデータが１本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。 When one word line WL <0> to WL <n−1> is selected by the row decoder 2 ′, 1 selected by the word lines WL <0> to WL <n−1>. Data is read from one bit cell BC to one bit line BL <0> to BL <m−1>, and the read data at that time is input / output data IO <0> to IO via the write / read circuit 3. It is output as <m-1>.

ここで、高信頼性モードでは、書き込み後のビットセルの不良がランダムに発生する場合においても、誤読み出しの発生頻度を低減することが可能となるとともに、高容量モードでは、高信頼性モードに比べて容量を２倍に増やすことが可能となる。このため、高信頼性モードまたは高容量モードのいずれかを選択できるようにすることで、半導体記憶装置の高信頼性化および高容量化を使用環境などに応じて使い分けることが可能になる。 Here, in the high-reliability mode, it is possible to reduce the frequency of erroneous reading even when a defective bit cell after writing occurs at random, and in the high-capacity mode, compared to the high-reliability mode. Thus, the capacity can be increased by a factor of two. Therefore, by making it possible to select either the high-reliability mode or the high-capacity mode, it is possible to selectively use high-reliability and high-capacity semiconductor memory devices depending on the use environment.

図８は、図７のアドレスバッファ１´の概略構成の一例を示す回路図、図９は、図７のアドレスバッファ１´の書き込み時および読み出し時の信号の論理値の一例を示す図である。
図８において、アドレスバッファ１´には、インバータＶ＜０＞〜Ｖ＜ｋ−１＞、論理和回路２１´、２２´および論理積回路２３が設けられている。インバータＶ＜０＞〜Ｖ＜ｋ−１＞は、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞をそれぞれ生成することができる。そして、アドレスバッファ１は、ロウアドレスＡ＜ｋ−１：１＞と反転ロウアドレスＡＢ＜ｋ−１：１＞をロウデコーダ２に出力することができる。 FIG. 8 is a circuit diagram showing an example of a schematic configuration of the address buffer 1 ′ of FIG. 7, and FIG. 9 is a diagram showing an example of logical values of signals at the time of writing and reading of the address buffer 1 ′ of FIG. .
In FIG. 8, the address buffer 1 ′ includes inverters V <0> to V <k−1>, OR circuits 21 ′ and 22 ′, and an AND circuit 23. The inverters V <0> to V <k-1> can generate the inverted row address AB <k-1: 0> from the row address A <k-1: 0>, respectively. The address buffer 1 can output the row address A <k−1: 1> and the inverted row address AB <k−1: 1> to the row decoder 2.

論理積回路２３は、読み書き選択信号Ｗ／Ｒと制御信号Ｃとの論理積を論理和回路２１´、２２´に出力することができる。論理和回路２１´は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞と論理積回路２３の出力との論理和をロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞としてロウデコーダ２に出力することができる。論理和回路２２´は最下位ビットＡ＜０＞の反転ビットＡＢ＜０＞と論理積回路２３の出力との論理和を反転ビットＡＢ´´＜０＞としてロウデコーダ２に出力することができる。 The logical product circuit 23 can output the logical product of the read / write selection signal W / R and the control signal C to the logical sum circuits 21 ′ and 22 ′. The logical sum circuit 21 'calculates the logical sum of the least significant bit A <0> of the row address A <k-1: 0> and the output of the logical product circuit 23 as the least significant bit of the row address A <k-1: 0>. Bit A ″ <0> can be output to the row decoder 2. The logical sum circuit 22 ′ can output the logical sum of the inverted bit AB <0> of the least significant bit A <0> and the output of the logical product circuit 23 to the row decoder 2 as the inverted bit AB ″ <0>. .

図１０は、図７のロウデコーダ２´の概略構成の一例を示す回路図である。
図１０において、ロウデコーダ２´には、ｋ入力の論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞が設けられている。ここで、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞と反転ビットＡＢ´´＜０＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に１個置きに交互に入力される。ロウアドレスＡ＜ｋ−１：０＞のビットＡ＜１＞と反転ビットＡＢ＜１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２個置きに交互に入力される。以下同様にしてロウアドレスＡ＜ｋ−１：０＞の最上位ビットＡ＜ｋ−１＞と反転ビットＡＢ＜ｋ−１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２^ｋ−１個置きに交互に入力される。 FIG. 10 is a circuit diagram showing an example of a schematic configuration of the row decoder 2 ′ of FIG.
In FIG. 10, the row decoder 2 ′ is provided with k-input AND circuits D <0> to D <n−1>. Here, the least significant bit A ″ <0> and the inverted bit AB ″ <0> of the row address A <k−1: 0> are 1 in the AND circuits D <0> to D <n−1>. It is input alternately every other. Bit A <1> and inverted bit AB <1> of row address A <k-1: 0> are alternately input to every two AND circuits D <0> to D <n−1>. Similarly, the most significant bit A <k−1> and the inverted bit AB <k−1> of the row address A <k−1: 0> are transferred to the AND circuits D <0> to D <n−1>. It is alternately input ^every 2 ^k-1 pieces.

そして、図８〜図１０において、高信頼性モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒが‘０’に設定されるとともに、制御信号Ｃが‘１’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２´に入力される。 8 to 10, when data is written in the high reliability mode, the read / write selection signal W / R is set to '0', the control signal C is set to '1', and the address buffer 1 It is input to '. In the address buffer 1 ′, the row address A <k−1: 0> to the row address A <k−1: 1>, A ″ <0> and the inverted row address AB <k−1: 1>, AB ″ ″ <0> is generated, and row address A <k−1: 1>, A ″ <0> and inverted row address AB <k−1: 1>, AB ″ <0> are generated as row decoder 2 ′. Is input.

そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞に対応していずれか１つの論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞から‘１’が出力され、いずれか１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。そして、ロウデコーダ２´にて選択されたワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞および書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞で指定されるビットセルＢＣに書き込みが行われる。 In the row decoder 2 ′, any one of the row addresses A <k−1: 1> and A ″ <0> and the inverted row addresses AB <k−1: 1> and AB ″ <0> is selected. '1' is output from one AND circuit D <0> to D <n−1>, and any one word line WL <0> to WL <n−1> is selected. The word lines WL <0> to WL <n−1> selected by the row decoder 2 ′ and the bit lines BL <0> to BL <m−1> selected by the write / read circuit 3 are designated. The bit cell BC to be written is written.

ここで、高信頼性モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣには同一データが書き込まれるように、書き込み・読み出し回路３から入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとしてビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に出力される。 Here, when writing data in the high reliability mode, the bit cell BC selected when the least significant bit A <0> of the row address A <k−1: 0> is “0” and “1”. I / O data IO <0> to IO <m-1> are output from the write / read circuit 3 to the bit lines BL <0> to BL <m-1> as write data so that the same data is written to The

高信頼性モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒおよび制御信号Ｃが‘１’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２に入力される。ここで、読み書き選択信号Ｗ／Ｒおよび制御信号Ｃが‘１’の場合は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に関係なくロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞と反転ビットＡＢ´´＜０＞は‘１’になる。このため、ロウアドレスＡ＜ｋ−１：１＞にて特定される列方向に隣接する２個のビットセルＢＣが同時に選択される。 At the time of reading data in the high reliability mode, the read / write selection signal W / R and the control signal C are set to “1” and input to the address buffer 1 ′. In the address buffer 1 ′, the row address A <k−1: 0> to the row address A <k−1: 1>, A ″ <0> and the inverted row address AB <k−1: 1>, AB ″ <0> is generated, and row address A <k−1: 1>, A ″ <0> and inverted row address AB <k−1: 1>, AB ″ <0> are supplied to row decoder 2. Entered. Here, when the read / write selection signal W / R and the control signal C are “1”, the row address A <k− is independent of the value of the least significant bit A <0> of the row address A <k−1: 0>. The least significant bit A ″ <0> and the inverted bit AB ″ <0> of 1: 0> are “1”. Therefore, two bit cells BC adjacent in the column direction specified by the row address A <k−1: 1> are simultaneously selected.

そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：１＞および反転ロウアドレスＡＢ＜ｋ−１：１＞に対応して互いに隣接する２つの論理積回路Ｄ＜２ｌ＞、Ｄ＜２ｌ＋１＞から‘１’が出力され、互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択される。 Then, in the row decoder 2 ′, two AND circuits D <2l> and D <2l + 1 which are adjacent to each other corresponding to the row address A <k−1: 1> and the inverted row address AB <k−1: 1>. > '1 is output, and two adjacent word lines WL <2l> and WL <2l + 1> are simultaneously selected.

そして、ロウデコーダ２´にて互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択されると、これらのワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞にてそれぞれ選択された列方向の２個のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。 When two adjacent word lines WL <2l> and WL <2l + 1> are simultaneously selected by the row decoder 2 ′, they are selected by these word lines WL <2l> and WL <2l + 1>, respectively. Data is simultaneously read from the two bit cells BC in the column direction to the same bit lines BL <0> to BL <m−1>, and the read data at that time is input / output data IO via the write / read circuit 3. Output as <0> to IO <m-1>.

一方、高容量モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒおよび制御信号Ｃが‘０’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２´に入力される。 On the other hand, when writing data in the high capacity mode, the read / write selection signal W / R and the control signal C are set to ‘0’ and input to the address buffer 1 ′. In the address buffer 1 ′, the row address A <k−1: 0> to the row address A <k−1: 1>, A ″ <0> and the inverted row address AB <k−1: 1>, AB ″ ″ <0> is generated, and row address A <k−1: 1>, A ″ <0> and inverted row address AB <k−1: 1>, AB ″ <0> are generated as row decoder 2 ′. Is input.

ここで、高容量モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣにはそれぞれ独自のデータが書き込まれるように、書き込み・読み出し回路３から入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとしてビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に出力される。 Here, when data is written in the high capacity mode, the bit cell BC selected when the least significant bit A <0> of the row address A <k−1: 0> is “0” or “1” is stored in the bit cell BC. I / O data IO <0> to IO <m-1> are output from the write / read circuit 3 to the bit lines BL <0> to BL <m-1> as write data so that the original data is written. Is done.

高容量モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒが‘１’に設定されるとともに、制御信号Ｃが‘０’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２´に入力される。 At the time of reading data in the high capacity mode, the read / write selection signal W / R is set to ‘1’ and the control signal C is set to ‘0’ and input to the address buffer 1 ′. In the address buffer 1 ′, the row address A <k−1: 0> to the row address A <k−1: 1>, A ″ <0> and the inverted row address AB <k−1: 1>, AB ″ ″ <0> is generated, and row address A <k−1: 1>, A ″ <0> and inverted row address AB <k−1: 1>, AB ″ <0> are generated as row decoder 2 ′. Is input.

ここで、読み書き選択信号Ｗ／Ｒが‘１’で制御信号Ｃが‘０’の場合は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に応じてロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞の値と反転ビットＡＢ´´＜０＞の値が反転する。このため、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に応じてロウアドレスＡ＜ｋ−１：１＞にて特定される列方向に隣接する２個のビットセルＢＣのうちのいずれか一方のみが選択される。 Here, when the read / write selection signal W / R is “1” and the control signal C is “0”, the row address depends on the value of the least significant bit A <0> of the row address A <k−1: 0>. The value of the least significant bit A ″ <0> of A <k−1: 0> and the value of the inverted bit AB ″ <0> are inverted. Therefore, two bit cells adjacent in the column direction specified by the row address A <k−1: 1> according to the value of the least significant bit A <0> of the row address A <k−1: 0>. Only one of the BCs is selected.

そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞に対応して互いに隣接する２つの論理積回路Ｄ＜２ｌ＞、Ｄ＜２ｌ＋１＞のいずれか一方のみから‘１’が出力され、互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞のうちの一方のみが選択される。 In the row decoder 2 ′, two AND circuits D <2l> and D <2l + 1 which are adjacent to each other corresponding to the row address A <k−1: 0> and the inverted row address AB <k−1: 0>. > Is output from only one of the>, and only one of the two adjacent word lines WL <2l> and WL <2l + 1> is selected.

そして、ロウデコーダ２´にて互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞のうちの一方のみが選択されると、これらのワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞のうちの一方にて選択された１個のビットセルＢＣからデータがビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。 When only one of the two word lines WL <2l> and WL <2l + 1> adjacent to each other is selected by the row decoder 2 ′, these word lines WL <2l> and WL <2l + 1> Data is read from one bit cell BC selected in one of them to the bit lines BL <0> to BL <m−1>, and the read data at that time is input / output data via the write / read circuit 3. Output as IO <0> to IO <m-1>.

（第３実施形態）
図１１は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１１において、この半導体記憶装置には、図１の半導体記憶装置の構成に加えてアドレスバッファ１´´、ロウデコーダ２´´およびスイッチＳＷが設けられている。ここで、ビットセルＢＣは、２ｎ行ｍ列に渡って２ｎ×ｍ個分だけ配置することができる。そして、ビットセルＢＣが配置されたセルアレイにはｍ本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞がカラム方向に配置され、同一カラムのビットセルＢＣは、同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にそれぞれ接続されている。また、ビットセルＢＣが配置されたセルアレイには２ｎ本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞がロウ方向に配置され、同一ロウのビットセルＢＣは、同一のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞にそれぞれ接続されている。 (Third embodiment)
FIG. 11 is a block diagram showing a schematic configuration of a semiconductor memory device according to the third embodiment of the present invention.
In FIG. 11, the semiconductor memory device is provided with an address buffer 1 ″, a row decoder 2 ″, and a switch SW in addition to the configuration of the semiconductor memory device of FIG. Here, only 2n × m bit cells BC can be arranged over 2n rows and m columns. In the cell array in which the bit cells BC are arranged, m bit lines BL <0> to BL <m−1> are arranged in the column direction, and the bit cells BC in the same column are connected to the same bit lines BL <0> to BL <m-1> is connected to each. Further, 2n word lines WL <0> to WL <n−1>, WL ″ <0> to WL ″ <n−1> are arranged in the row direction in the cell array in which the bit cells BC are arranged. Bit cells BC in the same row are connected to the same word lines WL <0> to WL <n−1> and WL ″ <0> to WL ″ <n−1>, respectively.

ここで、ロウデコーダ２´´は、ワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞に接続され、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞を選択することができる。 Here, the row decoder 2 ″ is connected to the word lines WL ″ <0> to WL ″ <n−1>, and the word line is used when data is written to the bit cell BC or when data is read from the bit cell BC. WL ″ <0> to WL ″ <n−1> can be selected.

アドレスバッファ１´´は、書き込み時および読み出し時において、ワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞を選択させるロウアドレスＡ＜ｋ−１：０＞をロウデコーダ２´´に入力することができる。ここで、アドレスバッファ１´´は、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞が異なる複数のビットセルＢＣからデータが個別に読み出されるようにロウデコータ２´´に指示することができる。 The address buffer 1 ″ outputs a row address A <k−1: 0> for selecting the word lines WL ″ <0> to WL ″ <n−1> at the time of writing and reading to the row decoder 2 ″. Can be entered. Here, the address buffer 1 ″ has a plurality of different bit lines BL ″ <0> to WL ″ <n−1> and the same bit lines BL <0> to BL <m−1> at the time of reading. The row decoder 2 ″ can be instructed so that data is individually read from the bit cell BC.

ここで、この半導体記憶装置では、高信頼性モードまたは高容量モードを選択することができる。そして、高信頼性モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２に入力されるようにスイッチＳＷにて切り替え、高容量モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２´´に入力されるようにスイッチＳＷにて切り替えることができる。 Here, in this semiconductor memory device, the high reliability mode or the high capacity mode can be selected. In the high reliability mode, the switch SW is switched so that the row address A <k-1: 0> is input to the row decoder 2. In the high capacity mode, the row address A <k-1: 0> is changed. It can be switched by a switch SW so as to be input to the row decoder 2 ″.

そして、高信頼性モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２に入力され、図１の半導体記憶装置と同様に動作することができる。 In the high reliability mode, the row address A <k-1: 0> is input to the row decoder 2 and can operate in the same manner as the semiconductor memory device of FIG.

一方、高容量モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２´´に入力される。そして、データの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞で指定される１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択されるビットセルＢＣごとに独自にデータを書き込むことができる。また、データの読み出し時では、ロウデコーダ２´´にて１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択され、そのワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択されたビットセルＢＣからデータを読み出すことができる。 On the other hand, in the high capacity mode, the row address A <k−1: 0> is input to the row decoder 2 ″. At the time of data writing, data is uniquely generated for each bit cell BC selected by one word line WL <0> to WL <n−1> specified by the row address A <k−1: 0>. Can write. At the time of data reading, one word line WL <0> to WL <n−1> is selected by the row decoder 2 ″, and the word lines WL <0> to WL <n−1> are selected. The data can be read from the selected bit cell BC.

ここで、ロウデコーダ２で選択されるビットセルＢＣと、ロウデコーダ２´´で選択されるビットセルＢＣとを組み合せることにより、書き込み・読み出し回路３を共有しつつ、高信頼性モードおよび高容量モードの両方の方法でデータを記憶させることができる。 Here, by combining the bit cell BC selected by the row decoder 2 and the bit cell BC selected by the row decoder 2 ″, the high-reliability mode and the high-capacity mode while sharing the write / read circuit 3 Data can be stored by both methods.

図１２は、図１１のアドレスバッファ１´´の概略構成の一例を示す回路図である。
図１２において、アドレスバッファ１´´には、インバータＶ＜０＞〜Ｖ＜ｋ−１＞が設けられている。インバータＶ＜０＞〜Ｖ＜ｋ−１＞は、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞をそれぞれ生成することができる。そして、アドレスバッファ１´´は、ロウアドレスＡ＜ｋ−１：０＞と反転ロウアドレスＡＢ＜ｋ−１：０＞をロウデコーダ２に出力することができる。 FIG. 12 is a circuit diagram showing an example of a schematic configuration of the address buffer 1 ″ of FIG.
In FIG. 12, the address buffer 1 ″ is provided with inverters V <0> to V <k−1>. The inverters V <0> to V <k-1> can generate the inverted row address AB <k-1: 0> from the row address A <k-1: 0>, respectively. The address buffer 1 ″ can output the row address A <k−1: 0> and the inverted row address AB <k−1: 0> to the row decoder 2.

図１３は、図１１のロウデコーダ２´´の概略構成の一例を示す回路図である。
図１３において、ロウデコーダ２´´には、ｋ入力の論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´が設けられている。ここで、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞と反転ビットＡＢ´´＜０＞は、論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´に１個置きに交互に入力される。ロウアドレスＡ＜ｋ−１：０＞のビットＡ＜１＞と反転ビットＡＢ＜１＞は、論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´に２個置きに交互に入力される。以下同様にしてロウアドレスＡ＜ｋ−１：０＞の最上位ビットＡ＜ｋ−１＞と反転ビットＡＢ＜ｋ−１＞は、論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´に２^ｋ−１個置きに交互に入力される。 FIG. 13 is a circuit diagram showing an example of a schematic configuration of the row decoder 2 ″ of FIG.
In FIG. 13, the row decoder 2 ″ is provided with k-input AND circuits D <0> ″ to D <n−1> ″. Here, the least significant bit A ″ <0> and the inverted bit AB ″ <0> of the row address A <k−1: 0> are AND circuits D <0> ″ to D <n−1>. The information is alternately input to every “′”. Bit A <1> and inverted bit AB <1> of row address A <k-1: 0> are alternately arranged every two in AND circuits D <0> ″ to D <n−1> ″. Entered. Similarly, the most significant bit A <k-1> and the inverted bit AB <k-1> of the row address A <k-1: 0> are AND circuits D <0> ″ to D <n−1. > ″ Is alternately input ^every 2 ^k−1 .

そして、データの書き込み時にロウアドレスＡ＜ｋ−１：０＞がアドレスバッファ１´´に入力されると、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２´´に入力される。 When the row address A <k-1: 0> is input to the address buffer 1 '' when data is written, the row address A <k-1: 0> to the inverted row address AB <k-1: 0>. And the row address A <k-1: 0> and the inverted row address AB <k-1: 0> are input to the row decoder 2 ″.

そして、ロウデコーダ２´´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２^ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。 In the row decoder 2 ″, 2 ^k values designated by the row address A <k−1: 0> are mapped to 0 to n−1, whereby the word lines WL <0> to WL <. n-1> is selected.

一方、データの読み出し時にロウアドレスＡ＜ｋ−１：０＞がアドレスバッファ１´´に入力されると、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。 On the other hand, when the row address A <k-1: 0> is input to the address buffer 1 '' when reading data, the row address A <k-1: 0> to the inverted row address AB <k-1: 0>. And the row address A <k-1: 0> and the inverted row address AB <k-1: 0> are input to the row decoder 2.

そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された１個のビットセルＢＣからデータが１本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。 Then, data is read from one bit cell BC selected by the word lines WL <0> to WL <n−1> to one bit line BL <0> to BL <m−1>. Read data is output via the write / read circuit 3 as input / output data IO <0> to IO <m−1>.

なお、上述した第３実施形態では、図１のロウデコーダ２で選択されるビットセルＢＣと、図１１のロウデコーダ２´´で選択されるビットセルＢＣとを組み合せる方法について説明したが、図１のロウデコーダ２で選択されるビットセルＢＣと、図７のロウデコーダ２´で選択されるビットセルＢＣとを組み合せるようにしてもよい。あるいは、図１のロウデコーダ２で選択されるビットセルＢＣと、図７のロウデコーダ２´で選択されるビットセルＢＣと、図１１のロウデコーダ２´´で選択されるビットセルＢＣとを組み合せるようにしてもよい。 In the third embodiment described above, the method of combining the bit cell BC selected by the row decoder 2 in FIG. 1 and the bit cell BC selected by the row decoder 2 ″ in FIG. 11 has been described. The bit cell BC selected by the row decoder 2 may be combined with the bit cell BC selected by the row decoder 2 ′ of FIG. Alternatively, the bit cell BC selected by the row decoder 2 in FIG. 1, the bit cell BC selected by the row decoder 2 ′ in FIG. 7, and the bit cell BC selected by the row decoder 2 ″ in FIG. It may be.

また、上述した第３実施形態では、ロウデコーダ２で選択されるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞の本数とロウデコーダ２´´で選択されるワード線ＷＬ´´＜０＞〜ＷＬ＜ｎ−１＞´´の本数をｎ本ずつに設定する方法について説明したが、ロウデコーダ２で選択されるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞の本数とロウデコーダ２´´で選択されるワード線ＷＬ´´＜０＞〜ＷＬ＜ｎ−１＞´´の本数は互いに異なっていてもよい。 In the third embodiment described above, the number of word lines WL <0> to WL <n−1> selected by the row decoder 2 and the word line WL ″ <0> selected by the row decoder 2 ″. Although the method of setting the number of WL <n-1> ″ to each n has been described, the number of word lines WL <0> to WL <n−1> selected by the row decoder 2 and the row decoder 2 The number of word lines WL ″ <0> to WL <n−1> ″ selected by ″ may be different from each other.

ＢＣビットセル、１、１´、１´´ アドレスバッファ、２、２´、２´´ ロウデコーダ、３書き込み・読み出し回路、ＴＲ１ヒューズトランジスタ、ＴＲ２選択トランジスタ、ＢＬ、ＢＬ＜０＞〜ＢＬ＜ｍ−１＞ビット線、ＷＬ、ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞ワード線、１１半導体基板、１２拡散層、１３ゲート絶縁膜、１４ゲート電極、１５破壊部、１６劣化部、Ｖ＜１＞〜Ｖ＜ｋ−１＞インバータ、２１、２２、２１´、２２´ 論理和回路、Ｄ＜０＞〜Ｄ＜ｎ−１＞、Ｄ´´＜０＞〜Ｄ´´＜ｎ−１＞、２３論理積回路、ＳＷスイッチ BC bit cell, 1, 1 ′, 1 ″ address buffer, 2, 2 ′, 2 ″ row decoder, 3 write / read circuit, TR1 fuse transistor, TR2 select transistor, BL, BL <0> to BL <m− 1> bit line, WL, WL <0> to WL <n-1>, WL ″ <0> to WL ″ <n−1> word line, 11 semiconductor substrate, 12 diffusion layer, 13 gate insulating film, 14 gate electrode, 15 breakdown part, 16 degradation part, V <1> to V <k−1> inverter, 21, 22, 21 ′, 22 ′ OR circuit, D <0> to D <n−1>, D ″ <0> to D ″ <n−1>, 23 AND circuit, SW switch

Claims

Bit cells arranged in a matrix in the row and column directions;
A word line for selecting the bit cell in the row direction;
A bit line for selecting the bit cell in the column direction;
A row decoder that selects a word line when writing data to the bit cell or reading data from the bit cell; and
A write / read circuit that selects the bit line when writing data to the bit cell or reading data from the bit cell; and
A semiconductor memory device comprising: an address buffer that instructs the row decoder so that data is simultaneously read from a plurality of bit cells having the same bit line and different word lines.

2. The semiconductor memory device according to claim 1, wherein the same data is written into a plurality of bit cells having the same bit line and different word lines.

The bit cells are arranged by n × m (n and m are integers of 2 or more) over n rows and m columns,
Only n word lines are provided,
Only m bit lines are provided,
The same data is written when the least significant bit of the row address of k (k is a positive integer) bit is “0” and “1”,
3. The semiconductor memory device according to claim 2, wherein two word lines adjacent to each other are simultaneously selected at the time of reading regardless of the value of the least significant bit of the row address, and read from one bit line.

A high-reliability mode in which the same data is written to a plurality of bit cells having the same bit line and different word lines, and data is simultaneously read from the plurality of bit cells to which the same data is written;
And a high capacity mode in which data is independently written for each bit cell having the same bit line and different word lines, and data is individually read from the bit cell in which the data is uniquely written. 2. The semiconductor memory device according to 2 or 3.

The bit cells are arranged by n × m (n and m are integers of 2 or more) in n rows and m columns,
Only n word lines are provided,
Only m bit lines are provided,
The same data is written when the least significant bit of the row address of k bits (k is a positive integer) is “0” and “1”, and is adjacent to each other regardless of the value of the least significant bit of the row address. Two word lines are simultaneously selected at the time of reading, data is independently written according to the high reliability mode read from one bit line and the value of the least significant bit of the row address, and the least significant bit of the row address Two word lines adjacent to each other are individually selected according to a bit value, and one of the high capacity modes read from one bit line is selected according to the value of the control signal. 5. The semiconductor memory device according to claim 4, wherein:

Bit cells arranged in a matrix in the row and column directions;
A word line for selecting the bit cell in the row direction;
A bit line for selecting the bit cell in the column direction;
A row decoder that selects a word line when writing data to the bit cell or reading data from the bit cell; and
A write / read circuit that selects the bit line when writing data to the bit cell or reading data from the bit cell; and
A first address buffer for instructing the row decoder to simultaneously read data from a plurality of bit cells having the same bit line and different word lines;
A semiconductor memory device comprising: a second address buffer that instructs the row decoder so that data is individually read from a plurality of bit cells having the same bit line and different word lines.

In the memory cell instructed to read data in the first address buffer, the same data is written in a plurality of bit cells having the same bit line and different word lines,
7. The memory cell instructed to read data in the second address buffer is written with data independently for each bit cell having the same bit line but different word lines. The semiconductor memory device described in 1.