JP2016223912A - Transistor substrate used in pressure sensor device and method for inspecting the transistor substrate - Google Patents

Transistor substrate used in pressure sensor device and method for inspecting the transistor substrate Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a transistor substrate that allows easy specification of a short-circuit generation part between terminals of a transistor circuit.SOLUTION: A plurality of transistor circuits of a transistor substrate include a first-row and second-column transistor circuit with a gate terminal connected to a first word line and a first terminal connected to a second bit line and a second-row and first-column transistor circuit with a gate terminal connected to a second word line and a first terminal connected to a first bit line. A second terminal of the first-row and second-column transistor circuit is connected to a second terminal of the second-row and first-column transistor circuit.SELECTED DRAWING: Figure 7

Description

本発明は、感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板に関する。また本発明は、トランジスタ基板のトランジスタ回路の第1端子と第2端子とが短絡しているかどうかを検査する検査方法に関する。   The present invention relates to a transistor substrate used in a pressure sensor device that measures pressure using a pressure sensitive body. The present invention also relates to an inspection method for inspecting whether a first terminal and a second terminal of a transistor circuit on a transistor substrate are short-circuited.

ディスプレイ装置やセンサ装置などの様々な分野において、半導体層を含むトランジスタを有する複数のトランジスタ回路が設けられたトランジスタ基板が広く利用されている。トランジスタ回路は例えば、有機ELディスプレイ装置の複数の発光素子を個々に駆動するための駆動回路としてや、圧力センサ装置の複数の位置におけるセンサ信号を各々検出するためのセンサ回路として利用されている。   In various fields such as a display device and a sensor device, a transistor substrate provided with a plurality of transistor circuits each including a transistor including a semiconductor layer is widely used. For example, the transistor circuit is used as a drive circuit for individually driving a plurality of light emitting elements of an organic EL display device or as a sensor circuit for detecting sensor signals at a plurality of positions of the pressure sensor device.

例えば特許文献1には、有機半導体材料を用いた有機トランジスタを有する複数のトランジスタ回路を基材上にマトリクス状に多数配置することにより、圧力センサ装置において用いられるトランジスタ基板を構成することが提案されている。この場合、各トランジスタ回路のソース端子またはドレイン端子の一方は、加えられる圧力に応じて電気抵抗や容量が変化する感圧体が電気的に接続される。また、各トランジスタ回路のソース端子またはドレイン端子の他方は、感圧体の電気抵抗や静電容量に関する情報を含む検出信号を外部へ取り出すためのビットラインに接続される。このように構成された圧力センサ装置によれば、ビットラインを介して取り出される、各トランジスタ回路からの検出信号の変化を読み取ることにより、圧力センサ装置に加えられている圧力の分布などを算出することができる。   For example, Patent Document 1 proposes that a transistor substrate used in a pressure sensor device is configured by arranging a plurality of transistor circuits each having an organic transistor using an organic semiconductor material in a matrix on a base material. ing. In this case, one of the source terminal and the drain terminal of each transistor circuit is electrically connected to a pressure sensitive body whose electric resistance and capacitance change according to the applied pressure. The other of the source terminal and the drain terminal of each transistor circuit is connected to a bit line for taking out a detection signal including information on the electric resistance and capacitance of the pressure sensitive body. According to the pressure sensor device configured as described above, the distribution of the pressure applied to the pressure sensor device is calculated by reading the change of the detection signal from each transistor circuit taken out via the bit line. be able to.

特開2012−53050号公報JP 2012-53050 A

マトリクス状に配置された複数のトランジスタ回路を利用して圧力の分布を算出する場合、単位面積あたりに配置されるトランジスタ回路の数が多いほど、すなわちトランジスタ回路の実装密度が高いほど、圧力を場所に応じて細かく算出することができる。一方、トランジスタ回路の実装密度が高くなるにつれて、各トランジスタ回路におけるソース端子とドレイン端子との間隙が小さくなる。この結果、ソース端子とドレイン端子とが短絡する不具合などが生じやすくなる。ソース端子とドレイン端子とが短絡してしまう原因としては様々なものが考えられる。例えばフォトリソグラフィー法によってソース端子およびドレイン端子を形成する場合、ソース端子となるべき部分と、ドレイン端子となるべき部分との間に塵などの異物が混入してしまい、この結果、ソース端子とドレイン端子とが適切に分離されない、ということが考えられる。また、印刷法によってソース端子およびドレイン端子を形成する場合、印刷の公差に起因して電極の寸法が設計値からずれてしまい、この結果、ソース端子とドレイン端子とが繋がってしまう、ということが考えられる。ソース端子とドレイン端子とが短絡してしまうと、トランジスタ回路のオン状態およびオフ状態を制御することができなくなる。   When calculating the pressure distribution using a plurality of transistor circuits arranged in a matrix, the more the number of transistor circuits arranged per unit area, that is, the higher the mounting density of the transistor circuits, the more the pressure is applied. It can be calculated in detail according to. On the other hand, as the packaging density of transistor circuits increases, the gap between the source terminal and the drain terminal in each transistor circuit decreases. As a result, a problem such as a short circuit between the source terminal and the drain terminal is likely to occur. There are various causes for the short-circuit between the source terminal and the drain terminal. For example, when the source terminal and the drain terminal are formed by a photolithography method, foreign matters such as dust are mixed between the portion to be the source terminal and the portion to be the drain terminal. As a result, the source terminal and the drain terminal It is conceivable that the terminal is not properly separated. Further, when the source terminal and the drain terminal are formed by the printing method, the dimensions of the electrode are deviated from the design value due to the printing tolerance, and as a result, the source terminal and the drain terminal are connected. Conceivable. If the source terminal and the drain terminal are short-circuited, the on state and off state of the transistor circuit cannot be controlled.

また、マトリクス状に配置された複数のトランジスタ回路においては一般に、ビットラインの本数を削減するため、1本のビットラインが、2つ以上のトランジスタ回路のソース端子またはドレイン端子に電気的に接続されている。この場合、複数のトランジスタ回路を順次オン状態とすることにより、1本のビットラインに接続されている複数のトランジスタ回路から順次、検出信号を取り出すことができる。一方、このように複数のトランジスタ回路で1本のビットラインを共有する場合、1つのトランジスタ回路に不良が生じると、その他のトランジスタ回路にも影響が及んでしまうことになる。例えば、1つのトランジスタ回路においてソース端子とドレイン端子とが短絡してしまうと、その他のトランジスタ回路の状態に依らず、ビットラインの電位が、接地電位などの一定の電位にはりついてしまうことが考えられる。すなわち、1つのトランジスタ回路においてソース端子とドレイン端子とが短絡してしまうことにより、短絡が生じたトランジスタ回路だけでなく、その他のトランジスタ回路からも、感圧体の電気抵抗や静電容量に関する情報を得ることができなくなってしまう。また、1つのビットラインに接続されている複数のトランジスタ回路のソース端子またはドレイン端子の電位が影響を受けるため、短絡が生じているトランジスタ回路を検査によって特定することが困難である。従って、短絡が生じているトランジスタ回路のみを除去したり修復したりしてトランジスタ基板の製造歩留りを向上させることは容易ではない。 In a plurality of transistor circuits arranged in a matrix, generally, one bit line is electrically connected to the source terminals or drain terminals of two or more transistor circuits in order to reduce the number of bit lines. ing. In this case, by sequentially turning on the plurality of transistor circuits, detection signals can be sequentially extracted from the plurality of transistor circuits connected to one bit line. On the other hand, when one bit line is shared by a plurality of transistor circuits as described above, if one transistor circuit is defective, the other transistor circuits are also affected. For example, if the source terminal and the drain terminal are short-circuited in one transistor circuit, the potential of the bit line may stick to a certain potential such as the ground potential regardless of the state of the other transistor circuits. It is done. That is, the information about the electrical resistance and capacitance of the pressure sensitive body is obtained not only from the transistor circuit in which the short circuit occurs due to the short circuit between the source terminal and the drain terminal in one transistor circuit, but also from other transistor circuits. You will not be able to get. In addition, since the potentials of the source terminals or drain terminals of a plurality of transistor circuits connected to one bit line are affected, it is difficult to specify a transistor circuit in which a short circuit has occurred by inspection. Therefore, it is not easy to improve the manufacturing yield of the transistor substrate by removing or repairing only the transistor circuit in which the short circuit has occurred.

本発明は、このような点を考慮してなされたものであり、トランジスタ回路の端子間の短絡の発生箇所を容易に特定することができるトランジスタ基板を提供することを目的とする。   The present invention has been made in consideration of such points, and an object of the present invention is to provide a transistor substrate capable of easily specifying the occurrence of a short circuit between terminals of a transistor circuit.

本発明は、感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板であって、ゲート端子と、半導体層と、前記半導体層の一端に接続された第1端子と、前記半導体層の他端に接続された第2端子と、を含むトランジスタを有する複数のトランジスタ回路と、複数の前記トランジスタ回路に接続された複数のワードラインおよび複数のビットラインと、を備え、前記複数のワードラインは、複数の前記トランジスタ回路の前記ゲート端子に接続された第1ワードラインと、前記第1ワードラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記ゲート端子に接続された第2ワードラインと、を少なくとも含み、前記複数のビットラインは、複数の前記トランジスタ回路の前記第1端子に接続された第1ビットラインと、前記第1ビットラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記第1端子に接続された第2ビットラインと、を少なくとも含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第2ビットラインに接続された第1行第2列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第1ビットラインに接続された第2行第1列トランジスタ回路と、を少なくとも含み、前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが接続されている、トランジスタ基板である。   The present invention is a transistor substrate used in a pressure sensor device that measures pressure using a pressure sensitive body, the gate terminal, a semiconductor layer, a first terminal connected to one end of the semiconductor layer, A plurality of transistor circuits having a transistor including a second terminal connected to the other end of the semiconductor layer; and a plurality of word lines and a plurality of bit lines connected to the plurality of transistor circuits. A word line connected to the gate terminals of the plurality of transistor circuits and a gate terminal of the plurality of transistor circuits different from the transistor circuits connected to the first word line. A plurality of bit lines, wherein the plurality of bit lines include a plurality of the second word lines. A first bit line connected to the terminal, and a second bit line connected to the first terminal of the plurality of transistor circuits different from the transistor circuit connected to the first bit line, The plurality of transistor circuits include a first row second column transistor circuit in which the gate terminal is connected to the first word line, the first terminal is connected to the second bit line, and the gate terminal is the first A second row first column transistor circuit connected to two word lines and having the first terminal connected to the first bit line, and the second terminal of the first row second column transistor circuit; , A transistor substrate connected to the second terminal of the second row, first column transistor circuit.

本発明によるトランジスタ基板において、前記トランジスタ回路は、前記第2端子および前記圧力センサ装置の感圧体に接続された第1電極を含み、前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが、同一の前記第1電極に接続されていてもよい。   In the transistor substrate according to the present invention, the transistor circuit includes a first electrode connected to the second terminal and a pressure sensing body of the pressure sensor device, and the second terminal of the first row second column transistor circuit and The second terminal of the second row first column transistor circuit may be connected to the same first electrode.

本発明によるトランジスタ基板において、前記トランジスタ回路は、複数の前記トランジスタを含んでいてもよい。   In the transistor substrate according to the present invention, the transistor circuit may include a plurality of the transistors.

本発明は、上記記載のトランジスタ基板の検査方法であって、前記第1ビットラインと前記第2ビットラインとの間に検査電圧を印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第1検査工程と、前記第1ビットラインと前記第2ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第2検査工程と、を備える、検査方法である。前記第1列〜第2列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、前記第1列〜第2列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加されてもよい。   The present invention provides a method for inspecting a transistor substrate as described above, wherein an on voltage is applied to the first word line in a state where an inspection voltage is applied between the first bit line and the second bit line. Measuring a current flowing between the first bit line and the second bit line, a first inspection step between the first column and the second column, and the first bit line and the second bit line. A first column to a second column are used to measure a current flowing between the first bit line and the second bit line by applying an ON voltage to the second word line with a test voltage applied therebetween. An inter-row second inspection step. In the first inspection process between the first column and the second column, an off voltage is applied to the word lines other than the first word line, and in the second inspection process between the first column and the second column, the second voltage is applied. An off voltage may be applied to word lines other than the word line.

本発明によるトランジスタ基板の検査方法において、前記複数のビットラインは、それぞれが複数の前記トランジスタ回路の前記第1端子に接続された第3ビットラインおよび第4ビットラインをさらに含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第4ビットラインに接続された第1行第4列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第3ビットラインに接続された第2行第3列トランジスタ回路と、をさらに含んでいてもよい。この場合、前記検査方法は、前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第1検査工程と、前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第2検査工程と、をさらに備えていてもよい。この場合、前記第3列〜第4列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、前記第3列〜第4列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加されてもよい。   In the transistor substrate inspection method according to the present invention, the plurality of bit lines further include a third bit line and a fourth bit line connected to the first terminals of the plurality of transistor circuits, respectively. The circuit includes a first row fourth column transistor circuit having the gate terminal connected to the first word line, the first terminal connected to the fourth bit line, and the gate terminal connected to the second word line. And a second row and third column transistor circuit connected and having the first terminal connected to the third bit line. In this case, the inspection method applies an on-voltage to the first word line in a state where an inspection voltage is applied between the third bit line and the fourth bit line, A first inspection step between the third column to the fourth column for measuring a current flowing between the fourth bit line and a state in which an inspection voltage is applied between the third bit line and the fourth bit line And applying a turn-on voltage to the second word line to measure a current flowing between the third bit line and the fourth bit line, a second inspection step between the third column to the fourth column, May be further provided. In this case, in the first inspection step between the third column and the fourth column, an off voltage is applied to the word lines other than the first word line, and in the second inspection step between the third column and the fourth column, An off voltage may be applied to word lines other than the second word line.

本発明のトランジスタ基板によれば、トランジスタ回路の端子間の短絡の発生箇所を容易に特定することができる。   According to the transistor substrate of the present invention, it is possible to easily identify the occurrence location of a short circuit between the terminals of the transistor circuit.

図1は、本発明の実施の形態における圧力センサ装置を示す平面図。FIG. 1 is a plan view showing a pressure sensor device according to an embodiment of the present invention. 図2は、図1に示す圧力センサ装置のトランジスタ基板を示す平面図。FIG. 2 is a plan view showing a transistor substrate of the pressure sensor device shown in FIG. 図3は、図1に示す圧力センサ装置をIII−III方向において切断した場合を示す断面図。FIG. 3 is a cross-sectional view showing a case where the pressure sensor device shown in FIG. 1 is cut in the III-III direction. 図4は、図3に示すトランジスタ基板のトランジスタ回路を拡大して示す図。4 is an enlarged view showing a transistor circuit of the transistor substrate shown in FIG. 図5は、トランジスタ回路の一変形例を示す断面図。FIG. 5 is a cross-sectional view showing a modification of the transistor circuit. 図6は、1つのトランジスタ回路および感圧体を示す回路図。FIG. 6 is a circuit diagram showing one transistor circuit and a pressure sensitive body. 図7は、マトリクス状に配置された複数のトランジスタ回路を示す回路図。FIG. 7 is a circuit diagram showing a plurality of transistor circuits arranged in a matrix. 図8は、マトリクス状に配置された複数のトランジスタ回路のレイアウトの一例を示す平面図。FIG. 8 is a plan view showing an example of a layout of a plurality of transistor circuits arranged in a matrix. 図9は、複数のトランジスタ回路の一変形例を示す回路図。FIG. 9 is a circuit diagram showing a modification of a plurality of transistor circuits. 図10は、複数のトランジスタ回路のレイアウトの一変形例を示す平面図。FIG. 10 is a plan view showing a modification of the layout of a plurality of transistor circuits. 図11は、トランジスタの一変形例を示す断面図。FIG. 11 is a cross-sectional view illustrating a modified example of a transistor. 図12は、トランジスタの一変形例を示す断面図。FIG. 12 is a cross-sectional view illustrating a modified example of a transistor.

以下、図1乃至図8を参照して、本発明の実施の形態について説明する。なお、本明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。また本明細書において、「基材」や「フィルム」の用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基材」はシートやフィルムと呼ばれ得るような部材も含む概念である。さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「面」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。   Hereinafter, embodiments of the present invention will be described with reference to FIGS. In the drawings attached to the present specification, for the sake of illustration and ease of understanding, the scale, the vertical / horizontal dimension ratio, and the like are appropriately changed and exaggerated from those of the actual ones. Further, in this specification, the terms “base material” and “film” are not distinguished from each other only based on the difference in names. For example, the “substrate” is a concept including a member that can be called a sheet or a film. Furthermore, as used in this specification, the shape and geometric conditions and the degree thereof are specified. For example, terms such as “surface”, values of length and angle, etc. The interpretation should include the extent to which the functions of can be expected.

(圧力センサ装置)
はじめに図1を参照して、圧力センサ装置10全体について説明する。圧力センサ装置10は、感圧体38を利用して圧力を測定するよう構成されたものである。図1に示すように、圧力センサ装置10は、複数のトランジスタ回路を含むトランジスタ基板20と、トランジスタ基板20上に設けられた感圧体38および第2電極39と、を備えている。トランジスタ基板20には、ケーブル45を介して検査部50が接続され得る。検査部50は、トランジスタ回路の端子間の短絡を検査するためにトランジスタ回路に電圧を印加する検査工程を実施するよう構成された部分である。なお後述する検査工程において、検査部50は、端子部P(W(1))〜P(W(8))だけでなく、図示はしないが端子部P(B(1))〜B(W(8))にも、ケーブル45を介して接続される。また圧力センサ装置10の実運用時には、図示はしないが、感圧体38の電気抵抗に関する情報が得られるようトランジスタ基板20のトランジスタ回路に電圧を印加するセンサ工程を実施するよう構成された制御部がケーブルを介してトランジスタ基板20に接続される。
(Pressure sensor device)
First, the entire pressure sensor device 10 will be described with reference to FIG. The pressure sensor device 10 is configured to measure pressure using the pressure sensitive body 38. As shown in FIG. 1, the pressure sensor device 10 includes a transistor substrate 20 including a plurality of transistor circuits, and a pressure sensitive body 38 and a second electrode 39 provided on the transistor substrate 20. The inspection unit 50 can be connected to the transistor substrate 20 via the cable 45. The inspection unit 50 is a part configured to perform an inspection process for applying a voltage to the transistor circuit in order to inspect a short circuit between the terminals of the transistor circuit. In the inspection process described later, the inspection unit 50 includes not only the terminal portions P (W (1)) to P (W (8)) but also the terminal portions P (B (1)) to B (W (8)) is also connected via the cable 45. In actual operation of the pressure sensor device 10, although not shown, a control unit configured to perform a sensor process of applying a voltage to the transistor circuit of the transistor substrate 20 so as to obtain information on the electrical resistance of the pressure sensing body 38. Is connected to the transistor substrate 20 via a cable.

圧力センサ装置10の用途は特には限られないが、例えば用途の1つとして、圧力センサ装置10をベッドなどの人体の荷重を受ける器具に組み込んで使用することが考えられる。   Although the use of the pressure sensor device 10 is not particularly limited, for example, as one of the uses, it is conceivable to use the pressure sensor device 10 by being incorporated in an instrument that receives a load of a human body such as a bed.

(トランジスタ基板)
次に図1および図2を参照して、圧力センサ装置10において用いられるトランジスタ基板20について詳細に説明する。図2は、トランジスタ基板20を示す平面図である。
(Transistor substrate)
Next, the transistor substrate 20 used in the pressure sensor device 10 will be described in detail with reference to FIGS. 1 and 2. FIG. 2 is a plan view showing the transistor substrate 20.

図2に示すように、トランジスタ基板20は、基材21と、基材21上に形成された複数のトランジスタ回路Tと、基材21の外縁22に沿って並べられ、トランジスタ回路Tに電気的に接続された複数の端子部Pと、を有している。図2に示すように、基材21は、第1方向D1に沿って延びる一対の第1辺22aと、第1方向D1に直交する第2方向D2に沿って延びる一対の第2辺22bと、を含む矩形状の外形を有している。また複数のトランジスタ回路Tは、第1方向D1および第2方向D2に沿ってマトリクス状に配置されている。   As shown in FIG. 2, the transistor substrate 20 is arranged along a base material 21, a plurality of transistor circuits T formed on the base material 21, and an outer edge 22 of the base material 21, and is electrically connected to the transistor circuit T. And a plurality of terminal portions P connected to each other. As shown in FIG. 2, the base material 21 includes a pair of first sides 22a extending along the first direction D1, and a pair of second sides 22b extending along the second direction D2 orthogonal to the first direction D1. , Including a rectangular outer shape. The plurality of transistor circuits T are arranged in a matrix along the first direction D1 and the second direction D2.

図2において、符号W(1)〜W(8)が付された点線は、各トランジスタ回路Tを順にオン状態にするための制御信号を伝達するために設けられた複数のワードラインを表している。複数のワードラインW(1)〜W(8)はそれぞれ、第1方向D1に沿って並ぶ複数のトランジスタ回路Tの後述するゲート端子31に接続されている。例えば第1ワードラインW(1)は、図1の紙面において最も下側に位置付けられ、第1方向D1に沿って並ぶ複数のトランジスタ回路Tのゲート端子31に接続されている。また第1ワードラインW(1)に隣接して配置された第2ワードラインW(2)は、第1ワードラインW(1)に接続された複数のトランジスタ回路Tとは異なる複数のトランジスタ回路Tのゲート端子31に接続されている。なお本明細書において、「接続」とは、端子同士、電極同士または端子と電極とが直接的に接触している状態だけでなく、導電性を有する部材を介して端子同士、電極同士または端子と電極とが電気的に接続されている状態をも含む概念である。   In FIG. 2, dotted lines denoted by reference characters W (1) to W (8) represent a plurality of word lines provided for transmitting a control signal for sequentially turning on each transistor circuit T. Yes. The plurality of word lines W (1) to W (8) are respectively connected to gate terminals 31 described later of the plurality of transistor circuits T arranged along the first direction D1. For example, the first word line W (1) is positioned on the lowermost side in the drawing of FIG. 1, and is connected to the gate terminals 31 of the plurality of transistor circuits T arranged along the first direction D1. The second word line W (2) arranged adjacent to the first word line W (1) has a plurality of transistor circuits different from the plurality of transistor circuits T connected to the first word line W (1). It is connected to the gate terminal 31 of T. In this specification, the term “connection” means not only a state in which terminals, electrodes or terminals and electrodes are in direct contact, but also terminals, electrodes, or terminals via a conductive member. This is a concept including a state where the electrode and the electrode are electrically connected.

トランジスタ回路Tに含まれる後述するトランジスタTaがP型である場合、トランジスタTaの第1端子33に対するゲート端子31の電圧が負になるように第1ワードラインW(1)に電圧を印加することにより、第1ワードラインW(1)に接続された複数のトランジスタ回路Tを同時にオン状態にすることができる。第2ワードラインW(2)およびその他のワードラインについても同様である。   When a transistor Ta, which will be described later, included in the transistor circuit T is P-type, a voltage is applied to the first word line W (1) so that the voltage of the gate terminal 31 with respect to the first terminal 33 of the transistor Ta becomes negative. Thus, the plurality of transistor circuits T connected to the first word line W (1) can be simultaneously turned on. The same applies to the second word line W (2) and other word lines.

図1において、符号B(1)〜B(8)が付された点線は、各トランジスタ回路Tに接続された感圧体38の電気抵抗や静電容量に関する情報を含む検出信号を伝達するために設けられた複数のビットラインを表している。複数のビットラインB(1)〜B(8)はそれぞれ、第2方向D2に沿って並ぶ複数のトランジスタ回路Tの後述する第1端子33に電気的に接続されている。例えば第1ビットラインB(1)は、図1の紙面において最も左側に位置付けられ、第2方向D2に沿って並ぶ複数のトランジスタ回路Tの第1端子33に接続されている。また第1ビットラインB(1)に隣接して配置された第2ビットラインB(2)は、第1ビットラインB(1)に接続された複数のトランジスタ回路Tとは異なる複数のトランジスタ回路Tの第1端子33に接続されている。第1ビットラインB(1)には、第1ビットラインB(1)に接続された複数のトランジスタ回路Tのうち、ワードラインW(1)〜W(8)からの制御信号によってオン状態になっている1つのトランジスタ回路Tから取り出された検出信号が伝達される。第2ビットラインB(2)およびその他のビットラインについても同様である。   In FIG. 1, dotted lines denoted by reference characters B (1) to B (8) transmit detection signals including information on the electrical resistance and capacitance of the pressure sensitive body 38 connected to each transistor circuit T. A plurality of bit lines provided in FIG. The plurality of bit lines B (1) to B (8) are electrically connected to first terminals 33 (to be described later) of the plurality of transistor circuits T arranged along the second direction D2. For example, the first bit line B (1) is positioned on the leftmost side in the drawing of FIG. 1, and is connected to the first terminals 33 of the plurality of transistor circuits T arranged along the second direction D2. The second bit line B (2) arranged adjacent to the first bit line B (1) has a plurality of transistor circuits different from the plurality of transistor circuits T connected to the first bit line B (1). The first terminal 33 of T is connected. The first bit line B (1) is turned on by a control signal from the word lines W (1) to W (8) among the plurality of transistor circuits T connected to the first bit line B (1). A detection signal extracted from one transistor circuit T is transmitted. The same applies to the second bit line B (2) and other bit lines.

図2に示すトランジスタ基板20によれば、ワードライW(1)〜W(8)やビットラインB(1)〜B(8)の本数がトランジスタ回路30の数よりも少ない場合であっても、ワードライW(1)〜W(8)およびビットラインB(1)〜B(8)をマトリクス状に配置することにより、任意のトランジスタ回路30からの検出信号を取り出すことができる。このため、基材21に設けられるラインの本数を削減することができる。なお図2においては、ワードラインおよびビットラインの本数がそれぞれ8本である例が示されているが、ワードラインおよびビットラインの本数が特に限られることはない。   According to the transistor substrate 20 shown in FIG. 2, even when the number of word lines W (1) to W (8) and bit lines B (1) to B (8) is smaller than the number of transistor circuits 30, By arranging the word lines W (1) to W (8) and the bit lines B (1) to B (8) in a matrix, a detection signal from an arbitrary transistor circuit 30 can be taken out. For this reason, the number of lines provided on the substrate 21 can be reduced. Note that FIG. 2 shows an example in which the number of word lines and bit lines is eight, but the number of word lines and bit lines is not particularly limited.

図1および図2に示すように、ワードラインW(1)〜W(8)およびビットラインB(1)〜B(8)はそれぞれ、対応する端子部P(W(1))〜P(W(8))および端子部P(B(1))〜P(B(8))に接続されている。なお図示はしないが、圧力センサ装置10は、複数のトランジスタ基板20を組み合わせることによって構成されていてもよい。この場合、端子部Pは、隣接する1つのトランジスタ基板20の間で、対応するワードラインW(1)〜W(8)や対応するビットラインB(1)〜B(8)を互いに接続させるために用いられてもよい。この場合、図1および図2に示すように、一対の第1辺22aに設けられた端子部P(B(1))〜P(B(8))の両方に、対応するビットラインB(1)〜B(8)が接続されていてもよい。同様に、一対の第2辺22bに設けられた端子部P(W(1))〜P(W(8))の両方に、対応するワードラインW(1)〜W(8)が接続されていてもよい。   As shown in FIGS. 1 and 2, the word lines W (1) to W (8) and the bit lines B (1) to B (8) are respectively connected to the corresponding terminal portions P (W (1)) to P ( W (8)) and terminal portions P (B (1)) to P (B (8)). Although not shown, the pressure sensor device 10 may be configured by combining a plurality of transistor substrates 20. In this case, the terminal portion P connects the corresponding word lines W (1) to W (8) and the corresponding bit lines B (1) to B (8) to each other between one adjacent transistor substrate 20. May be used for In this case, as shown in FIGS. 1 and 2, the bit lines B (() corresponding to both of the terminal portions P (B (1)) to P (B (8)) provided on the pair of first sides 22a are provided. 1) to B (8) may be connected. Similarly, corresponding word lines W (1) to W (8) are connected to both terminal portions P (W (1)) to P (W (8)) provided on the pair of second sides 22b. It may be.

トランジスタ回路30や端子部Pを適切に支持することができる限りにおいて、基材21を構成する材料が特に限られることはない。例えば基材21は、可撓性を有するフレキシブル基板であってもよく、可撓性を有しないリジット基板であってもよい。   As long as the transistor circuit 30 and the terminal portion P can be appropriately supported, the material constituting the base material 21 is not particularly limited. For example, the base material 21 may be a flexible substrate having flexibility or a rigid substrate having no flexibility.

(トランジスタ回路)
次に図3および図4を参照して、トランジスタ基板20のトランジスタ回路Tについて詳細に説明する。図3は、図1に示す圧力センサ装置10をIII−III方向において切断した場合を示す断面図である。また図4は、図3に示すトランジスタ基板20の1つのトランジスタ回路T並びに当該トランジスタ回路Tに接続された感圧体38および第2電極39を拡大して示す断面図である。
(Transistor circuit)
Next, the transistor circuit T of the transistor substrate 20 will be described in detail with reference to FIGS. FIG. 3 is a cross-sectional view showing a case where the pressure sensor device 10 shown in FIG. 1 is cut in the III-III direction. 4 is an enlarged cross-sectional view showing one transistor circuit T of the transistor substrate 20 shown in FIG. 3, and the pressure sensitive body 38 and the second electrode 39 connected to the transistor circuit T.

図4に示すように、トランジスタ回路Tは、基材21の第1面21a上に設けられたゲート端子31と、ゲート端子31を覆うよう基材21の第1面21a上に設けられたゲート絶縁膜32と、ゲート絶縁膜32上に設けられた半導体層35と、半導体層35の一端に接続されるようゲート絶縁膜32上に設けられた第1端子33と、半導体層35の他端に接続されるようゲート絶縁膜32上に設けられた第2端子34と、を含むトランジスタTaを有している。第1端子33および第2端子34は、ゲート端子31との間の電圧に応じて、一方がいわゆるソース端子として機能し、他方がいわゆるドレイン端子として機能する。またトランジスタ回路Tは、トランジスタTaの第1端子33、第2端子34および半導体層35を覆うように設けられた絶縁層36と、絶縁層36上に設けられた第1電極37と、をさらに有している。第1電極37は、絶縁層36の一部に形成された貫通孔36aを介して第1端子33または第2端子34に電気的に接続されている。図4に示す例においては、貫通孔36aが第2端子34上に形成されており、この貫通孔36aを介して第2端子34と第1電極37とが接続されている。なお第1電極37は、貫通孔36a内の全域に充填されていてもよく、若しくは貫通孔36aの壁面上にのみ設けられていてもよい。   As shown in FIG. 4, the transistor circuit T includes a gate terminal 31 provided on the first surface 21 a of the base 21 and a gate provided on the first surface 21 a of the base 21 so as to cover the gate terminal 31. Insulating film 32, semiconductor layer 35 provided on gate insulating film 32, first terminal 33 provided on gate insulating film 32 so as to be connected to one end of semiconductor layer 35, and other end of semiconductor layer 35 And a second terminal 34 provided on the gate insulating film 32 so as to be connected to the transistor Ta. One of the first terminal 33 and the second terminal 34 functions as a so-called source terminal and the other functions as a so-called drain terminal according to the voltage between the first terminal 33 and the second terminal 34. The transistor circuit T further includes an insulating layer 36 provided so as to cover the first terminal 33, the second terminal 34, and the semiconductor layer 35 of the transistor Ta, and a first electrode 37 provided on the insulating layer 36. Have. The first electrode 37 is electrically connected to the first terminal 33 or the second terminal 34 through a through hole 36 a formed in a part of the insulating layer 36. In the example shown in FIG. 4, a through hole 36 a is formed on the second terminal 34, and the second terminal 34 and the first electrode 37 are connected via the through hole 36 a. The first electrode 37 may be filled in the entire area of the through hole 36a, or may be provided only on the wall surface of the through hole 36a.

上述のように、ゲート端子31には、対応するワードラインW(1)〜W(8)が接続され、第1端子33には、対応するビットラインB(1)〜B(8)が接続される。なお図4に示すように、ゲート端子31と第1端子33および第2端子34は互いに異なる階層に設けられる。このため通常は、ワードラインW(1)〜W(8)とビットラインB(1)〜B(8)も互いに異なる階層に設けられる。   As described above, the corresponding word lines W (1) to W (8) are connected to the gate terminal 31, and the corresponding bit lines B (1) to B (8) are connected to the first terminal 33. Is done. As shown in FIG. 4, the gate terminal 31, the first terminal 33, and the second terminal 34 are provided on different levels. For this reason, the word lines W (1) to W (8) and the bit lines B (1) to B (8) are usually provided in different layers.

ゲート端子31、ゲート絶縁膜32、第1端子33、第2端子34、絶縁層36や第1電極37を構成する材料としては、トランジスタにおいて用いられる公知の材料が用いられる。例えば、特開2013−68562号公報において開示されている材料を用いることができる。   As materials constituting the gate terminal 31, the gate insulating film 32, the first terminal 33, the second terminal 34, the insulating layer 36, and the first electrode 37, known materials used in transistors are used. For example, the material disclosed in JP2013-68562A can be used.

半導体層35を構成する材料としては、無機半導体材料または有機半導体材料のいずれが用いられてもよいが、好ましくは有機半導体材料が用いられる。有機半導体材料は一般に、無機半導体材料に比べて低い温度で基板上に形成され得る。このため、基板として、フレキシブルなプラスチック基板などを利用することができる。このことにより、機械的衝撃に対する安定性を有し、かつ軽量な半導体素子を提供することが可能となる。また、印刷法等の塗布プロセスを用いて有機半導体材料を基板上に形成することができるので、無機半導体材料が用いられる場合に比べて、多数の有機トランジスタを基板上に効率的に形成することが可能となる。このため、半導体素子の製造コストを低くすることができる可能性がある。   As a material constituting the semiconductor layer 35, either an inorganic semiconductor material or an organic semiconductor material may be used, but an organic semiconductor material is preferably used. Organic semiconductor materials can generally be formed on a substrate at a lower temperature than inorganic semiconductor materials. For this reason, a flexible plastic substrate etc. can be utilized as a board | substrate. This makes it possible to provide a lightweight semiconductor element that is stable against mechanical shock. In addition, since an organic semiconductor material can be formed on a substrate using a coating process such as a printing method, a larger number of organic transistors can be efficiently formed on the substrate than when an inorganic semiconductor material is used. Is possible. For this reason, there is a possibility that the manufacturing cost of the semiconductor element can be lowered.

有機半導体材料としては、ペンタセン等の低分子系有機半導体材料や、ポリピロール類等の高分子有機半導体材料が用いられ得る。より具体的には、特開2013−21190号公報において開示されている低分子系有機半導体材料や高分子有機半導体材料を用いることができる。ここで「低分子有機半導体材料」とは、例えば、分子量が10000未満の有機半導体材料を意味している。また「高分子有機半導体材料」とは、例えば、分子量が10000以上の有機半導体材料を意味している。   As the organic semiconductor material, a low molecular organic semiconductor material such as pentacene or a high molecular organic semiconductor material such as polypyrrole can be used. More specifically, a low molecular organic semiconductor material or a high molecular organic semiconductor material disclosed in JP2013-21190A can be used. Here, the “low molecular organic semiconductor material” means, for example, an organic semiconductor material having a molecular weight of less than 10,000. The “polymeric organic semiconductor material” means, for example, an organic semiconductor material having a molecular weight of 10,000 or more.

図4に示すように、トランジスタ回路Tの第1電極37は、第2端子34が位置する側とは反対側において、感圧体38の第1面38aに接している。また第1面38aの反対側に位置する感圧体38の第2面38b上には、導電性を有する第2電極39が設けられている。第2電極39上には、第2電極39を被覆する被覆層40が設けられていてもよい。被覆層40を構成する材料としては、ポリエチレンテレフタレート等の樹脂材料を用いることができる。   As shown in FIG. 4, the first electrode 37 of the transistor circuit T is in contact with the first surface 38 a of the pressure-sensitive body 38 on the side opposite to the side where the second terminal 34 is located. In addition, a second electrode 39 having conductivity is provided on the second surface 38b of the pressure sensitive body 38 located on the opposite side of the first surface 38a. A coating layer 40 that covers the second electrode 39 may be provided on the second electrode 39. As a material constituting the coating layer 40, a resin material such as polyethylene terephthalate can be used.

感圧体38は、感圧体38に加えられる圧力に応じて、圧力が加えられた方向における感圧体38の電気抵抗または静電容量が変化するよう構成されたものである。感圧体38としては、例えば、感圧体に加えられる圧力に応じて、圧力が加えられた方向ここでは厚み方向における感圧体の電気抵抗が変化するよう構成された、いわゆる感圧導電体が用いられ得る。感圧導電体は例えば、シリコーンゴムなどのゴムと、ゴムに添加されたカーボンなどの導電性を有する複数の粒子と、を含んでいる。   The pressure sensitive body 38 is configured such that the electric resistance or capacitance of the pressure sensitive body 38 in the direction in which the pressure is applied changes in accordance with the pressure applied to the pressure sensitive body 38. As the pressure sensitive body 38, for example, a so-called pressure sensitive conductor configured to change the electric resistance of the pressure sensitive body in the direction in which the pressure is applied, here in the thickness direction, according to the pressure applied to the pressure sensitive body. Can be used. The pressure-sensitive conductor includes, for example, rubber such as silicone rubber and a plurality of particles having conductivity such as carbon added to the rubber.

図3に示すように、上述の感圧体38および第2電極39は、複数のトランジスタ回路Tに跨って連続的に設けられていてもよい。図3に示す例において、ペンなどによって圧力Fが加えられると、圧力Fを加えられた部分において、感圧体38が厚み方向において圧縮される。この結果、厚み方向において感圧体38内の粒子が互いに接触し、厚み方向における感圧体38の電気抵抗値が低くなる。このため、圧力Fが加えられた部分の感圧体38に接続されたトランジスタ回路Tにおいては、第1端子33および第2端子34に流れる電流が増加する。従って、各トランジスタ回路Tに流れる電流値を検出することにより、圧力センサ装置10に加えられている圧力Fの分布を算出することができる。   As shown in FIG. 3, the pressure sensitive body 38 and the second electrode 39 described above may be provided continuously across a plurality of transistor circuits T. In the example shown in FIG. 3, when the pressure F is applied by a pen or the like, the pressure sensitive body 38 is compressed in the thickness direction in the portion where the pressure F is applied. As a result, the particles in the pressure sensitive body 38 come into contact with each other in the thickness direction, and the electric resistance value of the pressure sensitive body 38 in the thickness direction becomes low. For this reason, in the transistor circuit T connected to the pressure sensitive body 38 in the portion to which the pressure F is applied, the current flowing through the first terminal 33 and the second terminal 34 increases. Therefore, the distribution of the pressure F applied to the pressure sensor device 10 can be calculated by detecting the value of the current flowing through each transistor circuit T.

なお図3および図4においては、トランジスタ回路Tがいわゆるボトムゲート型となっている例を示した。しかしながら、トランジスタ回路Tのタイプがボトムゲート型に限られることはない。例えば図5に示すように、トランジスタ回路Tは、ゲート端子31が第1端子33、第2端子34および半導体層35よりも基材21から遠い位置に配置される、いわゆるトップゲート型となっていてもよい。   3 and 4 show examples in which the transistor circuit T is a so-called bottom gate type. However, the type of the transistor circuit T is not limited to the bottom gate type. For example, as shown in FIG. 5, the transistor circuit T is a so-called top gate type in which the gate terminal 31 is disposed at a position farther from the base material 21 than the first terminal 33, the second terminal 34, and the semiconductor layer 35. May be.

図6は、トランジスタ回路T、感圧体38および第2電極39を示す回路図である。以下の説明においては、図6に示すように、ゲート端子31がワードラインW(m)に電気的に接続され、第1端子33がビットラインB(n)に電気的に接続されたトランジスタ回路Tのことを、第m行第n列トランジスタ回路T(m,n)とも表す。ここでmおよびnは任意の自然数である。後述するように、自然数mのうち偶数が2iで表され、自然数mのうち奇数が2i−1で表されることがある。また自然数nのうち偶数が2jで表され、自然数nのうち奇数が2j−1で表されることがある。ここでiおよびjは任意の自然数である。   FIG. 6 is a circuit diagram showing the transistor circuit T, the pressure sensitive body 38, and the second electrode 39. In the following description, as shown in FIG. 6, a transistor circuit in which the gate terminal 31 is electrically connected to the word line W (m) and the first terminal 33 is electrically connected to the bit line B (n). T is also expressed as m-th row and n-th column transistor circuit T (m, n). Here, m and n are arbitrary natural numbers. As will be described later, an even number of natural numbers m may be represented by 2i, and an odd number of natural numbers m may be represented by 2i-1. In addition, an even number of the natural numbers n may be represented by 2j, and an odd number of the natural numbers n may be represented by 2j-1. Here, i and j are arbitrary natural numbers.

なお図6においては、第2電極39が接地電位に接続される例が示されているが、第2電極39の電位が安定なものである限り、第2電極39の電位の具体的な値が特に限られることはない。例えば第2電極39は電源電位に接続されていてもよい。   6 shows an example in which the second electrode 39 is connected to the ground potential. However, as long as the potential of the second electrode 39 is stable, a specific value of the potential of the second electrode 39 is shown. There is no particular limitation. For example, the second electrode 39 may be connected to the power supply potential.

次に図7および図8を参照して、マトリクス状に配置された複数のトランジスタ回路Tの回路図およびレイアウトについて説明する。図7は、複数のトランジスタ回路Tの回路図を示している。また図8は、第1端子33、第2端子34および半導体層35が設けられた階層におけるトランジスタ回路Tのレイアウトを示す平面図である。図8において、第1端子33および第2端子34とは異なる階層に設けられているゲート端子31およびワードラインW(1)〜W(6)が点線で示されている。同様に、第1端子33および第2端子34とは異なる階層に設けられている第1電極37が一点鎖線で示されている。なお図7および図8においては、図面が煩雑になることを防ぐため、複数のワードラインおよび複数のビットラインのうちワードラインW(1)〜W(6)およびビットラインB(1)〜B(6)のみを表している。   Next, a circuit diagram and layout of a plurality of transistor circuits T arranged in a matrix will be described with reference to FIGS. FIG. 7 shows a circuit diagram of a plurality of transistor circuits T. FIG. 8 is a plan view showing a layout of the transistor circuit T in a hierarchy in which the first terminal 33, the second terminal 34, and the semiconductor layer 35 are provided. In FIG. 8, the gate terminal 31 and the word lines W (1) to W (6) provided on a different layer from the first terminal 33 and the second terminal 34 are indicated by dotted lines. Similarly, the 1st electrode 37 provided in the hierarchy different from the 1st terminal 33 and the 2nd terminal 34 is shown with the dashed-dotted line. 7 and 8, in order to prevent the drawings from becoming complicated, word lines W (1) to W (6) and bit lines B (1) to B (B) out of a plurality of word lines and a plurality of bit lines are used. Only (6) is shown.

本実施の形態において、複数のトランジスタ回路Tは、ゲート端子31がワードラインW(2i)に接続され、第1端子33がビットラインB(2j−1)に接続された第2i行第2j−1列トランジスタ回路T(2i,2j−1)と、ゲート端子31がワードラインW(2i−1)に接続され、第1端子33がビットラインB(2j)に接続された第2i−1行第2j列トランジスタ回路T(2i−1,2j)と、を含んでいる。また図7に示すように、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、接続部42を介して接続されている。例えば図7に示すように、第1行第2列トランジスタ回路T(1,2)の第2端子34と、第2行第1列トランジスタ回路T(2,1)の第2端子34とが、接続部42を介して接続されている。また、第1行第4列トランジスタ回路T(1,4)の第2端子34と、第2行第3列トランジスタ回路T(2,3)の第2端子34とが、接続部42を介して接続されている。このような回路構成を採用することにより、後述するように、トランジスタ回路Tの第1端子33と第2端子34との間の短絡の発生箇所を容易に特定することができる。   In the present embodiment, the plurality of transistor circuits T have a second i-th row 2j− in which the gate terminal 31 is connected to the word line W (2i) and the first terminal 33 is connected to the bit line B (2j−1). A first column transistor circuit T (2i, 2j-1) and a second i-1 row in which the gate terminal 31 is connected to the word line W (2i-1) and the first terminal 33 is connected to the bit line B (2j). Second j-th column transistor circuit T (2i-1, 2j). Further, as shown in FIG. 7, the second terminal 34 of the 2i row 2j-1 column transistor circuit T (2i, 2j-1) and the 2i-1 row 2j column transistor circuit T (2i-1, 2j). ) Of the second terminal 34 is connected via a connecting portion 42. For example, as shown in FIG. 7, the second terminal 34 of the first row second column transistor circuit T (1,2) and the second terminal 34 of the second row first column transistor circuit T (2,1) Are connected via a connecting portion 42. Further, the second terminal 34 of the first row and fourth column transistor circuit T (1,4) and the second terminal 34 of the second row and third column transistor circuit T (2,3) are connected via the connection portion 42. Connected. By adopting such a circuit configuration, as will be described later, it is possible to easily identify the location of occurrence of a short circuit between the first terminal 33 and the second terminal 34 of the transistor circuit T.

第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とを接続することができる限りにおいて、接続部42の具体的な構成が特に限られることはない。なおビットラインは通常、第1端子33、第2端子34および半導体層35と同一の階層に設けられる。このため、第2i行第2j−1列トランジスタ回路T(2i,2j−1)と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)との間にビットラインB(2j)が位置する場合、接続部42を第1端子33、第2端子34および半導体層35と同一の階層に設けることはできない。この場合、以下に説明するように、第1端子33、第2端子34および半導体層35とは異なる階層に配置された部材、例えば第1電極37を、接続部42として利用することができる。   The second terminal 34 of the 2i row 2j-1 column transistor circuit T (2i, 2j-1) is connected to the second terminal 34 of the 2i-1 row 2j column transistor circuit T (2i-1, 2j). As long as it can be done, the specific configuration of the connecting portion 42 is not particularly limited. The bit line is usually provided on the same level as the first terminal 33, the second terminal 34 and the semiconductor layer 35. For this reason, the bit line B (2j) between the 2i-th row and 2j-1 column transistor circuit T (2i, 2j-1) and the 2i-1 row and 2j-column transistor circuit T (2i-1, 2j). ) Is not provided, the connection portion 42 cannot be provided on the same level as the first terminal 33, the second terminal 34, and the semiconductor layer 35. In this case, as will be described below, a member arranged on a layer different from the first terminal 33, the second terminal 34, and the semiconductor layer 35, for example, the first electrode 37 can be used as the connection portion 42.

図8に示す例において、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、絶縁層36に形成された貫通孔36aを介して同一の第1電極37に接続されている。例えば、第2行第1列トランジスタ回路T(2,1)の第2端子34と、第1行第2列トランジスタ回路T(1,2)の第2端子34とは、平面視において第2行第1列トランジスタ回路T(2,1)および第1行第2列トランジスタ回路T(1,2)に跨るよう構成された同一の第1電極37に、貫通孔36aを介して接続されている。同様に、第2行第3列トランジスタ回路T(2,3)の第2端子34と、第1行第4列トランジスタ回路T(1,4)の第2端子34とが、平面視において第2行第3列トランジスタ回路T(2,3)および第1行第4列トランジスタ回路T(1,4)に跨るよう構成された同一の第1電極37に、貫通孔36aを介して接続されている。これによって、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とを電気的に接続することができる。   In the example shown in FIG. 8, the second terminal 34 of the 2i row 2j-1 column transistor circuit T (2i, 2j-1) and the 2i-1 row 2j column transistor circuit T (2i-1, 2j). The second terminal 34 is connected to the same first electrode 37 through a through hole 36 a formed in the insulating layer 36. For example, the second terminal 34 of the second row first column transistor circuit T (2, 1) and the second terminal 34 of the first row second column transistor circuit T (1, 2) are second in plan view. Connected to the same first electrode 37 configured to straddle the row first column transistor circuit T (2, 1) and the first row second column transistor circuit T (1, 2) through the through hole 36a. Yes. Similarly, the second terminal 34 of the second row and third column transistor circuit T (2, 3) and the second terminal 34 of the first row and fourth column transistor circuit T (1, 4) are The same first electrode 37 configured to straddle the 2nd row 3rd column transistor circuit T (2, 3) and the 1st row 4th column transistor circuit T (1, 4) is connected through the through hole 36a. ing. As a result, the second terminal 34 of the 2i-th row and 2j-1 column transistor circuit T (2i, 2j-1) and the second terminal of the 2i-1 row, 2j-column transistor circuit T (2i-1, 2j). 34 can be electrically connected.

なお図示はしないが、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、ゲート端子31と同一の階層に配置された接続部42を介して接続されていてもよい。また図示はしないが、第2i行第2j−1列トランジスタ回路T(2i,2j−1)と第2i−1行第2j列トランジスタ回路T(2i−1,2j)との間にビットラインB(2j)が位置しないようにトランジスタ回路Tが配置される場合、第1端子33、第2端子34および半導体層35と同一の階層に接続部42が配置されてもよい。   Although not shown, the second terminal 34 of the 2i row 2j-1 column transistor circuit T (2i, 2j-1) and the 2i-1 row 2j column transistor circuit T (2i-1, 2j) The second terminal 34 may be connected to the second terminal 34 via a connection portion 42 arranged on the same level as the gate terminal 31. Although not shown, the bit line B is provided between the 2i-th row and 2j-1th column transistor circuit T (2i, 2j-1) and the 2i-1th row and 2j-th column transistor circuit T (2i-1, 2j). When the transistor circuit T is arranged so that (2j) is not located, the connection part 42 may be arranged on the same level as the first terminal 33, the second terminal 34, and the semiconductor layer 35.

好ましくは図8に示すように、平面視において第2i行第2j−1列トランジスタ回路T(2i,2j−1)の少なくとも1つのトランジスタTaと、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の少なくとも1つのトランジスタTaとの間にワードライン(2i)およびビットラインB(2j)が位置するよう、トランジスタ回路Tが配置される。このように、隣接する2つのワードライン間および隣接する2つのビットライン間に少なくとも1つのトランジスタTaを配置することにより、隣接する2つのワードライン間の距離、および隣接する2つのビットライン間の距離を適切に確保することができる。このことにより、隣接する2つのワードライン間、または隣接する2つのビットライン間において短絡などの不具合が生じることを抑制することができる。また、トランジスタ回路TのトランジスタTaの実装密度が高くなってしまうことを抑制することができ、これによって、近接する2つのトランジスタTaの間において短絡などの不具合が生じることを抑制することができる。   Preferably, as shown in FIG. 8, at least one transistor Ta of the 2i row and 2j−1 column transistor circuit T (2i, 2j−1) and the 2i−1 row and 2j column transistor circuit T ( The transistor circuit T is arranged so that the word line (2i) and the bit line B (2j) are located between at least one transistor Ta of 2i-1 and 2j). Thus, by arranging at least one transistor Ta between two adjacent word lines and between two adjacent bit lines, the distance between two adjacent word lines and between two adjacent bit lines can be An appropriate distance can be secured. As a result, it is possible to suppress a problem such as a short circuit between two adjacent word lines or between two adjacent bit lines. Moreover, it can suppress that the packaging density of the transistor Ta of the transistor circuit T becomes high, and it can suppress that malfunctions, such as a short circuit, arise between two adjacent transistors Ta by this.

(検査方法)
次に、このような構成からなるトランジスタ基板20のトランジスタ回路Tにおける第1端子33と第2端子34との短絡を検査する方法について説明する。
(Inspection method)
Next, a method for inspecting a short circuit between the first terminal 33 and the second terminal 34 in the transistor circuit T of the transistor substrate 20 having such a configuration will be described.

はじめに、端子部P(B(1))〜B(W(6))に接続されたケーブル45を介して、検査部50が、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加する。例えば、第1ビットラインB(1)の電位を検査電位Eとし、第2ビットラインB(2)の電位を接地電位とする。なお、オン状態になっているトランジスタ回路Tに適切に電流を流すことができる限りにおいて、検査電圧Vや検査電位Eの具体的な値が特に限られることはない。   First, the inspection unit 50 transmits the first bit line B (1) and the second bit line B (2) via the cable 45 connected to the terminal portions P (B (1)) to B (W (6)). The inspection voltage V is applied between the two. For example, the potential of the first bit line B (1) is set as the inspection potential E, and the potential of the second bit line B (2) is set as the ground potential. Note that the specific values of the inspection voltage V and the inspection potential E are not particularly limited as long as a current can be appropriately supplied to the transistor circuit T in the on state.

〔ビットラインB(1)〜B(2)間の検査工程〕
次に、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態で、第1ワードラインW(1)にオン電圧を印加して、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流を測定する、第1列〜第2列間第1検査工程を実施する。オン電圧は、第1行第2列トランジスタ回路T(1,2)をオン状態にすることができるよう適切に設定される。この際、その他のワードラインW(2)〜W(6)の電位は、各ワードラインW(2)〜W(6)に接続されたトランジスタ回路Tがオン状態にならないように制御されている。なお、その他のワードラインW(2)〜W(6)の電位の制御方法が特に限られることはない。例えば、ゲート端子31にオン電圧を印加しない限りトランジスタ回路Tに有意な電流が流れないようにトランジスタ回路Tや周辺回路が設計されている場合、その他のワードラインW(2)〜W(6)はフロート状態に、すなわち電圧が印加されない状態となっていてもよい。また、その他のワードラインW(2)〜W(6)がフロート状態の場合に、各ワードラインW(2)〜W(6)に接続されたトランジスタ回路Tに有意な電流が流れる場合、その他のワードラインW(2)〜W(6)にオフ電圧を印加してもよい。半導体層35を構成する材料として有機半導体材料が用いられる場合、フロート状態だと各ワードラインW(2)〜W(6)に接続されたトランジスタ回路Tに、オン状態の場合の1/10〜1/100程度の電流が流れる可能性がある。従って、有機半導体材料が用いられる場合、その他のワードラインW(2)〜W(6)にオフ電圧を印加することが好ましい。
[Inspection process between bit lines B (1) and B (2)]
Next, in a state where the inspection voltage V is applied between the first bit line B (1) and the second bit line B (2), an on-voltage is applied to the first word line W (1), A first inspection process between the first column and the second column is performed to measure a current flowing between the 1 bit line B (1) and the second bit line B (2). The on-voltage is appropriately set so that the first row, second column transistor circuit T (1,2) can be turned on. At this time, the potentials of the other word lines W (2) to W (6) are controlled so that the transistor circuits T connected to the word lines W (2) to W (6) are not turned on. . Note that the method for controlling the potentials of the other word lines W (2) to W (6) is not particularly limited. For example, when the transistor circuit T and the peripheral circuit are designed so that no significant current flows in the transistor circuit T unless the ON voltage is applied to the gate terminal 31, the other word lines W (2) to W (6) May be in a floating state, that is, in a state where no voltage is applied. Further, when a significant current flows through the transistor circuit T connected to each of the word lines W (2) to W (6) when the other word lines W (2) to W (6) are in a floating state, An off voltage may be applied to the word lines W (2) to W (6). When an organic semiconductor material is used as the material constituting the semiconductor layer 35, the transistor circuit T connected to each of the word lines W (2) to W (6) is connected to the transistor circuits T connected to the word lines W (2) to W (6) in the float state. There is a possibility that a current of about 1/100 flows. Therefore, when an organic semiconductor material is used, it is preferable to apply an off voltage to the other word lines W (2) to W (6).

その後、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態で、第2ワードラインW(2)にオン電圧を印加して、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流を測定する、第1列〜第2列間第2検査工程を実施する。この際、その他のワードラインW(1)、W(3)〜W(6)の電位は、各ワードラインW(1)、W(3)〜W(6)に接続されたトランジスタ回路Tがオン状態にならないように制御されている。   Thereafter, in the state where the inspection voltage V is applied between the first bit line B (1) and the second bit line B (2), an ON voltage is applied to the second word line W (2), A second inspection process between the first column and the second column is performed to measure a current flowing between the bit line B (1) and the second bit line B (2). At this time, the potentials of the other word lines W (1) and W (3) to W (6) are determined by the transistor circuits T connected to the word lines W (1) and W (3) to W (6). It is controlled so as not to turn on.

また、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態で、ワードラインW(3)〜W(6)に順にオン電圧を印加して、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流を測定する。すなわち、第1列〜第2列間第3検査工程、第1列〜第2列間第4検査工程、第1列〜第2列間第5検査工程および第1列〜第2列間第6検査工程を順に実施する。   In addition, in the state where the inspection voltage V is applied between the first bit line B (1) and the second bit line B (2), the ON voltage is sequentially applied to the word lines W (3) to W (6). Thus, the current flowing between the first bit line B (1) and the second bit line B (2) is measured. That is, the third inspection step between the first column and the second column, the fourth inspection step between the first column and the second column, the fifth inspection step between the first column and the second column, and the first inspection between the first column and the second column. 6 inspection steps are performed in order.

上述のようにして、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態でワードラインW(1)〜W(6)に順にオン電圧を印加した場合に、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流について説明する。図7および図8に示す例において、第1ビットラインB(1)と第2ビットラインB(2)との間には、下記の第1経路〜第3経路が存在している。
・第1経路:第2行第1列トランジスタ回路T(2,1)、接続部42および第1行第2列トランジスタ回路T(1,2)を通る経路
・第2経路:第4行第1列トランジスタ回路T(4,1)、接続部42および第3行第2列トランジスタ回路T(3,2)を通る経路
・第3経路:第6行第1列トランジスタ回路T(6,1)、接続部42および第5行第2列トランジスタ回路T(5,2)を通る経路
第1ビットラインB(1)と第2ビットラインB(2)との間に電流が流れるためには、上述の第1経路〜第3経路の少なくともいずれか1つが低抵抗の状態にある必要がある。
As described above, the ON voltage is sequentially applied to the word lines W (1) to W (6) in a state where the inspection voltage V is applied between the first bit line B (1) and the second bit line B (2). The current that flows between the first bit line B (1) and the second bit line B (2) when the voltage is applied will be described. In the example shown in FIGS. 7 and 8, the following first path to third path exist between the first bit line B (1) and the second bit line B (2).
First path: a path passing through the second row and first column transistor circuit T (2,1), the connection section 42 and the first row and second column transistor circuit T (1,2). Path through the first column transistor circuit T (4, 1), the connection section 42 and the third row second column transistor circuit T (3, 2) / third path: sixth row first column transistor circuit T (6, 1) ), A path passing through the connection section 42 and the fifth row, second column transistor circuit T (5, 2). In order for a current to flow between the first bit line B (1) and the second bit line B (2), At least one of the first to third paths described above needs to be in a low resistance state.

はじめに、第1ビットラインB(1)および第2ビットラインB(2)に接続された複数のトランジスタ回路Tのいずれにおいても、第1端子33と第2端子34との間の短絡が発生していないと仮定する。この場合、第1ワードラインW(1)にオン電圧を印加したとしても、第1行第2列トランジスタ回路T(1,2)はオン状態になるが、第2行第1列トランジスタ回路T(2,1)はオン状態にならない。このため、第1経路は高い抵抗値を有している。また、その他のトランジスタ回路Tもオフ状態になっている。このため、第2経路および第3経路も高い抵抗値を有している。従って、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。同様に、第2ワードラインW(2)にオン電圧を印加したとしても、第2行第1列トランジスタ回路T(2,1)はオン状態になるが、第1行第2列トランジスタ回路T(1,2)はオン状態にならない。このため、第1経路は高い抵抗値を有している。また、その他のトランジスタ回路Tもオフ状態になっている。このため、第2経路および第3経路も高い抵抗値を有している。従って、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。ワードラインW(3)〜W(6)にオン電圧を順に印加した場合についても同様に、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。   First, in any of the plurality of transistor circuits T connected to the first bit line B (1) and the second bit line B (2), a short circuit occurs between the first terminal 33 and the second terminal 34. Assume that it is not. In this case, even if an ON voltage is applied to the first word line W (1), the first row second column transistor circuit T (1,2) is turned on, but the second row first column transistor circuit T (2,1) does not turn on. For this reason, the first path has a high resistance value. The other transistor circuits T are also in the off state. For this reason, the second path and the third path also have high resistance values. Accordingly, no current flows between the first bit line B (1) and the second bit line B (2). Similarly, even if an ON voltage is applied to the second word line W (2), the second row first column transistor circuit T (2, 1) is turned on, but the first row second column transistor circuit T (1,2) is not turned on. For this reason, the first path has a high resistance value. The other transistor circuits T are also in the off state. For this reason, the second path and the third path also have high resistance values. Accordingly, no current flows between the first bit line B (1) and the second bit line B (2). Similarly, no current flows between the first bit line B (1) and the second bit line B (2) when the ON voltage is sequentially applied to the word lines W (3) to W (6).

次に、第1行第2列トランジスタ回路T(1,2)において第1端子33と第2端子34との間の短絡が発生していると仮定する。従って、第1行第2列トランジスタ回路T(1,2)は、第1ビットラインB(1)に印加される電圧に依らず常にオン状態になっている。この場合であっても、第1ワードラインW(1)にオン電圧を印加する場合には、第2行第1列トランジスタ回路T(2,1)はオン状態にならない。このため、第1経路の抵抗値は高くなっており、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。一方、第2ワードラインW(2)にオン電圧を印加すると、第2行第1列トランジスタ回路T(2,1)がオン状態になる。また第1行第2列トランジスタ回路T(1,2)は常にオン状態になっている。従って、第1経路は低抵抗になっており、このため、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流が測定される。従って、測定結果に基づいて、第1行第2列トランジスタ回路T(1,2)において第1端子33と第2端子34との間の短絡が発生していることを検出することができる。なお第1行第2列トランジスタ回路T(1,2)において短絡が生じている場合であっても、ワードラインW(3)〜W(6)にオン電圧を順に印加する場合には、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。   Next, it is assumed that a short circuit occurs between the first terminal 33 and the second terminal 34 in the first row, second column transistor circuit T (1,2). Therefore, the first row second column transistor circuit T (1,2) is always in the on state regardless of the voltage applied to the first bit line B (1). Even in this case, when the on-voltage is applied to the first word line W (1), the second row first column transistor circuit T (2, 1) is not turned on. For this reason, the resistance value of the first path is high, and no current flows between the first bit line B (1) and the second bit line B (2). On the other hand, when an ON voltage is applied to the second word line W (2), the second row first column transistor circuit T (2, 1) is turned on. The first row and second column transistor circuit T (1,2) is always in the on state. Therefore, the first path has a low resistance, and therefore, a current flowing between the first bit line B (1) and the second bit line B (2) is measured. Therefore, it is possible to detect that a short circuit has occurred between the first terminal 33 and the second terminal 34 in the first row second column transistor circuit T (1,2) based on the measurement result. Even when a short circuit occurs in the first row and second column transistor circuit T (1,2), the first voltage is applied to the word lines W (3) to W (6) in order. No current flows between the 1 bit line B (1) and the second bit line B (2).

〔ビットラインB(3)〜B(4)間の検査工程〕
次に、上述のビットラインB(1)〜B(2)間の検査工程と同様にして、ビットラインB(3)〜B(4)間の検査工程を実施する。具体的には、はじめに、第3ビットラインB(3)と第4ビットラインB(4)との間に検査電圧Vを印加した状態で、第1ワードラインW(1)にオン電圧を印加して、第3ビットラインB(3)と第4ビットラインB(4)との間に流れる電流を測定する、第3列〜第4列間第1検査工程を実施する。次に、第3ビットラインB(3)と第4ビットラインB(4)との間に検査電圧Vを印加した状態で、第2ワードラインW(2)にオン電圧を印加して、第3ビットラインB(3)と第4ビットラインB(4)との間に流れる電流を測定する、第3列〜第4列間第2検査工程を実施する。また、第3ビットラインB(3)と第4ビットラインB(4)との間に検査電圧Vを印加した状態で、ワードラインW(3)〜W(6)に順にオン電圧を印加して、第3ビットラインB(3)と第4ビットラインB(4)との間に流れる電流を測定する。すなわち、第3列〜第4列間第3検査工程、第3列〜第4列間第4検査工程、第3列〜第4列間第5検査工程および第3列〜第4列間第6検査工程を順に実施する。これによって、トランジスタ回路T(1,4)、T(2,3)、T(3,4)、T(4,3)、T(5,4)、T(6,3)において短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Tを特定することができる。
[Inspection process between bit lines B (3) to B (4)]
Next, the inspection process between the bit lines B (3) to B (4) is performed in the same manner as the inspection process between the bit lines B (1) to B (2). Specifically, first, an on-voltage is applied to the first word line W (1) while the inspection voltage V is applied between the third bit line B (3) and the fourth bit line B (4). Then, the first inspection process between the third column to the fourth column is performed to measure the current flowing between the third bit line B (3) and the fourth bit line B (4). Next, in the state where the inspection voltage V is applied between the third bit line B (3) and the fourth bit line B (4), the ON voltage is applied to the second word line W (2), A second inspection step between the third column to the fourth column is performed to measure a current flowing between the 3 bit line B (3) and the fourth bit line B (4). In addition, in the state where the inspection voltage V is applied between the third bit line B (3) and the fourth bit line B (4), the ON voltage is sequentially applied to the word lines W (3) to W (6). The current flowing between the third bit line B (3) and the fourth bit line B (4) is measured. That is, the third inspection step between the third column and the fourth column, the fourth inspection step between the third column and the fourth column, the fifth inspection step between the third column and the fourth column, and the third inspection step between the third column and the fourth column. 6 inspection steps are performed in order. This causes a short circuit in the transistor circuits T (1,4), T (2,3), T (3,4), T (4,3), T (5,4), T (6,3). Can be inspected. Moreover, when the short circuit has arisen, the transistor circuit T in which the short circuit has arisen can be specified.

〔ビットラインB(5)〜B(6)間の検査工程〕
その後、上述のビットラインB(1)〜B(2)間の検査工程と同様にして、ビットラインB(5)〜B(6)間の検査工程を実施する。すなわち、第5列〜第6列間第1検査工程、第5列〜第6列間第2検査工程、第5列〜第6列間第3検査工程、第5列〜第6列間第4検査工程、第5列〜第6列間第5検査工程および第5列〜第6列間第6検査工程を順に実施する。これによって、トランジスタ回路T(1,6)、T(2,5)、T(3,6)、T(4,5)、T(5,6)、T(6,5)において短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Tを特定することができる。
[Inspection process between bit lines B (5) to B (6)]
Thereafter, the inspection process between the bit lines B (5) to B (6) is performed in the same manner as the inspection process between the bit lines B (1) and B (2). That is, the first inspection step between the fifth column and the sixth column, the second inspection step between the fifth column and the sixth column, the third inspection step between the fifth column and the sixth column, and the fifth inspection between the fifth column and the sixth column. 4 inspection processes, the 5th inspection process between the 5th line-the 6th line, and the 6th inspection process between the 5th line-the 6th line are performed in order. This causes a short circuit in the transistor circuits T (1,6), T (2,5), T (3,6), T (4,5), T (5,6), T (6,5). Can be inspected. Moreover, when the short circuit has arisen, the transistor circuit T in which the short circuit has arisen can be specified.

このように本実施の形態においては、ビットラインB(2j−1)とビットラインB(2j)との間に検査電圧Vを印加した状態で、ワードラインW(1)〜W(m)に順にオン電圧を印加して、ビットラインB(2j−1)とビットラインB(2j)との間に流れる電流を測定することにより、トランジスタ回路Tにおいて短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Tを特定することができる。すなわち、短絡の発生箇所を容易に特定することができる。このため、短絡が生じているトランジスタ回路Tのみを除去したり修復したりしてトランジスタ基板20の製造歩留りを向上させることができる。また、短絡の発生箇所に関するデータに基づいて、トランジスタ基板20の製造工程を改善することなどによっても、トランジスタ基板20の製造歩留りを向上させることができる。   Thus, in the present embodiment, the word lines W (1) to W (m) are applied to the word lines W (1) to W (m) in a state where the inspection voltage V is applied between the bit line B (2j-1) and the bit line B (2j). It is possible to inspect whether or not a short circuit has occurred in the transistor circuit T by sequentially applying an ON voltage and measuring a current flowing between the bit line B (2j-1) and the bit line B (2j). it can. Moreover, when the short circuit has arisen, the transistor circuit T in which the short circuit has arisen can be specified. That is, it is possible to easily identify the occurrence location of the short circuit. For this reason, it is possible to improve the manufacturing yield of the transistor substrate 20 by removing or repairing only the transistor circuit T in which the short circuit has occurred. In addition, the manufacturing yield of the transistor substrate 20 can be improved by improving the manufacturing process of the transistor substrate 20 based on the data regarding the occurrence location of the short circuit.

(圧力センサ装置の組立工程)
次に、検査されたトランジスタ基板20を用いて圧力センサ装置10を構成する方法の一例について説明する。
(Assembly process of pressure sensor device)
Next, an example of a method for configuring the pressure sensor device 10 using the inspected transistor substrate 20 will be described.

ここでは、トランジスタ基板20上に上述の感圧体38、第2電極39、被覆層40などを積層させる。また、感圧体38の電気抵抗に関する情報が得られるようトランジスタ基板20のトランジスタ回路に電圧を印加するセンサ工程を実施するよう構成された制御部を、ケーブル45を介してトランジスタ基板20に接続する。この際、ワードラインW(2i−1)とワードラインW(2i)とが電気的に接続されるようにトランジスタ基板20や圧力センサ装置10が構成されてもよい。例えば、第1ワードラインW(1)と第2ワードラインW(2)とが接続されてもよい。同様に、ビットラインB(2j−1)とビットラインB(2j)とが電気的に接続されるようにトランジスタ基板20や圧力センサ装置10が構成されてもよい。例えば、第1ビットラインB(1)と第2ビットラインB(2)とが接続されてもよい。この場合、第2i行第2j−1列トランジスタ回路T(2i,2j−1)と第2i−1行第2j列トランジスタ回路T(2i−1,2j)とがいずれも同一のワードラインおよびビットラインに接続されることになる。例えば、第1行第2列トランジスタ回路T(1,2)と第2行第1列トランジスタ回路T(2,1)とが同一の第1ワードラインW(1)および第1ビットラインB(1)に接続されることになる。ここで上述のように、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、同一の第1電極37に接続されている。このため、第2i行第2j−1列トランジスタ回路T(2i,2j−1)および第2i−1行第2j列トランジスタ回路T(2i−1,2j)は、同一の第1電極37に対応する感圧体38の部分に対して並列に接続されたトランジスタ回路Tとして機能する。すなわち、1つの第1電極37に対応する感圧体38に対して、複数のトランジスタ回路Tが並列に設けられることになる。このため、1つの第1電極37に対応する感圧体38に流れる電流の容量を増加させることができる。また、複数のトランジスタ回路Tのうちの1つが故障した場合であっても、その他のトランジスタ回路Tが正常であれば、対応する感圧体38に流れる電流を測定することができる。このため、圧力センサ装置10の信頼性を高めることができる。   Here, the pressure-sensitive body 38, the second electrode 39, the coating layer 40, and the like described above are stacked on the transistor substrate 20. In addition, a control unit configured to perform a sensor process of applying a voltage to the transistor circuit of the transistor substrate 20 so as to obtain information regarding the electrical resistance of the pressure sensitive body 38 is connected to the transistor substrate 20 via the cable 45. . At this time, the transistor substrate 20 and the pressure sensor device 10 may be configured such that the word line W (2i-1) and the word line W (2i) are electrically connected. For example, the first word line W (1) and the second word line W (2) may be connected. Similarly, the transistor substrate 20 and the pressure sensor device 10 may be configured so that the bit line B (2j-1) and the bit line B (2j) are electrically connected. For example, the first bit line B (1) and the second bit line B (2) may be connected. In this case, both the 2i row 2j-1 column transistor circuit T (2i, 2j-1) and the 2i-1 row 2j column transistor circuit T (2i-1, 2j) have the same word line and bit. Will be connected to the line. For example, the first row / second column transistor circuit T (1,2) and the second row / first column transistor circuit T (2,1) have the same first word line W (1) and first bit line B ( 1). Here, as described above, the second terminal 34 of the 2i-th row 2j-1 column transistor circuit T (2i, 2j-1) and the 2i-1th row 2j-column transistor circuit T (2i-1, 2j) The second terminal 34 is connected to the same first electrode 37. For this reason, the 2i row 2j-1 column transistor circuit T (2i, 2j-1) and the 2i-1 row 2j column transistor circuit T (2i-1, 2j) correspond to the same first electrode 37. It functions as a transistor circuit T connected in parallel to the portion of the pressure-sensitive body 38. That is, a plurality of transistor circuits T are provided in parallel with respect to the pressure sensitive body 38 corresponding to one first electrode 37. For this reason, the capacity | capacitance of the electric current which flows into the pressure sensitive body 38 corresponding to one 1st electrode 37 can be increased. Even if one of the plurality of transistor circuits T fails, if the other transistor circuits T are normal, the current flowing through the corresponding pressure sensitive body 38 can be measured. For this reason, the reliability of the pressure sensor apparatus 10 can be improved.

ワードラインW(2i−1)とワードラインW(2i)とを電気的に接続する方法としては、例えば、ケーブル45や制御部においてワードラインW(2i−1)に繋がるラインとワードラインW(2i)に繋がるラインとを短絡させる方法が挙げられる。また、ワードラインW(2i−1)とワードラインW(2i)とを接続するための部材をトランジスタ基板20に設けてもよい。ビットラインB(2j−1)とビットラインB(2j)とを電気的に接続する方法についても、同様の方法を採用することができる。   As a method of electrically connecting the word line W (2i-1) and the word line W (2i), for example, a line connected to the word line W (2i-1) and the word line W ( The method of short-circuiting with the line connected to 2i) is mentioned. Further, a member for connecting the word line W (2i-1) and the word line W (2i) may be provided on the transistor substrate 20. A similar method can be adopted for the method of electrically connecting the bit line B (2j-1) and the bit line B (2j).

なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述した実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。   Note that various modifications can be made to the above-described embodiment. Hereinafter, modified examples will be described with reference to the drawings as necessary. In the following description and the drawings used in the following description, the same reference numerals as those used for the corresponding parts in the above embodiment are used for the parts that can be configured in the same manner as in the above embodiment. A duplicate description is omitted. In addition, when it is clear that the operational effects obtained in the above-described embodiment can be obtained in the modified example, the description thereof may be omitted.

(第1の変形例)
上述の図7および図8においては、トランジスタ回路Tが1つのトランジスタTaのみを含む例を示した。しかしながら、これに限られることはなく、図9および図10に示すように、トランジスタ回路Tが複数のトランジスタTaを含んでいてもよい。例えば、第2i行第2j−1列トランジスタ回路T(2i,2j−1)は、ゲート端子31がワードラインW(2i)に接続され、第1端子33がビットラインB(2j−1)に接続され、第2端子34が接続部44を介して互いに接続された複数のトランジスタTaを含んでいてもよい。図9および図10においては、第2行第1列トランジスタ回路T(2,1)が、ゲート端子31が第2ワードラインW(2)に接続され、第1端子33が第1ビットラインB(1)に接続され、第2端子34が接続部44を介して互いに接続された2つのトランジスタTaを含む例が示されている。図9および図10に示すように、2つのトランジスタTaは、第2ワードラインW(2)を挟んで互いに対向するよう配置されていてもよい。接続部44は、第2端子34と同一の階層に配置されていてもよく、第2端子34とは異なる階層に配置されていてもよい。例えば上述の接続部42の場合と同様に、貫通孔36aを介して第2端子34に接続される第1電極37が接続部44として機能してもよい。
(First modification)
7 and 8 described above, the example in which the transistor circuit T includes only one transistor Ta is shown. However, the present invention is not limited to this, and the transistor circuit T may include a plurality of transistors Ta as shown in FIGS. 9 and 10. For example, in the 2i row 2j-1 column transistor circuit T (2i, 2j-1), the gate terminal 31 is connected to the word line W (2i), and the first terminal 33 is connected to the bit line B (2j-1). The second terminal 34 may include a plurality of transistors Ta that are connected to each other via the connection portion 44. In FIG. 9 and FIG. 10, in the second row first column transistor circuit T (2, 1), the gate terminal 31 is connected to the second word line W (2), and the first terminal 33 is the first bit line B. An example including two transistors Ta connected to (1) and having a second terminal 34 connected to each other via a connecting portion 44 is shown. As shown in FIGS. 9 and 10, the two transistors Ta may be arranged so as to face each other across the second word line W (2). The connection unit 44 may be arranged on the same level as the second terminal 34, or may be arranged on a level different from the second terminal 34. For example, as in the case of the connection part 42 described above, the first electrode 37 connected to the second terminal 34 via the through hole 36 a may function as the connection part 44.

本変形例によれば、トランジスタ回路Tが複数のトランジスタTaを含むことにより、トランジスタ回路Tに流れる電流の容量を増加させることができる。また、複数のトランジスタTaのうちの1つが故障した場合であっても、その他のトランジスタTaが正常であれば、トランジスタ回路Tに流れる電流を測定し続けることができる。このため、圧力センサ装置10の信頼性を高めることができる。   According to this modification, the transistor circuit T includes the plurality of transistors Ta, so that the capacity of the current flowing through the transistor circuit T can be increased. Further, even when one of the plurality of transistors Ta fails, the current flowing through the transistor circuit T can be continuously measured as long as the other transistors Ta are normal. For this reason, the reliability of the pressure sensor apparatus 10 can be improved.

(その他の変形例)
上述の本実施の形態においては、トランジスタ基板20を検査する検査部50が、ケーブル45を介してトランジスタ基板20に接続される例を示した。しかしながら、検査部50が設けられる場所が特に限られることはない。例えば検査部50は、トランジスタ基板20上に設けられていてもよい。制御部も同様に、トランジスタ基板20上に設けられていてもよい。
(Other variations)
In the above-described embodiment, the example in which the inspection unit 50 that inspects the transistor substrate 20 is connected to the transistor substrate 20 via the cable 45 has been described. However, the place where the inspection unit 50 is provided is not particularly limited. For example, the inspection unit 50 may be provided on the transistor substrate 20. Similarly, the control unit may be provided on the transistor substrate 20.

また上述の本実施の形態においては、感圧体38に第1電極37が接触している例を示した。しかしながら、これに限られることはなく、図11に示すように、絶縁層36の一部に形成された貫通孔36aなどの開口部を間に挟んで第1電極37と感圧体38とが対向していてもよい。この場合、トランジスタ回路Tに圧力が加えられていない状態においては、第1電極37と感圧体38とは非接触であることが保証される。このため、トランジスタ回路Tに圧力が加えられていない状態において、感圧体38の電気的な状態の偏りや、ノイズが生じることを抑制することができる。またこの場合、一定値以上の圧力が感圧体38の厚み方向において感圧体38に加えられてはじめて、貫通孔36aに押し入れられた感圧体38の一部が第1電極37と接触するようになる。すなわち、感圧体38に圧力が加えられた時に第2端子34が感圧体38に電気的に接続されるようになっている。このため、第1電極37に対して押し付けられる感圧体38の圧力を、従来に比べて低減することができる。これによって、大きな圧力が感圧体38に加えられる場合であっても、過剰な電流が第1電極37および感圧体38に流れてしまうことを抑制することができる。この点でも、感圧体38の電気的な状態の偏りが生じることを抑制することができる。また、トランジスタ回路Tの消費電力や、トランジスタ回路Tを駆動するための外部の駆動回路の消費電力が増大してしまうことを抑制することができる。また、トランジスタ回路Tを駆動するための外部の駆動回路に過剰な負荷がかかってしまうことを抑制することができる。   In the above-described embodiment, the example in which the first electrode 37 is in contact with the pressure sensitive body 38 has been described. However, the present invention is not limited to this, and as shown in FIG. 11, the first electrode 37 and the pressure sensitive body 38 have an opening such as a through hole 36 a formed in a part of the insulating layer 36. You may face each other. In this case, in a state where no pressure is applied to the transistor circuit T, it is guaranteed that the first electrode 37 and the pressure sensitive body 38 are not in contact with each other. For this reason, in a state where no pressure is applied to the transistor circuit T, it is possible to suppress the deviation of the electrical state of the pressure-sensitive body 38 and the generation of noise. In this case, a part of the pressure sensitive body 38 pushed into the through hole 36 a comes into contact with the first electrode 37 only after a pressure of a certain value or more is applied to the pressure sensitive body 38 in the thickness direction of the pressure sensitive body 38. It becomes like this. That is, the second terminal 34 is electrically connected to the pressure sensitive body 38 when pressure is applied to the pressure sensitive body 38. For this reason, the pressure of the pressure sensitive body 38 pressed against the first electrode 37 can be reduced as compared with the conventional case. Accordingly, even when a large pressure is applied to the pressure sensitive body 38, it is possible to suppress an excessive current from flowing to the first electrode 37 and the pressure sensitive body 38. In this respect as well, it is possible to suppress the deviation of the electrical state of the pressure sensitive body 38. In addition, it is possible to suppress an increase in power consumption of the transistor circuit T and power consumption of an external drive circuit for driving the transistor circuit T. In addition, it is possible to suppress an excessive load from being applied to an external drive circuit for driving the transistor circuit T.

なお図11においては、第2端子34に接続された第1電極37が、開口部を間に挟んで感圧体38と対向する例を示した。しかしながら、図示はしないが、第2端子34が開口部を間に挟んで感圧体38と対向していてもよい。   FIG. 11 shows an example in which the first electrode 37 connected to the second terminal 34 faces the pressure-sensitive body 38 with the opening interposed therebetween. However, although not shown, the second terminal 34 may face the pressure sensitive body 38 with the opening portion interposed therebetween.

また図11においては、ボトムゲート型のトランジスタ回路Tが、絶縁層36の一部に形成された貫通孔36aなどの開口部を間に挟んで第1電極37と感圧体38とが対向するように構成される例を示した。しかしながら、これに限られることはなく、図12に示すように、絶縁層36の一部に形成された貫通孔36aなどの開口部を間に挟んで第1電極37と感圧体38とが対向し、かつ、ゲート端子31が第1端子33、第2端子34および半導体層35よりも基材21から遠い位置に配置されていてもよい。すなわち、図11に示す、第1電極37と感圧体38との対向構造が、トップゲート型のトランジスタ回路Tに適用されてもよい。   In FIG. 11, in the bottom gate type transistor circuit T, the first electrode 37 and the pressure sensitive body 38 face each other with an opening such as a through hole 36 a formed in a part of the insulating layer 36 therebetween. An example configured as shown is shown. However, the present invention is not limited to this, and as shown in FIG. 12, the first electrode 37 and the pressure sensitive body 38 have an opening such as a through hole 36a formed in a part of the insulating layer 36 therebetween. The gate terminal 31 may be disposed at a position farther from the base material 21 than the first terminal 33, the second terminal 34, and the semiconductor layer 35. That is, the opposing structure of the first electrode 37 and the pressure sensitive body 38 shown in FIG. 11 may be applied to the top gate type transistor circuit T.

なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。   In addition, although some modified examples with respect to the above-described embodiment have been described, naturally, a plurality of modified examples can be applied in combination as appropriate.

10 圧力センサ装置
20 トランジスタ基板
P 端子部
T トランジスタ回路
Ta トランジスタ
31 ゲート端子
32 ゲート絶縁膜
33 第1端子
34 第2端子
35 半導体層
36 絶縁層
37 第1電極
38 感圧体
39 第2電極
42 接続部
44 接続部
45 ケーブル
50 検査部
W(1) 第1ワードライン
W(2) 第2ワードライン
B(1) 第1ビットライン
B(2) 第2ビットライン
T(2,1) 第2行第1列トランジスタ回路
T(1,2) 第1行第2列トランジスタ回路
DESCRIPTION OF SYMBOLS 10 Pressure sensor apparatus 20 Transistor board P Terminal part T Transistor circuit Ta Transistor 31 Gate terminal 32 Gate insulating film 33 1st terminal 34 2nd terminal 35 Semiconductor layer 36 Insulating layer 37 1st electrode 38 Pressure sensitive body 39 2nd electrode 42 Connection Section 44 Connection section 45 Cable 50 Inspection section W (1) First word line W (2) Second word line B (1) First bit line B (2) Second bit line T (2, 1) Second row First column transistor circuit T (1,2) first row second column transistor circuit

Claims (7)

感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板であって、
ゲート端子と、半導体層と、前記半導体層の一端に接続された第1端子と、前記半導体層の他端に接続された第2端子と、を含むトランジスタを有する複数のトランジスタ回路と、
複数の前記トランジスタ回路に接続された複数のワードラインおよび複数のビットラインと、を備え、
前記複数のワードラインは、複数の前記トランジスタ回路の前記ゲート端子に接続された第1ワードラインと、前記第1ワードラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記ゲート端子に接続された第2ワードラインと、を少なくとも含み、
前記複数のビットラインは、複数の前記トランジスタ回路の前記第1端子に接続された第1ビットラインと、前記第1ビットラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記第1端子に接続された第2ビットラインと、を少なくとも含み、
前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第2ビットラインに接続された第1行第2列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第1ビットラインに接続された第2行第1列トランジスタ回路と、を少なくとも含み、
前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが接続されている、トランジスタ基板。
A transistor substrate used in a pressure sensor device that measures pressure using a pressure sensitive body,
A plurality of transistor circuits having a transistor including a gate terminal, a semiconductor layer, a first terminal connected to one end of the semiconductor layer, and a second terminal connected to the other end of the semiconductor layer;
A plurality of word lines and a plurality of bit lines connected to a plurality of the transistor circuits,
The plurality of word lines include a first word line connected to the gate terminals of the plurality of transistor circuits, and the gate terminals of the plurality of transistor circuits different from the transistor circuits connected to the first word line. At least a second word line connected to
The plurality of bit lines include a first bit line connected to the first terminals of the plurality of transistor circuits and a first bit line of the plurality of transistor circuits different from the transistor circuit connected to the first bit line. At least a second bit line connected to one terminal,
The plurality of transistor circuits include a first row second column transistor circuit in which the gate terminal is connected to the first word line, the first terminal is connected to the second bit line, and the gate terminal is the first A second row first column transistor circuit connected to two word lines and having the first terminal connected to the first bit line;
A transistor substrate in which the second terminal of the first row and second column transistor circuit is connected to the second terminal of the second row and first column transistor circuit.
前記トランジスタ回路は、前記第2端子および前記圧力センサ装置の感圧体に接続された第1電極を含み、
前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが、同一の前記第1電極に接続されている、請求項1に記載のトランジスタ基板。
The transistor circuit includes a first electrode connected to the second terminal and a pressure sensitive body of the pressure sensor device,
2. The second terminal of the first row and second column transistor circuit and the second terminal of the second row and first column transistor circuit are connected to the same first electrode. Transistor substrate.
前記トランジスタ回路は、複数の前記トランジスタを含む、請求項1または2に記載のトランジスタ基板。   The transistor substrate according to claim 1, wherein the transistor circuit includes a plurality of the transistors. 請求項1に記載のトランジスタ基板の検査方法であって、
前記第1ビットラインと前記第2ビットラインとの間に検査電圧を印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第1検査工程と、
前記第1ビットラインと前記第2ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第2検査工程と、を備える、検査方法。
A method for inspecting a transistor substrate according to claim 1,
In a state where a test voltage is applied between the first bit line and the second bit line, an on voltage is applied to the first word line so that the first bit line is connected to the second bit line. A first inspection step between the first row and the second row, measuring the current flowing through
In a state where a test voltage is applied between the first bit line and the second bit line, an on voltage is applied to the second word line so that the voltage is between the first bit line and the second bit line. And a second inspection step between the first column and the second column for measuring a current flowing through the first and second columns.
前記第1列〜第2列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、
前記第1列〜第2列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加される、請求項4に記載の検査方法。
In the first inspection process between the first column and the second column, an off voltage is applied to word lines other than the first word line,
5. The inspection method according to claim 4, wherein an off voltage is applied to word lines other than the second word line in the second inspection step between the first column and the second column.
前記複数のビットラインは、それぞれが複数の前記トランジスタ回路の前記第1端子に接続された第3ビットラインおよび第4ビットラインをさらに含み、
前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第4ビットラインに接続された第1行第4列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第3ビットラインに接続された第2行第3列トランジスタ回路と、をさらに含み、
前記検査方法は、
前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第1検査工程と、
前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第2検査工程と、をさらに備える、請求項4または5に記載の検査方法。
The plurality of bit lines further include a third bit line and a fourth bit line each connected to the first terminals of the plurality of transistor circuits,
The plurality of transistor circuits include a first row fourth column transistor circuit in which the gate terminal is connected to the first word line, the first terminal is connected to the fourth bit line, and the gate terminal is the first A second row and third column transistor circuit connected to two word lines and having the first terminal connected to the third bit line;
The inspection method is:
With an inspection voltage applied between the third bit line and the fourth bit line, an on-voltage is applied to the first word line, and between the third bit line and the fourth bit line. A first inspection step between the third column to the fourth column, measuring the current flowing through
With an inspection voltage applied between the third bit line and the fourth bit line, an on-voltage is applied to the second word line so that the third bit line is connected between the third bit line and the fourth bit line. 6. The inspection method according to claim 4, further comprising: a second inspection step between the third column and the fourth column that measures a current flowing through the second column.
前記第3列〜第4列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、
前記第3列〜第4列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加される、請求項6に記載の検査方法。
In the first inspection step between the third column to the fourth column, an off voltage is applied to word lines other than the first word line,
The inspection method according to claim 6, wherein in the second inspection step between the third column and the fourth column, an off voltage is applied to word lines other than the second word line.
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