JP2016209035A - 遊技機 - Google Patents

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Abstract

【課題】遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとが混在して配置されているため、これらプログラムの正当性を検証することができる遊技機を提供する。【解決手段】遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとのＲＯＭ上における配置位置を切り分け、プログラムソースコード上或いはメモリマップ上において互いが混在しないよう構成された遊技機。【選択図】図７３

Description

遊技機に関する。
回胴式遊技機（スロットマシン）は、所定数の遊技メダルを投入後に遊技開始指示装置（スタートレバー）が操作されたことを契機として、複数の図柄が外周上に配置された複数列の回胴（リール）が回転動作し、当該回転動作を停止させるための回胴停止装置（ストップボタン）を駆使して回胴を停止させた結果、有効ライン上に所定の図柄の組合せ（例えば「７７７」）が並んだ場合には、通常遊技状態よりも遊技者にとって利益状態の高い特別遊技状態｛通常時よりも当選役の抽選確率が上昇する遊技状態｝に移行するタイプのものが一般的である。ここで、スロットマシンにおいては、遊技の興趣性を高めるための演出用の画像等が、リールの回転動作及び停止動作とシンクロした形で、液晶等のディスプレイ上にて表示される場合があり、ストップボタン等を操作した際に、リール上に表示された図柄とディスプレイ上に表示された演出用の画像等とを見比べながら、遊技の結果を予測して楽しむよう構成されているものが多い。
また、ぱちんこ遊技機は、始動口（スタートチャッカー）に遊技球が入球したことを契機として、７セグ等の表示部上で「特別図柄」と称される図柄が変動表示され、当該特別図柄が特定態様（例えば「７」）となった場合、通常遊技状態よりも遊技者にとって利益状態の高い特別遊技状態｛通常時は閉状態にある大入賞口（アタッカー）が所定条件で開放する内容の遊技｝に移行するタイプの、いわゆる「デジパチ」と呼ばれている機種（従来の「第一種遊技機」）が一般的である。ここで、遊技者の利益に直結する特別図柄の表示制御の負担を軽減するために、前記の「特別図柄」とは別に、遊技の興趣性を高めるための演出用の「装飾図柄」と称される図柄が、前記特別図柄の変動とシンクロした形で、前記表示部よりもサイズが大きい液晶等のディスプレイ上で変動表示される場合がある。そして、特別図柄の変動が開始されると装飾図柄もこれに合わせて変動を開始し、特別図柄が特定態様（例えば「７」）で停止した場合、装飾図柄もこれに合わせて所定態様（例えば「７７７」）で停止することとなる。そして、装飾図柄が所定態様で停止したことにより、特別遊技へ移行が確定したことを遊技者が明確に認識できるよう構成されているものが多い。
このような仕組みはこの種の多くの遊技機で共通するのであるが、遊技機の動作制御等を司るプログラム容量は、不正プログラムの混入防止（遊技機メーカーが提供するプログラムの正当性保障）の観点からその容量上限が厳しく規制されていると共に、遊技性仕様を実装するためのプログラムの他にも、遊技機に対して不正行為がなされる（例えば、遊技媒体の投入口や払出口に対して不正にアクセスして遊技媒体を不正な手段で得る、等）ことを防御するための不正行為防止用のプログラムも数多く実装されている。
特開２０１１−１４７６７５
しかしながら、現状では、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとが混在してＲＯＭ上に配置されていることが多く、その結果これらプログラムの正当性を検証することが困難となっているという課題が存在する。
本態様に係る遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが記憶されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが記憶されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが記憶されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが記憶されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域に記憶されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域に記憶されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
電源断からの復帰後において前記第一制御領域に記憶されている所定のプログラム処理によって、前記第一情報格納領域に記憶された処理結果データ、前記第二情報格納領域に記憶された処理結果データ、及び前記スタック領域に退避されたデータの誤り検出が行われるよう構成されている
ことを特徴とする遊技機である。
本態様に係る遊技機によれば、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの正当性を検証することが容易となるという効果を奏する。
図１は、本実施形態に係る回胴式遊技機の斜視図である。 図２は、本実施形態に係る回胴式遊技機の扉を開いた状態の斜視図である。 図３は、本実施形態に係る回胴式遊技機における、メダル投入口内部の斜視図である。 図４は、本実施形態に係る回胴式遊技機における、メダル払出装置の正面図及び上面図である。 図５は、本実施形態に係る回胴式遊技機の電気的全体構成図である。 図６は、本実施形態に係る回胴式遊技機の主制御チップに係る電気的構成図である。 図７は、本実施形態に係る回胴式遊技機における、主制御チップのメモリマップ構成図である。 図８は、本実施形態に係る回胴式遊技機における、主制御基板側でのメインフローチャートである。 図９は、本実施形態に係る回胴式遊技機における、主制御基板側での設定変更装置制御処理のフローチャートである。 図１０は、本実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（１枚目）のフローチャートである。 図１１は、本実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（２枚目）のフローチャートである。 図１２は、本実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（３枚目）のフローチャートである。 図１３は、本実施形態に係る回胴式遊技機における、主制御基板側での復帰不可能エラー処理のフローチャートである。 図１４は、本実施形態に係る回胴式遊技機における、主制御基板側でのメダル投入エラー検出処理のフローチャートである。 図１５は、本実施形態に係る回胴式遊技機における、主制御基板側でのメダル払出エラー検出処理のフローチャートである。 図１６は、本実施形態に係る回胴式遊技機における、主制御基板側での投入・払出エラー検出処理のフローチャートである。 図１７は、本実施形態に係る回胴式遊技機における、主制御基板側でのタイマ割り込み時処理のフローチャートである。 図１８は、本実施形態に係る回胴式遊技機における、主制御基板側でのメダル投入チェック処理のフローチャートである。 図１９は、本実施形態に係る回胴式遊技機における、主制御基板側でのメダル払出チェック処理のフローチャートである。 図２０は、本実施形態に係る回胴式遊技機における、主制御基板側での投入・払出エラーチェック処理のフローチャートである。 図２１は、本実施形態に係る回胴式遊技機における、主制御基板側での電源断時処理のフローチャートである。 図２２は、第２実施形態に係る回胴式遊技機における、主制御基板側でのメインフローチャート（１枚目）である。 図２３は、第２実施形態に係る回胴式遊技機における、主制御基板側でのメインフローチャート（２枚目）である。 図２４は、第２実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（２枚目）のフローチャートである。 図２５は、第２実施形態に係る回胴式遊技機における、主制御基板側でのメダル投入エラー検出処理のフローチャートである。 図２６は、第２実施形態に係る回胴式遊技機における、主制御基板側でのメダル払出エラー検出処理のフローチャートである。 図２７は、第２実施形態に係る回胴式遊技機における、主制御基板側での投入・払出エラー検出処理のフローチャートである。 図２８は、第２実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（３枚目）のフローチャートである。 図２９は、第２実施形態に係る回胴式遊技機における、主制御基板側での復帰不可能エラー処理のフローチャートである。 図３０は、第２実施形態に係る回胴式遊技機における、主制御基板側でのタイマ割り込み時処理のフローチャートである。 図３１は、第２実施形態に係る回胴式遊技機における、主制御基板側での電源断時処理のフローチャートである。 図３２は、第３実施形態に係る回胴式遊技機における、基本仕様一覧である。 図３３は、第３実施形態に係る回胴式遊技機における、リール配列一覧である。 図３４は、第３実施形態に係る回胴式遊技機における、小役出現率一覧である。 図３５は、第３実施形態に係る回胴式遊技機における、図柄組み合わせ一覧１である。 図３６は、第３実施形態に係る回胴式遊技機における、図柄組み合わせ一覧２である。 図３７は、第３実施形態に係る回胴式遊技機における、条件装置一覧１である。 図３８は、第３実施形態に係る回胴式遊技機における、条件装置一覧２である。 図３９は、第３実施形態に係る回胴式遊技機における、条件装置一覧３である。 図４０は、第３実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（２枚目）のフローチャートである。 図４１は、第３実施形態に係る回胴式遊技機における、主制御基板側での当選時ゲーム数上乗せ実行処理のフローチャートである。 図４２は、第３実施形態に係る回胴式遊技機における、主制御基板側での押し順ナビ制御処理のフローチャートである。 図４３は、第３実施形態に係る回胴式遊技機における、主制御基板側でのリール回転開始準備処理のフローチャートである。 図４４は、第３実施形態に係る回胴式遊技機における、主制御基板側でのＡＲＴ抽選実行処理のフローチャートである。 図４５は、第３実施形態に係る回胴式遊技機における、主制御基板側での入賞時ゲーム数上乗せ実行処理のフローチャートである。 図４６は、第３実施形態に係る回胴式遊技機における、主制御基板側での遊技状態移行制御処理のフローチャートである。 図４７は、第３実施形態に係る回胴式遊技機における、主制御基板側での遊技状態遷移図である。 図４８は、第３実施形態に係る回胴式遊技機における、主制御基板側でのタイマ割り込み時処理のフローチャートである。 図４９は、第３実施形態に係る回胴式遊技機における、主制御基板側での第１試験信号出力処理のフローチャートである。 図５０は、第３実施形態に係る回胴式遊技機における、主制御基板側での第２試験信号出力処理のフローチャートである。 図５１は、第３実施形態に係る回胴式遊技機における、主制御基板側での押し順ナビあり時信号制御処理のフローチャートである。 図５２は、第３実施形態に係る回胴式遊技機における、主制御基板側での押し順ナビなし時信号制御処理のフローチャートである。 図５３は、第３実施形態に係る回胴式遊技機における、操作態様情報一覧である。 図５４は、第３実施形態からの変更例１に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（２枚目）のフローチャートである。 図５５は、第３実施形態からの変更例１に係る回胴式遊技機における、主制御基板側での押し順ナビ制御処理のフローチャートである。 図５６は、第３実施形態からの変更例１に係る回胴式遊技機における、主制御基板側での第１試験信号出力処理のフローチャートである。 図５７は、第３実施形態からの変更例１に係る回胴式遊技機における、主制御基板側での第２試験信号出力処理のフローチャートである。 図５８は、第３実施形態からの変更例１に係る回胴式遊技機における、主制御基板側での操作態様情報制御処理のフローチャートである。 図５９は、第３実施形態からの変更例１に係る回胴式遊技機における、主制御基板側での押し順ナビあり時信号制御処理のフローチャートである。 図６０は、第３実施形態からの変更例１に係る回胴式遊技機における、主制御基板側での押し順ナビなし時信号制御処理のフローチャートである。 図６１は、第３実施形態からの変更例１に係る回胴式遊技機における、操作態様情報一覧である。 図６２は、第３実施形態からの変更例２に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（２枚目）のフローチャートである。 図６３は、第３実施形態からの変更例２に係る回胴式遊技機における、主制御基板側でのタイマ割り込み時処理のフローチャートである。 図６４は、第３実施形態からの変更例２に係る回胴式遊技機における、主制御基板側での押し順ナビあり時信号制御処理のフローチャートである。 図６５は、第３実施形態からの変更例２に係る回胴式遊技機における、主制御基板側での押し順ナビなし時信号制御処理のフローチャートである。 図６６は、第３実施形態からの変更例２に係る回胴式遊技機における、操作態様情報一覧である。 図６７は、第４実施形態に係る回胴式遊技機における、主制御基板側での主制御装置側メイン処理のフローチャートである。 図６８は、第４実施形態に係る回胴式遊技機における、主制御基板側での設定変更装置制御処理のフローチャートである。 図６９は、第４実施形態に係る回胴式遊技機における、主制御基板側での設定変更なしＲＡＭ初期化処理のフローチャートである。 図７０は、第４実施形態に係る回胴式遊技機における、主制御基板側での設定変更ありＲＡＭ初期化処理のフローチャートである。 図７１は、第４実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（１枚目）のフローチャートである。 図７２は、第４実施形態に係る回胴式遊技機における、主制御基板側での遊技進行制御処理（３枚目）のフローチャートである。 図７３は、第４実施形態に係る回胴式遊技機における、主制御基板側での第２試験信号出力処理のフローチャートである。 図７４は、第４実施形態に係る回胴式遊技機における、主制御基板側での第２試験信号出力情報の一例である。 図７５は、第４実施形態に係る回胴式遊技機における、主制御基板側での電源断時処理のフローチャートである。 図７６は、第４実施形態に係る回胴式遊技機における、主制御基板側でのタイマ割り込み時処理のフローチャートである。 図７７は、第４実施形態に係る回胴式遊技機における、主制御基板側での第１試験信号出力処理のフローチャートである。 図７８は、第５実施形態に係る回胴式遊技機における、主制御基板側での第２ＲＯＭ領域を呼び出す際の処理の一例である。 図７９は、第５実施形態に係る回胴式遊技機における、主制御基板側でのスタックエリアイメージ図である。 図８０は、第６実施形態に係る回胴式遊技機における、主制御基板側での第１・第２メイン処理のフローチャートである。 図８１は、第６実施形態に係る回胴式遊技機における、主制御基板側での第１割り込み処理のフローチャートである。 図８２は、第６実施形態に係る回胴式遊技機における、主制御基板側での第２割り込み処理のフローチャートである。 図８３は、第６実施形態に係る回胴式遊技機における、主制御基板側でのメイン処理イメージ図Ａである。 図８４は、第６実施形態に係る回胴式遊技機における、主制御基板側での第１スタック設定中割り込みイメージ図Ａである。 図８５は、第６実施形態に係る回胴式遊技機における、主制御基板側での第２スタック設定中割り込みイメージ図Ａである。 図８６は、第７実施形態に係る回胴式遊技機における、主制御基板側での第１・第２メイン処理のフローチャートである。 図８７は、第７実施形態に係る回胴式遊技機における、主制御基板側での第１割り込み処理のフローチャートである。 図８８は、第７実施形態に係る回胴式遊技機における、主制御基板側での第２割り込み処理のフローチャートである。 図８９は、第７実施形態に係る回胴式遊技機における、主制御基板側でのメイン処理イメージ図Ｂである。 図９０は、第７実施形態に係る回胴式遊技機における、主制御基板側での第１スタック設定中割り込みイメージ図Ｂである。 図９１は、第７実施形態に係る回胴式遊技機における、主制御基板側での第２スタック設定中割り込みイメージ図Ｂである。 図９２は、第８実施形態に係る回胴式遊技機における、主制御基板側での第１・第２メイン処理のフローチャートである。 図９３は、第８実施形態に係る回胴式遊技機における、主制御基板側での第１割り込み処理のフローチャートである。 図９４は、第８実施形態に係る回胴式遊技機における、主制御基板側での第２割り込み処理のフローチャートである。 図９５は、第８実施形態に係る回胴式遊技機における、主制御基板側でのメイン処理イメージ図Ｃである。 図９６は、第８実施形態に係る回胴式遊技機における、主制御基板側での第１メイン処理中割り込みイメージ図Ｃである。 図９７は、第８実施形態に係る回胴式遊技機における、主制御基板側での第２メイン処理中割り込みイメージ図Ｃである。 図９８は、第９実施形態に係る回胴式遊技機における、主制御基板側での第１・第２メイン処理のフローチャートである。 図９９は、第９実施形態に係る回胴式遊技機における、主制御基板側での第１割り込み処理のフローチャートである。 図１００は、第９実施形態に係る回胴式遊技機における、主制御基板側での第２割り込み処理のフローチャートである。 図１０１は、第９実施形態に係る回胴式遊技機における、主制御基板側でのメイン処理イメージ図Ｄである。 図１０２は、第９実施形態に係る回胴式遊技機における、主制御基板側での第１メイン処理中割り込みイメージ図Ｄである。 図１０３は、第９実施形態に係る回胴式遊技機における、主制御基板側での第２メイン処理中割り込みイメージ図Ｄである。 図１０４は、第１０実施形態に係る回胴式遊技機における、主制御基板側での第１・第２メイン処理のフローチャートである。 図１０５は、第１０実施形態に係る回胴式遊技機における、主制御基板側での第１割り込み処理のフローチャートである。 図１０６は、第１０実施形態に係る回胴式遊技機における、主制御基板側での第２割り込み処理のフローチャートである。 図１０７は、第１１実施形態に係る回胴式遊技機における、主制御基板側での第１・第２メイン処理のフローチャートである。
はじめに、本明細書における各用語の意義について説明する。「乱数」とは、回胴式遊技機において何らかの遊技内容を決定するための抽選（電子計算機によるくじ）に使用される乱数であり、狭義の乱数の他に擬似乱数も含む（例えば、乱数としてはハード乱数、擬似乱数としてはソフト乱数）。例えば、遊技の結果に影響を与えるいわゆる「基本乱数」、具体的には、特別遊技の移行や入賞役と関連した「当選乱数」、等を挙げることができる。「ＣＰＵ」とは、当業界において周知であるものと同義であり、使用されているアーキテクチャ（ＣＩＳＣ、ＲＩＳＣ、ビット数等）や処理性能等には何ら限定されない。「電断（電源断）」とは、遊技機に設けられた電源スイッチの操作実行有無に係らず、遊技機に供給される電源電圧が一定レベル以下となったことを指し、例えば、電源供給ユニットの破損や停電等による不測の事態による電源供給の遮断をも包含する。「ＲＯＭ」とは、当業界において周知であるものと同義であり、情報を物理的に保持する（例えば、データ読み出し用の電流を与えた場合、導通する素子構成であれば「１」、導通しない素子構成であれば「０」となる）。ＲＡＭとは、当業界において周知であるものと同義であり、情報を電気的に保持する（例えば、データ読み出し用の電流を与えた場合、蓄電されていれば「１」、蓄電されていなければ「０」となる。尚、ＲＡＭ内で保持されているデータの一部又はすべてに対して、電断時にはバックアップ電源が供給されるよう構成されていることが一般的である）。「遊技状態」とは、例えば、遊技メダルが獲得容易であり遊技者にとって有利な特別遊技状態（いわゆる大当り遊技であり、ボーナス遊技や第１種ＢＢ・第２種ＢＢ等と呼ばれるものが該当する）、再遊技の当選率があらかじめ定められた値である通常遊技状態よりも再遊技当選率が高い（又は低い）状態である再遊技確率変動遊技状態（ＲＴ状態）、当選した役を入賞させるためのリールの停止順を報知し得るＡＴ（アシストタイム）状態、前記ＲＴ状態とＡＴ状態とが複合したＡＲＴ（アシストリプレイタイム）状態、等が挙げられる。また、前記通常遊技状態においても、前記ＲＴ状態、ＡＴ状態、ＡＲＴ状態への移行抽選確率が異なる、高確率通常遊技状態、低確率通常遊技状態、等が挙げられる。また、前記遊技状態は複合しても問題ない｛更に、これらの遊技状態や機能（例えば、ＡＴ状態への移行抽選や、リールの停止順に係る報知指示の出力等）は、遊技進行を制御する主制御基板側ですべて実装してしまっても問題ない｝。
以下の実施形態は、回胴式遊技機（いわゆるスロットマシン）を前提としたものとなっているが、これには何ら限定されず、他の遊技機（例えば、ぱちんこ遊技機、雀球、アレンジボール等）に応用された場合も範囲内であり、即ち、遊技進行を制御するマイコンチップ（ＣＰＵ、ＲＯＭ、ＲＡＭを搭載したチップ）を備え、当該マイコンチップにてプログラムを動作させるものに対して応用することができる技術である。尚、本実施形態は、あくまで一例であり、各手段が存在する場所や機能等、各種処理に関しての各ステップの順序、フラグのオン・オフのタイミング、各ステップの処理を担う手段名等に関し、以下の態様に限定されるものではない。また、上記した実施形態や変更例は、特定のものに対して適用されると限定的に解すべきでなく、どのような組み合わせであってもよい。例えば、ある実施形態についての変更例は、別の実施形態の変更例であると理解すべきであり、また、ある変更例と別の変更例が独立して記載されていたとしても、当該ある変更例と当該別の変更例を組み合わせたものも記載されていると理解すべきである。
ここで本発明の詳細な説明に先立ち、本発明に係る簡潔な構成を説明する。
本発明に係る回胴式遊技機のうち、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第１ＲＡＭ領域（又は、レジスタ領域）を更新及び参照し得る構成を（本実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第２ＲＡＭ領域を参照可能に構成し、且つ、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第１ＲＡＭ領域を参照し得る構成を（第２実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、試験基板に出力する信号に係る処理を第２プログラム領域にて実行し、且つ、第１試験基板に出力する条件装置情報として、いずれの条件装置情報を出力するタイミングであるかに係る識別値（小役識別値、ボーナス識別値）を第１プログラム領域における処理によって第１ＲＡＭ領域に一時記憶し、且つ、第１プログラム領域にて実行された押し順表示装置Ｄ２７０による押し順ナビに基づいて、第２試験基板への出力信号を制御するような構成を（第３実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第３実施形態をベースとして、且つ、第１試験基板に出力する条件装置情報として、いずれの条件装置情報を出力するタイミングであるかに係る識別値（小役識別値、ボーナス識別値）を第２プログラム領域における処理によってレジスタ領域に一時記憶し、且つ、第１プログラム領域における押し順ナビに拘らず、第２プログラム領域にて第２試験基板への出力信号を制御するような構成を（第３実施形態からの変更例１）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第３実施形態からの変更例１をベースとして、且つ、第２試験基板に出力する操作態様情報として、停止するリールに係る情報、即ちリール停止順に係る情報を一回の出力にて第２試験基板へ送信するような構成を（第３実施形態からの変更例２）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第３実施形態をベースとして、電断復帰時のＲＡＭ初期化範囲の決定及びＲＡＭクリアを、第１ＲＯＭ・ＲＡＭ領域に係る範囲は第１ＲＯＭ・ＲＡＭ領域における処理によって実行し、第２ＲＯＭ・ＲＡＭ領域に係る範囲は第２ＲＯＭ・ＲＡＭ領域による処理によって実行するような構成を（第４実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第１ＲＯＭ領域の処理を実行中に第２ＲＯＭ領域の処理を呼び出した場合のスタックポインタのアドレスと、第２ＲＯＭ領域の処理を終了してから第１ＲＯＭ領域の呼び出し元に復帰する場合のスタックポインタのアドレスとが一致しているか否かを判定して、一致していた場合にのみ、第２ＲＯＭ領域における処理が正常に実行されたと判断するような構成を（第５実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、スタックエリアを２つ用いることによって第１ＲＯＭ・ＲＡＭ領域の処理と第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるような構成を（第６実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第６実施形態をベースとして、レジスタの退避又は復帰タイミングを相違させたような構成を（第７実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第６実施形態をベースとして、第２ＲＯＭ領域を呼び出す際に割り込みを禁止することによって第１ＲＯＭ・ＲＡＭ領域の処理と第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるような構成を（第８実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第８実施形態をベースとして、レジスタの退避又は復帰タイミングを相違させたような構成を（第９実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第６実施形態をベースとして、レジスタの退避又は復帰タイミングを相違させたような構成を（第１０実施形態）にて詳細に説明する。
本発明に係る回胴式遊技機のうち、第６実施形態をベースとして、第２ＲＯＭ領域を呼び出す際に割り込みを禁止することによって第１ＲＯＭ・ＲＡＭ領域の処理と第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるような構成を（第１１実施形態）にて詳細に説明する。
（本実施形態）
ここで、各構成要素について説明する前に、本実施形態に係る回胴式遊技機Ｐの特徴（概略）を説明する。以下、図面を参照しながら、各要素について詳述する。
まず、図１（一部の構成については図２）を参照しながら、本実施形態に係る回胴式遊技機の前面側の基本構造を説明する。まず、回胴式遊技機Ｐは、主に前扉（フロントドアとも称す）と、裏箱（キャビネット、基体とも称す）と裏箱内に設置されたリールユニット、ホッパ装置、電源ユニット、主制御基板Ｍ（主制御チップＣが搭載されている基板）で構成される。以下、これらを順に説明する。
次に、回胴式遊技機Ｐの前扉ＤＵは、装飾ランプユニットＤ１５０、メダル受け皿Ｄ２３０、を含む。まず、装飾ランプユニットＤ１５０は、回胴式遊技機Ｐの遊技の進行に応じて発光する発光源を有したものである。また、前扉ＤＵの開閉状態を検出可能な扉スイッチＤ８０が設けられている。また、前扉ＤＵには鍵穴Ｄ２６０が設けられており、鍵穴Ｄ２６０の形状と整合するキー（ドアキー）を鍵穴Ｄ２６０に差し込む｛加えて、所定の方向（例えば、時計回り）に捻る｝ことで、前扉ＤＵを開放し得るよう構成されている。更に、本実施形態においては、ドアキーを鍵穴Ｄ２６０に差し込む｛加えて、所定の方向（例えば、反時計回り）に捻る｝ことで、エラー状態（後述する、ドア開放エラー等）を解除し得るよう構成されている。次に、メダル受け皿Ｄ２３０は、放出口Ｄ２４０から放出された遊技メダル（或いは単にメダルと呼ぶことがある）の受け皿である。
次に、前扉ＤＵは、遊技状態を視認可能にするための機構、遊技媒体の入力を可能にするための機構、リールユニットを操作するための機構、等を含む。具体的には、遊技状態を視認可能にするための機構として、リール窓Ｄ１６０、投入数表示灯Ｄ２１０、操作状態表示灯Ｄ１８０、特別遊技状態表示装置Ｄ２５０、払出数表示装置Ｄ１９０、クレジット数表示装置Ｄ２００、押し順表示装置Ｄ２７０、ＡＲＴカウンタ値表示装置Ｄ２８０等が取り付けられている。また、遊技媒体の投入や賭け数（ベット数）の入力を可能にするための機構として、メダル投入口Ｄ１７０、ベットボタンＤ２２０、投入された遊技媒体の払い出しを可能にするための機構として、精算ボタンＤ６０が取り付けられている。そして、リールユニットを操作するための機構として、スタートレバーＤ５０、停止ボタンＤ４０が取り付けられている。以下、各要素について詳述する。
＜遊技状態を視認可能にするための機構＞
次に、リール窓Ｄ１６０は、前扉ＤＵの一部を構成する合成樹脂等によって形成された透明な部材であり、リール窓Ｄ１６０を通して遊技機枠内に設置されたリールユニットを視認可能に構成されている。また、投入数表示灯Ｄ２１０は、ＬＥＤによって構成されており、現在ベット（一の遊技を開始するために必要な遊技メダルを投入すること）されているメダル数と同数のＬＥＤが点灯するよう構成されている。また、操作状態表示灯Ｄ１８０は、ＬＥＤによって構成されており、現在の操作状態（メダル受付可否状態、再遊技入賞状態、遊技開始ウェイト状態等）に応じて点灯・消灯するよう構成されている。また、特別遊技状態表示装置Ｄ２５０は、７セグメントディスプレイによって構成されており、特別遊技中に払い出された払出数の総数が表示されるよう構成されている。尚、特別遊技状態表示装置Ｄ２５０を設けない構成としてもよく、そのように構成した場合には、演出表示装置Ｓ４０にて当該払出数の総数を表示するよう構成することで遊技者は特別遊技中に払い出された払出数の総数を認識することができユーザーフレンドリーな遊技機とすることができる。また、払出数表示装置Ｄ１９０は、７セグメントディスプレイによって構成されており、現在払出されている遊技メダル数が表示されるよう構成されている。また、クレジット数表示装置Ｄ２００は、７セグメントディスプレイによって構成されており、遊技者の持ちメダルとして遊技機内に貯留されているメダル数の総数（クレジット数）が表示されるよう構成されている。また、押し順表示装置Ｄ２７０は、リール停止順（左停止ボタンＤ４１、中停止ボタンＤ４２、右停止ボタンＤ４３の停止順）によって入賞する役が相違し得る条件装置｛いわゆる押し順小役であるが、入賞する役が相違した場合には、遊技者に付される利益率（払出枚数、その後のＲＴ状態等）が異なり得るよう構成されているものが一般的である｝が成立したゲームにて、遊技者に最も有利となるリール停止順を報知し得るよう構成されている。また、ＡＲＴカウンタ値表示装置Ｄ２８０は、押し順表示装置Ｄ２７０に表示された押し順ナビ表示に従って遊技を進行した場合に保障されることとなるＡＲＴ状態（詳細は後述）に滞在し得るゲーム数を表示し得るよう構成されている。尚、押し順表示装置Ｄ２７０は、払出数表示装置Ｄ１９０と兼用してもよいし、兼用しない場合、払出数表示装置Ｄ１９０には、後述するＡＲＴ状態中における入賞によって払出されたメダルの合計枚数（又は純増枚数）が表示されるよう構成されていてもよい。
＜遊技媒体の入力を可能にするための機構＞
次に、メダル投入口Ｄ１７０は、遊技メダルの投入口であり、メダル受付可能状態である状況下において当該投入口に投入された遊技メダルは遊技機枠内部へと誘導される。また、遊技機枠内部にはメダルの投入を検出するセンサとして、投入受付センサＤ１０ｓと、第１投入センサＤ２０ｓと、第２投入センサＤ３０ｓと、が設けられており、当該遊技機枠内部へと誘導された遊技メダルが正常に投入されたと判断した場合に、当該投入されたメダルをベットされたメダルとして検出し得るよう構成されている。また、ベットボタンＤ２２０は、遊技者によって操作可能に構成されており、当該操作によって、貯留されているメダル（クレジットのメダル）をベットすることができるよう構成されている。また、精算ボタンＤ６０は、遊技者によって操作可能に構成されており、当該操作によって、貯留されているメダル（クレジットのメダル）及び／又はベットされているメダルを遊技者に払い戻すことが可能となっている。尚、精算ボタンＤ６０の操作によって払い戻された遊技メダルは、放出口Ｄ２４０に払い出されるよう構成されている。
＜リールユニットを操作するための機構＞
次に、スタートレバーＤ５０は、遊技者によって操作可能に構成されており、当該操作によってリールユニットの動作を開始可能に構成されている。また、停止ボタンＤ４０は、遊技者によって操作可能な左停止ボタンＤ４１、中停止ボタンＤ４２、右停止ボタンＤ４３を備えており、夫々の停止ボタンを操作することによってリールユニットの動作を順次停止可能に構成されている。
次に、回胴式遊技機Ｐのリールユニットは、リールＭ５０とリールＭ５０の駆動源（ステッピングモータ等）とを備えている。また、リールＭ５０は、左リールＭ５１、中リールＭ５２、右リールＭ５３を備えている。ここで、夫々のリール部は合成樹脂等により形成され、当該リール部の外周上（リール帯上）には複数の図柄が描かれている。そして、スタートレバーＤ５０及び停止ボタンＤ４０における各停止ボタンの操作に基づき、夫々のリール部の回転動作及び停止動作を可能とするよう構成されている。また、図示しないが、左リールＭ５１、中リールＭ５２及び右リールＭ５３の内部にはＬＥＤ（以下、リールバックライトと呼ぶことがある）が設けられており、当該ＬＥＤが点灯した際にはリール部外周を透過した光によって、リール部外周が点灯したように視認できるよう構成されている。
＜その他の機構＞
また、回胴式遊技機Ｐの遊技機枠の内外には、遊技の興趣性を高めるための機構として、予告演出や背景演出等の演出を表示するための演出表示装置Ｓ４０、様々な点灯態様にて点灯し得るＬＥＤランプＳ１０、サウンドを出力し得るスピーカＳ２０、合成樹脂等によって形成された部材である、上パネルＤ１３０及び下パネルＤ１４０、等が設けられている。
次に、図２は、前扉ＤＵを開いて回胴式遊技機Ｐの内部の構成を示した斜視図である。前扉ＤＵの裏面側上部には、演出表示装置Ｓ４０が取り付けられている。前扉ＤＵのほぼ中央にはリール窓Ｄ１６０が設けられており、その下方には、後述する扉基板Ｄが設けられている。また、扉基板Ｄには、前述した停止ボタンＤ４０や、スタートレバーＤ５０、精算ボタンＤ６０等の入力信号が入力される。また、扉基板Ｄの下方には、スピーカＳ２０が設けられている。
また、詳細は後述するが、扉基板Ｄの付近には、メダル投入口Ｄ１７０から投入された遊技メダルの通路となる投入受付センサＤ１０ｓが設けられており、当該投入受付センサＤ１０ｓの下方には、遊技メダルを放出口Ｄ２４０に導くためのコインシュータＤ９０などが設けられている。投入受付センサＤ１０ｓは、メダル投入口Ｄ１７０から投入された遊技メダルを主に寸法に基づいて選別し、規格寸法に適合した遊技メダルだけを受け入れる機能を有しており、当該機能により適合しないと判断されたメダル（又は、その他の異物）は、ブロッカＤ１００により放出口Ｄ２４０に払い戻されるよう構成されている。遊技者がスタートレバーＤ５０を操作する前に（遊技メダルの投入が有効である状態にて）遊技メダルを投入すると、遊技メダルは投入受付センサＤ１０ｓによって選別され、規格を満足しているものだけがホッパＨ４０内に投入され、規格を満たしていないメダルは、コインシュータＤ９０を通って、放出口Ｄ２４０に返却されるようになっている。これに対して、スタートレバーＤ５０が操作された後に（遊技メダルの投入が有効でない状態にて）遊技メダルが投入された場合は、投入された遊技メダルはコインシュータＤ９０を通って、放出口Ｄ２４０に返却される。また、投入受付センサＤ１０ｓの内部（流路の奥）には、詳細後述するメダル投入に係るセンサが設けられており、寸法規格を満たして受け入れられた遊技メダルが通過すると、第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓによって検出されて、その信号が後述する主制御基板Ｍに供給されるようになっている。
リールＭ５０の上方には、遊技全体の制御を司る後述する主制御基板Ｍが格納されており、リールＭ５０の背後には、各リール（左リールＭ５１、中リールＭ５２、右リールＭ５３）を駆動するための後述する回胴基板Ｋが格納されている。また、リールＭ５０の左方には、図１に示した演出表示装置Ｓ４０や、ＬＥＤランプＳ１０、スピーカＳ２０等を用いて行われる各種演出の制御を司る後述する副制御基板Ｓが格納されている。また、主制御基板Ｍには、後述する設定変更装置制御処理を実行するため（設定変更を行うため）に使用する設定キースイッチＭ２０、設定値の変更やエラー解除等を実行し得る設定／リセットボタンＭ３０、設定キースイッチＭ２０や設定／リセットボタンＭ３０等を保護するための設定扉（不図示）の開閉を判定する設定扉スイッチＭ１０が接続されている。尚、設定キースイッチＭ２０、設定／リセットボタンＭ３０、設定扉スイッチＭ１０については何れも不図示としているが、主制御基板Ｍの基板上等の適宜位置に設けられていればよい（即ち、前扉ＤＵを開かなければ人為的なアクセスが困難な位置に設けられていればよい）。
リールＭ５０の下方には、投入された遊技メダルが集められるホッパＨ４０や、遊技メダルを払い出すメダル払出装置Ｈが設けられており、回胴式遊技機Ｐ全体に電源を供給するための電源基板Ｅが格納されている。メダル払出装置Ｈから払い出された遊技メダルは、コインシュータＤ９０を通って、放出口Ｄ２４０から払い出されるようになっている。また、電源基板Ｅの前面には、回胴式遊技機Ｐの電源を投入するための電源スイッチＥ１０も設けられている。
次に、図３は、回胴式遊技機内部における、メダル投入口Ｄ１７０に投入された遊技メダルの経路（セレクタ）を示した斜視図である。メダル投入口Ｄ１７０に投入された遊技メダルは、まず投入受付センサＤ１０ｓを通過する。当該投入受付センサＤ１０ｓは機械式のダブルセンサになっており、遊技メダルが通過することによって、２つの突起した機構が押下されることによりオンとなり遊技メダルが正常に通路を通過することができることとなる。また、このような構成により、遊技メダルではない異物（例えば、遊技メダルよりも径が小さいもの）が投入された場合には、前記２つの突起した機構が押下されない。このようなメダルは、起立した状態をメダルが維持できないため、通路を通過できず（メダルが倒れこむ）放出口Ｄ２４０に払い戻されることとなる。そのほかにも、投入受付センサＤ１０ｓは、オンとなっている時間が所定時間以上連続した場合等にも、エラーであると判定し得る（その結果、ブロッカＤ１００がオフとなり得る）よう構成されている。
遊技メダルがブロッカＤ１００を正常に通過した場合に、当該通過直後に第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓを通過することとなる。この投入センサ（第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓ）は２つのセンサで構成されており（遊技メダルの規格上の直径よりも小さい間隔で隣接配置されており）、夫々のセンサのオン・オフ状況（第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓのオン・オフの組み合わせの遷移していく順序、等）及びオン・オフとなっている時間を監視することにより様々なエラー（後述する、投入メダル滞留エラー、投入メダル逆流エラー、等）を検出可能に構成されている。
次に、図４は、回胴式遊技機における、メダル払出装置Ｈの正面図及び斜視図である。メダル払出装置Ｈは、クレジット（遊技機内部に電子的に貯留されている遊技メダル）又はベットされているメダル（遊技を開始するために投入されたメダル）が存在する状態で、精算ボタンが操作された、又は、入賞により遊技メダルが払い出される場合に作動することとなる。作動する場合には、まず、ホッパモータＨ８０が駆動することにより、ディスク回転軸Ｈ５０ａを中心にディスクＨ５０が回転する。当該回転によりメダル払出装置Ｈ内の遊技メダルは放出付勢手段Ｈ７０を変位させて遊技メダル出口Ｈ６０から放出口Ｄ２４０に向かって流下していくこととなる。尚、払出センサ（第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓ）は２つのセンサで構成されており、夫々のセンサのオン・オフ状況（第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓのオン・オフの組み合わせの遷移していく順序、等）及びオン・オフとなっている時間を監視することにより様々なエラー（後述する、払出メダル滞留エラー、等）を検出可能に構成されている。より具体的には、例えば、遊技メダル出口Ｈ６０を正常に通過する際には、放出付勢手段Ｈ７０の変位により、第１払出センサＨ１０ｓ＝オフ・第２払出センサＨ２０ｓ＝オフの状態から、第１払出センサＨ１０ｓ＝オフ・第２払出センサＨ２０ｓ＝オフ→第１払出センサＨ１０ｓ＝オン・第２払出センサＨ２０ｓ＝オフ→第１払出センサＨ１０ｓ＝オン・第２払出センサＨ２０ｓ＝オン→第１払出センサＨ１０ｓ＝オン・第２払出センサＨ２０ｓ＝オフ→第１払出センサＨ１０ｓ＝オフ・第２払出センサＨ２０ｓ＝オフ、というセンサ状態遷移となるため、このセンサ状態遷移と反する動きを検出した場合には、エラーとするよう構成することを例示することができる。
次に、図５のブロック図を参照しながら、本実施形態に係る回胴式遊技機Ｐの電気的な概略構成を説明する。はじめに、本実施形態に係る回胴式遊技機は、遊技の進行を制御する主制御基板Ｍを中心として、副制御基板Ｓ、扉基板Ｄ、回胴基板Ｋ、電源基板Ｅ、中継基板ＩＮ、設定扉スイッチＭ１０、設定キースイッチＭ２０、設定／リセットボタンＭ３０等がデータをやり取り可能に接続されて構成されている。尚、図中の実線部がデータのやり取りに関する動きを示したものであり、図中の破線部が電源供給ルートを示したものである。尚、電源供給ルートはこれに限られたものではなく、例えば電源基板Ｅから主制御基板を介さずに中継基板ＩＮや扉基板Ｄに電源を供給しても良い。
主制御基板Ｍは、回胴式遊技機Ｐで行われる遊技全体の進行を司る基板である。当該主制御基板Ｍには、主制御チップＣが搭載されており、主制御チップＣには、ＣＰＵＣ１００、内蔵ＲＯＭＣ１１０、内蔵ＲＡＭＣ１２０等がバスによって互いにデータをやり取り可能に接続されて搭載されている（図示及び詳細については後述する）。そして、主制御基板Ｍは、前扉ＤＵに搭載された扉基板Ｄから、スタートレバーＤ５０等が操作されたことを示す信号等を受け取って、副制御基板Ｓや、扉基板Ｄ、回胴基板Ｋ等に向かって制御コマンド（あるいは制御信号）を出力することにより、これら各種基板の動作を制御している。
また、副制御基板Ｓにも、前述した主制御基板Ｍと同様に、副制御チップＳＣが搭載されており、副制御チップＳＣには、ＣＰＵや、ＲＯＭ、ＲＡＭ等が設けられていて、バスによって互いにデータをやり取り可能に接続されて構成されている。また、副制御基板Ｓには、各種ＬＥＤランプＳ１０、スピーカＳ２０、演出表示装置Ｓ４０、回胴バックライトＳ３０等が接続されている。ここで回胴バックライトＳ３０とは、左リールＭ５１、中リールＭ５２、右リールＭ５３夫々の内部に設けられ、当該リールの表面に描かれた図柄を裏側から照らすライトである。副制御基板Ｓは、主制御基板Ｍから受け取った制御コマンドを解析して、各種ＬＥＤランプＳ１０、スピーカＳ２０、演出表示装置Ｓ４０、回胴バックライトＳ３０等にそれぞれ駆動信号を出力することにより、各種の演出を行っている。
扉基板Ｄには、前述した投入受付センサＤ１０ｓ、第１投入センサＤ２０ｓ、第２投入センサＤ３０ｓ、回転しているリールＭ５０を停止するための停止ボタンＤ４０、リールＭ５０の回転を開始するためのスタートレバーＤ５０、貯留されている遊技メダル（クレジット）や投入された遊技メダルを払い出して遊技を終了するための精算ボタンＤ６０、遊技の状態を表示する各種の表示パネルＤ７０（前述した、投入数表示灯Ｄ２１０、操作状態表示灯Ｄ１８０、特別遊技状態表示装置Ｄ２５０、払出数表示装置Ｄ１９０は、クレジット数表示装置Ｄ２００、等の表示装置の集合体）、前扉の開閉の判定やエラーの解除や設定値の変更を実行するための扉スイッチＤ８０、投入された後に適合しないと判断された遊技メダル（又は、その他の異物）を放出口Ｄ２４０に払い戻すためのブロッカＤ１００等が接続されている。また、この扉基板Ｄは、前述した主制御基板Ｍとデータをやり取り可能に接続されている。このため、前扉ＤＵに設けられたスタートレバーＤ５０や、停止ボタンＤ４０、精算ボタンＤ６０等を操作すると、扉基板Ｄを介して、当該操作に係る信号が主制御基板Ｍに供給されるようになっている。また、投入受付センサＤ１０ｓが遊技メダルの通過を検出した信号も、扉基板Ｄを介して主制御基板Ｍに供給される。
また、回胴基板Ｋには、リールＭ５０を回転させるための回胴モータＫ１０と、リールＭ５０の回転位置を検出するための回胴センサＫ２０等が接続されている。回胴基板Ｋは、当該回胴センサＫ２０によって、リールＭ５０の回転位置を検出しながら回胴モータＫ１０を駆動することにより、リールＭ５０を、決定された停止位置で停止させることが可能となっている。また、本実施形態の回胴式遊技機においては、回胴モータＫ１０には、所謂ステップモータ（ステッピングモータ）が使用されている。尚、ステップモータは、リールＭ５０が１回転するステップ数として、５０４ステップが設定されている。また、各リール（左リールＭ５１、中リールＭ５２、右リールＭ５３）には略均一の大きさで所定数（例えば、２１個）の図柄が設定されており、１図柄分に相当するステップ数としては、２４ステップ（＝２１／５０４）が設定されている。尚、ステップ数、リール１周あたりの図柄の数は変更しても何ら問題ない。
また、メダル払出装置Ｈは、中継基板ＩＮを介して、主制御基板Ｍに接続されており、主制御基板Ｍからの制御信号に基づいて、所定枚数（例えば、１０枚）の遊技メダルを払い出す動作を行う。尚、メダル払出装置Ｈにはメダルが正常に払い出されたか否かの判定や払い出された遊技メダルの数の計測を実行する第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓと、ディスクＨ５０を回転させるためのホッパモータＨ８０と、が接続されている。
これら各種制御基板、及び基板で消費される電力は、電源基板Ｅ（電源スイッチＥ１０により電源供給の有無を制御する基板）から供給されている。図５では、電源基板Ｅから電力が供給される様子を破線の矢印で表している。図示されているように、主制御基板Ｍおよび副制御基板Ｓには、電源基板Ｅから電力が直接供給されており、各種基板（扉基板Ｄ、回胴基板Ｋ、中継基板ＩＮ）には、主制御基板Ｍを介して電力が供給されている。電源基板Ｅには所定量（例えば、１００Ｖ）の交流電圧が供給されており、この電力を規定電圧の直流電圧に変換した後、夫々の制御基板及び基板に供給している。
また、主制御基板Ｍには、後述する設定変更装置制御処理を実行するため（設定変更を行うため）に使用する設定キースイッチＭ２０、設定値の変更やエラー解除等を実行し得る設定／リセットボタンＭ３０、設定キースイッチＭ２０や設定／リセットボタンＭ３０等を保護するための設定扉（不図示）の開閉を判定する設定扉スイッチＭ１０が接続されている。
＜主制御部の基本回路の構成例＞
次に、図６を用いて、主制御基板Ｍの主制御チップＣの構成例について説明する。
まず、図６に示す主制御チップＣには、ＣＰＵＣ１００、内蔵ＲＯＭＣ１１０（第１ＲＯＭ領域Ｃ１１１、第２ＲＯＭ領域Ｃ１１２）、内蔵ＲＡＭＣ１２０（第１ＲＡＭ領域Ｃ１２１、第２ＲＡＭ領域Ｃ１２２）、外部バス制御回路Ｃ１９０、パラレル入力ポートＣ１３０、アドレスデコード回路Ｃ１５０、タイマ回路Ｃ１７０、カウンタ回路Ｃ１８０、リセット制御回路Ｃ２２０に加え、割込み制御回路Ｃ１６０、クロック回路Ｃ２１０、乱数生成回路Ｃ１４０、照合用ブロックＣ２３０、固有情報Ｃ２４０、演算回路Ｃ２５０が備えられており、これら全てが内部バスＣ２００を介して互いに接続されている。
以下、上記説明した各部の詳細について説明する。
まず、ＣＰＵＣ１００は、内蔵ＲＯＭＣ１１０や内蔵ＲＡＭＣ１２０のプログラムやデータによって様々な数値計算や情報処理、制御処理などを実行する。内蔵ＲＯＭＣ１１０は、制御プログラムや各種データを記憶する。内蔵ＲＡＭＣ１２０は、一時的にデータを記憶する。また、内蔵ＲＯＭＣ１１０及び内蔵ＲＡＭＣ１２０はアドレスとデータとをセットとして保持しており、アドレス範囲で用途が区切られている。尚、当該用途として主なものは、プログラム領域とデータ領域であるが、この点の詳細については、後述するメモリマップの説明に譲る。
外部バス制御回路Ｃ１９０は、ＩＯリクエスト端子（ＸＩＯＲＱ端子）、メモリリクエスト端子（ＸＭＲＥＱ端子）、リード信号端子（ＸＲＤ端子）、ライト信号端子（ＸＷＲ端子）、１６ビット幅のアドレス出力端子（Ａ０端子〜Ａ１５端子）、および８ビット幅の入出力端子であるデータ入出力端子（Ｄ０端子〜Ｄ７端子）を有する。本実施形態では、このうちデータ入出力端子（Ｄ０端子〜Ｄ７端子）は、各駆動回路（例えば、中継基板ＩＮを介しての回胴基板Ｋ）へのデータ出力と、各周辺制御回路（例えば、扉基板Ｄを介しての各種センサや各種操作部材）からのデータ入力に用いられている。このデータ入出力端子（Ｄ０端子〜Ｄ７端子）によるデータの入出力先は、アドレス出力端子（Ａ０端子〜Ａ１５端子）から出力されるアドレス信号、およびアドレスデコード回路Ｃ１５０から出力されるチップセレクト信号を用いて切り替えられる。
パラレル入力ポートＣ１３０は、４つの入力端子（Ｐ０端子〜Ｐ３端子）を有する。これらの入力端子（Ｐ０端子〜Ｐ３端子）は、例えば、その入力端子のいずれかがスタートレバーＤ５０に接続されており、乱数生成回路Ｃ１４０が生成する乱数をＣＰＵＣ１００に取得させるためのラッチ信号として、乱数生成回路Ｃ１４０に出力する。
アドレスデコード回路Ｃ１５０は、所定数（例えば、１４）の出力端子（ＸＣＳ０端子〜ＸＣＳ１３端子）を有する。当該出力端子（ＸＣＳ０端子〜ＸＣＳ１３端子）は、主制御チップＣの外部にある周辺制御回路に接続されており、外部バス制御回路Ｃ１９０のデータ入出力端子（Ｄ０端子〜Ｄ７端子）から出力されるデータの送信先を切り替えるためのチップセレクト信号等の出力に用いられている。
タイマ回路Ｃ１７０は、時間の計測に用いられる。尚、タイマ回路Ｃ１７０は設定された計測時間を過ぎると、タイムアウト信号をカウンタ回路Ｃ１８０に出力する。一方、カウンタ回路Ｃ１８０は、各種信号の立ち上がり（あるいは立ち下がり）の回数の計測に用いられる。当該カウンタ回路で計測される信号には、主制御チップＣのシステムクロックの他、前記タイマ回路からのタイムアウト信号、メモリの読み書き信号、メモリリクエスト信号、外部入出力の信号、割り込みに対する応答信号等も計測することができる。
リセット制御回路Ｃ２２０は、システムリセット入力端子（ＸＳＲＳＴ端子）と、リセット出力端子（ＸＲＳＴＯ端子）の２つの端子を有する。このシステムリセット入力端子（ＸＳＲＳＴ端子）は電圧監視回路（電圧を監視するための回路であり、不図示となっている）に接続されている。当該システムリセット入力端子（ＸＳＲＳＴ端子）からシステムリセット信号（例えば一定時間Ｌレベルの信号）が入力されると、リセット制御回路Ｃ２２０は、主制御チップＣの内部の回路に対してこのシステムリセット信号を出力するとともに、主制御チップＣの外部にある周辺制御回路に対してリセット出力端子（ＸＲＳＴＯ端子）からリセット信号（例えば、ＬレベルからＨレベルへの立ち上がり信号）が出力される。この場合、主制御チップＣでは、システムリセットと称する処理が実行され、各回路が初期化される。当該システムリセットが実行される一例として、電源投入時が挙げられる。
また、リセット制御回路Ｃ２２０は、ウォッチドッグタイマＣ２２２と、指定エリア外走行禁止回路Ｃ２２１とを備えている。ウォッチドッグタイマＣ２２２がタイムアウトになった場合や、ＣＰＵＣ１００が所定の範囲以外のアドレスを参照（指定エリア外走行）した場合には、リセット制御回路Ｃ２２０は、主制御チップＣの内部の回路に対してシステムリセット信号およびユーザリセット信号のいずれかを出力する。尚、システムリセット信号およびユーザリセット信号のどちらを出力するかは、内蔵ＲＯＭＣ１１０内のプログラム領域（詳細は後述する）の設定に従う。また、主制御チップＣの外部にある周辺制御回路に対しては、リセット出力端子（ＸＲＳＴＯ端子）からリセット信号が出力される。
主制御チップＣでは、設定によって上記のシステムリセットか、或いはユーザリセットと称する処理のいずれかを実行させることができる。
上記指定エリア外走行は、プログラムが想定外の動作をしていることを意味する。この場合、ＣＰＵＣ１００が本来プログラムとして扱われるはずのないコードにより動作することになる。このような状況は、プログラムミスによる所謂暴走した状態の他に、何らかの不正によって生じている可能性がある。この場合、上記のシステムリセットおよびユーザリセットのいずれかの処理により、正常な動作に復帰させることができるようになっている。また、ウォッチドッグタイマＣ２２２がタイムアウトになった場合としては、プログラムミスによる暴走した状態や、電圧降下によりＣＰＵＣ１００が本来設計した動作を行うことができなくなった場合等がある。この場合にも、上記のシステムおよびユーザリセットのいずれかの処理により、正常な動作に復帰させることができるように構成されている。
割込み制御回路Ｃ１６０は、外部入力や内部状態の変化に応じて適宜処理を実行させるために割り込みを発生させる。この割り込み処理には、例えば外部からの入力（センサによる信号）を受け付けた場合に実行する処理がある。本実施形態では、タイマ回路からの割り込み要求により実行されるタイマ割り込み処理を実行するようにしている。尚、割込み制御回路Ｃ１６０は、内部情報レジスタＣ１６１を備えており、当該内部情報レジスタＣ１６１には、乱数生成回路Ｃ１４０で乱数更新周期を決める外部クロック（カウントクロック）の周期の異常、および乱数の更新に関する異常、さらに、直前に発生したユーザリセットのリセット要因の情報等が格納される。
クロック回路Ｃ２１０は、水晶発振器（不図示）から外部クロック入力端子（ＥＸ端子）を介して入力される外部クロック（この例では、２４ＭＨｚのクロック）を所定の分周比（例えば、１／２）で分周し、分周後のシステムクロック（この例では、１２ＭＨｚのクロック）をこの主制御チップＣ内部の各回路に供給する。また、このシステムクロックをシステムクロック出力端子（ＣＬＫＯ端子）を介して主制御チップＣ外部の周辺制御回路に出力する。
乱数生成回路Ｃ１４０は、乱数を更新するためのクロック信号（カウントクロック）を用いて、乱数のラッチ信号を受信したときにこの更新された乱数を乱数レジスタ内に保持するものである。本実施形態では、水晶発振器から外部クロック入力端子（ＲＣＫ端子）を介して入力される外部クロック信号を所定の分周比（例えば、１／２）で分周してこのカウントクロックに用いているが、主制御チップＣ内部のクロック信号を用いることもでき、この場合は水晶発振器は不要となる。乱数レジスタに保持された値は、乱数として読み出して使用することができる。尚、乱数レジスタから乱数を読み出すと、乱数レジスタが次の乱数をラッチすることを許容する許容状態とすることができる。
照合用ブロックＣ２３０は、主制御チップＣが型式認定で合格した正規のものかどうかの真贋検査であるセキュリティチェックを実行するものであり、ＳＣ端子及びＢＲＣ端子を介して当該セキュリティチェックに係る信号を外部端子板に送信又は外部端子板から受信し得るよう構成されている。
固有情報Ｃ２４０には、主制御チップＣの製造時に書き込まれた固有の識別番号が格納されており、当該識別番号は書き換えができないよう構成されている。また、演算回路Ｃ２５０は、四則演算や論理演算を実行する回路である。
＜メモリマップ＞
次に、図７を用いて、図６に示す主制御チップＣのメモリマップの一例について説明する。当該メモリマップには、「００００Ｈ」から「ＦＦＦＦＨ」までのアドレス空間が示されている。このうち、「００００Ｈ」から「２７ＦＦＨ」までの空間には内蔵ＲＯＭＣ１１０が割り当てられ、「２８００Ｈ」から「２８ＦＦＨ」までの空間には主制御チップＣ内の各回路に内蔵されているレジスタ領域が割り当てられ、「Ｆ０００Ｈ」から「Ｆ２ＦＦＨ」までの空間には内蔵ＲＡＭＣ１２０が割り当てられ、「ＦＤＤ０Ｈ」から「ＦＤＦＢＨ」までの空間にはＸＣＳデコードエリア（与えられた機械語を内部表現として解釈することであるデコードを実行する領域）が割り当てられている。ＣＰＵＣ１００に、これらの番地に対してアクセスする命令を実行させることにより、対応するハードウェアに対するアクセスを実行させることができる。
尚、内蔵ＲＯＭＣ１１０は、主として遊技の進行を制御する領域である第１ＲＯＭ領域と、主としてエラー関連等の遊技の正常な進行とは異なる処理を制御する領域である第２ＲＯＭ領域と、を有しており、「００００Ｈ」から「１ＦＦＦＨ」までの空間には第１ＲＯＭ領域が割り当てられ、「２０００Ｈ」から「２７ＦＦＨ」までの空間には第２ＲＯＭ領域が割り当てられている。尚、第１ＲＯＭ領域は、第２ＲＯＭ領域よりも容量が大きくなるよう構成されている（換言すれば、第１ＲＯＭ領域内に存在しＣＰＵＣ１００からアクセスされるデータ容量は、第２ＲＯＭ領域内に存在しＣＰＵＣ１００からアクセスされるデータ容量よりも大きくなるよう構成されている）。
また、第１ＲＯＭ領域は、プログラムコード（ＣＰＵＣ１００に対する命令コードセット）が格納されている第１制御領域と、プログラムが使用する（このプログラムコードに基づくＣＰＵＣ１００の処理によって読みだされる）プログラムデータが格納されている第１データ領域と、各種識別情報（会社名、製造日、型式名等）が格納される領域と、主制御チップＣを動作させる際に用いられる各種設定（乱数生成回路Ｃ１４０の動作設定、ウォッチドッグタイマＣ２２２の動作設定等）が格納されているプログラム管理エリアとを有している。尚、同図にて、第１ＲＯＭ領域におけるメモリマップイメージを図示しておくが、各領域のバイト数や未使用領域の有無はあくまでも一例である。
また、第２ＲＯＭ領域は、プログラムコード（ＣＰＵＣ１００に対する命令コードセット）が格納されている第２制御領域と、プログラムが使用する（このプログラムコードに基づくＣＰＵＣ１００の処理によって読みだされる）プログラムデータが格納されている第２データ領域と、を有しており、第２制御領域は、第１制御領域よりも容量が小さくなるよう構成されており（換言すれば、第２制御領域内に存在しＣＰＵＣ１００からアクセスされるプログラムコード容量は、第１制御領域内に存在しＣＰＵＣ１００からアクセスされるプログラムコード容量よりも小さくなり）、第２データ領域は、第１データ領域よりも容量が小さくなるよう構成されている（換言すれば、第２データ領域内に存在しＣＰＵＣ１００からアクセスされるプログラムデータ容量は、第１データ領域内に存在しＣＰＵＣ１００からアクセスされるプログラムデータ容量よりも小さくなる）。
他方、内蔵ＲＡＭＣ１２０は、主として遊技の進行に基づく情報を格納する領域である第１ＲＡＭ領域と、主としてエラー関連等の遊技の正常な進行とは異なる処理に基づく情報を格納する領域である第２ＲＡＭ領域と、プログラムが内部的にデータを保存しておく必要がある場合使用されるスタックエリアと、を有しており、「Ｆ０００Ｈ」から「Ｆ１ＦＦＨ」までの空間には第１ＲＡＭ領域が割り当てられ、「Ｆ２００Ｈ」から「Ｆ２Ｃ９Ｈ」までの空間には第２ＲＡＭ領域が割り当てられ、「Ｆ２ＣＡＨ」から「Ｆ２ＦＦＨ」までの空間にはスタックエリアが割り当てられている（但し、各領域のバイト数はあくまでも一例である）。
また、第１ＲＡＭ領域は、主として遊技の進行に係る情報を一時記憶するための作業領域である第１作業領域を有しており、第２ＲＡＭ領域は、主としてエラー関連等に係る情報を一時記憶するための作業領域である第２作業領域と、第１ＲＡＭ領域及び第２ＲＡＭ領域に一時記憶された情報の誤り検出を行うための作業領域であるチェックサム領域を有している。尚、第１ＲＡＭ領域は、第２ＲＡＭ領域よりも容量が大きくなるよう構成されている。また、本実施形態においては、チェックサム領域は第２ＲＡＭ領域のみが有しており（第１ＲＡＭ領域は有しておらず）、当該チェックサム領域が第１ＲＡＭ領域と第２ＲＡＭ領域との双方の（双方に一時記憶された情報を通算した）チェックサムを管理するよう構成されている。また、本実施形態においては、後述するように、チェックサムを算出する際、未使用領域をも含めて算出しているが、これには限定されず、未使用領域を除いた領域（第１作業領域及び第２作業領域）についてチェックサムを算出するよう構成してもよい。また、誤り検出を行う手法は、チェックサムチェックを行う手法に限らず、その他の手法（例えば、パリティチェック等）を行う手法を用いてもよく、その場合には、当該チェックサム領域が、これら手法を用いる際に必要となる誤り検出用の情報（例えば、パリティビット等）を格納する領域となる。
尚、各種識別情報（会社名、製造日、型式名等）が格納される領域のアドレスは、内蔵ＲＡＭのアドレス以降としても何ら問題ない。また、未使用領域となっているアドレスも変更しても問題ないが、第１データ領域と第２制御領域との間（間のアドレス）には未使用領域を設けることが好適である。即ち、図７に示すようなメモリマップ構成である場合、第１制御領域内に存在しＣＰＵＣ１００からアクセスされるプログラムコードと、第２制御領域内に存在しＣＰＵＣ１００からアクセスされるプログラムコードとは、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されており、未使用領域を間に挟んでいるため、プログラムソースコード上又はダンプリスト上において、双方のプログラムコードの配置位置を視覚上明確に切り分けることができる（その他、未使用領域を間に挟んでいる場合には、同様のことがいえる）。
ここで、主制御基板Ｍが搭載するＲＯＭに関しては、不正行為によって改造されたプログラム等を書き込まれることを防止するため、未使用の領域（充填されていない領域）を設けないよう構成することが好適である（例えば、未使用領域を全て０によって充填、使用している領域を若い番地に詰めて書き込む、等）。また、第１制御領域及び第１データ領域には、ノイズや不正行為によって、通常時には参照しないデータを参照してしまうことを防止するため、未使用のデータ（例えば、スペック違いの遊技機において参照するデータや、開発段階でのテストにのみ使用するデータ等）を設けないよう構成することが好適である。また、第１制御領域、第１データ領域、第２制御領域、第２データ領域、第１作業領域及び第２作業領域は、若い番地に詰めて領域を使用し、当該領域内（当該領域内のアドレス）に未使用の領域を設けない（例えば、「００００Ｈ」〜「０ＦＡ７Ｈ」の範囲となっている第１制御領域内の、「００１０Ｈ」〜「００５０Ｈ」を未使用領域としない）よう構成することが好適である。尚、本例における、未使用領域は、すべてのビットが「０」となっており、当該未使用領域以外の領域は、いずれかのビットが「１」となっている（「０」ではなくなっている）。
次に、図８〜３１は、本実施形態における、主制御基板Ｍが行う一般的な処理の流れを示したフローチャートである。はじめに、これら処理の流れを示したフローチャートにおいては、第１ＲＯＭ領域にて配置されているプログラムコード及びプログラムデータに基づき、ＣＰＵＣ１００が処理を実行する場合、もしくは、その処理結果をＣＰＵＣ１００内のレジスタ（レジスタ領域）や第１ＲＡＭ領域へ格納（更新）したり、第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にてその処理結果を参照する場合を、「第１ＲＯＭ・ＲＡＭ領域における処理」として点線で囲んで図示し、「第１ＲＯＭ・ＲＡＭ領域内のデータに基づき」ＣＰＵＣ１００が処理を実行する旨を記載している。また、これら処理の流れを示したフローチャートにおいては、第２ＲＯＭ領域にて配置されているプログラムコード及びプログラムデータに基づき、ＣＰＵＣ１００が処理を実行する場合、もしくは、その処理結果をＣＰＵＣ１００内のレジスタ（レジスタ領域）や第２ＲＡＭ領域へ格納（更新）したり、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にてその処理結果を参照する場合を、「第２ＲＯＭ・ＲＡＭ領域における処理」として点線で囲んで図示し、「第２ＲＯＭ・ＲＡＭ領域内のデータに基づき」ＣＰＵＣ１００が処理を実行する旨を記載している。
また、フローチャートは主に、処理ステップ（長方形にて図示）、判断（ひし形にて図示）、流れ線（矢印）、開始・終了・復帰等を示す端子（角丸長方形にて図示）によって構成されている。また、処理ステップの内、別のフローチャートにて詳細を図示している場合、当該別のフローチャートを参照するものをサブルーチン（左右の線が二重線である長方形にて図示）として図示している。ここで、遊技機の開発段階においては、スペック違いの遊技機を同時に開発することも行われているが、本例においては、メイン側の処理内に、スペック違いの遊技機で実行するサブルーチン（通常は使用しないサブルーチン）を残さないよう構成しており、ノイズや不正行為によって、通常時には実行されない未使用サブルーチンに係る処理が実行されることを防止している。
そして、これらの動きに沿わない場合であり、例えば、第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第２ＲＡＭ領域を更新又は参照する場合や、逆に、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第１ＲＡＭ領域を更新又は参照する場合には、その更新・参照先がいずれのものであるかを特記している（又は、これらの動きに沿う場合であっても、明確化のため必要に応じて特記している場合がある）。尚、以下に示す実施形態における処理の動きを概念的に纏めておくと、次のようなケースに分かれる。
＜動作１＞第１ＲＯＭ領域（特に、第１制御領域）にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理によって、第１ＲＯＭ領域（特に、第１データ領域）にて配置されているプログラムデータが読みだされる、又は、第２ＲＯＭ領域（特に、第２制御領域）にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理によって、第２ＲＯＭ領域（特に、第２データ領域）にて配置されているプログラムデータが読みだされる。但し、第１ＲＯＭ領域（特に、第１制御領域）にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理によっては、第２ＲＯＭ領域（特に、第２データ領域）にて配置されているプログラムデータが読みだされない、及び、第２ＲＯＭ領域（特に、第２制御領域）にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理によっては、第１ＲＯＭ領域（特に、第１データ領域）にて配置されているプログラムデータが読みだされない。
＜動作２＞第１ＲＯＭ領域にて配置されているプログラムコード及びプログラムデータに基づくＣＰＵＣ１００の処理にて、第１ＲＡＭ領域を更新及び参照する。また、第２ＲＯＭ領域にて配置されているプログラムコード及びプログラムデータに基づくＣＰＵＣ１００の処理にて、第２ＲＡＭ領域を更新及び参照する。
＜動作３＞第１ＲＯＭ領域にて配置されているプログラムコードにおける呼び出し命令（例えば、ニーモニックでいうＣＡＬＬ命令）によって、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理が実行され得るが、第２ＲＯＭ領域にて配置されているプログラムコードにおける呼び出し命令（例えば、ニーモニックでいうＣＡＬＬ命令）によって、第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理が実行され得ない。即ち、第１ＲＯＭ領域にて配置されているプログラムコードと第２ＲＯＭ領域にて配置されているプログラムコードとは、主従関係にあり、主となる第１ＲＯＭ領域にて配置されているプログラムコードにおける呼び出し命令があってはじめて、従となる第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理が実行され得る状態となる。
＜動作４＞主となる第１ＲＯＭ領域にて配置されているプログラムコードにおける呼び出し命令があって、従となる第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理が実行される場合、当該従となる第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理の実行時には、当該呼び出し命令があった時点で記憶されている情報（例えば、レジスタ領域内の情報）を参照する。或いは、当該従となる第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理が実行された後、当該主となる第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理に復帰する場合、当該主となる第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理の実行時には、当該復帰した時点で記憶されている情報（例えば、レジスタ領域内の情報）を参照する。
＜動作５＞前述の＜動作４＞において、レジスタ領域内の情報を参照しない場合には、＜動作５−１＞主となる第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理結果を、第１ＲＡＭ領域に格納しておき、従となる第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理の実行時には、当該第１ＲＡＭ領域に格納された処理結果を参照及び更新可能としておく（当該主となる第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理の復帰時には、当該更新された第１ＲＡＭ領域を参照する）、＜動作５−２＞主となる第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理結果を、第１ＲＡＭ領域に格納しておき、従となる第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理の実行時には、当該第１ＲＡＭ領域に格納された処理結果を参照可能としておく、且つ、従となる第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理結果を、第２ＲＡＭ領域に格納しておき、当該主となる第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理の復帰時には、当該第２ＲＡＭ領域に格納された処理結果を参照可能としておく、のいずれかで動作する。
以上のような前提（説明を行う上での前提）に基づき、主制御基板Ｍが行う一般的な処理の流れについて説明を行っていくこととするが、上記した＜動作１＞乃至＜動作３＞は必須となる前提となる一方で、＜動作４＞と＜動作５＞とは、ＣＰＵＣ１００での処理結果を主従関係にあるプログラムコード間で、如何にして引き継いでいくかの実装方法によって取捨選択できる前提であるため、以下の処理の流れにおいて、＜動作４＞及び＜動作５＞のいずれか一方のみで例示されていた場合であっても、他方で代替することが可能であることを予め補足しておく。
まず、図８は、回胴式遊技機Ｐの電源を投入した後（或いはシステムリセットやユーザリセット時において）、主制御基板ＭのＣＰＵＣ１００にて初めて実行される処理の流れを示したフローチャートである。この場合、一般的には、内蔵ＲＯＭＣ１１０の００００Ｈとなるアドレス（即ち、第１制御領域）に配置されているプログラムコードから順番に実行されていくこととなる。尚、主制御基板Ｍにおける主制御チップＣの構成によっては、回胴式遊技機Ｐの電源を投入した後（或いはシステムリセットやユーザリセット時において）、前述したセキュリティチェックを実行するよう構成される場合があり、当該セキュリティチェックを実行するためのプログラムコードが先に実行されるよう構成される場合も想定できるが、そのような構成であっても、本実施形態において示す第１制御領域に配置されているプログラムコードから順番に実行されていくことには変わりない（加えて、内蔵ＲＯＭＣ１１０の初期アドレスが、００００Ｈではない場合であっても、前述したメモリマップの全体構成に変わりない＝各アドレスが適宜ずれるのみ）。また、本実施形態においては、内蔵ＲＡＭＣ１２０に格納されているデータが電源断時においても保持されるよう、内蔵ＲＡＭＣ１２０に対してバックアップ電源が供給されるよう構成されているものとしている。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
まず、ステップ１０００で、回胴式遊技機Ｐの電源を投入した後、ステップ１００２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、タイマ割り込みをセットする（ここでは、タイマ割り込みの種類をセットするのみであり、以降の処理において、タイマ割り込みが開始されると定期的に後述するタイマ割り込み時処理に係るフローチャートが実行される）。次に、ステップ１００４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、主制御チップＣの機能設定を実行する。次に、ステップ１００６で、ＣＰＵＣ１００は、第２ＲＯＭ領域の電源断復帰処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１００８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域の先頭アドレスからチェックサム領域直前のアドレスまでのチェックサムを算出する。次に、ステップ１０１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ及び第２ＲＡＭをチェックし（例えば、当該算出したチェックサムとチェックサム領域に保持されているチェックサムデータとに基づき、電源断・電源断復帰により内蔵ＲＡＭＣ１２０に格納されているデータが正しく保持されているか否かをチェックし）、電源断復帰データを生成する（当該チェック結果やステップ１８００の電源断時処理にて実行した処理に基づいて生成し、第２ＲＡＭ領域内で保持する）。次に、ステップ１０１２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１０１４に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、扉スイッチＤ８０、設定扉スイッチＭ１０及び設定キースイッチＭ２０のスイッチ状態を確認する。次に、ステップ１０１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータを参照し、扉スイッチＤ８０、設定扉スイッチＭ１０及び設定キースイッチＭ２０のいずれかがオフであるか否かを判定する。ステップ１０１６でＹｅｓの場合、ステップ１０１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の非設定変更時初期化処理を呼び出し、ステップ１０２２に移行する。他方、ステップ１０１６でＮｏの場合には、ステップ１０２０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の設定変更時初期化処理を呼び出し、ステップ１０３０に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０２２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内の電源断処理済みフラグのオン・オフ（ステップ１９０４でオンとなる）及び全ＲＡＭのチェックサム状態（ステップ１０１０でのチェック結果）を参照し、第２ＲＡＭ内の電源断復帰データは正常ではないか否かを判定する。ステップ１０２２でＹｅｓの場合、ステップ１０２６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、バックアップエラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、復帰不可能エラー処理を実行する。他方、ステップ１０２２でＮｏの場合、ステップ１０２８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ及び第２ＲＡＭの初期化範囲を未使用ＲＡＭ範囲（図中欄外にて示す、第１ＲＡＭ領域における未使用領域と第２ＲＡＭ領域における未使用領域）に決定してセットし（例えば、レジスタ領域内にセットし）、ステップ１０３６に移行する。
他方、ステップ１０２０の処理の後、ステップ１０３０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内の電源断処理済みフラグのオン・オフ（ステップ１９０４でオンとなる）及び全ＲＡＭのチェックサム状態（ステップ１０１０でのチェック結果）を参照し、第２ＲＡＭ内の電源断復帰データは正常であるか否かを判定する。ステップ１０３０でＹｅｓの場合、ステップ１０３２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ及び第２ＲＡＭの初期化範囲をＲＡＭ内における設定値を除くすべての範囲に決定してセットし（例えば、レジスタ領域内にセットし）、ステップ１０３６に移行する。尚、設定値は第１ＲＡＭ領域の先頭アドレスに格納されている。他方、ステップ１０３０でＮｏの場合、ステップ１０３４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ及び第２ＲＡＭの初期化範囲をＲＡＭのすべての範囲に決定してセットし（例えば、レジスタ領域内にセットし）、ステップ１０３６に移行する。
次に、ステップ１０３６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、決定された初期化範囲で第２ＲＡＭ領域のみの初期化を実行する。次に、ステップ１０３８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１０４０に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０４０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ１０２８、ステップ１０３２又はステップ１０３４にて決定された初期化範囲で、第１ＲＡＭ領域のみの初期化を実行する。次に、ステップ１０４１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、扉スイッチＤ８０、設定扉スイッチＭ１０及び設定キースイッチＭ２０のいずれかがオフであるか否かを判定する。ステップ１０４１でＹｅｓの場合、ステップ１０４２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の設定値チェック処理を呼び出し、ステップ１０４４に移行する。他方、ステップ１０４１でＮｏの場合には、ステップ１１００で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、設定変更装置制御処理（設定変更処理とも称す）を実行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０４４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内を参照し、第１ＲＡＭ領域内の設定値に係るデータは正常範囲内（本例では、１〜６）であるか否かを判定する。ステップ１０４４でＹｅｓの場合、ステップ１０４６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１０５０に移行する。他方、ステップ１０４４でＮｏの場合、ステップ１０４８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定値エラー表示（例えば、払出数表示装置Ｄ１９０に表示されることとなる）をセットする（例えば、レジスタ領域内にセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する復帰不可能エラー処理を実行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０５０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、電源断時の処理（ステップ１９０２）にて保存したスタックポインタに係るデータに基づき、スタックポインタを復帰する。次に、ステップ１０５２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、入力ポートの読み込みを実行する。次に、ステップ１０５４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ１００２にてセットしたタイマ割り込みを開始する。次に、ステップ１０５６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のフラグエリア内にある電源断処理済みフラグをオフにし、復帰したスタックポインタに従い電源断時の処理に復帰する。
尚、不図示ではあるが、主制御基板Ｍが搭載する一時記憶領域（ＲＡＭ領域等）の初期値（処理開始時の値）は、特別遊技が実行される値とならないよう構成することが好適である（プログラムの処理開始直後に、ノイズや不正行為により、特別遊技の実行判定を行う処理を実行してしまった場合に特別遊技が誤って実行されることを防止するため）。また、不図示ではあるが、主制御基板ＭのＲＡＭ領域内に当選乱数等の乱数を記憶する場合には、専用の記憶領域を確保し、乱数に係る情報を記憶しているバイト内には当該乱数に係る情報のみを記憶する（各種タイマ値等、その他の情報を記憶しない）よう構成することが好適である（同じ１バイト内に記憶した別のデータを操作する際に、ノイズ等によって乱数に係る情報が書き換わってしまうことを防止するため）。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図９は、図８におけるステップ１１００のサブルーチンに係る、設定変更装置制御処理のフローチャートである。まず、ステップ１１０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタをセットする（当該処理の先頭アドレスで初期化する）。次に、ステップ１１１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、タイマ割り込みを開始する。次に、ステップ１１２０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータを参照し、第１ＲＡＭ領域内の設定値は正常範囲内（本例では、１〜６）ではないか否かを判定する。ステップ１１２０でＹｅｓの場合、ステップ１１２２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定値に所定値（例えば、１＝遊技者にとって最も不利となる値）をセットし、ステップ１１２４に移行する。他方、ステップ１１２０でＮｏの場合にもステップ１１２４に移行する。次に、ステップ１１２４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、エラー表示ＬＥＤ（不図示）に設定変更装置作動中である旨を表示し、設定表示ＬＥＤ（不図示）に設定値を表示し、ステップ１１２６に移行する。
次に、ステップ１１２６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定／リセットボタンＭ３０がオフからオンに切り替わったか否かを判定する。ステップ１１２６でＹｅｓの場合、ステップ１１２８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在の設定値に１を加算し（加算した結果設定値が６を超過した場合には、設定値は１となる）、ステップ１１３０に移行する。尚、ステップ１１２６でＮｏの場合にも、ステップ１１３０に移行する。次に、ステップ１１３０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタートレバーＤ５０がオフからオンに切り替わったか否かを判定する。ステップ１１３０でＹｅｓの場合、ステップ１１３２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定キースイッチＭ２０がオンからオフに切り替わったか否かを判定する。ステップ１１３２でＮｏの場合には、ステップ１１３２の処理をループする。他方、ステップ１１３２でＹｅｓの場合、ステップ１１３４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、エラー表示ＬＥＤ（不図示）に設定変更装置の作動が終了した旨を表示し、設定表示ＬＥＤ（不図示）の設定値の表示を消去し、ステップ１２００の遊技進行制御処理に移行する。尚、ステップ１１３０でＮｏの場合には、ステップ１１２６に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１０は、図９におけるステップ１２００のサブルーチンに係る、遊技進行制御処理（１枚目）のフローチャートである。まず、ステップ１２０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタをセットする（当該処理の先頭アドレスで初期化する）。次に、ステップ１２０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに必要な第１ＲＡＭ領域内のデータ（例えば、ベット上限数、入賞の有効ライン、等）をセットする。次に、ステップ１２０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームにおける遊技状態（例えば、通常遊技中、大当り遊技中、再遊技確率変動遊技中、ＡＴ遊技中等）をセットする。次に、ステップ１２０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル払出装置Ｈが遊技メダルで満杯ではないか否かを判定する。具体的には、メダル払出装置Ｈから溢れ出たメダルを格納するサブタンク（不図示）を備え、サブタンクに設けられた複数の満杯検知センサによる電流の導通／非導通にて判定する（メダルを介して電流が導通した場合には、満杯と判定する）。ステップ１２０８でＹｅｓの場合、ステップ１２１８に移行する。
他方、ステップ１２０８でＮｏの場合、ステップ１２１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル満杯エラーフラグをオンにする（例えば、第１ＲＡＭ領域のメダル満杯エラーフラグ領域内をオンに相当する値で更新する）。次に、ステップ１２１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル満杯エラーに対応したエラー番号の表示を７セグＬＥＤ（例えば、貯留表示ＬＥＤ又は獲得枚数ＬＥＤ）で実行する。次に、ステップ１２１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータを参照して、メダル満杯エラーが解除されたか否か（例えば、サブタンクによる電流が非導通、且つ、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１２１４でＹｅｓの場合、ステップ１２１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル満杯エラーフラグをオフにし（例えば、第１ＲＡＭ領域のメダル満杯エラーフラグ領域内をオフに相当する値で更新し）、ステップ１２１８に移行する。他方、ステップ１２１４でＮｏの場合には、ステップ１２１２に移行する。次に、ステップ１２１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル投入受付を許可し（再遊技の次ゲームにおいては自動にて投入動作が実行されることとなる）、次の処理（ステップ１２２０の処理）に移行する。ここで、ステップ１２１８では、ブロッカＤ１００のオン処理（メダル流路が形成する処理）を行う。具体的には、前回遊技で再遊技役が成立した場合には、現在の貯留数（クレジット）が所定値（本例では、５０枚）未満であることを条件として、ブロッカＤ１００のオン処理を実行する。換言すると、現在の貯留数（クレジット）が所定値である場合には、ブロッカＤ１００のオン処理を実行しない。一方、前回遊技で再遊技役が成立しなかった場合には、一律にブロッカＤ１００のオン処理を実行するようにしている。このように構成することにより、再遊技が成立した場合であっても貯留数（クレジット）が所定値に達していない場合には、遊技メダルが投入できるように構成され、通常遊技状態よりも再遊技確率の高いＲＴ状態に滞在しているときや、見た目では再遊技とは分かり辛い再遊技（小役に見せかけた再遊技：無効ライン上にベル−ベル−ベルや、左リールにチェリーが停止した図柄組合せ）が停止した場合であっても、遊技者はリズム良く（違和感なく）遊技を行うことができる。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１１は、図９におけるステップ１２００のサブルーチンに係る、遊技進行制御処理（２枚目）のフローチャートである。まず、ステップ１２２０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技メダルがベットされていない、且つ、クレジットが存在していないか否かを判定する。ステップ１２２０でＹｅｓの場合、ステップ１２２１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定表示条件を充足している（例えば、扉スイッチＤ８０、設定扉スイッチＭ１０、設定キースイッチＭ２０がすべてオンとなると当該条件を充足する）か否かを判定する。ステップ１２２１でＹｅｓの場合、ステップ１２２２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定表示ＬＥＤ（不図示だが、払出数表示装置Ｄ１９０、クレジット数表示装置Ｄ２００、投入数表示灯Ｄ２１０としてもよい）に設定値を表示し、ステップ１２２１に移行する。ステップ１２２０又はステップ１２２１でＮｏの場合、ステップ１２２４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技メダルの投入及び精算に係る管理を実行する。次に、ステップ１２２５で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技メダルの受付可能枚数を確認する。次に、ステップ１２２６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ブロッカＤ１００がオンか否かを判定する。ステップ１２２６でＹｅｓの場合、ステップ１２２７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１投入センサＤ２０ｓ又は第２投入センサＤ３０ｓがオンであるか否かを判定する（第１投入センサＤ２０ｓ又は第２投入センサＤ３０ｓがオンとなると、遊技メダルを１枚受け付けたと判定する）。ステップ１２２７でＹｅｓの場合、ステップ１２２８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域のメダル投入エラー検出処理を呼び出し、ステップ１４００に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１４００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル投入エラー検出処理を実行する。次に、ステップ１２２９で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１２３０に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２３０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓがオフであるか否かを判定する（第１投入センサＤ２０ｓ又は第２投入センサＤ３０ｓがオンとなった後、第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓがオフとなると、受け付けた１枚の遊技メダルが第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓを通過したと判定する）。ステップ１２３０でＹｅｓの場合、ステップ１２３１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、１枚の正常な遊技メダルの投入を受け付けたと判定する。不図示であるが、ステップ１２３１の後、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、クレジットが上限数（本例では、５０）、且つ、ベット数が最大数（本例では、３）ではないか否かを判定し、Ｙｅｓと判定した場合にはブロッカＤ１００をオフ（メダル流路を形成しない状態）に制御する。尚、ステップ１２３０でＮｏの場合には、ステップ１２２８に移行し、ステップ１２２６またはステップ１２２７でＮｏの場合には、ステップ１２３２に移行する。
次に、ステップ１２３２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、精算ボタンＤ６０の操作があったか否かを判定する。ステップ１２３２でＹｅｓの場合、ステップ１２３３で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、クレジットの残り枚数又はベットされている遊技メダルが存在するか否かを判定する。ステップ１２３３でＹｅｓの場合、ステップ１２３４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動フラグ（第１ＲＡＭ領域内のフラグであり、ホッパモータＨ８０を駆動している際にオンとするフラグ）をオンにし、遊技メダル１枚の払出を実行する。次に、ステップ１２３６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータを参照し、第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンであるか否かを判定する（第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンとなると、遊技メダル１枚の払出動作が行われていると判定する）。ステップ１２３６でＹｅｓの場合、ステップ１２３８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内のメダル払出エラー検出処理を呼び出し、ステップ１４５０に移行する。ここで、フローチャート上には明記してはいないが、前回遊技が再遊技役であった場合にはクレジットの残り枚数のみが精算の対象となる。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１４５０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル払出エラー検出処理を実行する。次に、ステップ１２４０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域内の呼び出し元に復帰し、ステップ１２４７に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ１２３６でＮｏの場合、ステップ１２４１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動後（ステップ１２３４の処理のタイミング後）から所定時間（例えば、５秒）経過したか否かを判定する。具体的には、ホッパ駆動信号をホッパモータＨ８０に送信している（ホッパモータＨ８０が回転している）のにもかかわらず、メダルが払い出されていないと判定している状況が所定時間継続したか否かを判定する。ステップ１２４１でＹｅｓの場合、ステップ１２４２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル空エラーフラグをオンにする（例えば、第１ＲＡＭ領域のメダル空エラーフラグ領域内をオンに相当する値で更新する）。次に、ステップ１２４４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル空エラー表示を実行する。次に、ステップ１２４５で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル空エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１２４５でＹｅｓの場合、ステップ１２４６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のフラグエリア内にある、メダル空エラーフラグをオフにし（例えば、第１ＲＡＭ領域のメダル空エラーフラグ領域内をオフに相当する値で更新し）、ステップ１２４７に移行する。他方、ステップ１２４５でＮｏの場合、ステップ１２４４に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２４７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓがオフであるか否かを判定する（第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンとなった後、第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓがオフとなると、払出動作が行われていた１枚の遊技メダルの払出動作が完了したと判定する）。ステップ１２４７でＹｅｓの場合、ステップ１２４８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動フラグをオフにし、ステップ１２３３に移行する。尚、ステップ１２４１又はステップ１２４７でＮｏの場合には、ステップ１２３６に移行する。
他方、ステップ１２３２又はステップ１２３３でＮｏの場合、ステップ１２４９で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の投入・払出エラー検出処理を呼び出し、ステップ１５００に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１５００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、投入・払出エラー検出処理を実行する。次に、ステップ１２５０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１２５１に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２５１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタートレバーＤ５０が有効であり（例えば、ゲームを開始するための規定枚数の遊技メダルが投入された等）、且つ、当該スタートレバーＤ５０の操作があったか否かを判定する。ステップ１２５１でＹｅｓの場合、ステップ１２５２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、乱数の取得、ブロッカＤ１００をオフにする処理を実行した後に、第２ＲＯＭ領域の設定値チェック処理を呼び出し、ステップ１２５３に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２５３で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の設定値は正常範囲内（本例では、１〜６）であるか否かを判定する。ステップ１２５３でＹｅｓの場合、ステップ１２５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、次の処理（ステップ１２５７の処理）に移行する。他方、ステップ１２５３でＮｏの場合、ステップ１２５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定値エラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、復帰不可能エラー処理を実行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１２は、図９におけるステップ１２００のサブルーチンに係る、遊技進行制御処理（３枚目）のフローチャートである。まず、ステップ１２５７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部抽選（当該ゲームにおいて入賞可能となる役を決定するための抽選）を開始する。次に、ステップ１２５８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全リール（リールＭ５０）の回転を開始し、ステップ１２６０に移行する。次に、ステップ１２６０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、引き込みポイント作成要求（回転している左リールＭ５１、中リールＭ５２、右リールＭ５３の停止位置を決定するために要求され、停止順番や他のリールの停止位置に応じて適宜要求される）があったか否かを判定する。ステップ１２６０でＹｅｓの場合、ステップ１２６１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、引き込みポイントを作成し、ステップ１２６２に移行する。他方、ステップ１２６０でＮｏの場合にも、ステップ１２６２に移行する。次に、ステップ１２６２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、リール停止受付可否チェックを実行する。次に、ステップ１２６３で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、いずれかの停止ボタン（左停止ボタンＤ４１、中停止ボタンＤ４２、右停止ボタンＤ４３）の操作があったか否かを判定する。ステップ１２６３でＹｅｓの場合、ステップ１２６４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、操作があった停止ボタンに対応したリール（例えば、左停止ボタンＤ４１には左リールＭ５１が対応）の停止位置を決定し、ステップ１２６５に移行する。他方、ステップ１２６３でＮｏの場合にも、ステップ１２６５に移行する。次に、ステップ１２６５で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全リール停止チェック処理を実行する。次に、ステップ１２６６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、すべてのリール（左リールＭ５１、中リールＭ５２、右リールＭ５３）が停止したか否かを判定する。ステップ１２６６でＹｅｓの場合、ステップ１２６７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の表示判定チェック処理を呼び出し、ステップ１２６８に移行する。尚、ステップ１２６６でＮｏの場合、ステップ１２６０に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２６８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内の図柄停止位置データと、内部成立役停止可能位置データとを比較する。次に、ステップ１２６９で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータを参照し、表示された図柄の組み合わせが正常であるか否かを判定する（内部抽選によって決定された入賞可能となる役と一致していなければ異常であると判定される）。ステップ１２６９でＹｅｓの場合、ステップ１５００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、投入・払出エラー検出処理を実行する。次に、ステップ１２７０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１２７４に移行する。他方、ステップ１２６９でＮｏの場合、ステップ１２７２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、表示判定エラー表示をセットする（例えば、レジスタ領域内にセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、復帰不可能エラー処理を実行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２７４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、入賞による遊技メダルの払出処理を実行する。次に、ステップ１２７５で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技メダルを払い出す入賞があったか否かを判定する｛入賞によって獲得した遊技メダルが、クレジットの最大数（本例では、５０）を超過した場合に、遊技メダルの払出が実行される｝。ステップ１２７５でＹｅｓの場合、ステップ１２７６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動フラグ（第１ＲＡＭ領域内のフラグであり、ホッパモータＨ８０を駆動している際にオンとするフラグ）をオンにし、遊技メダル１枚の払出を実行する。次に、ステップ１２７７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンであるか否かを判定する（第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンとなると、遊技メダル１枚の払出動作が行われていると判定する）。ステップ１２７７でＹｅｓの場合、ステップ１２７８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内のメダル払出エラー検出処理を呼び出し、ステップ１４５０に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１４５０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル払出エラー検出処理を実行する。次に、ステップ１２８４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域内に呼び出し元に復帰し、ステップ１２８６に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ１２７７でＮｏの場合、ステップ１２７９で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動後（ステップ１２７６の処理のタイミング後）から所定時間（例えば、５秒）経過したか否かを判定する。ステップ１２７９でＹｅｓの場合、ステップ１２８０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル空エラーフラグをオンにする（例えば、第１ＲＡＭ領域のメダル空エラーフラグ領域内をオンに相当する値で更新する）。次に、ステップ１２８１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル空エラー表示を７セグＬＥＤで実行する。次に、ステップ１２８２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル空エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１２８２でＹｅｓの場合、ステップ１２８３で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル空エラーフラグをオフにし（例えば、第１ＲＡＭ領域のメダル空エラーフラグ領域内をオフに相当する値で更新し）、ステップ１２８６に移行する。他方、ステップ１２８２でＮｏの場合、ステップ１２８１に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２８６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓがオフであるか否かを判定する（第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンとなった後、第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓがオフとなると、払出動作が行われていた１枚の遊技メダルの払出動作が完了したと判定する）。ステップ１２８６でＹｅｓの場合、ステップ１２８８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動フラグをオフにし、ステップ１２９０に移行する。尚、ステップ１２７９又はステップ１２８６でＮｏの場合には、ステップ１２７７に移行する。次に、ステップ１２９０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該入賞（ステップ１２７５でＹｅｓとなった入賞）に対応した払出が完了したか否かを判定する。ステップ１２９０でＹｅｓの場合、ステップ１２９２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技終了処理（例えば、ベット数のクリア、遊技状態の移行処理等）を実行し、次の処理（ステップ１２０２の処理）に移行する。尚、ステップ１２８６でＮｏの場合には、ステップ１２７７に移行し、ステップ１２７５でＮｏの場合には、ステップ１２９２に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１３は、図８におけるステップ１３００の（及び他のフローチャートにおいて呼び出された）サブルーチンに係る、復帰不可能エラー処理のフローチャートである。まず、ステップ１３０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを禁止する（以降は、後述するタイマ割り込み時処理に係るフローチャートが実行されない）。次に、ステップ１３０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、出力ポートアドレス及び出力ポート数をセットする。次に、ステップ１３０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、出力ポート（本例では、０〜６であり、各種ＬＥＤへの表示出力や各種モータへの駆動出力）をオフにする。次に、ステップ１３０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、次のポート出力アドレスをセットする（この繰り返しにより、各種ＬＥＤへの表示出力や各種モータへの駆動出力が順次停止される）。次に、ステップ１３１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、各出力ポートへの出力が終了したか否かを判定する。ステップ１３１０でＹｅｓの場合には、ステップ１３１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、セットされているエラー表示を実行し（本処理を実行する際には何らかのエラーが発生している）、当該処理の実行を繰り返し、電源電圧が低下することでリセット信号が入力されて終了する。（即ち、無限ループに突入するので、復帰を促す一切の操作を受け付けない）。尚、ステップ１３１０でＮｏの場合には、ステップ１３０６に移行する。尚、ステップ１３０６〜ステップ１３１０の処理は、ＬＥＤ・モータへの出力をクリアする処理である（但し、外部出力信号はクリアしないので、エラーに関する情報やエラー発生時における遊技進行状況等をホールコンピュータ側へ出力することは可能である）。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１４は、図１１におけるステップ１４００のサブルーチンに係る、メダル投入エラー検出処理のフローチャートである。まず、ステップ１４０２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル逆流エラーフラグ（ステップ１７０６でオンとなるフラグであり、本実施形態においては、第２ＲＡＭ領域内のフラグ）がオンであるか否かを判定する。ステップ１４０２でＹｅｓの場合、ステップ１４０４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル逆流エラー（投入された遊技メダルが逆流したことによるエラーであり、例えば、第１投入センサＤ２０ｓオフ且つ第２投入センサＤ３０ｓオン→第１投入センサＤ２０ｓオン且つ第２投入センサＤ３０ｓオンとなった場合にエラーとなる）表示を実行する。次に、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダルエラー逆流エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１４０６でＹｅｓの場合、ステップ１４０８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル逆流エラーフラグをオフにし、次の処理（ステップ１２２９の処理）に移行する。
他方、ステップ１４０２でＮｏの場合、ステップ１４１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル滞留エラーフラグ（ステップ１７１０でオンとなるフラグであり、本実施形態においては、第２ＲＡＭ領域内のフラグ）がオンであるか否かを判定する。ステップ１４１０でＹｅｓの場合、ステップ１４１２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル滞留エラー（投入された遊技メダルが滞留したことによるエラーであり、例えば、第１投入センサＤ２０ｓオン且つ第２投入センサＤ３０ｓオンである状態が所定時間継続した場合にエラーとなる）表示を実行する。次に、ステップ１４１４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル滞留エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１４１４でＹｅｓの場合、ステップ１４１６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル滞留エラーフラグをオフにし、次の処理（ステップ１２２９の処理）に移行する。
他方、ステップ１４１０でＮｏの場合、ステップ１４１８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入枚数エラーフラグ（ステップ１７１６でオンとなるフラグであり、本実施形態においては、第２ＲＡＭ領域内のフラグ）がオンであるか否かを判定する。ステップ１４１８でＹｅｓの場合、ステップ１４２０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入枚数エラー（投入された遊技メダルの枚数と正常通過した遊技メダルの枚数とが一致しないことによるエラーであり、例えば、投入受付センサＤ１０ｓが検知した遊技メダルの枚数と第２投入センサＤ３０ｓが検知した遊技メダルの枚数とが一致しない場合又は所定の許容範囲外となった場合にエラーとなる）表示を実行する。次に、ステップ１４２２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入枚数エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１４２２でＹｅｓの場合、ステップ１４２４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入枚数エラーフラグをオフにし、次の処理（ステップ１２２９の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１５は、図１１及び図１２におけるステップ１４５０のサブルーチンに係る、メダル払出エラー検出処理のフローチャートである。まず、ステップ１４５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、払出メダル滞留エラーフラグ（ステップ１７５６でオンとなるフラグであり、本実施形態においては、第２ＲＡＭ領域内のフラグ）がオンであるか否かを判定する。ステップ１４５２でＹｅｓの場合、ステップ１４５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、払出メダル滞留エラー（払い出された遊技メダルが滞留したことによるエラーであり、例えば、第１払出センサＨ１０ｓオン且つ第２払出センサＨ２０ｓオンである状態が所定時間継続した場合にエラーとなる）表示を実行する。次に、ステップ１４５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、払出メダル滞留エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１４５８でＹｅｓの場合、ステップ１４６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、払出メダル滞留エラーフラグをオフにし、次の処理（ステップ１２４０又はステップ１２８４の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１６は、図１１及び図１２におけるステップ１５００のサブルーチンに係る、投入・払出エラー検出処理のフローチャートである。まず、ステップ１５０２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常投入エラーフラグ（ステップ１８０６でオンとなるフラグであり、本実施形態においては、第２ＲＡＭ領域内のフラグ）がオンであるか否かを判定する。ステップ１５０２でＹｅｓの場合、ステップ１５０４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常投入エラー（遊技メダルが投入されないはずのタイミングにて遊技メダルの投入を検出したことによるエラー）表示を実行する。次に、ステップ１５０６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常投入エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１５０６でＹｅｓの場合、ステップ１５０８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常投入エラーフラグをオフにし、ステップ１５１０に移行する。尚、ステップ１５０２でＮｏの場合にも、ステップ１５１０に移行する。
次に、ステップ１５１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常払出エラーフラグ（ステップ１８１６でオンとなるフラグであり、本実施形態においては、第２ＲＡＭ領域内のフラグ）がオンであるか否かを判定する。ステップ１５１０でＹｅｓの場合、ステップ１５１４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常払出エラー（遊技メダルが払い出されないはずのタイミングにて遊技メダルの払出を検出したことによるエラー）表示を実行する。次に、ステップ１５１６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常払出エラーが解除されたか否か（例えば、設定／リセットボタンＭ３０が押下されたか否か）を判定する。ステップ１５１６でＹｅｓの場合、ステップ１５１８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常払出エラーフラグをオフにし、次の処理（ステップ１２５０又はステップ１２７０の処理）に移行する。尚、ステップ１５１０でＮｏの場合にも、次の処理（ステップ１２５０又はステップ１２７０の処理）に移行する。
次に、図１７は、本実施形態におけるステップ１６００のサブルーチンに係る、タイマ割り込み時処理のフローチャートである。当該サブルーチンの処理は、ステップ１０５４又はステップ１１１８の処理にて、タイマ割り込みが開始された場合に実行開始され、以降、所定時間（本例では、Ｔとしているが、例えば、２ｍｓ程度の時間が設定される）を周期として定期的に実行されるよう構成されている。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
まず、ステップ１６０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込み開始時の処理（例えば、ＣＰＵＣ１００内のレジスタで保持されているデータの退避、電源断検知信号の入力ポートチェック等）を実行する。次に、ステップ１６０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在（今回の割り込み処理にて）電源断を検知していないか否かを判定する。ステップ１６０４でＮｏの場合、ステップ１９００で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、電源断時処理を実行する。他方、ステップ１６０４でＹｅｓの場合、ステップ１６０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、タイマ計測（ソフトウエアで管理する各種タイマの更新処理）を開始する。次に、ステップ１６０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、入力ポートデータを生成して、当該データを記憶する（第１ＲＡＭ領域内の各入力ポートデータの格納領域を更新する）。ここで、入力ポートデータとは、精算ボタンＤ６０、スタートレバーＤ５０、停止ボタンＤ４０、扉スイッチＤ８０、設定扉スイッチＭ１０、設定キースイッチＭ２０、設定／リセットボタンＭ３０、電源断検知信号、投入受付センサＤ１０ｓ、第１投入センサＤ２０ｓ、第２投入センサＤ３０ｓ、第１払出センサＨ１０ｓ、第２払出センサＨ２０ｓ、等の検出に係る情報である（即ち、これらの操作部材での操作有無やセンサ検知状態が、割り込み間隔Ｔでサンプリングされる）。
次に、ステップ１６１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の入力ポートデータを参照し、各入力ポートデータのサンプリング結果に応じて、扉スイッチフラグ、設定扉スイッチフラグ、設定キースイッチフラグのオン・オフを切り替える（例えば、扉スイッチＤ８０のスイッチ状態が複数回のサンプリングに亘って連続してオンである場合に、扉スイッチフラグをオンとすることで、ノイズの影響を受けることなく前扉ＤＵが開状態であることを検出することもできる）。次に、ステップ１６１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全リール（左リールＭ５１、中リールＭ５２、右リールＭ５３）の回胴駆動制御処理（リールＭ５０の駆動の制御に係る処理）を実行する。次に、ステップ１６１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、出力データを出力ポートに出力する。ここで、出力データとは、リールＭ５０、ブロッカＤ１００、等を駆動するためのデータである。ステップ１６１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域のエラーチェック処理を呼び出し、ステップ１７００に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１７００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル投入チェック処理を実行する。次に、ステップ１７５０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル払出チェックを実行する。次に、ステップ１８００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、投入・払出エラーチェック処理を実行する。次に、ステップ１６１８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、すべてのエラーフラグがオフ（投入メダル逆流フラグ、投入枚数エラーフラグ、メダル滞留エラーフラグ、投入異常エラーフラグ、払出異常エラーフラグ、払出メダル滞留エラーフラグ、扉スイッチフラグ、等のエラーに係るフラグが全てオフ）であるか否かを判定する（但し、本実施形態では、扉スイッチフラグに関しては、第１ＲＡＭ領域内で格納されているため、第１ＲＡＭ領域を参照して判定する）。ステップ１６１８でＹｅｓの場合、ステップ１６２０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、エラー未検出コマンド（サブ側へのコマンドであり、エラーが検出されていない旨に係るコマンド）をセットし（例えば、レジスタ領域内にセットし）、ステップ１６２４に移行する。他方、ステップ１６１８でＮｏの場合、ステップ１６２２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、エラー検出コマンド（サブ側へのコマンドであり、エラーが検出されている旨に係るコマンド）をセットし（例えば、レジスタ領域内にセットし）、ステップ１６２４に移行する。尚、ステップ１６２２においては、オンとなっているエラーフラグに対応したエラー（現在発生しているエラー）に係る情報がサブ側に送信されるよう構成されている。また、エラー未検出コマンドはエラーが発生していた状態からエラーが解除された場合にのみ（フラグがオフになったと判定された場合にのみ）セットしても良いし、エラー未検出のときには当該情報のセット処理を実行しなくても良い（Ｓ１６２０が無くても良い）。更に、エラー検出コマンドはエラーが発生していない状態からエラーが発生した場合にのみセット処理を実行しても良いし、第１のエラー（例えば、投入メダル滞留エラー）が発生している状態から第２のエラー（例えば、払出メダル滞留エラー）のようにエラーの種類が変わった場合にセット処理を実行しても良い。次に、ステップ１６２４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１６２６に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１６２６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、制御コマンド（サブ側のコマンド）を送信する（例えば、ステップ１６２０やステップ１６２２でレジスタ領域内にセットされている場合には、そのセットされた制御コマンドを引き継ぐこととなる）。次に、ステップ１６２８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、外部信号（回胴式遊技機Ｐから外部のホールコンピュータ等へ情報伝達するための信号）を出力する。尚、当該外部信号にて出力されるエラーに係る情報としては、ドア開放エラー、投入異常エラー、払出異常エラー、設定扉開放エラー（不図示）、投入受付センサ滞留エラー（不図示）、等が出力される。尚、ドア開放エラーは、前扉ＤＵが開放されドアスイッチフラグがオンとなった場合にエラーとなるよう構成されており、設定扉開放エラーは設定扉が開放され設定扉スイッチフラグがオンとなった場合にエラーとなるよう構成されており、投入受付センサ滞留エラーは投入受付センサが遊技メダルの滞留を検出した場合にエラーとなるよう構成されている。次に、ステップ１６３０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＬＥＤ（７セグＬＥＤランプ、等）の出力データ（例えば、複数の７セグＬＥＤユニットのうち、所定の７セグＬＥＤユニットを点灯させ、７セグの所定のセグメントを点灯させる）を出力する（所謂、ダイナミック点灯）。次に、ステップ１６３２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＬＥＤの点灯態様（例えば、ＬＥＤの点灯色を変更）を実行する。尚、ステップ１６３２は実行されなくても良い。次に、ステップ１６３４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ソフト乱数管理処理（ソフトウエアで管理する乱数値の更新処理等）を実行する。次に、ステップ１６３６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の乱数チェック処理を呼び出し、ステップ１６３８に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１６３８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部情報レジスタデータを取得する（内部情報レジスタには、乱数発生回路に異常が出ると異常フラグ用ビットが立つ領域が存在している）。次に、ステップ１６４０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、乱数更新用クロックの周波数は正常であるか否か（当該周波数異常を示す異常フラグ用ビットが立っていないか否か）を判定する。具体的には、乱数更新用クロックの周波数が所定値を下回った場合に異常用フラグビットが立つ。ステップ１６４０でＹｅｓの場合、ステップ１６４２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、内蔵乱数の更新状態は正常であるか否か（当該更新状態異常を示す異常フラグ用ビットが立っていないか否か）を判定する。ステップ１６４２でＹｅｓの場合、ステップ１６４４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰する。他方、ステップ１６４０又はステップ１６４２でＮｏの場合には、ステップ１６４６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、内蔵乱数エラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、前述した、復帰不可能エラー処理を実行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１６４８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込み終了処理を実行し、次の処理（ステップ１６０２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１８は、図１７におけるステップ１７００のサブルーチンに係る、メダル投入チェック処理のフローチャートである。まず、ステップ１７０２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１投入センサＤ２０ｓがオンであるか否か（検出しているか否か）を判定する（但し、第１投入センサＤ２０ｓの入力ポートデータ自体が、第１ＲＡＭ領域内で格納されている場合には、第１ＲＡＭ領域を参照して判定する）。ステップ１７０２でＹｅｓの場合、ステップ１７０４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓが、投入された遊技メダルの逆流を検知している（例えば、第１投入センサＤ２０ｓオフ、且つ、第２投入センサＤ３０ｓオン→第１投入センサＤ２０ｓオン、且つ、第２投入センサＤ３０ｓオンとなった場合に検知するものであり、この検知状態の時系列データ自体は第２ＲＡＭ領域内で保持されている）か否かを判定する。ステップ１７０４でＹｅｓの場合、ステップ１７０６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル逆流エラーフラグをオンにし（例えば、第２ＲＡＭ領域の投入メダル逆流エラーフラグ領域内をオンに相当する値で更新し）、ステップ１７０８に移行する。他方、ステップ１７０４でＮｏの場合にも、ステップ１７０８に移行する。
次に、ステップ１７０８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓが、投入されたメダルの滞留を検出している（例えば、第１投入センサＤ２０ｓオンである状態が所定時間継続した場合、又は第２投入センサＤ３０ｓオンである状態が所定時間継続した場合に検知するものであり、この検知状態のデータ自体は第２ＲＡＭ領域内で保持されている）か否かを判定する。ステップ１７０８でＹｅｓの場合、ステップ１７１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入メダル滞留エラーフラグをオンにし（例えば、第２ＲＡＭ領域の投入メダル滞留エラーフラグ領域内をオンに相当する値で更新し）、ステップ１７１２に移行する。他方、ステップ１７０８でＮｏの場合にも、ステップ１７１２に移行する。次に、ステップ１７１２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、受付メダル枚数（遊技メダルの投入を受け付けた枚数）から正常通過枚数（正常に投入されたとみなされた遊技メダルの枚数）を減算した値が所定範囲内（例えば、０〜２枚）でないか否かを判定する。ステップ１７１２でＹｅｓの場合、ステップ１７１６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入枚数エラーフラグをオンにし（例えば、第２ＲＡＭ領域の投入枚数エラーフラグ領域内をオンに相当する値で更新し）、次の処理（ステップ１７５０の処理）に移行する。尚、ステップ１７１２でＮｏの場合にも、次の処理（ステップ１７５０の処理）に移行する。尚、所定時間（例えば、５秒）の投入枚数エラー監視期間を設けて、当該監視期間中に、受付メダル枚数から正常通過枚数を減算した値が所定範囲内（例えば、０〜２枚）ではなくなった場合に投入枚数エラーとなるよう構成してもよい。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１９は、図１７におけるステップ１７５０のサブルーチンに係る、メダル払出チェック処理のフローチャートである。まず、ステップ１７５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動フラグがオンであるか否か（検出しているか否か）を判定する（但し、ホッパ駆動フラグ自体が、第１ＲＡＭ領域内で格納されている場合には、第１ＲＡＭ領域を参照して判定する）。ステップ１７５２でＹｅｓの場合、ステップ１７５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、払い出されたメダルの滞留を検出（例えば、第１払出センサＨ１０ｓオンである状態が所定時間継続した場合、且つ、第２払出センサＨ２０ｓオンである状態が所定時間継続した場合に検知するものであり、この検知状態のデータ自体は第２ＲＡＭ領域内で保持されている）しているか否かを判定する。ステップ１７５４でＹｅｓの場合、ステップ１７５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、払出メダル滞留エラーフラグをオンにし（例えば、第２ＲＡＭ領域の払出メダル滞留エラーフラグ領域内をオンに相当する値で更新し）、次の処理（ステップ１８００の処理）に移行する。尚、ステップ１７５２又はステップ１７５４でＮｏの場合も、次の処理（ステップ１８００の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２０は、図１７におけるステップ１８００のサブルーチンに係る、投入・払出エラーチェック処理のフローチャートである。まず、ステップ１８０２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ブロッカＤ１００がオフであるか否かを判定する（但し、ブロッカＤ１００の出力ポートデータ自体が、第１ＲＡＭ領域内で格納されている場合には、第１ＲＡＭ領域を参照して判定する）。ステップ１８０２でＹｅｓの場合、ステップ１８０４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入センサの異常検出（第１投入センサＤ２０ｓ又は第２投入センサＤ３０ｓが遊技メダルの検出をしないはずのタイミングにおける検出）があるか否かを判定する。ステップ１８０４でＹｅｓの場合、ステップ１８０６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常投入エラーフラグをオンにし（例えば、第２ＲＡＭ領域の異常投入エラーフラグ領域内をオンに相当する値で更新し）、ステップ１８０８に移行する。尚、ステップ１８０２又はステップ１８０４でＮｏの場合にも、ステップ１８０８に移行する。
次に、ステップ１８０８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ホッパ駆動フラグがオフであるか否かを判定する（但し、ホッパ駆動フラグ自体が、第１ＲＡＭ領域内で格納されている場合には、第１ＲＡＭ領域を参照して判定する）。ステップ１８０８でＹｅｓの場合、ステップ１８１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、払出センサの異常検出（第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓが遊技メダルの検出をしないはずのタイミングにおける検出）があるか否かを判定する。ステップ１８１０でＹｅｓの場合、ステップ１８１２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、異常払出エラーフラグをオンにし（例えば、第２ＲＡＭ領域の異常払出エラーフラグ領域内をオンに相当する値で更新し）、次の処理（ステップ１６１８の処理）に移行する。尚、ステップ１８０８又はステップ１８１でＮｏの場合にも、次の処理（ステップ１６１８の処理）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２１は、図１７におけるステップ１９００のサブルーチンに係る、電源断時処理のフローチャートである。まず、ステップ１９０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタを保存する。次に、ステップ１９０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、電源断処理済みフラグをオンにする（例えば、第１ＲＡＭ領域の電源断処理済みフラグ領域内をオンに相当する値で更新する）。次に、ステップ１９０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域のチェックサム算出処理を呼び出し、ステップ１９０８に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１９０８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域の先頭アドレスからチェックサム領域直前アドレスまでのチェックサムを算出し、当該算出したチェックサムに基づく誤り検出用情報（例えば、当該算出したチェックサムにおける下位１バイト、或いは、その補数となるもの）をチェックサム領域にてセットする（チェックサム領域に係るアドレスは同図下段の「ＲＡＭに係るメモリマップ」を参照）。次に、ステップ１９１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１９１２に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１９１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ・第２ＲＡＭの書き込みを禁止し、ステップ１９１４に移行する。次に、ステップ１９１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、リセットを待機するための無限ループ処理を実行する。
以上のように構成することで、本実施形態に係る回胴式遊技機によれば、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第１ＲＡＭ領域（又は、レジスタ領域）を更新及び参照可能に構成し、エラー検出、エラー表示等の遊技機に対して不正行為がなされる（例えば、遊技媒体の投入口や払出口に対して不正にアクセスして遊技媒体を不正な手段で得る、等）ことを防御するための不正行為防止用のプログラムを第２ＲＯＭ・ＲＡＭ領域における処理にて実行し得るよう構成することで、遊技の進行に係る処理と領域を明確に分けることができ、当該不正行為防止用のプログラムの正当性を検証することが容易となる。
（第２実施形態）
尚、本実施形態においては、エラー表示処理等も不正行為防止用のプログラムとして見做し、第２ＲＯＭ領域にて配置されているプログラムコードとして実装するための一例を示したが、エラー表示処理等は遊技進行を制御する上でも必要不可欠な処理であるため、不正行為防止用のプログラムではなく遊技性仕様を実装するためのプログラムとして見做した方が、人為的な検証が容易になる可能性がある。そこで、このような事情に鑑み、本実施形態で示した一例をベースとし、遊技性仕様を実装するためのプログラムとして見做した方が好適となり得る処理を、第１ＲＯＭ領域にて配置されているプログラムコードとして実装するための一例を第２実施形態とし、以下、本実施形態からの変更点について詳述していく。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図２２は、第２実施形態に係る回胴式遊技機Ｐの電源を投入した後（或いはシステムリセットやユーザリセット時において）、主制御基板ＭのＣＰＵＣ１００にて初めて実行される処理の流れを示したフローチャート（１枚目）である。本実施形態との相違点は、ステップ１００５‐１（第２）、ステップ１００５‐２（第２）、ステップ１００９‐１（第２）、ステップ１００９‐２（第２）、ステップ１０１７（第２）、ステップ１０１９‐１（第２）〜ステップ１０１９‐３（第２）、ステップ１０２１‐１（第２）、ステップ１０２１‐２（第２）、ステップ１０２７（第２）、ステップ１０２９（第２）、ステップ１０３５‐１（第２）及びステップ１０３５‐２（第２）であり、即ち、ステップ１００４で、チップの機能設定を実行した後、ステップ１００５‐１（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域の先頭アドレスから第１チェックサム領域直前アドレスまでのチェックサムを算出する。ここで、同図右（ＲＡＭに係るメモリマップ）に示されるように、第２実施形態においては、第１ＲＡＭ領域のチェックサム領域（第１チェックサム領域）と第２ＲＡＭ領域のチェックサム領域（第２チェックサム領域）とが別々になっており、後述する第２実施形態における電源断時処理にて、第１ＲＡＭ領域のチェックサム算出と第２ＲＡＭ領域のチェックサム算出とが別々に行われ、夫々の算出結果に基づく誤り検出用情報が夫々の領域に格納される。次に、ステップ１００５‐２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭをチェックし、第１ＲＡＭ電源断復帰データ（第１ＲＡＭに係る電源断復帰データ）を生成し、ステップ１００６に移行する。よって、ここでの「第１ＲＡＭをチェック」とは、第１ＲＡＭ領域を対象としたチェックサムと、第１チェックサム領域に保持されている誤り検出用情報とに基づき、電源断・電源断復帰により内蔵ＲＡＭＣ１２０に格納されているデータが正しく保持されているか否かをチェックする処理となる。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ１００６で電源断復帰処理を呼び出した後、ステップ１００９‐１（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域の先頭アドレスから、第２チェックサム領域を除く最終アドレスまでのチェックサムを算出する。次に、ステップ１００９‐２（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭをチェックし、第２ＲＡＭ電源断復帰データ（第１ＲＡＭに係る電源断復帰データ）を生成し、ステップ１０１２に移行する。即ち、ここでの「第２ＲＡＭをチェック」とは、第２ＲＡＭ領域を対象としたチェックサムと、第２チェックサム領域に保持されている誤り検出用情報とに基づき、電源断・電源断復帰により内蔵ＲＡＭＣ１２０に格納されているデータが正しく保持されているか否かをチェックする処理となる。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１０１６ですべてのスイッチがオンであった場合、ステップ１０１７（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定変更操作ありフラグをオンにし（例えば、第１ＲＡＭ領域の設定変更操作ありフラグ領域内をオンに相当する値で更新し）、ステップ１０１８に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１０１８で非設定変更時初期化処理を呼び出した後、ステップ１０１９‐１（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の設定操作ありフラグがオフであるか否かを判定する。ステップ１０１９‐１（第２）でＹｅｓの場合、ステップ１０１９‐２（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の電源断復帰データは正常であるか否か（特に、第１ＲＡＭ領域を対象とした誤り検出結果が正常であるか否か）を判定する。ステップ１０１９‐２（第２）でＹｅｓの場合、ステップ１０１９‐３（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の電源断復帰データは正常であるか否か（特に、第２ＲＡＭ領域を対象とした誤り検出結果が正常であるか否か）を判定する。ステップ１０１９‐３（第２）でＹｅｓの場合、ステップ１０２８で、第１ＲＡＭ領域及び第２ＲＡＭ領域の初期化範囲を未使用ＲＡＭ範囲に決定してセットし、ステップ１０２７（第２）で、第２ＲＡＭ領域内の電源断異常フラグをオフにし、ステップ１０３６に移行する。他方、ステップ１０１９‐２（第２）又はステップ１０１９‐３（第２）でＮｏの場合、ステップ１０２９（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の電源断異常フラグをオンにし、ステップ１０３６に移行する。
他方、ステップ１０１９‐１（第２）でＮｏの場合、ステップ１０２１‐１（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の電源断復帰データは正常であるか否か（特に、第１ＲＡＭ領域を対象とした誤り検出結果が正常であるか否か）を判定する。ステップ１０２１‐１（第２）でＹｅｓの場合、ステップ１０２１‐２（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の電源断復帰データは正常であるか否か（特に、第２ＲＡＭ領域を対象とした誤り検出結果が正常であるか否か）を判定する。ステップ１０２１‐２（第２）でＹｅｓの場合、ステップ１０３２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域及び第２ＲＡＭ領域の初期化範囲を第１ＲＡＭ領域内の設定値を除くすべての範囲に決定してセットし、ステップ１０３５‐１（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の電源断異常フラグをオフにし、ステップ１０３６に移行する。他方、ステップ１０２１‐１（第２）又はステップ１０２１‐２（第２）でＮｏの場合、ステップ１０３４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域及び第２ＲＡＭ領域の初期化範囲をすべての範囲に決定してセットし、ステップ１０３５‐２（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の電源断異常フラグをオンにし、ステップ１０３６に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２３は、第２実施形態に係る回胴式遊技機Ｐの電源を投入した後（或いはシステムリセットやユーザリセット時において）、主制御基板ＭのＣＰＵＣ１００にて初めて実行される処理の流れを示したフローチャート（２枚目）である。本実施形態との相違点は、ステップ１０３９‐１（第２）、ステップ１０３９‐２（第２）、ステップ１０２６（第２）、ステップ１３００（第２）、ステップ１０４５（第２）、ステップ１０４６（第２）及びステップ１０４７（第２）であり、即ち、ステップ１０３９‐１（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の設定操作ありフラグがオフであるか否かを判定する。ステップ１０３９‐１（第２）でＹｅｓの場合、ステップ１０３９‐２（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の電源断異常フラグがオフであるか否かを判定する。ステップ１０３９‐２（第２）でＹｅｓの場合又はステップ１０３９‐１（第２）でＮｏの場合には、ステップ１０４０に移行し（即ち、設定変更装置を作動させる場合か、設定変更装置を作動させない場合において第１ＲＡＭ領域及び第２ＲＡＭ領域を対象とした別個の誤り検出結果が正常であることを含め、正常に電断復帰している場合には以降の処理を続行し）、ステップ１０３９‐２（第２）でＮｏの場合、ステップ１０２６（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、バックアップエラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、復帰不可能エラー処理をセットする（即ち、設定変更装置を作動させない場合において第１ＲＡＭ領域及び第２ＲＡＭ領域を対象とした別個の誤り検出結果が異常であることを含め、正常に電断復帰していない場合には復帰不可能な状態へと移行する）。ここで、本例においては、設定変更装置を作動させない場合において第１ＲＡＭ領域及び第２ＲＡＭ領域を対象とした別個の誤り検出結果がいずれも正常である場合において以降の処理を続行するよう構成されているが、これには限定されず、例えば、第１ＲＡＭ領域を対象とした誤り検出結果が正常であれば、第２ＲＡＭ領域を対象とした誤り検出結果が異常であっても（第２ＲＡＭ領域の全領域を初期化した上で）以降の処理を続行するよう構成してもよい。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１０４４で、第１ＲＡＭ領域内の設定値が正常範囲内であった場合、ステップ１０４５（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の設定値異常フラグをオフにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１０４７（第２）に移行する。他方、ステップ１０４４でＮｏの場合、ステップ１０４６（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の設定値異常フラグをオンにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１０４７（第２）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０４７（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の設定値異常フラグがオフであるか否かを判定する。ステップ１０４７（第２）でＹｅｓの場合には、ステップ１０５０に移行し、Ｎｏの場合には、ステップ１０４８（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定値エラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、復帰不可能エラー処理をセットする。このように、第２実施形態においては、復帰不可能エラー処理及び発生している復帰不可能エラー表示（バックアップエラー表示、設定値エラー表示）のセット処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２４は、第２実施形態におけるステップ１２００のサブルーチンに係る、遊技進行制御処理（２枚目）のフローチャートである。本実施形態との相違点は、ステップ１２２８（第２）、ステップ１７００（第２）、ステップ１４００（第２）、ステップ１２３７（第２）、ステップ１７５０（第２）、ステップ１４５０（第２）、ステップ１２４９‐１（第２）、ステップ１８００（第２）、ステップ１５００（第２）、ステップ１２５４‐１（第２）〜ステップ１２５４‐３（第２）、ステップ１２５６（第２）及びステップ１３００（第２）であり、即ち、ステップ１２２７で遊技メダルの投入を受け付けた後、又は、ステップ１２３０で第１投入センサＤ２０ｓ及び第２投入センサＤ３０ｓがオフでなかった場合に、ステップ１２２８（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域のメダル投入チェック処理を呼び出し、ステップ１７００（第２）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１７００（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル投入チェック処理を実行し、ステップ１２２９に移行する。尚、この第２ＲＯＭ領域のメダル投入チェック処理の趣旨としては、本実施形態において、遊技進行制御処理（ループ処理）とタイマ割り込み時処理（非ループ処理）とで分けて実装されていたメダル投入チェック関連の処理を、遊技進行制御処理（ループ処理）にて纏めて実装する方法の一例を示すことにある。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１２２９で第１ＲＯＭ領域の呼び出し元に復帰した後、ステップ１４００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル投入エラー検出処理を実行し、ステップ１２３０に移行する。尚、第２実施形態においては、メダル投入エラー検出処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
また、ステップ１２３６で第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンであった場合、ステップ１２４１でホッパ駆動後所定時間が経過していない場合、又は、ステップ１２４７で第１払出センサＨ１０ｓ及び第２払出センサＨ２０ｓがオフでなかった場合に、ステップ１２３７（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域のメダル払出チェック処理を呼び出し、ステップ１７５０（第２）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１７５０（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル払出チェック処理を実行し、ステップ１２４０に移行する。尚、この第２ＲＯＭ領域のメダル払出チェック処理の趣旨としては、本実施形態において、遊技進行制御処理（ループ処理）とタイマ割り込み時処理（非ループ処理）とで分けて実装されていたメダル払出チェック関連の処理を、遊技進行制御処理（ループ処理）にて纏めて実装する方法の一例を示すことにある。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１２４０で第１ＲＯＭ領域の呼び出し元に復帰した後、ステップ１４５０（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル払出エラー検出処理を実行し、ステップ１２４７に移行する。尚、第２実施形態においては、メダル払出エラー検出処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
また、ステップ１２３２で精算ボタンＤ６０の操作がなかった場合、又は、ステップ１２３３で残りクレジット及びベットメダルがなかった場合に、ステップ１２４９‐１（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の投入・払出エラーチェック処理を呼び出し、ステップ１８００（第２）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１８００（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入・払出エラーチェック処理を実行し、ステップ１２５０に移行する。尚、この第２ＲＯＭ領域の投入・払出エラーチェック処理の趣旨としては、本実施形態において、遊技進行制御処理（ループ処理）とタイマ割り込み時処理（非ループ処理）とで分けて実装されていた投入・払出エラーチェック関連の処理を、遊技進行制御処理（ループ処理）にて纏めて実装する方法の一例を示すことにある。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１２５０で第１ＲＯＭ領域の呼び出し元に復帰した後、ステップ１５００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、投入・払出エラー検出処理を実行し、ステップ１２５１に移行する。尚、第２実施形態においては、投入・払出エラー検出処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１２５３で第１ＲＡＭ領域内の設定値が正常範囲内であった場合、ステップ１２５４‐２（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の設定値異常フラグをオフにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１２５４‐３（第２）に移行する。他方、ステップ１２５３で第１ＲＡＭ領域内の設定値が正常範囲内でなかった場合、ステップ１２５４‐１（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の設定値異常フラグをオンにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１２５４‐３（第２）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２５４‐３（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の設定値異常フラグがオフであるか否かを判定する。ステップ１２５４‐３（第２）でＹｅｓの場合、次の処理（ステップ１２５７の処理）に移行し、Ｎｏの場合には、ステップ１２５６（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定値エラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、復帰不可能エラー処理をセットする。このように、第２実施形態においては、復帰不可能エラー処理及び発生している復帰不可能エラー表示（設定値エラー表示）のセット処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２５は、第２実施形態における、図２４のステップ１４００（第２）のサブルーチンに係る、メダル投入エラー検出処理のフローチャートである。本実施形態との相違点は、本サブルーチンの処理を、第１ＲＯＭ・ＲＡＭ領域における処理としていることである。即ち、本実施形態においては、メダル投入エラー関連のエラー表示処理を実行する場合、第２ＲＯＭ領域において実装された当該処理を呼び出していたのであるが、第２実施形態においては、当該処理が第１ＲＯＭ領域において実装されており、第２ＲＯＭ・ＲＡＭ領域における各種エラー検出処理にてエラーが検出された場合には、エラーが検出された旨の情報を第１ＲＯＭ領域において実装された当該処理へ引き渡して実行しているのである。このように構成した場合、遊技進行を制御する上でも必要不可欠な処理であるエラー表示処理を、遊技性仕様を実装するためのプログラム（遊技進行を制御するためのプログラム）として実装することができ、換言すれば、従来から実装されているエラー表示処理プログラムを流用することが可能となる。尚、エラーが検出された旨の情報を第１ＲＯＭ領域において実装されたエラー表示処理へと引き渡すための第２ＲＡＭ領域内のフラグである、投入メダル逆流エラーフラグ、投入メダル滞留エラーフラグ及び投入枚数エラーフラグは、エラーが解除された場合には、本例のように第１ＲＯＭ領域において実装されたエラー表示処理から直接オフとしてもよいし、第２ＲＯＭ領域の処理であり当該フラグをオフとするための処理を呼び出してオフにするよう構成してもよい。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２６は、第２実施形態における、図２４のステップ１４５０（第２）のサブルーチンに係る、メダル払出エラー検出処理のフローチャートである。本実施形態との相違点は、本サブルーチンの処理を、第１ＲＯＭ・ＲＡＭ領域における処理としていることである。即ち、本実施形態においては、メダル払出エラー関連のエラー表示処理を実行する場合、第２ＲＯＭ領域において実装された当該処理を呼び出していたのであるが、第２実施形態においては、当該処理が第１ＲＯＭ領域において実装されており、第２ＲＯＭ・ＲＡＭ領域における各種エラー検出処理にてエラーが検出された場合には、エラーが検出された旨の情報を第１ＲＯＭ領域において実装された当該処理へ引き渡して実行しているのである。このように構成した場合、遊技進行を制御する上でも必要不可欠な処理であるエラー表示処理を、遊技性仕様を実装するためのプログラム（遊技進行を制御するためのプログラム）として実装することができ、換言すれば、従来から実装されているエラー表示処理プログラムを流用することが可能となる。尚、エラーが検出された旨の情報を第１ＲＯＭ領域において実装されたエラー表示処理へと引き渡すための第２ＲＡＭ領域内のフラグである、払出メダル滞留エラーフラグは、エラーが解除された場合には、本例のように第１ＲＯＭ領域において実装されたエラー表示処理から直接オフとしてもよいし、第２ＲＯＭ領域の処理であり当該フラグをオフとするための処理を呼び出してオフにするよう構成してもよい。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２７は、第２実施形態における、図２４のステップ１５００（第２）のサブルーチンに係る、投入・払出エラー検出処理のフローチャートである。本実施形態との相違点は、本サブルーチンの処理を、第１ＲＯＭ・ＲＡＭ領域における処理としていることである。即ち、本実施形態においては、投入・払出エラー関連のエラー表示処理を実行する場合、第２ＲＯＭ領域において実装された当該処理を呼び出していたのであるが、第２実施形態においては、当該処理が第１ＲＯＭ領域において実装されており、第２ＲＯＭ・ＲＡＭ領域における各種エラー検出処理にてエラーが検出された場合には、エラーが検出された旨の情報を第１ＲＯＭ領域において実装された当該処理へ引き渡して実行しているのである。このように構成した場合、遊技進行を制御する上でも必要不可欠な処理であるエラー表示処理を、遊技性仕様を実装するためのプログラム（遊技進行を制御するためのプログラム）として実装することができ、換言すれば、従来から実装されているエラー表示処理プログラムを流用することが可能となる。尚、エラーが検出された旨の情報を第１ＲＯＭ領域において実装されたエラー表示処理へと引き渡すための第２ＲＡＭ内のフラグである、異常投入エラーフラグ及び異常払出エラーフラグは、エラーが解除された場合には、本例のように第１ＲＯＭ領域において実装されたエラー表示処理から直接オフとしてもよいし、第２ＲＯＭ領域の処理であり当該フラグをオフとするための処理を呼び出してオフにするよう構成してもよい。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２８は、第２実施形態における、遊技進行制御処理（３枚目）のフローチャートである。本実施形態との相違点は、ステップ１２６９‐１（第２）〜ステップ１２６９‐４（第２）、ステップ１２７２（第２）、ステップ１３００（第２）、ステップ１８００（第２）、ステップ１５００（第２）、ステップ１２７７‐１（第２）、ステップ１７５０（第２）及びステップ１４５０（第２）であり、即ち、ステップ１２６９で、表示された図柄の組み合わせが正常である場合、ステップ１２６９‐１（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の表示判定異常フラグをオフにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１２６９‐３（第２）に移行する。他方、ステップ１２６９で、表示された図柄の組み合わせが正常でない場合、ステップ１２６９‐２（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の表示判定異常フラグをオンにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１２６９‐３（第２）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１２６９‐３（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の表示判定異常フラグがオフであるか否かを判定する。ステップ１２６９‐３（第２）でＹｅｓの場合、ステップ１２６９‐４（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の投入・払出エラーチェック処理を呼び出し、ステップ１５００（第２）に移行する。他方、ステップ１２６９‐３（第２）でＮｏの場合には、ステップ１２７２（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、表示判定エラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、前述した、復帰不可能エラー処理をセットする。このように、第２実施形態においては、復帰不可能エラー処理及び発生している復帰不可能エラー表示（表示判定エラー表示）のセット処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１８００（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、投入・払出エラーチェック処理を実行し、ステップ１２７０に移行する。尚、この第２ＲＯＭ領域の投入・払出エラーチェック処理の趣旨としては、本実施形態において、遊技進行制御処理（ループ処理）とタイマ割り込み時処理（非ループ処理）とで分けて実装されていた投入・払出エラーチェック関連の処理を、遊技進行制御処理（ループ処理）にて纏めて実装する方法の一例を示すことにある。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１２７０で第１ＲＯＭ領域の呼び出し元に復帰した後、ステップ１５００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、前述した、投入・払出エラー検出処理を実行し、ステップ１２７４に移行する。尚、第２実施形態においては、投入・払出エラー検出処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
他方、ステップ１２７７で第１払出センサＨ１０ｓ又は第２払出センサＨ２０ｓがオンであった場合、ステップ１２７７‐１（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域のメダル払出チェック処理を呼び出し、ステップ１７５０（第２）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１７５０（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、メダル払出チェック処理を実行し、ステップ１２８４に移行する。尚、この第２ＲＯＭ領域のメダル払出チェック処理の趣旨としては、本実施形態において、遊技進行制御処理（ループ処理）とタイマ割り込み時処理（非ループ処理）とで分けて実装されていたメダル払出チェック関連の処理を、遊技進行制御処理（ループ処理）にて纏めて実装する方法の一例を示すことにある。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１２８４で第１ＲＯＭ領域の呼び出し元に復帰した後、ステップ１４５０（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、メダル払出エラー検出処理を実行し、ステップ１２８６に移行する。尚、第２実施形態においては、メダル払出エラー検出処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図２９は、第２実施形態における、図２３、図２４、図２８及び図３０のステップ１３００（第２）のサブルーチンに係る、復帰不可能エラー処理のフローチャートである。本実施形態との相違点は、本サブルーチンの処理を、第１ＲＯＭ・ＲＡＭ領域における処理としていることである。即ち、本実施形態においては、復帰不可能エラー処理を実行する場合、第２ＲＯＭ領域において実装された当該処理を呼び出していたのであるが、第２実施形態においては、当該処理が第１ＲＯＭ領域において実装されており、第２ＲＯＭ・ＲＡＭ領域における各種エラー検出処理にてエラーが検出された場合には、エラーが検出された旨の情報を第１ＲＯＭ領域において実装された当該処理へ引き渡して実行しているのである。このように構成した場合、復帰不可能な（即ち、回胴式遊技機Ｐを動作不能とする）状態へと移行させるという強制力をもった処理を、遊技性仕様を実装するためのプログラム（遊技進行を制御するためのプログラム）として実装することができる。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図３０は、第２実施形態におけるステップ１６００のサブルーチンに係る、タイマ割り込み時処理のフローチャートである。本実施形態との相違点は、ステップ１６４８（第２）、ステップ１６５０（第２）及びステップ１６５４（第２）であり、即ち、ステップ１６４２で、内蔵乱数の更新状態が正常であった場合、ステップ１６４８（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の内蔵乱数異常フラグをオフにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１６５４（第２）に移行する。他方、ステップ１６４０で、乱数更新用クロックの周波数が正常でなかった、又は、ステップ１６４２で、内蔵乱数の更新状態が正常でなかった場合に、ステップ１６５０（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域内の内蔵乱数異常フラグをオンにし、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１６５４（第２）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１６５４（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内蔵乱数異常フラグがオフであるか否かを判定する。ステップ１６５４（第２）でＹｅｓの場合には、ステップ１６３６に移行し、Ｎｏの場合には、ステップ１６４８（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内蔵乱数エラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、前述した、復帰不可能エラー処理をセットする。このように、第２実施形態においては、復帰不可能エラー処理及び発生している復帰不可能エラー表示（内蔵乱数エラー表示）のセット処理を、第１ＲＯＭ・ＲＡＭ領域にて実行するよう構成している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図３１は、第２実施形態における、図３０のステップ１９００のサブルーチンに係る、電源断時処理のフローチャートである。本実施形態との相違点は、ステップ１９０５（第２）及びステップ１９０９（第２）であり、即ち、ステップ１９０４で、電源断処理済みフラグをオンにした後、ステップ１９０５（第２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域の先頭アドレスから第１チェックサム領域直前アドレスまでのチェックサムを算出し、当該算出したチェックサムに基づく誤り検出用情報（例えば、当該算出したチェックサムにおける下位１バイト、或いは、その補数となるもの）を第１チェックサム領域にてセットする。次に、ステップ１９０６で、第２ＲＯＭ領域のチェックサム算出処理を呼び出し、ステップ１９０９（第２）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１９０９（第２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭ領域の先頭アドレスから第２チェックサム領域直前アドレスまでのチェックサムを算出し、当該算出したチェックサムに基づく誤り検出用情報（例えば、当該算出したチェックサムにおける下位１バイト、或いは、その補数となるもの）を第２チェックサム領域にてセットし、ステップ１９１０に移行する。前述したように、第２実施形態においては、チェックサム領域は第１チェックサム領域と第２チェックサム領域とに分かれており、同図下段に示されるように、第１チェックサム領域は第１ＲＡＭ領域の最終アドレスに、第２チェックサム領域は第２ＲＡＭ領域の最終アドレスに夫々存在している。また、第１ＲＡＭ領域のチェックサム算出及びセットは第１ＲＯＭ領域における処理が実行し、第２ＲＡＭ領域のチェックサム算出及びセットは第２ＲＯＭ領域における処理が実行するよう構成されている。
以上のように構成することで、第２実施形態に係る回胴式遊技機によれば、第１ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第２ＲＡＭ領域を参照可能に構成し、且つ、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第１ＲＡＭ領域を参照可能に構成し、エラー検出等の遊技機に対して不正行為がなされる（例えば、遊技媒体の投入口や払出口に対して不正にアクセスして遊技媒体を不正な手段で得る、等）ことを防御するための不正行為防止用のプログラムを第２ＲＯＭ・ＲＡＭ領域における処理にて実行し得るよう構成することで、遊技の進行に係る処理と領域を明確に分けることができ、本実施形態と同様に、当該不正行為防止用のプログラムの正当性を検証することが容易となる。
（第３実施形態）
尚、本実施形態においては、エラー表示処理等も不正行為防止用のプログラムとして見做し、第２ＲＯＭ領域にて配置されているプログラムコードとして実装するための一例を示したが、第２ＲＯＭ領域にて配置されるべきプログラムは、エラー表示処理以外にも概念できる。特に、出玉試験（遊技者の射幸心を著しく煽るような社会的不適合機でないことを認定するための試験）のみに供される出玉試験用プログラムは、本来市場（量産時）では必要とされないプログラムであるため、第２ＲＯＭ領域にて配置した方が好適となる場合がある。そこで、本実施形態で示した一例をベースとし、さらなるプログラムを第２ＲＯＭ領域にて実行するような構成の一例を第３実施形態とし、以下、本実施形態からの相違点について詳述していく。
はじめに、図３２は、第３実施形態における、回胴式遊技機の基本仕様一覧である。第３実施形態に係る回胴式遊技機は、規定数（１ゲームにてベットできる遊技メダルの最大枚数）が３枚、左リールＭ５１、中リールＭ５２及び右リールＭ５３のコマ数はいずれも２０コマ、入賞判定される有効ラインは「左リールＭ５１中段、中リールＭ５２中段、右リールＭ５３中段」の１ライン、最大払出枚数は９枚、最小払出枚数は１枚であり（入賞役と払出枚数との対応付けは後述）、ボーナス図柄は「羊・羊・羊」（４５０枚を超える払出で終了）と「セブン・セブン・セブン」（３００枚を超える払出で終了）とでありどちらも第１種ＢＢ（いわゆる第１種特別役物に係る役物連続作動装置）となっている。また、優先入賞順（引き込み優先順）は、「再遊技→小役（ベル、スイカ）→ボーナス」となっており、例えば、再遊技とボーナスが同時に成立している場合には、再遊技が入賞し且つボーナスは入賞不能である。また、ベルとスイカが成立している場合には、どちらも引き込める位置（入賞する停止位置まで４コマ以内の位置）で停止ボタンを押した場合には払出枚数が多い小役を優先して引きこむよう構成されている。尚、同図に示した構成はあくまで一例であり、各リールのコマ数を変更（例えば、２１コマに変更）したり、有効ラインの構成を変更（例えば、横３ライン、斜め２ラインの５ラインに変更）しても何ら問題ない。
次に、図３３は、第３実施形態における、回胴式遊技機のリール配列一覧である。同図に示されるように、左リールＭ５１、中リールＭ５２及び右リールＭ５３のコマ数はいずれも２０コマ（０番〜１９番）であり、図柄は「セブン」、「羊」、「ブランクＢ」、「ベル」、「リプレイＡ」、「リプレイＢ」、「スイカ」、「チェリー」、「ブランクＡ」の９種類となっている。尚、同図に示した構成はあくまで一例であり、図柄の種類を増減・変更しても何ら問題ない。
次に、図３４は、第３実施形態における小役出現率一覧である。同図に示すように第３実施形態においては、遊技状態によって小役（特に、再遊技）の出現率（抽選確率）が相違し得るよう構成されており、「再遊技０１、０２」はＡＲＴ準備状態及びＡＲＴ状態の場合において、ボーナス後状態及び通常状態よりも出現率が高くなっている。また、「再遊技０３、０４」（いわゆる転落再遊技であり、当該再遊技が入賞すると、以降通常遊技状態に移行することとなる）はボーナス後状態では出現せず、ＡＲＴ状態で最も出現し易くなっている。また、「再遊技０５」（いわゆる準備状態移行再遊技であり、通常遊技状態にて当該再遊技が入賞すると、以降ＡＲＴ準備状態に移行することとなる）は通常遊技状態でのみ出現するよう構成されている。また、「再遊技０６」（いわゆる昇格再遊技であり、ＡＲＴ準備状態にて当該再遊技が入賞すると、以降ＡＲＴ状態に移行することとなる）はＡＲＴ準備状態でのみ出現するよう構成されている。尚、これら再遊技役の入賞に伴う遊技状態遷移については別途、遊技状態遷移フローを示して後述する。また、同図に示した出現率はあくまで一例であり、実際の役抽選で当選する当選役は、図３７〜図３９に示す条件装置番号（当選番号、当選役とも称する）のように、例えば、「再遊技‐Ａ、再遊技‐Ｂ１、・・・」のように構成されている。換言すると、図３７〜図３９に示すように、当選役の抽選確率と停止操作態様（停止操作位置、停止操作順序）に応じて停止表示される図柄組合せの出現率は変動し得るよう構成されている。尚、当該抽選確率を適宜変更しても何ら問題ない。
次に、図３５、図３６は、第３実施形態における図柄組み合わせ一覧１、２である。第３実施形態においては、夫々の条件装置に対して複数の図柄組み合わせが存在しており、後述するように、左リールＭ５１、中リールＭ５２及び右リールＭ５３の停止順番や停止位置に応じて、いずれか一の図柄組み合わせが有効ライン（前述した１ライン）上に停止表示されるよう構成されている。尚、有効ライン上に同一種類の図柄が揃っていない場合にも遊技者から見ると有効ライン以外のライン上にて一列に同一の図柄が揃いやすく構成されている（スイカの場合には上段に横一直線に揃う等、リール上のいずれかに一直線にスイカ図柄が３つ揃うよう構成されている）。
次に、図３７〜図３９は、第３実施形態における条件装置一覧１〜３である。第３実施形態においては、再遊技は再遊技‐Ａ〜再遊技Ｉ３（条件装置番号１〜１８）まで設けられており、左リールＭ５１、中リールＭ５２及び右リールＭ５３の停止順番や停止位置に応じて、入賞する再遊技役が相違し得るよう構成されている。また、「押し順等」の項目には、停止順によって入賞することとなる再遊技の種類が記載されており、例えば、「左リールＭ５１：１、中リールＭ５２：２、右リールＭ５３：３」となっており「１２３」の場合「左リールＭ５１→中リールＭ５２→右リールＭ５３」の押し順で停止させるという意味であり、例えば、「再遊技Ｃ‐１」（条件装置番号７）の場合には、「１２３」＝「左→中→右」の順に停止させると「再遊技０６」が入賞することとなる。さらに、「左→右→中」の順に停止させると「再遊技０４」が入賞し、中第１停止を行うと、第２停止及び第３停止のリールの種別によらず「再遊技０４」が入賞し、右第１停止を行うと、第２停止及び第３停止のリールの種別によらず「再遊技０３」が入賞することとなる。このように構成することによって、押し順に正解できれば遊技状態が昇格（遊技者にとって高利益な遊技状態へ移行）したり、押し順に正解できなければ遊技状態が転落（遊技者にとって低利益な遊技状態へ移行）するような遊技性を創出することができる。また、「入賞‐Ａ１（ベル）」（条件装置番号１９）の場合には、「１２３」＝「左→中→右」の順で停止させる、即ち、押し順に正解すると９枚の払出となり、その他の押し順で停止させる、即ち、押し順に正解できないと１枚の払出となるよう構成されており、このように構成することで、ＡＲＴ状態及びＡＲＴ準備状態にてベルの押し順をナビ（押し順表示装置Ｄ２７０にて最高利益となる押し順を表示）し、通常遊技状態及びボーナス後状態には押し順をナビしないという遊技者の利益率が異なる複数の遊技状態を創出することができる。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４０は、第３実施形態における、図９におけるステップ１２００のサブルーチンに係る、遊技進行制御処理（２枚目）のフローチャートである。本実施形態との相違点は、ステップ１２５７‐１（第３）、ステップ１２５７‐２（第３）、ステップ３１００（第３）、ステップ３１５０（第３）、ステップ３２００（第３）、ステップ１２９１‐１（第３）〜ステップ１２９１‐３（第３）、ステップ３２５０（第３）、ステップ３３００（第３）及びステップ３３５０（第３）であり、その目的は、従来の回胴式遊技機においては副制御基板Ｓ側で制御していた押し順ナビ機能を、主制御基板Ｍ側へ移行させることである。即ち、ステップ１２５７で内部抽選（条件装置番号の決定処理）を実行した後、ステップ１２５７‐１（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該実行した内部抽選の結果及び条件装置識別値（ボーナス識別値、小役識別値、等であり、図４９の条件装置情報の一例を参照）を第１ＲＡＭ領域に一時記憶する。尚、本例では、当該実行した内部抽選の結果に関して、当該決定された条件装置番号を、図４９の条件装置情報の一例における「Ｄ０〜Ｄ５ビット」へセットする（小役に関しては小役状態情報としてセットし、ボーナスに関してはボーナス状態情報としてセットする）と共に、当該実行した内部抽選の結果が小役に関するものであるかボーナス（本例では、第一種ＢＢ）に関するものであるかを識別するためのビット列を「Ｄ６〜Ｄ７ビット」へセットする（小役に関しては「Ｄ６〜Ｄ７ビット」＝「１０」を小役状態情報としてセットし、ボーナスに関しては「Ｄ６〜Ｄ７ビット」＝「０１」ボーナス状態情報としてセットする）よう構成されている。次に、ステップ１２５７‐２（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴカウンタＭ６０（押し順表示装置Ｄ２７０に表示された押し順ナビ表示に従って遊技を進行した場合に保障されることとなるＡＲＴ状態に滞在し得るゲーム数の計測するカウンタ）のカウンタ値が０より大きい値であるか否かを判定する。ステップ１２５７‐２（第３）でＹｅｓの場合、換言すると、ＡＲＴ状態の場合、ステップ３１００（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、当選時ゲーム数上乗せ実行処理を実行する。次に、ステップ３１５０（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、押し順ナビ制御処理を実行し、ステップ３２００（第３）に移行する。他方、ステップ１２５７‐２（第３）でＮｏの場合にも、ステップ３２００（第３）に移行する。次に、ステップ３２００（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、リール回転開始準備処理を実行し、ステップ１２５８に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１２９０で、当該ゲームに係る条件装置の入賞に対応した払出が完了した後、ステップ１２９１‐１（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在の遊技状態が通常遊技状態中であるか否かを判定する。ステップ１２９１‐１（第３）でＹｅｓの場合、ステップ３２５０（第３）で、後述する、ＡＲＴ抽選実行制御処理を実行し、ステップ３３５０（第３）に移行する。他方、ステップ１２９１‐１（第３）でＮｏの場合、ステップ１２９１‐２（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴカウンタＭ６０のカウンタ値が０より大きいか否か、換言すると、現在の遊技状態がＡＲＴ状態であるか否かを判定する。ステップ１２９１‐２（第３）でＹｅｓの場合、ステップ３３００（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、入賞時ゲーム数上乗せ実行処理を実行する。次に、ステップ１２９１‐３（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴカウンタＭ６０のカウンタ値を１減算し、ステップ３３５０（第３）に移行する。他方、ステップ１２９１‐２（第３）でＮｏの場合、換言すると、現在の遊技状態が通常遊技状態とＡＲＴ状態以外（例えば、ＡＲＴ準備状態、ボーナス後状態）である場合にもステップ３３５０（第３）に移行する。次に、ステップ３３５０（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、遊技状態移行制御処理を実行し、ステップ１２９２に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４１は、第３実施形態における、図４０におけるステップ３１００（第３）のサブルーチンに係る、当選時ゲーム数上乗せ実行処理のフローチャートである。まず、ステップ３１０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、条件装置番号）に基づき、当該ゲームに係る条件装置は当選時上乗せ役（入賞するか否かに拘らず、当選することによってＡＲＴゲーム数を上乗せし得る条件装置）であるか否かを判定する。尚、第３実施形態では、スイカ＝条件装置番号２５を当選時上乗せ役としているが、当選時上乗せ役はこれに限られるものではなく、再遊技役や押し順ベル役、また第３実施形態では図示していない他の小役等でも上乗せ抽選を実行しても問題ない。ステップ３１０２でＹｅｓの場合、ステップ３１０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた抽選テーブル）に基づき、所定確率（１／４）で当選するＡＲＴゲーム数上乗せ抽選（ＡＲＴカウンタＭ６０のカウンタ値を増加させるか否かの抽選）を実行する。尚、第３実施形態では、スイカのみを当選時上乗せ役としたが、再遊技役や押し順ベル役等も当選時上乗せ役として構成した場合には、当選した当選時上乗せ役の種類によってＡＲＴゲーム数上乗せ抽選の当選率（及び／又は、ＡＲＴ上乗せゲーム数の振分）を相違させてもよい。次に、ステップ３１０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該実行したＡＲＴゲーム数上乗せ抽選に当選したか否かを判定する（例えば、ラッチした乱数値が当選範囲内に収まっているか否かを判定する）。ステップ３１０６でＹｅｓの場合、ステップ３１０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スイカ時上乗せゲーム数抽選テーブル（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた抽選テーブルであって、スイカの成立によりＡＲＴゲーム数が上乗せされる場合に参照されるテーブル）を参照し、ＡＲＴ上乗せゲーム数を決定する（例えば、欄外にて示す抽選テーブルにおいて、ラッチした乱数値がいずれの範囲内に収まっているか否かを判定する）。次に、ステップ３１１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該決定したＡＲＴ上乗せゲーム数をＡＲＴカウンタＭ６０のカウンタ値に加算し、当該加算後のＡＲＴカウンタ値をＡＲＴカウンタにセットし、次の処理｛ステップ３１５０（第３）の処理｝に移行する。尚、ステップ３１０２又はステップ３１０６でＮｏの場合にも次の処理｛ステップ３１５０（第３）の処理｝に移行する。
ここで、同図欄外にて示す抽選テーブルは、スイカ時上乗せゲーム数抽選テーブルの一例であり、同図に示されるように、ＡＲＴ上乗せ抽選に当選した場合には、ＡＲＴ上乗せゲーム数は「１０」〜「３００」が抽選によって決定され、当該決定された値がＡＲＴカウンタＭ６０のカウンタ値に加算されることとなる。尚、スイカ時のＡＲＴ上乗せ抽選に１回当選した場合の平均のＡＲＴ上乗せゲーム数は「２８．９」となっている。尚、第３実施形態においては、ＡＲＴ上乗せゲーム数を決定する場合に、「ＡＲＴゲーム数上乗せ抽選に当選→当選した場合に上乗せゲーム数抽選テーブルに基づいてゲーム数を抽選により決定」、という２段階に分けた抽選を実行しているが、上乗せゲーム数抽選テーブルにハズレ領域（ＡＲＴ上乗せゲーム数＝０）を設けることにより、一度の抽選によりＡＲＴ上乗せゲーム数（及びＡＲＴゲーム数上乗せの実行可否）を決定するよう構成しても良い。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４２は、第３実施形態における、図４０におけるステップ３１５０（第３）のサブルーチンに係る、押し順ナビ制御処理のフローチャートである。まず、ステップ３１５２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴカウンタＭ６０のカウンタ値が０より大きいか否か、換言すると、ＡＲＴ状態であるか否かを判定する。ステップ３１５２でＹｅｓの場合、ステップ３１５６に移行する。他方、ステップ３１５２でＮｏの場合、ステップ３１５４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在ＡＲＴ準備状態中であるか否かを判定する。ステップ３１５４でＹｅｓの場合にも、ステップ３１５６に移行する。次に、ステップ３１５６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は押し順あり上乗せ役（ＡＲＴ状態にて押し順に正解することによりＡＲＴゲーム数が上乗せされる条件装置であり、本例では、チェリー再遊技＝条件装置番号１６〜１８）であるか否かを判定する。尚、本例における押し順とは、１回のゲームにおいてリールを停止させる順序のことである。ステップ３１５６でＹｅｓの場合、ステップ３１５８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた抽選テーブル）に基づき、所定確率（例えば、１／５）にて当選する押し順ナビ実行抽選を実行する。次に、ステップ３１６０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該押し順ナビ実行抽選に当選したか否かを判定する（例えば、ラッチした乱数値が当選範囲内に収まっているか否かを判定する）。ステップ３１６０でＹｅｓの場合、ステップ３１６３に移行する。他方、ステップ３１５６でＮｏの場合、ステップ３１６２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は押し順あり小役（押し順によって遊技者の利益率が相違する条件装置）であるか否かを判定する。ステップ３１６２でＹｅｓの場合、換言すると、当該ゲームの条件装置が再遊技０３、０４、０６又はベルを含む（例えば、条件装置番号７〜１４又は１９〜２４である）場合にはステップ３１６３に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３１６３で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置情報に基づき、最高機械割押し順あり操作態様情報（第１〜第３停止操作態様情報）を生成し、第１ＲＡＭ領域に一時記憶する。ここで、最高機械割押し順あり操作態様情報とは、押し順あり小役（押し順によって遊技者の利益率が相違する条件装置）が成立したゲームにおいて、最も遊技者にとって利益率の高いリール停止順及びリール停止位置に係る情報であり、第３実施形態においては、後述するように、主制御基板Ｍ側から回胴式遊技機外に当該情報を送信し得るよう構成されている（従来では、出玉試験機と回胴式遊技機との情報伝達を仲介する第２試験基板に対して、副制御基板Ｓ側から当該情報を送信している）。尚、最高機械割操作態様情報（最高機械割押し順あり操作態様情報、最高機械割押し順なし操作態様情報）は、最適操作態様情報、有利操作態様情報、高利益操作態様情報、等と称することもできる。次に、ステップ３１６４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報に基づき、当該ゲーム中において押し順表示装置Ｄ２７０にて押し順ナビ表示を実行（例えば、「２」の表示の場合、「左→中→右」の順、「７」の表示の場合、「左→フリー→フリー」の順にリール停止すると利益率が最高になる）する。次に、ステップ３１６５で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、最高機械割押し順あり操作態様情報に係るコマンド（サブ側へのコマンド）をセットし、次の処理｛ステップ３２００（第３）の処理｝に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３１５４でＮｏの場合、ステップ３１６６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部ＡＲＴ当選中フラグ（ＡＲＴ状態への移行が確定的になることでオンとなるフラグである）がオンであるか否かを判定する。ステップ３１６６でＹｅｓの場合、ステップ３１６８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は準備状態移行再遊技（通常遊技状態からＡＲＴ準備状態に移行し得る再遊技であり、本例では、再遊技０５を含む条件装置であって、例えば、条件装置番号２〜６）であるか否かを判定する。ステップ３１６８でＹｅｓの場合、ステップ３１７０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部ＡＲＴ当選中フラグをオフにする。次に、ステップ３１７１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置情報に基づき、最高機械割押し順あり操作態様情報（第１〜第３停止操作態様情報）を生成し、第１ＲＡＭ領域に一時記憶する。次に、ステップ３１７２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報に基づき、当該ゲーム中において押し順表示装置Ｄ２７０にて押し順ナビ表示を実行｛例えば、条件装置番号が「２」の場合は、「２」の表示（「左→中→右」の順）、条件装置番号が「３」の場合は、「３」の表示（「左→右→中」の順）となり、表示に従ってリールを停止することによりＡＲＴ準備状態に移行することとなる｝する。次に、ステップ３１７４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、最高機械割押し順あり操作態様情報に係るコマンド（サブ側へのコマンド）をセットし、次の処理｛ステップ３２００（第３）の処理｝に移行する。尚、ステップ３１６０、ステップ３１６２、ステップ３１６６又はステップ３１６８でＮｏの場合にも、次の処理｛ステップ３２００（第３）の処理｝に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４３は、第３実施形態における、図４０におけるステップ３２００（第３）のサブルーチンに係る、リール回転開始準備処理のフローチャートである。まず、ステップ３２０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技間隔最小時間タイマＭ７０（減算タイマ）のタイマ値が０であるか否かを判定する。ここで、遊技間隔最小時間タイマＭ７０は、あるゲーム開始タイミング（リール回転開始タイミング）から次のゲーム開始タイミング（リール回転開始タイミング）までに担保されるべき時間（本例では、４．１秒）を計測するタイマである。ステップ３２０４でＹｅｓの場合、ステップ３２０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技間隔最小時間タイマＭ７０のタイマ値に新たに最小時間（本例では、４．１秒）をセットしてスタートする。次に、ステップ３２０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、出力時間タイマＭ８０（減算タイマ）に、新たに条件装置情報出力時間（本例では、２４割り込み）をセットし、ステップ３２１０に移行する。ここで、本例においては、詳細は後述することとなるが、ステップ３２０８にて条件装置情報出力時間をセットした後、出力時間タイマＭ８０のタイマ値に応じて、主制御基板Ｍ側から回胴式遊技機外へ送信される情報の出力制御が行われるよう構成されている。尚、ステップ３２０４でＮｏの場合には、ステップ３２０４の処理を再度繰り返す。よって、第３実施形態においては、遊技間隔最小時間（本例では、４．１秒）が経過した後に条件装置出力時間をセットするよう構成されている。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３２１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、終了したゲームに係るリール停止順に係る情報及び押し順に係る情報をクリアする。次に、ステップ３２１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、終了したゲームに係るリール停止中に係る情報及び引き込みポイント作成要求をクリアする。次に、ステップ３２１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、終了したゲームに係る図柄停止位置データを初期化する。次に、ステップ３２１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係るリール回転開始待機時の出力要求をセットする。次に、ステップ３２２０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係るリール制御コマンドをセットする。換言すると、ステップ３２１８及びステップ３２２０の処理によって、副制御基板Ｓにリールが回転開始することを示すためのコマンドが送信可能となる。次に、ステップ３２２２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内に記憶されているリール駆動状態をリール停止状態からリール回転開始待機状態に更新し、次の処理（ステップ１２５８の処理）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４４は、第３実施形態における、図４０におけるステップ３２５０（第３）のサブルーチンに係る、ＡＲＴ抽選実行制御処理のフローチャートである。まず、ステップ３２５２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部ＡＲＴ当選中フラグがオフであるか否かを判定する。ステップ３２５２でＹｅｓの場合、ステップ３２５４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在の遊技状態（低確率状態と高確率状態とのいずれの遊技状態であるか）を確認する。次に、ステップ３２５６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置はＡＲＴ抽選役｛通常遊技状態においてＡＲＴ状態への移行が確定していない（内部ＡＲＴ中フラグがオフである）場合に、ＡＲＴ状態への移行抽選を実行し得る小役であり、本例では、スイカ＝条件装置番号２５｝であるか否かを判定する。尚、ステップ３１００（第３）の処理と同様に、ＡＲＴ抽選役は条件装置番号２５（スイカ）に限られるものではなく、再遊技役や押し順ベル役、また第３実施形態では図示していない他の小役等をＡＲＴ抽選役としても問題ない。また、そのように構成した際には、当選したＡＲＴ抽選役の種類によって、ＡＲＴ移行抽選の当選率を相違させてもよい。ステップ３２５６でＹｅｓの場合、ステップ３２５８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在の遊技状態は高確率状態であるか否かを判定する。ステップ３２５８でＹｅｓの場合、ステップ３２６０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた高確率状態用抽選テーブル）に基づき、所定確率Ａ（１／３）にて当選するＡＲＴ移行抽選を実行し、ステップ３２６４に移行する。他方、ステップ３２５８でＮｏの場合、換言すると、現在の遊技状態が低確率状態の場合、ステップ３２６２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた低確率状態用抽選テーブル）に基づき、所定確率Ｂ（１／５０）にて当選するＡＲＴ移行抽選を実行し、ステップ３２６４に移行する。このように、第３実施形態においては、低確率状態よりも高確率状態の方がＡＲＴ移行抽選に当選し難く構成されており、前記所定確率Ａ及び／又は所定確率Ｂは変更しても問題ないが、「所定確率Ａ＞所定確率Ｂ」となるよう構成することが望ましい。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３２６４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該実行されたＡＲＴ抽選に当選したか否かを判定する（例えば、ラッチした乱数値が当選範囲内に収まっているか否かを判定する）。ステップ３２６４でＹｅｓの場合、ステップ３２６６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部ＡＲＴ当選中フラグをオンにし、次の処理｛ステップ３３５０（第３）の処理｝に移行する。尚、ステップ３２５２、ステップ３２５６又は、ステップ３２６４でＮｏの場合にも、次の処理｛ステップ３３５０（第３）の処理｝に移行する。尚、内部ＡＲＴ当選中フラグがオンとなることによって、その後、ＡＲＴ状態に移行することとなる。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４５は、第３実施形態における、図４０におけるステップ３３００（第３）のサブルーチンに係る、入賞時ゲーム数上乗せ実行処理のフローチャートである。まず、ステップ３３０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は押し順あり上乗せ役（本例では、チェリー再遊技＝条件装置番号１６〜１８）であるか否かを判定する。ステップ３３０２でＹｅｓの場合、ステップ３３０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、チェリー再遊技の押し順に正解した（再遊技０９、１０、１１のいずれかが入賞した）か否かを判定する。ステップ３３０６でＹｅｓの場合、ステップ３３０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた抽選テーブル）に基づき、チェリー再遊技時上乗せゲーム数抽選テーブル（チェリー再遊技の入賞によりＡＲＴゲーム数が上乗せされた場合に参照されるテーブル）を参照し、ＡＲＴ上乗せゲーム数を決定する（例えば、欄外にて示す抽選テーブルにおいて、ラッチした乱数値がいずれの範囲内に収まっているか否かを判定する）。次に、ステップ３３１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該決定したＡＲＴ上乗せゲーム数をＡＲＴカウンタＭ６０のカウンタ値に加算し、当該加算後のＡＲＴカウンタ値をＡＲＴカウンタＭ６０にセットし、次の処理｛ステップ１２９１‐３（第３）の処理｝に移行する。尚、ステップ３３０２又はステップ３３０６でＮｏの場合にも次の処理｛ステップ１２９１‐３（第３）の処理｝に移行する。
ここで、同図欄外にて示す抽選テーブルは、チェリー再遊技時上乗せゲーム数抽選テーブルの一例であり、同図に示されるように、ＡＲＴ上乗せ抽選に当選した場合には、ＡＲＴ上乗せゲーム数は「３０」〜「３００」が抽選によって決定され、当該決定された値がＡＲＴカウンタＭ６０のカウンタ値に加算されることとなる。尚、チェリー再遊技時のＡＲＴ上乗せ抽選に１回当選した場合の平均のＡＲＴ上乗せゲーム数は「５７．８」となっており、スイカ時の平均のＡＲＴ上乗せゲーム数よりも大きい値となっている。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４６は、第３実施形態における、図４０におけるステップ３３５０（第３）のサブルーチンに係る、遊技状態移行制御処理のフローチャートである。まず、ステップ３３５２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームにてＲＴ状態移行可能条件が充足した｛ベルの取りこぼし（押し順不正解で９枚の払出が得られなかった場合）、再遊技の入賞にて充足し得る｝か否かを判定する。ステップ３３５２でＹｅｓの場合、ステップ３３５３で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該充足したＲＴ状態移行可能条件及び現在の遊技状態に基づき、遊技状態移行可否（図４７の遊技状態移行遷移図にて詳述する）及び次ゲーム以降の遊技状態を決定する。次に、ステップ３３５４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴ状態に移行したか否かを判定する。ステップ３３５４でＹｅｓの場合、ステップ３３５５で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴ初期ゲーム（本例では、５０）をＡＲＴカウンタＭ６０にセットし、ステップ３３７６に移行する。他方、ステップ３３５４でＮｏの場合にもステップ３３７６に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ３３５２でＮｏの場合、ステップ３３５６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在の遊技状態は低確率状態であるか否かを判定する。ステップ３３５６でＹｅｓの場合、ステップ３３５８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は状態昇格役（当選することによって低確率状態から高確率状態に移行し得る小役であり、本例では、スイカ）であるか否かを判定する。ステップ３３５８でＹｅｓの場合、ステップ３３６０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた抽選テーブル）に基づき、所定確率（本例では、１／４）にて当選する高確率状態移行抽選を実行する。ステップ３３６０でＹｅｓの場合、ステップ３３６２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該高確率移行抽選に当選したか否かを判定する（例えば、ラッチした乱数値が当選範囲内に収まっているか否かを判定する）。ステップ３３６２でＹｅｓの場合、ステップ３３６４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、次ゲーム以降の遊技状態を高確率状態に決定し、ステップ３３７６に移行する。尚、ステップ３３５８又はステップ３３６２でＮｏの場合には、遊技状態は低確率状態のままとなり、ステップ３３７６に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ３３５６でＮｏの場合、ステップ３３６６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在の遊技状態は高確率状態であるか否かを判定する。ステップ３３６６でＹｅｓの場合、ステップ３３６８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は、状態転落役（入賞することによって高確率状態から低確率状態に移行し得る小役であり、本例では、チェリー再遊技と昇格再遊技を除いた再遊技）であるか否かを判定する。ステップ３３６８でＹｅｓの場合、ステップ３３７０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータ（例えば、第１ＲＯＭ領域内の第１データ領域に設けられた抽選テーブル）に基づき、所定確率（本例では、１／７）にて当選する低確率状態移行抽選を実行する。ステップ３３７０でＹｅｓの場合、ステップ３３７２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該低確率移行抽選に当選したか否かを判定する（例えば、ラッチした乱数値が当選範囲内に収まっているか否かを判定する）。ステップ３３７２でＹｅｓの場合、ステップ３３７４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、次ゲーム以降の遊技状態を低確率状態に決定し、ステップ３３７６に移行する。尚、ステップ３３６６、ステップ３３６８又はステップ３３７２でＮｏの場合には、次ゲームの遊技状態は低確率状態以外となり、ステップ３３７６に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３３７６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在の作動状態情報（再遊技役が入賞したか、ボーナス中であるか、ＡＲＴ状態であるか等の情報であり、図４９の「作動状態情報の一例」を参照）を第１ＲＡＭ領域に一時記憶し、次の処理（ステップ１２９２の処理）に移行する。即ち、今回のゲーム終了時において、再遊技役が入賞した場合には、図４９の作動状態情報の一例における「Ｄ０ビット」へ「１」をセットする一方で、再遊技役が入賞しなかった場合には、図４９の作動状態情報の一例における「Ｄ０ビット」へ「０」をセットする。また、今回のゲーム終了時において、第１種ＢＢ役が入賞した場合には、図４９の作動状態情報の一例における「Ｄ１ビット」へ「１」をセットする一方で、第１種ＢＢの終了条件を充足した（第１種ＢＢ役が入賞した後、所定枚数を超える払出しが完了した場合）場合には、図４９の作動状態情報の一例における「Ｄ１ビット」へ「０」をセットする。また、今回のゲーム終了時において、ＡＲＴカウンタＭ６０のカウンタ値が０より大きい場合（現在の遊技状態がＡＲＴ状態である場合）には、図４９の作動状態情報の一例における「Ｄ２ビット」へ「１」をセットする一方で、ＡＲＴカウンタＭ６０のカウンタ値が０である場合には、図４９の作動状態情報の一例における「Ｄ２ビット」へ「０」をセットする。尚、第３実施形態にて示した遊技状態の移行態様はあくまで一例であり、変更しても何ら問題なく、例えば、ＲＴ状態移行可能条件を特定の小役の入賞により充足し得るよう構成してもよいし、状態昇格役や状態転落役を変更・追加してもよいし、移行し得る遊技状態の種類を変更・追加してもよい（高確率状態よりもＡＲＴ状態に移行し易い超高確率状態を設ける、等）。
次に、図４７は、第３実施形態における、遊技状態遷移図（遊技状態遷移フロー）である、同図に示されるように、通常遊技状態には低確率状態と高確率状態とが存在しており、高確率状態は低確率状態よりも、ＡＲＴ状態に移行し易いよう構成されている（前述したように、高確率状態及び低確率状態は、主制御基板Ｍ側で管理されている）。尚、前述したように、低確率状態から高確率状態へは、スイカの入賞によって移行し得るよう構成されており、高確率状態から低確率状態へは、再遊技の入賞によって移行し得るよう構成されている。また、ボーナス終了後にはボーナス後状態に移行し、ベル成立ゲームにて押し順に正解できない（押し順不正解する）ことで、通常遊技状態に移行するよう構成されている。尚、ＡＲＴ状態又はＡＲＴ準備状態にてボーナスが成立した場合にも、当該ボーナス後には、ボーナス後状態に移行し、ベルの押し順不正解することで、通常遊技状態に移行した後に、「再遊技０５」が成立することでＡＲＴ準備状態に再度移行するよう構成されている（ＡＲＴ状態にてボーナスが成立した場合には、その後「再遊技０６」が成立することでＡＲＴ状態に再度移行する）。尚、通常遊技状態からＡＲＴ準備状態には「再遊技０５」の入賞で移行し、ＡＲＴ準備状態からＡＲＴ状態には「再遊技０６」の入賞で移行し、ＡＲＴ準備状態から通常遊技状態及びＡＲＴ状態から通常遊技状態には「再遊技０３又は再遊技０４」の入賞、又は、ベルの押し順不正解（９枚の払出とならなかった場合）で移行するよう構成されている。即ち、以上で示した遊技状態は、すべて主制御基板Ｍ側にて（特に、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき）管理されており、従来の回胴式遊技機において副制御基板Ｓ側で制御していた、いわゆるＡＴ機能（押し順ナビ機能を含む）が、すべて主制御基板Ｍ側へ移行されている（出玉に関する情報が、すべて主制御基板Ｍ側で管理されている）ことになる。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４８は、第３実施形態における、ステップ１６００のサブルーチンに係る、タイマ割り込み時処理のフローチャートである。本実施形態との相違点は、ステップ１６５６（第３）〜ステップ１６６０（第３）、ステップ３４５０（第３）、ステップ３５００（第３）及びステップ１６６２（第３）であり、その目的は、主制御基板Ｍ側から回胴式遊技機外へ出玉に関する情報を送信可能とすることにある。即ち、ステップ１６１２で全リールの回胴駆動制御処理を実行した後、ステップ１６５６（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴカウンタＭ６０のカウンタ値が０より大きいか否かを判定する。ステップ１６５６（第３）でＹｅｓの場合、ステップ１６５８（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴカウンタ値表示装置Ｄ２８０にてＡＲＴ残りゲーム数（ＡＲＴカウンタＭ６０のカウンタ値）を表示し、ステップ１６１４に移行する。他方、ステップ１６５６（第３）でＮｏの場合にも、ステップ１６１４に移行する。尚、第３実施形態においては、ＡＲＴカウンタＭ６０のカウンタ値が０より大きい場合にＡＲＴカウンタ値表示装置Ｄ２８０にてＡＲＴ残りゲーム数を表示するよう構成したが、ＡＲＴ状態中にのみＡＲＴ残りゲーム数を表示するよう構成してもよい。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１６２８で外部信号を出力した後（いわゆる外部出力端子板への信号出力であり、詳細後述する出玉試験用プログラムとは別個のものである）、ステップ１６６０（第３）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の試験信号出力処理を呼び出し、ステップ３４５０（第３）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３４５０（第３）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、第１試験信号出力処理を実行する。次に、ステップ３５００（第３）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、第２試験信号出力処理を実行する。次に、ステップ１６６２（第３）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１６３０に移行する。尚、第３実施形態においては、ステップ１６０６のタイマ計測を実行した場合に、ステップ３２０８にてセットされた出力時間タイマＭ８０の条件装置出力時間が１減算されることとなる（即ち、タイマ割り込み間隔＝約２ｍｓで、出力時間タイマＭ８０のカウント値が１減算される）。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図４９は、第３実施形態における、図４８のステップ３４５０（第３）のサブルーチンに係る、第１試験信号出力処理のフローチャートである。はじめに、回胴式遊技機における出玉試験は、出玉試験申請した回胴式遊技機の実機と出玉試験機とを、中継基板（以下、試験基板）を介して相互に接続し、回胴式遊技機の実機での動作内容を出玉試験機にて抽出することで出玉試験が実施されている。また、従来では、内部抽選の結果や遊技状態に関する情報は、主制御基板Ｍ→第１試験基板→出玉試験機との伝達経路を採る一方で、押し順ナビに関する情報（特に、停止ボタンＤ４０の操作順序や操作タイミングに係る情報）は、副制御基板Ｓ→第２試験基板→出玉試験機との伝達経路を採っている。そして、第３実施形態のように構成した場合には、前述したように、出玉に関する情報が、すべて主制御基板Ｍ側で管理されているため、この伝達経路を簡素化したり或いは出玉試験機へ送信する情報をより詳細化することも可能となる。そこで、第３実施形態のように構成した場合における出玉試験機（試験基板）への情報出力制御方法の一例を、以下、第１試験信号出力処理及び第２試験信号出力処理として示すこととする。尚、以下に示す態様においては、第１試験基板及び第２試験基板の双方において、これら基板はマイコン制御されないよう構成されており、即ち、出玉試験機側が認識できる情報出力内容及び情報出力タイミングにて、主制御基板Ｍから出力されるよう構成されている例示となる（但し、これら基板がマイコン制御される場合には、主制御基板Ｍから試験基板側に対して、出玉試験機側へ出力すべき情報の生データを一括して出力し、出玉試験機側が認識できる情報出力内容及び情報出力タイミングとなるよう試験基板側で調整して出力するよう構成してもよい）。
まず、ステップ３４５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内領域内の作動状態情報をレジスタ領域（例えば、Ａレジスタ）に一時記憶する。次に、ステップ３４５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、Ａレジスタ）に一時記憶されている作動状態情報を第１試験基板に出力する（例えば、主制御基板Ｍにおける第１試験基板への出力ポートである第１出力ポートにＡレジスタの値をセットする）。ここで、同図右上段は作動状態情報の一例であり、同図に示されるように、「Ｄ０」〜「Ｄ７」が「１」（作動）であるか「０」（未作動）であるかによって遊技状態（作動状態）を管理可能としている。尚、作動状態情報は、これには限定されず、例えば、「２種ＢＢ」（いわゆる第２種特別役物に係る役物連続作動装置）、「ＣＢ」（いわゆる第２種特別役物）、「ＳＢ」（いわゆる普通役物）、「ＡＲＴ内部当選状態」（第３実施形態でいうところの内部ＡＲＴ当選中フラグのフラグ状態）、「ＡＲＴ作動状態」（第３実施形態でいうところのＡＲＴカウンタＭ６０のカウンタ値が０より大きい状態）、「擬似遊技（演出としてのリールの駆動、等）」、等の第１試験基板に送信する様々な作動状態を設けてもよい。尚、第３実施形態においては、作動状態情報として、「ＲＢ」（いわゆる第１種特別役物）に係る情報を第１試験基板に送信するよう構成しているが、第３実施形態に係る回胴式遊技機は、「１種ＢＢ」が作動すると「ＲＢ」が自動的に作動する（いわゆる、１種ＢＢのＲＢ連続作動）よう構成されており、「１種ＢＢ」の図柄（本例では、「羊」、「セブン」）が表示されると、「ＲＢ」も作動し（「ＲＢ」に係る作動状態情報を「１」にし）、当該「ＲＢ」が作動した旨を試験信号として第１試験基板に送信するよう構成している。また、「ＲＢ」には終了条件｛例えば８回の入賞、又は１２回の遊技（ゲーム）の終了｝が定められており、「ＲＢ」が終了した後に当該「ＲＢ」に係る作動状態情報を所定時間（例えば、６割り込み）の間「０」にしている。その後、「１種ＢＢ」の終了条件を満たしていない（「１種ＢＢ」が継続して作動している）場合には、「ＲＢ」に係る作動状態情報を再度「１」に設定する。このように構成することにより、第１試験基板に送信する試験信号を通じて、試験機が「ＲＢ」の終了条件に係る規則を満たしているか否かを判定することができることとなる。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３４５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の出力時間タイマＭ８０のタイマ値（条件装置情報の出力タイミングが終了した時点で０となるよう構成されている）をレジスタ領域（例えば、Ａレジスタ）に一時記憶する。次に、ステップ３４５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、条件装置情報の出力タイミングであるか否かを判定する（出力時間タイマＭ８０のタイマ値に基づく判定であり、Ｎｏの場合には、Ａレジスタにはすべて「０」が入っていることになる）。ステップ３４５８でＹｅｓの場合、ステップ３４６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、条件装置情報として、ボーナス状態情報アドレス（本例では、２８３４）をレジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３４６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ボーナス状態情報の出力タイミングであるか否かを判定する[例えば、Ａレジスタの出力時間タイマ値情報に係る値から｛（２３／２）＋１｝）を減算した値が０より大きいか否かを判定する]。ステップ３４６２でＹｅｓの場合、ステップ３４６６に移行する。他方、ステップ３４６２でＮｏの場合、ステップ３４６４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、条件装置情報として、小役状態情報アドレス（本例では、２８３３）をレジスタ領域（例えば、ＨＬレジスタ）に一時記憶し、ステップ３４６６に移行する（ボーナス状態情報の下位８ビットを「−１」した値が小役状態情報アドレスとなっている）。次に、ステップ３４６６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されているアドレスに対応する条件装置情報を別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、ステップ３４６８に移行する。尚、ステップ３４５８でＮｏの場合にも、ステップ３４６８に移行する。次に、ステップ３４６８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、Ａレジスタ）に一時記憶されている条件装置情報を第１試験基板に出力し（例えば、主制御基板Ｍにおける第１試験基板への出力ポートである第２出力ポートにＡレジスタの値をセットし）、次の処理｛ステップ３５００（第３）の処理｝に移行する。ここで、同図右下段は、条件装置情報の一例であり、同図に示されるように、「Ｄ０」〜「Ｄ５」に関しては、前述した処理によって、当該ゲームにおける抽選結果となる条件装置番号がセットされている。また、小役状態情報の場合には「Ｄ６」が「１」、「Ｄ７」が「０」とセットされており、ボーナス状態情報の場合には「Ｄ７」が「０」、「Ｄ６」が「１」とセットされており、ステップ３４６８で出力される情報が、小役とボーナスとのどちらの条件装置情報であるかを（出玉試験機側が）判別可能に構成されている。尚、不図示であるが、第３実施形態においては、あるゲームにおいて、ボーナスが当該あるゲーム以前に当選している状態（内部中）である場合には、当該当選しているボーナスをボーナス状態情報として第１試験基板に出力するよう構成している。また、第３実施形態においては、ボーナス状態情報を格納しているアドレス（２８３４）と、小役状態情報を格納しているアドレス（２８３３）が隣合わせになるように構成されている。このため、第３実施形態では、ボーナス状態情報のアドレスをＨＬレジスタに記憶した後、小役状態情報を出力する場合には、ＨＬレジスタの値を「−１」するだけで小役状態情報を出力することができる。尚、第３実施形態ではボーナス状態情報をＨＬレジスタに記憶しているが小役状態情報をＨＬレジスタに記憶するよう構成しても良いし、ボーナス状態情報のアドレスの次のアドレスに小役状態情報のアドレスとしても良い。このように構成することにより、少ない論理演算により、出力したい情報が格納されているアドレスを指定することができる。
尚、出力時間タイマＭ８０及び当該タイマ値に係る情報は、割り込み時処理であるステップ３４６８にて常に出力するよう構成されており、遊技進行制御処理において、前回のゲームに係るリールＭ５０の回転開始から最小時間（あるゲームに係るリールＭ５０の回転開始タイミングから、次のゲームに係るリールＭ５０の回転開始タイミングまでに最低限担保されていなければならない時間であり、本例では、４．１秒）が経過したタイミング（条件装置情報の最適な出力開始タイミング）であるステップ３２０８にて出力時間タイマＭ８０に条件装置情報出力時間（本例では、２４割り込み）をセットすることにより、当該セットタイミング直後の割り込み時処理であるステップ３４６８の処理によって、適切なタイミングで第１試験基板に条件装置情報を出力可能に構成されている。また、ステップ３２０８にて出力時間タイマＭ８０にセットされた条件装置情報出力時間（本例では、２４割り込み）が１回の割り込み毎に１減算されていき、出力時間タイマＭ８０のタイマ値から｛（２３／２）＋１｝）を減算した値が０より大きい場合（当該タイマ値が「０」となるまでの期間の前半である場合）には、ボーナス状態情報を出力し、出力時間タイマＭ８０のタイマ値から｛（２３／２）＋１｝）を減算した値が０より小さい場合（当該タイマ値が「０」となるまでの期間の後半である場合）には、小役状態情報を出力するよう構成しており、小役状態情報の出力時間が終了（条件装置の出力時間が終了）すると、出力時間タイマＭ８０のタイマ値が０となるよう構成されている。このように構成することで、条件装置情報の出力タイミングが終了して条件装置情報に係るＯＦＦ信号を出力する際に、出力時間タイマ値情報をＡレジスタにセットすれば、Ａレジスタにすべて「０」をセットするための固定値を持たずとも条件装置情報に係るＯＦＦ信号が出力できることとなり、簡素化された処理によって条件装置情報に係るＯＦＦ信号を出力できることとなる。また、条件装置情報出力時間（本例では、２４割り込み）が出力時間タイマＭ８０にセットされるのは、ステップ３２０４にて遊技間隔最小時間タイマ値が０となった直後、即ち、最小時間（あるゲームに係るリールＭ５０の回転開始タイミングから、次のゲームに係るリールＭ５０の回転開始タイミングまでに最低限担保されていなければならない時間であり、本例では、４．１秒）が経過した直後のタイミングであるよう構成されているため、最小時間を担保した信号を第１試験基板に出力するための手段を新たに設けずとも、出力時間タイマＭ８０を用いた簡素化された処理によって最小遊技時間を担保した試験を実行することができることとなる。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５０は、第３実施形態における、図４８のステップ３５００（第３）のサブルーチンに係る、第２試験信号出力処理のフローチャートである。まず、ステップ３５０８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、操作態様情報の出力タイミング（例えば、リールＭ５０の回転開始から２秒間）であるか否かを判定する。ステップ３５０８でＹｅｓの場合、ステップ３５１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、押し順表示装置Ｄ２７０に押し順情報が表示されているか否か（押し順表示装置Ｄ２７０に表示するための押し順に係る情報が第１ＲＡＭ領域に格納されているか否か）を判定する（又は、押し順情報が第１ＲＡＭ領域内に一時記憶されているのであれば、その押し順情報を参照する）。ステップ３５１０でＹｅｓの場合、ステップ３５５０（第３）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、押し順ナビあり時信号制御処理を実行し、ステップ３５１２に移行する。他方、ステップ３５１０でＮｏの場合、ステップ３６００（第３）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、押し順ナビなし時信号制御処理を実行し、ステップ３５１２に移行する。尚、ステップ３５０８でＮｏの場合にも、ステップ３５１２に移行する。次に、ステップ３５１２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、Ａレジスタ）に一時記憶されている操作態様情報（後述する押し順ナビあり時信号制御処理又は押し順ナビなし時信号制御処理でセットされたもの）を第２試験基板に出力し（例えば、主制御基板Ｍにおける第２試験基板への出力ポートである第３出力ポートにＡレジスタの値をセットし）、次の処理｛ステップ１６６２（第３）の処理｝に移行する。尚、主制御基板Ｍと第２試験基板との情報送受信方法（コマンド通信方法）は、パラレル通信であってもシリアル通信であっても問題ない。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５１は、第３実施形態における、図５０のステップ３５５０（第３）のサブルーチンに係る、押し順ナビあり時信号制御処理のフローチャートである。まず、ステップ３５５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第１停止操作態様情報出力タイミングであるか否かを判定する。ステップ３５５２でＹｅｓの場合、ステップ３５５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第１停止操作態様情報（第１停止に係る操作態様情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第１停止操作態様情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５５２でＮｏの場合、ステップ３５５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第２停止操作態様情報出力タイミングであるか否かを判定する。ステップ３５５８でＹｅｓの場合、ステップ３５６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第２停止操作態様情報（第２停止に係る操作態様情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第２停止操作態様情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５５８でＮｏの場合、ステップ３５６４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第３停止操作態様情報出力タイミングであるか否かを判定する。ステップ３５６４でＹｅｓの場合、ステップ３５６６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第３停止操作態様情報（第３停止に係る操作態様情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５６８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第３停止操作態様情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。尚、ステップ３５６４でＮｏの場合にも、次の処理（ステップ３５１２の処理）に移行する。ここで、第３実施形態においては、押し順ナビあり時における操作態様情報出力タイミングの順序は、「第１停止操作態様情報出力タイミング→第２停止操作態様情報出力タイミング→第３停止操作態様情報出力タイミング」の順となっている。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５２は、第３実施形態における、図５０のステップ３６００（第３）のサブルーチンに係る、押し順ナビなし時信号制御処理のフローチャートである。まず、ステップ３６０２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第１停止操作態様情報出力タイミングであるか否かを判定する。ステップ３６０２でＹｅｓの場合、ステップ３６０４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）であるが、遊技者は押し順ナビが表示されていない場合には、成立している条件装置や押し順を判別できない状況にて最適な操作態様を実行することとなる｝の第１停止操作態様情報（第１停止に係る操作態様情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６０６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第１停止操作態様情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３６０２でＮｏの場合、ステップ３６０８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第２停止操作態様情報出力タイミングであるか否かを判定する。ステップ３６０８でＹｅｓの場合、ステップ３６１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）であるが、遊技者は押し順ナビが表示されていない場合には、成立している条件装置や押し順を判別できない状況にて最適な操作態様を実行することとなる｝の第２停止操作態様情報（第２停止に係る操作態様情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６１２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第２停止操作態様情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３６０８でＮｏの場合、ステップ３６１４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第３停止操作態様情報出力タイミングであるか否かを判定する。ステップ３６１４でＹｅｓの場合、ステップ３６１６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）であるが、遊技者は押し順ナビが表示されていない場合には、成立している条件装置や押し順を判別できない状況にて最適な操作態様を実行することとなる｝の第３停止操作態様情報（第３停止に係る操作態様情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６１６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第３停止操作態様情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。尚、ステップ３６１４でＮｏの場合にも、次の処理（ステップ３５１２の処理）に移行する。ここで、第３実施形態においては、押し順ナビなし時における操作態様情報出力タイミングの順序は、「第１停止操作態様情報出力タイミング→第２停止操作態様情報出力タイミング→第３停止操作態様情報出力タイミング」の順となっている。尚、第３実施形態においては、第１試験基板に条件装置情報を出力した後のタイミングで、第２試験基板に操作態様情報を出力するよう構成したが、第２試験基板に操作態様情報を出力した後のタイミングで、第１試験基板に条件装置情報を出力するよう構成してもよい。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５３は、第３実施形態における、操作態様情報一覧である。第３実施形態においては、最高機械割押し順あり操作態様情報は、押し順表示装置Ｄ２７０に表示される押し順と同様の順にてフリー打ち（どの位置にて停止ボタンＤ４０を操作するかが決められておらず、停止可能であれば停止ボタンＤ４０を操作する打ち方）を実行するよう構成されている。また、最高機械割押し順なし操作態様情報は、すべて「左→中→右」の押し順となり、ボーナスが成立していない場合には、第１停止は「左１９番」（左リールＭ５１の１９番が下段のタイミングにて左停止ボタンＤ４１を操作する）となり、スイカが成立している場合には、第２停止は「中５番」（中リールＭ５２の５番が下段のタイミングにて中停止ボタンＤ４２を操作する）、第３停止は「右３番」（右リールＭ５３の３番が下段のタイミングにて右停止ボタンＤ４３を操作する）、となっており、スイカが成立していない場合には、第２停止は中リールＭ５２をフリー打ち、第３停止は右リールＭ５３をフリー打ちとなっている。他方、ボーナスが成立している場合には、成立しているボーナス図柄が上段のタイミングで停止ボタンＤ４０を操作するよう構成されており、このように操作することで、ボーナスが成立した場合には、すぐに当該成立したボーナスを揃える（開始させる）よう構成されている。また、具体的に送信する操作態様情報の内容については、上位３ビットが停止させるリール（押し順）に係る情報であり、下位５ビットが停止させる位置に係る情報である。例えば、左リールは上位３ビットが「００１」、「１８番」が下段のタイミングで停止ボタンＤ４０を操作する場合には、「１００１０」、フリー打ちの場合には「１１１１１」となっている。また、１回のゲームに係る操作態様情報の出力例は、例えば、「左→右→中」の押し順ベルを揃える場合（ベルの場合は全リール停止位置に拘らずフリー打ちで入賞可能）には、第１停止用信号（第１停止操作態様情報）：「００１１１１１１」、第２停止用信号（第２停止操作態様情報）：「０１１１１１１１」、第３停止用信号（第３停止操作態様情報）：「０１０１１１１１」となる。また、左リール第１停止のチェリー再遊技を揃える場合（チェリー再遊技の場合は全リール停止位置に拘らずフリー打ちで入賞可能）には、第１停止用信号（第１停止操作態様情報）：「００１１１１１１」、第２停止用信号（第２停止操作態様情報）：「０１０１１１１１」、第３停止用信号（第３停止操作態様情報）：「０１１１１１１１」となる。尚、第３実施形態においては、上位３ビットにて停止リールの種別を示していたが、例えば「０１」が「左リールＭ５１」、「１０」が「中リールＭ５２」、「１１」が「右リールＭ５３」のように上位２ビットでも表現することが可能であり、その場合には、下位６ビットにて停止させる位置に係る情報を表現しても良い。
以上のように構成することで、第３実施形態に係る回胴式遊技機によれば、第１試験基板及び第２試験基板に出力する信号を制御する処理を第２ＲＯＭ・ＲＡＭ領域における処理にて実行することにより、実際に遊技場に設置された遊技機を遊技者が遊技する際には必要のない処理、即ち、遊技の進行に差支えのない処理を第２プログラム領域に実装することができ、第１プログラム領域の使用容量の削減ができることとなる。
また、第３実施形態に係る回胴式遊技機によれば、遊技間隔最小時間（本例では、４．１秒）が経過した後に条件装置情報出力時間をセットするよう構成し、且つ、第１試験基板への出力時において、当該条件装置情報出力時間を参照して小役状態情報とボーナス状態情報との出力タイミングを判定し、出力時間タイマ値が０の場合にはＡレジスタを「０」として出力することにより、第１試験基板によって型式試験を実行する際に、簡素化された処理によって最小遊技時間を担保した試験を実行することができるよう構成されている。
また、第３実施形態においては、条件装置情報が第１ＲＡＭ領域にセットされたタイミング以降の割り込み処理にてサブ側（副制御基板Ｓ側）に当該条件装置情報を送信可能になるのに対して、「遊技間隔最小時間の経過→遊技間隔最小時間を遊技間隔最小時間タイマＭ７０にセット→条件装置情報出力時間を出力時間タイマＭ８０にセット」を実行した以降の割り込み処理にて第１試験基板に当該条件装置情報を送信可能になるよう構成されており、副制御基板Ｓと第１試験基板とで条件装置情報送信可能タイミングが相違し得るよう構成されている。
（第３実施形態からの変更例１）
尚、第３実施形態においては、第１試験基板に出力する条件装置情報として、いずれの条件装置情報を出力するタイミングであるかに係る識別値（小役識別値、ボーナス識別値）を第１プログラム領域における処理によって、第１ＲＡＭ領域に一時記憶し、且つ、第１プログラム領域にて実行された押し順表示装置Ｄ２７０による押し順ナビと対応する形で、第２試験基板への出力信号を制御するよう構成したが、第２プログラム領域にて第１試験基板及び第２試験基板に出力する信号を制御する構成はこれには限定されない。そこで、そのような処理の一例を第３実施形態からの変更例１とし、以下、第３実施形態からの変更点について詳述していく。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図５４は、第３実施形態からの変更例１における、図９におけるステップ１２００のサブルーチンに係る、遊技進行制御処理（２枚目）のフローチャートである。第３実施形からの変更点は、ステップ１２９４（第３変１）であり、即ち、ステップ３４００（第３）で遊技状態移行制御処理を実行した後、ステップ１２９４（第３変１）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、押し順ナビ｛ステップ３１７６（第３変１）でオンとなるフラグである｝当選フラグをオフにし、ステップ１２９２に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５５は、第３実施形態からの変更例１における、図５４におけるステップ３１５０（第３）のサブルーチンに係る、押し順ナビ制御処理のフローチャートである。第３実施形からの変更点は、ステップ３１７６（第３変１）であり、即ち、ステップ３１６０で押し順ナビ抽選に当選した場合、ステップ３１７６（第３変１）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、押し順ナビ当選フラグをオンにし、ステップ３１６３に移行する。このように構成することで、第３実施形態からの変更例１においては、押し順ナビ抽選に当選し、押し順ナビを実行する場合に、押し順表示装置Ｄ２７０を参照せずに第２試験基板に押し順に係る情報を送信することが可能となっている（詳細は後述する）。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５６は、第３実施形態からの変更例１における、図４８におけるステップ３４５０（第３）のサブルーチンに係る、第１試験信号出力処理のフローチャートである。第３実施形からの変更点は、ステップ３４６４（第３変１）、ステップ３４７０（第３変１）〜ステップ３４７６（第３変１）、であり、即ち、ステップ３４６２でボーナス状態情報の出力タイミングであった場合、ステップ３４６４（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ボーナス状態情報の条件装置情報アドレスをレジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３４６６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されているボーナス状態情報の条件装置情報アドレスを、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶する。次に、ステップ３４７０（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、Ａレジスタの「Ｄ６」及び「Ｄ７」）をボーナス識別値に書き換えて（「Ｄ６」を「０」、「Ｄ７」を「１」に書き換え）ステップ３４６８に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ３４６２で、ボーナス状態情報の出力タイミングでなかった場合、ステップ３４７２（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、小役状態情報の条件装置情報アドレスをレジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３４７４（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている小役状態情報の条件装置情報アドレスを、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶する。次に、ステップ３４７６（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、Ａレジスタの「Ｄ６」及び「Ｄ７」）を小役識別値に書き換えて（「Ｄ６」を「１」、「Ｄ７」を「０」に書き換え）ステップ３４６８に移行する。尚、遊技の進行に係る条件装置情報（内部抽選結果等）の記憶領域と、試験基板に出力するための条件装置情報の記憶領域とは別々に設けてもよいし、条件装置情報の記憶領域を兼用してもよい。このように構成することにより、第１ＲＡＭ領域の記憶領域を削減することができる。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５７は、第３実施形態からの変更例１における、図４８におけるステップ３５００（第３）のサブルーチンに係る、第２試験信号出力処理のフローチャートである。第３実施形からの変更点は、ステップ３６５０（第３変１）であり、即ち、ステップ３５０８で操作態様情報の出力タイミングであった場合、ステップ３６５０（第３変１）で、後述する、操作態様情報制御処理を実行し、ステップ３５１２に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５８は、第３実施形態からの変更例１における、図５７におけるステップ３６５０（第３）のサブルーチンに係る、操作態様情報制御処理のフローチャートである。まず、ステップ３６５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＲＴカウンタＭ６０のカウンタ値が０より大きいか否か、換言すると、ＡＲＴ状態であるか否かを判定する。ステップ３６５２でＹｅｓの場合、ステップ３６５６に移行する。他方、ステップ３６５２でＮｏの場合、ステップ３６５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在ＡＲＴ準備状態中であるか否かを判定する。ステップ３６５４でＹｅｓの場合、ステップ３６５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は押し順あり上乗せ役（ＡＲＴ状態にて押し順に正解することによりＡＲＴゲーム数が上乗せされる条件装置であり、本例では、チェリー再遊技）であるか否かを判定する。ステップ３６５６でＹｅｓの場合、ステップ３６５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、押し順ナビ当選フラグがオンであるか否かを判定する。ステップ３６５８でＹｅｓの場合、ステップ３５５０（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、押し順ナビあり時信号制御処理を実行し、次の処理（ステップ３５１２の処理）に移行する。他方、ステップ３６５６でＮｏの場合、ステップ３６６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は押し順あり小役（押し順によって遊技者の利益率が相違する条件装置）ではないか否かを判定する。ステップ３６６０でＹｅｓの場合、換言すると、当該ゲームの条件装置が再遊技０３、０４、０６又はベルではない場合には、ステップ３６００（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、押し順ナビなし時信号制御処理を実行し、次の処理（ステップ３５１２の処理）に移行する。尚、ステップ３６５８でＮｏの場合にもステップ３６００（第３変１）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ３６５４でＮｏの場合、ステップ３６６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部ＡＲＴ当選中フラグ（ステップ３１６６にてオンとなるフラグであり、ＡＲＴ状態への移行が確定的になることでオンとなるフラグである）がオンであるか否かを判定する。ステップ３６６２でＹｅｓの場合、ステップ３６６４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームに係る条件装置は準備状態移行再遊技（通常遊技状態からＡＲＴ準備状態に移行し得る再遊技であり、本例では、再遊技０５）であるか否かを判定する。ステップ３６６４でＹｅｓの場合、ステップ３５５０（第３変１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、押し順ナビあり時信号制御処理を実行し、次の処理（ステップ３５１２の処理）に移行する。尚、ステップ３６６０でＮｏの場合には、ステップ３５５０（第３変１）に移行する。また、ステップ３６６２又はステップ３６６４でＮｏの場合には、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図５９は、第３実施形態からの変更例１における、図５０のステップ３５５０（第３変１）のサブルーチンに係る、押し順ナビあり時信号制御処理のフローチャートである。まず、ステップ３５７０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第１停止リール情報出力タイミングであるか否かを判定する。ステップ３５７０でＹｅｓの場合、ステップ３５７２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第１停止リール情報（第１停止に係るリール情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５７４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第１停止リール情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５７０でＮｏの場合、ステップ３５７６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第１停止ステップ情報出力タイミングであるか否かを判定する。ステップ３５７６でＹｅｓの場合、ステップ３５７８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第１停止ステップ情報（第１停止に係るステップ情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５８０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第１停止ステップ情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５７６でＮｏの場合、ステップ３５８２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第２停止リール情報出力タイミングであるか否かを判定する。ステップ３５８２でＹｅｓの場合、ステップ３５８３で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第２停止リール情報（第２停止に係るリール情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５８４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第２停止リール情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５８２でＮｏの場合、ステップ３５８５で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第２停止ステップ情報出力タイミングであるか否かを判定する。ステップ３５８５でＹｅｓの場合、ステップ３５８６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第２停止ステップ情報（第２停止に係るステップ情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５８８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第２停止ステップ情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５８５でＮｏの場合、ステップ３５８９で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第３停止リール情報出力タイミングであるか否かを判定する。ステップ３５８９でＹｅｓの場合、ステップ３５９０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第３停止リール情報（第３停止に係るリール情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５９２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第３停止リール情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５８９でＮｏの場合、ステップ３５９４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第３停止ステップ情報出力タイミングであるか否かを判定する。ステップ３５９４でＹｅｓの場合、ステップ３５９６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第３停止ステップ情報（第３停止に係るステップ情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５９８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報の第３停止ステップ情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。尚、ステップ３５９４でＮｏの場合にも、次の処理（ステップ３５１２の処理）に移行する。このように、第３実施形態からの変更例１においては、停止リールに関する情報と停止ステップ（停止位置）に関する情報とを別々に送信しており、出力タイミングは「第１停止リール情報→第１停止ステップ情報→第２停止リール情報→第２停止ステップ情報→第３停止リール情報→第３停止ステップ情報」の順となっている。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６０は、第３実施形態からの変更例１における、図５０のステップ３６００（第３変１）のサブルーチンに係る、押し順ナビなし時信号制御処理のフローチャートである。まず、ステップ３６２０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第１停止リール情報出力タイミングであるか否かを判定する。ステップ３５７０でＹｅｓの場合、ステップ３６２２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第１停止リール情報（第１停止に係るリール情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６２４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第１停止リール情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３６２０でＮｏの場合、ステップ３６２６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第１停止ステップ情報出力タイミングであるか否かを判定する。ステップ３６２６でＹｅｓの場合、ステップ３６２８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第１停止ステップ情報（第１停止に係るステップ情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６３０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第１停止ステップ情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３６２６でＮｏの場合、ステップ３６３２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第２停止リール情報出力タイミングであるか否かを判定する。ステップ３６３２でＹｅｓの場合、ステップ３６３４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第２停止リール情報（第２停止に係るリール情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６３６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第２停止リール情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３６３２でＮｏの場合、ステップ３６３８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第２停止ステップ情報出力タイミングであるか否かを判定する。ステップ３６３８でＹｅｓの場合、ステップ３６４０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第２停止ステップ情報（第２停止に係るステップ情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６４１で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第２停止ステップ情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３５３８でＮｏの場合、ステップ３６４２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第３停止リール情報出力タイミングであるか否かを判定する。ステップ３６４２でＹｅｓの場合、ステップ３６４３で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第３停止リール情報（第３停止に係るリール情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６４４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第３停止リール情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３６４２でＮｏの場合、ステップ３６４５で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在第３停止ステップ情報出力タイミングであるか否かを判定する。ステップ３６４５でＹｅｓの場合、ステップ３６４６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝の第３停止ステップ情報（第３停止に係るステップ情報）アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６４８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報の第３停止ステップ情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。尚、ステップ３６４５でＮｏの場合にも、次の処理（ステップ３５１２の処理）に移行する。このように、第３実施形態からの変更例１においては、停止リールに関する情報と停止ステップ（停止位置）に関する情報とを別々に送信しており、出力タイミングは「第１停止リール情報→第１停止ステップ情報→第２停止リール情報→第２停止ステップ情報→第３停止リール情報→第３停止ステップ情報」の順となっている。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６１は、第３実施形態からの変更例１における、操作態様情報一覧である。第３実施形態からの変更例１における、具体的に送信する操作態様情報の内容については、停止リール情報は３ビットからなる情報であり、例えば、左リールは「００１」となっている。また、停止ステップ情報は９ビットからなる情報であり、例えば、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が下段の最下部となる状態から６５ステップ駆動したタイミングで停止ボタンを操作する場合には「００１０００００１」、フリー打ちの場合には「１１１１１１１１１」となっている。尚、本例における停止ステップ情報についてはあくまで一例であり、当該停止ステップ情報によって、リールＭ５０の停止位置が判別できれば問題なく、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が下段の最下部となる状態から駆動した分に係るステップ情報には限定されず、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が中段の最下部となる状態から駆動した分に係るステップ情報や、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が上段の最下部となる状態から駆動した分に係るステップ情報としても問題ないし、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が上段の最上部となる状態から駆動した分に係るステップ情報としても問題ない。また、１回のゲームに係る操作態様情報の出力例は、例えば、「右→左→中」の押し順ベルを揃える場合（ベルの場合は全リール停止位置に拘らずフリー打ちで入賞可能）には、押し順ナビありの場合には、第１停止リール情報に停止ステップ情報の最上位ビットを加えた：「０１１００００１」、第１停止ステップ情報：「１１１１１１１１」、第２停止リール情報に停止ステップ情報の最上位ビットを加えた：「００１００００１」、第２停止ステップ情報：「１１１１１１１１」、第３停止リール情報に停止ステップ情報の最上位ビットを加えた：「０１０００００１」、第３停止ステップ情報：「１１１１１１１１」となり、押し順ナビなしの場合には、第１停止リール情報に停止ステップ情報の最上位ビットを加えた：「００１００００１」、第１停止ステップ情報：「１１１１１１１１」、第２停止リール情報に停止ステップ情報の最上位ビットを加えた：「０１０００００１」、第２停止ステップ情報：「１１１１１１１１」、第３停止リール情報に停止ステップ情報の最上位ビットを加えた：「０１１００００１」、第３停止ステップ情報：「１１１１１１１１」となっている。このように、第３実施形態からの変更例１においては、「第１信号：上位３ビットを停止リールの種類、下位１ビットを上位のステップ番号」、「第２信号：８ビットが下位のステップ番号」として、１つのリールの停止に係る情報を送信することにより、停止リール及び停止ステップに係る情報を送信可能に構成されている。
以上のように構成することで、第３実施形態からの変更例１に係る回胴式遊技機によれば、第１試験基板に出力する条件装置情報として、いずれの条件装置情報を出力するタイミングであるかに係る識別値（小役識別値、ボーナス識別値）を第２プログラム領域における処理によってレジスタ領域に一時記憶し、且つ、第１プログラム領域における押し順ナビに拘らず、第２プログラム領域にて第２試験基板への出力信号を制御するよう構成することにより、第３実施形態より多くの試験基板へ出力する信号に係る処理を第２プログラム領域にて実行することができ、より多くの第１プログラム領域の使用容量の削減ができることとなる。
（第３実施形態からの変更例２）
尚、３実施形態からの変更例１においては、第２試験基板に出力する操作態様情報として、停止するリールに係る情報と当該リールの停止位置に係る情報をすべての停止（第１停止〜第３停止）について出力するよう構成したが、第２試験基板への操作態様情報の出力態様はこれには限定されない。また、副制御基板Ｓへ出力する情報と第１試験基板へ出力する情報とを相違させてもよい。そこで、第３実施形態及び／又は第３実施形態からの変更例１とは異なる第２試験基板への操作態様情報の出力態様及び副制御基板Ｓへの条件装置情報の出力態様である構成を第３実施形態からの変更例２とし、以下、第３実施形態、又は、第３実施形態からの変更例１からの変更点について詳述していく。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図６２は、第３実施形態からの変更例２における、図９におけるステップ１２００のサブルーチンに係る、遊技進行制御処理（２枚目）のフローチャートである。第３実施形態からの変更点は、ステップ１２９６（第３変２）及びステップ１２５７‐１（第３変２）であり、即ち、ステップ１２５７で内部抽選を実行した後、ステップ１２９６（第３変２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、内部抽選の抽選結果及び条件装置識別値（ボーナス識別値、小役識別値、等）に係るコマンド（サブ側へのコマンド）を第１ＲＡＭ領域に一時記憶する。次に、ステップ１２５７‐１（第３変２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１試験基板への出力用の内部抽選の抽選結果及び条件装置識別値（ボーナス識別値、小役識別値、等）を第１ＲＡＭ領域に一時記憶する。ここで、同図右上段はサブ側への出力用の条件装置情報の一例である。同図に示されるように、第３実施形態からの変更例２においては、第１試験基板への出力用の条件装置情報とサブ側への出力用の条件装置情報とは異なるアドレスに格納されている。また、第１試験基板への出力用の条件装置情報と第１試験基板への条件装置識別値（ボーナス識別値、小役識別値、等）とは同じアドレスに格納されている（「Ｄ０」〜「Ｄ５」に条件装置情報、「Ｄ６」〜「Ｄ７」に条件装置識別値となっている）ことに対し、サブ側への出力用の条件装置情報とサブ側への出力用の条件装置識別値（ボーナス識別値、小役識別値、等）とは異なるアドレスに格納されている。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６３は、第３実施形態からの変更例２における、ステップ１６００のサブルーチンに係る、タイマ割り込み時処理のフローチャートである。第３実施形態からの変更点は、ステップ１６６４（第３変２）であり、即ち、ステップ１６２６で制御コマンド（サブ側へのコマンド）を送信した後、ステップ１６６４（第３変２）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ１２９６（第３変２）にてセットされた内部抽選の抽選結果及び条件装置識別値（ボーナス識別値、小役識別値、等）に係るコマンド（サブ側へのコマンド）を送信し、ステップ１６２８に移行する。尚、サブ側への内部抽選の抽選結果及び条件装置識別値（ボーナス識別値、小役識別値、等）に係るコマンドの送信タイミングは、ステップ１２９６（第３変２）の処理の実行直後のタイマ割り込み処理である一方、第１試験基板への内部抽選の抽選結果及び条件装置識別値（ボーナス識別値、小役識別値、等）に係るコマンドの送信タイミングは、ステップ３２０８の処理の実行直後のタイマ割り込み処理であり、あるゲームに係る内部抽選の抽選結果及び条件装置識別値（ボーナス識別値、小役識別値、等）に係るコマンドの送信タイミングは、サブ側への送信タイミングの方が第１試験基板への送信タイミングよりも早いタイミングとなっている。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６４は、第３実施形態からの変更例２における、図５０のステップ３５５０（第３変１）のサブルーチンに係る、押し順ナビあり時信号制御処理のフローチャートである。第３実施形態からの変更例１からの変更点は、ステップ３５９９‐１（第３変２）〜ステップ３５９９‐３（第３変２）であり、その目的は、第２試験基板に停止リール情報を出力せずに、リール停止順情報を出力して、一回の情報の出力により３回すべてのリール停止順を出力することであり、即ち、ステップ３５９９‐１（第３変２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在リール停止順情報出力タイミングであるか否かを判定する。ステップ３５９９‐１（第３変２）でＹｅｓの場合、ステップ３５９９‐２（第３変２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の最高機械割押し順あり操作態様情報｛押し順ナビが実行されるゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝のリール停止順情報アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３５９９‐３（第３変２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順あり操作態様情報のリール停止順情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６５は、第３実施形態からの変更例２における、図５０のステップ３６００（第３変１）のサブルーチンに係る、押し順ナビなし時信号制御処理のフローチャートである。第３実施形態からの変更例１からの変更点は、ステップ３６４９‐１（第３変２）〜ステップ３６４９‐３（第３変２）であり、その目的は、第２試験基板に停止リール情報を出力せずに、リール停止順情報を出力して、一回の情報の出力により３回すべてのリール停止順を出力することであり、即ち、ステップ３６４９‐１（第３変２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在リール停止順情報出力タイミングであるか否かを判定する。ステップ３６４９‐１（第３変２）でＹｅｓの場合、ステップ３６４９‐２（第３変２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の最高機械割押し順なし操作態様情報｛押し順ナビが実行されないゲームにおける最も遊技者にとって利益率が高い操作態様（押し順、停止位置、等）｝のリール停止順情報アドレスを、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３６４９‐３（第３変２）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている、最高機械割押し順なし操作態様情報のリール停止順情報を、別のレジスタ領域（例えば、Ａレジスタ）に一時記憶し、次の処理（ステップ３５１２の処理）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６６は、第３実施形態からの変更例２における、操作態様情報一覧である。第３実施形態からの変更例２における、具体的に送信する操作態様情報の内容については、リール停止順情報は８ビットからなる情報であり、例えば、「中→左→右」の押し順の場合には、「００００００１０」、「左→中→右」の押し順の場合には、「００００００００」となっている。また、停止ステップ情報は８ビットからなる情報であり、５０４ステップを２ステップ毎に区切って、２５２区切りのステップに係る情報を送信し得るよう構成されている。具体的には、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が下段の最下部となる状態から２ステップ駆動したタイミングで停止ボタンを操作する場合には「０００００００１」（１０進数で「１」）、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が下段の最下部となる状態から６４ステップ駆動したタイミングで停止ボタンを操作する場合には「００１０００００」（１０進数で「３２」）、リールＭ５０の基準位置（例えば、０番と１９番の境目の位置）が下段の最下部となる状態から５０４ステップ駆動したタイミングで停止ボタンを操作する場合には「１１１１１１００」（１０進数で「２５２」）、フリー打ちの場合には「１１１１１１１１」となっている。また、１回のゲームに係る操作態様情報の出力例は、例えば、「中→左→右」の押し順ベルを揃える場合（ベルの場合は全リール停止位置に拘らずフリー打ちで入賞可能）には、押し順ナビありの場合には、リール停止順情報：「００００００１０」、第１停止ステップ情報：「１１１１１１１１」、第２停止ステップ情報：「１１１１１１１１」、第３停止ステップ情報：「１１１１１１１１」となり、押し順ナビなしの場合も同様に、リール停止順情報：「００００００１０」、第１停止ステップ情報：「１１１１１１１１」、第２停止ステップ情報：「１１１１１１１１」、第３停止ステップ情報：「１１１１１１１１」となっている。
以上のように構成することで、第３実施形態からの変更例２に係る回胴式遊技機によれば、第２試験基板に出力する操作態様情報として、停止するリールに係る情報、即ちリール停止順に係る情報を一回の出力にて第２試験基板へ送信するよう構成することにより、第２試験基板へ出力する回数を減少させることができ、ノイズ等による送信情報化けといった不測の事態が発生する恐れを軽減することができることとなる。また、あるゲームに係る内部抽選の抽選結果及び条件装置識別値（ボーナス識別値、小役識別値、等）に係るコマンドの送信タイミングについて、サブ側への送信タイミングの方が第１試験基板への送信タイミングよりも早いタイミングとなるよう構成することにより、当該あるゲームに係る当選役（スタートレバーの操作）に基づいた演出の実行を遅延させないよう構成することができる。
尚、本例においては、毎ゲームに関する操作態様情報の出力態様として、「左→中→右」の押し順に係る操作態様情報（停止位置に関する情報も含む）を出力し、その後、当該ゲームにおける最適な（最高機械割となる）操作態様情報を出力するよう構成してもよい。また、試験基板（第１試験基板、第２試験基板）への信号の出力態様としては、１回の割り込み処理にて、すべての情報を出力してもよいし、所定バイト（例えば、１バイト）毎に分割して出力するよう構成してもよい。
また、本例においては、操作態様情報の出力態様として、ステップ番号に関する情報を２回に分けて送信する構成として、例えば、「上位２ビットを、下位の識別情報（上位・下位のどちらのステップ番号の情報であるかの識別情報）とし、残りのビットを下位のステップ番号」、「上位２ビットを、上位の識別情報（上位・下位のどちらのステップ番号の情報であるかの識別情報）とし、残りのビットを上位のステップ番号」として送信してもよく、具体的には、「中→左→右」の押し順のベルの場合、押し順ナビあり時においては、「中→左→右」の押し順に係る情報：「００００００１１」→第１停止上位のステップ番号：「０００００００１」→第１停止下位のステップ番号：「１１１１１１１１」（フリー打ち）→第２停止上位のステップ番号：「０００００００１」→第２停止下位のステップ番号：「１１１１１１１１」（フリー打ち）→第３停止上位のステップ番号：「０００００００１」→第３停止下位のステップ番号：「１１１１１１１１」（フリー打ち）のように送信してもよく、押し順ナビなし時においては、「左→中→右」の押し順に係る情報：「０００００００１」→第１停止上位のステップ番号：「００００００００」→第１停止下位のステップ番号：「０１０００００１」（６５ステップ）→第２停止上位のステップ番号：「０００００００１」→第２停止下位のステップ番号：「１１１１１１１１」（フリー打ち）→第３停止上位のステップ番号：「０００００００１」→第３停止下位のステップ番号：「１１１１１１１１」（フリー打ち）のように送信してもよい。
また、本例においては、押し順ナビあり時と押し順ナビなし時とで、第２試験基板への信号の出力態様（信号の制御処理）が相違し得るよう構成したが、当該出力態様（信号の制御処理）の分類方法はこれには限定されず、例えば、ＡＲＴ中（ＡＲＴ状態）であるか否かによって当該出力態様（信号の制御処理）が相違し得るよう構成してもよい。
また、本例における構成は、遊技メダルを用いて遊技する回胴式遊技機のみに限定される構成ではなく、例えば、ぱちんこ遊技機にて使用する遊技球を用いて遊技する回胴式遊技機（いわゆるパロット）や、遊技媒体を用いない封入式遊技機にも適用可能である。
また、本例においては、ベルや再遊技等の小役の押し順（遊技者に最も高利益となる押し順）を押し順表示装置Ｄ２７０にて報知（ナビ）し得るようなＡＲＴ状態を設けるよう構成したが、これには限定されず、再遊技の当選率があらかじめ定められた値である通常遊技状態よりも再遊技当選率が高い（又は低い）状態である再遊技確率変動遊技状態（ＲＴ状態）や、当選した役を入賞させるためのリールの停止順を報知し得るＡＴ（アシストタイム）状態を設けるよう構成してもよいし、前記ＡＴ状態又はＡＲＴ状態において、当該ゲームにて当選している小役の種類（又は、小役を入賞させるための停止位置）を報知し得る状態（いわゆる、目押し型ＡＴ状態、目押し型ＡＲＴ状態）を設けるよう構成してもよい。
（第４実施形態）
尚、本実施形態から第３実施形態においては、第２ＲＯＭ領域にて配置されているプログラムコードに基づくＣＰＵＣ１００の処理にて、第１ＲＡＭ領域（又は、レジスタ領域）を更新及び参照可能に構成し、エラー検出、エラー表示等の遊技機に対して不正行為がなされる（例えば、遊技媒体の投入口や払出口に対して不正にアクセスして遊技媒体を不正な手段で得る、等）ことを防御するための不正行為防止用のプログラムを第２ＲＯＭ・ＲＡＭ領域における処理にて実行し得るよう構成したが、実際の回胴式遊技機にてこのような構成を適用する場合には、前述した構成とは異なる構成を適用する場合も考えられる。そこで、そのような構成を第４実施形態とし、以下、第３実施形態との相違点について詳述していく。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図６７は、第４実施形態における、ステップ１０００（第４）のサブルーチンに係る、主制御装置メイン処理のフローチャートである。まず、ステップ１０００（第４）で、回胴式遊技機Ｐの電源を投入した後、ステップ１０５７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、タイマ割り込みをセットする（ここでは、タイマ割り込みの種類をセットするのみであり、以降の処理において、タイマ割り込みが開始されると定期的に後述するタイマ割り込み時処理に係るフローチャートが実行される）。次に、ステップ１０５８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、主制御チップＣの機能設定を実行する。次に、ステップ１０６０で、ＣＰＵＣ１００は、第１ＲＡＭ内の先頭アドレスからスタックエリアの最終アドレスまでを加算して（チェックサムを算出して）、電源断復帰データを生成する。次に、ステップ１０６１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、扉スイッチＤ８０、設定扉スイッチＭ１０及び設定キースイッチＭ２０のスイッチ状態を確認する。次に、ステップ１０７６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータを参照し、扉スイッチＤ８０、設定扉スイッチＭ１０及び設定キースイッチＭ２０のいずれかがオフであるか否かを判定する。ステップ１０７６でＹｅｓの場合、ステップ３７００（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、設定変更なしＲＡＭ初期化処理を実行する。次に、ステップ１０７７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の設定値チェック処理を呼び出し、ステップ１０７８に移行する。他方、ステップ１０７６でＮｏの場合、ステップ１１００で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する設定変更装置制御処理を実行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０７８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内の設定値は正常範囲内（本例では、１〜６）であるか否かを判定する。ステップ１０７８でＹｅｓの場合、ステップ１０７９で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ１０８１に移行する。他方、ステップ１０７８でＮｏの場合、ステップ１０８０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定値エラー表示（例えば、払出数表示装置Ｄ１９０に表示されることとなる）をセットする（例えば、レジスタ領域内にセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、前述した、復帰不可能エラーを実行する。尚、第４実施形態においては、チェックサム領域は、第１ＲＡＭ領域に存在しており、先頭アドレス以外なら当該チェックサム領域のアドレスを変更しても問題ない。換言すると、図６７ではＦ１０２Ｈ番地にチェックサム領域を配置しているが、図６７の第１作業領域内の所定のアドレスに記憶しても良く、また、チェックサム領域として１バイトデータを記憶するだけでなく２バイトデータを記憶するように構成してもよい。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ１０８１で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、入力ポートの読み込みを実行する。次に、ステップ１０８２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ１０５７にてセットしたタイマ割り込みを開始する。次に、ステップ１０８３で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のフラグエリア内にある電源断処理済みフラグをオフにし、復帰したスタックポインタに従い電源断時の処理に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６８は、第４実施形態における、図６７のステップ１１００のサブルーチンに係る、設定変更装置制御処理のフローチャートである。第３実施形態との相違点は、ステップ３７５０（第４）であり、即ち、ステップ３７５０（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する設定変更ありＲＡＭ初期化処理を実行し、ステップ１１１８に移行する。尚、ステップ１１０２で実行していたスタックポインタのセットは、ステップ３７５０（第４）のサブルーチン内の処理にて実行している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図６９は、第４実施形態における、図６７のステップ３７００（第４）のサブルーチンに係る、設定変更なしＲＡＭ初期化処理のフローチャートである。まず、ステップ３７０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内の電断復帰データは正常ではないか否かを判定する。尚、第４実施形態においては、第１ＲＡＭ領域の先頭アドレスからスタックエリアの最終アドレスまで（全ＲＡＭ領域の先頭アドレスから最終アドレスまで）を加算した結果が０である場合に、電断復帰データが正常であると判定するよう構成されている。ステップ３７０４でＹｅｓの場合、ステップ３７０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、バックアップエラー表示をセットする（例えば、レジスタ領域内にエラー番号をセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、前述した、復帰不可能エラー処理を実行する。尚、本処理における復帰不可能エラー処理は図２９の処理と同様に、すべて第１ＲＯＭ・ＲＡＭ領域における処理となっている。このように、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、エラー（ここでは電源断復帰データの異常）と判断した場合には、第２ＲＯＭ・ＲＡＭ領域の処理を呼び出す（ＣＡＬＬ、ＣＡＬＬ命令、呼び出し命令とも称する）ことなく、エラー処理を行うように構成する。つまり、エラーの場合に複雑な処理を実行しないよう構成することにより、プログラム構成の簡素化（複雑化の防止、プログラムの暴走防止）につながる。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３７０４でＮｏの場合、ステップ３７０７で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタを復帰する。より詳細に説明すると、スタックポインタは所謂レジスタの一種であり、電源断によりクリアされるＣＰＵに備えられた記憶領域である。そのため、図７６のステップ１９０２により、電源断時に、第１ＲＡＭ領域における所定アドレスにスタックポインタを記憶することにより、電源断前にスタックエリアに記憶していた、戻り番地や各種レジスタの値を復帰することができる。次に、ステップ３７０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭの初期化範囲を第１ＲＡＭ内の未使用ＲＡＭ範囲に決定してセットする。次に、ステップ３７１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該決定された初期化範囲で第１ＲＡＭの初期化を実行する。次に、ステップ３７１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の第２ＲＡＭ初期化処理を呼び出し、ステップ３７１３に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３７１３で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＰＵＳＨ命令により、複数のレジスタ上のデータをスタックエリアに退避させる（退避する順序は、例えば、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの順）。次に、ステップ３７１４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭの初期化範囲を、第２ＲＡＭ内の未使用ＲＡＭ範囲に決定してセットし、ステップ３７３６に移行する。ここで、ＰＵＳＨ命令とは、今までのレジスタをスタックエリアに退避（記憶）する命令をさす。具体的には、「ＰＵＳＨ ＧＰＲ」という命令により、図６９に記載の８個のレジスタを記憶する。このとき、各レジスタをスタックエリアに退避することから、実行前のスタックポインタから１（合計で８）を減算し、次にスタックポインタで指定されたアドレスに実効アドレスやレジスタを格納することとなる。また、ＰＯＰ命令は、スタックエリアに退避していたスタック領域の最上段（スタックポインタの示すアドレス）からデータを取り出し（復帰）する命令を指す。具体的には、「ＰＯＰ ＧＰＲ」という命令により、図６９に記載の８個のレジスタを復帰させ、スタックポインタの値に１（合計で８）を加算することである。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３７３６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、決定された初期化範囲で第２ＲＡＭの初期化を実行する。次に、ステップ３７３８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＰＯＰ命令により、複数のレジスタ上のデータをスタックエリアから復帰させる（復帰する順序は、例えば、Ｌ、Ｈ、Ｅ、Ｄ、Ｃ、Ｂ、Ｆ、Ａの順であり、退避させた順序と逆の順序にて復帰する）。次に、ステップ３７４０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭの呼び出し元に復帰し、次の処理（ステップ１０７７の処理）に移行する。このように、第４実施形態においては、第１ＲＡＭ領域の初期化範囲の決定及び初期化の実行は第１ＲＯＭ・ＲＡＭ領域における処理によって実行し、第２ＲＡＭ領域の初期化範囲の決定及び初期化の実行は第２ＲＯＭ・ＲＡＭ領域における処理によって実行するよう構成されている。尚、第４実施形態においては、電源投入直後の復帰不可能エラー処理は、第１ＲＯＭ・ＲＡＭ領域内の処理として実行している一方、他のタイミングにおける復帰不可能エラー処理は第１ＲＯＭ・ＲＡＭ領域内の処理として実行しているのだが、これは、電源投入直後に実行する復帰不可能エラー処理においては、第２ＲＯＭ・ＲＡＭ領域内の処理として実行する準備ができていないためスタックポインタの初期値をセットしてよいか否かの判断ができていないためである。尚、未使用領域に仮スタックエリアを設けて、電源投入時のチェックサム算出の際にのみ当該仮スタックエリアをスタックエリアとして使用するよう構成してもよい。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図７０は、第４実施形態における、図６８のステップ３７５０（第４）のサブルーチンに係る、設定変更ありＲＡＭ初期化処理のフローチャートである。まず、ステップ３７５２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内の電源断復帰データは正常であるか否かを判定する（電源断処理済みフラグ状態及び全ＲＡＭのチェックサムの状態を参照して判定している）。ステップ３７５２でＹｅｓの場合、ステップ３７５４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックエリアをクリアしてスタックポインタの初期値をセットする。次に、ステップ３７５６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭの初期化範囲を、第１ＲＡＭ内の設定値を除くすべての範囲に決定してセットする。尚、設定値だけでなく、その他の範囲（例えば、ボーナスの持越しに関する持越し情報）を初期化範囲から除いてもよい。次に、ステップ３７５８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、決定された初期化範囲で第１ＲＡＭの初期化を実行する。次に、ステップ３７６０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の第２ＲＡＭ初期化処理を呼び出し、ステップ３７６２に移行する。尚、初期化の順序は、スタックエリアのクリアの前に第１ＲＡＭの初期化範囲の決定及び初期化の実行をしてもよく、初期化の順序は図７０の順序に限定されるものではない。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３７６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＰＵＳＨ命令により、複数のレジスタ上のデータをスタックエリアに退避させる（退避する順序は、例えば、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの順）。次に、ステップ３７６４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭの初期化範囲を、第２ＲＡＭ内のすべての範囲に決定してセットし、ステップ３７７８に移行する。尚、本例においては、設定値に係る情報は第２ＲＡＭ領域には格納されておらず、第１ＲＡＭ領域にのみ格納されている。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
他方、ステップ３７５２でＮｏの場合、ステップ３７６６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックエリアをクリアしてスタックポインタの初期値をセットする。次に、ステップ３７６８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭの初期化範囲を第１ＲＡＭのすべての範囲に決定してセットする。次に、ステップ３７７０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、決定された初期化範囲で第１ＲＡＭの初期化を実行する。次に、ステップ３７７２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の第２ＲＡＭ初期化処理を呼び出し、ステップ３７７４に移行する。尚、初期化の順序は、スタックエリアのクリアの前に第１ＲＡＭの初期化範囲の決定及び初期化の実行をしてもよく、初期化の順序は図７０の順序に限定されるものではない。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３７７４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＰＵＳＨ命令により、複数のレジスタ上のデータをスタックエリアに退避させる（退避する順序は、例えば、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの順）。次に、ステップ３７７６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＡＭの初期化範囲を、第２ＲＡＭ内のすべての範囲に決定してセットし、ステップ３７７８に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３７７８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、決定された初期化範囲で第２ＲＡＭの初期化を実行する。次に、ステップ３７８０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＰＯＰ命令により、複数のレジスタ上のデータをスタックエリアから復帰させる（復帰する順序は、例えば、Ｌ、Ｈ、Ｅ、Ｄ、Ｃ、Ｂ、Ｆ、Ａの順であり、退避させた順序と逆の順序にて復帰する）。次に、ステップ３７８２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭの呼び出し元に復帰し（ＲＥＴＵＲＮ、ＲＥＴＵＲＮ命令、復帰命令とも称する）、次の処理（ステップ１１１８の処理）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図７１は、第４実施形態における、遊技進行制御処理（１枚目）のフローチャートである。第３実施形態との相違点は、ステップ１２０６（第４）であり、即ち、ステップ１２０４で、当該ゲームに必要なＲＡＭのデータをセットした後、ステップ１２０６（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、当該ゲームにおける遊技状態を第１ＲＡＭ領域に一時記憶し、ステップ１２０８に移行する。尚、当該処理は、遊技状態に係る情報をサブ側に出力する場合と試験基板側に出力する場合とに用いられることとなる。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図７２は、第４実施形態における、遊技進行制御処理（３枚目）のフローチャートである。第３実施形態との相違点は、ステップ１２９３（第４）、ステップ３５００（第４）、ステップ１２９４（第４）〜ステップ１２９６（第４）及びステップ１３００であり、即ち、ステップ３１５０（第３）で押し順ナビ制御処理を実行した後、又は、ステップ１２５７‐２（第３）でＡＲＴカウンタ値が０であった場合、ステップ１２９３（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の第２試験信号出力処理を呼び出し、ステップ３５００（第４）に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３５００（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、後述する、第２試験信号出力処理を実行する。次に、ステップ１２９４（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ領域の呼び出し元に復帰する。このように、第４実施形態においては、第２試験信号出力処理は、割り込み処理ではなくメインループの処理（遊技進行制御処理）として実行されるよう構成されている。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１５００で投入・払出エラー検出処理を実行した後、ステップ１２９５（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ内の設定値は正常範囲内（本例では、１〜６）であるか否かを判定する。ステップ１２９５（第４）でＹｅｓの場合にはステップ１２７０に移行し、Ｎｏの場合には、ステップ１２９６（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、設定値エラー表示（例えば、払出数表示装置Ｄ１９０に表示されることとなる）をセットする（例えば、レジスタ領域内にセットする）。次に、ステップ１３００で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、前述した、復帰不可能エラー処理を実行する。このように、第４実施形態においては、すべてのリールが停止したタイミングにおいても、設定値異常をチェックするよう構成されている。すべてのリールが停止したタイミングで設定値異常チェックを実行する理由としては、例えば、すべてのリールが停止したときの所定のタイミング（例えば、第３停止操作後）に停止表示された図柄の組み合わせの結果等に応じて、第１ＲＯＭ・ＲＡＭ領域内のデータに基づいて、ＡＲＴに関する抽選｛ＡＲＴの当選／非当選、ＡＲＴの抽選に用いる抽選テーブル（低確率状態、高確率状態））を、設定値に基づいて実行する場合があるためである。換言すると、このときの設定値が「７」等の異常の設定値が選択されていた場合に意図しない抽選テーブルを用いてＡＲＴの抽選を実行してしまう可能性があり、このような事態を防止するために実行している。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図７３は、第４実施形態における、図７０のステップ３５００（第４）のサブルーチンに係る、第２試験基板信号出力処理のフローチャートである。まず、ステップ３５１８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内の情報に基づきステップ数指定コマンド（各リールの有するステップ数に係るコマンド）を出力する。次に、ステップ３５２０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域内のコマ数指定コマンド（各リールの有するコマ数に係るコマンド）を出力する。このように構成することにより、試験機側に試験の対象となる遊技機で使用しているステップ数やコマ数を通知することができ、その他の試験信号とに基づいて当選役等に応じてどの位置で停止すればよいか等を把握することができる。このように、第４実施形態においては、ステップ数指定コマンドとコマ数指定コマンドとを第２試験基板側に出力するよう構成しているが、これには限定されず、例えば、生産する遊技機の種類によってステップ数及びコマ数に相違がない場合には、ステップ数情報とリールコマ数情報とは第２試験基板側に出力しないよう構成しても問題ない。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ３５２２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、押し順指定コマンドを出力する。次に、ステップ３５２４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域内の左回胴受付位置指定コマンドを出力する。次に、ステップ３５２６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、中回胴受付位置指定コマンドを出力する。次に、ステップ３５２８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、右回胴受付位置指定コマンドを出力し、次の処理｛ステップ１２９４（第４）の処理｝に移行する。このように、第４実施形態においては、「ステップ数指定コマンド→コマ数指定コマンド→押し順指定コマンド→左回胴受付位置指定コマンド→中回胴受付位置指定コマンド→右回胴受付位置指定コマンド」の順に第２試験基板に出力するよう構成されている。また、押し順指定コマンド、左回胴受付位置指定コマンド、中回胴受付位置指定コマンド及び右回胴受付位置指定コマンドについては、押し順ナビありの場合には、ステップ３１５０（第３）にて生成された情報に基づいてコマンド内容を決定し、押し順ナビなしの場合には、ステップ３６００（第３）にて生成された情報に基づいてコマンド内容を決定する。尚、押し順指定コマンドやコマ数指定コマンドの内容として、前述したような、最高機械割押し順あり情報、最高機械割押し順なし情報や、最も遊技者にとって不利益となる押し順である最低機械割押し順あり情報、最高機械割押し順あり情報等の同様の押し順、停止コマとなるような情報を出力するよう構成してもよい。尚、第４実施形態においては、不図示であるが、第２試験基板に出力された回胴受付位置指定コマンドは、第２試験基板によって停止ステップ数情報に変換（リール停止位置を指示する際の単位をコマ数からステップ数に変換）して出玉試験機に出力されるよう構成されており、第２試験基板によって停止ステップ数指定コマンドに変換しないよう構成する場合には、第２試験信号として停止ステップ数指定コマンドを第２試験基板に出力するよう構成してもよい。
次に、図７４は、第４実施形態における、第２試験信号出用情報の一例である。同図においては、第２試験基板に出力する信号（情報）の具体的な一例を示している。まず、ステップ数情報のコマンド名は「ステップ数指定」となっており、ステッピングモータのステップ数を実際のステップ数を８で除算した値を出力するよう構成されている。次に、リールコマ数情報のコマンド名は「コマ数指定」となっており、１リールあたりの図柄数を出力するよう構成されている。次に、リール停止順情報のコマンド名は「押し順指定」となっており、例えば、「左→中→右」の押し順の場合には「０」を出力するよう構成されている。次に、停止コマ情報のコマンド名は「回胴受付位置指定」（「左回胴受付位置指定」、「中回胴受付位置指定」、「右回胴受付位置指定」）となっており、停止受付位置として、「０〜２０」を出力して押し位置を指定するか「１２７」を出力して押し順を指定しない（ランダムに停止されるよう指定する）よう構成されている。また、第４実施形態においては、１つのコマンドにつき「第１コマンド→第２コマンド→ｓｕｍコマンド」の順に送信するよう構成されている。尚、ｓｕｍコマンドは、第１コマンドと第２コマンドとをＯＲ演算し、当該演算結果と「１０００００００」とをＯＲ演算したものとなっている。また、同図下段に示すように、第１コマンド及び第２コマンドは先頭ビットが０である「０＊＊＊＊＊＊＊」の８ビット列で構成されており、ｓｕｍコマンドは先頭ビットが１である「１＊＊＊＊＊＊＊」の８ビット列で構成されており、出力するコマンド内容に係る「０〜１２７」の１０進数の数値を２進数に変換した数値が下位７ビットとなるよう構成されている。このように構成されていることにより、第２試験基板は、第１コマンドと第２コマンドとｓｕｍコマンドとは、最上位ビットの違いにより区別が可能となっている。そして、ｓｕｍコマンドを送信することにより、１つの情報（例えば第１コマンドと第２コマンドで構成されたステップ数指定コマンド）が送信し終わったことを第２試験基板側で把握することができることとなる。また、試験機側で算出したｓｕｍ値と受信したｓｕｍコマンドの値に相違があった場合には、予め定められた特定の操作順序で操作するように第２試験基板に送信しておいても良い。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図７５は、第４実施形態におけるステップ１６００のサブルーチンに係る、タイマ割り込み時処理のフローチャートである。第３実施形態との相違点はステップ１６６６（第４）〜ステップ１６８０（第４）であり、即ち、ステップ１６１４で出力ポートへ出力データを出力した後、ステップ１６６６（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、制御コマンド（サブ側のコマンド）を送信する｛例えば、ステップ１６７２（第４）やステップ１６７４（第４）、ステップ１６７８（第４）、ステップ１６８０（第４）でレジスタ領域内にセットされている場合には、そのセットされた制御コマンドを引き継ぐこととなる｝。次に、ステップ１６６７（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、セットされている内部抽選の結果、条件装置識別値及び遊技状態に係るコマンド（サブ側へのコマンド）を送信する。次に、ステップ１６６８（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技進行に関するタイマ計測（遊技が正常に進行している場合に必要なタイマ計測であり、例えば、遊技間隔最小時間タイマＭ７０等のタイマ計測。第１のタイマ計測とも称す）を実行し、ステップ１６１６に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１８００で投入・払出エラーチェック処理を実行した後、ステップ１６７０（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技進行に関係のないエラーフラグ（正常に遊技が進行した場合には発生し得ないエラーに係るフラグであり、例えば、投入メダル逆流エラーフラグ等）がオフであるか否かを判定する。ステップ１６７０（第４）でＹｅｓの場合、ステップ１６７２（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２エラー未検出コマンド（サブ側のコマンドであり、正常に遊技が進行していない場合に係るエラーが未検出であった場合に係るコマンド）をセットし、ステップ１６３８に移行する。他方、ステップ１６７０（第４）でＮｏの場合には、ステップ１６７４（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２エラー検出コマンド（サブ側のコマンドであり、正常に遊技が進行していない場合に係るエラーが検出された場合に係るコマンド）をセットし、ステップ１６３８に移行する。尚、ステップ１６７２（第４）に基づくコマンドはセットしないよう構成してもよい。また、ステップ１６７４（第４）に基づくコマンドはエラーを検出したときに１回だけコマンドをセットするように構成してもよい。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１６４２で内蔵乱数の更新状態が正常であった場合、ステップ１６７５（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技進行に関係のないタイマ計測｛前述した遊技進行に関係のないエラー（例えば、セレクタ内のメダル滞留エラー等）に係るタイマ計測等。第２のタイマ計測とも称す。｝を実行し、ステップ３４５０（第３）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ１６４４で第１ＲＯＭ領域の呼び出し元に復帰した後、ステップ１６７６（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、遊技進行に関わるエラーフラグ｛正常に遊技が進行した場合には発生し得るエラーに係るフラグであり、例えば、扉スイッチフラグ、ホッパエンプティエラー（ホッパＨ４０のメダルが空になったことを示すエラー）フラグ｝等がオフであるか否かを判定する。ステップ１６７６（第４）でＹｅｓの場合、ステップ１６７８（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１エラー未検出コマンド（サブ側のコマンドであり、正常に遊技が進行している場合に係るエラーが未検出であった場合に係るコマンド）をセットし、ステップ１６２８に移行する。他方、ステップ１６７６（第４）でＮｏの場合には、ステップ１６８０（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１エラー検出コマンド（サブ側のコマンドであり、正常に遊技が進行している場合に係るエラーが検出された場合に係るコマンド）をセットし、ステップ１６２８に移行する。このように、第４実施形態においては、エラーの発生有無に係るコマンドをセットする場合には、遊技の正常な進行時に発生し得るエラーに係るコマンドは第１ＲＯＭ・ＲＡＭ領域に係る処理によって実行する一方、遊技の正常な進行時に発生しないエラーに係るコマンドは第２ＲＯＭ・ＲＡＭ領域に係る処理によって実行するよう構成されている。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図７６は、第４実施形態における、図７５のステップ１９００のサブルーチンに係る、電源断時処理のフローチャートである。第３実施形態との相違点はステップ１９１８（第４）であり、即ち、ステップ１９０４で電源断処理済みフラグをオンにした後、ステップ１９１８（第４）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＡＭ領域の先頭アドレスから第２ＲＡＭアドレスの最終アドレスまでを加算した値の補数を算出し、当該補数を第１ＲＡＭ領域のチェックサム領域に記憶する（当該補数はステップ１０６０の処理にて使用される）。換言すると、図７６ではＦ１０２Ｈ番地にチェックサム領域を配置しているが、図７６の第１作業領域内の所定のアドレスに記憶しても良く、また、チェックサム領域として１バイトデータを記憶するだけでなく２バイトデータを記憶するように構成してもよい。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図７７は、第４実施形態におけるステップ３４５０（第３）のサブルーチンに係る、第１試験信号出力処理のフローチャートである。第３実施形態との相違点はステップ３４６９（第４）〜ステップ３４７６（第４）であり、即ち、ステップ３４５６で第１ＲＡＭ領域内の出力時間タイマＭ８０のタイマ値情報をレジスタ領域に一時記憶した後、ステップ３４６９（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１条件装置情報の出力タイミングであるか否かを判定する。ここで、第４実施形態においては、第１試験信号として、「第１ボーナス状態情報→第１小役状態情報→第２ボーナス状態情報→第２小役状態情報」の順に出力するよう構成されている。また、出力タイミングの判定方法としては、Ａレジスタの出力時間タイマＭ８０のタイマ値（初期値は４８となっている）を１２で除算した商が、（１）３の場合には第１ボーナス状態情報の出力タイミング、（２）２の場合には第１小役状態情報の出力タイミング、（３）１の場合には第２ボーナス状態情報の出力タイミング、（４）０且つ余りがある場合には第１小役状態情報の出力タイミングであると判定し、（５）０且つ余りがない場合にはボーナス状態情報及び小役状態情報の出力タイミングではないと判定するよう構成されている。尚、図面上の○で囲まれた数字が、当該記載の（１）〜（５）と対応している。ステップ３４６９（第４）でＹｅｓの場合、ステップ３４７０（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、条件装置情報として、第１ボーナス状態情報アドレスをレジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３４７１‐１（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ボーナス状態情報の出力タイミングであるか否かを判定する。ステップ３４７１‐１（第４）でＹｅｓの場合にはステップ３４６６に移行し、Ｎｏの場合、即ち、１回目の小役状態情報である第１小役状態情報の出力タイミングである場合、ステップ３４７１‐２（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、条件装置情報として、第１小役状態情報アドレスをレジスタ領域（例えば、ＨＬレジスタ）に一時記憶して、ステップ３４６６に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ３４６６で条件装置情報を別のレジスタ領域（例えば、Ａレジスタ）に一時記憶した後、又は、ステップ３４６９でＮｏの場合、ステップ３４７２（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２条件装置情報の出力タイミングであるか否かを判定する。ステップ３４７２（第４）でＹｅｓの場合、ステップ３４７３（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、条件装置情報として、第２ボーナス状態情報アドレスをレジスタ領域（例えば、ＨＬレジスタ）に一時記憶する。次に、ステップ３４７４（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ボーナス状態情報の出力タイミングであるか否かを判定する。ステップ３４７４（第４）でＹｅｓの場合にはステップ３４７６（第４）に移行し、Ｎｏの場合、即ち、２回目の小役状態情報である第２小役状態情報の出力タイミングである場合、ステップ３４７５（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、条件装置情報として、第２小役状態情報アドレスをレジスタ領域（例えば、ＨＬレジスタ）に一時記憶して、ステップ３４７６（第４）に移行する。次に、ステップ３４７６（第４）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、レジスタ領域（例えば、ＨＬレジスタ）に一時記憶されている条件装置情報を別のレジスタ領域（例えば、Ａレジスタ）に一時記憶しステップ３４６８に移行する。尚、ステップ３４７２（第４）でＮｏの場合にもステップ３４６８に移行する。尚、当該４つの条件装置情報の出力イメージとしては、同図右下段のようにボーナス状態情報と小役状態情報とが交互にオン・オフとなるよう構成されている。また、同図右中段に示されるように、第１小役状態情報の下位６ビット、第２小役情報の上位６ビットを結合して、１２ビットの１つの小役状態情報、第１ボーナス状態情報の下位６ビット、第２ボーナス情報の上位６ビットのを結合して、１２ビットの１つのボーナス状態情報としており、このように構成することにより、６ビット以上の種類、換言すると０〜６３を超える数の種類で構成されるボーナス状態情報及び小役状態情報を出力することが可能となっている。尚、本実施形態では、ボーナスに係る条件装置番号は０〜２、小役に係る情報装置番号は０〜２５で構成されているが、遊技機の開発段階によって条件装置の数を変更した（増加した）場合にも対応が可能である。これは、プログラム容量の制限を受けない第２ＲＯＭ領域に記憶されたプログラムであることからこそ可能なプログラム制御である。さらに、条件装置数が異なる別の遊技機を開発する場合にも条件装置の数に応じて別のプログラムにする必要もなく、どの遊技機においても万能に対応することができることとなる。
以上のように構成することで、第４実施形態に係る回胴式遊技機によれば、第１試験基板に出力する条件装置情報として、ボーナス状態情報と小役状態情報とを２回ずつ出力して、当該２回のコマンドを結合（第１ボーナス状態情報と第２ボーナス状態情報とを結合、又は、第１小役状態情報と第２小役状態情報とを結合）することにより、１回ずつの出力ではなし得なかった種類数の条件装置情報を出力可能に構成されている。また、設定変更キーをＯＮ（右方向に回した状態）にしたときの電源投入直後（設定変更装置制御処理）に実行されるＲＡＭ初期化処理を、第１ＲＡＭ領域の初期化に関する処理は第１ＲＯＭ・ＲＡＭ領域における処理にて実行し、第２ＲＡＭ領域の初期化に関する処理は第２ＲＯＭ・ＲＡＭ領域における処理にて実行するよう構成することにより、第２ＲＯＭ・ＲＡＭ領域における処理は遊技の進行に差支えのない処理のみであることを明確にすることができることとなる。
尚、第４実施形態に係る回胴式遊技機においては、試験信号を出力する際には、作動状態情報だけではなく、他のアドレスや、点灯したランプ（例えば、再遊技ランプ）から取得するよう構成してもよい。
尚、第４実施形態に係る回胴式遊技機においては、割り込み処理により第１ＲＯＭ・ＲＡＭ領域の処理を実行する場合には、ＰＵＳＨ命令により複数のレジスタをスタックエリアに記憶し、第２ＲＯＭ領域における処理を呼び出す場合には、さらにＰＵＳＨ命令により複数のレジスタをスタックエリアに記憶するよう構成されている。
（第５実施形態）
尚、本実施形態から第４実施形態においては、遊技の進行に影響を及ぼす処理は第１ＲＯＭ・ＲＡＭ領域にて実行し、遊技の進行に影響を及ぼさない処理は第２ＲＯＭ・ＲＡＭ領域にて実行するよう構成したが、当該構成をより明確にするよう構成することも可能である。そこで、そのような構成を第５実施形態とし、以下、第３実施形態との相違点について詳述していく。尚、第５実施形態から第１１実施形態では、主にスタックポインタについての詳細な説明を行う。その為、第１メイン処理で実行される処理や第２メイン処理で実行される処理、第１割り込み処理や第２割り込み処理で実際に実行される処理の詳細な説明は割愛している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図７８は、第５実施形態における、第２ＲＯＭ領域の処理を呼び出す際の処理の一例である。まず、ステップ４００２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の処理を実行している。次に、ステップ４００４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ領域の処理を呼び出し、ステップ４００６に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ４００６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタのアドレスを第２ＲＡＭ領域の所定アドレスに一時記憶する。次に、ステップ４００８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域における処理を実行する。次に、ステップ４０１０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタのアドレスがステップ４００６で所定アドレスに一時記憶したアドレスと一致しているか確認する。次に、ステップ４０１２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ４０１０で確認したスタックポインタのアドレスは一致しているか否かを判定する。ステップ４０１２でＹｅｓの場合、ステップ４０１４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、正常に第２ＲＯＭ・ＲＡＭ領域の処理が実行されたと判断し、第１ＲＯＭ領域の呼び出し元に復帰し、ステップ４０１６に移行する。他方、ステップ４０１２でＮｏの場合、ステップ４０１８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、エラー処理を実行する（例えば、音・ランプによりエラー報知及び遊技の中断）。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ４０１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域における処理を実行してゆく。尚、ステップ４００４で第２ＲＯＭ領域の処理を呼び出す直前（第１ＲＯＭ・ＲＡＭ領域における処理）にてスタックポインタのアドレスを第１ＲＡＭ領域の所定アドレスに一時記憶し、ステップ４０１４で第１ＲＯＭ領域の呼び出し元に復帰した直後（第１ＲＯＭ・ＲＡＭ領域における処理）にてスタックポインタのアドレスが一致しているか確認するよう構成してもよいし、ステップ４００４で第２ＲＯＭ領域の処理を呼び出す直前（第１ＲＯＭ・ＲＡＭ領域における処理）にてスタックポインタのアドレスを第１ＲＡＭ領域の所定アドレスに一時記憶し、ステップ４０１４で第１ＲＯＭ領域の呼び出し元に復帰する直前（第２ＲＯＭ・ＲＡＭ領域における処理）にてスタックポインタのアドレスが一致しているか確認するよう構成してもよい。また、ステップ４０１２で、第２ＲＯＭ・ＲＡＭ領域における処理の実行開始時（第１ＲＯＭ領域から呼び出された時）と実行終了時（第１ＲＯＭ領域の呼び出し元に復帰する時）とでスタックポインタのアドレスが一致していた場合には、スタックエリア内におけるスタックポインタのアドレスより上に積まれている、当該第２ＲＯＭ・ＲＡＭ領域における処理の実行開始時から実行終了時までの処理に係るデータをクリアするよう構成してもよいし、スタックエリア内におけるスタックポインタのアドレスより上に積まれている第２ＲＯＭ・ＲＡＭ領域に係るすべての処理に係るデータを含むスタックエリア内のデータ｛スタックポインタからスタックエリアにデータが最大に積まれたとき（番地としては最小）の番地までのデータ、もしくは、スタックポインタからスタックエリアの最小の番地（図７６におけるＦ２ＣＡＨ番地）までのデータ｝をクリアするよう構成してもよい（例えば、「第１ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理が開始→第２ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理が開始→第１ＲＯＭ・ＲＡＭ領域に係る割り込み処理が開始→第２ＲＯＭ・ＲＡＭ領域に係る割り込み処理が開始→第２ＲＯＭ・ＲＡＭ領域に係る割り込み処理が終了→第１ＲＯＭ・ＲＡＭ領域に係る割り込み処理が終了→第２ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理が終了」のように処理が実行されてゆき、第２ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理の終了時と第２ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理の開始時とのアドレスの一致が確認できた場合に、第２ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理及び第２ＲＯＭ・ＲＡＭ領域に係る割り込み処理に係るデータをクリアする、等）。換言すると、第２ＲＯＭ・ＲＡＭ領域に基づいた処理によってスタックエリアを使用した範囲のデータは少なくともクリアするが、第１ＲＯＭ・ＲＡＭ領域に基づいた処理によってスタックエリアを使用した範囲のデータはクリアしないようにすることで、第２ＲＯＭ・ＲＡＭ領域に基づいた処理によってスタックエリアに記憶したデータを用いて、第１ＲＯＭ・ＲＡＭ領域に基づいた処理による不正行為等が実行されてしまう事態を防止することができると共に、第１ＲＯＭ・ＲＡＭ領域に基づいた処理を不具合なく再度実行することができる。
次に、図７９は、第５実施形態における、スタックエリアイメージ図である。同図においては、第５実施形態における、第２ＲＯＭ・ＲＡＭ領域の処理を実行する際のスタックエリアの状況を示している。まず、第１ＲＯＭ・ＲＡＭ領域にて処理を実行しており、スタックエリアには第１ＲＯＭ・ＲＡＭ領域に係るデータが積まれている状況下、第２ＲＯＭ・ＲＡＭ領域の処理を呼び出す（ＣＡＬＬ）と共に、戻りアドレスに係るデータがスタックエリアに積まれることとなる。次に、当該戻りアドレスに係るデータが積まれたタイミングのスタックポインタのアドレス（Ｂ）を第２ＲＡＭ領域に一時記憶する。その後、第２ＲＯＭ・ＲＡＭ領域にて処理が実行されてゆき、第２ＲＯＭ・ＲＡＭ領域に係るデータがスタックエリアに積まれてゆく。次に、第２ＲＯＭ・ＲＡＭ領域における処理が終了し、スタックポインタのアドレス（Ｂ）が前記第２ＲＡＭ領域に一時記憶したアドレスと一致しているか否かを確認する（第２ＲＯＭ・ＲＡＭ領域での処理が終了した時点のスタックポインタのアドレスと第２ＲＯＭ・ＲＡＭ領域での処理が開始した時点のスタックポインタのアドレスとが一致している場合に、第２ＲＯＭ・ＲＡＭ領域に係る正常な処理が実行されたと判定される）。当該確認により、アドレスが一致していた場合には第１ＲＯＭ領域の呼び出し元に復帰し、一致しなかった場合にはエラー処理が実行されることとなる。
以上のように構成することで、第５実施形態に係る回胴式遊技機によれば、第１ＲＯＭ領域の処理を実行中に第２ＲＯＭ領域の処理を呼び出した場合のスタックポインタのアドレスと、第２ＲＯＭ領域の処理を終了してから第１ＲＯＭ領域の呼び出し元に復帰する場合のスタックポインタのアドレスとが一致しているか否かを判定して、一致していた場合にのみ、第２ＲＯＭ領域における処理が正常に実行されたと判断することにより、前述した実施形態よりも、より明確に、第１ＲＯＭ領域の処理と第２ＲＯＭ領域の処理とを切り分けることができると共に、より公正な遊技機とすることができることとなる。
（第６実施形態）
尚、第５実施形態においては、第１ＲＯＭ領域の処理を実行中に第２ＲＯＭ領域の処理を呼び出した場合のスタックポインタのアドレスと、第２ＲＯＭ領域の処理を終了してから第１ＲＯＭ領域の呼び出し元に復帰する場合のスタックポインタのアドレスとが一致していることによって、第１ＲＯＭ領域の処理と第２ＲＯＭ領域の処理とを切り分けるよう構成したが、これには限定されず、スタックエリアを２つ用いることによって第１ＲＯＭ・ＲＡＭ領域の処理と第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることが可能である。そのような構成を第６実施形態とし、以下、第５実施形態との相違点について詳述していく。尚、第６実施形態から第１１実施形態について、例えば図面に記載されている「第１ＲＯＭ・ＲＡＭ領域のメイン処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮにより第１スタックエリアのデータの出し入れ」とは、本実施形態〜第４実施形態等に記載されている主制御装置側メイン処理（第１ＲＯＭ・ＲＡＭ領域における処理）に記載されている複数のステップ（処理）、又は、何れかのステップ（処理）を指している。同様に「第２ＲＯＭ・ＲＡＭ領域のメイン処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮにより第２スタックエリアのデータの出し入れ」とは、本実施形態〜第４実施形態等に記載されている主制御装置側メイン処理（第２ＲＯＭ・ＲＡＭ領域における処理）に記載されている複数のステップ（処理）、又は、何れかのステップ（処理）を指している。また、例えば「第１ＲＯＭ・ＲＡＭ領域の割り込み時の処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮにより第１スタックエリアのデータの出し入れ」とは、タイマ割り込み時処理の第１ＲＯＭ・ＲＡＭ領域における処理に記載されている複数のステップ（処理）、又は、何れかのステップ（処理）を指している。同様に、例えば「第２ＲＯＭ・ＲＡＭ領域の割り込み時の処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮにより第１スタックエリアのデータの出し入れ」とは、タイマ割り込み時処理の第２ＲＯＭ・ＲＡＭ領域における処理に記載されている複数のステップ（処理）、又は、何れかのステップ（処理）を指している。
はじめに、第６実施形態以降の実施形態においては、スタックエリアとして、第１ＲＯＭ・ＲＡＭ領域における処理を実行する際に主に使用することとなる第１スタックエリアと第２ＲＯＭ・ＲＡＭ領域における処理を実行する際に主に使用することとなる第２スタックエリアとを有している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
まず、図８０は、第６実施形態における、ステップ５０００（第６）及び５０５０（第６）のサブルーチンに係る第１メイン処理及び第２メイン処理のフローチャートである。尚、本図以降のフローチャートにおける右部のスタックエリアの記載は、処理が実行されている場合にスタックポインタがセットされているスタックエリアを示している。まず、ステップ５０００（第６）の第１メイン処理について詳述する。まず、ステップ５００２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１スタックエリアにスタックポインタ（アドレスをＸとする）をセットする。このアドレスＸは、第１スタックエリアの初期アドレス（例えば、Ｆ２００Ｈ）を示す。次に、ステップ５００４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行した後、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５０５０（第６）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２メイン処理（第２ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５００８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行してゆく。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５０５０（第６）の第２メイン処理について詳述する。まず、ステップ５０５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第１スタックエリアに退避する。次に、ステップ５０５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避する。次に、ステップ５０５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＹとする）をセットする。次に、ステップ５０５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第２スタックエリアのデータの出し入れを実行する。次に、ステップ５０６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレス）から復帰させる。次に、ステップ５０６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１スタックエリアに退避した全レジスタを復帰する。尚、図中下段に示されているように、第６実施形態（以降の実施形態も同様）においては、第１ＲＡＭ領域に（第１ＲＡＭ領域に隣接した領域という認識でもよい）第１スタックエリアが存在しており、第２ＲＡＭ領域に（第２ＲＡＭ領域に隣接した領域という認識でもよい）第２スタックエリアが存在している。尚、第６実施形態においては、第１スタックエリアをＦ１ＣＡＨ番地からＦ２００Ｈ番地とし、第２スタックエリアをＦ３ＣＡＨ番地からＦ４００Ｈ番地としているが、これには限定されず、第１スタックエリアを第１ＲＡＭ領域の所定アドレスとしてもよいし、第２スタックエリアを第２ＲＡＭ領域の所定アドレスとしてもよい。また、スタックポインタとは、ＣＰＵＣ１００の所定の領域であり、１つのアドレスのみが記憶されるよう構成されている。第６実施形態以降においては、当該１つのスタックポインタのアドレスを第１スタックエリアのアドレスと第２スタックエリアのアドレスとに切り替えていくことによって（ＲＡＭ領域に退避及びＲＡＭ領域から復帰を繰り返すことによって）、第１スタックエリアと第２スタックエリアとの２つのスタックエリアを使用する処理を実行可能に構成している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図８１は、第６実施形態における、ステップ５１００（第６）のサブルーチンに係る第１割り込み処理のフローチャートである。まず、ステップ５１０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリアに退避する。次に、ステップ５１０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）に退避する。次に、ステップ５１０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込み処理発生時に設定中のスタックエリアは第２スタックエリアであるか否かを判定する。具体的には、第１スタックエリアの最終アドレスがＦ１＊＊であり、第２スタックエリアの最終アドレスがＦ３＊＊である場合に、第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）を参照し、当該アドレスに記憶されたデータがＦ１△△の場合には割り込み発生時は第１スタックエリアに設定されている場合であると判断し、当該アドレスに記憶されたデータがＦ３△△の場合には割り込み発生時は第２スタックエリアに設定されている場合であると判断する。さらに具体的には、ＨＬレジスタに第１ＲＡＭ領域の所定アドレス（αアドレス）に記憶されているデータを書き込む。仮にＦ１ＦＤが記憶されていた場合、Ｈレジスタに「Ｆ１」、Ｌレジスタに「ＦＤ」を記憶する。このときＨレジスタは「１１１１０００１」が記憶されていることとなる。一方、Ｆ３ＦＤが記憶されていた場合、Ｈレジスタに「Ｆ３」、Ｌレジスタに「ＦＤ」を記憶する。このときＨレジスタは「１１１１００１１」が記憶されていることとなる。ここでＨレジスタのＤ１ビット目（下位から２番目のビット）を判断することにより、どちらのスタックエリアが設定されていたかを判断することができる（「０」のとき第１スタックエリア、「１」のとき第２スタックエリア）。ステップ５１０６でＹｅｓの場合、ステップ５１０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレス）から復帰し、ステップ５１１０に移行する。他方、ステップ５１０６でＮｏの場合にもステップ５１１０に移行する。これらの処理により、ステップ５１１０で使用するスタックエリアを第１スタックエリアに設定する。次に、ステップ５１１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた処理により第１スタックエリアのデータの出し入れを実行した後、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５１５０（第６）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタック設定中第２割り込み処理を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５１１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５１１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタＡを第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰させる。次に、ステップ５１１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５１０２で退避した全レジスタを復帰する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図８２は、第６実施形態における、ステップ５１５０（第６）のサブルーチンに係る第２割り込み処理のフローチャートである。まず、ステップ５１５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、現在設定されているスタックエリアに全レジスタを退避する。次に、ステップ５１５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避する。次に、ステップ５１５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＹとする）をセットする。このアドレスＹは、第２スタックエリアの初期アドレス（例えばＦ４００Ｈ）を示す。次に、ステップ５１５８で、割り込み発生時のスタックエリアが第２スタックエリアであるか否かを判定する。具体的には、第１ＲＡＭ領域の所定アドレス｛スタックポインタの値（アドレスＡ）を記憶したアドレス｝を参照し、当該アドレスに記憶されたデータがＦ１△△の場合には割り込み発生時は第１スタックエリアに設定されている場合であると判断し、当該アドレスに記憶されたデータがＦ３△△の場合には割り込み発生時は第２スタックエリアに設定されている場合であると判断する。ステップ５１５８でＹｅｓの場合、ステップ５１６０で、スタックポインタ（アドレスはＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレス）から復帰し、ステップ５１６２に移行する。これにより、ステップ５１５６でセットした第２スタックエリアの初期値ではなく、第２スタックエリアで使用していたスタックポインタは破壊されることなく続きのスタックポインタを用いて、レジスタや戻り番地を退避することができる。他方、ステップ５１５８でＮｏの場合にもステップ５１６２に移行する。これらの処理により、ステップ５１６２で使用するスタックエリアを第２スタックエリアに設定する。ステップ５１５８でＮｏの場合は、ステップ５１５６でセットした第２スタックエリアの初期値を使用することとなる。換言すると、第２スタックエリアは使用していなかったため第２スタックエリアの最初の番地を示しても問題ない。次に、ステップ５１６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５１６４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰する。次に、ステップ５１６６で、ステップ５１５２で退避した全レジスタを復帰する。
次に、図８３は、第６実施形態における、メイン処理イメージ図Ａである。本図以降のイメージ図においては、スタックエリアにデータが積まれてゆく様子を示しており、丸で囲まれたアドレスがセットされているスタックポインタを示している。また、≪ステップ＊＊＊＊≫の表示は前述したフローチャートと対応しているステップを示している。また、内部が白い丸印はスタックポインタが指示しているアドレスとなっている。まず、第１ＲＯＭ・ＲＡＭ領域にて処理を実行しており、スタックポインタ（アドレスはＸ）をセット（第１スタックエリアのアドレスにセット）した後に、第１ＲＯＭ・ＲＡＭ領域にて処理を実行し、その後第２ＲＯＭ領域を呼び出す。尚、第１スタックエリアには戻りアドレスに係るデータが積まれることとなる。次に、全レジスタＡ（全レジスタを退避する処理が複数出現するため本処理で退避するレジスタを全レジスタＡとしており、同一の名称の全レジスタは同一の内容となっている）を第１スタックエリアに退避した後、スタックポインタＢを第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避する（スタックポインタのアドレスＢを第２ＲＡＭ領域に一時記憶する）。次に、スタックポインタ（アドレスはＹ）をセットする。本タイミングから第２スタックエリアを使用することとなる。その後、第２ＲＯＭ・ＲＡＭ領域による処理を実行し、スタックポインタがＡとなり、その後、スタックポインタＢ（アドレスは第１スタックエリア）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、全レジスタＡを第１スタックエリアから復帰して、第１ＲＯＭ領域の呼び出し元に復帰する。
次に、図８４は、第６実施形態における、第１スタック設定中割り込みイメージ図Ａである。まず、第１スタックエリアの設定中に割り込み処理が発生し、全レジスタＡを第１スタックエリアに退避した後、スタックポインタＡを第１ＲＡＭ領域に退避する。尚、第１スタックエリアの設定中であるため、第１スタックエリアには第１ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれている。その後、第１ＲＯＭ・ＲＡＭ領域の処理を実行し、スタックポインタがＤとなり、第２ＲＯＭ領域の処理を呼び出す。次に、全レジスタＢを第１スタックエリアに退避した後、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避し、第２スタックエリアのスタックポインタ（アドレスはＹ）をセットして、第２ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。次に、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰した後、全レジスタＢを第１スタックエリアから復帰し、第１ＲＯＭ・ＲＡＭ領域の呼び出し元に復帰する。その後、第１ＲＯＭ・ＲＡＭ領域の処理を実行した後、スタックポインタＡを第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、全レジスタＡを第１スタックエリアから復帰し、割り込み処理を終了する。尚、同図に示されるように、第２ＲＯＭ領域の処理を呼び出した際には、スタックエリアに戻りアドレスに係るデータが積まれることとなる。
次に、図８５は、第６実施形態における、第２スタック設定中割り込みイメージ図Ａである。まず、第２スタックエリアの設定中に割り込み処理が発生し、全レジスタＡを第２スタックエリアに退避した後、スタックポインタＡを第１ＲＡＭ領域に退避する。尚、第２スタックエリアの設定中であるため、第１スタックエリアには第１ＲＯＭ・ＲＡＭ領域に係るデータと割り込み前の戻りアドレスに係るデータと全レジスタＣとが積まれており、第２スタックエリアには第２ＲＯＭ・ＲＡＭ領域に係るデータが積まれている。その後、スタックポインタＢ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、第１ＲＯＭ・ＲＡＭ領域の処理を実行し、第２ＲＯＭ領域の処理を呼び出す（第２ＲＯＭ領域を呼び出すタイミングではスタックポインタはＤとなっている）。次に、全レジスタＢを第１スタックエリアに退避した後、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避する。次に、第２スタックエリアのスタックポインタ（アドレスはＹ）をセットして、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域から復帰し、第２ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。次に、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰した後、全レジスタＢを第１スタックエリアから復帰し、第１ＲＯＭ・ＲＡＭ領域の呼び出し元に復帰して、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰した後、全レジスタＡを第２スタックエリアから復帰し、割り込み処理を終了する。
以上のように構成することで、第６実施形態に係る回胴式遊技機によれば、スタックエリアとして第１スタックエリアと第２スタックエリアとの２つのスタックエリアを設けることによって、第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭＲＡＭ領域の処理に係るデータとが１つのスタックエリアに混在する事態を防止することができ、より明確に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭＲＡＭ領域の処理とを切り分けることができることとなる。
尚、第６実施形態においては、スタックポインタが第１スタックエリアのアドレスである場合に割り込み処理が実行された場合には、戻り番地を第１スタックエリアに記憶し、スタックポインタが第２スタックエリアのアドレスである場合に割り込み処理が実行された場合には、戻り番地を第２スタックエリアに記憶するよう構成されている。
（第７実施形態）
尚、６実施形態においては、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、第２ＲＯＭ・ＲＡＭ領域の処理によって、全レジスタを退避して第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるよう構成したが、その他の構成としても、同様に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができる。そこで、そのような構成を第７実施形態とし、以下、詳述していく。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図８６は、第７実施形態における、ステップ５２００（第７）及び５２５０（第７）のサブルーチンに係る第１メイン処理及び第２メイン処理のフローチャートである。尚、本図以降のフローチャートにおける右部のスタックエリアの記載は、処理が実行されている場合にスタックポインタがセットされているスタックエリアを示している。まず、ステップ５２００（第７）の第１メイン処理について詳述する。まず、ステップ５２０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１スタックエリアにスタックポインタ（アドレスはＸ）をセットする。次に、ステップ５２０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５２０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第１スタックエリアに退避させて、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５２５０（第７）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２メイン処理（第２ＲＯＭ・ＲＡＭ領域に係る遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５２１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５２０６にて第１スタックエリアに退避させた全レジスタを復帰する。次に、ステップ５２１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５２５０（第７）の第２メイン処理について詳述する。まず、ステップ５２５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避する。このスタックポインタは、第１スタック領域のスタックポインタである。次に、ステップ５２５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＹとする）をセットする。次に、ステップ５２５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等の所定の処理により第２スタックエリアのデータの出し入れを実行する。次に、ステップ５２５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰させ、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図８７は、第７実施形態における、ステップ５３００（第７）のサブルーチンに係る第１割り込み処理のフローチャートである。まず、ステップ５３０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリアに退避する。次に、ステップ５３０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＡとする）を第１ＲＡＭ領域に退避する。次に、ステップ５３０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込み発生時に割り込み発生時のスタックエリアが第２スタックエリアであるか否かを判定する。ステップ５３０６でＹｅｓの場合、ステップ５３０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、ステップ５３１０に移行する。他方、ステップ５３０６でＮｏの場合にもステップ５３１０に移行する。これらの処理により、ステップ５３１０で使用するスタックエリアを第１スタックエリアに設定する。次に、ステップ５３１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の割り込み時の処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実する。次に、ステップ５３１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリア（第１スタックエリア）に退避し、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５３５０（第７）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２割り込み処理を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５３１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５３１２で退避した全レジスタを復帰する。次に、ステップ５３１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５３２０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタＡを第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰させる。次に、ステップ５３２２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５３０２で退避した全レジスタを復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図８８は、第７実施形態における、ステップ５３５０（第７）のサブルーチンに係る第２割り込み処理のフローチャートである。まず、ステップ５３５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避する。次に、ステップ５３５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＹとする）をセットする。次に、ステップ５３５６で、割り込み発生時のスタックエリアが第２スタックエリアであるか否かを判定する。ステップ５３５６でＹｅｓの場合、ステップ５３５８で、スタックポインタ（アドレスはＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、ステップ５３６０に移行する。他方、ステップ５３５６でＮｏの場合にもステップ５３６０に移行する。これらの処理により、ステップ５３６０で使用するスタックエリアを第２スタックエリアに設定する。次に、ステップ５３６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第２スタックエリアのデータの出し入れを実行する。次に、ステップ５３６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタＣ（アドレスはＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰する。
次に、図８９は、第７実施形態における、メイン処理イメージ図Ｂである。まず、第１スタックエリアにスタックポインタＸ（第１スタックエリアのアドレスを示す）をセットする。その後、第１ＲＯＭ・ＲＡＭ領域による処理を実行した後、全レジスタＡ（全レジスタを退避する処理が複数出現するため本処理で退避するレジスタを全レジスタＡとしており、同一の名称の全レジスタは同一の内容となっている）を第１スタックエリアに退避し、第２ＲＯＭ領域の処理を呼び出す。その後、スタックポインタＢを第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避して（スタックポインタのアドレスＢを第２ＲＡＭ領域に一時記憶して）、スタックポインタＹ（第２スタックエリアのアドレスを示す）を第２スタックエリアにセットして、第２ＲＯＭ・ＲＡＭ領域の処理を実行する。次に、スタックポインタＢを第１スタックエリアにセットして第１ＲＯＭ領域の呼び出し元に復帰する。その後、全レジスタＡを第１スタックエリアから復帰し、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。
次に、図９０は、第７実施形態における、第１スタック設定中割り込みイメージ図Ｂである。まず、第１スタックエリアの設定中に割り込み処理が発生し、全レジスタＡを第１スタックエリアに退避した後、スタックポインタＡ（第１スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）に退避する。尚、第１スタックエリアの設定中であるため、第１スタックエリアには第１ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれている。その後、第１ＲＯＭ・ＲＡＭ領域の処理を実行し、スタックポインタがＣとなり、全レジスタＢを第１スタックエリアに退避して、第２ＲＯＭ領域の処理を呼び出す。次に、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避し、第２スタックエリアのスタックポインタＹ（第２スタックエリアのアドレスを示す）をセットして、第２ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。次に、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰した後、第１ＲＯＭ・ＲＡＭ領域の呼び出し元に復帰して全レジスタＢを第１スタックエリアから復帰し、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、スタックポインタＡ（第１スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰した後、全レジスタＡを第１スタックエリアから復帰し、割り込み処理を終了する。
次に、図９１は、第７実施形態における、第２スタック設定中割り込みイメージ図Ｂである。まず、第２スタックエリアの設定中に割り込み処理が発生し、全レジスタＡを第２スタックエリアに退避した後、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）に退避する。尚、第２スタックエリアの設定中であるため、第１スタックエリアには第１ＲＯＭ・ＲＡＭ領域に係るデータ、全レジスタＣ及び割り込み前の戻りアドレスに係るデータが積まれており、第２スタックエリアには第２ＲＯＭ・ＲＡＭ領域に係るデータが積まれている。その後、スタックポインタＢ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、第１ＲＯＭ・ＲＡＭ領域の処理を実行し、全レジスタＢを第２スタックエリアに退避した後、第２ＲＯＭ領域の処理を呼び出す（第２ＲＯＭ領域を呼び出すタイミングではスタックポインタはＣとなっている）。次に、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避し、第２スタックエリアのスタックポインタ（Ｙ）をセットして、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、第２ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。次に、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰した後、第１ＲＯＭ領域の呼び出し元に復帰して全レジスタＢを第２スタックエリアから復帰し、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰した後、全レジスタＡを第２スタックエリアから復帰し、割り込み処理を終了する。
以上のように構成することで、第７実施形態に係る回胴式遊技機によれば、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、全レジスタを退避してから第２ＲＯＭ領域の処理を呼び出すよう構成し、スタックエリアとして第１スタックエリアと第２スタックエリアとの２つのスタックエリアを設けることによって、第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭＲＡＭ領域の処理に係るデータとが１つのスタックエリアに混在する事態を防止し、明確に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができることとなる。
（第８実施形態）
尚、第５実施形態においては、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、第２ＲＯＭ・ＲＡＭ領域の処理によって、全レジスタを退避して第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるよう構成したが、その他の構成としても、同様に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができる。そこで、そのような構成を第８実施形態とし、以下、詳述していく。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図９２は、第８実施形態における、ステップ５４００（第８）及び５４５０（第８）のサブルーチンに係る第１メイン処理及び第２メイン処理のフローチャートである。まず、ステップ５４００（第８）の第１メイン処理について詳述する。まず、ステップ５４０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１スタックエリアにスタックポインタＸ（第１スタックエリアのアドレスを示す）をセットする。次に、ステップ５４０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５４０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込み処理を禁止（割り込みを禁止している場合には、割込み許可がなされるまでタイマ割り込み処理が実行できないこととなる）した後、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５４５０（第８）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２メイン処理（第２ＲＯＭ・ＲＡＭ領域に係る所定の処理であり、遊技進行制御処理）を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５４１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、禁止していた割り込み処理を許可する。次に、ステップ５４１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行してゆく。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５４５０（第８）の第２メイン処理について詳述する。まず、ステップ５４５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避する。次に、ステップ５４５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＹ）をセットする。次に、ステップ５４５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第２スタックエリアに退避する。次に、ステップ５４５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを許可する。次に、ステップ５４６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第２スタックエリアのデータの出し入れを実行する。次に、ステップ５４６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを禁止（割り込みを禁止している場合には、割込み許可がなされるまでタイマ割り込み処理が実行できないこととなる）する。次に、ステップ５４６４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第２スタックエリアから復帰する。次に、ステップ５４６６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰させる。尚、第８実施形態においては、スタックポインタを切り替える（例えば、第１スタックエリアのアドレスから第２スタックエリアのアドレスに切り替える）処理が複数のステップ（処理）に跨って実行され得るよう構成されており、当該切り替え処理実行途中に割り込み処理が発生すると、割り込み処理に基づく各種データが第１スタックエリアに記憶される場合と、第２スタックエリアに記憶される場合とのどちらの場合も発生し得ることとなり、そのような事態を発生させないために、スタックポインタの切り換えに要する処理の実行中には、割込み処理が発生しないように構成している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図９３は、第８実施形態における、ステップ５５００（第８）のサブルーチンに係る第１割り込み処理のフローチャートである。まず、ステップ５５０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＦレジスタ（Ａレジスタ）を裏レジスタに退避する。尚、裏レジスタとは、主に用いるレジスタのコピーを保持する別のレジスタであり、一瞬にしてアクセスするレジスタを当該主に用いるレジスタから裏レジスタに切り替え得るよう構成されている。また、Ｆレジスタとは、演算命令等が実行された場合に当該演算結果に従って、Ｓ、Ｚ、Ｈ、Ｐ／Ｖ、Ｎ、Ｃの各フラグが「１」又は「０」に変化したり、変化しなかったりすることとなるレジスタであり、プログラムによってＦレジスタの内容を変化させることができないよう構成されている。また、ＡＦレジスタを退避させているのは、Ｆレジスタだけ退避できれば問題ないのだがＦレジスタだけを退避することができないためＡＦレジスタを退避させている。このように構成することによって、直前の演算結果によって上書きされていくＦレジスタが割り込み処理（例えば、ステップ５５０８の処理）によって上書きされてしまう（壊れてしまう）ことを回避することができることとなる。次に、ステップ５５０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＡとする）を第１ＲＡＭ領域に退避する。次に、ステップ５５０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２メイン処理（第２ＲＯＭ・ＲＡＭ領域のメイン処理）を実行中であるか否かを判定する｛例えば、（１）当該退避したスタックポインタのアドレス（割り込み処理開始時のアドレスであり、Ａとなっている）が第１スタックエリアのアドレスであるか第２スタックエリアのアドレスであるかによって判定する、（２）割り込み処理開始時にスタックエリアに格納されている戻り番地のアドレスが第１ＲＯＭ・ＲＡＭ領域のアドレスであるか第２ＲＯＭ・ＲＡＭ領域のアドレスであるかによって判定する、等｝。ステップ５５０６でＹｅｓの場合、ステップ５５０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、ステップ５５１０に移行する。他方、ステップ５５０６でＮｏの場合にもステップ５５１０に移行する。次に、ステップ５５１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリアに退避する。次に、ステップ５５１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理（遊技進行制御処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行した後、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５５５０（第８）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２割り込み処理を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５５１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理（遊技進行制御処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５５１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５５１０で退避した全レジスタを復帰する。次に、ステップ５５２０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＡ）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰させる。次に、ステップ５５２４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、裏レジスタに退避したＡＦレジスタを復帰し、割り込み処理を終了する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図９４は、第８実施形態における、ステップ５５５０（第８）のサブルーチンに係る第２割り込み処理のフローチャートである。まず、ステップ５５５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避する。次に、ステップ５５５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＹ）をセットする。次に、ステップ５５５６で、割込み発生時に第２メイン処理（第２ＲＯＭ・ＲＡＭ領域のメイン処理）が実行中であったか否かを判定する｛例えば、（１）当該退避したスタックポインタのアドレス（割り込み処理開始時のアドレスであり、Ａとなっている）が第１スタックエリアのアドレスであるか第２スタックエリアのアドレスであるかによって判定する、（２）割り込み処理開始時にスタックエリアに格納されている戻り番地のアドレスが第１ＲＯＭ・ＲＡＭ領域のアドレスであるか第２ＲＯＭ・ＲＡＭ領域のアドレスであるかによって判定する、等｝。ステップ５５５６でＹｅｓの場合、ステップ５５５８で、スタックポインタ（アドレスはＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、ステップ５５６０に移行する。他方、ステップ５５５６でＮｏの場合にもステップ５５６０に移行する。次に、ステップ５５６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリアに退避する。次に、ステップ５５６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第２スタックエリアのデータの出し入れを実行する。次に、ステップ５５６４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５５６０で退避した全レジスタを復帰する。次に、ステップ５５６６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰する。
次に、図９５は、第８実施形態における、メイン処理イメージ図Ｃである。まず、第１スタックエリアにスタックポインタ（アドレスはＸ）をセットした後、第１ＲＯＭ・ＲＡＭ領域による処理を実行し、スタックポインタのアドレスがＢとなっている状況下、割り込みを禁止（割り込みを禁止している場合には、割込み許可がなされるまでタイマ割り込み処理が実行できないこととなる）して第２ＲＯＭ領域の処理を呼び出す。次に、スタックポインタＢを第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避し（スタックポインタのアドレスＢを第２ＲＡＭ領域に一時記憶し）、スタックポインタＹ（第２スタックエリアのアドレスを示す）をセットした後、全レジスタＡ（全レジスタを退避する処理が複数出現するため本処理で退避するレジスタを全レジスタＡとしており、同一の名称の全レジスタは同一の内容となっている）を第２スタックエリアに退避した後、割り込みを許可する。その後、第２ＲＯＭ領域の処理を呼び出して第２ＲＯＭ・ＲＡＭ領域の処理を実行した後、割り込みを禁止（割り込みを禁止している場合には、割込み許可がなされるまでタイマ割り込み処理が実行できないこととなる）にして全レジスタＡを第２スタックエリアから復帰した後、スタックポインタＢを第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、第１ＲＯＭ・ＲＡＭ領域の呼び出し元に復帰する。その後、割り込みを許可し、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。
次に、図９６は、第８実施形態における、第１メイン処理中割り込みイメージＣである。まず、第１ＲＯＭ・ＲＡＭ領域のメイン処理実行中に割り込み処理が発生し、ＡＦレジスタを裏レジスタに退避した後、スタックポインタＡ（第１スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）に退避する。尚、第１メイン処理中にて割り込み処理が発生しているため、第１スタックエリアには、第１ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれている。次に、全レジスタＡを第１スタックエリアに退避する。その後、第１ＲＯＭ・ＲＡＭ領域の処理を実行してスタックポインタがＣ（第１スタックエリアのアドレスを示す）となり、第２ＲＯＭ領域の処理を呼び出す。次に、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避し、第２スタックエリアのスタックポインタ（Ｙ）をセットして、全レジスタＢを第２スタックエリアに退避した後、第２ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。次に、全レジスタＢを第２スタックエリアから復帰し、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰した後、第１ＲＯＭ領域の呼び出し元に復帰して第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、全レジスタＡを第１スタックエリアから復帰した後、スタックポインタＡを第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、裏レジスタからＡＦレジスタを復帰して割り込み処理を終了する。
次に、図９７は、第８実施形態における、第２メイン処理中割り込みイメージ図Ｃである。まず、第２ＲＯＭ・ＲＡＭ領域のメイン処理実行中に割り込み処理が発生し、ＡＦレジスタを裏レジスタに退避し、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）に退避する。尚、第２メイン処理中の割り込み処理であるため、第１スタックエリアには第１ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれており、第２スタックエリアには全レジスタＢ、第２ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれている。その後、スタックポインタＢ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、全レジスタＡを第１スタックエリアに退避し、第１ＲＯＭ・ＲＡＭ領域の処理を実行する。その後、第２ＲＯＭ領域の処理を呼び出し（第２ＲＯＭ領域を呼び出すタイミングではスタックポインタはＣとなっている）、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避し、第２スタックエリアのスタックポインタ（アドレスはＹ）をセットして、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰する。その後、全レジスタＢを第２スタックエリアに退避した後、第２ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、第２ＲＯＭ・ＲＡＭ領域の処理を終了し、全レジスタＢを第２スタックエリアから復帰した後、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰する。その後、第１ＲＯＭ・ＲＡＭ領域の呼び出し元に復帰して、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、全レジスタＡを第１スタックエリアから復帰した後、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、ＡＦレジスタを裏レジスタから復帰して、割り込み処理を終了する。
以上のように構成することで、第８実施形態に係る回胴式遊技機によれば、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、割り込み処理を禁止することによって、使用するＲＯＭ・ＲＡＭ領域及び使用するスタックエリアの切り替えを問題なく実行することができ、明確に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができることとなる。
（第９実施形態）
尚、第８実施形態においては、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、第２ＲＯＭ・ＲＡＭ領域の処理によって、割り込み処理を禁止することによって、第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるよう構成したが、割り込み禁止の構成を有するその他の構成としても、同様に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができる。そこで、そのような構成を第９実施形態とし、以下、詳述していく。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図９８は、第９実施形態における、ステップ５６００（第９）及び５６５０（第９）のサブルーチンに係る第１メイン処理及び第２メイン処理のフローチャートである。尚、本図以降のフローチャートにおける右部のスタックエリアの記載は、処理が実行されている場合にスタックポインタがセットされているスタックエリアを示している。まず、ステップ５６００（第９）の第１メイン処理について詳述する。まず、ステップ５６０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１スタックエリアにスタックポインタ（アドレスはＸ）をセットする。次に、ステップ５６０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５６０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込み処理を禁止（割り込みを禁止している場合には、割込み許可がなされるまでタイマ割り込み処理が実行できないこととなる）する。次に、ステップ５６０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第１スタックエリアに退避し、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５６５０（第９）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２メイン処理（第２ＲＯＭ・ＲＡＭ領域に係る割り込み処理とは異なる処理であり、遊技進行制御処理）を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５６１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第１スタックエリアから復帰する。次に、ステップ５６１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、禁止していた割り込み処理を許可する。次に、ステップ５６１６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行してゆく。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５６５０（第９）の第２メイン処理について詳述する。まず、ステップ５６５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避する。次に、ステップ５６５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＹとする）をセットする。次に、ステップ５６５６で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込み処理を許可する。次に、ステップ５６５８で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第２スタックエリアのデータの出し入れを実行する。次に、ステップ５６６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを禁止する。次に、ステップ５６６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰させる。尚、第９実施形態においては、スタックポインタを切り替える（例えば、第１スタックエリアのアドレスから第２スタックエリアのアドレスに切り替える）処理が複数のステップ（処理）に跨って実行されるよう構成されており、当該切り替え処理実行途中に割り込み処理が発生すると、割り込み処理に基づく各種データが第１スタックエリアに記憶される場合と、第２スタックエリアに記憶される場合とのどちらの場合も発生し得ることとなり、そのような事態を発生させないために、スタックポインタの切り換えに要する処理の実行中には、割込み処理が発生しないように構成している。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図９９は、第９実施形態における、ステップ５７００（第９）のサブルーチンに係る第１割り込み処理のフローチャートである。まず、ステップ５７０２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ＡＦレジスタ（Ａレジスタ）を裏レジスタに退避する。次に、ステップ５７０４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）に退避する。次に、ステップ５７０６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２メイン処理（第２ＲＯＭ・ＲＡＭ領域のメイン処理）を実行中であるか否かを判定する｛例えば、（１）当該退避したスタックポインタのアドレス（割り込み処理開始時のアドレスであり、Ａとなっている）が第１スタックエリアのアドレスであるか第２スタックエリアのアドレスであるかによって判定する、（２）割り込み処理開始時にスタックエリアに格納されている戻り番地のアドレスが第１ＲＯＭ・ＲＡＭ領域のアドレスであるか第２ＲＯＭ・ＲＡＭ領域のアドレスであるかによって判定する、等｝。ステップ５７０６でＹｅｓの場合、ステップ５７０８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、ステップ５７１０に移行する。他方、ステップ５７０６でＮｏの場合にもステップ５７１０に移行する。次に、ステップ５７１０で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリア（第１スタックエリア）に退避する。次に、ステップ５７１２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第１ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理（遊技進行制御処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５７１４で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリア（第１スタックエリア）に退避した後、第２ＲＯＭ領域の処理を呼び出す。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５７５０（第９）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２割り込み処理を実行し、第１ＲＯＭ領域の呼び出し元に復帰する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、ステップ５７１８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５７１４で退避した全レジスタを復帰する。次に、ステップ５７２０で、第１ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理（遊技進行制御処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５７２２で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５７１０で退避した全レジスタを復帰する。次に、ステップ５７２４で、スタックポインタ（アドレスをＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰する。次に、ステップ５７２６で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、裏レジスタに退避したＡＦレジスタを復帰し、割り込み処理を終了する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１００は、第９実施形態における、ステップ５７５０（第９）のサブルーチンに係る第２割り込み処理のフローチャートである。まず、ステップ５７５２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスをＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避する。次に、ステップ５７５４で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＹ）をセットする。次に、ステップ５７５６で、第２メイン処理（第２ＲＯＭ・ＲＡＭ領域のメイン処理）を実行中であるか否かを判定する｛例えば、（１）当該退避したスタックポインタのアドレス（割り込み処理開始時のアドレスであり、Ａとなっている）が第１スタックエリアのアドレスであるか第２スタックエリアのアドレスであるかによって判定する、（２）割り込み処理開始時にスタックエリアに格納されている戻り番地のアドレスが第１ＲＯＭ・ＲＡＭ領域のアドレスであるか第２ＲＯＭ・ＲＡＭ領域のアドレスであるかによって判定する、等｝。ステップ５７５６でＹｅｓの場合、ステップ５７５８で、スタックポインタ（アドレスはＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、ステップ５７６０に移行する。他方、ステップ５７５６でＮｏの場合にもステップ５７６０に移行する。次に、ステップ５７６０で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域の割り込み時処理の所定処理（遊技進行制御処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５７６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、スタックポインタ（アドレスはＣとする）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰する。
次に、図１０１は、第９実施形態における、メイン処理イメージ図Ｄである。まず、第１スタックエリアにスタックポインタ（アドレスはＸ）をセットした後、第１ＲＯＭ・ＲＡＭ領域による処理を実行し、スタックポインタのアドレスがＢとなっている状況下、割り込みを禁止して全レジスタＡ（全レジスタを退避する処理が複数出現するため本処理で退避するレジスタを全レジスタＡとしており、同一の名称の全レジスタは同一の内容となっている）を第１スタックエリアに退避した後、第２ＲＯＭ領域の処理を呼び出す。次に、スタックポインタＢを第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）に退避し（スタックポインタのアドレスＢを第２ＲＡＭ領域に一時記憶し）、スタックポインタＹ（第２スタックエリアのアドレスを示す）をセットした後、割り込みを許可する。その後、第２ＲＯＭ領域の処理を呼び出して第２ＲＯＭ・ＲＡＭ領域の処理を実行した後、割り込みを禁止にしてスタックポインタＢを第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、第１ＲＯＭ・ＲＡＭ領域の呼び出し元に復帰する。その後、割り込みを許可し、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。
次に、図１０２は、第９実施形態における、第１メイン処理中割り込みイメージＤである。まず、第１ＲＯＭ・ＲＡＭ領域のメイン処理実行中に割り込み処理が発生し、ＡＦレジスタを裏レジスタに退避した後、スタックポインタＡ（第１スタックエリアのアドレスを示す）を第１ＲＡＭ領域に退避する。尚、第１メイン処理中にて割り込み処理が発生しているため、第１スタックエリアには、第１ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれている。次に、全レジスタＡを第１スタックエリアに退避する。その後、第１ＲＯＭ・ＲＡＭ領域の処理を実行した後、全レジスタＢを第１スタックエリアに退避してスタックポインタがＣ（第１スタックエリアのアドレスを示す）となり、第２ＲＯＭ領域の処理を呼び出す。次に、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避し、第２スタックエリアのスタックポインタ（Ｙ）をセットして、第２ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。次に、スタックポインタＣ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰した後、第１ＲＯＭ領域の呼び出し元に復帰する。次に、全レジスタＢを第１スタックエリアから復帰した後第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、全レジスタＡを第１スタックエリアから復帰した後、スタックポインタＡを第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、裏レジスタからＡＦレジスタを復帰して割り込み処理を終了する。
次に、図１０３は、第９実施形態における、第２メイン処理中割り込みイメージ図Ｄである。まず、第２ＲＯＭ・ＲＡＭ領域のメイン処理実行中に割り込み処理が発生し、ＡＦレジスタを裏レジスタに退避し、スタックポインタＡを第１ＲＡＭ領域に退避する。尚、第２メイン処理中にて割り込みが発生しているため、第１スタックエリアには第１ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれており、第２スタックエリアには全レジスタＣ、第２ＲＯＭ・ＲＡＭ領域に係るデータ及び割り込み前の戻りアドレスに係るデータが積まれている。その後、スタックポインタＢ（第１スタックエリアのアドレスを示す）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から復帰し、全レジスタＡを第１スタックエリアに退避した後、第１ＲＯＭ・ＲＡＭ領域の処理を実行し、全レジスタＢを第１スタックエリアに退避する。その後、第２ＲＯＭ領域の処理を呼び出し（第２ＲＯＭ領域を呼び出すタイミングではスタックポインタはＣとなっている）、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）に退避し、第２スタックエリアのスタックポインタ（アドレスはＹ）をセットした後、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰する。その後、第２ＲＯＭ・ＲＡＭ領域の処理を実行し、スタックポインタＣを第２ＲＡＭ領域の所定アドレス（γアドレスとも称する）から復帰した後、全レジスタＢを第１スタックエリアから復帰し、第１ＲＯＭ・ＲＡＭ領域の呼び出し元に復帰して、第１ＲＯＭ・ＲＡＭ領域の処理を実行してゆく。その後、全レジスタＡを第１スタックエリアから復帰した後、スタックポインタＡ（第２スタックエリアのアドレスを示す）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰し、ＡＦレジスタを裏レジスタから復帰して、割り込み処理を終了する。
以上のように構成することで、第９実施形態に係る回胴式遊技機によれば、第８実施形態とはレジスタを退避させるタイミング及び処理を実行するＲＯＭ・ＲＡＭ領域が相違しても、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、割り込み処理を禁止することによって、使用するＲＯＭ・ＲＡＭ領域及び使用するスタックエリアの切り替えを問題なく実行することができ、明確に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができることとなる。
（第１０実施形態）
尚、第６実施形態においては、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、第２ＲＯＭ・ＲＡＭ領域の処理によって、全レジスタを退避して第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるよう構成したが、その他の構成としても、同様に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができる。そこで、そのような構成を第１０実施形態とし、第６実施形態との相違点について以下、詳述していく。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図１０４は、第１０実施形態における、ステップ５０００（第６）及び５０５０（第６）のサブルーチンに係る第１メイン処理及び第２メイン処理のフローチャートである。第６実施形態との相違点は、ステップ５０５７（第１０）及びステップ５０５９（第１０）であり、即ち、ステップ５０５６で、スタックポインタＹ（第２スタックエリアのアドレスを示す）をセットした後、ステップ５０５７（第１０）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第２スタックエリアに退避する。次に、ステップ５０５８で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域のメイン処理（遊技進行制御処理であり、割り込み処理とは異なる処理）を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行する。次に、ステップ５０５９（第１０）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを第２スタックエリアから復帰し、ステップ５０６０に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１０５は、第１０実施形態における、ステップ５１００（第１０）のサブルーチンに係る第１割り込み処理のフローチャートである。第６実施形態との相違点は、ステップ５１０９（第１０）及びステップ５１１５（第１０）であり、即ち、ステップ５１０８で、スタックポインタ（アドレスをＢとする）を第２ＲＡＭ領域の所定アドレス（βアドレスとも称する）から退避させた後、又は、ステップ５１０６で割り込み発生時のスタックエリアが第１スタックエリアであった場合に、ステップ５１０９（第１０）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリアに退避し、ステップ５１５０（第６）に移行する。
＜第１ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ５１１４でＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行した後、ステップ５１１５（第１０）で、ＣＰＵＣ１００は、第１ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５１０９（第１０）で退避した全レジスタを復帰し、ステップ５１１６に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
次に、図１０６は、第１０実施形態における、ステップ５１５０（第１０）のサブルーチンに係る第２割り込み処理のフローチャートである。第６実施形態との相違点は、ステップ５１６１（第１０）及びステップ５１６３（第１０）であり、即ち、ステップ５１６０で、スタックポインタ（アドレスをＡとする）を第１ＲＡＭ領域の所定アドレス（αアドレスとも称する）から復帰させた後、又は、ステップ５１５８で割り込み発生時のスタックエリアが第１スタックエリアであった場合に、ステップ５１６１（第１０）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、全レジスタを現在設定されているスタックエリア（第２スタックエリア）に退避する。次に、ステップ５１６２で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、第２ＲＯＭ・ＲＡＭ領域の割り込み処理時の所定処理を実行し、ＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第２スタックエリアのデータの出し入れを実行する。次に、ステップ５１６３（第１０）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、ステップ５１６１（第１０）で退避した全レジスタを復帰し、ステップ５１６４に移行する。
以上のように構成することで、第１０実施形態に係る回胴式遊技機によれば、第６実施形態とはレジスタを退避させるタイミング及び処理を実行するＲＯＭ・ＲＡＭ領域が相違しても、第６実施形態同様に明確に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができることとなる。
（第１１実施形態）
尚、第６実施形態においては、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、第２ＲＯＭ・ＲＡＭ領域の処理によって、全レジスタを退避して第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けるよう構成したが、その他の構成としても、同様に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができる。そこで、そのような構成を第１１実施形態とし、第６実施形態との相違点について以下、詳述していく。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
はじめに、図１０７は、第１１実施形態における、ステップ５０００（第６）及び５０５０（第６）のサブルーチンに係る第１メイン処理及び第２メイン処理のフローチャートである。第６実施形態との相違点は、ステップ５０５１（第１１）、ステップ５０６４（第１１）、ステップ５０６６（第１１）及びステップ５０６８（第１１）であり、即ち、第２メイン処理が呼び出された後、ステップ５０５１（第１１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを禁止し、ステップ５０５２に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ５０５６でスタックポインタ（アドレスをＹとする）をセットした後、ステップ５０６４（第１１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを許可し、ステップ５０５８に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ５０５８でＰＵＳＨ・ＣＡＬＬ・ＰＯＰ・ＲＥＴＵＲＮ等を用いた所定の処理により第１スタックエリアのデータの出し入れを実行した後、ステップ５０６６（第１１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを禁止し、ステップ５０６２に移行する。
＜第２ＲＯＭ・ＲＡＭ領域における処理＞
また、ステップ５０６２で全レジスタを第１スタックエリアから復帰した後、ステップ５０６８（第１１）で、ＣＰＵＣ１００は、第２ＲＯＭ・ＲＡＭ領域内のデータに基づき、割り込みを許可する。尚、第１１実施形態においては、スタックポインタを切り替える（例えば、第１スタックエリアのアドレスから第２スタックエリアのアドレスに切り替える）処理が複数のステップ（処理）に跨って実行されるよう構成されており、当該切り替え処理実行途中に割り込み処理が発生すると、割り込み処理に基づく各種データが第１スタックエリアに記憶される場合と、第２スタックエリアに記憶される場合とのどちらの場合も発生し得ることとなり、そのような事態を発生させないために、スタックポインタの切り換えに要する処理の実行中には、割込み処理が発生しないように構成している。
以上のように構成することで、第１１実施形態に係る回胴式遊技機によれば、第６実施形態とはレジスタを退避させるタイミング及び処理を実行するＲＯＭ・ＲＡＭ領域が相違しても、第１ＲＯＭ・ＲＡＭ領域による処理を実行中に第２ＲＯＭ領域の処理を呼び出す場合には、割り込み処理を禁止することによって、使用するＲＯＭ・ＲＡＭ領域及び使用するスタックエリアの切り替えを問題なく実行することができ、明確に第１ＲＯＭ・ＲＡＭ領域の処理に係るデータと第２ＲＯＭ・ＲＡＭ領域の処理とを切り分けることができることとなる。
尚、本例における回胴式遊技機においては、レジスタがスタック領域に格納される場所が予め定められていることにより、スタックエリアから各レジスタの値を復帰させることができるよう構成されている。
（まとめ）
尚、以上の実施例において示した構成に基づき、以下のような概念を抽出（列記）することができる。但し、以下に列記する概念はあくまで一例であり、これら列記した概念の結合や分離（上位概念化）は勿論のこと、以上の実施例において示した更なる構成に基づく概念を、これら概念に付加してもよい。
はじめに、以上の実施例が解決しようとする課題について簡潔に述べる。遊技機の動作制御等を司るプログラム容量は、不正プログラムの混入防止（遊技機メーカーが提供するプログラムの正当性保障）の観点からその容量上限が厳しく規制されていると共に、遊技性仕様を実装するためのプログラムの他にも、遊技機に対して不正行為がなされる（例えば、遊技媒体の投入口や払出口に対して不正にアクセスして遊技媒体を不正な手段で得る、等）ことを防御するための不正行為防止用のプログラムも数多く実装されている。しかしながら、現状では、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとが混在してＲＯＭ上に配置されていることが多く、その結果これらプログラムの正当性を検証することが困難となっているという課題が存在する。
本態様（１−１）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成されている
ことを特徴とする遊技機である。
本態様（１−１）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（１−２）に係る回胴式遊技機は、
前記第二の終点アドレス値よりも大きく且つ前記第三の始点アドレス値よりも小さい一又は複数の前記アドレス値が存在し、当該一又は複数の前記アドレス値に対して、前記プログラム及び前記データのいずれともならない特殊情報が配置されている、本態様（１−１）の遊技機である。
本態様（１−２）に係る回胴式遊技機によれば、前述した効果に加え、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと第一制御領域内に存在し読みだされるデータとを第一のブロックとし、第二制御領域内に存在しＣＰＵからアクセスされるプログラムと第二制御領域内に存在し読みだされるデータとを第二のブロックとすると、第一のブロックと第二のブロックとの間には、ＣＰＵからアクセスされない特殊情報が配置されているので、プログラムソースコード上又はダンプリスト上において、この特殊情報が区切りとなって、双方のブロックの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一のブロック＝遊技性仕様を実装するための制御ブロック、第二のブロック＝不正行為防止用の制御ブロックとして配置することで、機能上性質の異なる双方の制御ブロックを、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方の制御ブロックの正当性を人為的に検証することが容易となる。
本態様（１−３）に係る回胴式遊技機は、
前記特殊情報は、すべてのビットがゼロである、本態様（１−２）の遊技機である。
本態様（１−３）に係る回胴式遊技機によれば、前述した効果に加え、第一のブロックと第二のブロックとの間に、ＣＰＵからアクセスされない特殊情報を配置するに際し、この特殊情報のすべてのビットがゼロであるため、プログラムソースコード上又はダンプリスト上において、この特殊情報が区切りとなる役割を好適に果たし、双方のブロックの配置位置を視覚上より明確に切り分けることができる。
本態様（１−４）に係る回胴式遊技機は、
前記特殊情報は、予め定められたコード化手法により遊技機に関する情報がコード化されたビット列となる、本態様（１−２）の遊技機である。
本態様（１−４）に係る回胴式遊技機によれば、前述した効果に加え、第一のブロックと第二のブロックとの間に、ＣＰＵからアクセスされない特殊情報を配置するに際し、この特殊情報が「遊技機に関する情報」となるため、プログラムソースコード上又はダンプリスト上において、この特殊情報が区切りとなる役割を果たすと共に、プログラムソースコードの出所を同時に示すことができるため、双方の制御ブロックの正当性を人為的に検証することが更に容易となる。
本態様（１−５）に係る回胴式遊技機は、
前記第二制御領域にて配置されている全ての前記プログラムに係る総バイト数は、前記第一制御領域にて配置されている全ての前記プログラムに係る総バイト数よりも少なく、且つ、前記第二データ領域にて配置されている全ての前記データに係る総バイト数は、前記第一データ領域にて配置されている全ての前記データに係る総バイト数よりも少ない、本態様（１−１）の遊技機である。
本態様（１−５）に係る回胴式遊技機によれば、前述した効果に加え、第一のブロック＝遊技性仕様を実装するための制御ブロック、第二のブロック＝不正行為防止用の制御ブロックとして配置するよう構成した場合において、遊技性仕様を実装するためのデータ容量よりも不正行為防止用のデータ容量の方が小さくなる。ここで、不正行為防止用のデータは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、そのデータ容量を相対的に小さくして制限しておけば、不正行為防止用のデータの正当性を人為的に検証する労力を低減することが可能となる。
本態様（２）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第一制御領域にて配置されている前記プログラムに従い前記ＣＰＵが処理を実行する際には、前記第一データ領域にて配置されている前記データが読み出されることが可能に構成され、前記第二データ領域にて配置されている前記データは読み出されないように構成されており、
前記第二制御領域にて配置されている前記プログラムに従い前記ＣＰＵが処理を実行する際には、前記第二データ領域にて配置されている前記データが読み出されることが可能に構成され、前記第一データ領域にて配置されている前記データは読み出されないよう構成されている
ことを特徴とする遊技機である。
本態様（２）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（２）に係る回胴式遊技機によれば、更に、第一制御領域内に存在しＣＰＵからアクセスされるプログラムは、第一制御領域内に存在し読みだされるデータに対してしかアクセスできず、第二制御領域内に存在しＣＰＵからアクセスされるプログラムは、第二制御領域内に存在し読みだされるデータに対してしかアクセスできないため、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと第一制御領域内に存在し読みだされるデータとを第一のブロックとし、第二制御領域内に存在しＣＰＵからアクセスされるプログラムと第二制御領域内に存在し読みだされるデータとを第二のブロックとすると、第一のブロックと第二のブロックとが機能上性質の異なる制御ブロックであることを担保容易となり、双方の制御ブロックの正当性を人為的に検証することが容易となる。
本態様（３）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第二制御領域にて配置されている前記プログラムは、前記第一制御領域にて配置されている前記プログラムにおける呼び出し命令があった場合に前記ＣＰＵによる処理が実行可能となるよう構成されている、
ことを特徴とする遊技機である。
本態様（３）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（３）に係る回胴式遊技機によれば、更に、第二制御領域内に存在しＣＰＵからアクセスされるプログラムは、第一制御領域内に存在しＣＰＵからアクセスされるプログラムにおける呼び出し命令があった場合においてのみＣＰＵによる処理が実行可能となる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、不正行為防止用のプログラムの実行タイミングを、この呼び出し命令があった場合にのみ限定できるため、プログラムソースコード上又はダンプリスト上において、不正行為防止用のプログラムの実行タイミングが視覚上明確となり、特に、不正行為防止用のプログラムの正当性を人為的に検証することが容易となる。ここで、不正行為防止用のプログラムは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、このように構成しておくことで、不正行為防止用のプログラムについて検証するための労力を低減できる。
本態様（４）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第一制御領域にて配置されている前記プログラムにおける呼び出し命令があった場合であって、前記第二制御領域にて配置されている前記プログラムに従い前記ＣＰＵが処理を実行する際においては、当該呼び出し命令があった時点で記憶されている情報（例えば、ＣＰＵＣ１００内のレジスタで保持されている情報）を参照可能に構成されている
ことを特徴とする遊技機である。
本態様（４）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（４）に係る回胴式遊技機によれば、更に、第二制御領域内に存在しＣＰＵからアクセスされるプログラムは、第一制御領域内に存在しＣＰＵからアクセスされるプログラムにおける呼び出し命令があった場合においてＣＰＵによる処理が実行可能となる。その際には、当該呼び出し命令があった時点で記憶されている情報として、例えば、ＣＰＵ内のレジスタで保持されている情報（即ち、当該呼び出し命令がある直前に第一制御領域内に存在しＣＰＵからアクセスされるプログラムで処理していた処理結果）を、第二制御領域内に存在しＣＰＵからアクセスされるプログラムへと引き渡すことが可能となる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの主従関係を構築でき、主となる遊技性仕様を実装するためのプログラムの処理結果を引き継いで、従となる不正行為防止用のプログラムを実行可能となる。ここで、主となる遊技性仕様を実装するためのプログラムの処理結果は、秘匿性の高い情報となり得るため、不正行為報知用の情報を外部出力し得る従となる不正行為防止用のプログラムへ無暗に引き渡してしまうと、セキュリティ性の低下に繋がってしまう恐れがあるが、不正行為防止用のプログラムの実行タイミングを、この呼び出し命令があった場合に限定できるため、プログラムソースコード上又はダンプリスト上において、不正行為防止用のプログラムの実行タイミングが視覚上明確となる結果、処理結果の引き渡しタイミングについても、プログラムソースコード上又はダンプリスト上において明確化されることにより、特に、（処理結果の引き渡しタイミングを含め）不正行為防止用のプログラムの正当性を人為的に検証することが容易となる。ここで、不正行為防止用のプログラムは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、このように構成しておくことで、不正行為防止用のプログラムについて検証するための労力を低減できる。
本態様（５）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第一制御領域にて配置されている前記プログラムにおける呼び出し命令があった場合であって、前記第二制御領域にて配置されている前記プログラムに従い前記ＣＰＵが処理を実行する際においては、当該呼び出し命令があった時点で記憶されている情報（例えば、ＣＰＵＣ１００内のレジスタで保持されている情報）を当該呼び出し命令に基づく前記第二制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理で更新可能に構成されている
ことを特徴とする遊技機である。
本態様（５）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（５）に係る回胴式遊技機によれば、更に、第二制御領域内に存在しＣＰＵからアクセスされるプログラムは、第一制御領域内に存在しＣＰＵからアクセスされるプログラムにおける呼び出し命令があった場合においてＣＰＵによる処理が実行可能となる。その際には、当該呼び出し命令があった時点で記憶されている情報として、例えば、ＣＰＵ内のレジスタで保持されている情報（即ち、当該呼び出し命令がある直前に第一制御領域内に存在しＣＰＵからアクセスされるプログラムで処理していた処理結果）を、第二制御領域内に存在しＣＰＵからアクセスされるプログラムで処理した処理結果で更新することが可能となる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの主従関係を構築でき、従となる不正行為防止用のプログラムの処理結果を引き継いで、主となる遊技性仕様を実装するためのプログラムを実行可能となる。ここで、主となる遊技性仕様を実装するためのプログラムの処理結果は、秘匿性の高い情報となり得るため、不正行為報知用の情報を外部出力し得る従となる不正行為防止用のプログラムから無暗に更新してしまうと、セキュリティ性の低下に繋がってしまう恐れがあるが、不正行為防止用のプログラムの実行タイミングを、この呼び出し命令があった場合に限定できるため、プログラムソースコード上又はダンプリスト上において、不正行為防止用のプログラムの実行タイミングが視覚上明確となる結果、処理結果の更新タイミングについても、プログラムソースコード上又はダンプリスト上において明確化されることにより、特に、（処理結果の更新タイミングを含め）不正行為防止用のプログラムの正当性を人為的に検証することが容易となる。ここで、不正行為防止用のプログラムは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、このように構成しておくことで、不正行為防止用のプログラムについて検証するための労力を低減できる。
本態様（６）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第一制御領域にて配置されている前記プログラムにおける呼び出し命令があった場合であって、前記第二制御領域にて配置されている前記プログラムに従い前記ＣＰＵが処理を実行する際においては、当該呼び出し命令に基づく前記第二制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理結果を、当該呼び出し命令から復帰した後で前記第一制御領域にて配置されている前記プログラムに従い前記ＣＰＵが処理を実行する際において参照可能に構成されている
ことを特徴とする遊技機である。
本態様（６）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（６）に係る回胴式遊技機によれば、更に、第二制御領域内に存在しＣＰＵからアクセスされるプログラムは、第一制御領域内に存在しＣＰＵからアクセスされるプログラムにおける呼び出し命令があった場合においてＣＰＵによる処理が実行可能となる。その際には、当該呼び出し命令から復帰した時点で記憶されている情報として、例えば、ＣＰＵ内のレジスタで保持されている情報（即ち、当該呼び出し命令から復帰する直前に第二制御領域内に存在しＣＰＵからアクセスされるプログラムで処理していた処理結果）を、第一制御領域内に存在しＣＰＵからアクセスされるプログラムへ引き渡すことが可能となる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの主従関係を構築でき、従となる不正行為防止用のプログラムの処理結果を引き継いで、主となる遊技性仕様を実装するためのプログラムを実行可能となる。ここで、主となる遊技性仕様を実装するためのプログラムは、秘匿性の高い情報を処理し得るため、不正行為防止用の情報を外部から取り込み得る従となる不正行為防止用のプログラムの処理結果を無暗に引き渡してしまうと、セキュリティ性の低下に繋がってしまう恐れがあるが、不正行為防止用のプログラムの実行タイミングを、この呼び出し命令があった場合に限定できるため、プログラムソースコード上又はダンプリスト上において、不正行為防止用のプログラムの実行タイミングが視覚上明確となる結果、処理結果の引き渡しタイミングについても、プログラムソースコード上又はダンプリスト上において明確化されることにより、特に、（処理結果の引き渡しタイミングを含め）不正行為防止用のプログラムの正当性を人為的に検証することが容易となる。ここで、不正行為防止用のプログラムは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、このように構成しておくことで、不正行為防止用のプログラムについて検証するための労力を低減できる。
本態様（７）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第一制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理によって、第１エラー（例えば、ステップ１２０８に示される、メダル払出装置Ｈが遊技メダルで満杯となった事象）を検出した場合に第１エラーに伴うエラー処理（例えば、ステップ１２１０に示される、メダル満杯エラー状態の制御処理）を実行可能に構成され、
前記第二制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理によって、第２エラー（例えば、ステップ１０４４に示される、設定値に係るデータが正常範囲内でない事象）を検出した場合に第２エラーに伴うエラー処理（例えば、ステップ１０４８及びステップ１３００に示される、復帰不可能エラー処理）を実行可能に構成されている
ことを特徴とする遊技機である。
本態様（７）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（７）に係る回胴式遊技機によれば、更に、第一制御領域内に存在しＣＰＵからアクセスされるプログラムによって処理される第１エラーに伴うエラー処理と、第二制御領域内に存在しＣＰＵからアクセスされるプログラムによって処理される第２エラーに伴うエラー処理とを、プログラムソースコード上又はダンプリスト上において、明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、第１エラーに伴うエラー処理を、遊技進行上において（即ち、不正行為がなされなくとも）発生し得るエラーとし、第２エラーに伴うエラー処理は、不正行為がなされた際において発生し得るエラーとし、両者のエラー処理が果たす役割が異なることを明確化することができる。ここで、不正行為防止用のプログラムは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、第２エラーに伴うエラー処理の必要性を、第１エラーに伴うエラー処理と対比して検証することが容易となることにより、不正行為防止用のプログラムについて検証するための労力を低減できる。
本態様（８）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記ＲＡＭは、
前記第一制御領域にて配置されている前記プログラムに従う前記ＣＰＵによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されている前記プログラムに従う前記ＣＰＵによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と
を有し、
前記第一情報格納領域に記憶された処理結果データ及び前記第二情報格納領域に記憶された処理結果データの誤り検出を行う際には、前記第一情報格納領域に記憶された処理結果データに関する誤り検出用情報に基づく誤り検出（例えば、チェックサムチェックを行う手法）と前記第二情報格納領域に記憶された処理結果データに関する誤り検出用情報に基づく誤り検出（例えば、チェックサムチェックを行う手法）とを別々に行うよう構成されている
ことを特徴とする遊技機である。
本態様（８）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（８）に係る回胴式遊技機によれば、更に、第一制御領域内に存在しＣＰＵからアクセスされるプログラムによって処理される処理結果と、第二制御領域内に存在しＣＰＵからアクセスされるプログラムによって処理される処理結果とを、別々の情報格納領域へ格納することができ、その際には、当該格納された処理結果の誤り検出を行う際に、夫々の情報格納領域に対して別々に誤り検出を行うことができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、遊技性仕様を実装するためのプログラムによって処理される処理結果と不正行為防止用のプログラムによって処理される処理結果とが混在して格納されないことを担保でき、且つ、当該格納された処理結果が仮に破壊された場合、当該双方の処理結果のいずれが破壊されたのかを明確に知ることができる。よって、例えば、不正行為防止用のプログラムによって処理される処理結果の重要性が低い場合には、仮に不正行為防止用のプログラムによって処理される処理結果が破壊されてしまった場合であっても、遊技性仕様を実装するためのプログラムによって処理される処理結果が破壊されずに保持されていれば、処理を続行させるよう構成することも可能となる。
本態様（９）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記ＲＡＭは、
前記第一制御領域にて配置されている前記プログラムに従う前記ＣＰＵによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されている前記プログラムに従う前記ＣＰＵによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と
を有し、
前記第一情報格納領域に記憶された処理結果データ及び前記第二情報格納領域に記憶された処理結果データの誤り検出を行う際には、前記第一情報格納領域に記憶された処理結果データと前記第二情報格納領域に記憶された処理結果データとを通算した誤り検出用情報に基づき誤り検出を行う（例えば、チェックサムチェックを行う手法）よう構成されている
ことを特徴とする遊技機である。
本態様（９）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（９）に係る回胴式遊技機によれば、更に、第一制御領域内に存在しＣＰＵからアクセスされるプログラムによって処理される処理結果と、第二制御領域内に存在しＣＰＵからアクセスされるプログラムによって処理される処理結果とを、別々の情報格納領域へ格納することができ、その際には、当該格納された処理結果の誤り検出を行う際に、夫々の情報格納領域を統合したものに対して誤り検出を行うことができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、遊技性仕様を実装するためのプログラムによって処理される処理結果と不正行為防止用のプログラムによって処理される処理結果とが混在して格納されないことを担保でき、且つ、当該格納された処理結果が仮に破壊された場合、当該双方の処理結果のいずれかが破壊されたことを簡易的に知ることができる。よって、例えば、不正行為防止用のプログラムによって処理される処理結果の重要性が高い場合には、遊技性仕様を実装するためのプログラムによって処理される処理結果及び不正行為防止用のプログラムによって処理される処理結果のいずれもが破壊されていないことが簡易的に導出できた場合においてのみ、処理を続行させるよう構成することが可能となる。
本態様（１０）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第一制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理によって、所定のセンサ部（例えば、第１投入センサＤ２０ｓや第２投入センサＤ３０ｓ）からの入力信号に基づき、所定の事象（例えば、ステップ１２２７に示される、遊技メダルを１枚受け付けた事象）の発生有無を判定可能に構成され、
前記第二制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理によって、前記所定のセンサ部からの入力信号に基づき、遊技進行に係る異常な事象（例えば、ステップ１４００のサブルーチンに示される、投入メダル逆流エラーや投入メダル滞留エラー等）の発生有無を判定可能に構成されている
ことを特徴とする遊技機である。
本態様（１０）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（１０）に係る回胴式遊技機によれば、更に、第一制御領域内に存在しＣＰＵからアクセスされるプログラムによってセンサ信号に基づく遊技進行に係る正常な事象の発生有無を判定し、第二制御領域内に存在しＣＰＵからアクセスされるプログラムによってセンサ信号に基づく遊技進行に係る異常な事象の発生有無を判定することができ、いずれの場合においても、同一のセンサ信号に基づく判定とすることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、遊技性仕様を実装するためのプログラムにおいては、当該同一のセンサ信号を遊技進行上必要な入力信号として取り扱い、不正行為防止用のプログラムにおいては、当該同一のセンサ信号を不正行為防止上必要な入力信号として取り扱うことができるため、プログラムソースコード上又はダンプリスト上において、当該同一のセンサ信号の取り扱い方が異なることを明確化することができる。ここで、不正行為防止用のプログラムは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、当該同一のセンサ信号の取り扱い方に関する相違点を対比して検証することが容易となることにより、不正行為防止用のプログラムについて検証するための労力を低減できる。
本態様（１１）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、前記プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭ内における前記アドレス値が昇順にて連続しているメモリマップ上（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例）において、
第一の始点アドレス値から第一の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
前記第一の終点アドレス値よりも大きい第二の始点アドレス値から第二の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
前記第二の終点アドレス値よりも大きい第三の始点アドレス値から第三の終点アドレス値まで連続する前記アドレス値に対して前記プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
前記第三の終点アドレス値よりも大きい第四の始点アドレス値から第四の終点アドレス値まで連続する前記アドレス値に対して前記データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
に少なくとも分かれるよう構成され、
前記第一制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理によって、遊技媒体の払出しを指示する制御信号（例えば、ホッパモータ駆動信号）と所定のセンサ部（例えば、第１払出センサＨ１０ｓや第２払出センサＨ２０ｓ）の非検出時間とに基づき、遊技進行に係る異常な事象である第一異常事象（例えば、ステップ１２７９に示される、ホッパ駆動後において遊技メダル１枚の払出動作が行われていない事象）の発生有無を判定可能に構成され、
前記第二制御領域にて配置されている前記プログラムに従う前記ＣＰＵの処理によって、前記所定のセンサ部の検出時間に基づき、遊技進行に係る異常な事象である第二異常事象（例えば、ステップ１４５０のサブルーチンに示される、払出メダル滞留エラー）の発生有無を判定可能に構成されている
ことを特徴とする遊技機である。
本態様（１１）に係る回胴式遊技機によれば、第一制御領域内に存在しＣＰＵからアクセスされるプログラムと、第二制御領域内に存在しＣＰＵからアクセスされるプログラムとが、メモリマップ上において離隔して（アドレスが連続しない配置で）配置されているため、プログラムソースコード上又はダンプリスト上において、双方のプログラムの配置位置を視覚上明確に切り分けることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置することで、遊技性仕様を実装するためのプログラムと不正行為防止用のプログラムとの配置位置を、プログラムソースコード上又はダンプリスト上において視覚上明確に切り分けることができるため、双方のプログラムの正当性を人為的に検証することが容易となる。また、第一制御領域内に存在しＣＰＵからアクセスされるプログラムの方が、第二制御領域内に存在しＣＰＵからアクセスされるプログラムよりも若いアドレスに配置されているため、ＣＰＵが最初に実行するプログラムを第一制御領域内に存在しＣＰＵからアクセスされるプログラム（即ち、遊技性仕様を実装するためのプログラム）に限定することが容易となる。
本態様（１１）に係る回胴式遊技機によれば、更に、第一制御領域内に存在しＣＰＵからアクセスされるプログラムによってセンサ信号に基づく遊技進行に係る「軽度となる」異常な事象の発生有無を判定し、第二制御領域内に存在しＣＰＵからアクセスされるプログラムによってセンサ信号に基づく遊技進行に係る「重度となる」異常な事象の発生有無を判定することができ、いずれの場合においても、同一のセンサ信号に基づく判定とすることができる。その結果、例えば、第一制御領域内に存在しＣＰＵからアクセスされるプログラム＝遊技性仕様を実装するためのプログラム、第二制御領域内に存在しＣＰＵからアクセスされるプログラム＝不正行為防止用のプログラムとして配置した場合、遊技性仕様を実装するためのプログラムにおいては、当該同一のセンサ信号を通常の遊技進行上において発生し得るエラー検出に必要な入力信号として取り扱い、不正行為防止用のプログラムにおいては、当該同一のセンサ信号を不正行為防止上必要な（即ち、通常の遊技進行上においては発生し難いエラー検出に必要な）入力信号として取り扱うことができるため、プログラムソースコード上又はダンプリスト上において、当該同一のセンサ信号の取り扱い方が異なることを明確化することができる。ここで、不正行為防止用のプログラムは、遊技機メーカー毎に仕様が相違し易いため、正当性を人為的に検証する必要性が高いものとなるが、当該同一のセンサ信号の取り扱い方に関する相違点を対比して検証することが容易となることにより、不正行為防止用のプログラムについて検証するための労力を低減できる。
本態様（１２）に係る回胴式遊技機は、
複数種類の図柄を表示したリール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を複数有する複数のリール（例えば、リールＭ５０）と、
前記複数のリール（例えば、リールＭ５０）を回転させるときに遊技者が操作するスタートスイッチ（例えば、スタートレバーＤ５０）と、
前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）と対応して設けられ前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を停止させるときに遊技者が操作する複数のストップスイッチ（例えば、停止ボタンＤ４０）と、
遊技の進行を制御する主遊技制御部（例えば、主制御基板Ｍ）と
を備えた遊技機であって、
主遊技制御部（例えば、主制御基板Ｍ）は、
前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されたことに基づき役抽選を行う役抽選手段（例えば、ＣＰＵＣ１００が実行するステップ１２５７の処理）と、
所定の最小遊技時間が経過するまでは、前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されても前記複数のリール（例えば、リールＭ５０）の回転開始を待機させる遊技進行規制手段（例えば、ＣＰＵＣ１００が実行するステップ３２０４の処理）と
を備え、
前記役抽選により決定された当選役に関する情報となる条件装置情報を、所定のＲＡＭ領域にて記憶するよう構成されており、
条件装置情報として、所定種類の当選役に関する第一の条件装置情報と、当該所定種類の当選役とは異なる特定種類の当選役に関する第二の条件装置情報とを有し、前記所定のＲＡＭ領域における第一の記憶領域にて第一の条件装置情報を記憶し、前記所定のＲＡＭ領域における第二の記憶領域にて第二の条件装置情報を記憶するよう構成されており、
第一の条件装置情報を第一の記憶領域にて記憶する際には、第一の記憶領域における第一のビット位置に１をセットして記憶する一方、
第二の条件装置情報を第二の記憶領域にて記憶する際には、第二の記憶領域における第二のビット位置に１をセットして記憶するよう構成されており、
所定の遊技終了後において前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作され前記役抽選が行われた場合、前記所定の最小遊技時間が経過した後に条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）に所定値をセットし、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が所定範囲内である場合には、条件装置情報として第一の記憶領域にて記憶されている第一の条件装置情報を遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が前記所定範囲とは異なる特定範囲内である場合には、条件装置情報として第二の記憶領域にて記憶されている第二の条件装置情報を遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０である場合には、当該値に基づく情報を遊技機外へ出力するよう構成されている
ことを特徴とする遊技機である。
本態様（１３）に係る回胴式遊技機は、
複数種類の図柄を表示したリール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を複数有する複数のリール（例えば、リールＭ５０）と、
前記複数のリール（例えば、リールＭ５０）を回転させるときに遊技者が操作するスタートスイッチ（例えば、スタートレバーＤ５０）と、
前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）と対応して設けられ前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を停止させるときに遊技者が操作する複数のストップスイッチ（例えば、停止ボタンＤ４０）と、
遊技の進行を制御する主遊技制御部（例えば、主制御基板Ｍ）と
を備えた遊技機であって、
主遊技制御部（例えば、主制御基板Ｍ）は、
前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されたことに基づき役抽選を行う役抽選手段（例えば、ＣＰＵＣ１００が実行するステップ１２５７の処理）と、
所定の最小遊技時間が経過するまでは、前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されても前記複数のリール（例えば、リールＭ５０）の回転開始を待機させる遊技進行規制手段（例えば、ＣＰＵＣ１００が実行するステップ３２０４の処理）と
を備え、
前記役抽選により決定された当選役に関する情報となる条件装置情報を、所定のＲＡＭ領域にて記憶するよう構成されており、
条件装置情報として、所定種類の当選役に関する第一の条件装置情報と、当該所定種類の当選役とは異なる特定種類の当選役に関する第二の条件装置情報とを有し、前記所定のＲＡＭ領域における第一の記憶領域にて第一の条件装置情報を記憶し、前記所定のＲＡＭ領域における第二の記憶領域にて第二の条件装置情報を記憶するよう構成されており、
所定の遊技終了後において前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作され前記役抽選が行われた場合、前記所定の最小遊技時間が経過した後に条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）に所定値をセットし、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が所定範囲内である場合には、条件装置情報として第一の記憶領域にて記憶されている第一の条件装置情報を読み出し、当該読み出した第一の条件装置情報における第一のビット位置にて１をセットして遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が前記所定範囲とは異なる特定範囲内である場合には、条件装置情報として第二の記憶領域にて記憶されている第二の条件装置情報を読み出し、当該読み出した第二の条件装置情報における第二のビット位置にて１をセットして遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０である場合には、当該値に基づく情報を遊技機外へ出力するよう構成されている
ことを特徴とする遊技機である。
本態様（１４）に係る回胴式遊技機は、
複数種類の図柄を表示したリール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を複数有する複数のリール（例えば、リールＭ５０）と、
前記複数のリール（例えば、リールＭ５０）を回転させるときに遊技者が操作するスタートスイッチ（例えば、スタートレバーＤ５０）と、
前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）と対応して設けられ前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を停止させるときに遊技者が操作する複数のストップスイッチ（例えば、停止ボタンＤ４０）と、
遊技の進行を制御する主遊技制御部（例えば、主制御基板Ｍ）と、
前記遊技の進行に応じた情報出力を制御する副遊技制御部（例えば、副制御基板Ｓ）と
を備えた遊技機であって、
主遊技制御部（例えば、主制御基板Ｍ）は、
前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されたことに基づき役抽選を行う役抽選手段（例えば、ＣＰＵＣ１００が実行するステップ１２５７の処理）と、
所定の最小遊技時間が経過するまでは、前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されても前記複数のリール（例えば、リールＭ５０）の回転開始を待機させる遊技進行規制手段（例えば、ＣＰＵＣ１００が実行するステップ３２０４の処理）と、
副遊技制御部（例えば、副制御基板Ｓ）側での情報出力に際して必要な遊技情報を送信する遊技情報送信手段（例えば、ＣＰＵＣ１００が実行するステップ３１６５の処理）と
を備え、
前記役抽選により決定された当選役に関する情報となる条件装置情報を、所定のＲＡＭ領域にて記憶するよう構成されており、
条件装置情報として、所定種類の当選役に関する第一の条件装置情報と、当該所定種類の当選役とは異なる特定種類の当選役に関する第二の条件装置情報とを有し、前記所定のＲＡＭ領域における第一の記憶領域にて第一の条件装置情報を記憶し、前記所定のＲＡＭ領域における第二の記憶領域にて第二の条件装置情報を記憶するよう構成されており、
第一の条件装置情報を第一の記憶領域にて記憶する際には、第一の記憶領域における第一のビット位置に１をセットして記憶する一方、
第二の条件装置情報を第二の記憶領域にて記憶する際には、第二の記憶領域における第二のビット位置に１をセットして記憶するよう構成されており、
所定の遊技終了後において前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作され前記役抽選が行われた場合、前記所定の最小遊技時間が経過した後に条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）に所定値をセットし、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が所定範囲内である場合には、条件装置情報として第一の記憶領域にて記憶されている第一の条件装置情報を遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が前記所定範囲とは異なる特定範囲内である場合には、条件装置情報として第二の記憶領域にて記憶されている第二の条件装置情報を遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０である場合には、当該値に基づく情報を遊技機外へ出力するよう構成されており、
前記所定のＲＡＭ領域にて一時記憶されている条件装置情報を遊技機外へ出力する以前のタイミングにて、前記所定のＲＡＭ領域とは異なる特定のＲＡＭ領域にて一時記憶されている、条件装置情報に基づいた前記遊技情報を副遊技制御部（例えば、副制御基板Ｓ）側へ送信するよう構成されている
ことを特徴とする遊技機である。
また、本態様に係る遊技機は、以下のように構成してもよく、
本態様（１４）に係る遊技機は、
複数種類の図柄を表示したリール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を複数有する複数のリール（例えば、リールＭ５０）と、
前記複数のリール（例えば、リールＭ５０）を回転させるときに遊技者が操作するスタートスイッチ（例えば、スタートレバーＤ５０）と、
前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）と対応して設けられ前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を停止させるときに遊技者が操作する複数のストップスイッチ（例えば、停止ボタンＤ４０）と、
遊技の進行を制御する主遊技制御部（例えば、主制御基板Ｍ）と、
前記遊技の進行に応じた情報出力を制御する副遊技制御部（例えば、副制御基板Ｓ）と
を備えた遊技機であって、
主遊技制御部（例えば、主制御基板Ｍ）は、
前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されたことに基づき役抽選を行う役抽選手段（例えば、ＣＰＵＣ１００が実行するステップ１２５７の処理）と、
所定の最小遊技時間が経過するまでは、前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されても前記複数のリール（例えば、リールＭ５０）の回転開始を待機させる遊技進行規制手段（例えば、ＣＰＵＣ１００が実行するステップ３２０４の処理）と、
副遊技制御部（例えば、副制御基板Ｓ）側での情報出力に際して必要な遊技情報を送信する遊技情報送信手段（例えば、ＣＰＵＣ１００が実行するステップ３１６５の処理）と
を備え、
前記役抽選により決定された当選役に関する情報となる条件装置情報を、所定のＲＡＭ領域にて記憶するよう構成されており、
条件装置情報として、所定種類の当選役に関する第一の条件装置情報と、当該所定種類の当選役とは異なる特定種類の当選役に関する第二の条件装置情報とを有し、前記所定のＲＡＭ領域における第一の記憶領域にて第一の条件装置情報を記憶し、前記所定のＲＡＭ領域における第二の記憶領域にて第二の条件装置情報を記憶するよう構成されており、
所定の遊技終了後において前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作され前記役抽選が行われた場合、前記所定の最小遊技時間が経過した後に条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）に所定値をセットし、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が所定範囲内である場合には、条件装置情報として第一の記憶領域にて記憶されている第一の条件装置情報を読み出し、第一の条件装置情報における第一のビット位置に１をセットした情報を遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０でなく且つ前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が前記所定範囲とは異なる特定範囲内である場合には、条件装置情報として第二の記憶領域にて記憶されている第二の条件装置情報を読み出し、第二の条件装置情報における第二のビット位置に１をセットした情報を遊技機外へ出力し、
前記条件装置情報出力タイマ（例えば、出力時間タイマＭ８０）の値が０である場合には、当該値に基づく情報を遊技機外へ出力するよう構成されており、
前記第一の条件装置情報における前記第一のビット位置に１をセットした情報を遊技機外へ出力する前の所定のタイミングにて、第一の条件装置情報に基づいた前記遊技情報を副遊技制御部（例えば、副制御基板Ｓ）側へ送信するよう構成されており、
前記第二の条件装置情報における前記第二のビット位置に１をセットした情報を遊技機外へ出力する前の所定のタイミングにて、第二の条件装置情報に基づいた前記遊技情報を副遊技制御部（例えば、副制御基板Ｓ）側へ送信するよう構成されている
ことを特徴とする遊技機であってもよい。
本態様（１５）に係る回胴式遊技機は、
複数種類の図柄を表示したリール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を複数有する複数のリール（例えば、リールＭ５０）と、
前記複数のリール（例えば、リールＭ５０）を回転させるときに遊技者が操作するスタートスイッチ（例えば、スタートレバーＤ５０）と、
前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）と対応して設けられ前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を停止させるときに遊技者が操作する複数のストップスイッチ（例えば、停止ボタンＤ４０）と、
遊技の進行を制御する主遊技制御部（例えば、主制御基板Ｍ）と
を備えた遊技機であって、
主遊技制御部（例えば、主制御基板Ｍ）は、
前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されたことに基づき役抽選を行う役抽選手段（例えば、ＣＰＵＣ１００が実行するステップ１２５７の処理）
を備え、
前記役抽選により決定された当選役に関する情報を、所定のＲＡＭ領域に記憶するよう構成されており、
前記役抽選により決定された当選役が所定当選役であるときにおいて、第１の操作態様で前記ストップスイッチ（例えば、停止ボタンＤ４０）が操作されたときには第一の図柄組合せが停止表示可能となり、第２の操作態様で前記ストップスイッチ（例えば、停止ボタンＤ４０）が操作されたときには第一の図柄組合せとは異なる第二の図柄組合せが停止表示可能となり、
第一の図柄組合せが停止表示された場合と、第二の図柄組合せが停止表示された場合とでは、遊技者に付される利益が異なるように構成されており、
前記役抽選により決定された当選役が前記所定当選役である場合、前記ストップスイッチ（例えば、停止ボタンＤ４０）の操作態様に関する情報である操作態様データを遊技機外へ出力可能であり、
操作態様データを遊技機外へ出力する場合、所定条件を充足している場合には、第一の操作態様データを出力し、当該所定条件を充足していない場合には、第一の操作態様データとは異なる第二の操作態様データを出力するよう構成されており、
操作態様データは、前記ストップスイッチ（例えば、停止ボタンＤ４０）の種別に関するデータ及び前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を停止させる際の停止タイミングに関するデータで構成されている
ことを特徴とする遊技機である。
本態様（１６）に係る回胴式遊技機は、
複数種類の図柄を表示したリール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を複数有する複数のリール（例えば、リールＭ５０）と、
前記複数のリール（例えば、リールＭ５０）を回転させるときに遊技者が操作するスタートスイッチ（例えば、スタートレバーＤ５０）と、
前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）と対応して設けられ前記リール（例えば、左リールＭ５１、中リールＭ５２、右リールＭ５３）を停止させるときに遊技者が操作する複数のストップスイッチ（例えば、停止ボタンＤ４０）と、
遊技の進行を制御する主遊技制御部（例えば、主制御基板Ｍ）と
を備えた遊技機であって、
主遊技制御部（例えば、主制御基板Ｍ）は、
前記スタートスイッチ（例えば、スタートレバーＤ５０）が操作されたことに基づき役抽選を行う役抽選手段（例えば、ＣＰＵＣ１００が実行するステップ１２５７の処理）
を備え、
前記役抽選により決定された当選役に関する情報を、所定のＲＡＭ領域にて記憶するよう構成されており、
前記役抽選により決定された当選役が所定当選役であるときにおいて、第１の操作順番で前記ストップスイッチ（例えば、停止ボタンＤ４０）が操作されたときには第一の図柄組合せが停止表示可能となり、第２の操作順番で前記ストップスイッチ（例えば、停止ボタンＤ４０）が操作されたときには第二の図柄組合せが停止表示可能となり、
第一の図柄組合せが停止表示された場合と、第二の図柄組合せが停止表示された場合とでは、遊技者に付される利益が異なるよう構成されており、
前記役抽選により決定された当選役が前記所定当選役である場合、前記ストップスイッチ（例えば、停止ボタンＤ４０）の操作態様に関する情報である操作態様データを遊技機外へ出力可能であり、
操作態様データを遊技機外へ出力する場合、所定条件を充足している場合には、第一の操作態様データを出力し、当該所定条件を充足していない場合には、第一の操作態様データとは異なる第二の操作態様データを出力するよう構成されており、
操作態様データは、所定ビット数を単位データとする複数の単位データの集合体として形成され、当該複数の単位データにおける各単位データは、前記ストップスイッチの操作順番に関するデータが含まれる第１データ、又は、前記リールを停止させる際の停止タイミングに関するデータが含まれる第２データの何れかとなるよう構成されている
ことを特徴とする遊技機である。
本態様（１７）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
電源断からの復帰後において前記第一制御領域にて配置されている所定のプログラム処理によって、前記第一情報格納領域に記憶された処理結果データ、前記第二情報格納領域に記憶された処理結果データ、及び前記スタック領域に退避されたデータの誤り検出が行われるよう構成されている
ことを特徴とする遊技機である。
本態様（１８）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記第一情報格納領域には記憶され得る一方で前記第二情報格納領域には記憶されない処理結果データのうちの特定データ（例えば、設定値）は、前記第二制御領域にて配置されている所定のプログラムにより正常であるか否かが判定されるよう構成されている
ことを特徴とする遊技機である。
本態様（１９）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記第一情報格納領域に記憶された処理結果データは、前記第一制御領域にて配置されているプログラムによる処理によって、更新可能とし、
前記第二情報格納領域に記憶された処理結果データは、前記第一制御領域にて配置されているプログラムにより更新されないよう構成されており、
前記第二情報格納領域に記憶された処理結果データは、前記第二制御領域にて配置されているプログラムによる処理によって、更新可能とし、
前記第一情報格納領域に記憶された処理結果データは、前記第二制御領域にて配置されているプログラムにより更新されないよう構成されている
ことを特徴とする遊技機である。
或いは、
本態様に係る遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
電源断からの復帰後において、前記第一情報格納領域に記憶された処理結果データは、前記第一制御領域にて配置されているプログラムによる処理によって、初期化可能とし、
電源断からの復帰後において、前記第二情報格納領域に記憶された処理結果データは、前記第一制御領域にて配置されているプログラムにより初期化されないよう構成されており、
電源断からの復帰後において、前記第二情報格納領域に記憶された処理結果データは、前記第二制御領域にて配置されているプログラムによる処理によって、初期化可能とし、
電源断からの復帰後において、前記第一情報格納領域に記憶された処理結果データは、前記第二制御領域にて配置されているプログラムにより初期化されないよう構成されており、
電源断からの復帰後において、前記第一情報格納領域に記憶された処理結果データ及び前記第二情報格納領域に記憶された処理結果データが初期化された後で、定期的に発生する割り込み制御を実行可能に設定するよう構成されている
ことを特徴とする遊技機である。
本態様（２０）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが記憶されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが記憶されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが記憶されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが記憶されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて記憶されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて記憶されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記第一制御領域に記憶されているプログラムにおける所定の呼び出し命令があった場合に前記第二制御領域に記憶されている所定のプログラムを呼び出し、
前記所定のプログラムに従い前記ＣＰＵが処理を実行する場合には、当該呼び出し命令の前にレジスタに記憶されているデータを、前記スタック領域へ退避するよう構成されている
ことを特徴とする遊技機である。
或いは、
本態様に係る遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが記憶されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが記憶されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが記憶されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが記憶されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域に記憶されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域に記憶されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記第一制御領域に記憶されているプログラムにおける所定の呼び出し命令があった場合に前記第二制御領域に記憶されている所定のプログラムを呼び出し、
前記所定のプログラムに従い前記ＣＰＵが処理を実行する場合には、当該呼び出し命令の後にレジスタに記憶されているデータを、前記スタック領域へ退避するよう構成されている
ことを特徴とする遊技機である。
本態様（２１）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
所定のデータ（例えば、遊技状態情報、抽選役に係る情報）は、前記第一情報格納領域に記憶され、前記第二情報格納領域には記憶されず、
前記第二制御領域にて配置されている所定のプログラムに従う前記ＣＰＵによる処理によって、前記所定のデータに基づいて遊技機外へ特定情報を出力可能に構成されている
ことを特徴とする遊技機である。
本態様（２２）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
所定のデータ（例えば、遊技状態情報、抽選役に係る情報）は、前記第一情報格納領域に記憶され、定期的に発生する割込み制御が行われた場合において、前記第一制御領域にて配置されている第一割込みプログラムから呼び出し命令があった場合に、前記第二制御領域にて配置されている第二割込みプログラム処理を実行し、当該第二割込み処理では前記所定のデータに基づいて特定情報を遊技機外へ出力可能に構成されている
ことを特徴とする遊技機である。
本態様（２３）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記第一制御領域にて配置されているプログラムにおける呼び出し命令があった場合に前記第二制御領域にて配置されている所定のプログラムを呼び出し、
前記所定のプログラムに従い処理を実行する場合には、当該呼び出し命令の前のスタック領域のチェックデータ（例えば、当該呼び出し命令の前のスタックポインタのアドレス値、或いは、当該呼び出し命令の前までにスタック領域へ退避されているデータのチェックサム値）を前記第一情報格納領域の所定アドレスに記憶し、
前記所定のプログラムによる処理を実行した後には、前記チェックデータに基づいて正常か否かを判定し、正常でないと判断した場合にはエラー処理を実行する
ことを特徴とする遊技機である。
或いは、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記第一制御領域にて配置されているプログラムにおける呼び出し命令があった場合に前記第二制御領域にて配置されている所定のプログラムを呼び出し、
前記所定のプログラムに従い処理を実行する場合には、当該呼び出し命令の前におけるスタックポインタのアドレス値を前記第一情報格納領域の所定アドレスに記憶し、
前記所定のプログラムによる処理を実行した後には、当該実行した後におけるスタックポインタのアドレス値と前記所定アドレスに記憶したアドレス値とに基づいて正常か否かを判定し、正常でないと判断した場合にはエラー処理を実行する
ことを特徴とする遊技機である。
本態様（２４）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記スタック領域は、第一スタック領域と第二スタック領域とに分かれており、
前記第一制御領域にて配置されているプログラムに従って第一の処理を実行する特定のタイミングで、レジスタにて記憶されているデータを前記第一スタック領域へ退避する一方で、前記第二制御領域にて配置されているプログラムに従って第二の処理を実行する所定のタイミングで、レジスタにて記憶されているデータを前記第二スタック領域へ退避するよう構成されており、
前記第一制御領域にて配置されているプログラムにおける呼び出し命令があった場合であって、前記第二制御領域にて配置されているプログラムに従い前記ＣＰＵが処理を実行する際においては、前記スタック領域を管理するスタックポインタのアドレス値について、前記第一スタック領域を指し示すアドレス値から前記第二スタック領域を指し示すアドレス値へと変更するよう構成されている
ことを特徴とする遊技機である。
本態様（２５）に係る回胴式遊技機は、
ＲＯＭ（例えば、内蔵ＲＯＭＣ１１０）と、ＲＡＭ（例えば、内蔵ＲＡＭＣ１２０）と、ＣＰＵ（例えば、ＣＰＵＣ１００）とを備えた遊技機であって、
前記ＲＯＭには、アドレスが割り当てられ、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
前記ＲＯＭは（例えば、実施例において＜メモリマップ＞として示した主制御チップＣのメモリマップの一例において）、
プログラムが配置されている第一制御領域（例えば、第１ＲＯＭ領域における第１制御領域）と、
データが配置されている第一データ領域（例えば、第１ＲＯＭ領域における第１データ領域）と、
プログラムが配置されている第二制御領域（例えば、第２ＲＯＭ領域における第２制御領域）と、
データが配置されている第二データ領域（例えば、第２ＲＯＭ領域における第２データ領域）と
を有し、
前記ＲＡＭは、
前記第一制御領域にて配置されているプログラムによる処理結果データを記憶する第一情報格納領域（例えば、第１ＲＡＭ領域）と、
前記第二制御領域にて配置されているプログラムによる処理結果データを記憶する第二情報格納領域（例えば、第２ＲＡＭ領域）と、
レジスタに記憶されているデータを退避可能なスタック領域（例えば、スタックエリア）と
を有し、
前記スタック領域は、第一スタック領域と第二スタック領域とに分かれており、
前記第一制御領域にて配置されているプログラムに従って第一の処理を実行する特定のタイミングで、レジスタにて記憶されているデータを前記第一スタック領域へ退避する一方で、前記第二制御領域にて配置されているプログラムに従って第二の処理を実行する所定のタイミングで、レジスタにて記憶されているデータを前記第二スタック領域へ退避するよう構成されており、
前記第一制御領域にて配置されているプログラムにおける呼び出し命令があった場合であって、前記第二制御領域にて配置されているプログラムに従い前記ＣＰＵが処理を実行する際においては、前記スタック領域を管理するスタックポインタのアドレス値について前記第一スタック領域を指し示すアドレス値から前記第二スタック領域を指し示すアドレス値へと変更するよう構成されており、
前記スタックポインタのアドレス値について前記第一スタック領域を指し示すアドレス値から前記第二スタック領域を指し示すアドレス値へと変更する処理が終了するまでの期間は、定期的に発生する割り込み制御の実行タイミングに到達した場合であっても、当該割り込み制御の実行が禁止されるよう構成されている
ことを特徴とする遊技機である。
Ｐ 回胴式遊技機、ＤＵ 前扉（ドア）
Ｄ 扉基板、Ｄ１０ｓ 投入受付センサ
Ｄ２０ｓ 第１投入センサ、Ｄ３０ｓ 第２投入センサ
Ｄ４０ 停止ボタン、Ｄ４１ 左停止ボタン
Ｄ４２ 中停止ボタン、Ｄ４３ 右停止ボタン
Ｄ５０ スタートレバー、Ｄ６０ 精算ボタン
Ｄ７０ 表示パネル、Ｄ８０ 扉スイッチ
Ｄ９０ コインシュータ、Ｄ１００ ブロッカ
Ｄ１３０ 上パネル、Ｄ１４０ 下パネル
Ｄ１５０ 装飾ランプユニット、Ｄ１６０ リール窓
Ｄ１７０ メダル投入口、Ｄ１８０ 操作状態表示灯
Ｄ１９０ 払出数表示装置、Ｄ２００ クレジット数表示装置
Ｄ２１０ 投入数表示灯、Ｄ２２０ ベットボタン
Ｄ２３０ メダル受け皿、Ｄ２４０ 放出口
Ｄ２５０ 特別遊技状態表示装置、Ｄ２６０ 鍵穴
Ｄ２７０ 押し順表示装置、Ｄ２８０ ＡＲＴカウンタ値表示装置
Ｍ 主制御基板、Ｍ１０ 設定扉スイッチ
Ｍ２０ 設定キースイッチ、Ｍ３０ 設定／リセットボタン
Ｃ 主制御チップ、Ｍ５０ リール
Ｍ５１ 左リール、Ｍ５２ 中リール
Ｍ５３ 右リール、Ｍ６０ ＡＲＴカウンタ
Ｍ７０ 遊技間隔最小タイマ、Ｍ８０ 出力時間タイマ
Ｓ 副制御基板、Ｓ１０ ＬＥＤランプ
Ｓ２０ スピーカ、Ｓ３０ 回胴バックライト
Ｓ４０ 演出表示装置、ＳＣ 副制御チップ
Ｅ 電源基板、Ｅ１０ 電源スイッチ
Ｈ メダル払出装置、Ｈ１０ｓ 第１払出センサ
Ｈ２０ｓ 第２払出センサ、Ｈ４０ ホッパ
Ｈ５０ ディスク、Ｈ５０ａ ディスク回転軸
Ｈ６０ 遊技メダル出口、Ｈ７０ 放出付勢手段
Ｈ８０ ホッパモータ
Ｋ 回胴基板、Ｋ１０ 回胴モータ
Ｋ２０ 回胴センサ
ＩＮ 中継基板

Claims (1)

  1. ＲＯＭと、ＲＡＭと、ＣＰＵとを備えた遊技機であって、
    前記ＲＯＭには、前記ＣＰＵに対する命令を司るプログラムと、プログラムに従い読みだされるデータとが記憶され、
    前記ＲＯＭは、
    プログラムが記憶されている第一制御領域と、
    データが記憶されている第一データ領域と、
    プログラムが記憶されている第二制御領域と、
    データが記憶されている第二データ領域と
    を有し、
    前記ＲＡＭは、
    前記第一制御領域に記憶されているプログラムによる処理結果データを記憶する第一情報格納領域と、
    前記第二制御領域に記憶されているプログラムによる処理結果データを記憶する第二情報格納領域と、
    レジスタに記憶されているデータを退避可能なスタック領域と
    を有し、
    電源断からの復帰後において前記第一制御領域に記憶されている所定のプログラム処理によって、前記第一情報格納領域に記憶された処理結果データ、前記第二情報格納領域に記憶された処理結果データ、及び前記スタック領域に退避されたデータの誤り検出が行われるよう構成されている
    ことを特徴とする遊技機。
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