JP2016206765A - 半導体集積回路 - Google Patents
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Abstract
Description
図1は、実施形態1のシステム制御回路1の構成例を示すブロック図である。システム制御回路1が搭載される半導体装置は、例えば、複数のCPUを含む複数の機能ブロックで構成される内部チップ領域(Internal CHIP Domain)を1個または複数個含む、システムオンチップ(SoC:System on Chip)のLSIである。このような半導体装置は、特に制限されないが、例えば、公知のCMOS(Complementary Metal-Oxide-Semiconductor)LSI製造技術を用いて、シリコンなどの単一半導体基板上に形成される。なお、図1に図示される信号は、1本または複数の配線からなる1〜多数ビットのディジタル信号であるが、バス表記は省略される。これらの点は、本願で開示する他の実施形態、及び、引用する他のブロック図についても同様である。
ROM(Read Only Memory)6に接続され、セキュアメモリ(Secured RAM)7を内蔵する。ROM6は、例えばフラッシュメモリであり、システム制御回路1に含まれ、同一チップ上の別の機能ブロックとして搭載され、或いは、チップに外付けされる。ROM6には、暗号化されたシーケンスコード及びデータが格納されている。セキュアメモリ7は、アクセス主体がプログラマブルシーケンサ2に限定されるなど、公知のセキュリティ技術によって、耐タンパ性を持たせたRAM(Random Access Memory)である。第1ブート制御回路4は、起動信号Invokeに基づいて、基本タイミング生成回路5と、ROM6と、プログラマブルシーケンサ2に、電源制御信号、リセット信号、クロック信号などを供給する。基本タイミング生成回路5は、第1ブート制御回路4によって起動され、タイミング制御回路3に電源制御信号、リセット信号、クロック信号などの基本的な信号を供給する。プログラマブルシーケンサ2は、第1ブート制御回路4から供給される信号によって起動されると、ROM6から暗号化されたシーケンスコードとデータを読み込んで復号し、復号したシーケンスコードとデータをセキュアメモリ7に格納する。プログラマブルシーケンサ2は、復号したシーケンスコードに基づいて動作するシーケンサであって、復号したデータに基づいて、タイミング制御回路3に対するパラメータ設定を行う。タイミング制御回路3は、パラメータが書き込まれるレジスタを備え、電源制御信号、リセット信号、クロック信号などの供給開始タイミングや停止タイミングを制御する。
1チップの半導体装置は、複数のドメインに分割されて、それぞれドメイン毎に電源やクロックの管理が行われる場合が多い。それぞれのドメインには、共通に制御される複数の機能ブロックが含まれる。よりきめ細かい制御を行う場合には、1個の機能ブロックが1個のドメインを形成してもよいし、さらに、1個の機能ブロックの一部だけで1個のドメインを形成してもよく、または、複数の機能ブロックのそれぞれの一部だけを集めて1個のドメインを形成してもよい。このように、半導体装置が複数のドメインで構成される場合には、システム制御回路1もそれに対応した構成を採用すると、より好適である。
実施形態2では、半導体装置が同一チップ内に複数のドメインを持つ場合に、システム制御回路1において、プログラマブルシーケンサ2とタイミング制御回路3とドメイン制御回路8を1組として、それぞれのドメインに対応して1組ずつ設けることにより、システム制御回路1をスケーラブルに構成する。これに対して、プログラマブルシーケンサ2とタイミング制御回路3は複数のドメインに共通に設けて、それらのドメインに共通の制御を分担させ、ドメイン制御回路8をドメイン毎に設けて、ドメイン毎に固有の制御を分担させることができる。
図7や図9に例示したように、半導体装置が同一チップ内に複数のドメインを持ち、それぞれのドメインがCPUを備えるとき、そのうちの1個がセキュアCPUである場合がある。このセキュアCPUには、プログラマブルシーケンサ2の機能の一部を分担させることができる。
実施形態2では、半導体装置が同一チップ内に複数のドメインを持つ場合に、1個のドメインに1個のドメイン制御回路8を対応付けて設ける。このとき、ドメインの数に比例してドメイン制御回路8を設けることとなる。例えば多数のCPUを備え、個々のCPUを1個のドメインとして電源制御、クロック制御の単位とするときには、ドメイン制御回路8をこれに比例して設けることとなる。これに対して本実施形態5では、複数のドメインを構成する1個のドメインを複数のドメイン制御回路からの制御の組合せによって制御する。
2 プログラマブルシーケンサ(2nd Boot Programmable Sequencer)
3 タイミング制御回路(Programmable Timing Controller)
4 第1ブート制御回路(1st Boot HW Controller)
5 基本タイミング生成回路(Basic Timing Generator)
6 ROM(Read Only Memory)
7 セキュアメモリ(Secured RAM)
8 ドメイン制御回路(Parameterized System Controller)
9 ドメインまたはドメインに含まれる機能ブロック(例:Main CPU, PE Subsystem)
90 機能ブロック(例:Main CPU, PE Subsystem)
10 非プログラマブルタイミングシーケンサ機能(Non-programmable Timing Sequencer Function)
20 プログラマブルタイミングシーケンサ機能(Programmable Timing Sequencer Function)
21 マイクロCPU(Micro CPU)
22 暗号アクセラレータ(Decrypt HW Accelerator)
23 暗号鍵(Encryption Key)記憶回路
24 制御インターフェース(Control Interface)
25 内部バス
31、32、33 ゲーテッドクロック制御回路(Gated Clock Controller)
34、35、36 タイミングスケジューラー(Timing Scheduler)
39 レジスタ制御ホストインターフェース(Register controlled Host IF)
41 電源電圧レギュレータ(VDC Regulator)
42 フラッシュメモリ制御回路(FLASH Controller)
43 PLL(Phase Locked Loop)
44 クロック発生回路(Clock Pulse Generator)
45 リセット制御回路(Reset Controller)
51、52、53 クロック分周回路(High/Mid/Low Clock Divider)
Claims (14)
- 機能ブロックと、前記機能ブロックに電源制御信号、リセット信号、または、クロック信号のうちの少なくとも1つを含むシステム制御信号群を供給する、システム制御回路とを備え、
前記システム制御回路は、供給されるパラメータに基づいて前記システム制御信号群を前記機能ブロックに供給するシーケンスまたはタイミングの一方または両方を調整するタイミング制御回路と、暗号化されたシーケンスコード及びデータを読み込んで復号し復号されたシーケンスコードとデータに基づいて前記パラメータを前記タイミング制御回路に供給するプログラマブルシーケンサとを備える、
半導体集積回路。 - 請求項1において、前記システム制御回路は、前記暗号化されたシーケンスコード及びデータを保持するROM(Read Only Memory)を接続可能であり、前記復号されたシーケンスコードとデータを保持するRAM(Random Access Memory)を備える、
半導体集積回路。 - 請求項2において、前記システム制御回路は、第1ブート制御回路と基本タイミング生成回路とをさらに備え、
前記第1ブート制御回路は、外部からの起動信号に基づいて、前記プログラマブルシーケンサを起動するための、電源制御信号、リセット信号、または、クロック信号のうちの少なくとも1つを前記プログラマブルシーケンサに供給し、
前記基本タイミング生成回路は、前記第1ブート制御回路によって起動され、前記タイミング制御回路に電源制御信号、リセット信号、または、クロック信号のうちの少なくとも1つを供給する、
半導体集積回路。 - 請求項1において、前記半導体集積回路は、それぞれが1個または複数の機能ブロックから成る複数のドメインを備え、
前記システム制御回路は、前記複数のドメインのそれぞれに対応する複数のタイミング制御回路と前記複数のドメインのそれぞれに対応する複数のプログラマブルシーケンサとを備え、前記複数のドメインのそれぞれに対応するシステム制御信号群を供給する、
半導体集積回路。 - 請求項4において、前記システム制御回路は、前記暗号化されたシーケンスコード及びデータを保持するROMを接続可能であり、前記複数のプログラマブルシーケンサのそれぞれに対応して復号されたシーケンスコードとデータを保持する複数のRAMを備える、
半導体集積回路。 - 請求項4において、前記システム制御回路は、前記暗号化されたシーケンスコード及びデータを保持するROMを接続可能であり、前記複数のプログラマブルシーケンサのそれぞれに対応して復号されたシーケンスコードとデータを保持する1個のRAMを備える、
半導体集積回路。 - 請求項4において、前記システム制御回路は、前記複数のドメインに対応する複数のドメイン制御回路を備え、
それぞれのドメイン制御回路は、当該ドメインに対応するシステム制御信号群と当該ドメインに関する状態監視信号が入力され、当該ドメインに含まれる1個または複数の機能ブロックへの電源供給、リセット、またはクロックの供給のシーケンスを制御する、
半導体集積回路。 - 請求項1において、前記半導体集積回路は、それぞれが1個または複数の機能ブロックから成る複数のドメインを備え、
前記システム制御回路は、前記複数のドメインに共通のタイミング制御回路とプログラマブルシーケンサとを備え、前記複数のドメインにそれぞれ対応するシステム制御信号群を供給する、
半導体集積回路。 - 請求項8において、前記システム制御回路は、前記暗号化されたシーケンスコード及びデータを保持するROMを接続可能であり、前記復号されたシーケンスコードとデータを保持するRAMを備える、
半導体集積回路。 - 請求項9において、前記システム制御回路は、前記複数のドメインに対応する複数のドメイン制御回路を備え、
それぞれのドメイン制御回路は、当該ドメインに対応するシステム制御信号群と当該ドメインに関する状態監視信号が入力され、当該ドメインに含まれる1個または複数の機能ブロックへの電源供給、リセット、またはクロックの供給のシーケンスを制御する、
半導体集積回路。 - 請求項10において、前記複数のドメインに含まれる1個のドメインは、耐タンパ性を備えるセキュアCPU(Central Processing Unit)を機能ブロックとして含み、
前記セキュアCPUは、当該ドメインに対応するドメイン制御回路を介して、他のドメインに対応するドメイン制御回路を制御する、
半導体集積回路。 - 請求項11において、前記セキュアCPUは、前記RAMにアクセス可能である、
半導体集積回路。 - 請求項1において、前記半導体集積回路は、それぞれが1個または複数の機能ブロックから成る複数のドメインを備え、
前記システム制御回路は、複数のタイミング制御回路と、それぞれに対応する複数のプログラマブルシーケンサと、それぞれに対応する複数のドメイン制御回路とを備え、
それぞれのドメイン制御回路には、対応するタイミング制御回路とプログラマブルシーケンサからシステム制御信号群が供給され、
前記複数のドメインを構成する1個のドメインに関する状態監視信号は、複数のドメイン制御回路に入力され、当該複数のドメイン制御回路が当該ドメインに含まれる1個または複数の機能ブロックへの電源供給、リセット、またはクロックの供給のシーケンスを制御する、
半導体集積回路。 - 請求項1において、前記半導体集積回路は、複数のプロセッサエレメントから成るドメインを備え、
前記システム制御回路は、2個のタイミング制御回路と、それぞれに対応する2個のプログラマブルシーケンサと、それぞれに対応する2個のドメイン制御回路とを備え、
前記2個のドメイン制御回路には、対応するタイミング制御回路とプログラマブルシーケンサからシステム制御信号群が供給され、
前記2個のドメイン制御回路は、前記複数のプロセッサエレメントに関する状態監視信号が入力され、当該複数のプロセッサエレメントへの電源供給、リセット、またはクロックの供給のシーケンスを制御する、
半導体集積回路。
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