JP2016170759A - Storage device and server device - Google Patents
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Abstract
Description
本実施形態は、記憶装置およびサーバ装置に関する。 The present embodiment relates to a storage device and a server device.
従来、サーバ等のホスト装置に組み込まれて使用される記憶装置が知られている。 Conventionally, a storage device used by being incorporated in a host device such as a server is known.
この種の記憶装置は、仕様が異なる複数のサーバ装置に組み込まれたそれぞれの場合で、より不都合が少なく使用されうるのが好ましい。 It is preferable that this type of storage device can be used with less inconvenience in each case incorporated in a plurality of server devices having different specifications.
本実施形態の記憶装置は、例えば、メモリと、コントローラと、インタフェース部と、スイッチと、スイッチ制御部と、を備える。メモリは、データを記憶する。コントローラは、メモリへのデータの書き込みおよびメモリからのデータの読み出しを制御するよう構成される。インタフェース部は、第一の端子と、第二の端子と、第三の端子と、を有する。記憶装置と第一の装置とが接続された場合と、記憶装置と第二の装置とが接続された場合とで、第一の端子の電気的な状態が異なる。記憶装置と第一の装置とが接続された場合には、第一の装置から第二の端子を介して記憶装置に電力が供給されるとともに、記憶装置と第二の装置とが接続された場合には、第二の装置から第二の端子を介して記憶装置に制御信号が入力される。第三の端子を介して記憶装置に電力が供給されうる。スイッチは、第三の端子とコントローラとを電気的に接続する接続状態と、第三の端子とコントローラとを電気的に遮断する遮断状態と、を切り替える。スイッチ制御部は、第一の端子および第二の端子の電気的な状態に基づいて、接続状態と遮断状態とが切り替わるよう、スイッチを制御する。 The storage device of this embodiment includes, for example, a memory, a controller, an interface unit, a switch, and a switch control unit. The memory stores data. The controller is configured to control writing of data to the memory and reading of data from the memory. The interface unit includes a first terminal, a second terminal, and a third terminal. The electrical state of the first terminal differs between when the storage device and the first device are connected, and when the storage device and the second device are connected. When the storage device and the first device are connected, power is supplied from the first device to the storage device via the second terminal, and the storage device and the second device are connected. In this case, a control signal is input from the second device to the storage device via the second terminal. Power can be supplied to the storage device via the third terminal. The switch switches between a connection state in which the third terminal and the controller are electrically connected and a cutoff state in which the third terminal and the controller are electrically disconnected. The switch control unit controls the switch so that the connection state and the cutoff state are switched based on the electrical states of the first terminal and the second terminal.
以下、記憶装置およびサーバ装置(ホスト装置)の例示的な実施形態および変形例が開示される。以下に示される実施形態の構成や制御(技術的特徴)、ならびに当該構成や制御によってもたらされる作用および結果(効果)は、一例である。また、以下に例示される実施形態および変形例には、同様の構成要素が含まれている。以下、同様の構成要素には共通の符号が付与され、重複する説明が省略される。 Hereinafter, exemplary embodiments and modifications of the storage device and the server device (host device) are disclosed. The configurations and controls (technical features) of the embodiments described below, and the operations and results (effects) brought about by the configurations and controls are examples. In addition, similar components are included in the embodiments and modifications illustrated below. In the following, similar constituent elements are given common reference numerals, and redundant description is omitted.
<実施形態>
図1は、実施形態の記憶装置が含まれるサーバ装置の例示的な斜視図である。データセンター1は、例えば、複数のサーバファーム2、ルータ、スイッチングハブのような種々の装置や、装置間を接続するケーブルのような種々の部品等を備えている。なお、図1は、一つのサーバファーム2を示す。また、図1は、一つのサーバモジュール5が、前後方向の前方側に引き出された状態を示している。
<Embodiment>
FIG. 1 is an exemplary perspective view of a server device including the storage device of the embodiment. The
サーバファーム2は、ラック3や、複数のモジュールエンクロージャ4、複数のサーバモジュール5等を有する。それぞれのモジュールエンクロージャ4に、複数のサーバモジュール5が格納されている。複数のサーバモジュール5を格納したモジュールエンクロージャ4は、ラックマウント型サーバを形成する。なお、データセンター1のサーバはこれに限らず、ブレードサーバのような他のサーバであってもよい。データセンター1、サーバファーム2、およびサーバモジュール5は、サーバ装置の一例であり、ホスト装置や、ホストシステム、サーバシステム、記憶システム等とも称されうる。
The
ラック3は、二つの支柱3aを有する。支柱3aには複数のネジ穴が設けられている。二つの支柱3aは、互いに離間して配置されている。モジュールエンクロージャ4は、二つの支柱3aの間に挿入可能である。
The
モジュールエンクロージャ4は、エンクロージャケース11と、取付部材12と、を有する。モジュールエンクロージャ4は、エンクロージャケース11に格納された電源ユニットをさらに有しても良い。エンクロージャケース11に、例えば四つのモジュールスロット13が設けられる。
The
取付部材12は、エンクロージャケース11の前方の端部から横方向に、エンクロージャケース11の外側に向かって延びている。取付部材12に、支柱3aのネジ穴に対応する孔が設けられる。取付部材12は、例えばネジやボルトによって、ラック3の支柱3aに固定される。これにより、モジュールエンクロージャ4がラック3に取り付けられる。
The
サーバモジュール5は、エンクロージャケース11のモジュールスロット13に挿入可能である。サーバモジュール5は、モジュールスロット13に挿入されると、例えばモジュールエンクロージャ4の電源ユニットから電力を供給されうる。なお、サーバモジュール5は他の装置から電力を供給されても良い。
The
サーバモジュール5は、例えば、モジュールケース21と、モジュール基板22と、制御部23と、複数のメモリ24と、複数のファン25と、複数の記憶装置100とを有する。モジュールケース21は、第1の筐体の一例であり、例えば壁とも称されうる。モジュール基板22は、第1の基板の一例であり、例えば、配線板及び回路板とも称されうる。ファン25は、送風部の一例であり、例えば、冷却装置とも称され得る。制御部23は、例えばCPU(central processing unit)である。記憶装置100は、装置や、ストレージ、デバイス、電子機器、モジュール、部品等とも称されうる。本実施形態では、記憶装置100は、例えばSSD(solid state drive)であるが、HDD(hard disk drive)や、ハイブリッドハードディスクドライブ(ハイブリッドHDD)のような他の装置であっても良い。また、使用形態や適用装置によっては、記憶装置100は、筐体を有さなくてもよい。
The
モジュールケース21は、例えば、上部が開放されるとともに前後方向に延びた略矩形の箱型に形成される。なお、モジュールケース21の形状はこれに限らず、例えば、上部が閉塞された箱型に形成されても良い。モジュールケース21には、モジュール基板22や、制御部23、メモリ24、ファン25、記憶装置100、他の部品等が収容される。
The
モジュールケース21は、フロントパネル27を有する。フロントパネル27は、モジュールケース21の前方の端部に設けられた壁である。フロントパネル27には、USBコネクタのような種々のコネクタが設けられる。
The
モジュール基板22は、例えば、プリント配線板である。なお、モジュール基板22は、他の基板であっても良い。モジュール基板22には、直接的に、あるいは他の部品を介して、制御部23や、メモリ24、ファン25、記憶装置100、他の部品等が実装されうる。
The
ファン25は、前後方向において、制御部23およびメモリ24と、記憶装置100との間に配置される。ファン25の動作により、モジュールケース21の内部に、前後方向の空気の流れが生じうる。ファン25によって生じた空気流により、制御部23や、メモリ24、記憶装置100、他の部品等が冷却されうる。なお、ファン25が生じさせる空気の流れは、他の方向に流れても良い。
The
記憶装置100は、例えば、フロントパネル27に取り付けられたドライブケージにそれぞれ収容される。
For example, the
図2は、実施形態の記憶装置の例示的な分解斜視図である。図2に示すように、記憶装置100は、例えば、ケース101や、回路基板102、複数のメモリ103、コントローラ104、複数のデータバッファ105、複数のキャパシタ106、インタフェース部107等を備えている。
FIG. 2 is an exemplary exploded perspective view of the storage device according to the embodiment. As illustrated in FIG. 2, the
ケース101は、例えば、カバーや、覆部、壁等と称されうる。回路基板102は、例えば、基板や、配線基板等とも称されうる。メモリ103は、例えば、記憶部や、素子、部品等とも称されうる。コントローラ104は、例えば、制御部や、演算処理部、素子、部品等とも称されうる。インタフェース部107は、例えば、コネクタや、接続部等とも称されうる。
The
ケース101は、例えば、アッパケース111や、フレーム112、ロワケース113等の複数の部材(部品)を有している。ねじ等の固定具によって複数の部材が互いに結合されることで一体化され、ケース101が構成されている。ケース101は、複数の壁部101aを有し、壁部101aによって囲まれた空間内に、記憶装置100の部品、すなわち、回路基板102、メモリ103、コントローラ104、データバッファ105、キャパシタ106等が収容されている。ケース101は、例えば、アルミニウム合金等の金属材料によって構成されている。
The
図3は、実施形態のサーバ装置の模式的かつ例示的なブロック図である。サーバ装置としてのサーバモジュール5の制御部23は、ホスト制御部231や、異常検出部232、制御信号生成部233等を有している。ホスト制御部231は、サーバモジュール5の各部の動作や、複数の記憶装置100へのデータの書き込み、複数の記憶装置100からのデータの読み出し等を制御する。異常検出部232は、記憶装置100に生じた異常を検出する。記憶装置100の異常は、例えば、所定時間内にコマンドに対する応答が無かったり、記憶装置100におけるデータの書き込みやデータの読み出しが想定されるあるいは定められた時間を超えて終了しないなどにより、検出することができる。制御信号生成部233は、異常検出部232において、記憶装置100において、パワーオンリセットの対象となる異常が検出された場合に、パワーオンリセットを実行するための制御信号を生成する。制御信号は、例えば、power disable(パワーディスエイブル)信号である。power disable信号は、記憶装置100に対する、記憶装置100内の電力ラインに設けられたスイッチSW1,SW2(図7参照)を遮断する要求である。
FIG. 3 is a schematic and exemplary block diagram of the server device according to the embodiment. The
記憶装置100のインタフェース部107と、サーバモジュール5のインタフェース部234とが互いに接続されており、インタフェース部107,234に設けられたピン同士が電気的に接続されることにより、制御部23と記憶装置100との間でデータの伝達が行われる。
The
図4は、実施形態の記憶装置の模式的かつ例示的なブロック図である。記憶装置100は、スイッチ制御回路120aや、電源回路130、処理部140等を備えている。スイッチ制御回路120aは、スイッチ制御部120の一例である。本実施形態では、複数の素子(電子部品)が回路基板102に実装されることで、回路基板102上に設けられている。電源回路130は、スイッチや、ヒューズ等を有する。スイッチ制御回路120a(スイッチ制御部120)および電源回路130は、後に詳しく説明される。処理部140に含まれる各部には、電源回路130から電源が供給される。なお、図4では、メモリ103や、コントローラ104、データバッファ105等は、一つずつ描かれているが、これらの数は一つには限定されない。なお、処理部140は、便宜上の名称である。処理部140は、一体化された1パッケージSSDであってもよい。
FIG. 4 is a schematic and exemplary block diagram of the storage device according to the embodiment. The
メモリ103は、不揮発性メモリであって、例えば、NAND型フラッシュメモリである。メモリ103は、NAND型フラッシュメモリには限定されず、RERAM(resistance random access memory)や、FERAM(ferroelectric random access memory)等であってもよい。また、メモリ103は、記憶装置100の外部(ホスト装置、サーバ装置)から送信されるユーザデータや、記憶装置100の内部のみで使用されるシステムデータ等を記憶する。また、メモリ103は、複数のメモリセル(不図示)がマトリクス状に配列されたメモリセルアレイを有する。個々のメモリセルは2値または多値記憶が可能である。また、メモリ103は、複数のメモリチップを有している。
The
データバッファ105は、データを一時的に保持する。データバッファ105は、例えば、DRAM(dynamic static random access memory)である。なお、データバッファ105は、DRAMには限定されず、SRAM(static random access memory)等であってもよい。データバッファ105はコントローラ104とは独立して設けられてもよいし、コントローラ104のチップ内部に組み込み型メモリとして実装されてもよい。
The
コントローラ104は、記憶装置100を制御する。コントローラ104の機能は、例えば、メモリ103またはコントローラ104が有するROM(read only memory)等に記憶されるファームウエアを実行するプロセッサや、ハードウエア等によって、実現されうる。コントローラ104は、ホスト装置からのコマンドにしたがって、メモリ103からデータを読み出したり、メモリ103にデータを書き込んだりする。
The
インタフェース部107は、外部機器との間で電気信号や電力等を伝達する、複数のピン(端子)を有する。インタフェース部107は、serial attached SCSI(SAS)に準拠して構成される。
The
図5は、SASに準拠した電源用インタフェースのピンアサインの一例を示す表である。図5に示されるように、SASの電源用インタフェースでは、合計15個のピンP1〜P15(端子)が設定されており、それらのうち、ピンP4〜P6にはグラウンド、ピンP7〜P9には5[V]の電力、ピンP10〜P12にはグラウンド、ピンP13〜P15には12[V]の電力が、それぞれ割り当てられている。また、ピンP1〜P3には、SAS1、SAS2、およびSAS2.1では、3.3[V]の電力が割り当てられている。これに対し、SAS3では、ピンP1およびピンP2については、ホスト装置(サーバ装置)のベンダーによる割り当て(vender specific)が認められ、ピンP3については、ホスト装置のベンダーによる割り当てか、あるいはホスト装置から記憶装置への電力の供給を停止する制御信号(power disable)の割り当てが認められている。なお、ホスト装置に接続される記憶装置については、SAS1、SAS2、およびSAS2.1では、ピンP1〜P3を互いに電気的に接続することが指定され、SAS3では、ピンP1およびピンP2を互いに電気的に接続することが指定されている。 FIG. 5 is a table showing an example of pin assignment of the power supply interface compliant with SAS. As shown in FIG. 5, the SAS power interface has a total of 15 pins P1 to P15 (terminals), of which pins P4 to P6 are ground and pins P7 to P9 are ground. Power of 5 [V], ground is assigned to the pins P10 to P12, and power of 12 [V] is assigned to the pins P13 to P15. In addition, the power of 3.3 [V] is assigned to the pins P1 to P3 in SAS1, SAS2, and SAS2.1. On the other hand, in SAS3, for the pins P1 and P2, allocation by the vendor of the host device (server device) is recognized (vender specific), and for the pin P3, allocation by the vendor of the host device or from the host device Assignment of a control signal (power disable) for stopping the supply of power to the storage device is permitted. As for the storage device connected to the host device, in SAS1, SAS2, and SAS2.1, it is specified that the pins P1 to P3 are electrically connected to each other. In SAS3, the pins P1 and P2 are electrically connected to each other. Connection is specified.
このように、SAS規格では、SAS1、SAS2、およびSAS2.1のレガシーシステムと、SAS3の新しいシステムとの間で、ピンP1〜P3のピンアサインが異なっている。 As described above, in the SAS standard, the pin assignments of the pins P1 to P3 are different between the SAS1, SAS2, and SAS2.1 legacy systems and the new SAS3 system.
未だ稼働しているSAS1、SAS2、およびSAS2.1に準拠したホスト装置もあり、SAS3に準拠した記憶装置は、SAS3に準拠したホスト装置のみならず、こうしたSAS1、SAS2、およびSAS2.1に準拠したホスト装置にも組み込める(接続されうる)のが望ましい。 There are some host devices that are still compliant with SAS1, SAS2, and SAS2.1. The storage devices that are compliant with SAS3 are not only compliant with SAS3 but also those that are compliant with SAS1, SAS2, and SAS2.1. It is desirable that it can be incorporated into (or can be connected to) a host device.
しかし、上述したように、規格によってピンアサインが異なる場合にあっては、一の規格に準拠した記憶装置が、他の規格のホスト装置では使い難い場合がある。具体的には、例えば、上述したSASの電源用インタフェースについては、SAS3に準拠したピンP3の制御信号(power disable)を用いる記憶装置が、例えば、SAS1等に準拠した、ピンP3に3.3[V]の電力が供給されるホスト装置に組み込まれた場合、記憶装置のピンP3の電位は、常時3.3[V]となる。この場合、記憶装置は、ピンP3による制御信号が常にハイレベルである場合の動作を実行する。power disable対応の記憶装置には、電力の供給および供給停止を切り替えるスイッチが設けられており、ピンP3による制御信号のハイレベルは、当該スイッチに対する遮断(スイッチオフ、電力供給停止)のコマンドである。よって、この場合、記憶装置は、P3の3.3[V]、すなわちpower disableのハイレベルに基づいて、スイッチが遮断された状態を維持するため、当該記憶装置には電力が供給されない。したがって、SAS3に準拠したP3の制御信号(power disable)を用いる記憶装置は、そのままでは、SAS1に準拠したサーバ装置では使えない場合がある。 However, as described above, if the pin assignment differs depending on the standard, a storage device that conforms to one standard may be difficult to use in a host device of another standard. Specifically, for example, for the SAS power interface described above, a storage device that uses the control signal (power disable) of the pin P3 that conforms to SAS3, for example, has 3.3 on the pin P3 that conforms to SAS1 and the like. When incorporated in a host device to which [V] power is supplied, the potential of the pin P3 of the storage device is always 3.3 [V]. In this case, the storage device executes an operation when the control signal from the pin P3 is always at a high level. The power disable compatible storage device is provided with a switch for switching power supply and supply stop, and the high level of the control signal by the pin P3 is a command for shutting off the switch (switch off, power supply stop). . Therefore, in this case, since the storage device maintains the state where the switch is cut off based on 3.3 [V] of P3, that is, the high level of power disable, power is not supplied to the storage device. Therefore, the storage device using the P3 control signal (power disable) conforming to SAS3 may not be used as it is in the server device conforming to SAS1.
本実施形態の記憶装置100には、このような事態を回避可能なスイッチ制御部120が設けられている。スイッチ制御部120は、ピンP1〜P3の電気的な状態がホスト装置の規格およびホスト装置からの制御信号によって異なる点を利用し、ピンP1〜P3の電気的な状態に基づいてスイッチを制御する。なお、ホスト装置は、例えば、データセンター1や、サーバファーム2、サーバモジュール5等である。また、ピンP1〜P3および上述したピンP4〜P15は、インタフェース部107に含まれる。
The
図6は、ピンP1〜P3の、ホスト装置のインタフェースの仕様(SAS1、SAS2、SAS2.1、SAS3)毎の電気的な状態を示す表である。図6には、以下の(1)〜(4)の四つの仕様について、ピンP1〜P3の電気的な状態が示されている。(1)〜(4)のタイプは、現時点で実在する典型的な仕様であることが判明している。
(1)SAS1/2/2.1に準拠し3.3[V]が印加されているホスト装置
(2)SAS1/2/2.1に準拠し3.3[V]が印加されていないホスト装置
(3)SAS3に準拠しpower disable対応のホスト装置
(4)SAS3に準拠しpower disableに対応していないホスト装置
図6中、Hはハイレベル、Lはローレベル、NCは非接続状態を示す。また、非接続状態は、オープン状態や、フローティング状態等とも称されうる。また、SWはスイッチ、Cはスイッチの接続状態、ACはスイッチの常時接続状態、Sはスイッチの遮断状態を示す。上述したように、SAS3でもピンP1,P2は互いに電気的に接続されているため、ピンP1,P2の電気的な状態は同じである。本実施形態のスイッチ制御部120は、図6に示されるピンP1,P2およびピンP3の電気的な状態(例えば、電位)の組み合わせに応じて、スイッチの図6に示されるような状態を設定することにより、(1)〜(4)のうちどのホスト装置と接続された場合にあっても、上述したような不都合な事象が生じるのを回避して所期の処理を実行するよう、構成される。本実施形態では、ピンP1,P2は、第一の端子の一例であり、P3は、第二の端子の一例であり、P7〜P9およびP13〜P15は、第三の端子の一例である。
FIG. 6 is a table showing the electrical states of the pins P1 to P3 for each interface specification (SAS1, SAS2, SAS2.1, SAS3) of the host device. FIG. 6 shows the electrical states of the pins P1 to P3 for the following four specifications (1) to (4). It has been found that the types (1) to (4) are typical specifications that currently exist.
(1) Host device to which 3.3 [V] is applied according to SAS1 / 2 / 2.1 (2) 3.3 [V] is not applied according to SAS1 / 2 / 2.1 Host device (3) Host device that conforms to SAS3 and supports power disable (4) Host device that conforms to SAS3 and does not support power disable In FIG. 6, H is high level, L is low level, and NC is disconnected Indicates. The unconnected state can also be referred to as an open state or a floating state. SW represents a switch, C represents a switch connection state, AC represents a switch always connected state, and S represents a switch cut-off state. As described above, since the pins P1 and P2 are electrically connected to each other in the
図7は、スイッチ制御部120の模式的かつ例示的な回路図である。図7に示されるように、本実施形態では、スイッチ制御部120は、NOT回路161(インバータ)やAND回路162等の論理ゲートを含む論理回路160を有している。すなわち、スイッチ制御部120は、ピンP1(またはピンP2)およびピンP3の電気的な状態(例えば電位)により設定されるハイレベルとローレベルとを用いた論理演算により、スイッチSW1,SW2(図6のSW)の接続と遮断とを切り替える信号Ssを生成する。ハイレベルおよびローレベルは、例えば、予め設定された電位の閾値に対する大小により設定されうる。SASの場合、ハイレベルは電源の電位としての略3.3[V]、ローレベルはグラウンドの電位としての略0[V]に設定される。なお、図7に示された論理回路160は一例であって、スイッチ制御部120には、図7に示された回路と等価で異なる論理ゲートを含む論理回路を有してもよい。なお、上述したように、ピンP2はピンP1と電気的に接続されているため、本明細書では、ピンP1およびピンP2を代表してピンP1について説明する場合がある。
FIG. 7 is a schematic and exemplary circuit diagram of the
また、非接続状態(NC)の場合、ピンP1〜P3は、ホスト装置内では、電源の電位の導体部、およびグラウンドの電位の導体部の双方に、電気的に接続されていないため、そのままでは、ピンP1〜P3の電位は、電源の電位およびグラウンドの電位とは異なる電位(別電位)となる(フローティング状態)。よって、別電位を検出する構成を有することにより、フローティング状態を識別することは可能である。また、フローティング状態では、インピーダンスが大きくなるため、インピーダンスにより、フローティング状態を識別することも可能である。本実施形態の場合は、一例として、ピンP1とグラウンドGNDとの間、およびピンP3とグラウンドGNDとの間には、それぞれ、抵抗Rp(プルダウン抵抗)を有したプルダウン回路150が設けられている。これにより、スイッチ制御部120は、非接続状態を、ローレベルと同じに扱い、比較的容易に演算処理することができる。なお、図6の例では、非接続状態をローレベルとすることによる問題は生じない。また、抵抗Rpの抵抗値は、ピンP1およびピンP3がハイレベルである場合に、当該ハイレベルを維持できる値に設定される。ピンP1に接続される抵抗Rpおよびプルダウン回路150は、第一の抵抗および第一のプルダウン回路の一例であり、ピンP3に接続される抵抗Rpおよびプルダウン回路150は、第二の抵抗および第二のプルダウン回路の一例である。
In the non-connected state (NC), the pins P1 to P3 are not electrically connected to both the conductor portion of the power supply potential and the conductor portion of the ground potential in the host device. Then, the potentials of the pins P1 to P3 are different (different potentials) from the power supply potential and the ground potential (floating state). Therefore, it is possible to identify a floating state by having a configuration for detecting another potential. Further, since the impedance increases in the floating state, the floating state can be identified by the impedance. In the present embodiment, as an example, a pull-
また、図7に示されるように、スイッチ制御部120では、ピンP1と直列に抵抗Rhが設けられるとともに、ピンP3と直列に抵抗Rhが設けられている。このような構成により、スイッチSW1,SW2が遮断状態から接続状態に切り替わった際に急に電力が上昇したような場合にあっても、抵抗Rhによってエネルギを消費することができる。すなわち、スイッチ制御部120のうち抵抗Rhよりもホスト装置とは反対側の部分における電力の急な上昇を抑制できる。本実施形態では、抵抗Rhは、処理部140とピンP1,P3との間であって、論理ゲート(NOT回路161やAND回路162等)とピンP1,P3との間に、設けられている。
Further, as shown in FIG. 7, in the
また、ピンP1とグラウンドGNDとの間には、コンデンサCfが設けられるとともに、ピンP3とグラウンドGNDとの間には、コンデンサCfが設けられている。これにより、ピンP1またはピンP3からスイッチ制御部120に入力された電力から高周波成分を除去することができる。
A capacitor Cf is provided between the pin P1 and the ground GND, and a capacitor Cf is provided between the pin P3 and the ground GND. Thereby, a high frequency component can be removed from the electric power input to the
論理回路160において、NOT回路161は、ピンP1の電位のハイレベルとローレベルとを反転して出力する。また、AND回路162は、NOT回路161の出力の電位のレベルと、ピンP3の電位のレベルと、の論理積を出力する。スイッチSW1,SW2は、AND回路162の出力の電位がローレベルである場合に、遮断状態となるよう構成されている。
In the
図8には、ピンP1およびピンP2の電位のレベルに対応して論理回路160で出力される信号Ssのレベル、ならびにスイッチの状態が示されている。図8からわかるように、
(a)ピンP1がハイレベルでありかつピンP3がハイレベルである場合は、論理回路160の出力としての信号Ssはローレベルとなり、この場合、スイッチSW1,SW2は接続状態となる。この場合は、図6の(1)に対応する。
(b)ピンP1がローレベルでありかつピンP3がローレベルである場合は、論理回路160の出力としての信号Ssはローレベルとなり、この場合、スイッチSW1,SW2は接続状態となる。この場合は、図6の(2)、(3)のP3がLの場合、(4)のP1がLまたはNCの場合に対応する。
(c)ピンP1がローレベルでありかつピンP3がハイレベルである場合は、論理回路160の出力としての信号Ssはハイレベルとなり、この場合、スイッチSW1,SW2は遮断状態となる。この場合は、図6の(3)のP3がHの場合に対応する。
(d)ピンP1がハイレベルでありかつピンP3がローレベルである場合は、論理回路160の信号Ssはローレベルとなり、この場合、スイッチSW1,SW2は接続状態となる。この場合は、図6の(4)のP1がHの場合に対応する。
このように、本実施形態のスイッチ制御部120によれば、図6に示された全ての場合に対応できる。すなわち、本実施形態の記憶装置は、図6に示された典型的なSASインタフェースに準拠したホスト装置(1)〜(4)のうちどのホスト装置に接続された場合にあっても、スイッチSW1,SW2が不本意に遮断されることなく、所期の処理を実行しうる。
FIG. 8 shows the level of the signal Ss output from the
(A) When the pin P1 is at the high level and the pin P3 is at the high level, the signal Ss as the output of the
(B) When the pin P1 is at the low level and the pin P3 is at the low level, the signal Ss as the output of the
(C) When the pin P1 is at the low level and the pin P3 is at the high level, the signal Ss as the output of the
(D) When the pin P1 is at a high level and the pin P3 is at a low level, the signal Ss of the
Thus, according to the
また、本実施形態では、論理回路160とスイッチSW1,SW2との間、すなわちAND回路162とスイッチSW1,SW2との間に、遅延回路170が設けられている。遅延回路170は、論理回路160(AND回路162)とグラウンドGNDとの間に設けられたコンデンサCdを有している。遅延回路170により、スイッチ制御部120からスイッチSW1,SW2への信号Ssの伝達を遅らせることができる。また、遅延回路170によって、信号Ssから高周波成分を除去することができる。なお、電源回路130において、5[V]の電力が供給されるピンP7〜P9とスイッチSW1との間、および12[V]の電力が供給されるピンP13〜P15とスイッチSW2との間には、それぞれヒューズ131が設けられている。
In the present embodiment, a
また、図7に示すように、本実施形態では、論理回路160の電源は、電源回路130から導入されている。すなわち、スイッチ制御部120は、ピンP7〜P9あるいはピンP13〜P15を介して供給された電力により、動作可能に構成されている。ただし、上述したように、スイッチ制御部120は、3.3[V]で動作するのに対し、ピンP7〜P9は5[V]、ピンP13〜P15は12[V]である。このため、ピンP7〜P9あるいはピンP13〜P15と論理回路160との間には、電位を5[V]または12[V]から3.3[V]に変換する電位調整部163が設けられている。電位調整部163は、例えば、LDO(low drop out、電圧レギュレータ)や、DDC(DC−DC converter)として構成されうる。なお、電圧調整部163は、5[V]および12[V]のうちいずれか一方から3.3[V]を得ればよい。
As shown in FIG. 7, in the present embodiment, the power supply of the
図9には、power disable対応のホスト装置および記憶装置における処理の手順が示されている。図9に示されるように、ホスト装置は、異常を検出すると(SH1)、制御信号(power disable)を記憶装置100に送信する(SH2)。SH2での制御信号の送信は、ピンP3の電位のローレベルからハイレベルへの変化に相当する。記憶装置100は、ピンP3の電位の変化(電気的な状態の変化)が生じると(SS1)、データの保護処理を実行する(SS2)。SS2でのデータの保護処理は、PLP(power loss protection)とも称される。具体的に、コントローラ104は、PLPとして、データの読み出しあるいは書き込みの完了、キューの破棄、論理物理アドレス変換テーブルのバックアップ等を実行する。本実施形態では、上述した遅延回路170(図7参照)が設けられているため、SS2におけるPLPの処理がより確実に実行されうる。すなわち、PLPの処理時間が、より確実に確保されうる。次に、PLPの処理が終了した後のタイミングで、ピンP3の電位の変化に基づくスイッチ制御部120の論理回路160における演算によって出力された信号Ssにより、スイッチSW1,SW2が遮断状態となる(SS3)。一方、ホスト装置は、制御信号(power disable)の送信後の経過時間を計測し、所定時間が経過した時点で(SH3)、制御信号(power enable)を記憶装置100に送信する(SH4)。SH4での制御信号の送信は、ピンP3の電位のハイレベルからローレベルへの変化に相当する。記憶装置100では、ピンP3の電位のハイレベルからローレベルへの変化(電気的な状態の変化)が生じると(SS4)、当該ピンP3の電位の変化に基づくスイッチ制御部120の論理回路160における演算によって出力された信号Ssにより、スイッチSW1,SW2が接続状態となる(SS5)。これにより、記憶装置100が再起動される。
FIG. 9 shows a processing procedure in the power disable compatible host device and storage device. As shown in FIG. 9, when the host device detects an abnormality (SH1), it transmits a control signal (power disable) to the storage device 100 (SH2). The transmission of the control signal at SH2 corresponds to a change from the low level to the high level of the potential of the pin P3. When a change in the potential of the pin P3 (change in electrical state) occurs (SS1), the
上記本実施形態の記憶装置100では、ピンP1(第一の端子)およびピンP3(第二の端子)の電位(電気的な状態)に応じたスイッチSW1,SW2の状態が異なる。
In the
具体的には、図8の(a)に示されるように、ピンP3の電位がハイレベルであり、かつピンP1の電位がハイレベルである場合には、スイッチSW1,SW2は接続状態となるよう制御される。この場合は、図6に示される仕様(1)の場合であるから、スイッチSW1,SW2が接続状態であるのが所期の状態である。図6の仕様(1)の装置、すなわち、SAS1,SAS2,SAS2.1に準拠し、ピンP1〜P3に3.3[V]が印加される仕様の装置が、本実施形態での第一の装置の一例である。 Specifically, as shown in FIG. 8A, when the potential of the pin P3 is at a high level and the potential of the pin P1 is at a high level, the switches SW1 and SW2 are in a connected state. It is controlled as follows. In this case, the specification (1) shown in FIG. 6 is used, so the switch SW1 and SW2 are in the connected state. The device of the specification (1) in FIG. 6, that is, a device that conforms to SAS1, SAS2, and SAS2.1 and has a specification in which 3.3 [V] is applied to the pins P1 to P3 is the first in this embodiment. This is an example of the apparatus.
また、図8の(c)に示されるように、ピンP3の電位がハイレベルであり、かつピンP1の電位がローレベルである場合には、スイッチSW1,SW2は遮断状態となるよう制御される。この場合は、図6に示される仕様(3)のピンP3の電位がハイレベルである場合であるから、スイッチSW1,SW2が遮断状態であるのが所期の状態である。図6の仕様(3)の装置、すなわち、SAS3に準拠し、power disable対応の仕様の装置が、本実施形態での第二の装置の一例である。なお、上述したように、本実施形態では、プルダウン回路150により、ピンP1およびピンP3の非接続状態(NC)は、それぞれ、ローレベルとして扱うことができる。
Further, as shown in FIG. 8C, when the potential of the pin P3 is high level and the potential of the pin P1 is low level, the switches SW1 and SW2 are controlled to be cut off. The In this case, since the potential of the pin P3 of the specification (3) shown in FIG. 6 is at a high level, the switch SW1 and SW2 are in the cut-off state. The device of the specification (3) in FIG. 6, that is, a device conforming to SAS3 and compatible with power disable is an example of the second device in the present embodiment. As described above, in this embodiment, the pull-
また、図8の(b)および(d)に示されるように、ピンP3の電位がローレベルである場合には、ピンP1の電位によらず、スイッチSW1,SW2は、接続状態となるよう制御される。この場合は、図6に示される仕様(2)、仕様(4)、および仕様(3)のピンP3の電位がローレベルである場合であるから、スイッチSW1,SW2が接続状態であるのが所期の状態である。図6の仕様(2)の装置および仕様(4)の装置、すなわち、SAS1,SAS2,SAS2.1に準拠し、ピンP1〜P3に3.3[V]が印加されていない仕様の装置と、SAS3に準拠し、power disable非対応の仕様の装置が、本実施形態での第三の装置の一例である。 Further, as shown in FIGS. 8B and 8D, when the potential of the pin P3 is at a low level, the switches SW1 and SW2 are in a connected state regardless of the potential of the pin P1. Be controlled. In this case, since the potential of the pin P3 in the specifications (2), specifications (4), and specifications (3) shown in FIG. 6 is at a low level, the switches SW1 and SW2 are in the connected state. It is the expected state. The device of the specification (2) and the device of the specification (4) in FIG. 6, that is, a device that conforms to SAS1, SAS2, and SAS2.1 and has 3.3 [V] applied to the pins P1 to P3. A device that conforms to SAS3 and does not support power disable is an example of a third device in this embodiment.
このように、本実施形態によれば、スイッチ制御部120は、ピンP1およびピンP2の電気的な状態によってスイッチSW1,SW2の接続状態と遮断状態とを切り替えるので、ホスト装置の仕様および制御信号に対応した所期のスイッチSW1,SW2の接続状態が得られやすい。
As described above, according to the present embodiment, the
また、本実施形態では、スイッチ制御部120は、論理回路160を有した。これにより、仕様および制御信号に応じてスイッチSW1,SW2を所期の状態に制御するスイッチ制御部120を、比較的簡素な構成として得ることができる。
In the present embodiment, the
<第1変形例>
図10は、第1変形例の記憶装置の模式的かつ例示的なブロック図である。図10に示されるように、この変形例の記憶装置100Aでは、スイッチ制御部120が、スイッチ制御素子120bとして構成されている。スイッチ制御素子120bは、例えば、ASIC(application specific integrated circuit)や、FPGA(field programmable gate array)、PLD(programmable logic device)等の、半導体素子あるいは集積回路として構成することができる。この変形例によっても、上記実施形態と同様の効果(結果)が得られる。
<First Modification>
FIG. 10 is a schematic and exemplary block diagram of the storage device according to the first modification. As shown in FIG. 10, in the
<第2変形例>
図11は、第2変形例の記憶装置の模式的かつ例示的なブロック図である。図11に示されるように、この変形例の記憶装置100Bでは、スイッチ制御部120c(120)が、コントローラ104に含まれている。すなわち、コントローラ104は、ファームウエア等のプログラム(ソフトウエア)にしたがって演算処理を実行することにより、本来の記憶制御部104aの機能とともに、スイッチ制御部120cの機能を実現する。本変形例によっても、上記実施形態と同様の効果(結果)が得られる。
<Second Modification>
FIG. 11 is a schematic and exemplary block diagram of a storage device according to a second modification. As shown in FIG. 11, in the
図12は、第2変形例の記憶装置による処理の手順の模式的かつ例示的なフローチャートである。図12には、power disableによる処理が例示される。まず、スイッチ制御部120c(120)として機能するコントローラ104は、ピンP1,P3(端子)の電位(電気的な状態)を検出し(S1)、ピンP3の電位がハイレベルであるとともに(S2でYes)、ピンP1,P2の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には(S3でYes)、PLP等のデータの保護処理を実行し(S4)、スイッチSW1,SW2を遮断状態となるよう制御する(S5)。次に、コントローラ104は、ピンP1,P3(端子)の電位(電気的な状態)を検出し(S6)、ピンP3の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には(S7でYes)、スイッチSW1,SW2を接続状態となるよう制御する(S8)。このS8により、記憶装置100Bが再起動される。なお、S2でNo、S3でNoの場合は、図12のフローは実行されない。また、S7でNoの場合は、S6に戻る。
FIG. 12 is a schematic and exemplary flowchart of a processing procedure performed by the storage device according to the second modification. FIG. 12 illustrates processing by power disable. First, the
また、上記実施形態あるいは変形例あるいはそれと等価な記憶装置100は、サーバ装置以外にも適用されうる。図13は、実施形態の記憶装置が組み込まれた電子機器の例示的な斜視図である。図13に示されるように、記憶装置100は、パーソナルコンピュータのような電子機器50に収容されて使用されうる。電子機器50は、筐体51,52、ディスプレイ53、入力装置54等を有する。筐体51と筐体52とは、ヒンジ部56を介して回動可能に接続されている。ディスプレイ53は、表示面53aが露出された状態で筐体51に収容され、入力装置54は、入力部54aが露出された状態で筐体52に収容されている。ディスプレイ53は、例えば、LCDや、OELD等である。入力装置54は、例えば、キーボードや、ポインティングデバイス、クリックボタン等である。また、筐体52には、CPU57(central processing unit)や、コントローラ等の電子部品(不図示)が実装された回路基板55が収容されるとともに、記憶装置100が収容されている。回路基板55と記憶装置100とは、フレキシブルプリント配線板等の配線や、電子機器50に設けられたコネクタ58、当該コネクタ58に接続された記憶装置100のインタフェース部107等を介して、電気的に接続されている。インタフェース部58,107は、電子機器50と記憶装置100との間で、信号を伝達する。電子機器50は、ホスト装置の一例であり、CPU57は、ホスト制御部231(制御部23)の一例である。なお、ホスト制御部231は、CPU57以外であってもよい。また、電子機器は、クラムシェル型のパーソナルコンピュータには限定されず、デスクトップ型のパーソナルコンピュータや、他の電子機器であってもよい。
The
以上、本発明の実施形態を例示したが、上記実施形態は一例であって、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、各実施形態や各変形例の構成や形状は、部分的に入れ替えて実施することも可能である。また、各構成や形状等のスペック(構造や、種類、方向、形状、大きさ、長さ、幅、厚さ、高さ、数、配置、位置、材質等)は、適宜に変更して実施することができる。 As mentioned above, although embodiment of this invention was illustrated, the said embodiment is an example and is not intending limiting the range of invention. These embodiments can be implemented in various other forms, and various omissions, replacements, combinations, and changes can be made without departing from the scope of the invention. These embodiments are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof. In addition, the configuration and shape of each embodiment and each modification may be partially exchanged. In addition, specifications (structure, type, direction, shape, size, length, width, thickness, height, number, arrangement, position, material, etc.) of each configuration and shape, etc. are changed as appropriate. can do.
100,100A,100B…記憶装置、103…メモリ、104…コントローラ、107…インタフェース部、120…スイッチ制御部、160…論理回路、161…NOT回路、162…AND回路、163…電位調整部、170…遅延回路、P1,P2…ピン(第一の端子)、P3…ピン(第二の端子)、P7〜P9,P13〜P15…ピン(第三の端子)、SW1,SW2…スイッチ。 DESCRIPTION OF SYMBOLS 100,100A, 100B ... Memory | storage device, 103 ... Memory, 104 ... Controller, 107 ... Interface part, 120 ... Switch control part, 160 ... Logic circuit, 161 ... NOT circuit, 162 ... AND circuit, 163 ... Potential adjustment part, 170 ... delay circuit, P1, P2 ... pin (first terminal), P3 ... pin (second terminal), P7 to P9, P13 to P15 ... pin (third terminal), SW1, SW2 ... switch.
Claims (16)
データを記憶するメモリと、
前記メモリへのデータの書き込みおよび前記メモリからのデータの読み出しを制御するよう構成されたコントローラと、
第一の端子と、第二の端子と、第三の端子と、を有したインタフェース部であって、
前記記憶装置と第一の装置とが接続された場合と、前記記憶装置と第二の装置とが接続された場合とで、前記第一の端子の電気的な状態が異なり、
前記記憶装置と前記第一の装置とが接続された場合には、前記第一の装置から前記第二の端子を介して前記記憶装置に電力が供給されるとともに、前記記憶装置と前記第二の装置とが接続された場合には、前記第二の装置から前記第二の端子を介して前記記憶装置に制御信号が入力され、
前記第三の端子を介して前記記憶装置に電力が供給されうる、インタフェース部と、
前記第三の端子と前記コントローラとを電気的に接続する接続状態と、前記第三の端子と前記コントローラとを電気的に遮断する遮断状態と、を切り替えるスイッチと、
前記第一の端子および前記第二の端子の電気的な状態に基づいて、前記接続状態と前記遮断状態とが切り替わるよう、前記スイッチを制御するスイッチ制御部と、
を備えた。 A storage device,
A memory for storing data;
A controller configured to control writing of data to the memory and reading of data from the memory;
An interface unit having a first terminal, a second terminal, and a third terminal,
When the storage device and the first device are connected, and when the storage device and the second device are connected, the electrical state of the first terminal is different,
When the storage device and the first device are connected, power is supplied from the first device to the storage device via the second terminal, and the storage device and the second device are also connected. When the device is connected, a control signal is input from the second device to the storage device via the second terminal,
An interface unit through which power can be supplied to the storage device via the third terminal;
A switch that switches between a connection state that electrically connects the third terminal and the controller, and a blocking state that electrically disconnects the third terminal and the controller;
Based on the electrical state of the first terminal and the second terminal, a switch control unit that controls the switch so that the connection state and the cutoff state are switched;
Equipped with.
前記スイッチ制御部は、前記第一の端子の電気的な状態に基づいて、前記記憶装置が前記第一の装置と接続された場合には前記スイッチが接続状態となり、前記記憶装置が前記第二の装置と接続された場合には前記制御信号に応じて前記スイッチの前記接続状態と前記遮断状態とが切り替わるように、前記スイッチを制御するよう構成される。 The storage device according to claim 1,
The switch control unit is configured such that when the storage device is connected to the first device, the switch is connected based on the electrical state of the first terminal, and the storage device is connected to the second device. When connected to the device, the switch is controlled so that the connection state and the cutoff state of the switch are switched according to the control signal.
前記記憶装置と第三の装置とが接続された場合には、前記第三の装置から前記第三の端子を介して前記記憶装置に電力が供給されうるとともに、前記第三の装置から前記第二の端子を介して前記記憶装置には電力および前記制御信号は入力されず、
前記スイッチ制御部は、前記第二の端子の電気的な状態に基づいて、前記記憶装置と前記第三の装置とが接続された場合には前記スイッチが前記接続状態となるように、前記スイッチを制御するよう構成される。 The storage device according to claim 1,
When the storage device and the third device are connected, power can be supplied from the third device to the storage device via the third terminal, and from the third device to the first device. Power and the control signal are not input to the storage device via two terminals,
The switch control unit is configured to switch the switch so that the switch is in the connection state when the storage device and the third device are connected based on the electrical state of the second terminal. Configured to control.
前記制御信号の電位のハイレベルが前記スイッチの前記遮断状態に対応するとともに、前記制御信号の電位のローレベルが前記スイッチの前記接続状態に対応し、
前記第一の端子の電位がハイレベルでありかつ前記第二の端子の電位がハイレベルである場合には、前記スイッチが接続状態となるように、前記スイッチを制御し、前記第一の端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルでありかつ前記第二の端子の電位がハイレベルである場合には、前記スイッチが遮断状態となるように、前記スイッチを制御するよう構成される。 The storage device according to claim 1,
The high level of the potential of the control signal corresponds to the cutoff state of the switch, and the low level of the potential of the control signal corresponds to the connection state of the switch,
When the potential of the first terminal is high level and the potential of the second terminal is high level, the switch is controlled so that the switch is connected, and the first terminal When the potential of the second terminal is at a low level or another level different from the high level and the low level and the potential at the second terminal is at the high level, the switch is turned off. Configured to control.
前記スイッチ制御部は、前記第二の端子の電位がローレベルであるかあるいはハイレベルおよびローレベルとは異なる別レベルである場合には、前記第一の端子の電位によらず前記スイッチが前記接続状態となるように、前記スイッチを制御するよう構成される。 The storage device according to claim 4,
When the potential of the second terminal is at a low level or another level different from the high level and the low level, the switch controller is configured so that the switch does not depend on the potential of the first terminal. The switch is configured to be controlled so as to be connected.
前記スイッチ制御部は、前記第一の端子および前記第二の端子の電位のレベルに基づいて論理演算を行う論理回路を有した。 The storage device according to claim 1,
The switch control unit includes a logic circuit that performs a logic operation based on the potential levels of the first terminal and the second terminal.
前記スイッチ制御部は、
前記第一の端子とグラウンド部との間に接続された第一の抵抗を有する第一のプルダウン回路と、
前記第二の端子とグラウンド部との間に接続された第二の抵抗を有する第二のプルダウン回路と、
を有した。 The storage device according to claim 6,
The switch control unit
A first pull-down circuit having a first resistor connected between the first terminal and the ground portion;
A second pull-down circuit having a second resistor connected between the second terminal and the ground portion;
Had.
前記論理回路は、NOT回路と、AND回路と、を含み、
前記NOT回路は、前記第一の端子の電位のハイレベルとローレベルとを反転して出力し、
前記AND回路は、前記NOT回路の出力の電位のレベルと、前記第二の端子の電位のレベルと、の論理積を出力し、
前記スイッチ制御部は、前記AND回路の出力の電位のレベルがローレベルである場合には、前記スイッチが前記遮断状態となり、前記AND回路の出力の電位のレベルがハイレベルである場合には、前記スイッチが前記接続状態となるように、前記スイッチを制御するよう構成された。 The storage device according to claim 6,
The logic circuit includes a NOT circuit and an AND circuit,
The NOT circuit inverts and outputs the high level and low level of the potential of the first terminal,
The AND circuit outputs a logical product of the potential level of the output of the NOT circuit and the potential level of the second terminal,
When the level of the output potential of the AND circuit is a low level, the switch control unit is in the cut-off state, and when the level of the potential of the AND circuit is a high level, The switch is configured to be controlled so that the switch is in the connected state.
前記スイッチ制御部は、前記第三の端子を介して供給された電力により動作可能に構成された。 The storage device according to claim 1,
The switch control unit is configured to be operable by electric power supplied via the third terminal.
前記第三の端子と前記スイッチ制御部との間に設けられ、前記第三の端子の電位を前記スイッチ制御部の電源の電位に調整するよう構成された電位調整部を備えた。 The storage device according to claim 9,
A potential adjustment unit is provided between the third terminal and the switch control unit, and is configured to adjust the potential of the third terminal to the potential of the power source of the switch control unit.
前記スイッチ制御部と前記スイッチとの間に設けられた遅延回路を備えた。 The storage device according to claim 1,
A delay circuit provided between the switch control unit and the switch is provided.
前記第一の端子は、SAS3規格の電源用インタフェースの、P1ピンまたはP2ピンであり、
前記第二の端子は、前記電源用インタフェースの、P3ピンであり、
前記第三の端子は、前記電源用インタフェースの、P7ピン、P8ピン、P9ピン、P13ピン、P14ピン、P15ピンのうちいずれかである。 The storage device according to claim 1,
The first terminal is a P1 pin or a P2 pin of a SAS3 power interface.
The second terminal is a P3 pin of the power interface,
The third terminal is any one of the P7 pin, the P8 pin, the P9 pin, the P13 pin, the P14 pin, and the P15 pin of the power supply interface.
前記第一の装置は、SAS1規格、SAS2規格、またはSAS2.1規格に準拠し、
前記第二の装置は、SAS3規格に準拠し、
前記制御信号は、power disable(パワーディスエイブル)信号である。 The storage device according to claim 12,
The first device conforms to the SAS 1 standard, the SAS 2 standard, or the SAS 2.1 standard,
The second device conforms to the SAS3 standard,
The control signal is a power disable signal.
前記第三の装置は、SAS3規格に準拠するとともに、power disable信号を用いた制御に非対応である。 The storage device according to claim 12,
The third device conforms to the SAS3 standard and does not support control using a power disable signal.
データを記憶するメモリと、
前記メモリへのデータの書き込みおよび前記メモリからのデータの読み出しを制御するよう構成されたコントローラと、
第一の端子と、第二の端子と、第三の端子と、を有したインタフェース部であって、
前記第一の端子の電気的な状態は、第一の装置と接続された場合と、第二の装置と接続された場合とで異なり、
前記第二の端子には、前記第二の装置から制御信号が入力され、
前記第三の端子を介して前記第二の装置から前記記憶装置に電力が供給されうる、インタフェース部と、
前記制御信号に基づいて前記第三の端子と前記コントローラとを電気的に接続する接続状態と、前記第三の端子と前記コントローラとを電気的に遮断する遮断状態と、を切り替えるスイッチと、
前記第一の端子および前記第二の端子の電気的な状態に基づいて、前記接続状態と前記遮断状態とが切り替わるよう、前記スイッチを制御するスイッチ制御部と、
を備える。 A storage device,
A memory for storing data;
A controller configured to control writing of data to the memory and reading of data from the memory;
An interface unit having a first terminal, a second terminal, and a third terminal,
The electrical state of the first terminal is different when connected to the first device and when connected to the second device,
The second terminal receives a control signal from the second device,
An interface unit through which power can be supplied from the second device to the storage device via the third terminal;
A switch that switches between a connection state that electrically connects the third terminal and the controller based on the control signal, and a blocking state that electrically disconnects the third terminal and the controller;
Based on the electrical state of the first terminal and the second terminal, a switch control unit that controls the switch so that the connection state and the cutoff state are switched;
Is provided.
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