JP2016170751A - 転送制御回路および転送制御方法 - Google Patents

Abstract

【課題】共通の記憶手段から複数の信号処理回路へデータ転送をする際に要する時間を抑制することができる転送制御回路を得る。【解決手段】転送制御回路を、複数のデータ入出力手段１と、データ読み出し手段２と、データ保存手段３と、リード制御手段４と、データカウント手段５を備える構成とする。データ入出力手段１は、それぞれ対応する信号処理回路からリード要求を受け取り、データを要求元に出力する。データ読み出し手段２は、メモリからプログラムのデータを読み出す。データ保存手段３は、読み出したデータを一時保存データとして保存する。リード制御手段４は、一時保存データからデータを選択して、リード要求の受信元への出力を制御する。データカウント手段５は、出力された一時保存データのデータ量をカウントする。また、データ読み出し手段２はカウントしたデータ量が所定のデータ量に達するごとに、メモリからデータを読み出す。【選択図】 図１

Description

本発明は、データの転送制御に関するものであり、特にメモリに保存されたプログラムを複数の信号処理回路に転送する技術に関するものである。

情報社会の発展により情報処理装置や通信装置等では、必要とされる信号処理やデータ処理量が増大し、処理の高速化が求められている。例えば、通信装置は、信号処理用のＤＳＰ（Digital Signal Pocessor）を複数、備えて並列に信号処理を行うことで処理速度を向上させている。

ＤＳＰは、フラッシュメモリ等の不揮発性メモリから起動時にプログラムを読み出し、読み出したプログラムを基に信号処理を行う。その際、複数、備えられたＤＳＰは同一のプログラムを基に動作することがある。そのような場合には、回路面積の削減等を目的として、複数のＤＳＰは、共通のフラッシュメモリからプログラムを読み出して動作できることが望ましい。

複数のＤＳＰがブートする際に、共通のフラッシュメモリからプログラムを読み出そうとして個々にアクセスフラッシュメモリにアクセスを行うと、各ＤＳＰ間で競合が生じ得る。そのため、１つのＤＳＰがフラッシュメモリからデータの転送を受けているときは、他のＤＳＰは、フラッシュメモリにアクセスを停止して待っている必要がある。１つのＤＳＰへの転送完了を他のＤＳＰが待つことによって、すべてのＤＳＰの起動が終わって通信装置等が立ち上がるまでに時間を要する。そのため、複数のＤＳＰが共通のフラッシュメモリからプログラムを読み出す構成とする場合には、競合や待ち時間を抑制しできるだけ早くプログラムの転送を行えることが望ましい。そのような、互いに与える影響を抑制し複数のＤＳＰが共通のメモリからプログラムを読み出す技術としては、例えば、特許文献１のような技術が開示されている。

特許文献１は、送受信装置において１つの記憶手段から複数のＤＳＰにプログラムの転送を行うデータ転送方式に関するものである。特許文献１の送受信装置は、記憶手段と、第１のプロセッサと、ＲＡＭ（Random Access Memory）と、第２のプロセッサと、転送制御部と、ＤＳＰを備えている。

特許文献１の送受信装置では、電源が投入されると第１のプロセッサによって、記憶手段に保存されているプログラムがＲＡＭに転送されて保存される。第２のプロセッサは、ＲＡＭからプログラムの転送先の情報を読み取って、転送制御部に送る。また、第２のプロセッサは、ＲＡＭに保存されたプログラムのデータを各プロセッサと接続されたシリアルバスに出力する。各ＤＳＰは、転送制御部から送られてくるパルス信号を基準として、第２のプロセッサから出力されるプログラムを同時に受け取る。すなわち、特許文献１の転送方式では、１つの記憶手段からプロセッサ等を介して出力されたプログラムを、複数のＤＳＰが同時に受け取る。特許文献１は、このように複数のＤＳＰにプログラムを一斉に受信することで、あるＤＳＰへのプログラムの転送に失敗しても、他のＤＳＰはプログラムの受信を続けることで転送失敗の影響を受けないとしている。また、特許文献１は、１度の処理でプログラムを転送することができ、ＤＳＰへのプログラムの転送に時間がかからないとしている。

特開平９−１４６９０１号公報

しかしながら、特許文献１の技術は次のような点で十分ではない。特許文献１のプログラム転送方式では、１つのプロセッサから送信された１データが複数のＤＳＰに一斉に送信され、各ＤＳＰがデータを受け取っている。また、あるプロセッサへの転送が失敗しても、プログラムの続きのデータの送信を継続することで、他のプロセッサが影響を受けないようにしている。そのため、特許文献１のプログラム転送方式では、全てのプロセッサが同じ速さでデータを受信して次のデータを受け取るまでに行う処理を終える必要がある。よって、処理の遅れ等でデータを受け取ることができずに転送が失敗したＤＳＰは、他のＤＳＰへのプログラムの転送が全て完了するまで、転送が失敗した分のデータを得ることができない。転送が失敗したＤＳＰは、他のＤＳＰへの転送が全て完了してから、再度、必要なデータを得て起動の動作を行う必要がある。そのため、特許文献１の転送方式では、すべてのＤＳＰが動作可能な状態になるまで時間を要する可能性がある。よって、特許文献１の技術は、共通の記憶手段から複数の信号処理回路へデータ転送する際に要する時間を抑制するための技術としては十分ではない。

本発明は、共通の記憶手段から複数の信号処理回路へデータ転送をする際に要する時間を抑制することができる転送制御回路を得ることを目的としている。

上記の課題を解決するため、本発明の転送制御回路は、複数のデータ入出力手段と、データ読み出し手段と、データ保存手段と、リード制御手段と、データカウント手段を備えている。

データ入出力手段は、それぞれ対応する信号処理回路からプログラムのデータを要求する信号をリード要求として受け取り、リード要求に応じたデータを要求元の信号処理回路に出力する。データ読み出し手段は、プログラムが保存されたメモリからプログラムのデータを読み出す。データ保存手段は、データ読み出し手段２が読み出したデータを一時保存データとして保存する。リード制御手段は、データ保存手段に保存されている一時保存データから、リード要求に応じたデータを選択して、リード要求の受信元のデータ入出力手段への出力を制御する。データカウント手段は、データ保存手段から出力された一時保存データのデータ量をカウントする。また、データ読み出し手段はデータカウント手段がカウントしたデータ量が所定のデータ量に達するごとに、メモリから所定のデータ量のデータを読み出す。

本発明の転送制御方法は、それぞれ対応する信号処理回路からプログラムのデータを要求する信号をリード要求として受け取る。本発明の転送制御方法は、プログラムが保存されたメモリからプログラムのデータを読み出すデータ読み出す。本発明の転送制御方法は、読み出したデータを一時保存データとして保存する。本発明の転送制御方法は、一時保存データから、リード要求に応じたデータを選択して、選択したデータのリード要求の受信元への出力を制御する。本発明の転送制御方法は、リード要求に応じたデータを要求元の前記信号処理回路に出力する。また、本発明の転送制御方法は、出力した一時保存データのデータ量をカウントし、カウントしたデータ量が所定のデータ量に達するごとに、メモリから所定のデータ量のデータを読み出す。

本発明によると、共通の記憶手段から複数の信号処理回路へデータ転送をする際に要する時間を抑制することができる。

本発明の第１の実施形態の構成の概要を示す図である。 本発明の第２の実施形態の構成の概要を示す図である。 本発明の第２の実施形態の装置構成の一部を示す図である。 本発明の第２の実施形態におけるデータ転送速度を模式的に示した図である。 本発明の第２の実施形態における信号のシーケンスの例を示した図である。 本発明の第２の実施形態におけるデータフローの例を示す図である。 本発明の第３の実施形態の構成の概要を示す図である。 本発明の第３の実施形態の装置構成の一部を示す図である。 本発明の第２の実施形態におけるデータフローの例を示す図である。 本発明の第２の実施形態におけるデータ転送速度を模式的に示した図である。 本発明の他の実施形態の構成の例を示した図である。

（第１の実施形態）
本発明の第１の実施形態について図を参照して詳細に説明する。図１は、本実施形態の転送制御回路の構成の概要を示したものである。本実施形態の転送制御回路は、複数のデータ入出力手段１と、データ読み出し手段２と、データ保存手段３と、リード制御手段４と、データカウント手段５を備えている。

データ入出力手段１は、それぞれ対応する信号処理回路からプログラムのデータを要求する信号をリード要求として受け取り、リード要求に応じたデータを要求元の信号処理回路に出力する。データ読み出し手段２は、プログラムが保存されたメモリからプログラムのデータを読み出す。データ保存手段３は、データ読み出し手段２が読み出したデータを一時保存データとして保存する。リード制御手段４は、データ保存手段３に保存されている一時保存データから、リード要求に応じたデータを選択して、リード要求の受信元のデータ入出力手段１への出力を制御する。データカウント手段５は、データ保存手段３から出力された一時保存データのデータ量をカウントする。また、データ読み出し手段２はデータカウント手段５がカウントしたデータ量が所定のデータ量に達するごとに、メモリから所定のデータ量のデータを読み出す。

本実施形態の転送制御回路では、データ読み出し手段２がメモリからプログラムのデータを読み出して、読み出したデータをデータ保存手段３が一時保存データとして保存している。また、リード制御手段４が保存されている一時保存データからリード要求に応じたデータを選択して、リード要求の受信元への出力を制御している。このような構成とすることで、本実施形態の転送制御回路では、信号処理回路がそれぞれリード要求のタイミングに応じて各信号処理回路に１つのメモリに保存されているデータを転送することができる。

また、本実施形態の転送制御回路では、データカウント手段５が出力された一時保存データのデータ量をカウントし、所定のデータ量に達するごとに、データ読み出し手段２がメモリから所定のデータ量のデータを読み出している。所定のデータ量のデータが出力されるごとに、さらにメモリからデータが読み出されるので、本実施形態の転送制御回路はリード要求に応じて継続してデータを転送することができる。すなわち、本実施形態の転送制御回路を用いることで、他の転送制御回路へのデータ転送が遅れて、要求したデータを長時間待つ転送制御回路が生じることを避けることができる。そのため、本実施形態の転送制御回路を用いることで、信号処理回路が起動するまでの時間を抑制することができる。以上のように、本実施形態の転送制御回路は、共通の記憶手段から複数の信号処理回路へデータを転送する際に要する時間を抑制することができる。

（第２の実施形態）
本発明の第２の実施形態について図を参照して詳細に説明する。図２は、本実施形態の信号処理装置の構成の概要を示したものである。

本実施形態の信号処理装置は、信号処理回路１１と、転送制御回路１２と、メモリ１３を備えている。信号処理回路１１は、複数、備えられている。本実施形態では信号処理回路１１は、信号処理回路１１−１から信号処理回路１１−ＮまでのＮ個、備えられているとする。

本実施形態の信号処理装置では、１つのメモリ１３から複数の信号処理回路１１に転送制御回路１２を介してブートプログラムが転送される。各信号処理回路１１は、同一のブートプログラムで動作する。リセット状態が解除された際は、各信号処理回路１１は、同時に稼働を開始するが、処理の進行に応じてそれぞれのタイミングでブートプログラムの転送を要求する。転送制御回路１２は、メモリ１３に保存されているブートプログラムを読み出して一時保存し、各信号処理回路１１からそれぞれ送られてくる要求に応じて信号処理回路１１にデータを転送する。

信号処理回路１１は、転送制御回路１２を介してフラッシュメモリ１３から入力されるブートプログラムに基づいて起動し、信号処理または情報処理を行う機能を有する。本実施形態の信号処理回路１１には、ＤＳＰ（Digital Signal Pocessor）が用いられる。信号処理回路１１は、処理を行う信号またはデータの入出力を行う機能を備えている。本実施形態の信号処理回路１１は、ＳＰＩ（Serial Peripheral Interface）モードで転送制御回路１２と接続している。信号処理回路１１は、転送制御回路１２を介してメモリ１３から転送されるブートプログラムに基づいて動作を開始して、入力された信号またはデータの処理を行って結果を出力する。

転送制御回路１２の構成の詳細について説明する。図３は、本実施形態の転送制御回路１２の構成の概要を示した図である。

転送制御回路１２は、処理回路インターフェース部２１と、リード制御部２２と、小容量記憶部２３と、ライト制御部２４と、ライト調停部２５と、メモリインターフェース部２６を備えている。処理回路インターフェース部２１、リード制御部２２、小容量記憶部２３およびライト制御部２４は、信号処理回路１１ごとに備えられている。すなわち、本実施形態の処理回路インターフェース部２１、リード制御部２２、小容量記憶部２３およびライト制御部２４の数は、信号処理回路１１の数と同じＮ個である。また、ライト調停部２５およびメモリインターフェース部２６は、１つのみ備えられている。

処理回路インターフェース部２１は、信号処理回路１１との間でデータの送受信を行う機能を有する。また、処理回路インターフェース部２１は、所定の量のデータを一時的に記憶する機能を有する。

本実施形態の処理回路インターフェース部２１は、ＳＰＩスレーブコントローラとして動作する。処理回路インターフェース部２１は、信号処理回路１１から転送回路制御信号Ｓ１として送られてくるブートプログラムを要求するリードコマンドに応じて、データを信号処理回路１１に転送回路出力信号Ｓ２として送る。

処理回路インターフェース部２１は、ブートプログラムのデータを要求する信号をデータ要求信号Ｓ２１としてライト制御部２２に送る。処理回路インターフェース部２１は、ライト制御部２２から送られてくるデータを一時保存し、信号処理回路１１から送られてくるリードコマンドに応じて一時保存したデータを信号処理回路１１に出力する。処理回路インターフェース部２１は、ｎバイトのデータを信号処理回路１１に出力するごとに、リード制御部２２に次のデータを要求する。また、本実施形態の処理回路インターフェース部２１は、第１の実施形態のデータ入出力手段１に相当する。

本実施形態の処理回路インターフェース部２１は、信号処理回路１１に応じてインターフェース部２１−１からインターフェース部２１−ＮまでのＮ個、備えられている。

リード制御部２２は、小容量記憶部２３に保存されているデータの読み出しを制御する機能を有する。また、リード制御部２２は、読み出しを行ったデータ量をカウントする機能を有する。リード制御部２２は、処理回路インターフェース部２１から、データを要求する信号をデータ要求信号Ｓ２１として受け取ると、小容量記憶部２３から１アドレス分のｎバイトのデータを読み出す。リード制御部２２は、データを要求する信号を小容量データ要求信号Ｓ２２として小容量記憶部２３に送り、ｎバイトのデータを小容量記憶部出力信号Ｓ３２として受け取る。

また、リード制御部２２は、データの読み出しを行った際に読み出しを行ったデータ量をカウントする。リード制御部２２は、ｍ／２バイトのデータを読み出すごとに、ライトライト制御部２５に次のｍ／２バイトのデータの書き込みを要求する信号をデータ計測信号Ｓ２６として送る。ｍバイトは、小容量記憶部２３の記憶容量に相当するデータ量である。

本実施形態のリード制御部２２は、信号処理回路１１に応じてリード制御部２２−１からリード制御部２２−ＮまでのＮ個、備えられている。また、本実施形態のリード制御部２２は、第１の実施形態のリード制御手段４に相当する。

小容量記憶部２３は、メモリ１３から読み出されたブートプログラムのデータを保存する機能を有する。本実施形態の小容量記憶部２３には、読み出しと書き込みを同時に行うことができるデュアルポートＲＡＭ（Random Access Memory）が用いられる。小容量記憶部２３は、リード制御部２２から小容量データ要求信号Ｓ２２として送らてくるリード要求に基づいて、保存しているデータのうちｎバイト分をリード制御部２２に小容量記憶部出力信号Ｓ３２として出力する。

また、小容量記憶部２３は、ライト制御部２４からライト制御部出力信号Ｓ３３として入力されるデータを保存する。小容量記憶部２３は、受け取ったデータを保存すると次のデータを要求する信号を、小容量ライト制御信号Ｓ２３としてライト制御部２４に送ることにより順次、データを受け取って書き込みを行う。

本実施形態の小容量記憶部２３の記憶容量は、例えば、信号処理装置が備えられている装置の最小のメモリブロックの記憶容量と同サイズの記憶容量として設定される。本実施形態の小容量記憶部２３の記憶容量は、ｍバイトであるとする。小容量記憶部２３の記憶容量のｍバイトは、信号処理回路１１が読み出すデータ単位であるｎバイトより十分に大きい。小容量記憶部２３の記憶容量は、信号処理装置が備えられている装置の最小のメモリブロックの記憶容量とは異なる他の容量値としてもよい。また、本実施形態の小容量記憶部２３は、第１の実施形態のデータ保存手段３およびデータカウント手段５に相当する。

本実施形態の小容量記憶部２３は、信号処理回路１１に応じて小容量記憶部２３−１から小容量記憶部２３−ＮまでのＮ個、備えられている。

ライト制御部２４は、小容量記憶部２３へのデータの書き込みを制御する機能を有する。ライト制御部２４は、小容量ライト要求信号Ｓ２３およびデータ計測信号Ｓ２６に基づいて、少容量記憶部２３へのデータの書き込みを行う。ライト制御部２４は、データの書き込みを要求されると、ライト調停部２５にデータの要求を行う信号を調停要求信号Ｓ２４として送る。ライト制御部２４は、要求に応じてライト調停部２５からライト調停部出力信号Ｓ３４として入力されるデータを、小容量記憶部２３にライト制御部出力信号Ｓ３３として出力して書き込みを行う。

本実施形態のライト制御部２４は、信号処理回路１１に応じてライト制御部２４−１からライト制御部２４−ＮまでのＮ個、備えられている。

ライト調停部２５は、各小容量記憶部２３にデータを書き込む順番を制御する機能を有する。ライト調停部２５は、各ライト制御部２４から調停要求信号Ｓ２４として入力されるライト要求を基に、データを書き込む順番を所定のアルゴリズムで決定する。本実施形態では所定のアルゴリズムには、ラウンドロビン法が用いられる。

ライト調停部２５は、データを書き込む順番を決定すると、決定した順に各信号処理回路１１に送るために必要なデータを要求する信号を、メモリインターフェース部２６にライト制御信号Ｓ２５として送る。また、ライト調停部２５は、メモリ１３から読み出されたデータを、メモリインターフェース部２６からライト制御応答信号Ｓ３５として受け取る。ライト調停部２４は、受け取ったデータを、各データの送付先となる信号処理回路１１に対応するライト制御部２４にライト調停部出力信号Ｓ３４として送る。

メモリインターフェース部２６は、ライト調停部２５からの要求に基づいてメモリ１３からデータを読み出す機能を有する。メモリインターフェース部２６は、ライト調停部２５からライト制御信号Ｓ２５として入力される信号で指定された順に、各信号処理回路１１に対応するデータをメモリ１３から読み出す。メモリインターフェース部２６は、メモリ１３にデータを要求する信号をメモリ制御信号Ｓ３として送る。また、メモリインターフェース部２６は、要求したデータをメモリ出力信号Ｓ４としてメモリ１３から受け取る。メモリインターフェース部２６は、メモリ出力信号Ｓ４として受け取ったデータを、ライト制御応答信号Ｓ３５としてライト調停部３５に送る。

メモリインターフェース部２６は、ライト調停部２５から送られてくる要求に基づいてｍ/２バイトごとにデータの読み出しを行う。リセット解除の際には、メモリインターフェース部２６は、ｍバイトのデータを連続で読み出す。本実施形態のメモリインターフェース部２６は、ＳＰＩマスターコントローラとして動作する。また、本実施形態のメモリインターフェース部２６は、第１の実施形態のデータ読み出し手段２に相当する。

メモリ１３は、信号処理回路１１で用いるプログラムを保存する機能を有する。メモリ１３は、メモリインターフェース部２６からメモリ制御信号Ｓ３として送られてくる要求に基づいて、対応するデータをメモリインターフェース部２６にメモリ出力信号Ｓ４として送る。

また、メモリ１３とメモリインターフェース部２６の間のバスは、信号処理回路１１と処理回路インターフェース部２１の間のバスに比べて高速なデータ転送が可能なバスとして構成される。

信号処理回路１１と転送制御回路１２の間のデータ転送速度と、メモリ１３と転送制御回路１２の間のデータ転送速度の比較を説明する。Ｎ個の信号処理回路１１が同時にブートプログラムをそれぞれの動作状態に応じて読み出すためには、信号処理回路１１と転送制御回路１２の間に比べ、メモリ１３と転送制御回路１２の間のデータ転送速度が高速である必要がある。

図４は、信号処理回路１１と転送制御回路１２の間のバスと、メモリ１３と転送制御回路１２の間のバスにおけるデータの転送量および転送速度を模式的に示したものである。図４において、横方向は時間を表している。図４の上段の信号処理回路は、信号処理回路１１と転送制御回路１２の間でｍ／２バイトのデータ#Ｄがｙｂｐｓ（bits per second）で転送されていることを示している。また、図４の下段のメモリは、同じ時間内でｐバイトのリードコマンドＲと、ｍ／２バイトのデータ#Ｄが１組となり、Ｎ個分のデータ、（ｐ＋ｍ／２）×Ｎバイトのデータがメモリ１３と転送制御回路１２の間で転送されていることを示している。Ｎ個分のデータは、信号処理回路１１の数に対応し、一度に全ての信号処理回路１１に対応する小容量記憶部１３にデータを送る場合を想定したものである。

図４に示す通り、本実施形態の信号処理装置では、信号処理回路１１と転送制御回路１２の間で、ｍ／２バイトのデータを転送する間に、メモリ１３と転送制御回路１２の間で（ｐ＋ｍ／２）×ｐバイトのデータを転送する必要がある。その際に、メモリ１３と転送制御回路１２の転送速度として必要な速度は、((ｐ×Ｎ)／２(ｍ／２)＋Ｎ)×ｙ ｂｐｓである。

例えば、信号処理回路１１と転送制御回路１２の間の転送速度が、５Ｍｂｐｓ（Megabits per second）であったとする。また、コマンド制御用のリードコマンドＲのデータ長が４バイト、小容量記憶部２３の記憶容量の半分にあたるｍ／２バイトが５１２バイト、信号処理回路１１の数Ｎが１０個であったとする。このとき、メモリ１３と転送制御回路１２の間のデータ転送で必要な速度は、（（４×１０）／５１２＋１０）×５＝５０．４Ｍｂｐｓとなる。

本実施形態のメモリ１３は、フラッシュメモリを用いて構成されている。メモリ１３には、各信号処理回路１１で用いるブートプログラムのデータがそれぞれ保存されている。メモリ１３は、メモリインターフェース部２６から送られてくるリード要求に基づいて、メモリインターフェース部２６にデータを送る。メモリ１３にはフラッシュメモリ以外の他の記憶デバイスを用いてもよい。

本実施形態の信号処理装置の動作について説明する。始めに本実施形態の信号処理装置の動作の概略ついて説明する。図５は、本実施形態の信号処理装置の動作を模式的に示したシーケンス図である。

本実施形態の信号処理装置では、始めに転送制御回路のリセット解除が行われ、ｍバイトのデータがメモリ１３から転送制御回路１２に転送される。ｍバイトのデータは転送制御回路１２の各小容量記憶部２３に共通して保存される。次に、信号処理回路１１−１から信号処理回路１１−Ｎがブートの制御を開始してｎバイトごとにデータを転送制御回路１２に要求する。

転送制御回路１２は、ｎバイトごとにデータを各信号処理回路１１に転送し、信号処理回路１１ごとにｍ／２バイトのデータを転送すると、メモリ１３から次のｍ／２バイトのデータを読み出して一時保存する。ライト調停部２５が１度、順番を調整するごとにメモリ１３から転送制御回路１２に転送されるデータ量は、ｍ／２バイトのデータの転送が終わった信号処理回路１１の数をｍ／２バイトに乗じたデータ量である。その後、転送制御回路１２から各信号処理回路１１へのｎバイトごとのデータの転送と、メモリ１３から転送制御回路１２へのｍ／２バイトを単位としたデータの転送が繰り返される。

次に、本実施形態の信号処理装置の動作についてより詳細に説明する。図６は、本実施形態の信号処理装置の各部位におけるデータのフローを模式的に示したものである。図６の信号処理回路#１は、信号処理回路１１−１を示している。また、図６の信号処理回路ＩＦ #１、リード制御部#１および小容量記憶部#１は、それぞれ、処理回路インターフェース部２１−１、リード制御部２２−１および小容量記憶部２３−１を示している。また、図６のライト調停部、メモリＩＦ部およびメモリは、ライト調停部２５、メモリインターフェース部２６およびメモリ１３をそれぞれ示している。また、図６の#Ｎは、信号処理回路１１−Ｎに対応した転送制御回路１２のそれぞれの部位およびデータを示している。

起動時等に信号処理装置にリセット信号が入力されると、信号処理回路１１および転送制御回路１２はリセット状態となる。リセット状態とは初期化されて機能を停止している状態のことをいう。

リセット状態となると、信号処理回路１１のリセット状態が維持されたまま、転送制御回路１２のリセット状態の解除が行われる。以下の説明ではリセット状態を解除することをリセット解除と呼ぶ。

リセット解除が行われると、メモリインターフェース部２６は、メモリ１３からｍバイトのデータを読み出す。小容量記憶部メモリ１３から読み出されたｍバイトのデータは、ライト調停部２５およびライト制御部２４を介して小容量記憶部２３に送られる。図６の例では、メモリからｍバイト分のデータ#Ｄ１およびデータ#Ｄ２が読み出されて小容量記憶部２３−１に転送されている。

また、リセット解除後にメモリ１３から読み出されるｍバイト分のデータは、全ての小容量記憶部２３に書き込みが行われる。すなわち、小容量記憶部２３−１から小容量記憶部２３−Ｎまで全て同じｍバイトのデータがメモリ１３から転送されて保存される。

小容量記憶部２３にｍバイトのデータが書き込まれると、処理回路インターフェース部２１は、最初のｎバイトのデータを要求する信号をデータ要求信号Ｓ２１としてリード制御部２２に送る。リード制御部２２は、データを要求するデータ要求信号Ｓ２１を受け取ると、小容量記憶部２３に小容量データ要求信号Ｓ２２として送る。小容量記憶部２３は、小容量データ要求信号Ｓ２２を受け取ると最初のｎバイトのデータを小容量記憶部出力信号Ｓ３２としてリード制御部２２に送る。

リード制御部２２は、ｎバイトのデータを小容量記憶部出力信号Ｓ３２として小容量記憶部２３から受け取ると、受け取ったデータをリード制御部出力信号Ｓ３１として処理回路インターフェース部２１に送る。処理回路インターフェース部２１は、リード制御部２２を介して最初のｎバイトのデータを読み出すと、読み出したデータを一時存する。ｎバイトのデータを一時保存することで、処理回路インターフェース部２１は、信号処理回路１１からのリード要求に対応できる準備が完了する。ここまでの動作は、図６でＴ１と示した付近の動作である。

最初のｎバイトのデータが処理回路インターフェース部２１に保存されると、信号処理回路１１のリセット解除が行われ、図６において、Ｔ２と示した付近の信号処理回路１１のブート動作が開始される。

信号処理回路１１のリセット解除が行われると、信号処理回路１１は、ブートプログラムの読み出し動作を開始する。信号処理回路１１は、ブートプログラムの読み出し動作を開始すると、データのリード要求を転送制御回路１２に転送回路制御信号Ｓ１として送る。

転送制御回路１２の処理回路インターフェース部２１は、転送回路制御信号Ｓ１としてリード要求を受けると一時保存していたｎバイトのデータを転送回路出力信号Ｓ２として信号処理回路１１に送る。処理回路インターフェース部２１は、ｎバイトのデータを出力すると、リード制御部２２に次のデータを要求するデータ要求信号Ｓ２１を送る。

リード制御部２２は、データ要求信号Ｓ２１を受け取ると、小容量データ要求信号Ｓ２２を送って次のｎバイトのデータを小容量記憶部２３から読み出す。リード制御部２２は、ｎバイトのデータを小容量記憶部出力信号Ｓ３２として小容量記憶部２３から受け取ると、受け取ったデータを処理回路インターフェース部２１にリード制御部出力信号Ｓ３１として送る。

リード制御部出力信号Ｓ３１としてｎバイトのデータを受け取ると、処理回路インターフェース部２１は、受け取ったｎバイトのデータを一時保存する。処理回路インターフェース部２１は、信号処理回路１１からのリード要求に応じてｎバイトのデータ出力し、次のｎバイトのデータを、リード制御部２２を介して小容量記憶部２３から受けとって一時保存する動作を繰り返す。

転送制御回路１２のリード制御部２２は、小容量記憶部２３からｎバイトごとのデータを読み出す際に、読み出したデータ量をカウントする。小容量記憶部２３から読み出したデータ量がｍ／２バイトに達すると、リード制御部２２は、次のｍ／２バイト分のデータのメモリ１３から小容量記憶部２３に書き込むタイミングであると判断する。ｍ／２バイト分のデータを、最初に小容量記憶部２３に書き込むタイミングは、図６でＴ３と示した付近の動作である。

次のｍ／２バイト分のデータを書き込むタイミングであると判断すると、リード制御部２２はデータの書き込みを行うタイミングであることを示す信号をデータ計測信号Ｓ２６としてライト制御部２４に送る。ライト制御部２４は、データ計測信号Ｓ２６を受け取ると、次のｍ/２バイト分のデータを要求する信号をライト調停部２５に調停要求信号Ｓ２４として送る。

ライト調停部２５は、所定の時間内に受け取った調停要求信号Ｓ２４−１からＳ２４−Ｎを基に、データを送る順番をラウンドロビン法を用いて判断する。ライト調停部２５は、データを送る順番を判断すると、対応するデータの読み出しを要求する信号をメモリインターフェース部２６にライト制御信号Ｓ２５として送る。

ライト制御信号Ｓ２５を受け取ると、メモリインターフェース部２６は、ライト調停部２５から要求されたデータをメモリ１３から読み出す。メモリインターフェース部２６は、メモリ１３にデータを要求する信号をメモリ制御信号Ｓ３として送り、メモリ１３からデータをメモリ出力信号Ｓ４として受け取る。

メモリインターフェース部２６は、メモリ１３からデータを読み出すと読み出したデータをライト調停部２５にライト制御応答信号Ｓ３５として送る。ライト制御応答信号Ｓ３５を受け取ると、ライト調停部２５は、メモリ１３からメモリインターフェース部２６を介して受け取ったデータを、データに対応する各ライト制御部２４にライト調停部出力信号Ｓ３４として送る。ライト調停部出力信号Ｓ３４を受け取ると、ライト制御部２４は、ライト調停部２５から受け取ったデータを小容量記憶部２３にライト制御部出力信号Ｓ３３として送って書き込む。

図６のＴ３付近の例では、小容量記憶部２３−１に保存されるデータ#Ｄ３と小容量記憶部２３−Ｎに転送されるデータ#Ｄ３がメモリから読み出され、各小容量記憶部２３に送られている。

ライト制御部２４は、データ計測信号Ｓ２６を受け取るごとにｍ／２バイトのデータの小容量記憶部２３への書き込みをブートプログラムの転送が終わるまで繰り返し行う。その際に、信号処理回路１１の起動処理の速さやリードのタイミング、エラーが出た際の再送要求等によってデータが転送される順番が入れ替わることがある。例えば、図６でＴ４として示した付近では、小容量記憶部２３−Ｎには、データ#Ｄ５が送られているが、小容量記憶部２３−１には、小容量記憶部２３−Ｎに既に転送済みのデータ#Ｄ４が送られている。

以上のように、本実施形態の信号処理装置では、信号処理回路１１はｎバイトごとのデータを順次、読み出し、小容量記憶部２３は、ｍ／２バイトのデータが読み出されるごとに次のｍ／２バイトのデータの保存を行う。これらの動作は、信号処理回路１１ごとにブートプログラムの読み出しが終わるまで繰り返される。

本実施形態の信号処理装置では、転送制御回路１２は、リセット解除時にメモリ１３から小容量記憶部２３の容量に相当するｍバイトのプログラムのデータを読み出して一時保存している。転送制御回路１２は、各信号処理回路１１からの要求に基づいて小容量記憶部２３に一時保存したデータを用いて要求されたデータを信号処理回路１１に転送する。転送制御回路１２は、信号処理回路１１ごとにデータ転送がｍ／２バイト分完了すると、次のｍ／２バイトのデータをメモリ１３から読み出して小容量記憶部２３に保存している。また、各小容量記憶部２３に対しては、ライト調停部２５がメモリ１３からデータを送る順番を調整している。そのため、信号処理回路１１に応じて備えられているそれぞれの小容量記憶部２３には、順次、必要なデータが保存される。

各信号処理回路１１は、自身の処理速度に応じて転送制御回路１１にデータを要求すれば、必要なタイミングでデータを得ることができる。すなわち、転送エラー等が生じても他の信号処理回路１１と独立して、必要なデータの転送を受けることができる。また、信号処理回路１１ごとに備えられた小容量記憶部２３には、信号処理回路１１の１回のリード要求のタイミングとは独立して、一定の量のデータをバッファとして保存すればよいため、各小容量記憶部２３にデータを転送する際のタイミングの自由度が高い。そのため、１つのメモリから各信号処理回路１１用にプログラムを読み出すことが可能となる。よって、各信号処理回路１１は、他の信号処理回路１１へのデータ転送の間、待つ必要はない。
その結果、本実施形態の転送制御回路は、共通の記憶手段から複数の信号処理回路へデータを転送する際に要する時間を抑制することができる。

また、本実施形態の信号処理装置では、複数の信号処理回路に対してブートプログラムの保存用のメモリを１つのみ備えればよいため、メモリの数の増加を抑制することができる。その結果、本実施形態の信号処理装置では、消費電力の抑制や回路の小型化が可能となる。また、本実施形態の信号処理装置では、メモリの数の増大を抑制することで部品の数を抑えることができるので、製造時の効率の向上や歩留まりの維持を行うことができる。

（第３の実施形態）
本発明の第３の実施形態について図を参照して詳細に説明する。図７は、本実施形態の信号処理装置の構成の概要を示したものである。

第２の実施形態の信号処理装置では、転送制御回路の処理回路インターフェース部からライト制御部までの各部位は、信号処理回路ごとにそれぞれ備えられていた。すなわち、第２の実施形態の転送制御回路は、信号処理回路ごとに小容量記憶部を備えて、メモリから読み出されたデータを信号処理回路ごとに保存していた。そのような構成に対し、本実施形態の信号処理装置の転送制御回路は、各信号処理回路に対して共通の小容量記憶部にデータを保存して、各信号処理回路にデータの転送を行うことを特徴とする。

本実施形態の信号処理装置は、信号処理回路４１と、転送制御回路４２と、メモリ４３を備えている。本実施形態の信号処理回路４１は、第２の実施形態と同様に複数、備えられている。本実施形態では信号処理回路４１は、信号処理回路４１−１から信号処理回路４１−ＮまでのＮ個、備えられている。

信号処理回路４１およびメモリ４３の構成と機能は、第２の実施形態の信号処理回路１１およびメモリ１３と同様である。そのため、以下では、転送制御回路４２についての説明を中心に行う。図８は、本実施形態の転送制御回路４２の構成の概要を示したものである。

本実施形態の転送制御回路４２は、処理回路インターフェース部５１と、リード制御部５２と、リード調停部５３と、小容量記憶部５４と、ライト制御部５５と、メモリインターフェース部５６を備えている。

処理回路インターフェース部５１およびメモリインターフェース部５６の構成と機能は第２の実施形態の同名称の部位と同様である。

リード制御部５２は、リード調停部５３にデータを要求し、受け取ったデータを処理回路インターフェース部５１に送る機能を有する。リード制御部５２は、処理回路インターフェース部５１からデータの要求をデータ要求信号Ｓ５１として受け取ると、リード調停部５３にデータを要求する信号を調停要求信号Ｓ５２として送る。また、リード制御部５２は、要求に応じてリード調停部５３からリード調停部出力信号Ｓ６２として送られてくるデータを処理回路インターフェース部５１にリード制御部出力信号Ｓ６１として送る。

リード調停部５３は、各リード制御部５２にデータを送る順番を制御する機能を有する。リード調停部５３は、各リード制御部５２から調停要求信号Ｓ５２として入力されるリード要求を基に、データを送る順番を所定のアルゴリズムで決定する。本実施形態では所定のアルゴリズムには、ラウンドロビンが用いられる。

リード調停部５３は、所定の時間内に各リード制御部５２から送られてきた調停要求信号Ｓ５２を基に、データの送信先となる信号処理回路４１の順番を決定する。リード調停部５３は、データを送信先の順番を決定すると、決定した順番に従って送信するデータを小容量記憶部５４から読み出す。リード調停部５３は、データを要求する信号を小容量出力データ要求信号Ｓ５３として小容量記憶部５４に送り、要求したデータを小容量記憶部出力信号Ｓ６３として小容量記憶部５４から受け取る。リード調停部５３は、小容量記憶部出力信号Ｓ６３として受け取ったデータをデータの宛先に対応するリード制御部５２に、リード調停部出力信号Ｓ６２として送る。

小容量記憶部５４は、メモリ４３から読み出されたブートプログラムのデータを保存する機能を有する。本実施形態の小容量記憶部５４には、読み出しと書き込みを同時に行うことができるデュアルポートＲＡＭが用いられる。小容量記憶部５４は、リード調停部５３から小容量出力データ要求信号Ｓ５３として送られてくるリード要求に基づいて、保存しているデータを小容量記憶部出力信号Ｓ６３として出力する。

また、小容量記憶部５４は、ライト制御部５５からライト制御部出力信号Ｓ５４として入力されるデータを保存する。小容量記憶部５４は、受け取ったデータを保存すると次のデータを要求する信号を、小容量データ要求信号Ｓ５４としてライト制御部５５に送ることにより順次、データを受け取って書き込みを行う。本実施形態の小容量記憶部５４の記憶容量は、第２の実施形態と同様に設定されｍバイトであるとする。

ライト制御部５５は、メモリ４３のデータをメモリインターフェース部５６を介して読み出し、読み出したデータを小容量記憶部５４に書き込む機能を有する。ライト制御部５５は、リード調停部５３からｍ／２バイトのデータを読み出したことを示す信号をデータ計測信号Ｓ５６として受け取ると次のｍ／２バイトのデータを小容量記憶部５４に書き込む。ライト制御部５５は、メモリ４３に保存されているデータの転送を要求する信号をライト制御信号Ｓ５５としてメモリインターフェース部５６に送る。また、ライト制御部５５は、メモリインターフェース部５６からライト制御応答信号Ｓ６５として受け取ったデータを、ライト制御部出力信号Ｓ６４として出力して小容量記憶部５４へのデータの書き込みを行う。

メモリインターフェース部５６は、ライト制御部５５からの要求に基づいてメモリ４３からデータを読み出す機能を有する。メモリインターフェース部５６は、ライト調停部５５からライト制御信号Ｓ５５を受け取るとデータをメモリ４３から読み出す。メモリインターフェース部５６は、メモリ４３にデータを要求する信号をメモリ制御信号Ｓ３として送る。また、メモリインターフェース部５６は、要求したデータをメモリ出力信号Ｓ４としてメモリ４３から受け取る。メモリインターフェース部５６は、メモリ出力信号Ｓ４として受け取ったデータを、ライト制御応答信号Ｓ６５としてライト制御部５５に送る。

メモリインターフェース部５６は、ライト制御部５５から送られてくる要求に基づいてｍ/２バイトごとにデータの読み出しを行う。リセット解除の際には、メモリインターフェース部５６は、ｍバイトのデータを連続で読み出す。本実施形態のメモリインターフェース部５６は、ＳＰＩマスターコントローラとして動作する。

第２の実施形態では信号処理回路と転送制御回路の間のバスのデータ転送速度に比べて、メモリと転送制御回路の間のバスのデータ転送速度を高速化していた。本実施形態の信号処理装置では、信号処理回路４１と転送制御回路４２の間のバスのデータ転送速度と、メモリ４３と転送制御回路４２の間のバスのデータ転送速度は同程度でもよい。

図９は、信号処理回路４１と転送制御回路４２の間のバスと、メモリ４３と転送制御回路４２の間のバスにおけるデータの転送量および転送速度を模式的に示したものである。図９において、横方向は時間を表している。図９の上段の信号処理回路は、信号処理回路４１と転送制御回路４２の間でｍ／２バイトのデータ#Ｄがｙ ｂｐｓで転送されていることを示している。また、図９の下段のメモリは、同じ時間内でｐバイトのリードコマンドＲと、ｍ／２バイトのデータ#Ｄがメモリ４３から転送制御回路４２に転送されていることを示している。このときの、メモリ４３と転送制御回路４２の間の転送速度は、(ｐ／(ｍ／２)＋１)×ｙ ｂｐｓである。制御コマンドのｐバイトはｍ／２バイトに比べて十分に小さいので、メモリ４３と転送制御回路４２の間の転送速度は、ほぼｙ ｂｐｓである。よって、本実施形態の信号処理装置では、信号処理回路４１と転送制御回路４２の間のバスのデータ転送速度と、メモリ４３と転送制御回路４２の間のバスのデータ転送速度はほぼ同じである。

本実施形態の信号処理装置の動作について説明する。図１０は、本実施形態の信号処理装置の各部位におけるデータのフローを第２の実施形態の図６と同様に示したものである。

起動時等に信号処理装置にリセット信号が入力されると、信号処理回路４１および転送制御回路４２はリセット状態となる。リセット状態になると、信号処理回路４１がリセット状態に維持されたまま転送制御回路４２のリセット状態が解除される。

転送制御回路４２のリセット状態が解除されると、メモリインターフェース部５６は、メモリ４３からｍバイトのデータを読み出す。メモリ４３から読み出されたｍバイトのデータは、ライト制御部５５を介して小容量記憶部５４に送られて書き込みが行われる。

小容量記憶部５４にｍバイトのデータが書き込まれると、処理回路インターフェース部５１は、最初のｎバイトのデータを要求する信号をデータ要求信号Ｓ５１としてリード制御部５２に送る。リード制御部５２は、データを要求するデータ要求信号Ｓ５１を受け取ると、データを要求する信号をリード調停部５３に調停要求信号Ｓ５２として送る。

リード調停部５３は、所定の時間内に受け取った調停要求信号Ｓ５２−１からＳ５２−Ｎを基に、データを送る順番をラウンドロビン法を用いて判断する。リード調停部５３は、データを送る順番を判断すると、最初のｎバイトのデータの読み出しを要求する信号を小容量記憶部５４に小容量出力データ要求信号Ｓ５３として送る。

小容量記憶部５３は、小容量出力データ要求信号Ｓ５３を受け取ると最初のｎバイトのデータを小容量記憶部出力信号Ｓ６３としてリード調停部５３に送る。

リード調停部５３は、小容量記憶部出力信号Ｓ６３としてデータを受け取ると、受け取ったデータを、決定した順番に従ってデータに対応するリード制御部５２にリード調停部出力信号Ｓ６２として送る。

リード制御部５２は、リード調停部出力信号Ｓ６２としてデータを受け取ると、受け取ったデータをリード制御部出力信号Ｓ６１として処理回路インターフェース部５１に送る。

処理回路インターフェース部５１は、リード制御部５２を介して最初のｎバイトのデータを読み出すと、読み出したデータを一時保存する。最初のｎバイトのデータが処理回路インターフェース部５１に保存されると、信号処理回路５１のリセット解除が行われる。

信号処理回路５１のリセット解除が行われると、信号処理回路５１は、ブートプログラムの読み出し動作を開始し、データのリード要求を転送制御回路４２に転送回路制御信号Ｓ１として送る。

転送制御回路４２の処理回路インターフェース部５１は、転送回路制御信号Ｓ１としてリード要求を受けると一時保存していたｎバイトのデータを転送回路出力信号Ｓ２として信号処理回路４１に送る。処理回路インターフェース部５１は、ｎバイトのデータ出力をすると、リード制御部５２に次のデータを要求するデータ要求信号Ｓ５１を送る。

リード制御部５２は、データを要求するデータ要求信号Ｓ５１を受け取ると、次のｎバイトのデータを要求する信号を、調停要求信号Ｓ５２としてリード調停部５３に送る。

リード調停部５３は、所定の時間内に受け取った調停要求信号Ｓ５２−１からＳ５２−Ｎを基に、データを送る順番を、ラウンドロビン法を用いて判断する。ライト調停部２５は、データを送る順番を判断すると、データを送る順番に各信号処理回路４１に応じたデータの読み出しを要求する信号を小容量記憶部５４に小容量出力データ要求信号Ｓ５３として送る。

小容量記憶部５３は、小容量出力データ要求信号Ｓ５３を受け取ると信号で要求されたデータを小容量記憶部出力信号Ｓ６３としてリード調停部５３に送る。

リード調停部５３は、小容量記憶部出力信号Ｓ６３としてデータを受け取ると、受け取ったデータを、各データに対応するリード制御部５２にリード調停部出力信号Ｓ６２として送る。

リード制御部５２は、ｎバイトのデータをライト調停部出力信号Ｓ６２としてライト調停部５３から受け取ると、受け取ったデータを処理回路インターフェース部５１にリード制御部出力信号Ｓ６１として送る。

リード制御部出力信号Ｓ６１としてｎバイトのデータを受け取ると、処理回路インターフェース部５１は、受け取ったｎバイトのデータを一時保存する。処理回路インターフェース部５１は、信号処理回路５１からのリード要求に応じてｎバイトのデータ出力し、次のｎバイトのデータをリード制御部５２およびライト調停部５３を介して小容量記憶部５４から受けとって保存する動作を繰り返す。

転送制御回路４２のリード調停部５３は、小容量記憶部５４からデータを読み出す際に、各信号処理回路５１に対応するデータごとに読み出したデータ量をカウントする。各信号処理回路５１向けに小容量記憶部５４から読み出したデータ量がｍ／２バイトに達すると、リード調停部５３は、次のｍ／２バイト分のデータのメモリ４３から小容量記憶部５４に書き込むタイミングであると判断する。

リード調停部５３は、全ての信号処理回路５１に対して、ｍ/２のデータを転送したと判断した際に、次のｍ／２のデータのタイミングと判断しているが、所定の時間で区切ってもよい。所定の時間で区切ることにより、不具合が生じている信号処理回路４１があるときに、他の信号処理回路４１に与える影響を抑制することができる。所定の時間は、通常、想定されるデータ転送に要する時間よりも長く設定される。

次のｍ／２バイト分のデータを書き込むタイミングであると判断すると、リード調停部５３はデータの書き込みを行うタイミングであることを示す信号をデータ計測信号Ｓ５６としてライト制御部５５に送る。ライト制御部５５は、データ計測信号Ｓ５６を受け取ると、次のｍ/２バイト分のデータを要求する信号をメモリインターフェース部５６にライト制御信号Ｓ５５として送る。

ライト制御信号Ｓ５５を受け取ると、メモリインターフェース部５６は、ライト制御部５５から要求されたデータをメモリ４３から読み出す。メモリインターフェース部５６は、メモリ４３にデータを要求する信号をメモリ制御信号Ｓ３として送り、メモリ４３からデータをメモリ出力信号Ｓ４として受け取る。

メモリインターフェース部５６は、メモリ４からデータを読み出すと読み出したデータをライト制御部５５にライト制御応答信号Ｓ６５として送る。ライト制御応答信号Ｓ６５を受け取ると、ライト制御部５５は、小容量記憶部５４にライト制御部出力信号Ｓ６４として送って書き込む。ライト制御部５５は、データ計測信号Ｓ５６を受け取るごとにｍ／２バイトのデータの小容量記憶部５４への書き込む動作をブートプログラムの転送が終わるまで繰り返し行う。

本実施形態の信号処理装置では、各信号処理回路４１が受信を終えているデータの転送量の差がｍ／２バイト以下であることが要求される。しかし、信号処理回路４１が１回で読み出すｎバイトのデータ量に比べて、ｍバイトを十分に大きな容量として設定することで各信号処理回路４１が受信を終えているデータの転送量の差がｍ／２バイトを超えることを避けることができる。

本実施形態の信号処理装置では、転送制御回路４２が各信号処理回路４１に対して共通で使用する小容量記憶部５３にデータを一時保存した後に各信号処理回路４１の要求に応じてデータの転送を行っている。転送制御回路５３のリード調停部５３は、信号処理回路４１から要求されるデータ単位で、読み出す順番の調整を行っているので、特定の信号処理回路４１に待ち時間が長時間、生じることはない。また、メモリ４３から小容量記憶部５４までは、同一のデータを送ればよいので高速のインターフェースを要しない。信号処理回路４１の数を増やしても、増やした数に応じてメモリ４３と転送制御回路４２の間のバスの転送速度を高速化する必要が無いので、信号処理装置の設計の自由度が向上する。よって、本実施形態の信号処理装置は、より簡略化した構成で遅延時間を抑制しつつ１つのメモリから複数の信号処理回路へデータ転送を行うことができる。その結果、本実施形態の信号処理装置は、共通の記憶手段から複数の信号処理回路へデータを転送する際に要する時間を抑制することができる。

また、本実施形態の信号処理装置においても、第２の実施形態と同様に、複数の信号処理回路に対してブートプログラムの保存用のメモリを１つのみ備えればよいため、メモリの数の増加を抑制することができる。その結果、本実施形態の信号処理装置では、消費電力の抑制や回路の小型化が可能となる。また、本実施形態の信号処理装置では、メモリの数の増大を抑制することで部品の数を抑えることができるので、製造時の効率の向上や歩留まりの維持を行うことができる。

第２および第３の実施形態では、小容量記憶部から所定のデータ量としてｍ／２バイトのデータが読み出されるごとに、次のｍ／２バイトのデータがメモリから小容量記憶部に転送されて保存されている。所定のデータ量は、ｍ／２バイト以外のデータ量としてもよい。例えば、所定のデータ量を、ｍ／３バイト、すなわち、小容量記憶部の記憶容量の１／３として設定してもよい。また、第２の実施形態において信号処理回路ごとの特性が異なる場合には、対応する小容量記憶部ごとに所定のデータ量を異なる値としてもよい。そのような構成とすることで、他の信号処理回路へのデータ転送を待つ時間が生じる可能性を抑制し、より効率的に１つのメモリから複数の信号処理回路に対してデータを転送することができる。

第２および第３の実施形態では、各信号処理回路に対して同一のブートプログラムのデータが転送されていた。このような、構成に代えて、信号処理装置のメモリに信号処理回路に応じた異なるプログラムをそれぞれ保存して、各信号処理回路に転送する構成としてもよい。ライト制御部は、信号処理回路に応じたプログラムが保存されているアドレスを記憶し、メモリ上の各アドレスから所定のデータ量ごとのデータの読み出しを制御する。そのような構成することで、異なるプログラムで動作する信号処理回路を用いる場合でも、メモリの数の増大を抑制することができる。

第２および第３の実施形態では、信号処理回路と転送制御回路の間のバスおよびメモリと転送制御回路の間のバスにシリアルバスが用いられていた。そのような構成に代えて、両方またはいずれか一方をパラレルバスとしてもよい。例えば、信号処理回路と転送制御回路の間のバスをシリアルバスとし、メモリと転送制御回路の間のバスをパラレルバスとすることもできる。

第２および第３の実施形態では、信号処理回路としてＤＳＰを用いた例について説明した。そのような構成に代えて、第２および第３の実施形態の信号処理回路が備えられている位置にＤＳＰ以外のプロセッサを用いてもよい。また、種類の異なるプロセッサを同時に用いてもよい。

図１１は、ＤＳＰ、ＦＰＧＡ（Field-Programmable Gate Array）およびＰＬＤ（Programmable Logic Device）を組み合わせて用いた信号処理装置の例を示したものである。図１１に示した構成の場合には、ＤＳＰ用のブートプログラムと、ＦＰＧＡおよびＰＬＤ用のコンフィグュレーションプログラムを１つのメモリに保存し、ライト制御部がメモリ上の各アドレスからの所定のデータ量ごとのデータの読み出しを行う。また、用いるデバイスに応じて所定のデータ量の設定値を異なる値としてよい。このような構成とすることで、プログラミングデバイス等の異なるプロセッサを用いた場合でも、メモリの数の増大を抑制することができる。図１１の例では、ＤＳＰ、ＦＰＧＡおよびＰＬＤがそれぞれ１つずつ構成を示したが、各プロセッサはそれぞれ複数、備えられていてもよい。

また、上記の各構成を用いてメモリの数の増大を抑制することで消費電力の抑制や回路の小型化が可能となり得る。また、メモリの数の増大を抑制することで部品点数を減らすことができ、製造時の効率の向上や歩留まりの維持を行うことができる。

１ データ入出力手段
２ データ読み出し手段
３ データ保存手段
４ リード制御手段
５ データカウント手段
１１ 信号処理回路
１２ 転送制御回路
１３ メモリ
２１ 処理回路インターフェース部
２２ リード制御部
２３ 小容量記憶部
２４ ライト制御部
２５ ライト調停部
２６ メモリインターフェース部
４１ 信号処理回路
４２ 転送制御回路
４３ メモリ
５１ 処理回路インターフェース部
５２ リード制御部
５３ リード調停部
５４ 小容量記憶部
５５ ライト制御部
５６ メモリインターフェース部
Ｓ１ 転送回路制御信号
Ｓ２ 転送回路出力信号
Ｓ３ メモリ制御信号
Ｓ４ メモリ出力信号
Ｓ２１ データ要求信号
Ｓ２２ 小容量データ要求信号
Ｓ２３ 小容量ライト要求信号
Ｓ２４ 調停要求信号
Ｓ２５ ライト制御信号
Ｓ２６ データ計測信号
Ｓ３１ リード制御部出力信号
Ｓ３２ 小容量記憶部出力信号
Ｓ３３ ライト制御部出力信号
Ｓ３４ ライト調停部出力信号
Ｓ３５ ライト制御応答信号
Ｓ５１ データ要求信号
Ｓ５２ 調停要求信号
Ｓ５３ 小容量出力データ要求信号
Ｓ５４ 小容量データ要求信号
Ｓ５５ ライト制御信号
Ｓ６１ リード制御部出力信号
Ｓ６２ リード調停部出力信号
Ｓ６３ 小容量記憶部出力信号
Ｓ６４ ライト制御部出力信号
Ｓ６５ ライト制御応答信号

Claims (10)

1. それぞれ対応する信号処理回路からプログラムのデータを要求する信号をリード要求として受け取り、前記リード要求に応じた前記データを要求元の前記信号処理回路に出力する複数のデータ入出力手段と、
   前記プログラムが保存されたメモリから前記プログラムのデータを読み出すデータ読み出し手段と、
   前記データ読み出し手段が読み出した前記データを一時保存データとして保存するデータ保存手段と、
   前記データ保存手段に保存されている前記一時保存データから、前記リード要求に応じた前記データを選択して、前記リード要求の受信元の前記データ入出力手段への出力を制御するリード制御手段と、
   前記データ保存手段から出力された前記一時保存データのデータ量をカウントするデータカウント手段とを備え、
   前記データ読み出し手段は、前記データカウント手段がカウントした前記データ量が所定のデータ量に達するごとに、前記メモリから前記所定のデータ量のデータを読み出すことを特徴とする転送制御回路。
2. 前記データ保存手段を前記データ入出力手段に対応するように複数、備え、
   前記データカウント手段は、前記データ保存手段ごとに出力された前記一時保存データのデータ量をカウントし、
   前記データ読み出し手段は、出力した前記データ量が前記所定のデータ量に達した前記データ保存手段に対して、前記メモリからの前記データの読み出しを行うことを特徴とする請求項１に記載の転送制御回路。
3. 前記所定のデータ量に出力されたデータ量が達した前記データ保存手段が複数あるときに、前記データ読み出し手段が前記メモリからデータを読み出す順番を決定する調停手段をさらに備え、
   前記データ読み出し手段は、前記調停手段が決定した順番に基づいて前記メモリからデータを読み出すことを特徴とする請求項２に記載の転送制御回路。
4. 前記データカウント手段は、前記信号処理回路に対応する前記データ入出力手段ごとに出力された前記一時保存データのデータ量をそれぞれカウントし、
   前記データ読み出し手段は、カウントした全ての前記データ量が前記所定のデータ量に達したときに、前記メモリからの前記データの読み出しを行うことを特徴とする請求項１に記載の転送制御回路。
5. データ入出力手段が前記信号処理回路に１回の前記リード要求に応じて出力するデータ量は、前記所定のデータ量よりも小さいことを特徴とする請求項１から４いずれかに記載の転送制御回路。
6. 前記所定のデータ量は、前記データ保存手段の記憶容量の範囲内となるように設定されていることを特徴とする請求項１から５いずれかに記載の転送制御回路。
   
7. 前記データ読み出し手段は、前記メモリに前記信号処理回路に応じてそれぞれ保存されているプログラムのデータを読み出すことを特徴とする請求項１から６いずれかに記載の転送制御回路。
8. 複数の信号処理回路と、
   前記信号処理回路で使用するプログラムを保存するメモリと、
   請求項１から７いずれかに記載の転送制御回路とを備え、
   複数の前記信号処理回路は、前記リード要求を前記転送制御回路にそれぞれ出力し、前記転送制御回路は、前記メモリから前記プログラムの前記データを読出し、前記転送制御回路は、前記リード要求に応じて前記信号処理回路に前記データを送信することを特徴とする信号処理装置。
9. それぞれ対応する信号処理回路からプログラムのデータを要求する信号をリード要求として受け取り、
   前記プログラムが保存されたメモリから前記プログラムのデータを読み出し、
   読み出した前記データを一時保存データとして保存し、
   前記一時保存データから、前記リード要求に応じた前記データを選択して、選択した前記データの前記リード要求の受信元への出力を制御し、
   前記リード要求に応じた前記データを要求元の前記信号処理回路に出力し、
   出力した前記一時保存データのデータ量をカウントし、
   カウントした前記データ量が所定のデータ量に達するごとに、前記メモリから前記所定のデータ量のデータを読み出すことを特徴とする転送制御方法。
10. 前記一時保存データを前記信号処理回路ごとに保存し、
    前記信号処理回路ごとに出力された前記一時保存データのデータ量をカウントし、
    出力した前記データ量が前記所定のデータ量に達した際に、前記メモリからの前記データの読み出しをそれぞれ行うことを特徴とする請求項９に記載の転送制御方法。

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