JP2016163006A - マイクロ波半導体パッケージ及びマイクロ波半導体モジュール - Google Patents

Abstract

【課題】高周波性能を劣化させることなく、セラミックパッケージと基板との接続強度を向上させる。
【解決手段】本実施形態に係るセラミックパッケージは、半導体素子を収容する空間が形成されるケースを有する。ケースの下面には、外縁に沿って凹部が形成される。また、ケースの下面には、凹部を含む領域に電極が形成される。これにより、電極を、基板のパッドに強固に接続することが可能となる。したがって、セラミックパッケージと基板との接続部の信頼性や寿命を向上させることができる。
【選択図】図１

Description

本発明の実施形態は、マイクロ波半導体パッケージ及びマイクロ波半導体モジュールに関する。

マイクロ波信号の処理を行う半導体素子は、例えば、ＳＯＮ（Small Outline Non-leaded Package）、或いはＱＦＮ（Quad Flat Non-leaded Package）に代表されるように、表面実装が可能なセラミックパッケージに収容される。半導体素子を機密封止するセラミックパッケージが求められるのは、半導体素子が、ＧａＡｓに代表される化合物を主成分とする高性能品である場合や、半導体素子が、航空宇宙事業に使用される機器や軍事目的に利用される機器に用いられる場合などである。セラミックパッケージは、収容する半導体素子の高周波性能が、セラミックパッケージでない場合の半導体素子を覆うモールド樹脂によって劣化することがなく、また、半導体素子の寿命が、雰囲気中の水分やイオンにより影響を受けることを防ぐ目的で使用される。

この種のセラミックパッケージが二次実装基板に表面実装されたときには、セラミックパッケージの電極と、二次実装基板に形成されたランド電極が、ペーストはんだなどによって接続される。

多くの二次実装基板の線膨張係数は、例えばガラスエポキシ材料のように、銅の線膨張係数と同等のものがほとんどである。一方、セラミックパッケージの線膨張係数は、一般に、二次実装基板の線膨張係数の１／２程度かそれ以下である。このため、セラミックパッケージと二次実装基板のはんだ接合部に、熱的原因による機械的ストレスが加わり、はんだにクラックが入るなどの故障を誘発する恐れがあった。

上述した事情から、マイクロ波半導体パッケージと二次実装基板の接続強度を向上させるための技術が種々提案されている（例えば特許文献１及び２参照）。

特許文献１及び２に開示されるマイクロ波半導体パッケージでは、二次実装基板に設けられるランド電極と接続される電極が、マイクロ波半導体パッケージの下面から側面にわたって形成されている。このため、当該マイクロ波半導体パッケージを基板に実装する際には、はんだがマイクロ波半導体パッケージの下面から側面にわたって展延する。これにより、はんだのフィレットが、マイクロ波半導体パッケージの下面と側面の２面にわたって形成される。その結果、マイクロ波半導体パッケージの電極と伝送路とが強固に接続される。

また、特許文献１に開示されるマイクロ波半導体パッケージは、樹脂モールド型のパッケージである。この種のマイクロ波半導体パッケージでは、ベース及びリード部分に銅製のリードフレームが用いられることが多い。そのため、リードフレームの線膨張係数と二次実装基板の線膨張係数との差が元来少ない。したがって、マイクロ波半導体パッケージと二次実装基板との接続部に作用する応力も小さい。

しかしながら、特許文献１に開示される方法を用いて、半導体素子を樹脂で覆った場合には、高周波性能が劣化することは周知である。また、半導体素子を覆う樹脂では、マイクロ波半導体パッケージの使用雰囲気中の水分やイオンの侵入を、完全に防ぐことができないことも周知である。したがって、半導体素子の信頼性を損なったり、半導体素子の寿命を縮めたりする可能性がある。

また、特許文献２に開示されるマイクロ波半導体パッケージでは、インピーダンスの管理が困難である。このため、数ＧＨｚを超える高周波領域においては、マイクロ波信号端子のインピーダンス管理が困難であり、高周波性能が著しく劣化する恐れがある。

特開２００８−１８６８９１号公報 特開２００６−２１０４８３号公報

本発明は、上述の事情の下になされたもので、高周波性能を劣化させることなく、セラミックパッケージと基板との接続強度を向上させることを課題とする。

上記課題を解決するため、本実施形態に係るマイクロ波半導体パッケージは、半導体素子を収容する空間が形成されるケースと、ケースの下面の外縁に沿って形成される凹部と、ケースの下面の凹部を含む領域に形成される電極と、を有する。

本実施形態に係るマイクロ波半導体モジュールは、本実施形態に係るセラミックパッケージと、セラミックパッケージが実装される配線基板と、を備える。

本実施形態に係るセラミックパッケージの斜視図である。 セラミックパッケージの展開斜視図である。 収容部材の下面を示す平面図である。 電極を拡大して示す斜視図である。 セラミックパッケージの製造方法を説明するための図である。 セラミックパッケージの断面図である。 セラミックパッケージのシミュレーション結果を示す図である。

以下、本発明の一実施形態を、図面を用いて説明する。説明には、相互に直交するＸ軸、Ｙ軸、Ｚ軸からなるＸＹＺ座標系を用いる。

図１は、本実施形態に係るセラミックパッケージ１０の斜視図である。セラミックパッケージ１０は、厚さが例えば１ｍｍ程度で、内部にガリウムヒ素ＧａＡｓを主成分とする半導体素子を収容するマイクロ波半導体パッケージである。このセラミックパッケージ１０は、例えば、マイクロ波伝送路が形成される基板に表面実装される。

図２は、セラミックパッケージ１０の展開斜視図である。図２に示されるように、セラミックパッケージ１０は、キャップ２０、フレーム３０、収容部材４０、底板５０、ベースプレート７０を有している。キャップ２０、フレーム３０、収容部材４０、底板５０はすべて大きさがほぼ等しく、Ｘ軸方向及びＹ軸方向の寸法は例えば５ｍｍ程度である。

キャップ２０は、板状の部材である。キャップ２０は、例えばアルミナなどのセラミック、或いは、例えば、鉄−ニッケル合金などの金属からなる。

フレーム３０は、枠状の部材である。フレーム３０は、例えばアルミナなどのセラミックからなり、中央部に、開口３１が形成されている。

収容部材４０は、板状の部材である。収容部材４０は、例えばアルミナなどのセラミックからなり、中央部に、フレーム３０の開口３１よりも小さい開口４１が形成されている。また、収容部材４０の上面には、開口４１の縁に沿って電極４２が形成されている。

電極４２のうち、開口４１の＋Ｙ側及び−Ｙ側に設けられる電極４２は、マイクロ波伝送路と電気的に接続される。開口４１の＋Ｘ側及び−Ｘ側に設けられる電極４２は、二次実装基板に形成される電源回路、或いは制御回路と電気的に接続される。また、図示されていないが、収容部材４０の上面には、電極４２の周囲に接地電極が設けられている。収容部材４０の上面に形成される電極４２などの配線パターンは、導体ペーストをスクリーン印刷することなどにより形成することができる。フレーム３０、底板５０の電極などの導体部の形成方法も同様である。

収容部材４０では、上面に形成される電極４２は、不図示のスルーホール導体によって、収容部材４０の下面に引き出されている。

底板５０は、板状の部材である。底板５０は、例えばアルミナなどのセラミックからなる。底板５０の中央部には、フレーム３０の開口３１よりも小さく、収容部材４０の開口４１よりも大きい開口５１が形成されている。

図３は、底板５０の下面（−Ｚ側の面）を示す平面図である。図３に示されるように、底板５０の下面には、外縁に沿って２つの電極５２と、２つの電極５３と、８つの電極５４が形成されている。電極５２は、底板５０の下面の＋Ｙ側端部中央と、−Ｙ側端部中央に設けられている。電極５３は、電極５２を包囲するように設けられている。また、電極５４は、開口５１の＋Ｘ側及び−Ｘ側に、Ｙ軸に沿って設けられている。

図４は、電極５２及び電極５３を拡大して示す斜視図である。図４に示されるように、底板５０の下面の外縁部には、半円形の凹部５５が形成されている。凹部５５は、例えばＹ軸方向の寸法が０．１ｍｍ程度で、Ｘ軸方向の寸法が０．０５ｍｍ程度である。また、深さが０．１ｍｍ程度である。これらの凹部５５については、多層配線基板技術を用いて、最底面の誘電体層のみに切欠きを設けることで、容易に形成することができる。

電極５２及び電極５３それぞれは、凹部５５の内部から、底板５０の下面にわたって形成されている。電極５４も同様に、底板５０の下面の外縁部に形成された凹部５５の内部から、底板５０の下面にわたって形成されている。これらの電極５２，５３，５４は、銅などをスクリーン印刷することにより形成することができる。

また、底板５０では、下面に形成された電極５２〜５４は、図２に示されるスルーホール導体５６によって、底板５０の上面に引き出されている。このため、底板５０の上面に収容部材４０が載置されると、収容部材４０の電極４２と、対応する底板５０の電極５２〜５４とが電気的に接続される。

図２に戻り、ベースプレート７０は、板状の部材である。このベースプレート７０は、例えば銅−モリブデンや、銅−タングステンの複合材料など、熱伝導率が高く、かつ、線膨張係数がセラミックに類似する金属素材からなる。ベースプレート７０の形状は、底板５０に設けられた開口５１の形状とほぼ等しい。

グリーンシートと呼ばれるシート状のセラミック材料から、フレーム３０、収容部材４０、底板５０となる部材を形成し、これらの部材を加熱加圧により積層して一体化した後に焼成し、さらにベースプレートと例えばろう付けなどの方法で接着して一体化する。これにより、図５に示されるように、フレーム３０、収容部材４０、底板５０、及びベースプレート７０からなるケース１１が形成される。

図６は、基板１００に実装されたセラミックパッケージ１０の断面図である。図６に示されるように、半導体素子８０は、ケース１１を構成するベースプレート７０の上面に固定される。そして、半導体素子８０の上面に設けられた端子が、ワイヤ８０ａによって、収容部材４０の電極４２に接続される。これにより、半導体素子８０の端子が、底板５０に形成される電極５２〜５４に接続される。

半導体素子８０が収容されたケース１１には、キャップ２０が取り付けられる。キャップ２０は、例えばはんだなどの接着剤によって、フレーム３０の上面に接着される。これにより、半導体素子８０が外部から気密された状態になる。以上の工程を経て、セラミックパッケージ１０が完成する。

セラミックパッケージ１０は、リフロー処理により、基板１００の表面に実装され、マイクロ波半導体モジュールを構成する。この状態のときには、図６を参照するとわかるように、セラミックパッケージ１０の下面に形成された電極５２及びベースプレート７０が、はんだ９０によって、基板１００の上面に設けられたパッド１０１に接続される。同様に、電極５３，５４も、基板１００の上面に設けられたパッド１０１に接続される。

以上説明したように、本実施形態では、図３に示されるように、セラミックパッケージ１０の電極５２，５３，５４が、凹部５５の内部から、凹部５５の周囲の領域にわたって形成されている。このため、はんだを用いて、セラミックパッケージ１０を基板１００に実装する際には、図６に示されるように、はんだを、セラミックパッケージ１０の下面と基板１００のパッド１０１の間だけではなく、セラミックパッケージ１０に設けられた凹部５５の内部から基板１００のパッド１０１に向かって広がるように展延させることができる。このため、セラミックパッケージ１０の電極５２，５３，５４と、基板１００のパッド１０１との間のはんだのフィレットに、セラミックパッケージ１０の側面から突出する三角形の部分が形成される。これにより、電極５２，５３，５４を、パッド１０１に強固に接続することが可能となる。したがって、セラミックパッケージ１０と基板１００との接続部の信頼性や寿命を向上させることができる。

また、電極５２，５３，５４と、パッド１０１との間のはんだのフィレットに、セラミックパッケージ１０の側面から突出するおよそ三角形の部分が形成される。このため、フィレットのおよそ三角形の部分の形状等を基準に、はんだの濡れ性を外観検査により容易に検査することが可能となる。その結果、基板１００に対するセラミックパッケージ１０の実装不良の検出が容易になり、信頼性の低い製品や不良品の流出を防止することが可能となる。したがって、航空、宇宙、或いは軍用など過酷な条件下で使用される製品の信頼性を向上させることができる。

ところで、セラミックパッケージでは、図４に示されるように、高周波伝送路に接続される電極が、実装面に設けられる切欠きを含むように形成されると、高周波に対する性能が低下するのが一般的である。そこで、本実施形態に係るセラミックパッケージの高周波に対する挙動を、電磁界シミュレータを用いて解析した。

図７には、電磁界シミュレータによるシミュレーション結果を示すグラフが示されている。図７に示されるように、本実施形態に係るセラミックパッケージは、適正な設計を行うことで、上限を１８ＧＨｚとするＫｕ帯においても、良好な高周波性能を得られることがわかる。

一般に、電極を切欠きの内部に形成すると、伝送路の容量成分が増加する。そこで、増加した容量成分を打ち消すように、伝送路のパターンを設計することで、良好な高周波性能を得ることができる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。例えば、上記実施形態では、セラミックパッケージ１０の下面外縁に沿って、半円形の凹部５５が形成されている場合について説明した。これに限らず、凹部５５は、矩形などの形状であってもよい。

上記実施形態に係るセラミックパッケージ１０では、フレーム３０の開口３１と、収容部材４０の開口４１によって、半導体素子８０を収容する空間が形成されている。これに限らず、半導体素子８０は、フレーム３０と収容部材４０の双方を兼ねる１つの部材の開口に配置されていてもよい。また、セラミックパッケージ１０は、インターポーザであってもよい。要は、セラミックパッケージの電極が、実装面に形成される凹部を含む領域に形成されていれば、その他の部分の構造は任意に設計することができる。

上記実施形態では、セラミックパッケージ１０の下面に、１２の電極５２，５３，５４が形成されている場合について説明した。これに限らず、セラミックパッケージ１０の下面に形成される電極の数は１１以下であってもよく、１３以上であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施しうるものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ セラミックパッケージ
１１ ケース
２０ キャップ
３０ フレーム
３１ 開口
４０ 収容部材
４１ 開口
４２ 電極
５０ 底板
５１ 開口
５２〜５４ 電極
５５ 切欠き
５６ スルーホール導体
７０ ベースプレート
８０ 半導体素子
８０ａ ワイヤ
９０ はんだ
１００ 基板
１０１ パッド
３００，４００，５００ 部材
３００ａ，４００ａ 開口
５０１，５０２ シート
５０１ａ，５０２ａ 開口

Claims (4)

1. 半導体素子を収容し、基板に表面実装されるマイクロ波半導体パッケージであって、
   前記半導体素子を収容する空間が形成されるケースと、
   前記ケースの下面の外縁に沿って形成される凹部と、
   前記ケースの下面の前記凹部を含む領域に形成される電極と、
   を有するマイクロ波半導体パッケージ。
2. 前記電極は、前記基板に形成されるマイクロ波伝送路に接続される請求項１に記載のマイクロ波半導体パッケージ。
3. 前記ケースはアルミナからなる請求項１又は２に記載のマイクロ波半導体パッケージ。
4. 請求項１乃至３のいずれか一項に記載のマイクロ波半導体パッケージと、
   前記マイクロ波半導体パッケージが実装される配線基板と、
   を備えるマイクロ波半導体モジュール。

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