JP2016162071A

JP2016162071A - Mos switch circuit and semiconductor integrated circuit of the same

Info

Publication number: JP2016162071A
Application number: JP2015038530A
Authority: JP
Inventors: 貴士田上; Takashi Tagami
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2015-02-27
Filing date: 2015-02-27
Publication date: 2016-09-05

Abstract

PROBLEM TO BE SOLVED: To provide a MOS switch circuit which has a step-up and down circuit excellent in accuracy and tolerant of manufacturing variations, and has sufficiently reduced on-resistance while securing withstand voltage.SOLUTION: The MOS switch circuit comprises: a booster circuit 110 to which a first switch control signal IN2 is inputted; an NMOS transistor 108 having a gate terminal Gn to which an output signal IN4 of the booster circuit is supplied; a step-down circuit 120 to which a second switch control signal IN1 is inputted; a PMOS transistor 107 having a gate terminal Gp to which an output signal IN3 of the step-down circuit is supplied; an output terminal 105 connected to a drain terminal Dn of the NMOS transistor and a drain terminal Dp of the PMOS transistor; a first capacitative element 209 connected between a ground terminal 102 and an output terminal 207 of the booster circuit; and a third capacitative element 314 connected between a power terminal 101 and an output terminal 307 of the step-down circuit.SELECTED DRAWING: Figure 1

Description

本発明は、ＭＯＳスイッチ回路及びその半導体集積回路に関し、より詳細には、昇降圧回路を備え、耐圧を確保しつつ、オン抵抗も十分低減したＭＯＳスイッチ回路及びその半導体集積回路に関する。 The present invention relates to a MOS switch circuit and a semiconductor integrated circuit thereof, and more particularly to a MOS switch circuit including a step-up / step-down circuit and ensuring a withstand voltage while sufficiently reducing on-resistance and a semiconductor integrated circuit thereof.

従来からＰＭＯＳトランジスタとＮＭＯＳトランジスタを備えたＭＯＳスイッチ回路は知られている。この種のＭＯＳスイッチ回路は、例えば、特許文献１に開示されている。
図８は、特許文献１に記載されたＭＯＳスイッチ回路を説明するための回路構成図である。なお、以下に記載のＭＯＳスイッチ回路とは、ＭＯＳトランジスタを利用したスイッチ回路を指すものとする。 Conventionally, a MOS switch circuit including a PMOS transistor and an NMOS transistor is known. This type of MOS switch circuit is disclosed in, for example, Patent Document 1.
FIG. 8 is a circuit configuration diagram for explaining the MOS switch circuit described in Patent Document 1. In FIG. The MOS switch circuit described below refers to a switch circuit using a MOS transistor.

図８に示したＭＯＳスイッチ８００は、ｐ型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１７とｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１８を備えている。ＰＭＯＳトランジスタ１７のゲート端子には、入力信号ＩＮ１が入力される。また、ＮＭＯＳトランジスタ１８のゲート端子には、入力信号ＩＮ２が入力され、入力信号ＩＮ１，ＩＮ２は、互いに逆の極性を有する電圧信号である。ＭＯＳスイッチ８００から出力される出力信号ＯＵＴは、入力信号ＩＮ１，ＩＮ２の変化に応じて変化する。 The MOS switch 800 shown in FIG. 8 includes a p-type MOS transistor (PMOS transistor) 17 and an n-type MOS transistor (NMOS transistor) 18. An input signal IN <b> 1 is input to the gate terminal of the PMOS transistor 17. An input signal IN2 is input to the gate terminal of the NMOS transistor 18, and the input signals IN1 and IN2 are voltage signals having opposite polarities. The output signal OUT output from the MOS switch 800 changes according to changes in the input signals IN1 and IN2.

すなわち、入力信号ＩＮ１として、Ｌｏｗレベルの電圧ＧＮＤ（グランド）がＭＯＳトランジスタ１７のゲート端子に入力されると、ＰＭＯＳトランジスタ１７がオンする。ＰＭＯＳトランジスタ１７のオンにより、出力信号ＯＵＴは、Ｈｉｇｈレベルの電圧ＶＣＣとなる。一方、ＮＭＯＳトランジスタ１８に電圧ＶＣＣが入力されると、ＮＭＯＳトランジスタ１８がオンする。ＮＭＯＳトランジスタ１８のオンにより、出力信号ＯＵＴとして、電圧ＧＮＤが出力される。 That is, when a low level voltage GND (ground) is input to the gate terminal of the MOS transistor 17 as the input signal IN1, the PMOS transistor 17 is turned on. When the PMOS transistor 17 is turned on, the output signal OUT becomes the high level voltage VCC. On the other hand, when the voltage VCC is input to the NMOS transistor 18, the NMOS transistor 18 is turned on. When the NMOS transistor 18 is turned on, the voltage GND is output as the output signal OUT.

以上説明したＭＯＳスイッチにおいて、電圧ＶＣＣが低い場合について説明する。電圧ＶＣＣが閾値電圧Ｖｔｈ以下の場合、電圧ＶＣＣが入力信号ＩＮ１，ＩＮ２として入力されたＭＯＳトランジスタ１７，１８のゲート・ソース端子間の電圧Ｖｇｓは小さく、閾値電圧を超えることがない。このため、ＭＯＳトランジスタ１７，１８は、それぞれオフ状態になっている。 A case where the voltage VCC is low in the MOS switch described above will be described. When the voltage VCC is equal to or lower than the threshold voltage Vth, the voltage Vgs between the gate and source terminals of the MOS transistors 17 and 18 to which the voltage VCC is input as the input signals IN1 and IN2 is small and does not exceed the threshold voltage. For this reason, the MOS transistors 17 and 18 are each in an off state.

また、入力信号ＩＮ１に電圧ＧＮＤが入力され、ＭＯＳトランジスタ１７，１８のゲート・ソース端子間の電圧Ｖｇｓがそれぞれの閾値電圧を超えると、ＰＭＯＳトランジスタ１７がオンして出力信号ＯＵＴは電圧ＶＣＣとなる。このとき、ＰＭＯＳトランジスタ１７のゲート・ソース端子間の電圧Ｖｇｓは、以下のように表される。
Ｖｇｓ＝｜ＧＮＤ−ＶＣＣ｜ When the voltage GND is input to the input signal IN1 and the voltage Vgs between the gate and source terminals of the MOS transistors 17 and 18 exceeds the respective threshold voltages, the PMOS transistor 17 is turned on and the output signal OUT becomes the voltage VCC. . At this time, the voltage Vgs between the gate and the source terminal of the PMOS transistor 17 is expressed as follows.
Vgs = | GND-VCC |

しかし、上述したように、電圧ＶＣＣが低い場合、｜ＧＮＤ−ＶＣＣ｜の値が小さくなる。ＭＯＳトランジスタのオン抵抗は、｜Ｖｇｓ−Ｖｔｈ｜の値に反比例する。このため、図８に示したＭＯＳスイッチでは、ＰＭＯＳトランジスタ１７のオン抵抗が大きくなってしまう。
また、入力信号ＩＮ２としてＨｉｇｈレベルの電圧ＶＣＣが入力されると、ＮＭＯＳトランジスタ１８がオンし、出力信号ＯＵＴとして電圧ＧＮＤが出力される。このときにも、電圧ＶＣＣが低ければ、｜ＶＣＣ−ＧＮＤ｜の値は小さく、ＮＭＯＳトランジスタ１８のオン抵抗が大きくなってしまう。 However, as described above, when the voltage VCC is low, the value of | GND-VCC | becomes small. The on-resistance of the MOS transistor is inversely proportional to the value of | Vgs−Vth |. For this reason, in the MOS switch shown in FIG. 8, the on-resistance of the PMOS transistor 17 is increased.
When the high level voltage VCC is input as the input signal IN2, the NMOS transistor 18 is turned on, and the voltage GND is output as the output signal OUT. Also at this time, if the voltage VCC is low, the value of | VCC-GND | is small, and the on-resistance of the NMOS transistor 18 becomes large.

以上の課題を解決するための方法としては、ＭＯＳトランジスタ１７，１８に入力する入力信号を昇圧又は降圧させてオン抵抗を低減することが考えられる。
上述した特許文献１では、ＭＯＳトランジスタの入力信号を昇圧又は降圧させている。昇圧の場合は、２倍のＶＣＣがＭＯＳトランジスタの入力信号となり、降圧の場合は、−ＶＣＣがＭＯＳトランジスタの入力信号となる。上述した特許文献１では、入力信号がプロセスの最大定格電圧を超えないように、図９及び図１０に示すＭＯＳトランジスタユニット２０８，７０８によって対処している。 As a method for solving the above problem, it is conceivable to increase or decrease the input signal input to the MOS transistors 17 and 18 to reduce the on-resistance.
In Patent Document 1 described above, the input signal of the MOS transistor is boosted or lowered. In the case of step-up, twice VCC is an input signal to the MOS transistor, and in the case of step-down, -VCC is an input signal to the MOS transistor. In Patent Document 1 described above, the MOS transistor units 208 and 708 shown in FIGS. 9 and 10 are used to prevent the input signal from exceeding the maximum rated voltage of the process.

図９は、特許文献１に記載された昇圧回路を説明するための回路構成図である。ＭＯＳトランジスタ２０５のソース・ドレイン端子間に、直列に接続された３つのＰＭＯＳトランジスタ２０８ａ，２０８ｂ，２０８ｃによって構成されるトランジスタユニット２０８を備えている。
図１０は、特許文献１に記載された降圧回路を説明するための回路構成図である。ＭＯＳトランジスタ３１３と出力端子３０７に接続されるノードとの間に、直列に接続された３つのＮＭＯＳトランジスタ７０８ａ，７０８ｂ，７０８ｃによって構成されるトランジスタユニット７０８を備えている。 FIG. 9 is a circuit configuration diagram for explaining the booster circuit described in Patent Document 1. In FIG. A transistor unit 208 including three PMOS transistors 208a, 208b, and 208c connected in series is provided between the source and drain terminals of the MOS transistor 205.
FIG. 10 is a circuit configuration diagram for explaining the step-down circuit described in Patent Document 1. In FIG. Between the MOS transistor 313 and a node connected to the output terminal 307, a transistor unit 708 constituted by three NMOS transistors 708a, 708b, and 708c connected in series is provided.

特開２０１３−１１４３２０号公報JP2013-114320A

しかしながら、図９に示したＭＯＳトランジスタユニット２０８のように、ＭＯＳトランジスタを複数個重ねて構成した場合、ＭＯＳトランジスタの閾値と使用する個数の掛け合わせとなり、出力電圧がＭＯＳトランジスタの閾値に依存するため精度が乏しい。
また、ＭＯＳトランジスタの閾値自体のばらつきに対しても影響が大きく精度を悪化させる原因となっている。 However, when a plurality of MOS transistors are stacked as in the MOS transistor unit 208 shown in FIG. 9, the threshold of the MOS transistor is multiplied by the number to be used, and the output voltage depends on the threshold of the MOS transistor. The accuracy is poor.
In addition, the influence on the variation of the threshold value of the MOS transistor itself is large, which causes the accuracy to deteriorate.

その結果、従来の昇降圧回路を有するＭＯＳスイッチ回路は、昇圧電圧又は降圧電圧の精度が低いため、昇圧電圧又は降圧電圧が入力されるＭＯＳトランジスタの耐圧を確保した上での、オン抵抗の低減が不十分であった。そのため、オン抵抗によって、入力信号に対する出力電圧の応答性の向上も不十分であった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、精度が高く、製造ばらつきにも強い昇降圧回路を備え、耐圧を確保しつつ、オン抵抗も十分低減したＭＯＳスイッチ回路及びその半導体集積回路を提供することにある。 As a result, the MOS switch circuit having the conventional step-up / step-down circuit has a low accuracy of the boosted voltage or the step-down voltage, so that the on-resistance is reduced while ensuring the withstand voltage of the MOS transistor to which the boosted voltage or the step-down voltage is input. Was insufficient. For this reason, the response of the output voltage to the input signal is not sufficiently improved due to the on-resistance.
The present invention has been made in view of such problems, and the object of the present invention is to provide a step-up / step-down circuit that is highly accurate and resistant to manufacturing variations, and has a sufficiently reduced on-resistance while ensuring a withstand voltage. An object of the present invention is to provide a MOS switch circuit and a semiconductor integrated circuit thereof.

本発明の第１の態様においては、第１のスイッチ制御信号が入力される昇圧回路と、前記昇圧回路の出力信号がゲート端子に供給されるＮＭＯＳトランジスタと、を備えたＭＯＳスイッチ回路であり、前記昇圧回路が、前記第１のスイッチ制御信号が入力される第１のインバータと、前記第１のスイッチ制御信号がゲート端子に入力され、ソース端子が前記接地端子に接続され、ドレイン端子が前記出力端子に接続される第１のトランジスタと、前記第１のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第２のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が前記電源端子に接続され、ドレイン端子が前記第２のトランジスタのソース端子に接続される第３のトランジスタと、前記出力端子と前記接地端子との間に接続される第１の容量素子と、前記第１のインバータの出力端子と前記第３のトランジスタのドレイン端子との間に接続される第２の容量素子と、を備える。 According to a first aspect of the present invention, there is provided a MOS switch circuit comprising: a booster circuit to which a first switch control signal is input; and an NMOS transistor to which an output signal of the booster circuit is supplied to a gate terminal; The booster circuit includes a first inverter to which the first switch control signal is input, the first switch control signal is input to a gate terminal, a source terminal is connected to the ground terminal, and a drain terminal is A first transistor connected to an output terminal; a first switch control signal input to the gate terminal; a drain terminal connected to the output terminal; and the output terminal connected to the gate terminal. A third transistor having a source terminal connected to the power supply terminal and a drain terminal connected to the source terminal of the second transistor; A first capacitor connected between an output terminal and the ground terminal; a second capacitor connected between an output terminal of the first inverter and a drain terminal of the third transistor; .

本発明の第２の態様においては、第２のスイッチ制御信号が入力される降圧回路と、前記降圧回路の出力信号がゲート端子に供給されるＰＭＯＳトランジスタと、を備えたＭＯＳスイッチ回路であり、前記降圧回路が、前記第２のスイッチ制御信号が入力される第２のインバータと、前記第２のスイッチ制御信号がゲート端子に入力され、ソース端子が前記電源端子に接続され、ドレイン端子が前記出力端子に接続される第４のトランジスタと、前記第の２スイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第５のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が前記接地端子に接続され、ドレイン端子が前記第５のトランジスタのソース端子に接続される第６のトランジスタと、前記出力端子と前記電源端子との間に接続される第３の容量素子と、前記第２のインバータの出力端子と前記第６のトランジスタのドレイン端子との間に接続される第４の容量素子と、を備える。 According to a second aspect of the present invention, there is provided a MOS switch circuit comprising: a step-down circuit to which a second switch control signal is input; and a PMOS transistor to which an output signal of the step-down circuit is supplied to a gate terminal. The step-down circuit includes a second inverter to which the second switch control signal is input, the second switch control signal is input to a gate terminal, a source terminal is connected to the power supply terminal, and a drain terminal is A fourth transistor connected to the output terminal, a fifth transistor whose drain terminal is connected to the output terminal, and a second terminal where the second switch control signal is input to the gate terminal, and the output terminal connected to the gate terminal A sixth transistor having a source terminal connected to the ground terminal and a drain terminal connected to the source terminal of the fifth transistor; A third capacitor connected between the output terminal and the power supply terminal; a fourth capacitor connected between the output terminal of the second inverter and the drain terminal of the sixth transistor; .

本発明の第３の態様においては、第１のスイッチ制御信号が入力される第１のインバータと、前記第１のスイッチ制御信号がゲート端子に入力され、ソース端子が接地端子に接続され、ドレイン端子が出力端子に接続される第１のトランジスタと、前記第１のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第２のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が電源端子に接続され、ドレイン端子が前記第２のトランジスタのソース端子に接続される第３のトランジスタと、前記出力端子と前記接地端子の間に接続される第１の容量素子と、前記第１のインバータの出力端子と前記第３のトランジスタのドレイン端子との間に接続される第２の容量素子と、を備えている昇圧回路と、第２のスイッチ制御信号が入力される第２のインバータと、前記第２のスイッチ制御信号がゲート端子に入力され、ソース端子が電源端子に接続され、ドレイン端子が出力端子に接続される第４のトランジスタと、前記第２のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第５のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が接地端子に接続され、ドレイン端子が前記第５のトランジスタのソース端子に接続される第６のトランジスタと、前記出力端子と前記電源端子との間に接続される第３の容量素子と、前記第２のインバータの出力端子と前記第６のトランジスタのドレイン端子との間に接続される第４の容量素子と、を備えている降圧回路と、前記昇圧回路及び前記降圧回路の出力電圧がそれぞれ入力されるスイッチと、前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を生成するスイッチ制御信号生成部と、を備える半導体集積回路である。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。 In the third aspect of the present invention, the first inverter to which the first switch control signal is input, the first switch control signal is input to the gate terminal, the source terminal is connected to the ground terminal, the drain A first transistor having a terminal connected to an output terminal; a second transistor having a drain terminal connected to the output terminal; the first switch control signal being input to a gate terminal; and the output terminal being a gate terminal. A third terminal connected to the power source terminal, a drain terminal connected to the source terminal of the second transistor, and a first transistor connected between the output terminal and the ground terminal. A booster circuit comprising: a capacitive element; and a second capacitive element connected between an output terminal of the first inverter and a drain terminal of the third transistor A second inverter to which a second switch control signal is input; a second inverter in which the second switch control signal is input to a gate terminal; a source terminal is connected to a power supply terminal; and a drain terminal is connected to an output terminal. 4 transistor, the second switch control signal is input to the gate terminal, the drain terminal is connected to the output terminal, the output terminal is connected to the gate terminal, the source terminal is the ground terminal A sixth transistor whose drain terminal is connected to the source terminal of the fifth transistor, a third capacitor connected between the output terminal and the power supply terminal, and the second transistor A step-down circuit including a fourth capacitor connected between an output terminal of the inverter and a drain terminal of the sixth transistor; the step-up circuit; and A switch output voltage of the voltage dividing circuit are input, a semiconductor integrated circuit and a switch control signal generating unit which generates the first switch control signal and the second switch control signal.
In addition, the aspect mentioned above does not describe all the necessary characteristic configurations of the present invention, and the present invention can be configured by combining other configurations.

本発明によれば、精度が高く、製造ばらつきに強い昇降圧回路を備え、耐圧を確保しつつ、オン抵抗も十分低減したＭＯＳスイッチ回路及びその半導体集積回路を実現することができる。 According to the present invention, it is possible to realize a MOS switch circuit including a step-up / step-down circuit with high accuracy and strong against manufacturing variations, ensuring a breakdown voltage, and sufficiently reducing an on-resistance, and a semiconductor integrated circuit thereof.

本発明に係るＭＯＳスイッチ回路の前提技術を説明するための回路構成図である。It is a circuit block diagram for demonstrating the premise technique of the MOS switch circuit which concerns on this invention. 図１に示した昇圧回路を説明するための回路構成図である。FIG. 2 is a circuit configuration diagram for explaining a booster circuit shown in FIG. 1. 図１に示した降圧回路を説明するための回路構成図である。FIG. 2 is a circuit configuration diagram for explaining the step-down circuit shown in FIG. 1. 本発明に係るＭＯＳスイッチ回路の実施形態１を説明するための回路構成図で、昇圧回路を示した図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit configuration diagram for explaining Embodiment 1 of a MOS switch circuit according to the present invention and is a diagram showing a booster circuit. （ａ）乃至（ｄ）は、図４に示した本実施形態１における昇圧回路の動作を説明するためのフローチャートを示す図である。(A) thru | or (d) is a figure which shows the flowchart for demonstrating operation | movement of the booster circuit in this Embodiment 1 shown in FIG. 本発明に係るＭＯＳスイッチ回路の実施形態２を説明するための回路構成図で、降圧回路を示した図である。It is a circuit block diagram for demonstrating Embodiment 2 of the MOS switch circuit based on this invention, and is the figure which showed the pressure | voltage fall circuit. （ａ）乃至（ｄ）は、図６に示した本実施形態２における降圧回路の動作を説明するためのフローチャートを示す図である。(A) thru | or (d) is a figure which shows the flowchart for demonstrating the operation | movement of the pressure | voltage fall circuit in this Embodiment 2 shown in FIG. 特許文献１に記載されたＭＯＳスイッチ回路を説明するための回路構成図である。6 is a circuit configuration diagram for explaining a MOS switch circuit described in Patent Document 1. FIG. 特許文献１に記載された昇圧回路を説明するための回路構成図である。6 is a circuit configuration diagram for explaining a booster circuit described in Patent Document 1. FIG. 特許文献１に記載された降圧回路を説明するための回路構成図である。6 is a circuit configuration diagram for explaining a step-down circuit described in Patent Document 1. FIG.

以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。 In the following detailed description, numerous specific specific configurations are described to provide a thorough understanding of embodiments of the invention. However, it will be apparent that other embodiments may be practiced without limitation to such specific specific configurations. Further, the following embodiments do not limit the invention according to the claims, but include all combinations of characteristic configurations described in the embodiments.

以下、図面を参照して本発明の各実施形態について説明する。
まず、実施形態の説明の前に、本発明に係るＭＯＳスイッチ回路の前提技術について以下に説明する。
図１は、本発明に係るＭＯＳスイッチ回路の前提技術を説明するための回路構成図である。
図１に示したＭＯＳスイッチ回路は、電源電圧ＶＣＣを供給するための電源端子１０１と、接地電圧ＧＮＤを供給するための接地端子１０２との間に接続された、ＰＭＯＳトランジスタ１０７と、ＮＭＯＳトランジスタ１０８と、ＰＭＯＳトランジスタ１０７のゲート端子Ｇｐに接続されている降圧回路１２０と、ＮＭＯＳトランジスタ１０８のゲート端子Ｇｎに接続されている昇圧回路１１０とを備えている。 Hereinafter, each embodiment of the present invention will be described with reference to the drawings.
First, prior to the description of the embodiments, the prerequisite technology of the MOS switch circuit according to the present invention will be described below.
FIG. 1 is a circuit configuration diagram for explaining a prerequisite technology of a MOS switch circuit according to the present invention.
The MOS switch circuit shown in FIG. 1 includes a PMOS transistor 107 and an NMOS transistor 108 connected between a power supply terminal 101 for supplying a power supply voltage VCC and a ground terminal 102 for supplying a ground voltage GND. And a step-down circuit 120 connected to the gate terminal Gp of the PMOS transistor 107, and a step-up circuit 110 connected to the gate terminal Gn of the NMOS transistor 108.

降圧回路１２０は、外部から電圧信号が入力される入力端子１０３と接続されている。入力端子１０３に入力される電圧信号を入力信号ＩＮ１とする。入力信号ＩＮ１は、降圧回路１２０によって入力信号ＩＮ３に降圧され、ＰＭＯＳトランジスタ１０７のゲート端子Ｇｐに入力される。また、昇圧回路１１０は、外部から電圧信号が入力される入力端子１０４と接続されている。入力端子１０４に入力される電圧信号を入力信号ＩＮ２とする。入力信号ＩＮ２は、昇圧回路１１０によって入力信号ＩＮ４に昇圧され、ＮＭＯＳトランジスタ１０８のゲート端子Ｇｎに入力される。
入力信号ＩＮ１、入力信号ＩＮ２として、Ｌｏｗレベルの電圧ＧＮＤ又はＨｉｇｈレベルの電圧ＶＣＣが入力される。ＰＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８との間に接続された出力端子１０５からは、入力信号ＩＮ１，ＩＮ２の変化に応じた出力信号ＯＵＴが出力される。 The step-down circuit 120 is connected to an input terminal 103 to which a voltage signal is input from the outside. A voltage signal input to the input terminal 103 is defined as an input signal IN1. The input signal IN1 is stepped down to the input signal IN3 by the step-down circuit 120 and input to the gate terminal Gp of the PMOS transistor 107. The booster circuit 110 is connected to an input terminal 104 to which a voltage signal is input from the outside. A voltage signal input to the input terminal 104 is defined as an input signal IN2. The input signal IN2 is boosted to the input signal IN4 by the booster circuit 110 and input to the gate terminal Gn of the NMOS transistor 108.
The low level voltage GND or the high level voltage VCC is input as the input signal IN1 and the input signal IN2. From an output terminal 105 connected between the PMOS transistor 107 and the NMOS transistor 108, an output signal OUT corresponding to changes in the input signals IN1 and IN2 is output.

電圧ＧＮＤが入力信号ＩＮ１として降圧回路１２０に入力された場合、降圧回路１２０から出力される入力信号ＩＮ３の値は、Ｈｉｇｈレベルの電圧ＶＣＣとなる。また、電圧ＶＣＣが入力信号ＩＮ１として降圧回路１２０に入力された場合、降圧回路１２０から出力される入力信号ＩＮ３の値は、Ｌｏｗレベルの電圧−ＶＣＣとなる。また、電圧ＶＣＣが入力信号ＩＮ２として昇圧回路１１０に入力された場合、昇圧回路１１０から出力される入力信号ＩＮ４の値は、Ｌｏｗレベルの電圧ＧＮＤとなる。また、Ｌｏｗレベルの電圧ＧＮＤが入力信号ＩＮ２として昇圧回路１１０に入力された場合、昇圧回路１１０から出力される入力信号ＩＮ４の値は、Ｈｉｇｈレベルの電圧２ＶＣＣとなる。 When the voltage GND is input to the step-down circuit 120 as the input signal IN1, the value of the input signal IN3 output from the step-down circuit 120 is the high level voltage VCC. When the voltage VCC is input to the step-down circuit 120 as the input signal IN1, the value of the input signal IN3 output from the step-down circuit 120 is the low level voltage −VCC. When the voltage VCC is input to the booster circuit 110 as the input signal IN2, the value of the input signal IN4 output from the booster circuit 110 is the low level voltage GND. When the low level voltage GND is input to the booster circuit 110 as the input signal IN2, the value of the input signal IN4 output from the booster circuit 110 is the high level voltage 2VCC.

次に、図１におけるＭＯＳスイッチ回路の動作について以下に説明する。
入力信号ＩＮ１として電圧ＶＣＣが入力されると、降圧回路１２０は、入力信号ＩＮ３として電圧−ＶＣＣを出力する。ＰＭＯＳトランジスタ１０７は、ゲート端子Ｇｐに電圧−ＶＣＣが入力されたことによってオンし、電源端子１０１から供給される電圧ＶＣＣがＨｉｇｈレベルの出力信号ＯＵＴとして、出力端子１０５から出力される。なお、このとき、昇圧回路１１０にも、入力信号ＩＮ２として電圧ＶＣＣが入力される。昇圧回路１１０は、電圧ＧＮＤをＮＭＯＳトランジ１０８に出力する。ゲート端子Ｇｎに電圧ＧＮＤが印加されたＮＭＯＳトランジスタ１０８は、オフされる。 Next, the operation of the MOS switch circuit in FIG. 1 will be described below.
When the voltage VCC is input as the input signal IN1, the step-down circuit 120 outputs the voltage −VCC as the input signal IN3. The PMOS transistor 107 is turned on when the voltage −VCC is input to the gate terminal Gp, and the voltage VCC supplied from the power supply terminal 101 is output from the output terminal 105 as the high-level output signal OUT. At this time, the voltage VCC is also input to the booster circuit 110 as the input signal IN2. The booster circuit 110 outputs the voltage GND to the NMOS transistor 108. The NMOS transistor 108 having the voltage GND applied to the gate terminal Gn is turned off.

以上の動作において、ＰＭＯＳトランジスタ１０７のゲート・ソース端子間の電圧Ｖｇｓは、以下のように表される。
Ｖｇｓ＝｜（−Ｖｃｃ）−Ｖｃｃ｜
｜（−Ｖｃｃ）−Ｖｃｃ｜の値は、先に背景技術で説明した、ゲート・ソース端子間の電圧Ｖｇｓ｜ＧＮＤ−ＶＣＣ｜よりも大きくなる。そして、ＭＯＳトランジスタのオン抵抗の値は、Ｖｇｓ−Ｖｔｈに反比例する。このため、回路を駆動する電圧ＶＣＣが低い場合であっても、ＰＭＯＳトランジスタ１０７のオン抵抗の値が小さくなることが分かる。 In the above operation, the voltage Vgs between the gate and the source terminal of the PMOS transistor 107 is expressed as follows.
Vgs = | (−Vcc) −Vcc |
The value of | (−Vcc) −Vcc | is larger than the voltage Vgs | GND−VCC | between the gate and the source terminal described in the background art. The on-resistance value of the MOS transistor is inversely proportional to Vgs−Vth. Therefore, it can be seen that even when the voltage VCC for driving the circuit is low, the value of the on-resistance of the PMOS transistor 107 becomes small.

入力信号ＩＮ２として電圧ＧＮＤが入力されると、昇圧回路１１０は、入力信号ＩＮ４として電圧２ＶＣＣを出力する。ＮＭＯＳトランジスタ１０８は、ゲート端子Ｇｎに電圧２ＶＣＣが入力されたことによってオンし、電源端子１０１から供給される電圧ＧＮＤがＬｏｗレベルの出力信号ＯＵＴとして、出力端子１０５から出力される。なお、このとき、降圧回路１２０にも、入力信号ＩＮ１として電圧ＧＮＤが入力される。降圧回路１２０は、電圧ＶＣＣをＰＭＯＳトランジ１０７に出力する。ゲート端子Ｇｐに電圧ＶＣＣが印加されたＰＭＯＳトランジスタ１０７は、オフされる。 When the voltage GND is input as the input signal IN2, the booster circuit 110 outputs the voltage 2VCC as the input signal IN4. The NMOS transistor 108 is turned on when the voltage 2VCC is input to the gate terminal Gn, and the voltage GND supplied from the power supply terminal 101 is output from the output terminal 105 as the low level output signal OUT. At this time, the voltage GND is also input to the step-down circuit 120 as the input signal IN1. The step-down circuit 120 outputs the voltage VCC to the PMOS transistor 107. The PMOS transistor 107 having the voltage VCC applied to the gate terminal Gp is turned off.

以上の動作において、ＮＭＯＳトランジスタ１０８のゲート・ソース端子間の電圧Ｖｇｓは、以下のように表される。
Ｖｇｓ＝｜２ＶＣＣ−ＧＮＤ｜
｜２ＶＣＣ−ＧＮＤ｜の値は、従来の図８の構成である、ゲート・ソース端子間の電圧Ｖｇｓ｜ＶＣＣ−ＧＮＤ｜よりも大きくなる。そして、ＭＯＳトランジスタのオン抵抗の値は、Ｖｇｓ−Ｖｔｈに反比例する。このため、回路を駆動する電圧ＶＣＣが低い場合であっても、ＮＭＯＳトランジスタ１０８のオン抵抗の値が小さくなることが分かる。 In the above operation, the voltage Vgs between the gate and source terminals of the NMOS transistor 108 is expressed as follows.
Vgs = | 2VCC-GND |
The value of | 2VCC-GND | is larger than the voltage Vgs | VCC-GND | between the gate and the source terminal, which is the conventional configuration of FIG. The on-resistance value of the MOS transistor is inversely proportional to Vgs−Vth. Therefore, it can be seen that even when the voltage VCC for driving the circuit is low, the value of the on-resistance of the NMOS transistor 108 becomes small.

以上説明したように、図１に示した前提技術におけるＭＯＳスイッチ回路では、ＰＭＯＳトランジスタ１０７のゲート端子ＧｐをＨｉｇｈレベルの電圧ＶＣＣ、Ｌｏｗレベルの電圧−ＶＣＣで動作させることができる。このため、ＰＭＯＳトランジスタ１０７のオン抵抗を低減することができる。また、図１に示したＭＯＳスイッチ回路によれば、ＮＭＯＳトランジスタ１０８のゲート端子Ｇｎを、Ｈｉｇｈレベルの電圧２ＶＣＣ、Ｌｏｗレベルの電圧ＧＮＤで動作させることができる。このため、ＮＭＯＳトランジスタ１０８のオン抵抗を低減することができる。 As described above, in the MOS switch circuit in the base technology shown in FIG. 1, the gate terminal Gp of the PMOS transistor 107 can be operated with the high-level voltage VCC and the low-level voltage −VCC. For this reason, the on-resistance of the PMOS transistor 107 can be reduced. Further, according to the MOS switch circuit shown in FIG. 1, the gate terminal Gn of the NMOS transistor 108 can be operated with a high level voltage 2VCC and a low level voltage GND. For this reason, the on-resistance of the NMOS transistor 108 can be reduced.

図２は、図１に示したＭＯＳスイッチ回路における昇圧回路を説明するための具体的な回路構成図である。昇圧回路１１０は、ＰＭＯＳトランジスタ２０１，２０２，２０５と、ＮＭＯＳトランジスタ２０３，２０４と、容量素子２０６とによって構成されている。
ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０３とは、ドレイン端子Ｄ１，Ｄ３同士、ゲート端子Ｇ１，Ｇ３同士が互いに接続されている。ＰＭＯＳトランジスタ２０１のソース端子Ｓ１は、電源端子１０１に接続されて電圧ＶＣＣの供給を受けている。ＮＭＯＳトランジスタ２０３のソース端子Ｓ３は、接地端子１０２に接続され、電圧ＧＮＤの供給を受けている。ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０３は、インバータを構成している。 FIG. 2 is a specific circuit configuration diagram for explaining a booster circuit in the MOS switch circuit shown in FIG. The booster circuit 110 includes PMOS transistors 201, 202, and 205, NMOS transistors 203 and 204, and a capacitor element 206.
In the PMOS transistor 201 and the NMOS transistor 203, the drain terminals D1 and D3 and the gate terminals G1 and G3 are connected to each other. The source terminal S1 of the PMOS transistor 201 is connected to the power supply terminal 101 and is supplied with the voltage VCC. The source terminal S3 of the NMOS transistor 203 is connected to the ground terminal 102 and is supplied with the voltage GND. The PMOS transistor 201 and the NMOS transistor 203 constitute an inverter.

また、ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０４とは、ドレイン端子Ｄ２，Ｄ４同士、ゲート端子Ｇ２，Ｇ４同士が互いに接続されている。ＰＭＯＳトランジスタ２０２のソース端子Ｓ２は、電源端子１０１及びＰＭＯＳトランジスタ２０１のソース端子Ｓ１にＰＭＯＳトランジスタ２０５を介して接続されている。ＮＭＯＳトランジスタ２０４のソース端子Ｓ４は、ＮＭＯＳトランジスタ２０３のソース端子Ｓ３及び接地端子１０２に接続されている。ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０４は、インバータを構成している。 Further, the drain terminals D2 and D4 and the gate terminals G2 and G4 of the PMOS transistor 202 and the NMOS transistor 204 are connected to each other. The source terminal S 2 of the PMOS transistor 202 is connected to the power supply terminal 101 and the source terminal S 1 of the PMOS transistor 201 via the PMOS transistor 205. The source terminal S 4 of the NMOS transistor 204 is connected to the source terminal S 3 of the NMOS transistor 203 and the ground terminal 102. The PMOS transistor 202 and the NMOS transistor 204 constitute an inverter.

ＭＯＳトランジスタ２０１〜２０４のゲート端子Ｇ１〜Ｇ４は、入力端子１０４に接続され、ゲート端子Ｇ１〜Ｇ４には入力信号ＩＮ２が入力される。ＰＭＯＳトランジスタ２０５のゲート端子Ｇ５は、ＮＭＯＳトランジスタ１０８に対する入力端子に接続されている。入力端子からは、入力信号ＩＮ４が入力される。入力信号ＩＮ４は、図１に示したＮＭＯＳトランジスタ１０８のゲート端子Ｇｎに入力される。
容量素子２０６の一端は、ＭＯＳトランジスタ２０１，２０３のドレイン端子Ｄ１，Ｄ３に接続されている。また、容量素子の他の一端は、ＰＭＯＳトランジスタ２０２のソース端子Ｓ２と、ＰＭＯＳトランジスタ２０５のドレイン端子Ｄ５とに接続されている。 The gate terminals G1 to G4 of the MOS transistors 201 to 204 are connected to the input terminal 104, and the input signal IN2 is input to the gate terminals G1 to G4. The gate terminal G5 of the PMOS transistor 205 is connected to the input terminal for the NMOS transistor. An input signal IN4 is input from the input terminal. The input signal IN4 is input to the gate terminal Gn of the NMOS transistor 108 shown in FIG.
One end of the capacitive element 206 is connected to the drain terminals D1, D3 of the MOS transistors 201, 203. The other end of the capacitive element is connected to the source terminal S2 of the PMOS transistor 202 and the drain terminal D5 of the PMOS transistor 205.

次に、図２に示した昇圧回路の動作について以下に説明する。
図２において、第１の期間Ｐｈ１の入力信号ＩＮ２が電圧ＶＣＣであるとすると、ＮＭＯＳトランジスタ２０３がオンされて、ＰＭＯＳトランジスタ２０１はオフされる。このとき、ＮＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間の電圧が、電圧ＧＮＤになる。ＮＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間のノードをノードＡとする。ノードＡを図２中に示す。 Next, the operation of the booster circuit shown in FIG. 2 will be described below.
In FIG. 2, when the input signal IN2 in the first period Ph1 is the voltage VCC, the NMOS transistor 203 is turned on and the PMOS transistor 201 is turned off. At this time, the voltage between the drain terminal D3 of the NMOS transistor 203 and one end of the capacitor 206 becomes the voltage GND. A node between the drain terminal D3 of the NMOS transistor 203 and one end of the capacitor 206 is referred to as a node A. Node A is shown in FIG.

以上の動作と同時に、ＮＭＯＳトランジスタ２０４がオンされて、ＰＭＯＳトランジスタ２０２がオフされる。ＮＭＯＳトランジスタ２０４のオンにより、出力端子２０７からは電圧ＧＮＤが出力される。出力端子２０７から電圧ＧＮＤが出力されるとき、ＰＭＯＳトランジスタ２０５がオンされる。このため、ＰＭＯＳトランジスタ２０５のドレインＤ５と接続される一点に電圧ＶＣＣが印加される。このノードをノードＢとする。ノードＢを図２中に示す。このとき、容量素子２０６には、ノードＡの電位を基準にして、電圧ＶＣＣに相当する電荷が蓄積される。 Simultaneously with the above operation, the NMOS transistor 204 is turned on and the PMOS transistor 202 is turned off. When the NMOS transistor 204 is turned on, the voltage GND is output from the output terminal 207. When the voltage GND is output from the output terminal 207, the PMOS transistor 205 is turned on. Therefore, the voltage VCC is applied to one point connected to the drain D5 of the PMOS transistor 205. This node is called node B. Node B is shown in FIG. At this time, charges corresponding to the voltage VCC are accumulated in the capacitor 206 with reference to the potential of the node A.

次の第２の期間Ｐｈ２では、入力信号ＩＮ２として、電圧ＧＮＤが昇圧回路１１０に入力される。このとき、ＰＭＯＳトランジスタ２０１がオンし、ＮＭＯＳトランジスタ２０３がオフされる。ＰＭＯＳトランジスタ２０１のオンにより、ノードＡの電位が電圧ＶＣＣになる。このとき、第２の期間Ｐｈ２では、第１の期間Ｐｈ１において、容量素子２０６に＋ＶＣＣの電荷がチャージされているため、ノードＡの電位がＶＣＣになると、ノードＢの電位が２ＶＣＣとなる。 In the next second period Ph2, the voltage GND is input to the booster circuit 110 as the input signal IN2. At this time, the PMOS transistor 201 is turned on and the NMOS transistor 203 is turned off. When the PMOS transistor 201 is turned on, the potential of the node A becomes the voltage VCC. At this time, in the second period Ph2, since the charge of + VCC is charged in the capacitor 206 in the first period Ph1, when the potential of the node A becomes VCC, the potential of the node B becomes 2VCC.

また、入力信号ＩＮ２として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ２０２がオンされて、ノードＢにかかる電圧２ＶＣＣが、出力端子２０７から出力される。電圧２ＶＣＣがゲート端子Ｇ５に入力されたＰＭＯＳトランジスタ２０５は、オフされる。
このような昇圧回路１１０は、図１に示したＮＭＯＳトランジスタ１０８のゲート端子Ｇｎを、Ｈｉｇｈレベルの電圧ＶＣＣと、Ｌｏｗレベルの電圧ＧＮＤとによって動作させることができる。このため、図２に示した昇圧回路１１０によれば、ＮＭＯＳトランジスタ１０８のオン抵抗を、背景技術で説明した図８の構成よりも小さくすることができる。 Further, when the voltage GND is input as the input signal IN2, the PMOS transistor 202 is turned on, and the voltage 2VCC applied to the node B is output from the output terminal 207. The PMOS transistor 205 to which the voltage 2VCC is input to the gate terminal G5 is turned off.
Such a booster circuit 110 can operate the gate terminal Gn of the NMOS transistor 108 shown in FIG. 1 by the high level voltage VCC and the low level voltage GND. For this reason, according to the booster circuit 110 shown in FIG. 2, the on-resistance of the NMOS transistor 108 can be made smaller than the configuration of FIG. 8 described in the background art.

図３は、図１に示したＭＯＳスイッチ回路における降圧回路を説明するための具体的な回路構成図である。降圧回路１２０は、ＰＭＯＳトランジスタ３０９，３１０と、ＮＭＯＳトランジスタ３１１，３１２，３１３と、容量素子３０６とによって構成されている。
ＰＭＯＳトランジスタ３０９とＮＭＯＳトランジスタ３１１とは、ドレイン端子Ｄ９，Ｄ１１同士、ゲート端子Ｇ９，Ｇ１１同士が互いに接続されている。ＰＭＯＳトランジスタ３０９のソース端子Ｓ９は、電源端子１０１に接続されて電圧ＶＣＣの供給を受けている。ＮＭＯＳトランジスタ３１１のソース端子Ｓ１１は、接地端子１０２に接続され、電圧ＧＮＤの供給を受けている。ＰＭＯＳトランジスタ３０９とＮＭＯＳトランジスタ３１１は、インバータを構成している。 FIG. 3 is a specific circuit configuration diagram for explaining a step-down circuit in the MOS switch circuit shown in FIG. The step-down circuit 120 includes PMOS transistors 309 and 310, NMOS transistors 311, 312, and 313, and a capacitive element 306.
In the PMOS transistor 309 and the NMOS transistor 311, the drain terminals D9 and D11 and the gate terminals G9 and G11 are connected to each other. The source terminal S9 of the PMOS transistor 309 is connected to the power supply terminal 101 and is supplied with the voltage VCC. The source terminal S11 of the NMOS transistor 311 is connected to the ground terminal 102 and is supplied with the voltage GND. The PMOS transistor 309 and the NMOS transistor 311 constitute an inverter.

また、ＰＭＯＳトランジスタ３１０とＮＭＯＳトランジスタ３１２とは、ドレイン端子Ｄ１０，Ｄ１２同士、ゲート端子Ｇ１０，Ｇ１２同士が互いに接続されている。ＰＭＯＳトランジスタ３１０のソース端子Ｓ１０は、電源端子１０１及びＰＭＯＳトランジスタ３０９のソース端子Ｓ９に接続されている。ＮＭＯＳトランジスタ３１２のソース端子Ｓ１２は、ＮＭＯＳトランジスタ３１１のソース端子Ｓ１１及び接地端子１０２に、ＮＭＯＳトランジスタ３１３を介して接続されている。ＰＭＯＳトランジスタ３１０とＮＭＯＳトランジスタ３１２は、インバータを構成している。 In addition, the drain terminals D10 and D12 and the gate terminals G10 and G12 of the PMOS transistor 310 and the NMOS transistor 312 are connected to each other. The source terminal S10 of the PMOS transistor 310 is connected to the power supply terminal 101 and the source terminal S9 of the PMOS transistor 309. The source terminal S12 of the NMOS transistor 312 is connected to the source terminal S11 of the NMOS transistor 311 and the ground terminal 102 via the NMOS transistor 313. The PMOS transistor 310 and the NMOS transistor 312 constitute an inverter.

ＭＯＳトランジスタ３０９〜３１２のゲート端子Ｇ９〜Ｇ１２は、入力端子１０３に接続され、ゲート端子にＧ９〜Ｇ１２は入力信号ＩＮ１が入力される。ＮＭＯＳトランジスタ３１３のゲート端子Ｇ１３は、図１に示したＰＭＯＳトランジスタ１０７に対する、入力端子に接続されている。入力端子からは、入力信号ＩＮ３が入力される。入力信号ＩＮ３は、図１に示したＰＭＯＳトランジスタ１０７のゲート端子Ｇｐに入力される。
容量素子３０６の一端は、ＭＯＳトランジスタ３０９，３１１のドレイン端子Ｄ９，Ｄ１１に接続されている。また、容量素子３０６の他の一端は、ＮＭＯＳトランジスタ３１２のソース端子Ｓ１２と、ＮＭＯＳトランジスタ３１３のドレイン端子Ｄ１３とに接続されている。 The gate terminals G9 to G12 of the MOS transistors 309 to 312 are connected to the input terminal 103, and the input signal IN1 is input to the gate terminals G9 to G12. The gate terminal G13 of the NMOS transistor 313 is connected to the input terminal for the PMOS transistor 107 shown in FIG. An input signal IN3 is input from the input terminal. The input signal IN3 is input to the gate terminal Gp of the PMOS transistor 107 shown in FIG.
One end of the capacitive element 306 is connected to the drain terminals D9 and D11 of the MOS transistors 309 and 311. The other end of the capacitive element 306 is connected to the source terminal S12 of the NMOS transistor 312 and the drain terminal D13 of the NMOS transistor 313.

次に、図３に示した降圧回路の動作について以下に説明をする。
図３において、第１の期間Ｐｈ１に入力信号ＩＮ１として電圧ＧＮＤが入力される。このとき、ＰＭＯＳトランジスタ３０９がオンし、ＰＭＯＳトランジスタ３０９のオンによってＮＭＯＳトランジスタ３１１と容量素子３０６との間の一点に電圧ＶＣＣが印加される。この一点をノードＣとする。ノードＣを図３中に示す。また、入力信号ＩＮ１として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ３１０がオンされる。ＰＭＯＳトランジスタ３１０のオンによって入力端子３０７からは出力信号ＩＮ３として電圧ＶＣＣが出力される。 Next, the operation of the step-down circuit shown in FIG. 3 will be described below.
In FIG. 3, the voltage GND is input as the input signal IN1 in the first period Ph1. At this time, the PMOS transistor 309 is turned on, and the voltage VCC is applied to one point between the NMOS transistor 311 and the capacitor 306 when the PMOS transistor 309 is turned on. Let this one point be node C. Node C is shown in FIG. In addition, when the voltage GND is input as the input signal IN1, the PMOS transistor 310 is turned on. When the PMOS transistor 310 is turned on, the voltage VCC is output from the input terminal 307 as the output signal IN3.

電圧ＶＣＣは、ＮＭＯＳトランジスタ３１３のゲート端子Ｇ１３に入力されて、ＮＭＯＳトランジスタ３１３がオンされる。このため、ＮＭＯＳトランジスタ３１３のソース端子Ｓ１３と容量素子３０６との間の一点には、電圧ＧＮＤが印加される。この一点をノードＤとし、ノードＤを図３中に示す。ノードＤがＧＮＤになったことにより、容量素子３０６には、ノードＣを基準にして、−ＶＣＣの電荷がチャージされる。 The voltage VCC is input to the gate terminal G13 of the NMOS transistor 313, and the NMOS transistor 313 is turned on. Therefore, the voltage GND is applied to one point between the source terminal S13 of the NMOS transistor 313 and the capacitor 306. This one point is designated as node D, and node D is shown in FIG. Since the node D becomes GND, the capacitor 306 is charged with a charge of −VCC with respect to the node C.

次の第２の期間Ｐｈ２では、入力信号ＩＮ１として、電圧ＶＣＣが入力される。電圧ＶＣＣの入力により、ＮＭＯＳトランジスタ３１１がオンされる。ＮＭＯＳトランジスタ３１１のオンにより、ノードＣには電圧ＧＮＤが印加される。
このとき、期間Ｐｈ２において、容量素子３０６には−ＶＣＣの電荷がチャージされている。このため、ノードＣに電圧ＧＮＤがかかると、ノードＤの電圧は、−ＶＣＣになる。入力信号ＩＮ１としてＶＣＣが入力されたことによって、ＮＭＯＳトランジスタ３１２はオンされている。ＮＭＯＳトランジスタ３１２のオンにより、ノードＤの電圧である、−ＶＣＣが出力端子３０７から出力される。 In the next second period Ph2, the voltage VCC is input as the input signal IN1. The NMOS transistor 311 is turned on by the input of the voltage VCC. When the NMOS transistor 311 is turned on, the voltage GND is applied to the node C.
At this time, the charge of −VCC is charged in the capacitor 306 in the period Ph2. Therefore, when the voltage GND is applied to the node C, the voltage of the node D becomes −VCC. When VCC is input as the input signal IN1, the NMOS transistor 312 is turned on. When the NMOS transistor 312 is turned on, −VCC, which is the voltage of the node D, is output from the output terminal 307.

以上、説明したように、降圧回路１２０は、図１に示したＰＭＯＳトランジスタ１０７のゲート端子Ｇｐを、Ｈｉｇｈレベルの電圧ＶＣＣと、Ｌｏｗレベルの電圧−ＶＣＣとによって動作させることができる。このため、実施形態１の降圧回路１２０によれば、ＰＭＯＳトランジスタ１０７のオン抵抗を、背景技術で説明した図８の構成よりも小さくすることができる。 As described above, the step-down circuit 120 can operate the gate terminal Gp of the PMOS transistor 107 shown in FIG. 1 with the high-level voltage VCC and the low-level voltage −VCC. Therefore, according to the step-down circuit 120 of the first embodiment, the on-resistance of the PMOS transistor 107 can be made smaller than the configuration of FIG. 8 described in the background art.

本発明に係るＭＯＳスイッチ回路は、昇降圧回路の出力電圧が入力されるＭＯＳスイッチ回路である。
第１のスイッチ制御信号ＩＮ２が入力される昇圧回路１１０と、この昇圧回路１１０の出力信号ＩＮ４がゲート端子Ｇｎに供給されるＮＭＯＳトランジスタ１０８と、第２のスイッチ制御信号ＩＮ１が入力される降圧回路１２０と、この降圧回路１２０の出力信号ＩＮ３がゲート端子Ｇｐに供給されるＰＭＯＳトランジスタ１０７と、ＮＭＯＳトランジスタ１０８のドレイン端子ＤｎとＰＭＯＳトランジスタ１０７のドレイン端子Ｄｐとが接続される出力端子１０５と、昇圧回路１１０の接地端子１０２と出力端子２０７との間に接続される第１の容量素子２０９と、降圧回路１２０の電源端子１０１と出力端子３０７との間に接続される第３の容量素子３１４とを備え、ＮＭＯＳトランジスタ１０８とＰＭＯＳトランジスタ１０７とのオン抵抗の値を低減するように構成されている。 The MOS switch circuit according to the present invention is a MOS switch circuit to which the output voltage of the buck-boost circuit is input.
The booster circuit 110 to which the first switch control signal IN2 is input, the NMOS transistor 108 to which the output signal IN4 of the booster circuit 110 is supplied to the gate terminal Gn, and the step-down circuit to which the second switch control signal IN1 is input. 120, a PMOS transistor 107 to which the output signal IN3 of the step-down circuit 120 is supplied to the gate terminal Gp, an output terminal 105 to which the drain terminal Dn of the NMOS transistor 108 and the drain terminal Dp of the PMOS transistor 107 are connected, A first capacitive element 209 connected between the ground terminal 102 and the output terminal 207 of the circuit 110, and a third capacitive element 314 connected between the power supply terminal 101 and the output terminal 307 of the step-down circuit 120; The NMOS transistor 108 and the PMOS transistor 107 are turned on. It is configured to reduce the value of anti.

＜実施形態１＞
図４は、本発明に係るＭＯＳスイッチ回路の実施形態１を説明するための回路構成図で、昇圧回路を示した図である。なお、図２と同じ機能を有する構成要素には同一の符号を付してあり、その説明は省略する。
図２に示した前提技術の昇圧回路１１０は、ＮＭＯＳトランジスタ１０８に対して電圧２ＶＣＣを入力することができる。ただし、昇圧回路１１０では、ＮＭＯＳトランジスタ１０８に入力される入力信号ＩＮ４が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が４Ｖである場合、電圧ＶＣＣが０．８Ｖ等、２Ｖ以下であれば、昇圧回路１１０は問題なく動作する。しかし、電圧ＶＣＣが、例えば３Ｖの場合、入力信号ＩＮ４が６Ｖになり、ＮＭＯＳトランジスタ１０８に最大定格電圧を超える電圧がかかることになる。 <Embodiment 1>
FIG. 4 is a circuit configuration diagram for explaining the MOS switch circuit according to the first embodiment of the present invention, and shows a booster circuit. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG. 2, and the description is abbreviate | omitted.
The booster circuit 110 of the base technology shown in FIG. 2 can input the voltage 2VCC to the NMOS transistor 108. However, in the booster circuit 110, the input signal IN4 input to the NMOS transistor 108 may exceed the maximum rated voltage of the process. For example, when the maximum rated voltage of the process is 4V, if the voltage VCC is 0.8V or 2V or less, the booster circuit 110 operates without any problem. However, when the voltage VCC is 3V, for example, the input signal IN4 becomes 6V, and a voltage exceeding the maximum rated voltage is applied to the NMOS transistor 108.

本実施形態１のＭＯＳスイッチ回路の昇圧回路は、図２に示した昇圧回路１１０に容量素子２０９を追加したものである。
本実施形態１の昇圧回路１１０は、第１のインバータ２０１，２０３と、第１のトランジスタ２０４と、第２のトランジスタ２０２と、第３のトランジスタ２０５と、第１の容量素子２０９と、第２の容量素子２０６と、を備えている。
第１のインバータ２０１，２０３は、第１のスイッチ制御信号ＩＮ２が入力される。また、第１のトランジスタ２０４は、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ４に入力され、ソース端子Ｓ４が接地端子１０２に接続され、ドレイン端子Ｄ４が出力端子２０７に接続されている。 The booster circuit of the MOS switch circuit according to the first embodiment is obtained by adding a capacitive element 209 to the booster circuit 110 shown in FIG.
The booster circuit 110 according to the first embodiment includes first inverters 201 and 203, a first transistor 204, a second transistor 202, a third transistor 205, a first capacitor 209, Capacitance element 206.
The first inverters 201 and 203 receive the first switch control signal IN2. In the first transistor 204, the first switch control signal IN2 is input to the gate terminal G4, the source terminal S4 is connected to the ground terminal 102, and the drain terminal D4 is connected to the output terminal 207.

また、第２のトランジスタ２０２は、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ２に入力され、ドレイン端子Ｄ２が出力端子２０７に接続されている。
また、第３のトランジスタ２０５は、出力端子２０７がゲート端子Ｇ５に接続され、ソース端子Ｓ５が電源端子１０１に接続され、ドレイン端子Ｄ５が第２のトランジスタ２０２のソース端子Ｓ２に接続されている。
また、第１の容量素子２０９は、出力端子２０７と接地端子１０２との間に接続されている。また、第２の容量素子２０６は、第１のインバータ２０１，２０３の出力端子と第３のトランジスタ２０５のドレイン端子Ｄ５との間に接続されている。 In the second transistor 202, the first switch control signal IN2 is input to the gate terminal G2, and the drain terminal D2 is connected to the output terminal 207.
In the third transistor 205, the output terminal 207 is connected to the gate terminal G 5, the source terminal S 5 is connected to the power supply terminal 101, and the drain terminal D 5 is connected to the source terminal S 2 of the second transistor 202.
The first capacitor element 209 is connected between the output terminal 207 and the ground terminal 102. The second capacitor 206 is connected between the output terminals of the first inverters 201 and 203 and the drain terminal D5 of the third transistor 205.

つまり、本実施形態１における昇圧回路では、ＮＭＯＳトランジスタ２０４のソース・ドレイン端子間に、容量素子２０９が接続されている。そして、実施形態１における昇圧回路には、ＭＯＳスイッチ回路を制御するための第１のスイッチ制御信号ＩＮ２が入力される。
このような本実施形態１における昇圧回路では、第１の期間Ｐｈ１の入力信号ＩＮ２が電圧ＶＣＣであるとすると、ＮＭＯＳトランジスタ２０３がオンされて、ＰＭＯＳトランジスタ２０１はオフされる。このとき、ＮＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間の電圧が、電圧ＧＮＤになる。本実施形態１では、ＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間の一点をノードＡとする。ノードＡを図４中に示す。 That is, in the booster circuit according to the first embodiment, the capacitive element 209 is connected between the source and drain terminals of the NMOS transistor 204. The first switch control signal IN2 for controlling the MOS switch circuit is input to the booster circuit according to the first embodiment.
In such a booster circuit according to the first embodiment, assuming that the input signal IN2 in the first period Ph1 is the voltage VCC, the NMOS transistor 203 is turned on and the PMOS transistor 201 is turned off. At this time, the voltage between the drain terminal D3 of the NMOS transistor 203 and one end of the capacitor 206 becomes the voltage GND. In the first embodiment, a node A is a point between the drain terminal D3 of the MOS transistor 203 and one end of the capacitor 206. Node A is shown in FIG.

図５（ａ）乃至（ｄ）は、図４に示した本実施形態１における昇圧回路の動作を説明するためのフローチャートを示す図である。
まず、図５（ａ）に示すように、第１の期間Ｐｈ１の入力信号ＩＮ２が電圧ＶＣＣであるとすると、ＮＭＯＳトランジスタ２０４がオンされて、ＰＭＯＳトランジスタ２０２はオフされる。
このとき、ＮＭＯＳトランジスタ２０４のドレイン端子Ｄ４と容量素子２０９の一端との間の電圧が、電圧ＧＮＤになり、容量素子２０９は両端とも電圧が電圧ＧＮＤとなる。 FIGS. 5A to 5D are flowcharts for explaining the operation of the booster circuit according to the first embodiment shown in FIG.
First, as shown in FIG. 5A, when the input signal IN2 in the first period Ph1 is the voltage VCC, the NMOS transistor 204 is turned on and the PMOS transistor 202 is turned off.
At this time, the voltage between the drain terminal D4 of the NMOS transistor 204 and one end of the capacitor 209 is the voltage GND, and the voltage of the capacitor 209 is the voltage GND at both ends.

以上の動作と同時に、ＮＭＯＳトランジスタ２０４がオンされて、ＰＭＯＳトランジスタ２０２がオフされる。ＮＭＯＳトランジスタ２０４のオンにより、出力端子２０７からは電圧ＧＮＤが出力される。出力端子２０７から電圧ＧＮＤが出力されるとき、ＰのＭＯＳトランジスタ２０５がオンされる。このため、ＰＭＯＳトランジスタ２０５のドレイン端子Ｄ５と接続される一点に電圧ＶＣＣが印加される。この一点をノードＢとする。ノードＢにおける電圧は、図５（ｃ）に示されている。このとき、容量素子２０６には、ノードＡの電位を基準にして、電圧ＶＣＣに相当する電荷が蓄積される。ノードＡにおける電圧は、図５（ｂ）に示されている。 Simultaneously with the above operation, the NMOS transistor 204 is turned on and the PMOS transistor 202 is turned off. When the NMOS transistor 204 is turned on, the voltage GND is output from the output terminal 207. When the voltage GND is output from the output terminal 207, the P MOS transistor 205 is turned on. Therefore, the voltage VCC is applied to one point connected to the drain terminal D5 of the PMOS transistor 205. Let this one point be node B. The voltage at node B is shown in FIG. At this time, charges corresponding to the voltage VCC are accumulated in the capacitor 206 with reference to the potential of the node A. The voltage at node A is shown in FIG.

次の第２の期間Ｐｈ２では、入力信号ＩＮ２として、電圧ＧＮＤが昇圧回路に入力される。このとき、ＰＭＯＳトランジスタ２０１がオンし、ＮＭＯＳトランジスタ２０３がオフされる。ＰＭＯＳトランジスタ２０１のオンにより、図５（ｂ）に示されているように、ノードＡの電位が電圧ＶＣＣになる。なお、ＰＭＯＳトランジスタ２０５はオフとなる。
また、入力信号ＩＮ２として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ２０２がオンされて、容量素子２０６と容量素子２０９の一端は出力端子２０７に接続されている。このとき、第２の期間Ｐｈ２では、第１の期間Ｐｈ１において、容量素子２０６に＋ＶＣＣの電荷がチャージされており、容量素子２０９には電荷がチャージされていない。 In the next second period Ph2, the voltage GND is input to the booster circuit as the input signal IN2. At this time, the PMOS transistor 201 is turned on and the NMOS transistor 203 is turned off. When the PMOS transistor 201 is turned on, the potential of the node A becomes the voltage VCC as shown in FIG. Note that the PMOS transistor 205 is turned off.
In addition, when the voltage GND is input as the input signal IN2, the PMOS transistor 202 is turned on, and one ends of the capacitor 206 and the capacitor 209 are connected to the output terminal 207. At this time, in the second period Ph2, in the first period Ph1, the capacitor 206 is charged with + VCC, and the capacitor 209 is not charged.

これより、出力端子２０７の電圧をＩＮ４、容量素子２０６の静電容量をＣ１、容量素子２０６の静電容量をＣ２とした場合、出力端子２０７の電圧は、図５（ｄ）に示されるように、以下の式となる。
ＩＮ４＝２×Ｃ１／（Ｃ１＋Ｃ２）×ＶＣＣ
これより、容量素子２０６と容量素子２０９の静電容量を調整することで出力端子２０７の電圧を決めることができる。 Accordingly, when the voltage of the output terminal 207 is IN4, the capacitance of the capacitor 206 is C1, and the capacitance of the capacitor 206 is C2, the voltage of the output terminal 207 is as shown in FIG. In addition, the following equation is obtained.
IN4 = 2 × C1 / (C1 + C2) × VCC
Thus, the voltage of the output terminal 207 can be determined by adjusting the capacitances of the capacitor 206 and the capacitor 209.

本実施形態１における昇圧回路によれば、容量素子の容量値の比に応じた出力電圧とすることができるため、精度が高く、製造ばらつきに強い昇圧回路を提供できる。また、容量素子の容量値の比に応じた出力電圧であるため、容量値の温度変動に対しても強い。
そのため、本実施形態１のＭＯＳスイッチ回路によれば、電源電圧が低電圧であっても、ＭＯＳトランジスタのオン抵抗が小さくすることもできる。加えて、昇圧回路の出力電圧が精度が高く、製造ばらつきに強いため、昇圧電圧が入力されるＭＯＳトランジスタの耐圧を確保した上での、オン抵抗の低減を十分に行える。そのため、入力信号に対するＭＯＳスイッチ回路の出力電圧の応答性を十分向上できる。 According to the booster circuit of the first embodiment, since the output voltage can be set according to the capacitance value ratio of the capacitive element, it is possible to provide a booster circuit with high accuracy and resistance to manufacturing variations. Further, since the output voltage is in accordance with the ratio of the capacitance values of the capacitive elements, it is strong against temperature fluctuation of the capacitance value.
Therefore, according to the MOS switch circuit of the first embodiment, the on-resistance of the MOS transistor can be reduced even when the power supply voltage is low. In addition, since the output voltage of the booster circuit is highly accurate and resistant to manufacturing variations, the on-resistance can be sufficiently reduced while ensuring the withstand voltage of the MOS transistor to which the boosted voltage is input. Therefore, the response of the output voltage of the MOS switch circuit to the input signal can be sufficiently improved.

＜実施形態２＞
図６は、本発明に係るＭＯＳスイッチ回路の実施形態２を説明するための回路構成図で、降圧回路を示した図である。なお、図３と同じ機能を有する構成要素には同一の符号を付してあり、その説明は省略する。
図３に示した前提技術の降圧回路１２０は、ＰＭＯＳトランジスタ１０７に対して電圧−ＶＣＣを入力することができる。ただし、降圧回路１２０では、ＰＭＯＳトランジスタ１０７に入力される入力信号ＩＮ３が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が４Ｖである場合、電圧ＶＣＣが０．８Ｖなどであれば、降圧回路１２０は問題なく動作する。しかし、電圧ＶＣＣが、例えば３Ｖの場合、入力信号ＩＮ３が−３Ｖになり、ＰＭＯＳトランジスタ１０７に最大定格電圧を超える電圧（ＶＣＣ−ＩＮ４＝６Ｖ＞４Ｖ）がかかることになる。 <Embodiment 2>
FIG. 6 is a circuit configuration diagram for explaining the MOS switch circuit according to the second embodiment of the present invention, and shows a step-down circuit. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG. 3, The description is abbreviate | omitted.
The step-down circuit 120 of the base technology shown in FIG. 3 can input the voltage −VCC to the PMOS transistor 107. However, in the step-down circuit 120, the input signal IN3 input to the PMOS transistor 107 may exceed the maximum rated voltage of the process. For example, when the maximum rated voltage of the process is 4V and the voltage VCC is 0.8V, the step-down circuit 120 operates without any problem. However, when the voltage VCC is 3V, for example, the input signal IN3 becomes −3V, and a voltage exceeding the maximum rated voltage (VCC−IN4 = 6V> 4V) is applied to the PMOS transistor 107.

本実施形態２のＭＯＳスイッチ回路の降圧回路は、図３に示した降圧回路１２０に容量素子３１４を追加したものである。
本実施形態２の降圧回路１２０は、第２のインバータ３０９，３１１と、第４のトランジスタ３１０と、第６のトランジスタ３１３と、第３の容量素子３１４と、第４の容量素子３０６と、を備えている。
第２のインバータ３０９，３１１は、第２のスイッチ制御信号ＩＮ１が入力される。また、第４のトランジスタ３１０は、第２のスイッチ制御信号ＩＮ１がゲート端子Ｇ１０に入力され、ソース端子Ｓ１０が電源端子１０１に接続され、ドレイン端子Ｄ１０が出力端子３０７に接続されている。 The step-down circuit of the MOS switch circuit according to the second embodiment is obtained by adding a capacitive element 314 to the step-down circuit 120 shown in FIG.
The step-down circuit 120 according to the second embodiment includes second inverters 309 and 311, a fourth transistor 310, a sixth transistor 313, a third capacitor 314, and a fourth capacitor 306. I have.
The second inverters 309 and 311 receive the second switch control signal IN1. In the fourth transistor 310, the second switch control signal IN1 is input to the gate terminal G10, the source terminal S10 is connected to the power supply terminal 101, and the drain terminal D10 is connected to the output terminal 307.

また、第５のトランジスタ３１２は、第の２スイッチ制御信号ＩＮ２がゲート端子Ｇ１２に入力され、ドレイン端子Ｄ１２が出力端子３０７に接続されている。
また、第６のトランジスタ３１３は、出力端子３０７がゲート端子Ｇ１３に接続され、ソース端子Ｓ１３が接地端子１０２に接続され、ドレイン端子Ｄ１３が第５のトランジスタ３１２のソース端子Ｓ１２に接続されている。 In the fifth transistor 312, the second switch control signal IN2 is input to the gate terminal G12, and the drain terminal D12 is connected to the output terminal 307.
The sixth transistor 313 has an output terminal 307 connected to the gate terminal G13, a source terminal S13 connected to the ground terminal 102, and a drain terminal D13 connected to the source terminal S12 of the fifth transistor 312.

また、第３の容量素子３１４は、出力端子３０７と電源端子１０１との間に接続されている。また、第４の容量素子３０６は、第２のインバータ３０９，３１１の出力端子と第６のトランジスタ３１３のドレイン端子Ｄ１３との間に接続されている。
つまり、本実施形態２における降圧回路では、ＰＭＯＳトランジスタ３１０のソース・ドレイン端子間に、容量素子３１４が接続されている。そして、本実施形態２における降圧回路には、ＭＯＳスイッチ回路を制御するための第２スイッチ制御信号ＩＮ１が入力される。この第２スイッチ制御信号ＩＮ１は、例えば、第１のスイッチ制御信号ＩＮ２と逆相の信号である。 The third capacitor element 314 is connected between the output terminal 307 and the power supply terminal 101. The fourth capacitor element 306 is connected between the output terminals of the second inverters 309 and 311 and the drain terminal D13 of the sixth transistor 313.
That is, in the step-down circuit according to the second embodiment, the capacitive element 314 is connected between the source and drain terminals of the PMOS transistor 310. Then, the second switch control signal IN1 for controlling the MOS switch circuit is input to the step-down circuit according to the second embodiment. The second switch control signal IN1 is, for example, a signal having a phase opposite to that of the first switch control signal IN2.

図７（ａ）乃至（ｄ）は、図６に示した本実施形態２における降圧回路の動作を説明するためのフローチャートを示す図である。
まず、図７（ａ）に示すように、第１の期間Ｐｈ１に入力信号ＩＮ１として電圧ＧＮＤが入力される。このとき、ＰＭＯＳトランジスタ３０９がオンし、ＰＭＯＳトランジスタ３０９のオンによってＮＭＯＳトランジスタ３１１と容量素子３０６との間の一点に電圧ＶＣＣが印加される。この一点をノードＣとする。ノードＣの電圧は、図７（ｂ）に示してある。また、入力信号ＩＮ１として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ３１０がオンされる。ＰＭＯＳトランジスタ３１０のオンによって出力端子３０７からは出力信号ＩＮ３として電圧ＶＣＣが出力され、容量素子３１４は両端とも電圧ＶＣＣが印加される。 FIGS. 7A to 7D are flowcharts for explaining the operation of the step-down circuit according to the second embodiment shown in FIG.
First, as shown in FIG. 7A, the voltage GND is input as the input signal IN1 in the first period Ph1. At this time, the PMOS transistor 309 is turned on, and the voltage VCC is applied to one point between the NMOS transistor 311 and the capacitor 306 when the PMOS transistor 309 is turned on. Let this one point be node C. The voltage at node C is shown in FIG. In addition, when the voltage GND is input as the input signal IN1, the PMOS transistor 310 is turned on. When the PMOS transistor 310 is turned on, the voltage VCC is output as the output signal IN3 from the output terminal 307, and the voltage VCC is applied to both ends of the capacitor 314.

電圧ＶＣＣは、ＮＭＯＳトランジスタ３１３のゲート端子Ｇ１３に入力されて、ＮＭＯＳトランジスタ３１３がオンされる。このため、ＮＭＯＳトランジスタ３１３のソース端子Ｓ１３と容量素子３０６との間の一点には、電圧ＧＮＤが印加される。この一点をノードＤとし、ノードＤの電圧は、図７（ｃ）に示されている。ノードＤがＧＮＤになったことにより、容量素子３０６には、ノードＣを基準にして、−ＶＣＣの電荷がチャージされる。 The voltage VCC is input to the gate terminal G13 of the NMOS transistor 313, and the NMOS transistor 313 is turned on. Therefore, the voltage GND is applied to one point between the source terminal S13 of the NMOS transistor 313 and the capacitor 306. This one point is a node D, and the voltage of the node D is shown in FIG. Since the node D becomes GND, the capacitor 306 is charged with a charge of −VCC with respect to the node C.

次の第２の期間Ｐｈ２では、入力信号ＩＮ１として、電圧ＶＣＣが入力される。電圧ＶＣＣの入力により、ＮＭＯＳトランジスタ３１１がオンされる。ＮＭＯＳトランジスタ３１１のオンにより、ノードＣには、図７（ｂ）に示すように、電圧ＧＮＤが印加される。
このとき、第２の期間Ｐｈ２では、第１の期間Ｐｈ１において、容量素子３０６に−ＶＣＣの電荷がチャージされており、容量素子３１４には電荷がチャージされていない。 In the next second period Ph2, the voltage VCC is input as the input signal IN1. The NMOS transistor 311 is turned on by the input of the voltage VCC. When the NMOS transistor 311 is turned on, the voltage GND is applied to the node C as shown in FIG.
At this time, in the second period Ph2, in the first period Ph1, the capacitor element 306 is charged with -VCC charge, and the capacitor element 314 is not charged.

これより、出力端子３０７の電圧をＩＮ３、容量素子３０６の静電容量をＣ１、容量素子３１４の静電容量をＣ２とした場合、出力端子３０７の電圧は、図７（ｄ）に示すように、以下の式となる。
ＩＮ３＝（Ｃ２−Ｃ１）／（Ｃ１＋Ｃ２）×ＶＣＣ条件Ｃ１＞Ｃ２
これより、容量素子３０６と容量素子３１４の静電容量を調整することで入力端子３０７の電圧を決めることができる。 Accordingly, when the voltage of the output terminal 307 is IN3, the capacitance of the capacitor 306 is C1, and the capacitance of the capacitor 314 is C2, the voltage of the output terminal 307 is as shown in FIG. The following equation is obtained.
IN3 = (C2−C1) / (C1 + C2) × VCC Condition C1> C2
Thus, the voltage of the input terminal 307 can be determined by adjusting the capacitances of the capacitor 306 and the capacitor 314.

本実施形態２における降圧回路によれば、容量素子の容量値の比に応じた出力電圧とすることができるため、精度が高く、製造ばらつきに強い降圧回路を提供できる。また、容量素子の容量値の比に応じた出力電圧であるため、容量値の温度変動に対しても強い。
そのため、本実施形態２のＭＯＳスイッチ回路によれば、電源電圧が低電圧であっても、ＭＯＳトランジスタのオン抵抗が小さくすることもできる。加えて、降圧回路の出力電圧が精度が高く、製造ばらつきに強いため、降圧電圧が入力されるＭＯＳトランジスタの耐圧を確保した上での、オン抵抗の低減を十分に行える。そのため、入力信号に対するＭＯＳスイッチ回路の出力電圧の応答性を十分向上できる。 According to the step-down circuit according to the second embodiment, the output voltage can be set in accordance with the ratio of the capacitance values of the capacitive elements. Therefore, it is possible to provide a step-down circuit that is highly accurate and resistant to manufacturing variations. Further, since the output voltage is in accordance with the ratio of the capacitance values of the capacitive elements, it is strong against temperature fluctuation of the capacitance value.
Therefore, according to the MOS switch circuit of the second embodiment, the on-resistance of the MOS transistor can be reduced even when the power supply voltage is low. In addition, since the output voltage of the step-down circuit has high accuracy and is resistant to manufacturing variations, the on-resistance can be sufficiently reduced while ensuring the withstand voltage of the MOS transistor to which the step-down voltage is input. Therefore, the response of the output voltage of the MOS switch circuit to the input signal can be sufficiently improved.

＜実施形態３＞
本実施形態３のＭＯＳスイッチ回路は、図１に示すように、上述した図４の実施形態１における昇圧回路１１０と、上述した図６の実施形態２における降圧回路１２０と、昇圧電圧がゲート端子Ｇｎに入力される第１のＭＯＳトランジスタ１０８と、降圧電圧がゲート端子Ｇｐに入力される第２のＭＯＳトランジスタ１０７と、を備えている。
昇圧電圧及び降圧電圧の精度が良く、製造バラツキにも強いため、駆動トランジスタの耐圧ぎりぎりまで昇圧又は降圧した電圧をゲート端子に入力することができる。それによって、駆動トランジスタのオン抵抗を下げることができ、第１のスイッチ制御信号ＩＮ２及び第２のスイッチ制御信号ＩＮ１に対する、出力端子１０５の出力電圧の応答性を向上させることができる。 <Embodiment 3>
As shown in FIG. 1, the MOS switch circuit according to the third embodiment includes a booster circuit 110 according to the first embodiment shown in FIG. 4 and a step-down circuit 120 according to the second embodiment shown in FIG. A first MOS transistor 108 inputted to Gn and a second MOS transistor 107 inputted with a step-down voltage to a gate terminal Gp are provided.
Since the accuracy of the boosted voltage and the step-down voltage is good and the manufacturing variation is strong, the voltage boosted or stepped down to the limit of the withstand voltage of the driving transistor can be input to the gate terminal. Accordingly, the on-resistance of the driving transistor can be lowered, and the response of the output voltage of the output terminal 105 to the first switch control signal IN2 and the second switch control signal IN1 can be improved.

ＭＯＳスイッチ回路としては、ＣＭＯＳゲート端子スイッチなどが挙げられる。特に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一端同士が接続され、もう一端同士が接続され、それぞれのゲートにスイッチ制御信号が入力されるＭＯＳスイッチ回路等が挙げられる。なお、ＭＯＳスイッチ回路のＮＭＯＳにのみスイッチ制御信号を昇圧する構成であっても、ＰＭＯＳのみにスイッチ制御信号を降圧する構成であっても、その両方であってもよい。特に、オン抵抗の影響が大きいスイッチ回路への適用が好適である。 Examples of the MOS switch circuit include a CMOS gate terminal switch. In particular, a MOS switch circuit or the like in which one end of an NMOS transistor and a PMOS transistor are connected to each other, the other end is connected to each other, and a switch control signal is input to each gate. Note that the switch control signal may be boosted only to the NMOS of the MOS switch circuit, or the switch control signal may be boosted only to the PMOS, or both. In particular, application to a switch circuit having a large influence of on-resistance is preferable.

上述した図４の実施形態１における昇圧回路１１０と、上述した図６の実施形態２における降圧回路１２０と、を備えた半導体集積回路も可能である。
昇圧回路１１０は、第１のスイッチ制御信号ＩＮ２が入力される第１のインバータ２０１，２０３と、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ４に入力され、ソース端子Ｓ４が接地端子１０２に接続され、ドレイン端子Ｄ４が出力端子２０７に接続される第１のトランジスタ２０４と、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ２に入力され、ドレイン端子Ｄ２が出力端子２０７に接続される第２のトランジスタ２０２と、出力端子２０７がゲート端子Ｇ５に接続され、ソース端子Ｓ５が電源端子１０１に接続され、ドレイン端子Ｄ５が第２のトランジスタ２０２のソース端子Ｓ２に接続される第３のトランジスタ２０５と、出力端子２０７と接地端子１０２の間に接続される第１の容量素子２０９と、第１のインバータ２０１，２０３の出力端子と第３のトランジスタ２０５のドレイン端子Ｄ５との間に接続される第２の容量素子２０６と、を備えている。 A semiconductor integrated circuit including the step-up circuit 110 in the first embodiment in FIG. 4 and the step-down circuit 120 in the second embodiment in FIG. 6 described above is also possible.
In the booster circuit 110, the first inverters 201 and 203 to which the first switch control signal IN2 is input, the first switch control signal IN2 is input to the gate terminal G4, and the source terminal S4 is connected to the ground terminal 102. The first transistor 204 whose drain terminal D4 is connected to the output terminal 207, and the second transistor 202 whose first switch control signal IN2 is input to the gate terminal G2 and whose drain terminal D2 is connected to the output terminal 207. A third transistor 205 having an output terminal 207 connected to the gate terminal G5, a source terminal S5 connected to the power supply terminal 101, a drain terminal D5 connected to the source terminal S2 of the second transistor 202, and an output terminal. 207 and the ground terminal 102, a first capacitor 209, a first inverter 201, 03 output terminal and a second capacitor 206 connected between the drain terminal D5 of the third transistor 205, and a.

また、降圧回路１２０は、第２のスイッチ制御信号ＩＮ１が入力される第２のインバータ３０９，３１１と、第２のスイッチ制御信号ＩＮ１がゲート端子Ｇ１０に入力され、ソース端子Ｓ１０が電源端子１０１に接続され、ドレイン端子Ｄ１０が出力端子３０７に接続される第４のトランジスタ３１０と、第２のスイッチ制御信号ＩＮ１がゲート端子Ｇ１２に入力され、ドレイン端子Ｄ１２が出力端子３０７に接続される第５のトランジスタ３１２と、出力端子３０７がゲート端子Ｇ１３に接続され、ソース端子Ｓ１３が接地端子１０２に接続され、ドレイン端子Ｄ１３が第５のトランジスタ３１２のソース端子Ｓ１２に接続される第６のトランジスタ３１３と、出力端子３０７と電源端子１０１との間に接続される第３の容量素子３１４と、第２のインバータ３０９，３１１の出力端子と第６のトランジスタ３１３のドレイン端子Ｄ１３との間に接続される第４の容量素子３０６と、を備えている。 The step-down circuit 120 has the second inverters 309 and 311 to which the second switch control signal IN1 is input, the second switch control signal IN1 is input to the gate terminal G10, and the source terminal S10 is connected to the power supply terminal 101. A fourth transistor 310 having a drain terminal D10 connected to the output terminal 307 and a second switch control signal IN1 being input to the gate terminal G12 and a drain terminal D12 being connected to the output terminal 307; A transistor 312, an output terminal 307 connected to the gate terminal G 13, a source terminal S 13 connected to the ground terminal 102, a drain terminal D 13 connected to the source terminal S 12 of the fifth transistor 312, A third capacitor element 314 connected between the output terminal 307 and the power supply terminal 101; And a a fourth capacitive element 306, which is connected between the drain terminal D13 of the output terminal and a sixth transistor 313 of the second inverter 309, 311.

また、昇圧回路１１０及び降圧回路１２０の出力電圧がそれぞれ入力されるスイッチ１０７，１０８と、第１のスイッチ制御信号ＩＮ２及び第２のスイッチ制御信号ＩＮ１を生成するスイッチ制御信号生成部（図示せず）と、を備えている。
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Also, switches 107 and 108 to which the output voltages of the booster circuit 110 and the step-down circuit 120 are respectively input, and a switch control signal generator (not shown) that generates the first switch control signal IN2 and the second switch control signal IN1. ) And.
As mentioned above, although embodiment of this invention was described, the technical scope of this invention is not limited to the technical scope as described in embodiment mentioned above. It is possible to add various changes or improvements to the above-described embodiments, and it is possible to add such changes or improvements to the technical scope of the present invention. it is obvious.

本発明は、ＭＯＳトランジスタを利用したスイッチ全般に適用することが可能であり、特に、消費電力の低減及び小型化が要求される機器に搭載されるスイッチ回路に好適である。 The present invention can be applied to all switches using MOS transistors, and is particularly suitable for a switch circuit mounted on a device that requires reduction in power consumption and miniaturization.

１７ＰＭＯＳトランジスタ
１８ＮＭＯＳトランジスタ
１０１電源端子
１０２接地端子
１０３，１０４入力端子
１０７，２０１，２０２，２０５，３０９，３１０ＰＭＯＳトランジスタ
１０８，２０３，２０４，３１１，３１２，３１３ＮＭＯＳトランジスタ
１１０昇圧回路
１２０降圧回路
２０７，３０７出力端子
２０８，７０８ＭＯＳトランジスタユニット
２０８ａ，２０８ｂ，２０８ｃＰＭＯＳトランジスタ
７０８ａ，７０８ｂ，７０８ｃＮＭＯＳトランジスタ
２０６，２０９，３０６，３１４容量素子
８００ＭＯＳスイッチ 17 PMOS transistor 18 NMOS transistor 101 Power supply terminal 102 Ground terminal 103, 104 Input terminals 107, 201, 202, 205, 309, 310 PMOS transistors 108, 203, 204, 311, 312, 313 NMOS transistor 110 Booster circuit 120 Step-down circuit 207 , 307 Output terminals 208, 708 MOS transistor units 208a, 208b, 208c PMOS transistors 708a, 708b, 708c NMOS transistors 206, 209, 306, 314 Capacitance element 800 MOS switch

Claims

A booster circuit to which a first switch control signal is input;
An NMOS transistor to which an output signal of the booster circuit is supplied to a gate terminal, and a MOS switch circuit,
The booster circuit is
A first inverter to which the first switch control signal is input;
A first transistor having the first switch control signal input to a gate terminal, a source terminal connected to the ground terminal, and a drain terminal connected to the output terminal;
A second transistor in which the first switch control signal is input to a gate terminal and a drain terminal is connected to the output terminal;
A third transistor in which the output terminal is connected to the gate terminal, the source terminal is connected to the power supply terminal, and the drain terminal is connected to the source terminal of the second transistor;
A first capacitive element connected between the output terminal and the ground terminal;
A second capacitor connected between the output terminal of the first inverter and the drain terminal of the third transistor;
MOS switch circuit comprising:

The MOS switch circuit according to claim 1, further comprising a PMOS transistor controlled in accordance with the second switch control signal.

A step-down circuit to which a second switch control signal is input;
And a PMOS transistor to which an output signal of the step-down circuit is supplied to a gate terminal.
The step-down circuit is
A second inverter to which the second switch control signal is input;
A fourth transistor in which the second switch control signal is input to a gate terminal, a source terminal is connected to the power supply terminal, and a drain terminal is connected to the output terminal;
A fifth transistor in which the second switch control signal is input to a gate terminal and a drain terminal is connected to the output terminal;
A sixth transistor having the output terminal connected to the gate terminal, the source terminal connected to the ground terminal, and a drain terminal connected to the source terminal of the fifth transistor;
A third capacitive element connected between the output terminal and the power supply terminal;
A fourth capacitor connected between the output terminal of the second inverter and the drain terminal of the sixth transistor;
MOS switch circuit comprising:

4. The MOS switch circuit according to claim 3, further comprising an NMOS transistor controlled in accordance with the first switch control signal.

A first inverter to which a first switch control signal is input;
A first transistor in which the first switch control signal is input to a gate terminal, a source terminal is connected to a ground terminal, and a drain terminal is connected to an output terminal;
A second transistor in which the first switch control signal is input to a gate terminal and a drain terminal is connected to the output terminal;
A third transistor in which the output terminal is connected to the gate terminal, the source terminal is connected to the power supply terminal, and the drain terminal is connected to the source terminal of the second transistor;
A first capacitive element connected between the output terminal and the ground terminal;
A second capacitor connected between the output terminal of the first inverter and the drain terminal of the third transistor;
A booster circuit comprising:
A second inverter to which a second switch control signal is input;
A fourth transistor in which the second switch control signal is input to the gate terminal, the source terminal is connected to the power supply terminal, and the drain terminal is connected to the output terminal;
A fifth transistor in which the second switch control signal is input to a gate terminal and a drain terminal is connected to the output terminal;
A sixth transistor having the output terminal connected to the gate terminal, the source terminal connected to the ground terminal, and the drain terminal connected to the source terminal of the fifth transistor;
A third capacitive element connected between the output terminal and the power supply terminal;
A fourth capacitor connected between the output terminal of the second inverter and the drain terminal of the sixth transistor;
A step-down circuit comprising:
Switches to which output voltages of the booster circuit and the step-down circuit are respectively input;
A switch control signal generator for generating the first switch control signal and the second switch control signal;
A semiconductor integrated circuit comprising: