JP2016157731A

JP2016157731A - Semiconductor device and method for manufacturing semiconductor

Info

Publication number: JP2016157731A
Application number: JP2015032931A
Authority: JP
Inventors: 悠晃対馬; Yuki Tsushima; 望月　秀則; Hidenori Mochizuki; 秀則望月
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2015-02-23
Filing date: 2015-02-23
Publication date: 2016-09-01

Abstract

PROBLEM TO BE SOLVED: To reduce a variation in a DC current amplification factor (hFE) of a bipolar transistors without the need to increase the number of manufacturing steps in a semiconductor device including a plurality of bipolar transistors having a different hFE.SOLUTION: A semiconductor device comprises: a semiconductor substrate; a first bipolar transistor including a first emitter region, a first base region, and a first collector region; a second bipolar transistor including a second emitter region, a second base region, and a second collector region; a first metal silicide film covering at least a part of the first emitter region; and a second metal silicide film covering at least a part of the second emitter region. The first and second metal silicide films are formed so that the ratio of the area of the first metal silicide film to the area of the first emitter region differs from the ratio of the second metal silicide film to the second emitter region.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

ＭＯＳトランジスタは、一般に低消費電力であり、工程の簡単さゆえに高集積度化に適する。一方、バイポーラトランジスタは、ＭＯＳトランジスタに比べて１／ｆノイズが低い特長があり、低ノイズが必要とされる回路で有効である。また、バイポーラトランジスタは大電流動作に特長があるため、例えばＩ／Ｏ回路などで使用される。さらに、バイポーラトランジスタの優れた温度特性を利用した基準電圧発生回路なども一般的である。ＭＯＳトランジスタとバイポーラトランジスタそれぞれの特長を生かすために、両者を同一基板上に形成する技術がＢｉＣＭＯＳプロセスであり、諸特性に優れたアナログ回路の実現を可能としている（例えば、特許文献１参照）。また、特許文献１には、バイポーラトランジスタの主要特性の一つとして直流電流増幅率（以下、ｈＦＥ）が挙げられるが、上述した基準電圧発生回路などでは、異なるｈＦＥを持つ複数のバイポーラトランジスタにて優れた回路特性を得る方法が開示されている。 MOS transistors generally have low power consumption and are suitable for high integration due to the simplicity of the process. On the other hand, the bipolar transistor has a feature that the 1 / f noise is lower than that of the MOS transistor, and is effective in a circuit that requires low noise. In addition, since bipolar transistors are characterized by large current operation, they are used in, for example, I / O circuits. Further, a reference voltage generating circuit using the excellent temperature characteristics of a bipolar transistor is also common. In order to take advantage of the features of each of the MOS transistor and the bipolar transistor, a technique for forming both on the same substrate is a BiCMOS process, which makes it possible to realize an analog circuit having excellent characteristics (see, for example, Patent Document 1). Patent Document 1 includes a DC current gain (hereinafter referred to as hFE) as one of the main characteristics of a bipolar transistor. In the reference voltage generation circuit described above, a plurality of bipolar transistors having different hFE are used. A method for obtaining excellent circuit characteristics is disclosed.

ところで、バイポーラトランジスタは、エミッタ、ベース、コレクタの各領域となる不純物拡散層の濃度を変更することで、異なるｈＦＥを得ることができる。
したがって、同一基板上にこれらの不純物拡散層の不純物濃度が異なる複数のバイポーラトランジスタを形成するために、不純物拡散層の不純物濃度に応じてイオン注入工程を追加し、イオン注入を打ち分ける方法がある。 By the way, the bipolar transistor can obtain different hFE by changing the concentration of the impurity diffusion layer which becomes the emitter, base, and collector regions.
Therefore, in order to form a plurality of bipolar transistors having different impurity concentrations of these impurity diffusion layers on the same substrate, there is a method in which an ion implantation process is added according to the impurity concentration of the impurity diffusion layer and ion implantation is divided. .

また、一般的にエミッタ領域は浅く不純物拡散層の濃度勾配が大きい。ここで、コンタクトホールの深さ（以下、コンタクト深さと記載する）を変えることで、埋め込み電極がエミッタ領域に到達する深さを調整することができるため、実効的な不純物拡散層濃度が変わりｈＦＥを調整することができる。この性質を利用して、エミッタ領域上におけるコンタクト深さを異ならせた２つのバイポーラトランジスタを同一基板上に形成することにより、異なるｈＦＥを有する２つのバイポーラトランジスタを同一基板上に形成することができる。 In general, the emitter region is shallow and the concentration gradient of the impurity diffusion layer is large. Here, since the depth at which the buried electrode reaches the emitter region can be adjusted by changing the depth of the contact hole (hereinafter referred to as contact depth), the effective impurity diffusion layer concentration changes and hFE. Can be adjusted. By utilizing this property, two bipolar transistors having different contact depths on the emitter region are formed on the same substrate, so that two bipolar transistors having different hFE can be formed on the same substrate. .

また、ＢｉＣＭＯＳプロセスは、ＭＯＳトランジスタとバイポーラトランジスタの両方を形成するために工程数が増加する傾向にあり、製造コストの増加が常に問題となる。したがって、ＭＯＳトランジスタとバイポーラトランジスタの形成においては、極力製造工程を共通化する試みがなされている。そうした中で、複数のバイポーラトランジスタを混載するためにイオン注入工程を増やすことはその流れに逆行することとなる。また、エミッタ領域のコンタクト深さを変更するにも、目的とする各コンタクト深さの数に応じて、リソグラフィーおよびエッチング工程を追加する必要があり、特に、単一サイズ径のコンタクトホールしかその形成が許されないプロセスでは、制約が大きい。 The BiCMOS process tends to increase the number of steps for forming both MOS transistors and bipolar transistors, and an increase in manufacturing cost is always a problem. Therefore, in forming MOS transistors and bipolar transistors, attempts have been made to make the manufacturing process as common as possible. In such a situation, increasing the number of ion implantation steps in order to mount a plurality of bipolar transistors is contrary to the flow. Also, in order to change the contact depth of the emitter region, it is necessary to add lithography and etching processes depending on the number of target contact depths. In particular, only contact holes having a single size diameter are formed. For processes where this is not allowed, there are significant constraints.

特許文献２では、異なるｈＦＥを有する複数のバイポーラトランジスタを備える半導体装置を、簡易かつ工程数が少なく得られる半導体装置の製造方法が開示されている。
特許文献２にて開示された半導体装置の製造方法では、２つの領域に、それぞれバイポーラトランジスタを備えている。一方のバイポーラトランジスタのエミッタ領域上には、ポリシリコン層を形成しエッチングすることにより、ポリシリコンからなるダミー層を形成している。続いて、エミッタ領域上に層間絶縁層を形成することにより、ダミー層を設けたエミッタ領域上の層間絶縁層の膜厚が、ダミー層を設けないエミッタ領域上の層間絶縁層の膜厚よりも厚く形成される。具体的には、ダミー層を設けたエミッタ領域上の層間絶縁層の表面とエミッタ領域の表面との距離が、ダミー層を設けないエミッタ領域上の層間絶縁層の表面とエミッタ領域の表面との距離よりも大きくなる。この状態でエミッタ領域上の層間絶縁層の一部を除去してコンタクトホールを形成すると、ダミー層を設けたエミッタ領域上のコンタクトホールの形成深さ（コンタクト深さ）がダミー層を設けないエミッタ領域上のコンタクト深さよりも深くなる。すなわち、ダミー層を形成することのみで、上述のように、２つのバイポーラトランジスタそれぞれのｈＦＥが異なるように調整することができる。 Patent Document 2 discloses a method for manufacturing a semiconductor device in which a semiconductor device including a plurality of bipolar transistors having different hFEs can be obtained simply and with a small number of steps.
In the method of manufacturing a semiconductor device disclosed in Patent Document 2, bipolar transistors are provided in two regions, respectively. On the emitter region of one bipolar transistor, a polysilicon layer is formed and etched to form a dummy layer made of polysilicon. Subsequently, by forming an interlayer insulating layer on the emitter region, the thickness of the interlayer insulating layer on the emitter region provided with the dummy layer is larger than the thickness of the interlayer insulating layer on the emitter region provided with no dummy layer. It is formed thick. Specifically, the distance between the surface of the interlayer insulating layer on the emitter region where the dummy layer is provided and the surface of the emitter region is the distance between the surface of the interlayer insulating layer on the emitter region where the dummy layer is not provided and the surface of the emitter region. Greater than the distance. When a contact hole is formed by removing a part of the interlayer insulating layer on the emitter region in this state, the contact hole formation depth (contact depth) on the emitter region provided with the dummy layer is an emitter not provided with the dummy layer. It becomes deeper than the contact depth on the region. That is, only by forming a dummy layer, as described above, the two bipolar transistors can be adjusted to have different hFE.

国際公開第２００９／０８１８６７号International Publication No. 2009/081867 特開２０１１−１２９８１５号公報JP 2011-129815 A

しかしながら、上述した方法では、異なるｈＦＥを有する複数のバイポーラトランジスタを同一基板上に形成することが可能であり、工程数の追加も少ないものの、ｈＦＥのばらつきが極めて大きくなることが予想される。これは、ダミー層や層間絶縁層の膜厚、コンタクトホール形成時の層間絶縁層のエッチング等によりコンタクト深さが変動しやすいためである。
このため、上述した方法による半導体装置の製造は、製造安定性に乏しいという一面を持つ。 However, in the above-described method, it is possible to form a plurality of bipolar transistors having different hFEs on the same substrate, and it is expected that the variation in hFE will be extremely large although the number of steps is small. This is because the contact depth is likely to fluctuate due to the film thickness of the dummy layer and the interlayer insulating layer, the etching of the interlayer insulating layer when forming the contact hole, and the like.
For this reason, the manufacture of the semiconductor device by the above-described method has one aspect that the manufacturing stability is poor.

そこで、本発明は、このような事情に鑑みてなされたものであって、異なる直流電流増幅率（ｈＦＥ）を有する複数のバイポーラトランジスタを備え、製造工程数の増加を必要とせずにバイポーラトランジスタのｈＦＥのばらつきが小さい半導体装置及び半導体装置の製造方法を提供することを目的とする。 Therefore, the present invention has been made in view of such circumstances, and includes a plurality of bipolar transistors having different direct current amplification factors (hFE), and the bipolar transistor can be manufactured without increasing the number of manufacturing steps. It is an object of the present invention to provide a semiconductor device with a small hFE variation and a method for manufacturing the semiconductor device.

上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の第１領域に形成され、第１エミッタ領域、第１ベース領域及び第１コレクタ領域を有する第１バイポーラトランジスタと、前記半導体基板の第２領域に形成され、第２エミッタ領域、第２ベース領域及び第２コレクタ領域を有する第２バイポーラトランジスタと、前記第１エミッタ領域の少なくとも一部を覆う第１金属シリサイド膜と、前記第２エミッタ領域の少なくとも一部を覆う第２金属シリサイド膜と、を備え、前記第１エミッタ領域の面積に対する前記第１金属シリサイド膜の面積の比率と、前記第２エミッタ領域の面積に対する前記第２金属シリサイド膜の面積の比率とが異なる比率であることを特徴とする。 In order to solve the above problems, a semiconductor device according to one embodiment of the present invention includes a semiconductor substrate, a first emitter region, a first base region, and a first collector region formed in the first region of the semiconductor substrate. A first bipolar transistor, a second bipolar transistor formed in a second region of the semiconductor substrate and having a second emitter region, a second base region, and a second collector region, and covering at least a part of the first emitter region A first metal silicide film, and a second metal silicide film covering at least a part of the second emitter region, and a ratio of an area of the first metal silicide film to an area of the first emitter region; The ratio of the area of the second metal silicide film to the area of the two emitter regions is a different ratio.

また、本発明の別の態様に係る半導体装置の製造方法は、半導体基板の第１領域に第１バイポーラトランジスタの第１エミッタ領域、第１ベース領域及び第１コレクタ領域をそれぞれ形成する工程と、前記半導体基板の第２領域に第２バイポーラトランジスタの第２エミッタ領域、第２ベース領域及び第２コレクタ領域をそれぞれ形成する工程と、前記第１エミッタ領域の少なくとも一部を覆う第１金属シリサイド膜と、前記第１エミッタ領域の面積に対する前記第１金属シリサイド膜の面積の比率と異なる比率で前記第２エミッタ領域の少なくとも一部を覆う第２金属シリサイド膜と、を形成する工程と、を備えることを特徴とする。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a first emitter region, a first base region, and a first collector region of a first bipolar transistor in a first region of a semiconductor substrate, Forming a second emitter region, a second base region, and a second collector region of a second bipolar transistor in a second region of the semiconductor substrate, and a first metal silicide film covering at least a portion of the first emitter region And forming a second metal silicide film covering at least a part of the second emitter region at a ratio different from the ratio of the area of the first metal silicide film to the area of the first emitter region. It is characterized by that.

本発明の一態様によれば、異なる直流電流増幅率（ｈＦＥ）を有する複数のバイポーラトランジスタを形成し、製造工程数の増加を必要とせずにバイポーラトランジスタのｈＦＥのばらつきを小さくすることができる。 According to one embodiment of the present invention, a plurality of bipolar transistors having different direct current amplification factors (hFE) can be formed, and variations in hFE of bipolar transistors can be reduced without requiring an increase in the number of manufacturing steps.

本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。It is sectional drawing which shows the structural example of the semiconductor device 100 which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention. エミッタ領域における金属シリサイド膜の被覆率と、バイポーラトランジスタのｈＦＥとの関係を示すグラフである。It is a graph which shows the relationship between the coverage of the metal silicide film | membrane in an emitter area | region, and hFE of a bipolar transistor. エミッタ領域における金属シリサイド膜の被覆率を説明する平面図である。It is a top view explaining the coverage of the metal silicide film in an emitter region. エミッタ領域における金属シリサイド膜の被覆率を説明する断面図である。It is sectional drawing explaining the coverage of the metal silicide film | membrane in an emitter area | region.

以下、図面を参照しながら、本発明を実施するための形態について説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜構造＞
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、Ｐ型のシリコン基板（Ｐ−Ｓｕｂ）１０と、シリコン基板１０の第１バイポーラ領域１に形成された第１バイポーラトランジスタ１１０と、シリコン基板１０の第２バイポーラ領域２に形成された第２バイポーラトランジスタ１２０と、シリコン基板１０のＭＯＳ領域３に形成されたＭＯＳトランジスタ１３０と、シリコン基板１０に形成されたフィールド酸化膜１２と、第１バイポーラトランジスタ１１０と第２バイポーラトランジスタ１２０とＭＯＳトランジスタ１３０とに形成された金属シリサイド膜５０ａ、５０ｂ、５０ｃと、シリコン基板１０上に形成された層間絶縁膜６０と、層間絶縁膜６０に形成されたコンタクトホール６１ａ、６１ｂ、６１ｃと、コンタクトホール６１ａ、６１ｂ、６１ｃ内に形成された金属配線７１ａ、７１ｂ、７１ｃと、を備える。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. Note that, in each drawing described below, parts having the same configuration are denoted by the same reference numerals, and repeated description thereof is omitted.
<Structure>
FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device 100 according to an embodiment of the present invention.
As shown in FIG. 1, the semiconductor device 100 includes a P-type silicon substrate (P-Sub) 10, a first bipolar transistor 110 formed in the first bipolar region 1 of the silicon substrate 10, and a silicon substrate 10. Second bipolar transistor 120 formed in second bipolar region 2, MOS transistor 130 formed in MOS region 3 of silicon substrate 10, field oxide film 12 formed in silicon substrate 10, and first bipolar transistor 110 The metal silicide films 50a, 50b, 50c formed in the second bipolar transistor 120 and the MOS transistor 130, the interlayer insulating film 60 formed on the silicon substrate 10, and the contact hole 61a formed in the interlayer insulating film 60. , 61b, 61c and contact holes 61a, 6 Comprising b, metal wirings 71a formed in 61c, 71b, and 71c, a.

フィールド酸化膜１２は、第１バイポーラ領域１、第２バイポーラ領域２及びＭＯＳ領域３との間をそれぞれ分離するための絶縁膜である。また、フィールド酸化膜１２は、第１バイポーラ領域１内で第１コレクタ領域４ａと第１ベース領域５ａとの間を分離したり、第２バイポーラ領域２内で第２コレクタ領域４ｂと第２ベース領域５ｂとの間を分離するための絶縁膜である。フィールド酸化膜１２は、例えばシリコン酸化膜である。
また、シリコン基板１０上には、第１バイポーラ領域１と、第１バイポーラ領域１に隣接する第２バイポーラ領域２と、第１バイポーラ領域１と反対側で第２バイポーラ領域２に隣接するＭＯＳ領域３とが形成されている。 The field oxide film 12 is an insulating film for separating the first bipolar region 1, the second bipolar region 2 and the MOS region 3 from each other. The field oxide film 12 separates the first collector region 4a and the first base region 5a in the first bipolar region 1 or the second collector region 4b and the second base in the second bipolar region 2. This is an insulating film for separating the region 5b. The field oxide film 12 is, for example, a silicon oxide film.
Further, on the silicon substrate 10, the first bipolar region 1, the second bipolar region 2 adjacent to the first bipolar region 1, and the MOS region adjacent to the second bipolar region 2 on the side opposite to the first bipolar region 1. 3 are formed.

（１）第１バイポーラトランジスタ
第１バイポーラトランジスタ１１０は、例えばＮＰＮ型のバイポーラトランジスタである。この第１バイポーラトランジスタ１１０は、シリコン基板１０に形成されたＮ型の第１コレクタ領域４ａと、第１コレクタ領域４ａの内側に形成されたＰ型の第１ベース領域５ａと、第１ベース領域５ａの内側に形成されたＮ型の第１エミッタ領域６ａとを有する。
第１コレクタ領域４ａは、Ｎ型ウェル層（ＨＶＮＷ）１１と、Ｎ型ウェル層１１の表面側（図１では、上面側）に形成され、Ｎ型ウェル層１１よりもＮ型不純物の濃度が高い高濃度Ｎ型層（Ｎ＋層）４０ｂと、を有する。 (1) First Bipolar Transistor The first bipolar transistor 110 is, for example, an NPN type bipolar transistor. The first bipolar transistor 110 includes an N-type first collector region 4a formed in the silicon substrate 10, a P-type first base region 5a formed inside the first collector region 4a, and a first base region. And an N-type first emitter region 6a formed inside 5a.
The first collector region 4a is formed on the N-type well layer (HVNW) 11 and the surface side (upper surface side in FIG. 1) of the N-type well layer 11, and the concentration of the N-type impurity is higher than that of the N-type well layer 11. High-concentration N-type layer (N + layer) 40b.

また、第１ベース領域５ａは、低濃度Ｐ型層（ＰＢＡＳＥ）１３と、低濃度Ｐ型層１３の表面側に形成され、低濃度Ｐ型層１３よりもＰ型不純物の濃度が高い中濃度Ｐ型層（ＰＭ層）３１と、低濃度Ｐ型層１３の表面側に形成され、中濃度Ｐ型層３１よりもＰ型不純物の濃度が高い高濃度Ｐ型層（Ｐ＋層）４１と、を有する。中濃度Ｐ型層３１と高濃度Ｐ型層４１は互いに隣接している。
また、第１エミッタ領域６ａは、低濃度Ｐ型層１３の表面側に形成された中濃度Ｎ型層（ＮＭ層）３０ａと、低濃度Ｐ型層１３の表面側に形成され、中濃度Ｎ型層３０ａよりもＮ型不純物の濃度が高い高濃度Ｎ型層（Ｎ＋層）４０ａと、を有する。高濃度Ｎ型層４０ａの両側に中濃度Ｎ型層３０ａが隣接している。 The first base region 5 a is formed on the surface side of the low concentration P-type layer (PBASE) 13 and the low concentration P-type layer 13, and has a medium concentration in which the concentration of P-type impurities is higher than that of the low-concentration P-type layer 13. A P-type layer (PM layer) 31 and a high-concentration P-type layer (P + layer) 41 formed on the surface side of the low-concentration P-type layer 13 and having a higher concentration of P-type impurities than the medium-concentration P-type layer 31; Have The medium concentration P-type layer 31 and the high concentration P-type layer 41 are adjacent to each other.
The first emitter region 6a is formed on the surface side of the low-concentration P-type layer 13 and the medium-concentration N-type layer (NM layer) 30a formed on the surface side of the low-concentration P-type layer 13. A high-concentration N-type layer (N + layer) 40a having a higher N-type impurity concentration than the mold layer 30a. The medium concentration N-type layer 30a is adjacent to both sides of the high concentration N-type layer 40a.

図１に示すように、Ｎ型ウェル層１１と低濃度Ｐ型層１３とが隣接しており、Ｎ型ウェル層１１と低濃度Ｐ型層１３との境界を跨ぐようにフィールド酸化膜１２が形成されている。また、このフィールド酸化膜１２によって、高濃度Ｎ型層４０ｂと高濃度Ｐ型層４１との間が離されている。中濃度Ｐ型層３１と中濃度Ｎ型層３０ａは、低濃度Ｐ型層１３を挟んで向かい合っている。 As shown in FIG. 1, the N-type well layer 11 and the low-concentration P-type layer 13 are adjacent to each other, and the field oxide film 12 extends so as to straddle the boundary between the N-type well layer 11 and the low-concentration P-type layer 13. Is formed. Further, the field oxide film 12 separates the high concentration N-type layer 40b and the high concentration P-type layer 41 from each other. The medium concentration P-type layer 31 and the medium concentration N-type layer 30a face each other with the low concentration P-type layer 13 in between.

低濃度Ｐ型層１３のうち、中濃度Ｐ型層３１と中濃度Ｎ型層３０ａとに挟まれた部位の上には、絶縁膜１９ａを介してポリシリコンパターン２０ａが形成されている。絶縁膜１９ａは、例えばシリコン酸化膜である。また、ポリシリコンパターン２０ａの両側にはサイドウォール２１が形成されている。サイドウォール２１は、例えばシリコン窒化膜又はシリコン酸化膜からなる。 A polysilicon pattern 20a is formed on the portion of the low-concentration P-type layer 13 sandwiched between the medium-concentration P-type layer 31 and the medium-concentration N-type layer 30a via an insulating film 19a. The insulating film 19a is, for example, a silicon oxide film. Sidewalls 21 are formed on both sides of the polysilicon pattern 20a. The sidewall 21 is made of, for example, a silicon nitride film or a silicon oxide film.

図１に示すように、この半導体装置１００では、断面視で、第１エミッタ領域６ａの両側に、第１ベース領域５ａの中濃度Ｐ型層３１及び高濃度Ｐ型層４１がそれぞれ配置されている。また、第１エミッタ領域６ａの両側であって、中濃度Ｐ型層３１及び高濃度Ｐ型層４１のさらに外側には、第１コレクタ領域４ａの高濃度Ｎ型層４０ｂが配置されている。
なお、この第１バイポーラトランジスタ１１０は、高速動作を目的とするものではなく、ノイズ低減や大電流回路といった主にアナログ特性向上のために使用されることが好ましい。 As shown in FIG. 1, in the semiconductor device 100, the medium-concentration P-type layer 31 and the high-concentration P-type layer 41 of the first base region 5a are respectively arranged on both sides of the first emitter region 6a in a cross-sectional view. Yes. The high concentration N-type layer 40b of the first collector region 4a is disposed on both sides of the first emitter region 6a and further outside the medium concentration P-type layer 31 and the high concentration P-type layer 41.
The first bipolar transistor 110 is not intended for high-speed operation, and is preferably used mainly for improving analog characteristics such as noise reduction and a large current circuit.

（２）第２バイポーラトランジスタ
第２バイポーラトランジスタ１２０は、例えばＮＰＮ型のバイポーラトランジスタである。第２バイポーラトランジスタ１２０は、シリコン基板１０に形成されたＮ型の第２コレクタ領域４ｂと、第２コレクタ領域４ｂの内側に形成されたＰ型の第２ベース領域５ｂと、第２ベース領域５ｂの内側に形成されたＮ型の第２エミッタ領域６ｂとを有する。第２バイポーラトランジスタ１２０は、第１バイポーラトランジスタ１１０と同様の構成を有している。第２コレクタ領域４ｂ、第２ベース領域５ｂ及び第２エミッタ領域６ｂは、それぞれ、第１コレクタ領域４ａ、第１ベース領域５ａ及び第１エミッタ領域６ａと同様の構成を有している。 (2) Second Bipolar Transistor The second bipolar transistor 120 is, for example, an NPN type bipolar transistor. The second bipolar transistor 120 includes an N-type second collector region 4b formed in the silicon substrate 10, a P-type second base region 5b formed inside the second collector region 4b, and a second base region 5b. And an N-type second emitter region 6b formed inside. The second bipolar transistor 120 has a configuration similar to that of the first bipolar transistor 110. The second collector region 4b, the second base region 5b, and the second emitter region 6b have the same configuration as the first collector region 4a, the first base region 5a, and the first emitter region 6a, respectively.

（３）ＭＯＳトランジスタ
ＭＯＳトランジスタ１３０は、例えばＮ型のＭＯＳトランジスタである。このＭＯＳトランジスタ１３０は、シリコン基板１０に形成されたＰ型ウェル層１５と、このＰ型ウェル層１５上に絶縁膜１９ｂを介して形成されたゲート電極２０ｂと、Ｐ型ウェル層１５のうちのゲート電極２０ｂの両側下の領域にそれぞれ形成されたＮ型のソース領域７及びＮ型のドレイン領域８と、を有する。
ゲート電極２０ｂは、例えば、Ｎ型不純物又はＰ型不純物がドープされたポリシリコンからなる。ゲート電極２０ｂの両側にはサイドウォール２１が形成されている。また、このゲート電極２０ｂとＰ型ウェル層１５との間の絶縁膜１９ｂはゲート絶縁膜であり、例えばシリコン酸化膜である。 (3) MOS transistor The MOS transistor 130 is, for example, an N-type MOS transistor. The MOS transistor 130 includes a P-type well layer 15 formed on the silicon substrate 10, a gate electrode 20 b formed on the P-type well layer 15 via an insulating film 19 b, and the P-type well layer 15. An N-type source region 7 and an N-type drain region 8 are formed in regions below both sides of the gate electrode 20b.
The gate electrode 20b is made of, for example, polysilicon doped with N-type impurities or P-type impurities. Sidewalls 21 are formed on both sides of the gate electrode 20b. The insulating film 19b between the gate electrode 20b and the P-type well layer 15 is a gate insulating film, for example, a silicon oxide film.

ソース領域７及びドレイン領域８は、それぞれＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造となっている。例えば、ソース領域７は、中濃度Ｎ型層３０ｃと、中濃度Ｎ型層３０ｃよりもＮ型の不純物濃度が高い高濃度Ｎ型層４０ｃと、を有する。中濃度Ｎ型層３０ｃと高濃度Ｎ型層４０ｃは互いに隣接している。同様に、ドレイン領域８は、中濃度Ｎ型層３０ｄと、中濃度Ｎ型層３０ｄよりもＮ型の不純物濃度が高い高濃度Ｎ型層４０ｄと、を有する。図１に示すように、中濃度Ｎ型層３０ｃと中濃度Ｎ型層３０ｄは、Ｐ型ウェル層１５を挟んで向かい合っている。 The source region 7 and the drain region 8 each have an LDD (Lightly Doped Drain) structure. For example, the source region 7 includes a medium-concentration N-type layer 30c and a high-concentration N-type layer 40c having a higher N-type impurity concentration than the medium-concentration N-type layer 30c. The medium concentration N-type layer 30c and the high concentration N-type layer 40c are adjacent to each other. Similarly, the drain region 8 includes a medium concentration N type layer 30d and a high concentration N type layer 40d having an N type impurity concentration higher than that of the medium concentration N type layer 30d. As shown in FIG. 1, the medium concentration N-type layer 30 c and the medium concentration N-type layer 30 d face each other with the P-type well layer 15 interposed therebetween.

（４）金属シリサイド膜
金属シリサイド膜５０ａは第１バイポーラトランジスタ１１０と、第２バイポーラトランジスタ１２０と、ＭＯＳトランジスタ１３０とに形成されており、ゲート電極２０ｂ、ソース領域７、ドレイン領域８、第１ベース領域５ａ及び第１コレクタ領域４ａ、第２ベース領域５ｂ及び第２コレクタ領域４ｂのうち少なくとも一部を覆っている。 (4) Metal Silicide Film The metal silicide film 50a is formed in the first bipolar transistor 110, the second bipolar transistor 120, and the MOS transistor 130, and includes the gate electrode 20b, the source region 7, the drain region 8, and the first base. At least a part of the region 5a, the first collector region 4a, the second base region 5b, and the second collector region 4b is covered.

金属シリサイド膜５０ｂは、第１エミッタ領域６ａの少なくとも一部を覆っている。図１に示す金属シリサイド膜５０ｂは、第１エミッタ領域６ａの一部を覆い、且つ第１エミッタ領域６ａのうち一部以外の他の部位は覆っていない。つまり、第１エミッタ領域６ａの他の部位は、金属シリサイド膜５０ｂ下から露出している。
金属シリサイド膜５０ｃは、前記第２エミッタ領域の少なくとも一部を覆っている。図１に示す金属シリサイド膜５０ｃは、第２エミッタ領域６ｂの全部を覆っている。つまり、第２エミッタ領域６ｂは、金属シリサイド膜５０ｃ下から露出していない。 The metal silicide film 50b covers at least a part of the first emitter region 6a. The metal silicide film 50b shown in FIG. 1 covers a part of the first emitter region 6a and does not cover other parts of the first emitter region 6a other than a part. That is, other portions of the first emitter region 6a are exposed from below the metal silicide film 50b.
The metal silicide film 50c covers at least a part of the second emitter region. The metal silicide film 50c shown in FIG. 1 covers the entire second emitter region 6b. That is, the second emitter region 6b is not exposed from below the metal silicide film 50c.

金属シリサイド膜５０ｂが第１エミッタ領域６ａの少なくとも一部（すなわち高濃度Ｎ型層４０ａ）を覆うことにより、高濃度Ｎ型層４０ａ内の電位勾配が変化する。このため、金属シリサイド膜５０ｂの被覆率に応じて第１ベース領域５ａから第１エミッタ領域６ａに流れ込む正孔の量、すなわちベース電流が変化してｈＦＥが変化する。同様に、金属シリサイド膜５０ｃが第２エミッタ領域６ｂの少なくとも一部（すなわち高濃度Ｎ型層４０ａ）を覆うことによりｈＦＥが変化する。 The metal silicide film 50b covers at least a part of the first emitter region 6a (that is, the high-concentration N-type layer 40a), thereby changing the potential gradient in the high-concentration N-type layer 40a. For this reason, the amount of holes flowing from the first base region 5a into the first emitter region 6a, that is, the base current changes according to the coverage of the metal silicide film 50b, and hFE changes. Similarly, hFE changes when the metal silicide film 50c covers at least part of the second emitter region 6b (that is, the high-concentration N-type layer 40a).

また、金属シリサイド膜５０ｂ及び金属シリサイド膜５０ｃは、第１エミッタ領域６ａの面積に対する第１金属シリサイド膜５０ｂの面積の比率と、第２エミッタ領域６ｂの面積に対する第２金属シリサイド膜５０ｃの面積の比率とが異なる比率となるように形成される。なお、「第１エミッタ領域６ａの面積」とは、第１エミッタ領域６ａのうち、第１金属シリサイド膜５０ｂ形成前の段階で露出する領域（すなわち高濃度Ｎ型層４０ａ）の面積を示す。また、「第２エミッタ領域６ｂの面積」とは、第２エミッタ領域６ｂのうち、第２金属シリサイド膜５０ｃ形成前の段階で露出する領域（すなわち高濃度Ｎ型層４０ａ）の面積を示す。 The metal silicide film 50b and the metal silicide film 50c have a ratio of the area of the first metal silicide film 50b to the area of the first emitter region 6a and the area of the second metal silicide film 50c with respect to the area of the second emitter region 6b. It is formed so that the ratio is different from the ratio. The “area of the first emitter region 6a” indicates the area of the first emitter region 6a that is exposed before the first metal silicide film 50b is formed (that is, the high-concentration N-type layer 40a). The “area of the second emitter region 6b” indicates the area of the second emitter region 6b that is exposed before the second metal silicide film 50c is formed (that is, the high-concentration N-type layer 40a).

具体的には、例えば、金属シリサイド膜５０ａは、ＭＯＳトランジスタ１３０において、ゲート電極２０ｂの上面全体と、ソース領域７の上面全体と、ドレイン領域８の上面全体とを覆っている。また、金属シリサイド膜５０ａは、第１バイポーラトランジスタ１１０において、ポリシリコンパターン２０ａの上面のうちの第１ベース領域５ａの中濃度Ｐ型層３１側の部位と、第１コレクタ領域４ａが有する高濃度Ｎ型層４０ｂの上面全体と、第１ベース領域５ａが有する高濃度Ｐ型層４１の上面全体と、を覆っている。さらに、金属シリサイド膜５０ａは、第２バイポーラトランジスタ１２０において、ポリシリコンパターン２０ａの上面のうちの第２ベース領域５ｂの中濃度Ｐ型層３１側の部位と、第２コレクタ領域４ｂが有する高濃度Ｎ型層４０ｂの上面全体と、第２ベース領域５ｂが有する高濃度Ｐ型層４１の上面全体と、を覆っている。 Specifically, for example, in the MOS transistor 130, the metal silicide film 50a covers the entire upper surface of the gate electrode 20b, the entire upper surface of the source region 7, and the entire upper surface of the drain region 8. Further, in the first bipolar transistor 110, the metal silicide film 50a is a high concentration of the first collector region 4a and the portion of the upper surface of the polysilicon pattern 20a on the middle concentration P-type layer 31 side of the first base region 5a. The entire upper surface of the N-type layer 40b and the entire upper surface of the high-concentration P-type layer 41 included in the first base region 5a are covered. Further, in the second bipolar transistor 120, the metal silicide film 50a is a high concentration of the second collector region 4b and the portion of the upper surface of the polysilicon pattern 20a on the middle concentration P-type layer 31 side of the second base region 5b. The entire upper surface of the N-type layer 40b and the entire upper surface of the high-concentration P-type layer 41 included in the second base region 5b are covered.

また、金属シリサイド膜５０ｂは、第１エミッタ領域６ａが有する高濃度Ｎ型層４０ａの上面の一部（例えば、中央部）のみを覆っている。高濃度Ｎ型層４０ａの上面のうち、上記一部以外の他の部位（例えば、周辺部）と、中濃度Ｎ型層３０ａの上面全体は、金属シリサイド膜で覆われていない。なお、中濃度Ｎ型層３０ａの上面全体は、サイドウォール２１で覆われている。
さらに、金属シリサイド膜５０ｃは、第２エミッタ領域６ｂが有する高濃度Ｎ型層４０ａの上面全面を覆っている。このため、第１エミッタ領域６ａの面積に対する第１金属シリサイド膜５０ｂの面積の比率と、第２エミッタ領域６ｂの面積に対する第２金属シリサイド膜５０ｃの面積の比率とは異なっている。 The metal silicide film 50b covers only a part (for example, the central portion) of the upper surface of the high-concentration N-type layer 40a included in the first emitter region 6a. Of the upper surface of the high-concentration N-type layer 40a, other parts (for example, peripheral portions) other than the above-described part and the entire upper surface of the medium-concentration N-type layer 30a are not covered with the metal silicide film. Note that the entire upper surface of the medium concentration N-type layer 30 a is covered with the sidewall 21.
Further, the metal silicide film 50c covers the entire upper surface of the high-concentration N-type layer 40a included in the second emitter region 6b. Therefore, the ratio of the area of the first metal silicide film 50b to the area of the first emitter region 6a is different from the ratio of the area of the second metal silicide film 50c to the area of the second emitter region 6b.

金属シリサイド膜５０ａ、５０ｂ及び５０ｃは、同一工程で同時に形成された膜である。金属シリサイド膜５０ａ、５０ｂ及び５０ｃは、例えばコバルトとシリコンとの合金であるコバルトシリサイド、又は、チタンとシリコンとの合金であるチタンシリサイドである。また、金属シリサイド膜５０ａ、５０ｂ及び５０ｃは、コバルト又はチタン以外の他の金属とシリコンとの合金膜であってもよい。 The metal silicide films 50a, 50b and 50c are films formed simultaneously in the same process. The metal silicide films 50a, 50b, and 50c are, for example, cobalt silicide, which is an alloy of cobalt and silicon, or titanium silicide, which is an alloy of titanium and silicon. Further, the metal silicide films 50a, 50b and 50c may be alloy films of silicon and metal other than cobalt or titanium.

（５）層間絶縁膜、コンタクトホール、金属配線等
層間絶縁膜６０はシリコン基板１０上に形成されており、第１バイポーラトランジスタ１１０、第２バイポーラトランジスタ１２０及びＭＯＳトランジスタ１３０の両方を覆っている。層間絶縁膜６０は、例えばシリコン酸化膜である。
コンタクトホール６１ａは、層間絶縁膜６０を貫く貫通穴である。コンタクトホール６１ａは、ゲート電極２０ｂ、ソース領域７及びドレイン領域８、第１コレクタ領域４ａ及び第１ベース領域５ａのうちの金属シリサイド膜５０ａで覆われた部位、第２コレクタ領域４ｂ及び第２ベース領域５ｂのうちの金属シリサイド膜５０ａで覆われた部位の直上に形成されている。コンタクトホール６１ｂは、第１エミッタ領域６ａのうちの、金属シリサイド膜５０ｂで覆われた部位の直上に形成されている。コンタクトホール６１ｃは、第２エミッタ領域６ｂのうちの、金属シリサイド膜５０ｃで覆われた部位の直上に形成されている。これにより、コンタクトホール６１ａ、６１ｂ及び６１ｃの底部はそれぞれ、金属シリサイド膜５０ａ、５０ｂ及び５０ｃとなっている。 (5) Interlayer Insulating Film, Contact Hole, Metal Wiring, etc. The interlayer insulating film 60 is formed on the silicon substrate 10 and covers both the first bipolar transistor 110, the second bipolar transistor 120, and the MOS transistor 130. The interlayer insulating film 60 is, for example, a silicon oxide film.
The contact hole 61 a is a through hole that penetrates the interlayer insulating film 60. The contact hole 61a includes a portion covered with the metal silicide film 50a in the gate electrode 20b, the source region 7 and the drain region 8, the first collector region 4a and the first base region 5a, the second collector region 4b and the second base. The region 5b is formed immediately above the portion covered with the metal silicide film 50a. The contact hole 61b is formed immediately above a portion of the first emitter region 6a covered with the metal silicide film 50b. The contact hole 61c is formed immediately above the portion of the second emitter region 6b covered with the metal silicide film 50c. As a result, the bottoms of the contact holes 61a, 61b, and 61c are metal silicide films 50a, 50b, and 50c, respectively.

金属配線７１ａは、ゲート電極２０ｂ、ソース領域７及びドレイン領域８、第１コレクタ領域４ａ及び第１ベース領域５ａ、並びに第２コレクタ領域４ｂ及び第２ベース領域５ｂを層間絶縁膜６０上にそれぞれ引き出すための配線であり、コンタクトホール６１ａ内に形成されている。
金属配線７１ｂは、第１エミッタ領域６ａを層間絶縁膜６０上に引き出すための配線であり、コンタクトホール６１ｂ内に形成されている。
金属配線７１ｃは、第２エミッタ領域６ｂを層間絶縁膜６０上に引き出すための配線であり、コンタクトホール６１ｃ内に形成されている。
金属配線７１ａ、７１ｂ及び７１ｃは、例えばタングステンからなる。
なお、図示しないが、層間絶縁膜６０上には金属配線７１ａ、７１ｂ及び７１ｃに接続する第２の配線と、第２の配線を覆う第２の層間絶縁膜と、さらにその上側に必要に応じて配置される配線及び層間絶縁膜と、保護膜（パッシベーション膜）等が形成されている。 The metal wiring 71a leads the gate electrode 20b, the source region 7 and the drain region 8, the first collector region 4a and the first base region 5a, and the second collector region 4b and the second base region 5b to the interlayer insulating film 60, respectively. For this purpose, it is formed in the contact hole 61a.
The metal wiring 71b is a wiring for drawing out the first emitter region 6a onto the interlayer insulating film 60, and is formed in the contact hole 61b.
The metal wiring 71c is a wiring for drawing the second emitter region 6b on the interlayer insulating film 60, and is formed in the contact hole 61c.
The metal wirings 71a, 71b and 71c are made of, for example, tungsten.
Although not shown, on the interlayer insulating film 60, a second wiring connected to the metal wirings 71a, 71b and 71c, a second interlayer insulating film covering the second wiring, and further on the upper side as necessary Wirings and interlayer insulating films, protective films (passivation films), etc. are formed.

＜製造方法＞
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図７は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１０の第１バイポーラ領域１及び第２バイポーラ領域２のそれぞれにＮ型ウェル層１１を形成する。このＮ型ウェル層１１は、次の方法で形成する。すなわち、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０にＮ型不純物（例えば、リン）を選択的に導入する。次に、シリコン基板１０に熱処理を施して、導入されたＮ型不純物をシリコン基板１０中に拡散させる。このようにして、Ｎ型ウェル層１１を形成する。なお、このＮ型ウェル層１１の形成工程では、ＭＯＳ領域３をレジストパターンで覆った状態（すなわち、ＭＯＳ領域３をマスクした状態）で、Ｎ型不純物をイオン注入する。これにより、ＭＯＳ領域３へのＮ型不純物の導入を防ぐことができる。 <Manufacturing method>
Next, a method for manufacturing the semiconductor device 100 shown in FIG. 1 will be described.
2A to 7 are cross-sectional views illustrating a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention.
First, as shown in FIG. 2A, an N-type well layer 11 is formed in each of the first bipolar region 1 and the second bipolar region 2 of the silicon substrate 10. The N-type well layer 11 is formed by the following method. That is, an N-type impurity (for example, phosphorus) is selectively introduced into the silicon substrate 10 using a photolithography technique and an ion implantation technique. Next, heat treatment is performed on the silicon substrate 10 to diffuse the introduced N-type impurity into the silicon substrate 10. In this way, the N-type well layer 11 is formed. In the step of forming the N-type well layer 11, N-type impurities are ion-implanted in a state where the MOS region 3 is covered with a resist pattern (ie, the MOS region 3 is masked). Thereby, introduction of N-type impurities into the MOS region 3 can be prevented.

次に、図２（ｂ）に示すように、シリコン基板１０にフィールド酸化膜１２を形成する。フィールド酸化膜１２は、例えばＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法により形成する。
次に、図３（ａ）に示すように、フォトリソグラフィ技術及びイオン注入技術を用いて、第１バイポーラ領域１及び第２バイポーラ領域２のＮ型ウェル層１１の内側にＰ型不純物（例えば、ボロン）をそれぞれ導入して、Ｐ型ベース領域の低濃度Ｐ型層１３を同一工程にて形成する。また、この低濃度Ｐ型層１３の形成工程と前後して、或いは並行して、フォトリソグラフィ技術及びイオン注入技術を用いて、ＭＯＳ領域３にＰ型不純物（例えば、ボロン）を導入して、Ｐ型ウェル層１５を形成する。Ｐ型ウェル層１５の形成工程では、ＭＯＳ領域３に導入するＰ型不純物の濃度を調整することにより、ＭＯＳ領域３に形成されるＭＯＳトランジスタ１３０（図１参照）の閾値電圧を調整することができる。 Next, as shown in FIG. 2B, a field oxide film 12 is formed on the silicon substrate 10. The field oxide film 12 is formed by, for example, a LOCOS (Local Oxidation of Silicon) method.
Next, as shown in FIG. 3A, a P-type impurity (for example, inside the N-type well layer 11 of the first bipolar region 1 and the second bipolar region 2 is used by using a photolithography technique and an ion implantation technique. Boron) is introduced, and the low concentration P-type layer 13 of the P-type base region is formed in the same process. In addition, before or after the formation process of the low-concentration P-type layer 13, a P-type impurity (for example, boron) is introduced into the MOS region 3 by using a photolithography technique and an ion implantation technique, A P-type well layer 15 is formed. In the step of forming the P-type well layer 15, the threshold voltage of the MOS transistor 130 (see FIG. 1) formed in the MOS region 3 can be adjusted by adjusting the concentration of the P-type impurity introduced into the MOS region 3. it can.

次に、図３（ｂ）に示すように、シリコン基板１０に絶縁膜を形成する。絶縁膜は、例えばシリコン基板１０を熱酸化することにより形成する。次に、絶縁膜上にポリシリコン膜を形成する。ポリシリコン膜の形成は、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で行う。そして、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜をパターニングする。
これにより、シリコン基板１０の第１バイポーラ領域１及び第２バイポーラ領域２上に絶縁膜１９ａを介してポリシリコンパターン２０ａをそれぞれ形成すると共に、シリコン基板１０のＭＯＳ領域３上に絶縁膜１９ｂを介してゲート電極２０ｂを形成する。 Next, an insulating film is formed on the silicon substrate 10 as shown in FIG. The insulating film is formed, for example, by thermally oxidizing the silicon substrate 10. Next, a polysilicon film is formed on the insulating film. The polysilicon film is formed by, for example, a CVD (Chemical Vapor Deposition) method. Then, the polysilicon film is patterned using a photolithography technique and an etching technique.
As a result, the polysilicon pattern 20a is formed on the first bipolar region 1 and the second bipolar region 2 of the silicon substrate 10 via the insulating film 19a, and the insulating film 19b is formed on the MOS region 3 of the silicon substrate 10. Thus, the gate electrode 20b is formed.

次に、図４（ａ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１０上にレジストパターン２２を形成する。そして、このレジストパターン２２をマスクにシリコン基板１０にＮ型不純物（例えば、リン等）をイオン注入する。これにより、シリコン基板１０の表面及びその近傍にＮ型不純物が選択的に導入される。その後、レジストパターン２２を除去する。 Next, as shown in FIG. 4A, a resist pattern 22 is formed on the silicon substrate 10 by using a photolithography technique. Then, N-type impurities (for example, phosphorus or the like) are ion-implanted into the silicon substrate 10 using the resist pattern 22 as a mask. Thereby, N-type impurities are selectively introduced on the surface of the silicon substrate 10 and in the vicinity thereof. Thereafter, the resist pattern 22 is removed.

次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１０上にレジストパターン２３を形成する。そして、このレジストパターン２３をマスクにシリコン基板１０にＰ型不純物（例えば、ボロン等）をイオン注入する。これにより、シリコン基板１０の表面及びその近傍にＰ型不純物が選択的に導入される。その後、レジストパターン２３を除去する。なお、図４（ａ）と図４（ｂ）の工程はその実施の順番を入れ替えてもよい。すなわち、図３（ｂ）の工程の後で、図４（ｂ）の工程を行い、その後、図４（ａ）の工程を行ってもよい。 Next, as shown in FIG. 4B, a resist pattern 23 is formed on the silicon substrate 10 by using a photolithography technique. Then, a P-type impurity (for example, boron) is ion-implanted into the silicon substrate 10 using the resist pattern 23 as a mask. Thereby, P-type impurities are selectively introduced on the surface of the silicon substrate 10 and in the vicinity thereof. Thereafter, the resist pattern 23 is removed. In addition, you may replace the order of the implementation of the process of Fig.4 (a) and FIG.4 (b). That is, after the step of FIG. 3B, the step of FIG. 4B may be performed, and then the step of FIG. 4A may be performed.

図４（ａ）及び図４（ｂ）の工程の後で、シリコン基板１０に熱処理を施す。これにより、シリコン基板１０の表面及びその近傍に導入されたＮ型不純物とＰ型不純物とが熱拡散する。その結果、図５（ａ）に示すように、シリコン基板１０に中濃度Ｎ型層３０ａ〜３０ｄと中濃度Ｐ型層３１とが形成される。本発明の実施形態では、第１バイポーラ領域１にポリシリコンパターン２０ａが存在することにより、第１バイポーラ領域１において中濃度Ｎ型層３０ａが形成される領域と中濃度Ｐ型層３１が形成される領域との間への不純物の導入が阻止される。これにより、第１エミッタ領域６ａの中濃度Ｎ型層３０ａは、Ｐ型ベース領域の中濃度Ｐ型層３１から自己整合的に分離した状態で形成される。同様に、第２バイポーラ領域２にポリシリコンパターン２０ａが存在することにより、第２バイポーラ領域２において中濃度Ｎ型層３０ａが形成される領域と中濃度Ｐ型層３１が形成される領域との間への不純物の導入が阻止される。これにより、第２エミッタ領域６ｂの中濃度Ｎ型層３０ａは、Ｐ型ベース領域の中濃度Ｐ型層３１から自己整合的に分離した状態で形成される。 After the steps of FIGS. 4A and 4B, the silicon substrate 10 is subjected to heat treatment. Thereby, the N-type impurity and the P-type impurity introduced into the surface of the silicon substrate 10 and the vicinity thereof are thermally diffused. As a result, medium concentration N-type layers 30a to 30d and medium concentration P-type layer 31 are formed on silicon substrate 10 as shown in FIG. In the embodiment of the present invention, the presence of the polysilicon pattern 20a in the first bipolar region 1 results in the formation of the medium concentration N-type layer 30a and the medium concentration P-type layer 31 in the first bipolar region 1. Impurities are prevented from being introduced into the region. Thereby, the medium concentration N-type layer 30a of the first emitter region 6a is formed in a state of being separated from the medium concentration P-type layer 31 of the P-type base region in a self-aligned manner. Similarly, due to the presence of the polysilicon pattern 20a in the second bipolar region 2, the region in which the medium concentration N-type layer 30a is formed and the region in which the medium concentration P-type layer 31 is formed in the second bipolar region 2. Introduction of impurities between them is prevented. Thereby, the medium concentration N-type layer 30a of the second emitter region 6b is formed in a state of being separated from the medium concentration P-type layer 31 of the P-type base region in a self-aligned manner.

次に、ＣＶＤ法などによりシリコン基板１０上にシリコン窒化膜を堆積し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法などによりシリコン窒化膜を異方性エッチングする。これにより、ＭＯＳ領域３上のゲート電極２０ｂと第１バイポーラ領域１及び第２バイポーラ領域２上のポリシリコンパターン２０ａの各側面にサイドウォール２１を形成する。なお、サイドウォール２１は、シリコン窒化膜に限らず、例えばシリコン酸化膜を異方性エッチングすることにより形成してもよい。 Next, a silicon nitride film is deposited on the silicon substrate 10 by a CVD method or the like, and the silicon nitride film is anisotropically etched by a RIE (Reactive Ion Etching) method or the like. Thus, sidewalls 21 are formed on the side surfaces of the gate electrode 20b on the MOS region 3 and the polysilicon pattern 20a on the first bipolar region 1 and the second bipolar region 2, respectively. Note that the sidewall 21 is not limited to the silicon nitride film, and may be formed, for example, by anisotropically etching a silicon oxide film.

次に、図５（ｂ）に示すように、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０の表面及びその近傍にＮ型不純物を選択的にイオン注入する。また、このＮ型不純物のイオン注入と前後して、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０の表面及びその近傍にＰ型不純物を選択的にイオン注入する。そして、Ｎ型不純物とＰ型不純物のイオン注入を行った後で、シリコン基板１０に熱処理を施す。これにより、シリコン基板１０の表面及びその近傍に導入されたＮ型不純物とＰ型不純物とが熱拡散する。その結果、図５（ｂ）に示すように、シリコン基板１０に高濃度Ｎ型層４０ａ〜４０ｄと高濃度Ｐ型層４１とが形成される。また、サイドウォール２１の直下には、低濃度の不純物拡散層（すなわち、中濃度Ｎ型層３０ａ、３０ｃ、３０ｄと、中濃度Ｐ型層３１）が残される。このため、ＭＯＳ領域３に形成されるＭＯＳトランジスタ１３０（図１参照）はＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造となる。 Next, as shown in FIG. 5B, N-type impurities are selectively ion-implanted into the surface of the silicon substrate 10 and the vicinity thereof by using a photolithography technique and an ion implantation technique. Further, before and after the N-type impurity ion implantation, a P-type impurity is selectively ion-implanted into and near the surface of the silicon substrate 10 by using a photolithography technique and an ion implantation technique. Then, after ion implantation of N-type impurities and P-type impurities, the silicon substrate 10 is subjected to heat treatment. Thereby, the N-type impurity and the P-type impurity introduced into the surface of the silicon substrate 10 and the vicinity thereof are thermally diffused. As a result, as shown in FIG. 5B, high-concentration N-type layers 40a to 40d and a high-concentration P-type layer 41 are formed on the silicon substrate 10. Further, the low-concentration impurity diffusion layers (that is, the medium-concentration N-type layers 30a, 30c, and 30d and the medium-concentration P-type layer 31) are left immediately below the sidewall 21. Therefore, the MOS transistor 130 (see FIG. 1) formed in the MOS region 3 has an LDD (Lightly Doped Drain) structure.

次に、ＣＶＤ法などにより、シリコン基板１０上にシリコン酸化膜を堆積する。そして、図６（ａ）に示すように、フォトリソグラフィ技術を用いて、シリコン酸化膜上にレジストパターン３２を形成する。レジストパターン３２は、第１バイポーラ領域１上の高濃度Ｎ型層４０ａの一部と、ポリシリコンパターン２０ａの一部とを覆う位置に形成される。このとき、レジストパターン３２は、後にコンタクトホール６１ｃが形成される位置の直下の領域を覆わないように形成される。
次に、このレジストパターン３２をマスクに、例えばＲＩＥ法などによりシリコン酸化膜を異方性エッチングする。これにより、シリコン酸化膜パターン３３を形成する。シリコン酸化膜パターン３３を形成した後、レジストパターン３２を除去する。 Next, a silicon oxide film is deposited on the silicon substrate 10 by a CVD method or the like. Then, as shown in FIG. 6A, a resist pattern 32 is formed on the silicon oxide film by using a photolithography technique. The resist pattern 32 is formed at a position covering a part of the high-concentration N-type layer 40a on the first bipolar region 1 and a part of the polysilicon pattern 20a. At this time, the resist pattern 32 is formed so as not to cover a region immediately below a position where the contact hole 61c is to be formed later.
Next, using this resist pattern 32 as a mask, the silicon oxide film is anisotropically etched by, eg, RIE. Thereby, a silicon oxide film pattern 33 is formed. After the silicon oxide film pattern 33 is formed, the resist pattern 32 is removed.

次に、このシリコン酸化膜パターン３３をマスクに、シリコン基板１０上に金属シリサイド膜を形成する。具体的には、金属膜（例えば、コバルト）をシリコン基板１０上にスパッタリング法で形成し、例えば４６０℃で３０秒程度の熱処理を施すことでシリコンとコバルトとの反応を促してコバルトモノシリサイドを形成する。続いて、シリコン基板１０にＡＰＭ（Ａｍｍｏｎｉｕｍｈｙｄｒｏｇｅｎ−ＰｅｒｏｘｉｄｅＭｉｘｔｕｒｅ）洗浄を実施して未反応のコバルトを除去し、その後、シリコン基板１０に例えば７１０℃で６０秒程度のより高温の熱処理を施す。これにより、コバルトモノシリサイドはコバルトダイシリサイドへと変化して低抵抗化する。 Next, a metal silicide film is formed on the silicon substrate 10 using the silicon oxide film pattern 33 as a mask. Specifically, a metal film (for example, cobalt) is formed on the silicon substrate 10 by a sputtering method and, for example, heat treatment is performed at 460 ° C. for about 30 seconds to promote a reaction between silicon and cobalt, thereby forming cobalt monosilicide. Form. Subsequently, the silicon substrate 10 is subjected to APM (Ammonium hydrogen-Peroxide Mixture) cleaning to remove unreacted cobalt, and then the silicon substrate 10 is subjected to a higher temperature heat treatment at 710 ° C. for about 60 seconds, for example. As a result, the cobalt monosilicide changes to cobalt disilicide to lower the resistance.

その結果、図６（ｂ）に示すように、第１バイポーラ領域１上の高濃度Ｎ型層４０ｂ、高濃度Ｐ型層４１、及びポリシリコンパターン２０ａなどのシリコンが露出している領域に金属シリサイド膜５０ａが形成される。また、第２バイポーラ領域２上の高濃度Ｎ型層４０ａ及び４０ｂ、高濃度Ｐ型層４１、並びにポリシリコンパターン２０ａ、ＭＯＳ領域３の高濃度Ｎ型層４０ｃ、４０ｄ及びゲート電極２０ｂなどのシリコンが露出している領域にも金属シリサイド膜５０ａが形成される。
また、これと同時に、第１バイポーラ領域１の高濃度Ｎ型層４０ａのうちのシリコン酸化膜パターン下から露出している領域に金属シリサイド膜５０ｂが形成される。なお、本発明の実施形態において、金属膜はコバルトに限定されるものではなく、チタンでもよい。 As a result, as shown in FIG. 6B, a metal is exposed in a region where silicon is exposed, such as the high-concentration N-type layer 40b, the high-concentration P-type layer 41, and the polysilicon pattern 20a on the first bipolar region 1. A silicide film 50a is formed. Further, the high concentration N-type layers 40a and 40b on the second bipolar region 2, the high concentration P-type layer 41, the polysilicon pattern 20a, the silicon such as the high concentration N-type layers 40c and 40d in the MOS region 3 and the gate electrode 20b. A metal silicide film 50a is also formed in the exposed region.
At the same time, a metal silicide film 50b is formed in a region exposed from under the silicon oxide film pattern in the high-concentration N-type layer 40a of the first bipolar region 1. In the embodiment of the present invention, the metal film is not limited to cobalt, and may be titanium.

次に、図７に示すように、例えばＣＶＤ法でシリコン基板１０上に層間絶縁膜６０を形成する。次に、フォトリソグラフィ及びエッチング技術を用いて層間絶縁膜６０を選択的にエッチングして、コンタクトホール６１ａ、６１ｂ及び６０ｃを形成する。ここで、コンタクトホール６１ｂの直下には、第１バイポーラ領域１に形成された第１エミッタ領域６ａの少なくとも一部を覆う金属シリサイド膜５０ｂが配されている。このため、層間絶縁膜６０をオーバーエッチングした場合でも、第１エミッタ領域６ａ上でのエッチングの進行は金属シリサイド膜５０ｂで止められる。 Next, as shown in FIG. 7, an interlayer insulating film 60 is formed on the silicon substrate 10 by, eg, CVD. Next, the interlayer insulating film 60 is selectively etched using photolithography and etching techniques to form contact holes 61a, 61b and 60c. Here, a metal silicide film 50b covering at least a part of the first emitter region 6a formed in the first bipolar region 1 is disposed immediately below the contact hole 61b. Therefore, even when the interlayer insulating film 60 is over-etched, the progress of etching on the first emitter region 6a is stopped by the metal silicide film 50b.

その後、コンタクトホール６１ａ、６１ｂ及び６１ｃ内に金属配線７１ａ、７１ｂ及び７１ｃを形成する。例えば、金属配線７１ａ、７１ｂ及び７１ｃとしてプラグ電極を形成する場合は、層間絶縁膜６０上にタングステン等の金属膜を堆積する。そして、この金属膜にＣＭＰ等の処理を施して、金属膜をコンタクトホール６１ａ、６１ｂ及び６１ｃ内に残し、層間絶縁膜６０上から除去する。これにより、コンタクトホール６１ａ、６１ｂ及び６１ｃ内にそれぞれプラグ電極を形成する。以上の工程を経て、図１に示した半導体装置１００が完成する。 Thereafter, metal wirings 71a, 71b and 71c are formed in the contact holes 61a, 61b and 61c. For example, when plug electrodes are formed as the metal wirings 71 a, 71 b and 71 c, a metal film such as tungsten is deposited on the interlayer insulating film 60. Then, the metal film is subjected to a treatment such as CMP, leaving the metal film in the contact holes 61 a, 61 b and 61 c and removing it from the interlayer insulating film 60. Thereby, plug electrodes are formed in the contact holes 61a, 61b and 61c, respectively. Through the above steps, the semiconductor device 100 shown in FIG. 1 is completed.

この実施形態では、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。また、第１バイポーラ領域１が本発明の「第１領域」に対応し、第２バイポーラ領域２が本発明の「第２領域」に対応し、ＭＯＳ領域３が本発明の「第３領域」に対応している。また、シリコン基板１０が本発明の「半導体基板」に対応している。 In this embodiment, the N type corresponds to the “first conductivity type” of the present invention, and the P type corresponds to the “second conductivity type” of the present invention. The first bipolar region 1 corresponds to the “first region” of the present invention, the second bipolar region 2 corresponds to the “second region” of the present invention, and the MOS region 3 corresponds to the “third region” of the present invention. It corresponds to. The silicon substrate 10 corresponds to the “semiconductor substrate” of the present invention.

＜実施形態の効果＞
本発明の実施形態は、以下の効果を奏する。
（１）第１金属シリサイド膜５０ａ、第２金属シリサイド膜５０ｂ及び第３金属シリサイド膜５０ｃを形成する工程では、第１バイポーラ領域１の高濃度Ｎ型層４０ａ（すなわち、エミッタ拡散層）の上面を部分的に覆うシリコン酸化膜パターン３３を予め形成しておき、このシリコン酸化膜パターン３３をマスクに金属シリサイド膜５０ｂを形成する。これにより、高濃度Ｎ型層４０ａの少なくとも一部を覆うように金属シリサイド膜５０ｂを形成することができる。 <Effect of embodiment>
The embodiment of the present invention has the following effects.
(1) In the step of forming the first metal silicide film 50a, the second metal silicide film 50b, and the third metal silicide film 50c, the upper surface of the high-concentration N-type layer 40a (that is, the emitter diffusion layer) in the first bipolar region 1 A silicon oxide film pattern 33 that partially covers is formed in advance, and a metal silicide film 50b is formed using the silicon oxide film pattern 33 as a mask. Thereby, the metal silicide film 50b can be formed so as to cover at least a part of the high concentration N-type layer 40a.

一方、第２バイポーラ領域２では、高濃度Ｎ型層４０ａの上面を部分的に覆うシリコン酸化膜パターンを形成しないことで、高濃度Ｎ型層４０ａの全面を覆う金属シリサイド膜５０ｃを形成する。これにより、第１エミッタ領域６ａの面積に対する第１金属シリサイド膜５０ｂの面積の比率と、第２エミッタ領域６ｂの面積に対する第２金属シリサイド膜５０ｃの面積の比率とを異ならせることができる。
したがって、半導体装置１００により、１枚のシリコン基板１０上に異なる直流電流増幅率（ｈＦＥ）を持つ複数のバイポーラトランジスタ（第１バイポーラトランジスタ１１０及び第２バイポーラトランジスタ１２０）を工程数を増加させることなく形成し、またｈＦＥのばらつきも抑制して、優れた回路特性を得ることができる。 On the other hand, in the second bipolar region 2, by not forming a silicon oxide film pattern that partially covers the upper surface of the high-concentration N-type layer 40a, a metal silicide film 50c that covers the entire surface of the high-concentration N-type layer 40a is formed. Thereby, the ratio of the area of the first metal silicide film 50b to the area of the first emitter region 6a can be made different from the ratio of the area of the second metal silicide film 50c to the area of the second emitter region 6b.
Therefore, the semiconductor device 100 allows a plurality of bipolar transistors (first bipolar transistor 110 and second bipolar transistor 120) having different direct current amplification factors (hFE) to be formed on a single silicon substrate 10 without increasing the number of steps. In addition, it is possible to obtain excellent circuit characteristics by suppressing variations in hFE.

（２）コンタクトホール６１ａ、６１ｂ及び６１ｃを形成する工程では、高濃度Ｎ型層４０ａのうちの金属シリサイド膜５０ａ、５０ｂ、５０ｃで覆われた部位の直上にコンタクトホール６１ａ、６１ｂ、６１ｃをそれぞれ形成する。これにより、第１バイポーラ領域１の高濃度Ｎ型層４０ａ上でのエッチングの進行を金属シリサイド膜５０ｂの表面で止めることができる。また、第２バイポーラ領域２の高濃度Ｎ型層４０ａ上でのエッチングの進行を金属シリサイド膜５０ｃの表面で止めることができる。したがって、半導体装置１００では、層間絶縁膜６０をオーバーエッチングした場合でも、第１バイポーラ領域１及び第２バイポーラ領域２の高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができる。 (2) In the step of forming the contact holes 61a, 61b and 61c, the contact holes 61a, 61b and 61c are respectively formed immediately above the portions of the high-concentration N-type layer 40a covered with the metal silicide films 50a, 50b and 50c. Form. Thereby, the progress of etching on the high-concentration N-type layer 40a in the first bipolar region 1 can be stopped at the surface of the metal silicide film 50b. In addition, the progress of etching on the high-concentration N-type layer 40a in the second bipolar region 2 can be stopped at the surface of the metal silicide film 50c. Therefore, in the semiconductor device 100, even when the interlayer insulating film 60 is over-etched, it is possible to prevent the high concentration N-type layer 40a in the first bipolar region 1 and the second bipolar region 2 from being dug.

（３）上述したように、第１バイポーラ領域１及び第２バイポーラ領域２の高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができる。このため、第１エミッタ領域６ａに接続するコンタクトホール６１ｂと、第２エミッタ領域６ｂに接続するコンタクトホール６１ｃと、他のコンタクトホール６１ａとを同一の工程で同時に形成することができる（すなわち、コンタクトホールの形成工程を共通化することができる）。これにより、第１エミッタ領域６ａに接続するコンタクトホール６１ｂと、第２エミッタ領域６ｂに接続するコンタクトホール６１ｃと、他のコンタクトホール６１ａとを別々に形成する場合と比べて、工程数の増加を防ぐことができ、製造コストの増大を抑制することができる。
（４）また上述したように、第１バイポーラ領域１及び第２バイポーラ領域２の高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができるので、コンタクトホール６１ａ、６１ｂ及び６１ｃの形成工程を共通化しても、第１バイポーラトランジスタ１１０のｈＦＥのバラツキを小さく抑えることができる。 (3) As described above, it is possible to prevent the high-concentration N-type layer 40a in the first bipolar region 1 and the second bipolar region 2 from being dug. For this reason, the contact hole 61b connected to the first emitter region 6a, the contact hole 61c connected to the second emitter region 6b, and the other contact hole 61a can be simultaneously formed in the same process (that is, the contact). The hole formation process can be shared). As a result, the number of processes can be increased compared to the case where the contact hole 61b connected to the first emitter region 6a, the contact hole 61c connected to the second emitter region 6b, and the other contact hole 61a are formed separately. This can be prevented, and an increase in manufacturing cost can be suppressed.
(4) Further, as described above, the formation of the contact holes 61a, 61b and 61c can be prevented because the high-concentration N-type layer 40a in the first bipolar region 1 and the second bipolar region 2 can be prevented from being dug. Even if common is used, variation in hFE of the first bipolar transistor 110 can be reduced.

（５）また上述したように、例えば第１バイポーラトランジスタ１１０の高濃度Ｎ型層４０ａの少なくとも一部を覆うように金属シリサイド膜５０ｂを形成する。すなわち、第１バイポーラトランジスタ１１０では、高濃度Ｎ型層４０ａの上面全体ではなく、高濃度Ｎ型層４０ａの上面の一部のみを覆うように金属シリサイド膜５０ｂを形成する。一方、第２バイポーラトランジスタ１２０では、高濃度Ｎ型層４０ａの上面全体を覆うように金属シリサイド膜５０ｃを形成する。これにより、例えば第２バイポーラトランジスタ１２０の第２エミッタ領域６ｂにおける金属シリサイド膜５０ｃの被覆率と比較して、第１バイポーラトランジスタ１１０の第１エミッタ領域６ａにおける金属シリサイド膜５０ｂの被覆率を低くすることができる。このため、第２バイポーラトランジスタ１２０と比較して、第１バイポーラトランジスタ１１０のｈＦＥを高くすることができる。 (5) As described above, for example, the metal silicide film 50b is formed so as to cover at least a part of the high-concentration N-type layer 40a of the first bipolar transistor 110. That is, in the first bipolar transistor 110, the metal silicide film 50b is formed so as to cover only a part of the upper surface of the high-concentration N-type layer 40a, not the entire upper surface of the high-concentration N-type layer 40a. On the other hand, in the second bipolar transistor 120, the metal silicide film 50c is formed so as to cover the entire upper surface of the high concentration N-type layer 40a. Thereby, for example, the coverage of the metal silicide film 50b in the first emitter region 6a of the first bipolar transistor 110 is made lower than the coverage of the metal silicide film 50c in the second emitter region 6b of the second bipolar transistor 120. be able to. For this reason, the hFE of the first bipolar transistor 110 can be made higher than that of the second bipolar transistor 120.

図８は、本発明者が実験で得た結果であり、エミッタ領域における金属シリサイド膜の被覆率と、バイポーラトランジスタのｈＦＥとの関係を示すグラフである。図８に示すように、エミッタ領域における金属シリサイド膜の被覆率が小さい程、バイポーラトランジスタのｈＦＥが向上する傾向がある。なお、エミッタ領域における金属シリサイド膜の被覆率は、以下のようにして算出する。 FIG. 8 is a graph showing the relationship between the coverage of the metal silicide film in the emitter region and the hFE of the bipolar transistor, which is a result obtained by the present inventors through experiments. As shown in FIG. 8, the hFE of the bipolar transistor tends to improve as the coverage of the metal silicide film in the emitter region decreases. The coverage of the metal silicide film in the emitter region is calculated as follows.

図９及び図１０は、第１バイポーラ領域１の第１エミッタ領域６ａにおける金属シリサイド膜５０ｂの被覆率を説明する図である。図９は、高濃度Ｎ型層４０ａの表面に金属シリサイド膜５０ｂが形成された状態を示す第１エミッタ領域６ａの平面図である。図１０は、図９のａ−ａ’断面を示す断面図である。図１０には、図９に図示されていない低濃度Ｐ型層１３、絶縁膜１９ａ、ポリシリコンパターン２０ａ、サイドウォール２１、中濃度Ｎ型層３０ａ、中濃度Ｐ型層３１及び金属シリサイド膜５０ｂを示している。図９では、高濃度Ｎ型層４０ａの横寸法をＡ、縦寸法をＡ’と定義し、金属シリサイド膜５０ｂの横寸法をＢ、縦寸法をＢ’と定義している。このため、高濃度Ｎ型層４０ａの面積はＡＡ’、金属シリサイド膜５０ｂの面積はＢＢ’と定義される。 9 and 10 are diagrams for explaining the coverage of the metal silicide film 50b in the first emitter region 6a of the first bipolar region 1. FIG. FIG. 9 is a plan view of the first emitter region 6a showing a state where the metal silicide film 50b is formed on the surface of the high concentration N-type layer 40a. FIG. 10 is a cross-sectional view showing the a-a ′ cross section of FIG. 9. FIG. 10 shows a low-concentration P-type layer 13, an insulating film 19a, a polysilicon pattern 20a, a sidewall 21, a medium-concentration N-type layer 30a, a medium-concentration P-type layer 31 and a metal silicide film 50b not shown in FIG. Is shown. In FIG. 9, the lateral dimension of the high-concentration N-type layer 40a is defined as A, the longitudinal dimension is defined as A ', the lateral dimension of the metal silicide film 50b is defined as B, and the longitudinal dimension is defined as B'. For this reason, the area of the high-concentration N-type layer 40a is defined as AA ', and the area of the metal silicide film 50b is defined as BB'.

図９及び図１０に示すように、第１バイポーラトランジスタ１１０の第１エミッタ領域６ａにおける金属シリサイド膜５０ｂの被覆率は、第１エミッタ領域６ａの高濃度Ｎ型層４０ａの面積（ＡＡ’）に対する金属シリサイド膜５０ｂの面積（ＢＢ’）、すなわちＢＢ’／ＡＡ’で定義される。
したがって、高いｈＦＥを実現可能な複数のバイポーラトランジスタを同一の半導体基板上に形成することができる。 As shown in FIGS. 9 and 10, the coverage of the metal silicide film 50b in the first emitter region 6a of the first bipolar transistor 110 is relative to the area (AA ′) of the high-concentration N-type layer 40a in the first emitter region 6a. It is defined by the area (BB ′) of the metal silicide film 50b, that is, BB ′ / AA ′.
Therefore, a plurality of bipolar transistors capable of realizing high hFE can be formed on the same semiconductor substrate.

（６）第１バイポーラトランジスタ１１０、第２バイポーラトランジスタ１２０だけでなく、ＭＯＳトランジスタ１３０にも金属シリサイド膜５０ａを形成している。すなわち、ＭＯＳトランジスタ１３０のゲート電極２０ｂと金属配線７１ａとの接触箇所、ソース領域７と金属配線７１ａとの接触箇所、及びドレイン領域８と金属配線７１ａとの接触箇所をそれぞれシリサイド化している。これにより、ＭＯＳトランジスタ１３０の高速動作が可能である。
したがって、高速動作が可能なＭＯＳトランジスタと、互いに異なるｈＦＥを持つ第１バイポーラトランジスタ１１０及び第２バイポーラトランジスタ１２０により優れた回路特性を得ることができるバイポーラトランジスタとを同一の半導体基板上に形成することができる。 (6) The metal silicide film 50 a is formed not only on the first bipolar transistor 110 and the second bipolar transistor 120 but also on the MOS transistor 130. That is, the contact portion between the gate electrode 20b of the MOS transistor 130 and the metal wiring 71a, the contact portion between the source region 7 and the metal wiring 71a, and the contact portion between the drain region 8 and the metal wiring 71a are silicided. As a result, the MOS transistor 130 can operate at high speed.
Therefore, a MOS transistor capable of high-speed operation and a bipolar transistor capable of obtaining excellent circuit characteristics by the first bipolar transistor 110 and the second bipolar transistor 120 having different hFE are formed on the same semiconductor substrate. Can do.

（７）また、金属シリサイド膜５０ａ、５０ｂ及び５０ｃを同一の工程で同時に形成している。これにより、金属シリサイド膜５０ａ、５０ｂ及び５０ｃを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
（８）また、第１バイポーラ領域１の中濃度Ｎ型層３０ａと、第２バイポーラ領域２の中濃度Ｎ型層３０ａと、ＭＯＳ領域３の中濃度Ｎ型層３０ｃ、３０ｄとを同一の工程で同時に形成している。これにより、中濃度Ｎ型層３０ａ、３０ｃ、３０ｄを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。 (7) Further, the metal silicide films 50a, 50b and 50c are simultaneously formed in the same process. Thereby, compared with the case where the metal silicide films 50a, 50b and 50c are formed separately, an increase in the number of steps can be suppressed, and an increase in manufacturing cost can be suppressed.
(8) The intermediate concentration N-type layer 30a of the first bipolar region 1, the intermediate concentration N-type layer 30a of the second bipolar region 2, and the intermediate concentration N-type layers 30c and 30d of the MOS region 3 are the same process. At the same time. Thereby, compared with the case where the medium concentration N-type layers 30a, 30c, and 30d are formed separately, an increase in the number of steps can be suppressed, and an increase in manufacturing cost can be suppressed.

（９）また、第１バイポーラ領域１の高濃度Ｎ型層４０ａと、第２バイポーラ領域２の高濃度Ｎ型層４０ａと、ＭＯＳ領域３の高濃度Ｎ型層４０ｃ、４０ｄとを同一の工程で同時に形成している。これにより、高濃度Ｎ型層４０ａ、４０ｃ、４０ｄを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
（１０）また、第１バイポーラ領域１のポリシリコンパターン２０ａと、第２バイポーラ領域２のポリシリコンパターン２０ａと、ＭＯＳ領域３のゲート電極２０ｂとを同一の工程で同時に形成している。これにより、ポリシリコンパターン２０ａとゲート電極２０ｂとを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。 (9) The high concentration N-type layer 40a in the first bipolar region 1, the high concentration N-type layer 40a in the second bipolar region 2, and the high concentration N-type layers 40c and 40d in the MOS region 3 are the same process. At the same time. Thereby, compared with the case where high concentration N type layer 40a, 40c, 40d is formed separately, the increase in the number of processes can be suppressed and the increase in manufacturing cost can be suppressed.
(10) The polysilicon pattern 20a in the first bipolar region 1, the polysilicon pattern 20a in the second bipolar region 2, and the gate electrode 20b in the MOS region 3 are simultaneously formed in the same process. Thereby, compared with the case where the polysilicon pattern 20a and the gate electrode 20b are formed separately, an increase in the number of steps can be suppressed, and an increase in manufacturing cost can be suppressed.

＜実施形態の変形例＞
（１）上記の実施形態では、第１バイポーラトランジスタ１１０及び第２バイポーラトランジスタ１２０がＮＰＮ型のトランジスタである場合について説明した。しかしながら、本発明において、バイポーラトランジスタはＮＰＮ型に限定されるものではなく、ＰＮＰ型でもよい。ＰＮＰ型の場合は、図１において、第１バイポーラ領域１及び第２バイポーラ領域２のＰ型をＮ型に、Ｎ型をＰ型にそれぞれ入れ換えればよい。また、本発明では、第１バイポーラ領域１及び第２バイポーラ領域２に、ＮＰＮ型のバイポーラトランジスタと、ＰＮＰ型のバイポーラトランジスタの両方が形成されていてもよい。 <Modification of Embodiment>
(1) In the above embodiment, the case where the first bipolar transistor 110 and the second bipolar transistor 120 are NPN transistors has been described. However, in the present invention, the bipolar transistor is not limited to the NPN type, and may be a PNP type. In the case of the PNP type, in FIG. 1, the P type of the first bipolar region 1 and the second bipolar region 2 may be replaced with the N type, and the N type may be replaced with the P type. In the present invention, both the NPN bipolar transistor and the PNP bipolar transistor may be formed in the first bipolar region 1 and the second bipolar region 2.

（２）また、上記の実施形態では、ＭＯＳトランジスタ１３０がＮ型のＭＯＳトランジスタである場合について説明した。しかしながら、本発明において、ＭＯＳトランジスタはＮ型に限定されるものではなく、Ｐ型でもよい。Ｐ型の場合は、図１において、ＭＯＳ領域３のＰ型をＮ型に、Ｎ型をＰ型にそれぞれ入れ換えればよい。また、本発明では、ＭＯＳ領域３に、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方が形成されていてもよい（すなわち、ＣＭＯＳトランジスタが形成されていてもよい。）。 (2) In the above embodiment, the case where the MOS transistor 130 is an N-type MOS transistor has been described. However, in the present invention, the MOS transistor is not limited to the N type, and may be a P type. In the case of the P type, the P type of the MOS region 3 may be replaced with the N type and the N type may be replaced with the P type in FIG. In the present invention, both an N-type MOS transistor and a P-type MOS transistor may be formed in the MOS region 3 (that is, a CMOS transistor may be formed).

＜その他＞
本発明は、以上に記載した実施形態やその変形例に限定されるものではない。当業者の知識に基づいて実施形態やその変形例に設計の変更等を加えてもよく、また、実施形態やその変形例を任意に組み合わせてもよく、そのような変更等を加えた態様も本発明の技術的範囲に含まれる。 <Others>
The present invention is not limited to the embodiment described above and its modifications. Based on the knowledge of those skilled in the art, design changes or the like may be added to the embodiment or its modification, and the embodiment or its modification may be arbitrarily combined, and an aspect in which such change or the like is added It is included in the technical scope of the present invention.

１第１バイポーラ領域
２第２バイポーラ領域
３ＭＯＳ領域
４ａ第１コレクタ領域
４ｂ第２コレクタ領域
５ａ第１ベース領域
５ｂ第２ベース領域
６ａ第１エミッタ領域
６ｂ第２エミッタ領域
７ソース領域
８ドレイン領域
１０シリコン基板
１１Ｎ型ウェル層
１２フィールド酸化膜
１３低濃度Ｐ型層
１５Ｐ型ウェル層
１９ａ、１９ｂ絶縁膜
２０ａポリシリコンパターン
２０ｂゲート電極
２１サイドウォール
２２、２３、３２レジストパターン
３０ａ〜３０ｄ中濃度Ｎ型層
３１中濃度Ｐ型層
３３シリコン酸化膜パターン
４０ａ〜４０ｄ高濃度Ｎ型層
４１高濃度Ｐ型層
５０ａ第１金属シリサイド膜
５０ｂ第２金属シリサイド膜
６０層間絶縁膜
６１ａ、６１ｂ、６１ｃコンタクトホール
７１ａ、７１ｂ、７１ｃ金属配線
１００半導体装置
１１０第１バイポーラトランジスタ
１２０第２バイポーラトランジスタ
１３０ＭＯＳトランジスタ 1 first bipolar region 2 second bipolar region 3 MOS region 4a first collector region 4b second collector region 5a first base region 5b second base region 6a first emitter region 6b second emitter region 7 source region 8 drain region 10 Silicon substrate 11 N-type well layer 12 Field oxide film 13 Low-concentration P-type layer 15 P-type well layers 19a, 19b Insulating film 20a Polysilicon pattern 20b Gate electrode 21 Side walls 22, 23, 32 Resist patterns 30a-30d Medium concentration N Type layer 31 Medium concentration P type layer 33 Silicon oxide film patterns 40a to 40d High concentration N type layer 41 High concentration P type layer 50a First metal silicide film 50b Second metal silicide film 60 Interlayer insulating films 61a, 61b, 61c Contact holes 71a, 71b, 71c Metal wiring 100 Semiconductor Device 110 first bipolar transistor 120 and the second bipolar transistor 130 MOS transistor

Claims

A semiconductor substrate;
A first bipolar transistor formed in a first region of the semiconductor substrate and having a first emitter region, a first base region, and a first collector region;
A second bipolar transistor formed in a second region of the semiconductor substrate and having a second emitter region, a second base region, and a second collector region;
A first metal silicide film covering at least a part of the first emitter region;
A second metal silicide film covering at least a part of the second emitter region;
With
A semiconductor device, wherein the ratio of the area of the first metal silicide film to the area of the first emitter region is different from the ratio of the area of the second metal silicide film to the area of the second emitter region.

A MOS transistor formed in the third region of the semiconductor substrate and having a gate electrode, a source region, and a drain region;
A third metal silicide film covering at least part of the first base region and the first collector region, the second base region and the second collector region, and the gate electrode, the source region and the drain region;
An interlayer insulating film formed on the semiconductor substrate on which the first metal silicide film, the second metal silicide film, and the third metal silicide film are formed;
A contact hole penetrating through the interlayer insulating film, formed immediately above a portion of the emitter region covered with the metal silicide film;
Metal wiring formed in the contact hole;
A semiconductor device according to claim 1.

Forming a first emitter region, a first base region, and a first collector region of a first bipolar transistor in a first region of a semiconductor substrate,
Forming a second emitter region, a second base region, and a second collector region of a second bipolar transistor in the second region of the semiconductor substrate,
A first metal silicide film covering at least a part of the first emitter region, and at least a part of the second emitter region at a ratio different from a ratio of the area of the first metal silicide film to the area of the first emitter region; Forming a second metal silicide film to cover;
A method for manufacturing a semiconductor device comprising:

Forming a gate electrode, a source region and a drain region of a MOS transistor in a third region of the semiconductor substrate,
Forming a third metal silicide film covering at least a part of the first base region and the first collector region, the second base region and the second collector region, and the gate electrode, the source region and the drain region; And a process of
Forming an interlayer insulating film on the semiconductor substrate on which the first metal silicide film, the second metal silicide film, and the third metal silicide film are formed;
The gate electrode, the source region and the drain region, the first base region and the first collector region, and the second base region and the second collector region, respectively, and the first emitter region. Forming a contact hole penetrating the interlayer insulating film immediately above the region covered with the one metal silicide film and directly above the region covered with the second metal silicide film in the second emitter region; ,
Forming a metal wiring in the contact hole;
A method for manufacturing a semiconductor device according to claim 3.

In the step of forming the first emitter region,
Forming the first emitter region to have a first conductivity type first impurity diffusion layer and a second impurity diffusion layer having a first conductivity type impurity concentration higher than that of the first impurity diffusion layer;
In the step of forming the second emitter region,
Forming the second emitter region to have a third impurity diffusion layer of the first conductivity type and a fourth impurity diffusion layer having a higher impurity concentration of the first conductivity type than the third impurity diffusion layer;
In the step of forming the first metal silicide film and the second metal silicide film,
Forming the first metal silicide film so as to cover a part of the second impurity diffusion layer and not to cover a part other than the part of the second impurity diffusion layer; Forming the second metal silicide film so as to cover a part of the fourth impurity diffusion layer and not to cover other parts of the fourth impurity diffusion layer other than the part.
The method for manufacturing a semiconductor device according to claim 3.

Forming the first metal silicide film and the second metal silicide film;
Forming an insulating film on the semiconductor substrate;
Patterning the insulating film so as to expose a region where the first metal silicide film and the second metal silicide film are formed and to cover a region where the first metal silicide film and the second metal silicide film are not formed; When,
Forming a metal film on the semiconductor substrate using the patterned insulating film as a mask; and
Applying heat treatment to the semiconductor substrate on which the metal film is formed to form the first metal silicide film and the second metal silicide film;
A method for manufacturing a semiconductor device according to any one of claims 3 to 5, comprising:

In the step of forming the gate electrode,
The polysilicon formed on the semiconductor substrate is patterned to form the gate electrode in the third region, and the first polysilicon pattern and the second polysilicon pattern are formed in the first region and the second region. Each formed,
In the step of forming the first emitter region,
The first emitter region is formed in a self-aligned manner by implanting a first conductivity type impurity inside the first base region using the first polysilicon pattern as a mask,
In the step of forming the second emitter region,
5. The second emitter region is formed in a self-aligned manner by implanting a first conductivity type impurity inside the second base region using the second polysilicon pattern as a mask. The method for manufacturing a semiconductor device according to claim 6.

In the step of forming the first base region,
By using the polysilicon pattern as a mask and implanting a second conductivity type impurity inside the first base region and on the opposite side of the first emitter region across the polysilicon pattern, One base region is highly concentrated in a self-aligned manner,
In the step of forming the second base region,
By using the polysilicon pattern as a mask and implanting a second conductivity type impurity inside the second base region and on the opposite side of the second emitter region with the polysilicon pattern interposed therebetween, 8. The method of manufacturing a semiconductor device according to claim 7, wherein the concentration of the two base regions is increased in a self-aligning manner.

Forming a sidewall on each side of the first gate electrode and the polysilicon pattern after forming the first emitter region and the second emitter region; and
Using the polysilicon pattern having the sidewalls as a mask, a first conductivity type impurity is implanted into the first emitter region and the second emitter region to thereby form the first emitter region and the second emitter region. A step of increasing the concentration of
The first base region and the second base region are formed by implanting a second conductivity type impurity into the first base region and the second base region using the polysilicon pattern having the sidewalls as a mask. The method for manufacturing a semiconductor device according to claim 8, further comprising the step of further increasing the concentration.

10. The method according to claim 4, wherein the step of forming the first metal silicide film and the second metal silicide film and the step of forming the third metal silicide film are performed simultaneously. A method for manufacturing a semiconductor device.