JP2016143307A - ストレージシステム - Google Patents
ストレージシステム Download PDFInfo
- Publication number
- JP2016143307A JP2016143307A JP2015019963A JP2015019963A JP2016143307A JP 2016143307 A JP2016143307 A JP 2016143307A JP 2015019963 A JP2015019963 A JP 2015019963A JP 2015019963 A JP2015019963 A JP 2015019963A JP 2016143307 A JP2016143307 A JP 2016143307A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- routing
- unit
- storage system
- connector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 73
- 238000012546 transfer Methods 0.000 claims abstract description 58
- 230000005540 biological transmission Effects 0.000 claims description 55
- 238000004364 calculation method Methods 0.000 claims description 22
- 238000004458 analytical method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 abstract description 11
- 238000012544 monitoring process Methods 0.000 abstract description 5
- 238000012545 processing Methods 0.000 description 36
- 239000000872 buffer Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 29
- 230000000052 comparative effect Effects 0.000 description 21
- 238000000034 method Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 19
- 238000007726 management method Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 101150098958 CMD1 gene Proteins 0.000 description 7
- 101100382321 Caenorhabditis elegans cal-1 gene Proteins 0.000 description 7
- 239000011111 cardboard Substances 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 239000000123 paper Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000007405 data analysis Methods 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/067—Distributed or networked storage systems, e.g. storage area networks [SAN], network attached storage [NAS]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
- H04L67/01—Protocols
- H04L67/10—Protocols in which an application is distributed across nodes in the network
- H04L67/1097—Protocols in which an application is distributed across nodes in the network for distributed storage of data in networks, e.g. transport arrangements for network file system [NFS], storage area networks [SAN] or network attached storage [NAS]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0626—Reducing size or complexity of storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0635—Configuration or reconfiguration of storage systems by changing the path, e.g. traffic rerouting, path reconfiguration
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/70—Routing based on monitoring results
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/60—Router architectures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Debugging And Monitoring (AREA)
Abstract
【解決手段】実施形態によれば、ストレージシステム100は、不揮発性メモリ141と不揮発性メモリを制御する制御部140Cとを有する複数のメモリ部140と、少なくとも2つ以上の前記メモリ部の間のパケット転送を制御するルーティング部111とを備えるストレージ部101と、前記ストレージ部を外部と接続し、前記ストレージ部を制御するコネクション部110と、前記ストレージ部および前記コネクション部の電源電圧の監視を少なくとも実行するマネージメント部130とを具備する。前記ルーティング部111は、受信する前記パケットの種類に応じて、前記パケットのルーティングを分離して行う。
【選択図】図11
Description
[1.構成]
[1−1.全体構成(ストレージシステム)]
まず、図1を用い、第1実施形態に係るストレージシステム100の全体構成を簡単に説明する。
記憶部(ストレージ部)101は、マトリックス状に配置された複数のルーティング回路(RC)111とノードモジュール(NM)140とを備える。上記構成により、記憶部101は、複数のNM140に対してデータを分散して記憶し、分散的かつ並列的にデータを処理する。
CU110は、外部のユーザと接続可能な所定のコネクタを備え、外部からの要求(コマンド、アドレス等)に応じて、記憶部101にデータを記憶し、記憶部101から読み出したデータを外部に出力する。具体的には、CU110は、後述する演算装置と記憶装置とを備える。CU110の演算装置は、記憶装置をワークエリアとして使用しながらサーバアプリケーションプログラムを実行する。
I/F部120は、記憶部101を拡張するための接続インタフェースである。例えば、物理的に異なる2台のストレージシステム100が、互いにI/F部120を介して電気的に接続することが可能である。このように接続することで、各ストレージシステム100が備える記憶部101が論理的に結合されて、1つの記憶部101として使用可能となる。I/F部120は、1以上のルーティング回路111からインタフェース150により電気的に接続される。ここでは、2つのルーティング回路111に接続される各インタフェース150が、I/F部120に夫々接続される。
MM130は、各CU110と、NM(0,0)とに電気的に接続される。MM130は、図示しないBMC(Base Management Controller)を備える。MM130は、BMCの機能の一環として、例えば、環境温度の監視、ファンの回転数の監視とコントロール、電源電流および電源電圧の監視および制御、各CU110のステータスの記録、各CU110の温度の監視、CU110のリセット等を実行する。
電源装置(主電源部)PSUは、外部電源VCから与えられる外部電源電圧を、所定の直流電圧に変換し、上記変換後の電源電圧VCOを上記各構成部(101、110、120、130)に供給する。外部電源VCは、例えば、100Vや200V等の交流電源である。第1実施形態に係るストレージシステム100は、2つの電源装置PSU−1,PSU−2を備える(図示せず)。しかし、電源装置PSUの構成は、これに限られることはない。
補助電源装置(バッテリ装置、補助電源部)BBUは、電源装置PSUから電源電圧VCOを受けることで、自身BBUに蓄電する。そして、補助電源装置BBUは、ストレージシステム100が外部電源VCから電気的に遮断された場合に、所定の補助電源電圧を各構成部(101、110、120、130)に供給する補助電源として働く。例えば、補助電源装置BBUは、停電等が発生して外部電源VCからの電源電圧の供給が停止した場合であっても、上記各構成部に補助電源電圧を供給し、記憶部101を動作させる。そして、NM140が備える図示しないノードコントローラ(NC)140Cは、供給された補助電源電圧により、ユーザデータを第1のメモリ141に書き込むこと(データコピー)により、ユーザデータを保護するバックアップを行う。
なお、第1実施形態では、上記各構成を電気的に接続するインタフェースは、以下の規格が適用可能である。
次に、図2を用い、記憶部101の構成の一例について説明する。
次に、図3を用い、FPGAの構成の一例について説明する。ここでは、図2に示すFPGA0を一例に挙げて説明する。
次に、図4を用い、NM140の構成の一例について説明する。ここでは、NM(0,0)140を一例に挙げて説明する。
次に、図5を用い、パケット構成の一例について説明する。
次に、図6を用い、CU110の構成の一例について説明する。
[2−1.パケット転送動作]
次に、図7および図8を用い、第1実施形態に係るストレージシステム100のパケット転送動作を説明する。ここでは、図7に示すフローに則して説明する。
以上説明したように、第1実施形態に係るストレージシステム100の構成および動作によれば、少なくとも下記(1)乃至(2)の効果が得られる。
まず、比較例に係るストレージシステムについて、図9を用いて説明する。図9に示すように、比較例に係るストレージシステムは、第1実施形態に係るストレージシステム100と比較して、ルーティング回路111を備えていない。そのため、比較例に係るパケットは、ルーティング回路111を介することなく、直接的にNMの間を転送される。
上記比較例に対し、第1実施形態に係るストレージシステム100の記憶部101が備える各FPGAは、1つのルーティング回路111と、4つのNM140と、5つのパケットマネジメントユニット(PMU)112と、CUインタフェース(PCIe I/F)113とを備える。
まず、各ルーティング回路111は、送り先のFPGAアドレスのX方向およびY方向のFPGAアドレスの最下位ビットBX0、BY0を無視して、ルーティングを行う(B1)。そのため、ルーティング回路111は、パケットに記述されるアドレスが自分宛でない限り、各FPGAアドレス(00X,00Y)〜(01X,01Y)に基づいて、パケットのルーティングを行う。
パケットが転送されたFPGA1のルーティング回路111は、同様に、自分のFPGAアドレス(01X,00Y)とパケットに記述されるノードアドレス(3,3)(=2進数表記:(011,011)とが一致するか否かを判定する(B2)。この際、ルーティング回路111は、自分のFPGAアドレス(01X,00Y)と、パケットに記述されるノードアドレス(3,3)(=2進数表記:(01X,01Y)とは一致しないと判定し、隣接するFPGA3にパケットを転送する(B3)。
パケットが転送されたFPGA3のルーティング回路111は、同様に、自分のFPGAアドレス(01X,01Y)とパケットに記述されるノードアドレス(3,3)(=2進数表記:(011,011)とが一致するか否かを判定する(B2)。この際、ルーティング回路111は、自分のFPGAアドレス(01X,01Y)と、パケットに記述されるノードアドレス(3,3)(=2進数表記:(01X,01Y)とが一致すると判定する。
上記第1実施形態に係るルーティング回路111は、パケット転送動作の際に、最下位ビットBX0,BY0を無視して(マスクして)ルーティングを行ったが、複数のNM140のノードアドレスをまとめてルーティングを行う限り、これに限られないことは勿論である。
次に、第2実施形態に係るストレージシステム100について説明する。第2実施形態は、デッドロックの発生の防止に関する一例である。以下の説明において、上記第1実施形態と重複する部分の詳細な説明を省略する。
まず、図11を用い、第2実施形態に係るストレージシステム100が備えるルーティング回路111の構成について説明する。図11の破線は返信パケットの経路を示し、実線は送信パケットの経路を示す。ここで、返信パケットとは、CU110からの何らかの命令に対して返信するためのパケットであり、パケットルーティングの方向がNM140からCU110へ向かう方向のパケットをいう。送信パケットとは、CU110からの何らかの命令(リクエスト)を送信するためのパケットであり、パケットルーティングの方向がCU110からNM140へ向かう方向のパケットをいう。
次に、図12を用い、上記構成を備えるルーティング回路111のパケット処理動作について説明する。
ステップB22において、上記受信するパケットが返信パケットである場合、セレクタSEは、制御信号に基づいて返信パケットを選択し、返信パケットを自ルーティング回路111の空いている返信バッファRBFに格納させる。
ステップB24において、上記受信するパケットが送信パケットである場合、セレクタSEは、制御信号に基づいて送信パケットを選択し、送信パケットを自ルーティング回路111の空いている送信バッファSBFに格納させる。
以上説明したように、第2実施形態に係るストレージシステム100の構成および動作よれば、上記(1)乃至(2)と同様の効果が得られる。さらに、第2実施形態に係るストレージシステム100によれば、少なくとも下記(3)に示す効果が得られる。
図9に示したように、比較例に係るストレージシステムは、第1、第2実施形態に係るストレージシステム100と比較して、ルーティング回路111を備えていない。そのため、比較例に係るパケットは、ルーティング回路111を介することなく、直接的にNMの間を転送される。
上記比較例に対し、第2実施形態に係るストレージシステム100は、図11に示した構成のルーティング回路111を介して、パケット転送動作を行う。ルーティング回路111は、ルーティング回路111の外部のルーティング経路であるインタフェース150の数を第1実施形態と同じ8系統に維持する。一方、ルーティング回路111は、ルーティング計算部115R,115S、バッファRBF,SBF、およびセレクタSEを備え、ルーティング回路111の内部のパケット処理経路の数を倍増させる。上記構成により、ルーティング回路111は、返信パケットと送信パケットとを区別して分離し、各パケット処理を独立してルーティングを行う(図12)。ここで、「分離」とは、ルーティング回路111内において、返信パケットと送信パケットとの転送経路が、互いに交わらないことをいう。
上記第2実施形態では、送信パケットか返信パケットに応じて、パケットのルーティングを分離して行う形態を一例に挙げて説明した。しかしながら、これは例示であり、パケットの種類(packet type)に基づいて、パケットのルーティングを行う限り、第2実施形態に限定されないことは勿論である。
次に、図16乃至図37を用いて、第3実施形態に係るストレージシステム100ついて説明する。第3実施形態は、上記ストレージシステム100の冗長化、拡張化、実装例等に関する。ここで、第3実施形態に係るストレージシステム100は、例えば、システム動作の停止が困難なクラウドシステム等の基幹的な情報処理システムで利用されるストレージシステム等である。
まず、図16を用い、記憶部101の冗長化の一例について説明する。
次に、図17を用い、記憶部101の拡張化の一例について説明する。I/F部120は、記憶部101を拡張するための接続インタフェースである。
次に、上記各構成を実装して構成した実装例について説明する。
まず、図18を用い、実装例の全体について説明する。図18は、ストレージシステム100が収容される筐体(エンクロージャ)200を示す図である。ストレージシステム100は、サーバラック201にマウント可能なエンクロージャ200に収容される。
次に、図19を用い、ストレージシステム100を収容するエンクロージャ200の外観について説明する。
次に、図20を用い、エンクロージャ200の前面側の外観について説明する。
次に、図21を用い、エンクロージャ200の背面側の外観について説明する。エンクロージャ200の背面側の中央には、2つの電源装置PSUが配置される。電源装置PSUには、電源装置PSUを冷却するためのファン203Pと、電源コネクタ204とが設けられている。
次に、図22および図23を用い、エンクロージャ200の積層側の外観について説明する。
次に、図24を用い、エンクロージャ200の使用形態の一例について説明する。図24は、エンクロージャ200の使用形態の一例を示す図である。
次に、エンクロージャ200に収容されるストレージシステム100を構成する上記各カード(NMC、IFC、CUC、MMC)およびこれらの接続関係について説明する。
[4−1−1.構成]
まず、図25〜図27を用い、NMCの構成について説明する。図25は、NMCの構成を示すブロック図である。図26は、NMCの一方の面を示すブロック図である。図27は、NMCの他方の面を示すブロック図である。
図25に示すように、第1のFPGA403は、4つのNANDメモリ405〜408と、2つのDRAM409,410とに接続される。第1のFPGA403は、1つのルーティング回路111と、5つのPMUと、1つのCUインタフェース113と、4つのNC140Cとを内部に含む。第1のFPGA403に含まれる4つのNC140Cは、DRAM409,410を、上記第2のメモリ142として使用する。
第2のFPGA404は、4つのNANDメモリ411〜414と、2つのDRAM415,416とに接続される。第2のFPGA404は、1つのルーティング回路111と、5つのPMUと、1つのCUインタフェース113と、4つのNC140Cを内部に含む。第2のFPGA404に含まれる4つのNC140Cは、DRAM415、416を、上記第2のメモリ142として使用する。
第1のFPGA403は、1本のPCIeインタフェース418(CUインタフェース113)および6本のLVDSインタフェース419により、コネクタ417と電気的に接続される。
次に、図28を用い、NMCにおける各ノードコントローラ(NC)140C間の論理的な接続関係について、より詳細に説明する。
第3実施形態では、NMCが有する合計12本のLVDSインタフェース419は、オッドグループとイーブングループとの2つのグループに分類して説明する。
[4−2−1.構成]
次に、図29を用い、IFCの構成について説明する。図29は、IFCの構成を示すブロック図である。
次に、図30を用い、IFCとNMCとの接続関係について説明する。図30は、IFCとNMCとの間の電気的な接続関係を示す図である。ここで、オッドグループにかかるコネクタには、符号の末尾にアルファベット「a」を付し、イーブングループにかかるコネクタには、符号の末尾にアルファベット「b」を付して互いに区別する。
上記のように物理的に接続されることにより、論理的には、X方向の定義およびY方向の定義が、第1ブロック401と第2ブロック402とで相違する。つまり、第1ブロック401においては紙面右方向が「X+」方向に該当する。第2ブロック402においては紙面左方向が「X+」方向に該当する。第1ブロック401においては紙面上方向が「Y+」方向に該当する。第2ブロック402においては紙面下方向が「Y+」方向に該当する。
次に、図31を用い、CUCの構成について説明する。図31は、CUCの構成を示すブロック図である。
[4−4−1.構成]
次に、図32を用い、MMCの構成について説明する。図32は、MMCの構成を示すブロック図である。
BMCチップ701は、上記BMCの機能を実現するチップである。BMCチップ701は、DRAM703に接続されており、DRAM703をワークエリアとして使用する。BMCチップ701は、SDソケット706と接続される。BMCチップ701は、SDソケット706に接続されたMicroSDカード716に、各種監視データを記録することができる。BMCチップ701は、コネクタ207とイーサネット規格に準拠するインタフェース708で接続されており、コネクタ207を介して外部と通信を行うことができる。
第3のプロセッサ702は、プログラムに基づいて記憶部101に対してNM制御処理を実行する。第3のプロセッサ702は、DRAM704に接続されており、DRAM704をワークエリアとして使用することができる。第3のプロセッサ702は、SDソケット707に接続されている。SDソケット707は、第3のプロセッサ702によって実行されるプログラムが予め格納されたMicroSDカード717が接続される。
次に、図33を用い、MMC、CUC、CNC間の接続関係について説明する。図33は、NMC、CUC、およびMMCの間の接続関係を示す図である。本図に示す接続は、全てPCIeインタフェースによるものである。また、図示する接続関係は、各カード内の配線とバックプレーン300に形成された配線とによって実現される。
次に、図34を用い、MMCとCUCとの間の接続関係について説明する。図34は、CUCとMMCとの間の接続関係を示す図である。
次に、図35乃至図37を用い、記憶部101をスケールアウトするための接続例を説明する。
以上説明したように、第3実施形態に係るストレージシステム100の構成および動作よれば、上記(1)乃至(3)と同様の効果が得られる。さらに、第3実施形態に係るストレージシステム100によれば、少なくとも下記(4)に示す効果が得られる。
近年、企業や政府等が取り扱うデータ量やデータ処理の複雑性は、飛躍的に増大し続けている。このようなビッグデータ処理を行うため、3V(Volume、Variety、Velocity)を兼ね備えた大規模データ処理を効率的に行えるようなデータ処理プラットフォームが求められる傾向がある。
上記技術的な背景を鑑み、第3実施形態に係るストレージシステム100は、少なくとも以下の2つを備えて構成される。
Claims (7)
- 不揮発性メモリと前記不揮発性メモリを制御する制御部とを有する複数のメモリ部と、少なくとも2つ以上の前記メモリ部の間のパケット転送を制御するルーティング部とを備えるストレージ部と、
前記ストレージ部を外部と接続し、前記ストレージ部を制御するコネクション部と、
前記ストレージ部および前記コネクション部の電源電圧の監視を少なくとも実行するマネージメント部とを具備し、
前記ルーティング部は、受信する前記パケットの種類に応じて、前記パケットのルーティングを分離して行う
ストレージシステム。 - 前記ルーティング部は、第1,第2パケットを受信し、前記第1パケットを記憶する第1記憶部と、前記第2パケットを記憶する第2記憶部とを有する
請求項1に記載のストレージシステム。 - 前記ルーティング部は、前記第1記憶部に記憶される前記第1パケットのルーティング計算を実行する第1計算部と、前記第2記憶部に記憶される前記第2パケットのルーティング計算を実行する第2計算部と、を更に有する
請求項2に記載のストレージシステム。 - 前記ルーティング部は、前記第1,第2パケットのいずれかを選択し、選択した前記第1,第2パケットのいずれかを前記第1,第2記憶部のいずれかに記憶させる選択部を更に有する
請求項2または3に記載のストレージシステム。 - 前記パケットの種類は、送信パケットか返信パケットであること、ルーティング方向が返信方向か送信方向であること、パケットの発行元、パケットの送信先、の少なくともいずれか1つである
請求項1乃至4のいずれかに記載のストレージシステム。 - 前記ルーティング部は、前記パケットに記述されたアドレスの最下位ビットを無視し、前記最下位ビット以外のその他の上位ビットに基づいてルーティングを行う
請求項1乃至5のいずれかに記載のストレージシステム。 - 前記ストレージ部は、前記ルーティング部から転送されるパケットを解析し、前記解析結果に基づいて、前記メモリ部に前記パケットを送信するパケット制御部を更に備える
請求項1乃至6のいずれかに記載のストレージシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015019963A JP6313237B2 (ja) | 2015-02-04 | 2015-02-04 | ストレージシステム |
US14/725,892 US10389808B2 (en) | 2015-02-04 | 2015-05-29 | Storage system and control method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015019963A JP6313237B2 (ja) | 2015-02-04 | 2015-02-04 | ストレージシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016143307A true JP2016143307A (ja) | 2016-08-08 |
JP6313237B2 JP6313237B2 (ja) | 2018-04-18 |
Family
ID=56554941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015019963A Active JP6313237B2 (ja) | 2015-02-04 | 2015-02-04 | ストレージシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US10389808B2 (ja) |
JP (1) | JP6313237B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000242613A (ja) * | 1999-02-23 | 2000-09-08 | Ricoh Co Ltd | 動的再構成計算のためのメタアドレスアーキテクチャ及びアドレス指定方法 |
JP2004118855A (ja) * | 1995-10-31 | 2004-04-15 | Cray Res Inc | マルチプロセッサコンピュータシステムを保全する方法 |
JP2012103926A (ja) * | 2010-11-10 | 2012-05-31 | Toshiba Corp | 転送機能を有するメモリノードを相互に接続したストレージ装置及びデータ処理方法 |
JP2012518843A (ja) * | 2009-02-19 | 2012-08-16 | マイクロン テクノロジー, インク. | メモリーネットワークの方法、装置、およびシステム |
JP5659289B1 (ja) * | 2013-12-27 | 2015-01-28 | 株式会社東芝 | ストレージシステム |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5794062A (en) | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
US6021186A (en) | 1995-04-17 | 2000-02-01 | Ricoh Company Ltd. | Automatic capture and processing of facsimile transmissions |
US6594752B1 (en) | 1995-04-17 | 2003-07-15 | Ricoh Company, Ltd. | Meta-address architecture for parallel, dynamically reconfigurable computing |
US5933642A (en) | 1995-04-17 | 1999-08-03 | Ricoh Corporation | Compiling system and method for reconfigurable computing |
US6077315A (en) | 1995-04-17 | 2000-06-20 | Ricoh Company Ltd. | Compiling system and method for partially reconfigurable computing |
US5805871A (en) | 1995-07-21 | 1998-09-08 | Ricoh Company Ltd. | System and method for phase-synchronous, flexible-frequency clocking and messaging |
GB0123421D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
CN101872333A (zh) | 2005-04-21 | 2010-10-27 | 提琴存储器公司 | 一种互连系统 |
FR2946441A1 (fr) | 2009-06-08 | 2010-12-10 | Commissariat Energie Atomique | Reseau d'interconnexions a sous-reseaux dynamiques. |
JP5985403B2 (ja) | 2013-01-10 | 2016-09-06 | 株式会社東芝 | ストレージ装置 |
-
2015
- 2015-02-04 JP JP2015019963A patent/JP6313237B2/ja active Active
- 2015-05-29 US US14/725,892 patent/US10389808B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004118855A (ja) * | 1995-10-31 | 2004-04-15 | Cray Res Inc | マルチプロセッサコンピュータシステムを保全する方法 |
JP2000242613A (ja) * | 1999-02-23 | 2000-09-08 | Ricoh Co Ltd | 動的再構成計算のためのメタアドレスアーキテクチャ及びアドレス指定方法 |
JP2012518843A (ja) * | 2009-02-19 | 2012-08-16 | マイクロン テクノロジー, インク. | メモリーネットワークの方法、装置、およびシステム |
JP2012103926A (ja) * | 2010-11-10 | 2012-05-31 | Toshiba Corp | 転送機能を有するメモリノードを相互に接続したストレージ装置及びデータ処理方法 |
JP5659289B1 (ja) * | 2013-12-27 | 2015-01-28 | 株式会社東芝 | ストレージシステム |
Also Published As
Publication number | Publication date |
---|---|
US20160226974A1 (en) | 2016-08-04 |
US10389808B2 (en) | 2019-08-20 |
JP6313237B2 (ja) | 2018-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210105207A1 (en) | Direct memory access (dma) engine with network interface capabilities | |
US10581596B2 (en) | Technologies for managing errors in a remotely accessible memory pool | |
US9176799B2 (en) | Hop-by-hop error detection in a server system | |
US9734081B2 (en) | Thin provisioning architecture for high seek-time devices | |
US9442877B2 (en) | Storage device | |
US20150036681A1 (en) | Pass-through routing at input/output nodes of a cluster server | |
US9806908B2 (en) | Route mapping at individual nodes of a cluster server | |
JP5659289B1 (ja) | ストレージシステム | |
US11301295B1 (en) | Implementing an application specified as a data flow graph in an array of data processing engines | |
US11461024B2 (en) | Computing system and operating method thereof | |
CN108304261B (zh) | 一种基于6D-Torus网络的作业调度方法和装置 | |
JP6342351B2 (ja) | ストレージシステム | |
EP3739448B1 (en) | Technologies for compressing communication for accelerator devices | |
US9939863B2 (en) | Power control system and storage system | |
JP6313237B2 (ja) | ストレージシステム | |
US9645760B2 (en) | Storage system and control method thereof | |
US10558603B2 (en) | Storage system including a plurality of storage devices arranged in a holder | |
CN105450481A (zh) | 片上网络的布局优化方法及装置 | |
US20230244515A1 (en) | Handling Interrupts from a Virtual Function in a System with a Multi-Die Reconfigurable Processor | |
CN116501692A (zh) | 映射逻辑和物理处理器以及逻辑和物理存储器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170224 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170531 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171219 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180322 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6313237 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |