JP2016103614A - Semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置におけるMOSトランジスタのゲート電極に関する。 The present invention relates to a gate electrode of a MOS transistor in a semiconductor device.
複数のMOSトランジスタを備える半導体装置において、半導体装置の性能を向上する目的で、構造の異なるMOSトランジスタを混載した半導体装置が知られている。 2. Description of the Related Art In a semiconductor device including a plurality of MOS transistors, a semiconductor device in which MOS transistors having different structures are mixedly mounted is known for the purpose of improving the performance of the semiconductor device.
特許文献1には厚いゲート絶縁膜を有するMOSトランジスタと薄いゲート絶縁膜を有するMOSトランジスタを備える光電変換装置が開示されている。
半導体装置の性能を向上するため、厚いゲート電極を有するMOSトランジスタと薄いゲート電極を有するMOSトランジスタを備える半導体装置を検討した。ゲート電極の形成方法によっては、微細化や集積化が困難であったり、ゲート電極の形状が良好に制御できずにトランジスタの特性が良くなかったりするという課題があった。 In order to improve the performance of the semiconductor device, a semiconductor device including a MOS transistor having a thick gate electrode and a MOS transistor having a thin gate electrode was examined. Depending on the formation method of the gate electrode, there are problems that miniaturization and integration are difficult, and the shape of the gate electrode cannot be controlled well and the characteristics of the transistor are not good.
本発明は、厚いゲート電極と薄いゲート電極の形成において、微細化、集積化および形状制御性を両立し、半導体装置の性能を向上することを目的とする。 An object of the present invention is to achieve both miniaturization, integration and shape controllability in the formation of a thick gate electrode and a thin gate electrode, and to improve the performance of a semiconductor device.
上記課題を解決するための手段は、第1MOSトランジスタおよび第2MOSトランジスタを備え、前記第2MOSトランジスタのゲート電極の厚さが前記第1MOSトランジスタのゲート電極の厚さよりも小さい半導体装置の製造方法であって、基板の第1領域の上にゲート絶縁膜を介して設けられた第1部分と、前記基板の第2領域の上にゲート絶縁膜を介して設けられた第2部分とを有する導電膜を形成する工程と、前記第1部分をパターニングすることにより、前記第1部分から前記第1MOSトランジスタのゲート電極を形成する工程と、前記第2部分を薄くする工程と、前記薄くする工程の後に前記第2部分をパターニングすることにより、前記第2部分から前記第2MOSトランジスタのゲート電極を形成する工程と、を有することを特徴とする。 Means for solving the above problem is a method of manufacturing a semiconductor device comprising a first MOS transistor and a second MOS transistor, wherein the thickness of the gate electrode of the second MOS transistor is smaller than the thickness of the gate electrode of the first MOS transistor. A first portion provided on the first region of the substrate via a gate insulating film, and a second portion provided on the second region of the substrate via a gate insulating film. A step of forming a gate electrode of the first MOS transistor from the first portion by patterning the first portion, a step of thinning the second portion, and a step of thinning Forming a gate electrode of the second MOS transistor from the second portion by patterning the second portion. It is characterized in.
本発明によれば、半導体装置の性能を向上する上で有利な技術を提供することができる。 According to the present invention, a technique advantageous in improving the performance of a semiconductor device can be provided.
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、共通の構成については複数の図面に渡って共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明する場合がある。また、共通の符号を付した構成については適宜説明を省略する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. In the following description and drawings, common components are denoted by common reference numerals throughout the drawings. Therefore, a common configuration may be described with reference to a plurality of drawings. In addition, description of the components with common reference numerals will be omitted as appropriate.
<撮像装置>
図1(a)に撮像装置の全部または一部を成す撮像デバイスICの概要を示す。撮像デバイスICは集積回路を有する半導体デバイスであり、撮像装置は半導体装置である。半導体デバイスは半導体ウエハをダイシングすることで得られる半導体チップで有り得る。
<Imaging device>
FIG. 1A shows an outline of an imaging device IC that forms all or part of the imaging apparatus. The imaging device IC is a semiconductor device having an integrated circuit, and the imaging device is a semiconductor device. The semiconductor device can be a semiconductor chip obtained by dicing a semiconductor wafer.
撮像デバイスICは同一の基板1上に画素領域10と周辺領域20とを有する。画素領域10には画素回路11が行列状に配されている。周辺領域20には周辺回路が配されている。図1(a)において、画素領域10は1点鎖線で囲まれた領域であり、受光部として機能する。周辺領域20は1点鎖線と2点鎖線の間の領域であり、画素領域10を囲んでいる。周辺領域20に配された周辺回路は、例えば、信号処理部40と出力部50と駆動部60とを含む。信号処理部40は、画素回路11の列に対応して画素回路11からの信号を処理する。本例の信号処理部40は、複数の列アンプを有する増幅回路41と、複数の列ADコンバータを有する変換回路42と、変換回路42からの出力を選択して出力部50へ出力するための水平走査回路43を含む。本例の駆動部60は、画素回路11の行に対応して画素回路11を駆動する垂直走査回路61、水平走査回路43や垂直走査回路61の動作タイミングを制御するためのタイミング生成回路62を含む。
The imaging device IC has a
図1(b)に画素回路11の回路構成の一例を示す。画素回路11は、複数のMOSトランジスタで構成されている。ここでは、転送トランジスタTX、増幅トランジスタSFおよびリセットトランジスタRSがMOSトランジスタである。画素領域10に配されたトランジスタを画素トランジスタと総称する。本例では画素トランジスタは全てN型であるが、画素回路11を、N型のトランジスタとP型のトランジスタの両方で構成することもできるし、P型のトランジスタのみで構成することもできる。また、画素回路11を構成するトランジスタの少なくとも1つは、MOSトランジスタ以外のトランジスタ、例えば接合型電界効果トランジスタ(JFET)やバイポーラトランジスタであってもよい。MOSトランジスタのゲート電極は、ゲート絶縁膜に接する下面から上面までの全てが単数または複数の導電層で構成されている。換言すると、ゲート電極は、その上面と下面との間に絶縁層を含まない。また、ゲート電極はMOSトランジスタのソースとドレイン間を結ぶ方向(ゲート長方向)において、MOSトランジスタのゲート長に対応した寸法を有する部材である。ゲート電極と電気的に連続していても、ゲート長に対応していない寸法を有するコンタクトプラグや配線はゲート電極とは別の部材である。また、ゲート電極と同じ輪郭を有する導電部材がゲート電極の上に絶縁層を介してゲート電極から絶縁された状態で配置されている場合、ゲート電極とは電気的に不連続である当該導電部材はゲート電極とは別の部材である。
FIG. 1B shows an example of the circuit configuration of the
転送トランジスタTXは、光電変換部PDで生成された信号電荷を検出部FDに転送する。光電変換部PDはフォトダイオードで構成され、転送トランジスタTXのソースとして機能する。検出部FDはフローティングディフュージョン(浮遊拡散領域)で構成され、転送トランジスタTXのドレインとして機能する。増幅トランジスタSFのゲートに検出部FDが接続され、増幅トランジスタSFのドレインに電源線VDDが接続され、増幅トランジスタSFのソースに出力線OUTが接続されている。増幅トランジスタSFはソースフォロワ回路を構成しており、検出部FDの電位に応じた信号を出力線OUTに出力する。リセットトランジスタRSは検出部FDの電位をリセット電位にリセットする。本例では、電源線VDDから供給される電位をリセット電位に用いている。転送トランジスタTX、増幅トランジスタSF、リセットトランジスタRSに加えて、画素回路11からの出力のON/OFFを切替えるスイッチトランジスタや、検出部FDの容量を切替えるスイッチトランジスタを含むことができる。また、画素回路11の列毎に配された信号処理回路の一部を、画素回路11に組み込んでもよい。
The transfer transistor TX transfers the signal charge generated by the photoelectric conversion unit PD to the detection unit FD. The photoelectric conversion unit PD includes a photodiode and functions as a source of the transfer transistor TX. The detection unit FD includes a floating diffusion (floating diffusion region) and functions as a drain of the transfer transistor TX. The detection unit FD is connected to the gate of the amplification transistor SF, the power supply line VDD is connected to the drain of the amplification transistor SF, and the output line OUT is connected to the source of the amplification transistor SF. The amplification transistor SF forms a source follower circuit, and outputs a signal corresponding to the potential of the detection unit FD to the output line OUT. The reset transistor RS resets the potential of the detection unit FD to the reset potential. In this example, the potential supplied from the power supply line VDD is used as the reset potential. In addition to the transfer transistor TX, the amplification transistor SF, and the reset transistor RS, a switch transistor that switches ON / OFF of the output from the
図1(c)に撮像装置ISを用いて構築された撮像システムSYSの構成の一例を示す。撮像システムSYSは、カメラや撮影機能を有する情報端末である。撮像装置ISは撮像デバイスICを収容するパッケージPKGをさらに備えることもできる。パッケージPKGは、撮像デバイスICが固定された基体と、半導体基板に対向するガラス等の蓋体と、基体に設けられた端子と撮像デバイスICに設けられた端子とを接続するボンディングワイヤ等の接続部材と、を含みうる。 FIG. 1C shows an example of the configuration of an imaging system SYS constructed using the imaging device IS. The imaging system SYS is an information terminal having a camera and a photographing function. The imaging apparatus IS can further include a package PKG that houses the imaging device IC. The package PKG has a base on which the imaging device IC is fixed, a lid made of glass or the like facing the semiconductor substrate, and a connection such as a bonding wire that connects a terminal provided on the base and a terminal provided on the imaging device IC. And a member.
撮像システムSYSは、撮像装置ISに結像する光学系OUを備え得る。また、撮像装置ISから出力された信号を処理する信号処理装置PU、撮像装置ISで得られた画像を表示する表示装置DU、撮像装置ISで得られた画像を記憶する記憶装置MUの少なくともいずれかを備え得る。 The imaging system SYS may include an optical system OU that forms an image on the imaging device IS. Further, at least one of a signal processing device PU that processes a signal output from the imaging device IS, a display device DU that displays an image obtained by the imaging device IS, and a storage device MU that stores an image obtained by the imaging device IS. Can be equipped.
図2(a)に画素領域10における基板1の近傍の構造の平面レイアウトの一例を示す。基板1には画素領域10にSTI等の素子分離部100が設けられている。画素領域10には、光電変換部PDを構成するフォトダイオード101と、転送トランジスタTXのゲート電極102と、検出部FDを構成するフローティングディフュージョン103とが配されている。さらに、増幅トランジスタSFのゲート電極104、増幅トランジスタSFやリセットトランジスタRSのソース・ドレイン領域105、リセットトランジスタRSのゲート電極106が設けられている。ここで、「ソース・ドレイン領域」とはトランジスタのソースとドレインの少なくとも何れかに該当する領域を意味する。駆動状態によっては同じ半導体領域がソースとなったりドレインとなったりする場合があるし、同じ半導体領域が或るトランジスタのソースと別のトランジスタのドレインとを兼ねる場合もある。コンタクトプラグ111、112、113は、ゲート電極102、104、106に接触する導電部材である。コンタクトプラグ111、112、113を素子分離部100の上に設けることもできるが、微細化の点ではコンタクトプラグ111、112、113をMOSトランジスタのチャネル領域の上に配置することが好ましい。フローティングディフュージョン103やソース・ドレイン領域105に接触するコンタクトプラグ(不図示)も設けられる。
FIG. 2A shows an example of a planar layout of a structure in the vicinity of the
図2(b)に周辺領域20における基板1の近傍の構造の平面レイアウトを示す。基板1には周辺領域20にSTI等の素子分離部200が設けられている。周辺領域20には、P型のMOSトランジスタ(以下PMOS)とN型のMOSトランジスタ(以下NMOS)とが配される。周辺領域20に配されたトランジスタを周辺トランジスタと総称する。PMOSとNMOSはCMOS回路を構成することができる。図2(b)には、PMOSのp型のソース・ドレイン領域201と、PMOSおよびNMOSで共通のゲート電極202と、NMOSのn型のソース・ドレイン領域203とが配されている。
FIG. 2B shows a planar layout of the structure in the vicinity of the
本実施形態では、画素領域10に配された画素回路11を構成するMOSトランジスタのゲート電極102、104、106の厚さが、周辺領域20に配された、周辺回路を構成するMOSトランジスタのゲート電極202の厚さと異なる。ゲート電極の厚さに関する詳細は後述する。
In this embodiment, the
CMOSイメージセンサーである撮像装置ISでは、画素領域10ではフォトダイオード101を配置するために、隣り合うゲート電極間の距離が大きい部分が周辺領域20よりも多く形成される。そのため、画素領域10と周辺領域20を1デバイス(チップ)内に備える撮像装置ISでは、ゲート電極の面積占有率が、画素領域10と周辺領域20とで異なり得る。例えば、画素領域10に設けられたMOSトランジスタのゲート電極の画素領域10における面積占有率(密度)は、周辺領域20に設けられたMOSトランジスタのゲート電極の周辺領域20における面積占有率(密度)よりも低い。ここで、画素領域10における面積占有率とは、画素領域10の総面積に対する、ゲート電極を基板1に投影した際の投影面積の総和の百分率である。画素領域10は仮想的に長方形の外縁を有する範囲として定義することができる。なお、正方形とは長方形の一種で、4つの辺が同じ長さであるものを意味する。画素領域10の外縁を定義する長方形の各辺は、画素回路11の行に沿った2つの辺(例えば長辺)と列に沿った2つの辺(例えば長辺)として規定される。画素領域10の外縁を定義する長方形の各辺は、画素領域10における画素回路11のゲート電極の周期的な配列を有する領域と有しない領域との境界上に位置する。なお、画素領域10には遮光画素(オプティカルブラック画素)や無効画素などの参照信号出力用の画素が含まれうる。同様に、周辺領域20における面積占有率とは、周辺領域20の総面積に対する、ゲート電極を基板1に投影した際の投影面積の総和の百分率である。周辺領域20は画素領域10の外側の領域であり、周辺領域20の面積は基板1の総面積から画素領域10の総面積を差し引いた面積であり得る。周辺領域20よりも画素領域10でMOSトランジスタのゲート電極の密度が低い理由としては、例えば、画素領域10では効率良く光電変換し、信号電荷を蓄積するために、1画素あたりにできるだけ大きなフォトダイオード101を配置するためである。ゲート電極は、フォトダイオード101にできるだけ重ならないように配置されるため、ゲート電極の密度は画素領域10で低くなる。例えば、画素領域10におけるゲート電極の面積占有率は5〜30%程度である。対して周辺領域20では、画素領域10に比べて、図2(b)に示されるようにMOSトランジスタの集積度を高める必要がある。それはチップサイズの縮小が目的の一つである。MOSトランジスタの集積度が高まると、結果的に周辺回路を構成するMOSトランジスタのゲート電極202の密度も高くなる。例えば、周辺領域20におけるゲート電極の面積占有率は10〜50%程度である。これらの理由により、撮像装置ISでは、周辺領域20に比べて画素領域10のゲート電極の密度が低くなるのである。画素領域10のゲート電極の面積占有率と周辺領域20のゲート電極の面積占有率との差が5%以上であると、画素領域10と周辺領域20との面積占有率の差に起因する様々な影響が顕著に現れてくる。
In the imaging device IS that is a CMOS image sensor, in the
図3(a)に図2(a)のA−B線における画素領域10の断面構造の一例を示す。図3(b)に画素領域10の1つの画素回路11の断面構造の詳細例を示す。画素回路11を構成するMOSトランジスタとして、転送トランジスタTXと増幅トランジスタSFを代表して説明する。リセットトランジスタRSは増幅トランジスタSFと同様の構造を有することができる。
FIG. 3A shows an example of a cross-sectional structure of the
フォトダイオード101は、蓄積領域として機能するn型の不純物領域1011と、p型の不純物領域1012と、基板1の表面とn型の不純物領域1011との間に配されたp型の不純物領域1013とで構成されている。ゲート電極102と基板1との間には、ゲート絶縁膜107が設けられている。ゲート電極102の下面とゲート絶縁膜107が接する。ゲート絶縁膜107は酸化シリコン層や酸化ハフニウム層などの単層膜でよいし、例えば酸化シリコン層と酸窒化シリコン層とを含む複層膜であってもよい。ゲート電極102の上面は絶縁部材108に接する。ゲート電極102の下面とゲート電極102の上面との距離がゲート電極102の厚さT1である。ゲート電極202は複層構造を有していてもよい。例えば不純物濃度が高いポリシリコン層と不純物濃度が低いポリシリコン層との複層構造であってもよい。絶縁部材108は、ゲート電極102の幅および長さに応じた幅および長さを有する。転送トランジスタTXは、保護膜としての絶縁膜109で覆われている。詳細には、絶縁膜109は、ゲート電極102、フォトダイオード101、フローティングディフュージョン103、絶縁部材108および素子分離部100をこれらの表面に沿って覆う。絶縁膜109は単層膜でも多層膜でもよい。絶縁部材108が存在しない場合、ゲート電極102の上面は絶縁膜109に接し得る。
The
増幅トランジスタSFのゲート電極104もまた、ゲート絶縁膜107に接する下面と、絶縁部材108と同様の部材である絶縁部材118に接する上面とを有する。ゲート電極104の下面とゲート電極104の上面との距離がゲート電極102の厚さT3である。本例では厚さT1と厚さT3が等しい(T1=T3)が、厚さT1と厚さT3は異なっていてもよく、例えば厚さT3が厚さT1よりも小さくてもよい(T1>T3)。絶縁膜109は増幅トランジスタSFを覆う様に転送トランジスタTXの上から連続的に配されている。
The
基板1の上には、絶縁層130が転送トランジスタTXおよび増幅トランジスタを覆う様に設けられている。絶縁層130はゲート電極102の上にコンタクトホール110を有しており、コンタクトホール110の中にはタングステンを主体とし、バリアメタルを含むコンタクトプラグ111が配されている。従って、コンタクトプラグ111は絶縁層130に囲まれている。コンタクトプラグ111は絶縁膜109および絶縁部材108を貫通してゲート電極102に接触している。ゲート電極102は絶縁層130、絶縁膜109および絶縁部材108の下に位置する低濃度部1021と、コンタクトプラグ111の下に位置する高濃度部1022とを有している。低濃度部1021と高濃度部1022は共にポリシリコンからなり、高濃度部1022は低濃度部1021よりも不純物濃度が高い。さらにゲート電極102はコンタクトプラグ111の下に金属化合物部1023を有している。金属化合物部1023は、タングステンシリサイドやチタンシリサイドなどのシリサイドで構成された部分である。金属化合物部1023は高濃度部1022とコンタクトプラグ111の間に位置する。コンタクトプラグ111の下の部分以外の、絶縁層130、絶縁膜109および絶縁部材108の下に位置する部分の少なくとも一部には、金属化合物部1023が設けられてない。高濃度部1022および金属化合物部1023の少なくとも一方を設けることによりコンタクトプラグ111とゲート電極102との接続抵抗を低くしている。ゲート電極104はゲート電極102と同様に、コンタクトプラグ112の下に高濃度部および金属化合物部を有している。
An insulating
図3(c)に図2(b)のC−D線における周辺領域20の断面構造の一例を示す。図3(d)に周辺領域20の断面構造の詳細例を示す。周辺回路を構成するMOSトランジスタとして、NMOSである周辺トランジスタCTを例に挙げて説明する。ソース・ドレイン領域201は、高濃度部2011と低濃度部2012を有しており、周辺トランジスタCTはLDD構造を有している。低濃度部2012の不純物濃度は高濃度部2011の不純物濃度よりも低い。高濃度部2011の存在により、周辺トランジスタCTのソース・ドレイン領域の不純物濃度は、画素トランジスタのソース・ドレイン領域105の不純物濃度よりも高くなっている。
FIG. 3C shows an example of a cross-sectional structure of the
また、ソース・ドレイン領域201は、金属化合物層2013を有している。金属化合物層2013は、例えばコバルトシリサイド層またはニッケルシリサイド層などのシリサイド層である。ゲート電極202と基板1との間には、ゲート絶縁膜207が設けられている。ゲート電極202の下面とゲート絶縁膜207が接する。ゲート絶縁膜207は酸化シリコン層や酸化ハフニウム層などの単層膜でよいし、例えば酸化シリコン層と酸窒化シリコン層とを含む複層膜であってもよい。ゲート絶縁膜207の厚さはゲート絶縁膜107の厚さよりも小さくてもよい。このように画素回路11において厚いゲート絶縁膜107を用いることで転送トランジスタTXの耐圧や増幅トランジスタSFの駆動力を大きくすることができる。一方、周辺回路において薄いゲート絶縁膜207を用いることで周辺トランジスタの高速化を図ることができる。ゲート電極202の側面はサイドスペーサ208で覆われている。周辺トランジスタCTは、絶縁膜209で覆われている。詳細には、絶縁膜209は、ゲート電極202、ソース・ドレイン領域201、サイドスペーサ208および素子分離部200をこれらの表面に沿って覆う。ゲート電極202の上面は絶縁膜209に接する。ゲート電極202の下面とゲート電極202の上面との距離がゲート電極202の厚さT2である。厚さT2は厚さT1よりも小さい(T1>T2)。
The source /
基板1の上の絶縁層130は、画素領域10から周辺領域20に渡って、画素トランジスタ(転送トランジスタTX、増幅トランジスタSF)および周辺トランジスタCTを連続的に覆う様に設けられている。絶縁層130はゲート電極202の上にコンタクトホール210を有しており、コンタクトホール210の中にはタングステンを主体とし、バリアメタルを含むコンタクトプラグ211が配されている。従って、コンタクトプラグ211は絶縁層130に囲まれている。コンタクトプラグ211は絶縁膜209を貫通してゲート電極202に接触している。コンタクトプラグ111、211の底面はそれぞれゲート電極102、202の上面の近傍に位置する。そのため、コンタクトプラグ111と基板1との距離は、コンタクトプラグ211と基板1との距離よりも大きくなる。
The insulating
ゲート電極202は複層構造を有していてもよい。本例では、ゲート電極202はポリシリコン層2021と金属化合物層2022とを含み、金属化合物層2022がゲート電極202の上面を構成している。金属化合物層2022は絶縁膜209と絶縁層130の下にも、コンタクトプラグ211の下にも位置する。金属化合物層2022は、コバルトシリサイド層またはニッケルシリサイド層などのシリサイド層であり、ゲート電極202はポリサイド構造を有する。金属化合物層2022を設けることによりコンタクトプラグ111とゲート電極102との接続抵抗を低くしている。金属化合物層2022の代替に金属層を採用してもよく、また、金属化合物層2022と金属層とを併用してもよい。ゲート電極202はいわゆるメタルゲート構造を有していてもよく、金属炭化物層や金属窒化物層などからなる金属化合物層がゲート電極の下面を構成する構造を採用してもよい。
The
絶縁層130の上にはコンタクトプラグ111、211に接続する第1配線層121、絶縁層131、ビアプラグ123、第2配線層122、パッシベーション層132が配されている。第1配線層121、ビアプラグ123、第2配線層122は画素トランジスタあるいは周辺トランジスタに電気的に接続された導電部材である。なお、コンタクトプラグやビアプラグを設けずに、配線層をゲート電極102、202、基板1あるいは他の配線層に接触させてもよい。また、デュアルダマシン法等を用いてプラグと配線を一体化して形成された導電部材を、ゲート電極102、202、基板1あるいは他の配線層に接触させてもよい。パッシベーション層の上には第1平坦化層140、カラーフィルター141、カラーフィルター142、第2平坦化層144が配されている。周辺領域20に配されたカラーフィルター143は遮光部材として機能し、カラーフィルター143と同色(例えば青色)のカラーフィルタ(不図示)が画素領域10にも配されている。画素領域10では、第2平坦化層144の上には光電変換部毎にマイクロレンズ150が配されており、周辺領域20にもダミーのマイクロレンズ150が配されている。
A
ここでは、トランジスタのゲート電極や配線層と、カラーフィルター141、142やマイクロレンズ150とが基板1の同一面側に設けられた表面照射型の撮像装置を例示した。本実施形態は、トランジスタのゲート電極や配線層と、カラーフィルター141、142やマイクロレンズ150との間に基板1が位置する裏面照射型の撮像装置にも適用可能である。
Here, the surface irradiation type imaging device in which the gate electrode and the wiring layer of the transistor, the
画素回路11を構成するMOSトランジスタ(画素トランジスタ)のゲート電極102の厚さT1は、周辺回路を構成するMOSトランジスタ(周辺トランジスタ)のゲート電極202の厚さT2よりも大きい。画素回路11を構成する複数の内の少なくとも1つのMOSトランジスタのゲート電極102の厚さが、周辺回路を構成するMOSトランジスタ(周辺トランジスタ)のゲート電極202の厚さT2よりも大きければよい。
The thickness T1 of the
ゲート電極102の厚さT1とゲート電極202の厚さT2が有意に異なるためには、ゲート電極102の厚さT1はゲート電極202の厚さT2の1.2倍以上であることが望ましい。ゲート電極202の厚さT2の0.9倍以上1.1倍以下である場合には、ゲート電極102の厚さT1とゲート電極202の厚さT2とが実質的に等しいと考えるべきである。
In order for the thickness T1 of the
ゲート電極102の厚さT1がゲート電極202の厚さT2の1.5倍以上であることが好ましい。ゲート電極102の厚さT1がゲート電極202の厚さT2の3.0倍以下であってもよい。厚さT1、T2は例えば10nm以上500nm以下である。厚さT1は例えば30nm以上300nm以下である。厚さT2は例えば10nm以上200nm以下である。厚さT1と厚さT2との差は50nm以上であることが好ましい。
The thickness T1 of the
撮像デバイスICにおけるMOSトランジスタのゲート電極を「厚いゲート電極」と薄い「ゲート電極」に分類することができる。ゲート電極102の厚さT1とゲート電極202の厚さT2の中間値、すなわち、(T1+T2)/2を基準値T0とする。基準値T0以上の厚さを有するゲート電極は厚いゲート電極であり、基準値T0未満の厚さを有するゲート電極は薄いゲート電極である。画素領域10に設けられたMOSトランジスタの内、厚いゲート電極の画素領域10における面積占有率は、周辺領域20に設けられたMOSトランジスタの内、薄いゲート電極の周辺領域20における面積占有率よりも低く設定されることが好ましい。これにより、ゲート電極の厚さが画素領域10と周辺領域20とで実質的に等しい場合よりも、画素領域10に占めるゲート電極の単位面積当たりの総体積と周辺領域20に占めるゲート電極の単位面積当たりの総体積との差を縮小できる。
The gate electrode of the MOS transistor in the imaging device IC can be classified into a “thick gate electrode” and a thin “gate electrode”. An intermediate value between the thickness T1 of the
<撮像装置の製造方法>
以下、図4(a)〜(f)を用いて、画素トランジスタおよび周辺トランジスタを備え、周辺トランジスタのゲート電極の厚さが画素トランジスタのゲート電極の厚さよりも小さい撮像装置の製造方法を説明する。以下の説明では、厚いゲート電極を代表して転送トランジスタTXのゲート電極102を用いて説明し、薄いゲート電極を代表して周辺トランジスタCTのゲート電極202を用いて説明する。しかし、複数のMOSトランジスタに対して、ゲート電極の厚さを異ならせる対象は、これらのトランジスタの組み合わせに限定されるものではない。
<Method for Manufacturing Imaging Device>
Hereinafter, with reference to FIGS. 4A to 4F, a method of manufacturing an imaging device that includes a pixel transistor and a peripheral transistor, and in which the thickness of the gate electrode of the peripheral transistor is smaller than the thickness of the gate electrode of the pixel transistor will be described. . In the following description, a thick gate electrode is representatively described using the
図4(a)に示す工程Aでは、基板1の画素領域10において、基板1の上にゲート絶縁膜107を形成し、周辺領域20において、基板1の上にゲート絶縁膜207を形成する。基板1には、画素領域10に素子分離部100が設けられ、周辺領域20に素子分離部200が設けられている。ゲート絶縁膜107の厚さとゲート絶縁膜207の厚さは同じであってもよいが、ゲート絶縁膜207の厚さをゲート絶縁膜107の厚さよりも薄くすることもできる。素子分離部100の深さと素子分離部200の深さは同じであってもよいが、素子分離部200が素子分離部100より浅くてもよい。
4A, the
図4(b)に示す工程Bでは、画素領域10のゲート電極102の厚さが周辺領域20のゲート電極202の厚さより大きくなるようにゲート電極102、202の形成を行う。周辺領域20のゲート電極202の厚さを小さくすることで、ゲート電極202のアスペクト比を小さくしつつ、ゲート電極202の幅および長さを小さくできる。その結果、ゲート電極202の微細化および周辺トランジスタの集積度の向上を果たすことができる。
In Step B shown in FIG. 4B, the
なお、図2(b)に示した絶縁部材108は、ゲート電極102のパターニング時にハードマスクとして用いることができる。同様に、ゲート電極202のパターニング時にもハードマスクを用いることができる。
Note that the insulating
図4(c)に示す工程Bでは、画素トランジスタのゲート電極102をマスクとして、画素トランジスタのゲート電極102に整合するように基板1へ不純物を導入する。具体的には、ゲート電極102に対してセルフアラインで注入できる不純物領域であるフォトダイオード101、フローティングディフュージョン103を形成する。また、画素領域10のソース・ドレイン領域(不図示)も形成する。また、ゲート電極202に対してセルフアラインで注入できる不純物領域である周辺領域20のソース・ドレイン領域の低濃度部2012を形成する。
In step B shown in FIG. 4C, impurities are introduced into the
ここで、画素領域10のゲート電極102は周辺領域20のゲート電極202より厚く形成されている。そのため、セルフアラインでのイオン注入時にイオンがゲート電極を突抜ける現象が、周辺領域20に比べて画素領域10では抑制される。このような現象によって不純物がチャネル領域へも注入されてしまうと、しきい値等が変動してトランジスタの特性を低下させる懸念や、トランジスタが動作しなくなる可能性を生む。これに対して、厚いゲート電極を形成することにより、フォトダイオードなどを基板1内の深い位置に形成するために高い注入エネルギーでイオン注入を行うことができる。これに対して、周辺トランジスタにおいてはゲート電極202の微細化に伴って、ソース・ドレイン領域201の深さおよび不純物濃度を小さくすることが可能となる。したがって、周辺トランジスタの形成におけるイオン注入ではドーズ量および注入エネルギーを小さくできるため、注入イオンがゲート電極を突き抜ける現象は生じにくくなる。
Here, the
その後、絶縁膜を画素領域10から周辺領域20に渡って形成する。この絶縁膜を画素領域10に残すことで図3(b)に示した絶縁膜109が形成され、この絶縁膜を周辺領域20でエッチバックすることで、図3(d)に示したサイドスペーサ208が形成される。その後、このサイドスペーサをマスクにして、図3(d)に示した、周辺領域20におけるソース・ドレイン領域の高濃度部2011を形成する。さらに、図3(d)に示した絶縁膜109をマスクとして用いたサリサイドプロセスによって、周辺領域20のソース・ドレイン領域に図3(d)に示した金属化合物層2013を形成する。
Thereafter, an insulating film is formed from the
図4(d)に示す工程Dでは、画素トランジスタおよび周辺トランジスタを覆う絶縁膜330を形成する。絶縁膜330の厚さはゲート電極102の厚さおよびゲート電極202の厚さよりも大きい。絶縁膜330はCVD法、PVD法、塗布法等により形成され、酸化シリコンやケイ酸塩ガラスからなる。ケイ酸塩ガラスはホウ素および/リン等の不純物を含有していてもよい。
In step D shown in FIG. 4D, an insulating
図4(e)に示す工程Eでは、絶縁膜330に平坦化処理を施して、平坦化された絶縁膜331を得る。平坦化処理としては、リフロー法、エッチバック法、CMP法、およびこれらの組み合わせを採用することができる。
In step E shown in FIG. 4E, a planarization process is performed on the insulating
図4(f)に示す工程Fでは、絶縁膜331にコンタクトホール110、210を形成する。コンタクトホール110は、画素トランジスタのゲート電極102の上の位置する孔であり、コンタクトホール210は、画素トランジスタのゲート電極202の上の位置する孔である。コンタクトホール110を形成する位置は、素子分離部100の上であってもよいが、画素トランジスタのチャネル領域の上であることが微細化の観点から好ましい。
In Step F shown in FIG. 4F, contact holes 110 and 210 are formed in the insulating
次に、コンタクトホール110を介してゲート電極102に不純物を導入する。これによって、図2(b)に示した高濃度部1022を形成する。ゲート電極102を厚く形成することで、高濃度部1022の形成のために注入されるイオンがゲート電極102を突き抜ける現象を抑制できる。そのため、チャネル領域の上に設けられたコンタクトホール110を介してゲート電極102に不純物を導入することができる。これにより、微細化が可能となる。
Next, impurities are introduced into the
コンタクトホール110とコンタクトホール210は異なるタイミングで形成することが好ましい。なぜなら、コンタクトホール110とコンタクトホール210を同時に形成しようとすると、上面の高さが高いゲート電極102に極端なオーバーエッチングが加わるためである。コンタクトホール110とコンタクトホール210を別々に形成することで、ゲート電極102、202の上面の高さに応じた位置で、コンタクトホール110とコンタクトホール210の形成を止めることができる。
The
図4(g)に示す工程Gでは、画素トランジスタのゲート電極102に接触する導電部材であるコンタクトプラグ111を形成する。また、周辺トランジスタのゲート電極202に接触する導電部材であるコンタクトプラグ211を形成する。これによって、絶縁膜331からコンタクトプラグ111、211が形成されたコンタクトホール110、210を有する絶縁層130が形成される。コンタクトプラグ111、211は、コンタクトホール110、210の内壁にチタンおよび/または窒化チタンなどからなるバリアメタルを形成したのち、タングステンなどの導電材料を埋め込んで形成される。コンタクトホール110、210の外の余剰な導電材料はCMP法により除去される。コンタクトプラグ111、211の底面はそれぞれゲート電極102、202の上面の近傍に位置する。そのため、コンタクトプラグ111と基板1との距離は、コンタクトプラグ211と基板1との距離よりも大きくなる。この工程の後に行われる適当な熱処理に伴って、コンタクトプラグ111に含まれるタングステンおよび/またはチタンは、ゲート電極102のポリシリコンと反応する。その結果、コンタクトプラグ111の下に選択的に、図3(b)に示した、タングステンシリサイドやチタンシリサイドからなる金属化合物部1023が形成される。
In step G shown in FIG. 4G, a
その後は、図3(a)、(b)に示すように、第1配線層121、絶縁層131、ビアプラグ123、第2配線層122、パッシベーション層132を形成する。さらに、第1平坦化層140を形成した後、カラーフィルター141、142、143を形成し、第2平坦化層144を形成する。そして、マイクロレンズ150を形成する。このような撮像デバイスが複数形成されたウエハを複数のチップにダイシングする。各チップをパッケージに実装して撮像装置ISを製造する。
Thereafter, as shown in FIGS. 3A and 3B, a
図9(a)〜(c)を用いて、画素トランジスタのゲート電極702の厚さと周辺トランジスタのゲート電極802の厚さが等しい場合を説明する。
A case where the thickness of the
厚さが等しいゲート電極702、802を有する画素トランジスタおよび周辺トランジスタを形成した後に形成される絶縁膜330の上面は、図9(a)に示すように、画素領域10において周辺領域20より低くなる。この理由の1つ目は、ゲート電極が存在しないフォトダイオード101を有する画素領域10では、周辺領域20に比べてゲート電極間の距離が大きいことである。この理由の2つ目は、画素領域10におけるゲート電極の面積占有率が周辺領域20より低いことである。絶縁膜330の高低差が大きいと、絶縁膜330に平坦化処理を行ってもこの高低差を無くすることは困難である。図9(b)に示すように、平坦化処理後の絶縁膜331には、画素領域10でエロージョンが生じる。そのため、絶縁膜331が周辺領域20から画素領域10に向かって徐々に薄くなっていくような断面形状となる。図9(b)には、画素領域10における平坦化後の絶縁膜331の上面と周辺領域20における絶縁膜331の上面との高低差をHD1、HD2、HD3で表しており、HD1<HD2<HD3となっている。
The upper surface of the insulating
このように上面が湾曲した絶縁膜331は、コンタクトプラグ111、211を形成する時の歩留まりを低下させる場合がある。例えば、図9(c)に示すように、絶縁膜331にコンタクトホールを設けて絶縁層130を形成する際に、ゲート電極へのダメージや、コンタクトホールの開口不良114が生じるためである。これは、画素領域10内でゲート電極の上に形成すべきコンタクトホールの深さが異なることに起因する。また、例えば、図9(c)に示すように、コンタクトプラグ111、211の形成において、コンタクトホール外の余剰な導電材料をCMP法により除去する際に残渣115が生じるためである。この残渣115は画素領域10に配されたコンタクトプラグ間の短絡の原因となる。
The insulating
また、上述した絶縁膜331に生じる高低差は、コンタクトプラグを形成した後の絶縁層130ではさらに顕著になる。なぜなら、画素領域10は周辺領域20に比べてトランジスタの密度が小さい分、コンタクトプラグの密度も低いため、画素領域10では周辺領域20よりもCMP法による絶縁膜331の研磨量が大きくなるためである。画素領域10において上面が湾曲した絶縁層130は電気特性に影響を与える場合がある。例えば配線層と基板との距離が画素領域10内で異なるため、画素回路11毎に配線容量が異なり得る。また、例えばコンタクトプラグの長さが画素領域10内で異なるため、画素回路11毎に配線抵抗が異なり得る。さらに、画素領域10において上面が湾曲した絶縁層130は光学特性に影響を与える場合がある。例えば、光路長が画素毎に変化することによる色むらの発生である。また、画素領域10において上面が湾曲した絶縁層130はこの後に形成される配線層や層間絶縁層を形成する際の歩留まりを向上することができる。
In addition, the difference in height generated in the insulating
本実施形態によれば、図4(e)に示すように、画素領域10と周辺領域20とで成膜後の絶縁膜330の上面に生じる高低差を小さくすることができる。これにより、平坦化後の絶縁膜331の上面に生じる高低差HD0、および、コンタクトプラグや配線を形成後の絶縁層130の上面に生じる高低差HD1〜3を小さくできる。その結果、電気特性および/または光学特性を向上して、撮像装置ISの性能を向上することができる。また、製造時の歩留まりを向上することができる。これは、第1には、フォトダイオード101の近傍に配された画素トランジスタの少なくともいずれかのゲート電極を厚くすることで、絶縁層130の上面のフォトダイオード101に重なる部分の凹みを補償できるためである。第2には、画素領域10と周辺領域20とで、ゲート電極の単位面積当たりの総体積の差を小さくできるためである。
According to the present embodiment, as shown in FIG. 4E, the height difference generated on the upper surface of the insulating
以下、工程Bに関し、厚さの異なるゲート電極を形成する方法を説明する。以下で説明する方法は、厚いゲート電極の厚さT1を、薄いゲート電極の厚さT2の1.25倍以上とするのに適切である。 Hereinafter, with respect to the process B, a method for forming gate electrodes having different thicknesses will be described. The method described below is suitable for setting the thickness T1 of the thick gate electrode to 1.25 times or more the thickness T2 of the thin gate electrode.
<ゲート電極の第1の形成方法>
図5(a)〜(f)を参照して、厚さの異なるゲート電極を形成する第1の方法について、上述した撮像装置の製造方法の工程Bにおける詳細な工程を説明する。
<First Forming Method of Gate Electrode>
With reference to FIGS. 5A to 5F, a detailed process in the process B of the imaging device manufacturing method described above will be described with respect to the first method of forming gate electrodes having different thicknesses.
図5(a)に示す工程BA1では、基板1の画素領域10の上と周辺領域20の上とに渡って導電膜300を形成する。導電膜300は、ゲート絶縁膜107を介して設けられた画素部分310と、基板1の周辺領域20の上にゲート絶縁膜207を介して設けられた周辺部分320とを有する。ここで、画素部分310の厚さは、最終的に目標とするゲート電極102の厚さT1に対応するように、この後の工程におけるゲート電極102の厚さの変動分を考慮して設定される。
In a process BA1 shown in FIG. 5A, the
図5(b)に示す工程BB1では、画素部分310をマスク400で保護した状態で、周辺部分320を薄くする。ここで、周辺部分320の残存部である周辺部分323の厚さは、最終的に目標とするゲート電極202の厚さT2に対応するように、この後の工程におけるゲート電極202の厚さの変動分を考慮して設定される。周辺部分320を均一に薄くするためにはドライエッチングを用いることが好ましいが、ウェットエッチングを用いてもよい。
In step BB1 shown in FIG. 5B, the
図5(c)に示す工程BC1では、薄くした周辺部分323の上にゲート電極202のパターンに対応したパターンを有するマスク401を形成する。マスク401は画素部分310を覆う。マスク401は工程BB1においてマスク400により画素部分310と共に覆われた全ての部分を、その縁3101まで覆うことが好ましい。
In step BC1 shown in FIG. 5C, a
図5(d)に示す工程BD1では、画素部分310をマスク401で保護した状態で周辺部分323をパターニングする。これにより、薄くされた周辺部分323から周辺トランジスタのゲート電極202を形成する。マスク401が縁3101まで保護していることにより、縁3101の近傍での残渣の発生を抑制できる。
In step BD1 shown in FIG. 5D, the
図5(e)に示す工程BE1では、画素部分310の上にゲート電極102のパターンに対応したパターンを有するマスク402を形成する。マスク402は周辺部分323を覆う。上述したように薄くされた周辺部分323は周辺トランジスタのゲート電極202としてパターニングされているため、マスク402はゲート電極202を覆うことになる。
In step BE 1 shown in FIG. 5E, a
図5(f)に示す工程BF1では、周辺部分323(ゲート電極202)をマスク402で保護した状態で画素部分310をパターニングする。これにより、画素部分310から画素トランジスタのゲート電極102を形成する。
In step BF1 shown in FIG. 5F, the
以上のようにして、厚さの異なるゲート電極102、202を形成することができる。つまり、ゲート電極102は導電膜300の画素部分310をパターニングすることにより画素部分310から形成される。ゲート電極202は導電膜300の周辺部分320を薄くした部分である周辺部分323をパターニングすることにより周辺部分323から形成される。
As described above, the
本例では、工程BB1および工程BC1を、工程BD1および工程BE1の前に行っているが、工程BB1および工程BC1を、工程BD1および工程BE1の後に行うこともできる。また、工程BB1および工程BC1と工程BD1および工程BE1とを一括して行うこともできる。この場合、画素部分310と薄くされた周辺部分323とを覆うマスクは、画素部分310の上にゲート電極102のパターンに対応したパターンを有し、周辺部分323の上にゲート電極202のパターンに対応したパターンを有する。このようなマスクを用いて厚い画素部分310と薄い周辺部分323とを一括してパターニングすることで、画素部分310から厚いゲート電極102を、周辺部分323から薄いゲート電極202をそれぞれ形成することができる。しかし、厚いゲート電極102を薄いゲート電極202と同時にパターニングするためには、周辺領域20に対してオーバーエッチを行う必要があり、周辺トランジスタの信頼性を低下させうる。そのため、上述したように、厚いゲート電極102と薄いゲート電極202とを異なるタイミングでパターニングすることが好ましい。
In this example, the process BB1 and the process BC1 are performed before the process BD1 and the process BE1, but the process BB1 and the process BC1 can be performed after the process BD1 and the process BE1. In addition, the process BB1 and the process BC1, and the process BD1 and the process BE1 can be performed collectively. In this case, the mask covering the
<ゲート電極の第2の形成方法>
図6(a)〜(f)を参照して、厚さの異なるゲート電極を形成する第2の方法について、上述した撮像装置の製造方法の工程Bにおける詳細な工程を説明する。第1の方法は第2の方法と類似しているが、導電膜300の構成が異なる。以下に説明しない事項は第1の方法と同様である。
<Second Forming Method of Gate Electrode>
With reference to FIGS. 6A to 6F, a detailed process in the process B of the imaging device manufacturing method described above will be described for the second method of forming the gate electrodes having different thicknesses. The first method is similar to the second method, but the configuration of the
図6(a)に示す工程BA2では、導電膜300を、第1導電層301と、第1導電層301と基板1との間に配された第2導電層302とを含む複層膜として形成する。ここでは2層の例を示したが、3層以上であってもよい。複層膜からなる導電膜300を構成する全ての層は導電層である必要がある。2つの導電層と2つ導電層との間に1つの絶縁層が挟まれた構造は、2つの導電層を含む1つの導電膜および2つの導電層を含む1つの導電膜を含む2つの導電膜と、これら2つの導電膜の間の1つの絶縁層と、を含む構造である。
In step BA2 shown in FIG. 6A, the
基板1の上に、第2導電層302を形成した後に、第2導電層302の上に第1導電層301を形成すればよい。複層膜としての導電膜300において、画素部分310は、第1導電層301の内で画素領域10上に位置する第1画素部分311と、第2導電層302の内で画素領域10上に位置する第2画素部分312とで構成される。周辺部分320は、第1導電層301の内で周辺領域20上に位置する第1周辺部分321と、第2導電層302の内で周辺領域20上に位置する第2周辺部分322とで構成される。
After forming the second
第2導電層302の厚さは、最終的に目標とするゲート電極202の厚さT2に対応するように、この後の工程におけるゲート電極202の厚さの変動分を考慮して設定される。第1導電層301の厚さは、第1導電層301の厚さと第2導電層302の厚さの和が、最終的に目標とするゲート電極102の厚さT1に対応するように、この後の工程におけるゲート電極102の厚さの変動分を考慮して設定される。
The thickness of the second
図6(b)に示す工程BB2では、画素部分310をマスク400で保護した状態で、周辺部分320を薄くする。この際、周辺部分320において、第1導電層301(第1周辺部分321)を除去して第2導電層302(第2周辺部分322)を露出させる。第1導電層301をエッチングで除去する際に、第2導電層302をエッチングストッパとして用いるとよい。すなわち、第1導電層301に対するエッチングレートが第2導電層302に対するエッチングレートよりも高いエッチング条件で第1導電層302をエッチングすることにより第1導電層301を除去する。このためには、例えば第1導電層301と第2導電層302の双方をポリシリコン層とする場合、第1導電層301と第2導電層302とで導電型および/または不純物濃度を異ならせることで、上述したようにエッチングレートを異ならせることができる。例えば、ポリシリコンの典型的なドライエッチング条件では、n型のポリシリコン層はp型あるいはi型のポリシリコン層よりもエッチングレートが高い。また、例えば、同じ不純物を含有しても、高不純物濃度のポリシリコン層は低不純物濃度よりもエッチングレートが高い。第1導電層301と第2導電層302の一方を金属層あるいは金属化合物層として、他方をポリシリコン層としてもよい。図6(c)に示す工程BC2では、第2周辺部分322の上にゲート電極202のパターンに対応したパターンを有するマスク401を形成する。マスク401は画素部分310を保護する。
In step BB2 shown in FIG. 6B, the
図6(d)に示す工程BD2では、画素部分310をマスク401で保護した状態で第2周辺部分322をパターニングする。これにより、第2周辺部分322から周辺トランジスタのゲート電極202を形成する。
In step BD2 shown in FIG. 6D, the second
図6(e)に示す工程BE2では、画素部分310の上にゲート電極102のパターンに対応したパターンを有するマスク402を形成する。マスク402は第2周辺部分322(ゲート電極202)を保護する。
In step BE <b> 2 shown in FIG. 6E, a
図6(f)に示す工程BF2では、第2周辺部分322(ゲート電極202)をマスク402で保護した状態で画素部分310をパターニングする。これにより、画素部分310から画素トランジスタのゲート電極102を形成する。ゲート電極102は、第1導電層301と第2導電層302の複層構造に対応した、複層構造を有する。
In step BF2 shown in FIG. 6F, the
以上のようにして、厚さの異なるゲート電極102、202を形成することができる。本例では、薄くした周辺部分の厚さを第2導電層302の厚さで制御することができるため、薄くした周辺部分の厚さの均一性を向上できる。そのため、薄くした周辺部分から形成されるゲート電極202の厚さのばらつきを抑えることが可能となる。
As described above, the
<ゲート電極の第3の形成方法>
図7(a)〜(f)を参照して、厚さの異なるゲート電極を形成する第3の方法について、上述した撮像装置の製造方法の工程Bにおける詳細な工程を説明する。
<Third Formation Method of Gate Electrode>
With reference to FIGS. 7A to 7F, a detailed process in the process B of the imaging device manufacturing method described above will be described with respect to the third method of forming gate electrodes having different thicknesses.
図7(a)に示す工程BA3では、画素部分310と周辺部分320を有する導電膜300の上に、ゲート電極102のパターンに対応したパターンを有するマスク500を形成する。マスク500は周辺部分320を覆う。
In step BA3 shown in FIG. 7A, a
図7(b)に示す工程BB3では、周辺部分320をマスク500で保護した状態で画素部分310をパターニングする。
In step BB3 shown in FIG. 7B, the
図7(c)に示す工程BC3では、ゲート電極102を覆うマスク501を形成する。
In step BC3 shown in FIG. 7C, a
図7(d)に示す工程BD3では、ゲート電極102をマスク501で保護した状態で、周辺部分320を薄くする。これにより、周辺部分320の残存部である周辺部分323が形成される。
In step BD3 shown in FIG. 7D, the
図7(e)に示す工程BE3では、薄くした周辺部分323の上にゲート電極202のパターンに対応したパターンを有するマスク502を形成する。マスク502はゲート電極102を保護する。
In step BE3 shown in FIG. 7E, a
図7(f)に示す工程BF3では、画素部分310をマスク501で保護した状態で周辺部分323をパターニングする。
In step BF3 shown in FIG. 7F, the
第3の形成方法でも、周辺部分320を薄くした後に、薄くなった周辺部分323から薄いゲート電極202を形成するため、ゲート電極202の良好な微細化が可能となる。
Also in the third formation method, after thinning the
<ゲート電極の第4の形成方法>
図8(a)〜(f)を参照して、厚さの異なるゲート電極を形成する第4の方法について、上述した撮像装置の製造方法の工程Bにおける詳細な工程を説明する。
<Fourth Forming Method of Gate Electrode>
With reference to FIGS. 8A to 8F, a detailed process in the process B of the imaging device manufacturing method described above will be described for the fourth method of forming gate electrodes having different thicknesses.
図8(a)に示す工程BA4では、基板1の上に第1導電膜610を形成する。第1導電膜610の厚さは、最終的に目標とするゲート電極202の厚さT2に対応するように、この後の工程におけるゲート電極202の厚さの変動分を考慮して設定される。次いで、周辺領域20において、第1導電膜610の上に、ゲート電極202のパターンに対応したパターンを有するマスク602を形成する。
In step BA4 shown in FIG. 8A, a first
図8(b)に示す工程BB4では、マスク602を用いて第1導電膜610をパターニングする。これにより、第1導電膜610から薄いゲート電極202を形成することができる。
In Step BB4 shown in FIG. 8B, the first
図8(c)に示す工程BC4では、基板1の上に第2導電膜620を形成する。第2導電膜620はゲート電極202を覆う。第2導電膜620の厚さは第1導電膜610の厚さよりも大きい。第2導電膜620の厚さは、最終的に目標とするゲート電極102の厚さT1に対応するように、この後の工程におけるゲート電極102の厚さの変動分を考慮して設定される。次いで、画素領域10において、第2導電膜620の上に、ゲート電極102のパターンに対応したパターンを有するマスク601を形成する。
In step BC4 shown in FIG. 8C, a second
図8(d)に示す工程BD4では、マスク601を用いて第2導電膜620をパターニングする。これにより、第2導電膜620から厚いゲート電極102を形成することができる。この時のパターニングは異方性ドライエッチングを用いることが好ましい。
In step BD4 shown in FIG. 8D, the second
このようにして、厚さの異なるゲート電極102、202を形成することができる。本例では、工程BA4および工程BB4の後に工程BC4および工程BD4を行って、薄いゲート電極202を厚いゲート電極102よりも先に形成した。しかし、厚い第2導電膜620から厚いゲート電極102を形成した後に、薄い第1導電膜610から薄いゲート電極202を形成してもよい。
In this way, the
工程BD4では、第2導電膜620のエッチング時に、先に形成されたゲート電極202の厚さが変動する可能性がある。そこで、第1導電膜610をパターニングする際のマスク602としてハードマスクを用い、このハードマスクでゲート電極202を保護した状態で第2導電膜620の成膜およびパターニングをするとよい。このようにすることで、ゲート電極202の厚さの変動を抑制することができる。
In step BD4, when the second
この方法では、第1、第2、第3の方法に比べてマスクを減らすことによる工程削減が可能となる。しかし、この方法では、後に形成されたゲート電極202を形成するための第2導電膜620の残渣622が、先に形成されたゲート電極202の側面上に発生する。そのため、残渣622によってゲート電極202が短絡しないよう、隣接するゲート電極202の距離を大きくする必要が生じる。このことは微細化の妨げになり得る。図8(f)には形成されるゲート電極202の数が図5(d)よりも少ない様子を示している。また、トランジスタの特性に大きな影響を及ぼすゲート電極の幅や長さの制御が難しくなってしまう。また、この残渣を除去しようとすれば、工程が大幅に複雑になってしまう可能性がある。
In this method, the number of steps can be reduced by reducing the number of masks compared to the first, second, and third methods. However, in this method, a residue 622 of the second
これに対して、上述した第1、第2、第3の方法では、第4の方法のように後に形成されたゲート電極202を形成するための導電膜の残渣が、先に形成されたゲート電極202の側面上に発生する現象を回避できる。従って、第1、第2、第3の方法では、残渣の分だけゲート電極を離して配置する必要が無いため、微細化および集積化が可能となる。
On the other hand, in the first, second, and third methods described above, the conductive film residue for forming the
<ゲート電極の第5の形成方法>
厚さの異なるゲート電極を形成する第5の方法について、上述した撮像装置の製造方法の工程Bにおける詳細な工程を説明する。
<Fifth Forming Method of Gate Electrode>
Regarding the fifth method of forming gate electrodes having different thicknesses, detailed steps in step B of the above-described imaging device manufacturing method will be described.
まず、画素領域10と周辺領域20に、それぞれ厚さの等しいゲート電極を、導電膜のパターニングにより形成する。その後に、画素領域10のゲート電極を保護した状態で、周辺領域20のゲート電極を薄くする。このようにしても、厚さの異なるゲート電極を形成することができる。
First, gate electrodes having the same thickness are formed in the
しかし、このような方法では、ゲート電極の側面のエッチングが進行するため、ゲート電極の厚さだけでなく、MOSトランジスタの特性に大きな影響を与えるゲート電極の幅および長さが大きく変動してしまう。その結果、微細化は可能になったとしても、トランジスタの特性の制御が困難なる。 However, in such a method, the etching of the side surface of the gate electrode proceeds, so that not only the thickness of the gate electrode but also the width and length of the gate electrode that greatly affects the characteristics of the MOS transistor vary greatly. . As a result, even if miniaturization becomes possible, it becomes difficult to control the characteristics of the transistor.
これに対して、上述した第1、第2、第3の方法では、導電膜を薄くした後に薄いゲート電極のパターニングを行うことで、パターニング後のゲート電極の幅および長さの変動を抑制することが可能となる。 On the other hand, in the above-described first, second, and third methods, patterning of the thin gate electrode is performed after thinning the conductive film, thereby suppressing variations in the width and length of the gate electrode after patterning. It becomes possible.
<ゲート電極の第6の形成方法>
厚さの異なるゲート電極を形成する第5の方法について、上述した撮像装置の製造方法の工程Bにおける詳細な工程を説明する。
<Sixth Forming Method of Gate Electrode>
Regarding the fifth method of forming gate electrodes having different thicknesses, detailed steps in step B of the above-described imaging device manufacturing method will be described.
まず、画素領域10と周辺領域20に下層の導電層を形成する。次いで画素領域10を覆い周辺領域20を開口するレジストを形成する。そして画素領域10において下層の導電層を保護した状態で、周辺領域20のゲート絶縁膜が露出するまで下層の導電層を除去する。次に画素領域10と周辺領域20に上層の導電層を形成する。画素領域10では上層の導電層と下層の導電層とをパターニングすることにより、2層の導電層からなるゲート電極を形成することができる。周辺領域20では上層の導電層をパターニングすることにより、1層の導電層からなるゲート電極を形成することができる。上述した第2の形成方法では周辺領域20では下層の導電層(第2導電層302)からゲート電極が形成されるのに対し、この第6の形成方法では、周辺領域20では上層の導電層からゲート電極が形成されることになる。この方法では、周辺領域20においてゲート絶縁膜が露出するまで下層の導電層が除去されるため、ゲート電極にダメージが生じてトランジスタの信頼性や特性が低下する場合がある。上述した第1〜第3の形成方法によれば、導電膜を薄くすることで周辺領域20においてゲート絶縁膜が保護されるため、周辺トランジスタの信頼性や特性が良好である。
First, lower conductive layers are formed in the
上述した厚さの異なるゲート電極の形成方法は、撮像装置だけでなく、記憶装置や演算装置、電源装置など様々な半導体装置に適用が可能である。 The above-described method for forming gate electrodes having different thicknesses can be applied not only to an imaging device but also to various semiconductor devices such as a memory device, an arithmetic device, and a power supply device.
以上、説明した実施形態は、本発明の思想を逸脱しない範囲において適宜変更が可能である。 The embodiments described above can be modified as appropriate without departing from the spirit of the present invention.
1 基板
10 画素領域
20 周辺領域
102 ゲート電極
107 ゲート絶縁膜
202 ゲート電極
207 ゲート絶縁膜
300 導電膜
310 画素部分
320 周辺部分
323 周辺部分
TX 転送トランジスタ
SF 増幅トランジスタ
CT N型の周辺トランジスタ
1
Claims (10)
基板の第1領域の上にゲート絶縁膜を介して設けられた第1部分と、前記基板の第2領域の上にゲート絶縁膜を介して設けられた第2部分とを有する導電膜を形成する工程と、
前記第1部分をパターニングすることにより、前記第1部分から前記第1MOSトランジスタのゲート電極を形成する工程と、
前記第2部分を薄くする工程と、
前記薄くする工程の後に前記第2部分をパターニングすることにより、前記第2部分から前記第2MOSトランジスタのゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a first MOS transistor and a second MOS transistor, wherein a thickness of a gate electrode of the second MOS transistor is smaller than a thickness of a gate electrode of the first MOS transistor,
Forming a conductive film having a first portion provided on a first region of the substrate via a gate insulating film and a second portion provided on the second region of the substrate via a gate insulating film; And a process of
Forming a gate electrode of the first MOS transistor from the first portion by patterning the first portion;
Thinning the second portion;
Forming a gate electrode of the second MOS transistor from the second portion by patterning the second portion after the thinning step.
前記第2MOSトランジスタの前記ゲート電極を形成する前記工程では、前記第1部分と共に保護された部分の縁を保護した状態で前記第2部分をパターニングすることにより、前記第2MOSトランジスタの前記ゲート電極を形成する、請求項3に記載の半導体装置の製造方法。 The step of forming the gate electrode of the first MOS transistor after the step of forming the gate electrode of the second MOS transistor;
In the step of forming the gate electrode of the second MOS transistor, the gate electrode of the second MOS transistor is formed by patterning the second part in a state where the edge of the protected part is protected together with the first part. The method for manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is formed.
前記第1導電層を除去して前記第2導電層を露出させることにより前記第2部分を薄くする、請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。 The conductive film is a multilayer film including a first conductive layer and a second conductive layer disposed between the first conductive layer and the semiconductor substrate;
5. The method of manufacturing a semiconductor device according to claim 1, wherein the second portion is thinned by removing the first conductive layer and exposing the second conductive layer. 6.
前記第1MOSトランジスタの前記ゲート電極の厚さと前記第2MOSトランジスタの前記ゲート電極の厚さとの中間値を基準値として、
前記第1領域に設けられたMOSトランジスタの内、前記基準値以上の厚さを有するゲート電極の前記第1領域における面積占有率は、前記第2領域に設けられたMOSトランジスタの内、前記基準値未満の厚さを有するゲート電極の前記第2領域における面積占有率よりも低い、請求項1乃至8のいずれか1項に記載の半導体装置の製造方法。 The second region surrounds the first region;
Using an intermediate value between the thickness of the gate electrode of the first MOS transistor and the thickness of the gate electrode of the second MOS transistor as a reference value,
Of the MOS transistors provided in the first region, the area occupancy in the first region of the gate electrode having a thickness greater than or equal to the reference value is the reference value among the MOS transistors provided in the second region. 9. The method for manufacturing a semiconductor device according to claim 1, wherein an area occupancy in the second region of the gate electrode having a thickness less than a value is lower.
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Cited By (2)
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US10411058B2 (en) | 2016-12-27 | 2019-09-10 | Canon Kabushiki Kaisha | Semiconductor apparatus, system, and method of producing semiconductor apparatus |
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