JP2016048706A - Array substrate and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、酸化物半導体を用いた薄膜トランジスタを有するアレイ基板およびその製造方法に関する。 The present invention relates to an array substrate having a thin film transistor using an oxide semiconductor and a manufacturing method thereof.
従来の一般的な薄型パネルの１つである液晶表示装置（Liquid Crystal Display：LCD）は、低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年では、ＴＶ用途としても広く用いられている。 Liquid crystal display (LCD), one of the conventional thin panels, is widely used for monitors of personal computers and personal digital assistants, taking advantage of low power consumption and small size and light weight. ing. In recent years, it has been widely used as a TV application.
また、液晶表示装置で問題となる視野角やコントラストの制限、あるいは動画対応の高速応答への追従が困難であるといった問題を解決し、自発光型で広視野角、高コントラスト、高速応答等、液晶表示装置にはない特徴を有するＥＬ（Electro-Luminescence）素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置も次世代の薄型パネル用デバイスとして用いられるようになってきている。 In addition, it solves problems such as viewing angle and contrast limitations that are problematic in liquid crystal display devices, or difficulty in following high-speed response for moving images, self-luminous type, wide viewing angle, high contrast, high-speed response, etc. An electroluminescent EL display device using an illuminant such as an EL (Electro-Luminescence) element having a characteristic not found in a liquid crystal display device for a pixel display unit has also been used as a next-generation thin panel device. Yes.
これらの表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：TFT）には、チャネル層として半導体層を用いたＭＯＳ（Metal Oxide Semiconductor）構造が多用される。薄膜トランジスタには、逆スタガ型（ボトムゲート型）やトップゲート型といった種類がある。また、半導体層には、非晶質Ｓｉ膜や多結晶Ｓｉ膜がある。例えば、小型の表示パネルでは、表示領域の開口率の向上、解像度の向上、およびゲートドライバなどの周辺駆動回路を薄膜トランジスタで形成する必要があるといった観点から、多結晶Ｓｉ膜を使用することが多い。 Thin film transistors (TFTs) used in these display devices often use a MOS (Metal Oxide Semiconductor) structure using a semiconductor layer as a channel layer. Thin film transistors include a reverse stagger type (bottom gate type) and a top gate type. The semiconductor layer includes an amorphous Si film and a polycrystalline Si film. For example, in a small display panel, a polycrystalline Si film is often used from the viewpoint of improving the aperture ratio of the display region, improving the resolution, and forming a peripheral driver circuit such as a gate driver with a thin film transistor. .
しかし、最近では、アモルファスシリコンよりも高移動度であり、かつ低温成膜が可能なＩｎＧａＺｎＯ系の酸化物半導体層が薄膜トランジスタに使用されるようになってきた。当該酸化物半導体層は、スパッタ法で成膜することが可能である。 However, recently, an InGaZnO-based oxide semiconductor layer that has higher mobility than amorphous silicon and can be formed at a low temperature has been used for a thin film transistor. The oxide semiconductor layer can be formed by a sputtering method.
表示装置に用いられる薄膜トランジスタは、ガラス基板などの透明基板上に形成され、バックライトからの光照射を常に受けた状態で使用される。バックライトには一般的に白色ＬＥＤ（Light Emitting Diode）が用いられており、白色ＬＥＤの発光スペクトルは波長４５０ｎｍ付近で強いピークを有する。 A thin film transistor used for a display device is formed on a transparent substrate such as a glass substrate, and is used in a state where it is always irradiated with light from a backlight. A white LED (Light Emitting Diode) is generally used for the backlight, and the emission spectrum of the white LED has a strong peak around a wavelength of 450 nm.
一方、ＩｎＧａＺｎＯ系の酸化物半導体層のエネルギーバンドギャップは３．１ｅＶ程度であり、可視光に対しては透明である。しかし、エネルギーバンド内には様々な準位が存在し、それらの準位は波長４５０ｎｍ付近の光によって励起されキャリアを生成する。生成されたキャリアは、薄膜トランジスタの特性バラツキや特性変動を引き起こす原因となる。 On the other hand, the energy band gap of the InGaZnO-based oxide semiconductor layer is about 3.1 eV and is transparent to visible light. However, there are various levels in the energy band, and these levels are excited by light in the vicinity of a wavelength of 450 nm to generate carriers. The generated carriers cause variations in characteristics and variations in characteristics of the thin film transistor.
上記の光照射の影響（薄膜トランジスタの特性バラツキや特性変動）を抑制するために、従来、半導体層への光入射を抑制するための様々な工夫がなされている。 In order to suppress the influence of the above-described light irradiation (characteristic variation and characteristic variation of the thin film transistor), various ideas have been conventionally made to suppress light incidence on the semiconductor layer.
例えば、従来のＣｒなどを用いた反射防止膜よりも低コストかつ環境にも配慮した、Ａｌ系を用いた反射防止膜（Ａｌ系薄膜）について開示されている（例えば、特許文献１参照）。特許文献１では、反射防止膜であるＡｌ系薄膜を透明性基板上に形成することによって、薄膜トランジスタへの光入射を抑制する例が示されている。
For example, an Al-based antireflection film (Al-based thin film) is disclosed that is more cost-effective and environmentally friendly than conventional anti-reflection films using Cr or the like (see, for example, Patent Document 1).
また、半導体層に微結晶Ｓｉ層や非晶質Ｓｉ層を用いた場合において、ゲート電極上部およびソース・ドレイン電極下部の各々に反射防止膜を形成する例が開示されている（例えば、特許文献２参照）。 Further, in the case where a microcrystalline Si layer or an amorphous Si layer is used as a semiconductor layer, an example in which an antireflection film is formed on each of an upper part of a gate electrode and a lower part of a source / drain electrode is disclosed (for example, Patent Document) 2).
しかし、特許文献１，２に開示されているように、反射防止膜を透明性基板上のみに形成したり、ゲート電極上部およびソース・ドレイン電極下部の各々に反射防止膜を形成したりするだけでは、金属面での多重反射によって酸化物半導体層に到達する光を抑制するには不十分で、薄膜トランジスタの動作を安定させ特性変動を十分に抑制することができないという問題点があった。
However, as disclosed in
現在、多くの液晶パネルに使用されている、アモルファスシリコンを用いた薄膜トランジスタでは、液晶バックライトからの光、特に短波長成分の光が半導体層に到達すると当該半導体層でキャリアが発生し、オフ時のリーク電流が増大する。同様に、ＩｎＧａＺｎＯ系酸化物半導体においても、光入射によってキャリアが発生する。エネルギーバンドギャップが３．１ｅＶ程度であるＩｎＧａＺｎＯ系酸化物半導体では、特に４５０ｎｍ以下の短波長に感度を有する（短波長の光を吸収する）サブギャップが存在する。 In thin film transistors using amorphous silicon, which are currently used in many liquid crystal panels, when light from a liquid crystal backlight, particularly light with a short wavelength component, reaches the semiconductor layer, carriers are generated in the semiconductor layer, and when off The leakage current increases. Similarly, in the InGaZnO-based oxide semiconductor, carriers are generated by light incidence. In an InGaZnO-based oxide semiconductor having an energy band gap of about 3.1 eV, there is a subgap that has sensitivity (absorbs light having a short wavelength) particularly at a short wavelength of 450 nm or less.
また、ＩｎＧａＺｎＯ系酸化物半導体では、アモルファスシリコンとは異なり、正孔の移動度が低い。そのため、光照射時に発生した正孔は半導体層に停留し、電圧ストレス印加時に薄膜トランジスタの性能低下を引き起こす。このような性能低下は、薄膜トランジスタの閾値電圧のシフトにつながり、液晶駆動の信頼性が悪くなるという問題点があった。 In addition, an InGaZnO-based oxide semiconductor has a low hole mobility unlike amorphous silicon. For this reason, holes generated during light irradiation remain in the semiconductor layer, causing a decrease in performance of the thin film transistor when voltage stress is applied. Such a decrease in performance leads to a shift in the threshold voltage of the thin film transistor, and there is a problem in that the reliability of liquid crystal driving is deteriorated.
本発明は、このような問題を解決するためになされたものであり、チャネル層としての酸化物半導体層への光照射の影響を低減することが可能な薄膜トランジスタを有するアレイ基板およびその製造方法を提供することを目的とする。 The present invention has been made to solve such problems, and provides an array substrate having thin film transistors capable of reducing the influence of light irradiation on an oxide semiconductor layer serving as a channel layer, and a method for manufacturing the same. The purpose is to provide.
上記の課題を解決するために、本発明による薄膜トランジスタは、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるアレイ基板であって、基板上に形成されたゲート電極と、ゲート電極を被覆するように形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート電極と平面視で重なるように形成された第１の酸化物半導体からなるチャネル層と、チャネル層にそれぞれ接続されるソース電極およびドレイン電極と、ゲート絶縁膜上にチャネル層と離間して形成され、チャネル層に沿って延在する第２の酸化物半導体からなる酸化物半導体層とを備える。 In order to solve the above problems, a thin film transistor according to the present invention is an array substrate including gate wiring and source wiring arranged in a matrix on a substrate, and a thin film transistor arranged at an intersection of the gate wiring and source wiring. A gate electrode formed on the substrate; a gate insulating film formed so as to cover the gate electrode; and a first electrode formed on the gate insulating film and overlapping the gate electrode in plan view. A channel layer made of an oxide semiconductor, a source electrode and a drain electrode connected to the channel layer, and a second oxide formed on the gate insulating film and spaced apart from the channel layer and extending along the channel layer And an oxide semiconductor layer made of a physical semiconductor.
また、本発明による薄膜トランジスタの製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）ゲート電極を被覆するようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上にゲート電極と平面視で重なるように第１の酸化物半導体からなるチャネル層を形成するとともに、ゲート絶縁膜上にチャネル層と離間して第２の酸化物半導体からなる酸化物半導体層を形成する工程と、（ｄ）チャネル層に接続するようにソース電極およびゲート電極を形成する工程とを備える。 The method of manufacturing a thin film transistor according to the present invention includes (a) a step of forming a gate electrode on a substrate, (b) a step of forming a gate insulating film so as to cover the gate electrode, and (c) a gate insulating film. A channel layer made of a first oxide semiconductor is formed on the gate electrode so as to overlap with the gate electrode in plan view, and an oxide semiconductor layer made of a second oxide semiconductor is formed on the gate insulating film so as to be separated from the channel layer. And (d) forming a source electrode and a gate electrode so as to be connected to the channel layer.
本発明によると、薄膜トランジスタは、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるアレイ基板であって、基板上に形成されたゲート電極と、ゲート電極を被覆するように形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート電極と平面視で重なるように形成された第１の酸化物半導体からなるチャネル層と、チャネル層にそれぞれ接続されるソース電極およびドレイン電極と、ゲート絶縁膜上にチャネル層と離間して形成され、チャネル層に沿って延在する第２の酸化物半導体からなる酸化物半導体層とを備えるため、チャネル層への光照射の影響を低減することが可能となる。 According to the present invention, a thin film transistor is an array substrate including a gate wiring and a source wiring arranged in a matrix on a substrate, and a thin film transistor arranged at an intersection of the gate wiring and the source wiring, and formed on the substrate A gate electrode, a gate insulating film formed so as to cover the gate electrode, and a channel made of the first oxide semiconductor provided on the gate insulating film so as to overlap the gate electrode in plan view Layer, a source electrode and a drain electrode connected to the channel layer, and an oxide semiconductor comprising a second oxide semiconductor formed on the gate insulating film and spaced apart from the channel layer and extending along the channel layer Therefore, the influence of light irradiation on the channel layer can be reduced.
また、薄膜トランジスタの製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）ゲート電極を被覆するようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上にゲート電極と平面視で重なるように第１の酸化物半導体からなるチャネル層を形成するとともに、ゲート絶縁膜上にチャネル層と離間して第２の酸化物半導体からなる酸化物半導体層を形成する工程と、（ｄ）チャネル層に接続するようにソース電極およびゲート電極を形成する工程とを備えるため、チャネル層への光照射の影響を低減することが可能となる。 The thin film transistor manufacturing method includes (a) a step of forming a gate electrode on a substrate, (b) a step of forming a gate insulating film so as to cover the gate electrode, and (c) a gate on the gate insulating film. Forming a channel layer made of a first oxide semiconductor so as to overlap with the electrode in plan view, and forming an oxide semiconductor layer made of a second oxide semiconductor on the gate insulating film so as to be separated from the channel layer And (d) forming a source electrode and a gate electrode so as to be connected to the channel layer, the influence of light irradiation on the channel layer can be reduced.
本発明の実施の形態について、図面に基づいて以下に説明する。 Embodiments of the present invention will be described below with reference to the drawings.
＜実施の形態１＞
まず、本発明の実施の形態１による薄膜トランジスタの構成について説明する。なお、以下では、バックチャネルエッチング構造と呼ばれる一般的なＴＦＴ構造に適用する場合を一例として説明する。
<
First, the configuration of the thin film transistor according to the first embodiment of the present invention will be described. Hereinafter, a case where the present invention is applied to a general TFT structure called a back channel etching structure will be described as an example.
図１は、本発明の実施の形態１による薄膜トランジスタを有する液晶表示装置の構成の一例を示す平面図で、液晶表示装置におけるアレイ基板の一部（３画素分）を例示したものである。なお、図１において、破線で囲まれた領域２０は１画素を示しており、図１では３画素分が示されている。また、各画素において、一点鎖線で囲まれた領域２１には薄膜トランジスタが形成されている。
FIG. 1 is a plan view showing an example of the configuration of a liquid crystal display device having a thin film transistor according to
液晶表示装置は、一般に、アレイ基板と対向基板との間に液晶が挟まれた構造をした液晶パネル、この液晶パネルに接続される駆動用プリント基板、そしてバックライトユニット等から構成されている。液晶パネルのアレイ基板上にはマトリクス状にゲート配線およびソース配線が配置され、さらにゲート配線とソース配線との交差部には薄膜トランジスタが形成されている。 A liquid crystal display device is generally composed of a liquid crystal panel having a structure in which liquid crystal is sandwiched between an array substrate and a counter substrate, a driving printed circuit board connected to the liquid crystal panel, a backlight unit, and the like. Gate wirings and source wirings are arranged in a matrix on the array substrate of the liquid crystal panel, and thin film transistors are formed at intersections between the gate wirings and the source wirings.
図１に示すように、ゲート電極２上には薄膜トランジスタの酸化物半導体層（チャネル層４）が設けられ、このチャネル層４上には、ソース電極６とドレイン電極７とが互いに離間して形成されている。ソース電極６はソース配線１３に接続され、ドレイン電極７はコンタクトホール１０を介して透明電極である画素電極１１に接続されている。画素電極１１は、液晶ディスプレイの画素電極であり、ＩＴＯ（Indium Tin Oxide）等によって形成されている。
As shown in FIG. 1, an oxide semiconductor layer (channel layer 4) of a thin film transistor is provided on a
ゲート電極２は、ゲート配線１２と接続されている。また、補助容量電極・配線１４は、画素電極１１との間に絶縁膜（図示せず）を介して形成されている。
The
図２は、図１のＡ１−Ａ２断面図であり、薄膜トランジスタの構成の一例を示している。また、図３は、図２を上方から見たときの平面図である。 FIG. 2 is a cross-sectional view taken along line A1-A2 of FIG. 1 and shows an example of the structure of the thin film transistor. FIG. 3 is a plan view when FIG. 2 is viewed from above.
基板１上には、ゲート電極２が形成されている。基板１は、ガラス基板や石英基板等の光透過性を有する絶縁性の基板である。また、ゲート電極２は、アルミニウム等の金属材料で形成されている。なお、ゲート電極２は、上下面あるいはいずれか一方側の面を別組成の材料で構成する多層構造であってもよい。
A
ゲート電極２を被覆するようにゲート絶縁膜３が形成されている。ゲート絶縁膜３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナ膜等の絶縁性の材料で、単層あるいは多層構造で構成されている。
A
ゲート絶縁膜３上には、薄膜トランジスタにおけるチャネル層であって、酸化物半導体（第１の酸化物半導体）からなる酸化物半導体層（チャネル層４）と、チャネル層４を平面視で離間して囲み、かつ平面視で対向する箇所（紙面上下部）で離間するように形成された酸化物半導体（第２の酸化物半導体）からなる酸化物半導体層５ａ，５ｂ（以下、単に酸化物半導体層５とも称する）とが形成されている。
On the
図１および図３に示すように、酸化物半導体層５ａ（第１の酸化物半導体層）は、ゲート電極２のソース電極６側の側部２ａ（ソース電極６側の側辺）に沿って形成されており、少なくともその一部がソース電極６下に形成されている。一方、酸化物半導体層５ｂ（第２の酸化物半導体層）は、ゲート電極２のドレイン電極７側の側部２ｂ（ドレイン電極７側の側辺）に沿って形成されており、少なくともその一部がドレイン電極７下に形成されている。
As shown in FIGS. 1 and 3, the
図１では、酸化物半導体層５ａ，５ｂは、チャネル層４内に構築される薄膜トランジスタのチャネルのチャネル長方向、すなわち、ゲート配線１２が延在する方向に伸長する伸長部５１ａ，５１ｂを有するコの字状の形状としているが、コの字状の形状でなくてもよい。すなわち、酸化物半導体層５ａ，５ｂは、ゲート絶縁膜３上にチャネル層４と離間し、チャネル層４に沿って形成され、その形状が矩形状のものであってもよい。なお、酸化物半導体層５ａ，５ｂのいずれか１つにしてもよい。
In FIG. 1, the
チャネル層４および酸化物半導体層５の酸化物半導体は、同じ酸化物半導体にすることが好ましく、これらの酸化物半導体としては、可視光に対して透明で、Ｉｎ、Ｇａ、およびＺｎの元素を少なくとも１つ含む酸化物半導体（例えばＩｎＧａＺｎＯ系酸化物半導体）を用いればよい。チャネル層４は、ゲート電極２と平面視で重なるように形成されている。酸化物半導体層５は、平面視でゲート電極２と重なる箇所で離間している。すなわち、図１においては、酸化物半導体層５ａ，５ｂの各伸長部５１ａ，５１ｂの先端がゲート電極４上で対向するように形成されている。
The oxide semiconductors of the
後述のように、酸化物半導体層（チャネル層４）および酸化物半導体層５は、写真製版工程で同時に成膜される（すなわち、酸化物半導体層（チャネル層４）および酸化物半導体層５は、同一の層に形成される）。酸化物半導体層（チャネル層４）と酸化物半導体層５との配置間隔は、ウエットエッチングで形成する場合は約３μｍ程度となるが、プロセスの加工精度に依存する。ドライエッチング技術を用いて微細加工が可能である場合は、上記配置間隔をさらに狭くするとよい。
As will be described later, the oxide semiconductor layer (channel layer 4) and the
図４は、Ａｌ膜上に形成されたＩｎＧａＺｎＯ膜の反射率特性を示す図である。なお、比較のためにＡｌ膜の反射率特性も示している。図４に示すように、ＩｎＧａＺｎＯ膜は、波長が４５０ｎｍ以下では反射率が大きく低下していることが分かる。すなわち、ＩｎＧａＺｎＯ膜は、波長が４５０ｎｍ以下の光を吸収していることになる。従って、酸化物半導体層５は、その面積が大きいほど光吸収領域が大きくなるため、酸化物半導体層（チャネル層４）に到達する光の遮光効果が高くなるが、周辺電極配線等との間で短絡しない範囲で面積を決める。このように、酸化物半導体層５は、短波長の光を吸収するために設けられている。
FIG. 4 is a diagram showing the reflectance characteristics of the InGaZnO film formed on the Al film. For comparison, the reflectance characteristics of the Al film are also shown. As shown in FIG. 4, it can be seen that the reflectance of the InGaZnO film is greatly reduced when the wavelength is 450 nm or less. That is, the InGaZnO film absorbs light having a wavelength of 450 nm or less. Accordingly, since the light absorption region of the
また、酸化物半導体層５ａ，５ｂは、当該酸化物半導体層５ａ，５ｂの少なくとも一部がゲート電極２と平面視で重なるように形成されることによって、遮光効果が高くなる。
Further, the
酸化物半導体層（チャネル層４）上の一方側には、ソース電極６が形成されている。また、酸化物半導体層（チャネル層４）上のソース電極６から離間した他方側には、ドレイン電極７が形成されている。ソース電極６およびドレイン電極７は、モリブデン、チタン、アルミニウム等の金属、あるいはそれらの金属の積層膜で形成される。また、ソース電極６およびドレイン電極７は、引き出し線の位置によっては、図２，３に示すように酸化物半導体層５ａ，５ｂ上にも形成される。
A
酸化物半導体層（チャネル層４）、酸化物半導体層５、ソース電極６、およびドレイン電極７を被覆するように保護膜８が形成されている。保護膜８は、外部から侵入する水分等を抑制するために形成され、シリコン酸化膜やアルミナ等で形成される。また、本実施の形態では、薄膜トランジスタが液晶ディスプレイに用いられる場合を想定しているため、保護膜８上に配向膜９が形成される。
A
図３に示すように、酸化物半導体層５ａ，５ｂは、酸化物半導体層４の上下部分で左右（複数の領域）に離間して形成されており、ソース電極６とドレイン電極７との短絡を防いでいる。酸化物半導体層５ａ，５ｂの離間の間隔は、加工精度に依存するが、間隔が狭い方が遮光効果が高いことは言うまでもない。また、離間された箇所は、平面視でゲート電極２と重なる箇所とすることによって、裏面（図２の基板１側）からの入射光をゲート電極２で遮光することができる。
As shown in FIG. 3, the
裏面からの入射光は、酸化物半導体層５ａ，５ｂとゲート電極２とが平面視で重なる部分の長さと、酸化物半導体層５ａ，５ｂとゲート電極２との間におけるゲート絶縁膜３の厚さとの関係に大きく依存する。図５に示すように、酸化物半導体層５ａ，５ｂとゲート電極２とが平面視で重なる部分の長さをｘ、酸化物半導体層５ａ，５ｂとゲート電極２との間におけるゲート絶縁膜３の厚さをｙとすると、ｘ≧ｙとなる場合はゲート電極２の上下方向に対して４５度以上の角度で入射することになり、浅い角度で入射する光を遮光することができる。なお、ｘおよびｙは、酸化物半導体層４と酸化物半導体層５ａ，５ｂとの間隔によって、最適な構造を設計すればよい。
Incident light from the back surface is the length of the portion where the
次に、薄膜トランジスタを有するアレイ基板の製造方法について説明する。 Next, a method for manufacturing an array substrate having thin film transistors will be described.
図６〜１８は、薄膜トランジスタを有するアレイ基板の製造工程の一例を示す図である。 6 to 18 are diagrams illustrating an example of a manufacturing process of an array substrate having a thin film transistor.
図６，７に示すように、基板１上に、ゲート電極２およびゲート配線１２となる金属膜３０、例えばアルミニウムを形成する。
As shown in FIGS. 6 and 7, a
図８に示すように、金属膜３０上のゲート電極２およびゲート配線１２を形成すべき個所に、レジスト１５をパターニングにより形成する。
As shown in FIG. 8, a resist 15 is formed by patterning at a location where the
図９に示すように、レジスト１５をマスクとして金属膜３０をエッチングした後、レジスト１５を除去する。これにより、ゲート電極２およびゲート配線１２（ゲート配線１２の図示は省略している）が形成される。
As shown in FIG. 9, after the
図１０，１１に示すように、基板１上であってゲート電極２およびゲート配線１２を被覆するようにゲート絶縁膜３を形成し、ゲート絶縁膜３上に酸化物半導体層４，５となる酸化物半導体層４０を形成する。酸化物半導体層４０は、可視光に対して透明で、Ｉｎ、Ｇａ、およびＺｎの元素を少なくとも１つ含む酸化物半導体（例えばＩｎＧａＺｎＯ系酸化物半導体）を用いればよい。
As shown in FIGS. 10 and 11, the
図１２に示すように、酸化物半導体層４０上であって酸化物半導体層４，５ａ，５ｂを形成すべき個所に、レジスト１５をパターニングにより形成する。
As shown in FIG. 12, a resist 15 is formed by patterning on the
図１３に示すように、酸化物半導体層をエッチングした後、レジスト１５を除去する。これにより、酸化物半導体層４，５ａ，５ｂが形成される。すなわち、ゲート絶縁膜３上であって、ゲート電極２と平面視で重なるように酸化物半導体層４を形成するとともに、当該酸化物半導体層（チャネル層４）を平面視で離間して囲むように酸化物半導体層５ａ，５ｂを同時に形成する。
As shown in FIG. 13, after the oxide semiconductor layer is etched, the resist 15 is removed. Thereby, the
図１４に示すように、酸化物半導体層（チャネル層４）の表面から酸化物半導体層５ａ，５ｂの表面の一部に渡って、レジスト１５をパターニングにより形成する。このとき、酸化物半導体層（チャネル層４）に対してのみレジスト１５を形成してもよいが、重ね合わせマージンを見込み、酸化物半導体層（チャネル層４）が露出しないようにする必要がある。
As shown in FIG. 14, a resist 15 is formed by patterning from the surface of the oxide semiconductor layer (channel layer 4) to part of the surfaces of the
図１５に示すように、酸化物半導体層５ａ，５ｂの表面にダメージ（欠陥）を形成する。ダメージを形成する方法としては、プラズマ処理、イオン注入、エッチング処理等が挙げられる。プラズマ処理を行う場合は、アルゴン、水素、窒素等で行う。酸化物半導体層５ａ，５ｂは、薄膜トランジスタとして動作するために必要な領域ではないため、多少の膜減り（厚さが薄くなる）等があっても問題ない。また、イオン注入を行う際のイオン種や、エッチング処理を行う際のエッチング液等は特に限定しない。酸化物半導体層５ａ，５ｂの表面にダメージを形成した後、レジスト１５を除去する。酸化物半導体層５の表面にダメージを形成することによって、酸化物半導体層５のサブギャップ準位を多くすることができ、光吸収効果を高めることができる。
As shown in FIG. 15, damage (defects) is formed on the surfaces of the
図１６に示すように、基板１および酸化物半導体層（チャネル層４）、および酸化物半導体層５の表面上に、ソース電極６、ソース配線１３、およびドレイン電極７となる金属膜６０、例えばチタン、アルミニウム、モリブデン等を形成し、当該金属膜６０上であってソース電極６、ソース配線１３、およびドレイン電極７を形成すべき個所にレジスト１５をパターニングにより形成する。
As shown in FIG. 16, on the surface of the
図１７に示すように、レジスト１５をマスクとして金属膜６０をエッチングする。なお、エッチングは、ドライエッチングあるいはウエットエッチングであってよく、金属膜６０の材料に応じてドライエッチングのガス種やエッチャントを選定すればよい。エッチングの後、レジスト１５を除去する。これにより、ソース電極６、ソース配線１３、およびドレイン電極７が形成される。すなわち、ソース電極６は酸化物半導体層４上の一方側に形成され、ドレイン電極７は酸化物半導体層４上のソース電極６から離間した他方側に形成される。
As shown in FIG. 17, the
図１８に示すように、酸化物半導体層４、ソース電極６、およびドレイン電極７の表面を覆うように保護膜８を形成する。その後、ドレイン電極７上の保護膜８中にコンタクトホール１０を設け、コンタクトホール１０および保護膜８上にＩＴＯ膜を成膜し画素電極１１を形成する。また、必要に応じて配向膜９を形成する。
As shown in FIG. 18, a
以上のことから、本実施の形態１によれば、短波長の光を吸収する酸化物半導体層５を設けることによって、例えばバックライトからの光が反射および回折を繰り返してチャネル層である酸化物半導体層４に到達することを抑制することができる。また、酸化物半導体層５で吸収される光は短波長の光であり、長波長側の光は透過するため、開口率への影響を小さくすることができる。このように、酸化物半導体層（チャネル層４）への光照射の影響を低減することが可能となる。
From the above, according to the first embodiment, by providing the
上記では、酸化物半導体層５ａ，５ｂが図３に示すような配置である場合について説明したが、図１９に示すような配置であってもよい。すなわち、酸化物半導体層５ａがチャネル長方向に伸長する伸長部５１ａを有し、酸化物半導体層５ｂがチャネル長方向に伸長する伸長部５１ｂを有するようにし、伸長部５１ａの先端部位が、酸化物半導体層５ｂの伸長部５１ｂとチャネル層４との間に配置されるようにしてもよい。この場合、酸化物半導体層（チャネル層４）の上下方向（図１９における紙面上下方向）から酸化物半導体層（チャネル層４）に直接到達する光を抑制することが可能となるため、図３に示す配置よりもさらに遮光効果が高くなる。
Although the case where the
また、上記では、酸化物半導体層（チャネル層４）および酸化物半導体層５は、Ｉｎ、Ｇａ、およびＺｎを含む同じ酸化物半導体（ＩｎＧａＺｎＯ系酸化物半導体）で構成する場合について説明したが、これに限るものではない。例えば、酸化物半導体層５は、酸化物半導体層（チャネル層４）で吸収される光の波長と同一の波長の光を吸収する材料であれば、酸化物半導体層（チャネル層４）と異なる材料であってもよい。すなわち、酸化物半導体層（チャネル層４）および酸化物半導体層５は、互いに異なる酸化物半導体で構成してもよい。
In the above description, the oxide semiconductor layer (channel layer 4) and the
＜実施の形態２＞
実施の形態１では、光を吸収するために形成された酸化物半導体層５を酸化物半導体層５ａ，５ｂに離間して形成する場合について説明した。本発明の実施の形態２では、離間している箇所の遮光効果を高めるために、酸化物半導体層５が離間している箇所に沿って酸化物半導体層５ｃをさらに形成するようにしている。すなわち、チャネル層４および酸化物半導体層５ａ，５ｂと離間して形成され、チャネル層４に形成されるチャネルのチャネル長方向に延在する酸化物半導体層５ｃ（第３の酸化物半導体層）をさらに設けるようにしている。酸化物半導体層５ｃは、離間している箇所、すなわち、酸化物半導体層５ａの伸長部５１ａ（あるいは酸化物半導体層５ｂの伸長部５１ｂ）と酸化物半導体層５ｂ（あるいは酸化物半導体層５ａ）とが対向する部位に沿って形成されている。なお、上記の対向する部位は、図２０に示すように、伸長部の先端同士が対向するものであってもよい。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
<
In
図２０〜２３は、本実施の形態２による薄膜トランジスタの構成の一例を示す平面図である。 20 to 23 are plan views showing an example of the configuration of the thin film transistor according to the second embodiment.
図２０に示すように、酸化物半導体層５ａと酸化物半導体層５ｂとの離間している箇所の外側（酸化物半導体層４が形成されていない側）には、当該離間している箇所に沿って酸化物半導体層５ｃが形成されている。なお、酸化物半導体層５ｃは、離間している箇所の内側（酸化物半導体層４が形成されている側）に形成されてもよい。
As shown in FIG. 20, the outer side (the side where the
図２１に示すように、酸化物半導体層５ａと酸化物半導体層５ｂとの離間している箇所が、平面視でゲート電極２と重ならない場合は、離間している箇所に沿って酸化物半導体層５ｃが形成されている。すなわち、離間している箇所は、平面視でソース電極６およびドレイン電極７と重ならなければよく、レイアウトの自由度が増す。また、ゲート配線１２を太くして裏面からの光を遮光する必要がなく、ゲート容量を低く維持することができる。なお、酸化物半導体層５ｃと酸化物半導体層５ｂとの間隔、あるいは酸化物半導体層５ｃとゲート電極２との距離は加工精度に依存するが小さい方が良い。
As illustrated in FIG. 21, when a portion where the
図２２に示すように、平面視でソース電極６およびドレイン電極７と重ならない領域においてゲート電極２の面積を大きくすることによって、裏面からの光を遮光するようにしてもよい。なお、平面視でソース電極６およびドレイン電極７と重なる領域においてゲート電極２の面積を大きくすると、対ゲート電極容量が増加し、アレイを構成する際に動作遅延が生じるため避けるべきである。
As shown in FIG. 22, the light from the back surface may be shielded by increasing the area of the
図２３に示すように、酸化物半導体層５ｃの一部を囲むように酸化物半導体層５ａ，５ｂを変形してもよい。あるいは、酸化物半導体層５ｃを囲むように、同一層からなる新たな酸化物半導体層を複数形成するようにしてもよい。このような構成とすることによって、チャネル層である酸化物半導体層４に光が到達する前に、複数の酸化物半導体層５で光が吸収される可能性が向上する。すなわち、酸化物半導体層４に到達する光の抑制効果（遮光効果）が向上する。なお、酸化物半導体層の変形や追加は、薄膜トランジスタを含む各画素のレイアウトに応じて適宜行えばよい。
As shown in FIG. 23, the
以上のことから、本実施の形態２によれば、実施の形態１よりも高い遮光効果を得ることができる。 From the above, according to the second embodiment, a light shielding effect higher than that of the first embodiment can be obtained.
＜実施の形態３＞
実施の形態１，２では、薄膜トランジスタをバックチャネルエッチング構造に適用する場合について説明した。本発明の実施の形態３では、薄膜トランジスタをエッチングストッパー構造に適用する場合について説明する。
<
In the first and second embodiments, the case where the thin film transistor is applied to the back channel etching structure has been described. In
図２４は、本実施の形態３による薄膜トランジスタの構成の一例を示す断面図である。また、図２５は、図２４を上方から見たときの平面図である。なお、図２４の断面は、図１のＡ１−Ａ２断面に対応している。 FIG. 24 is a cross-sectional view showing an example of the configuration of the thin film transistor according to the third embodiment. FIG. 25 is a plan view of FIG. 24 viewed from above. 24 corresponds to the A1-A2 cross section of FIG.
エッチングストッパー構造は、チャネル層である酸化物半導体層４上にシリコン酸化膜等の絶縁膜１６を形成することによって、ソース電極６とドレイン電極７の成膜およびパターニング時に、酸化物半導体層４にダメージが与えられないようにした構造である。エッチングストッパー構造は、絶縁膜１６の転写プロセス工程が増えるため、実施の形態１，２で説明したバックチャネルエッチング構造よりも製造コストが高くなる。しかし、プロセス工程の増加によって、薄膜トランジスタの特性の不安定要素を取り除く効果がある。
In the etching stopper structure, an insulating
図２４，２５に示すように、本実施の形態３による薄膜トランジスタをエッチングストッパー構造に適用する場合は、酸化物半導体層４上に絶縁膜１６を残すだけでなく、絶縁膜１６のパターンで酸化物半導体層５の全てを被覆するように残しておく。すなわち、絶縁膜１６は、酸化物半導体層（チャネル層４）上の少なくとも一部、かつ酸化物半導体層５を被覆するように形成されている。なお、ソース電極６およびドレイン電極７は、絶縁膜１６に形成されたコンタクトホールを介してチャネル層４に接続される。
As shown in FIGS. 24 and 25, when the thin film transistor according to the third embodiment is applied to the etching stopper structure, not only the insulating
以上のことから、本実施の形態３によれば、ソース電極６とドレイン電極７とが酸化物半導体層（チャネル層４）を介して短絡することがないため、実施の形態１，２のような酸化物半導体層５が離間している箇所を設けることなく、チャネル層４の全周に渡って連続して形成することができるため、遮光効果を向上させることができる。
From the above, according to the third embodiment, the
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.
１ 基板、２ ゲート電極、３ ゲート絶縁膜、４ 酸化物半導体層、５ 酸化物半導体層、５ａ 酸化物半導体層、５ｂ 酸化物半導体層、６ ソース電極、７ ドレイン電極、８ 保護膜、９ 配向膜、１０ コンタクトホール、１１ 画素電極、１２ ゲート配線、１３ ソース配線、１４ 補助容量電極・配線、１５ レジスト、１６ 絶縁膜、２０，２１ 領域。 1 substrate, 2 gate electrode, 3 gate insulating film, 4 oxide semiconductor layer, 5 oxide semiconductor layer, 5a oxide semiconductor layer, 5b oxide semiconductor layer, 6 source electrode, 7 drain electrode, 8 protective film, 9 orientation Film, 10 contact hole, 11 pixel electrode, 12 gate wiring, 13 source wiring, 14 auxiliary capacitance electrode / wiring, 15 resist, 16 insulating film, 20, 21 region.
Claims (17)
前記基板上に形成されたゲート電極と、
前記ゲート電極を被覆するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート電極と平面視で重なるように形成された第１の酸化物半導体からなるチャネル層と、
前記チャネル層にそれぞれ接続されるソース電極およびドレイン電極と、
前記ゲート絶縁膜上に前記チャネル層と離間して形成され、前記チャネル層に沿って延在する第２の酸化物半導体からなる酸化物半導体層と、
を備える、アレイ基板。 An array substrate comprising gate wirings and source wirings arranged in a matrix on the substrate, and thin film transistors arranged at intersections of the gate wirings and the source wirings,
A gate electrode formed on the substrate;
A gate insulating film formed to cover the gate electrode;
A channel layer made of a first oxide semiconductor provided on the gate insulating film and formed to overlap the gate electrode in plan view;
A source electrode and a drain electrode respectively connected to the channel layer;
An oxide semiconductor layer made of a second oxide semiconductor formed on the gate insulating film and spaced apart from the channel layer and extending along the channel layer;
An array substrate comprising:
前記第１の酸化物半導体層の前記伸長部の先端と、前記第２の酸化物半導体層の前記伸長部の先端とは、前記ゲート電極上で対向することを特徴とする、請求項３または４に記載のアレイ基板。 The first oxide semiconductor layer and the second oxide semiconductor layer each have an extension formed by extending in a channel length direction of a channel formed in the channel layer,
The tip of the extension part of the first oxide semiconductor layer and the tip of the extension part of the second oxide semiconductor layer are opposed to each other on the gate electrode. 5. The array substrate according to 4.
前記第１の酸化物半導体層の前記伸長部の先端は、前記第２の酸化物半導体層の前記伸長部と、前記チャネル層との間に位置することを特徴とする、請求項３または４に記載のアレイ基板。 The first oxide semiconductor layer and the second oxide semiconductor layer each have an extension formed by extending in a channel length direction of a channel formed in the channel layer,
5. The tip of the extension part of the first oxide semiconductor layer is located between the extension part of the second oxide semiconductor layer and the channel layer. 6. The array substrate according to 1.
前記第３の酸化物半導体層は、前記第１の酸化物半導体層の前記伸長部と、前記第２の酸化物半導体層の前記伸長部とが対向する部位に沿って形成されることを特徴とする、請求項６に記載のアレイ基板。 A third oxide extending apart from the channel layer, the first oxide semiconductor layer, and the second oxide semiconductor layer and extending in a channel length direction of a channel formed in the channel layer; Further comprising a semiconductor layer,
The third oxide semiconductor layer is formed along a portion where the extension portion of the first oxide semiconductor layer and the extension portion of the second oxide semiconductor layer face each other. The array substrate according to claim 6.
前記酸化物半導体層は、前記チャネル層を平面視で囲むように形成され、
前記ソース電極および前記ドレイン電極は、前記絶縁膜に形成されたコンタクトホールを介して前記チャネル層に接続されることを特徴とする、請求項１に記載のアレイ基板。 Further comprising an insulating film formed on the oxide semiconductor layer;
The oxide semiconductor layer is formed so as to surround the channel layer in plan view,
The array substrate according to claim 1, wherein the source electrode and the drain electrode are connected to the channel layer through a contact hole formed in the insulating film.
（ｂ）前記ゲート電極を被覆するようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に前記ゲート電極と平面視で重なるように第１の酸化物半導体からなるチャネル層を形成するとともに、前記ゲート絶縁膜上に前記チャネル層と離間して第２の酸化物半導体からなる酸化物半導体層を形成する工程と、
（ｄ）前記チャネル層に接続するようにソース電極およびゲート電極を形成する工程と、
を備える、アレイ基板の製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film so as to cover the gate electrode;
(C) forming a channel layer made of a first oxide semiconductor on the gate insulating film so as to overlap the gate electrode in plan view, and separating the channel layer on the gate insulating film from the channel layer; Forming an oxide semiconductor layer made of an oxide semiconductor;
(D) forming a source electrode and a gate electrode so as to connect to the channel layer;
A method for manufacturing an array substrate.
（ｆ）前記酸化物半導体層の表面にダメージを形成する工程をさらに備えることを特徴とする、請求項１４に記載のアレイ基板の製造方法。 After the step (c),
(F) The method of manufacturing an array substrate according to claim 14, further comprising a step of forming damage on the surface of the oxide semiconductor layer.
前記第１の酸化物半導体および前記第２の酸化物半導体は、Ｉｎ、Ｇａ、およびＺｎの元素を少なくとも１つ含む酸化物半導体であることを特徴とする、請求項１４または１５に記載のアレイ基板の製造方法。 In the step (c),
The array according to claim 14 or 15, wherein the first oxide semiconductor and the second oxide semiconductor are oxide semiconductors containing at least one of In, Ga, and Zn elements. A method for manufacturing a substrate.
前記チャネル層および前記酸化物半導体層は、同一の層に形成されることを特徴とする、請求項１４から１６のいずれか１項に記載のアレイ基板の製造方法。 In the step (c),
The method for manufacturing an array substrate according to claim 14, wherein the channel layer and the oxide semiconductor layer are formed in the same layer.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6395974B1 (en) * | 2017-04-12 | 2018-09-26 | 三菱電機株式会社 | Thin film transistor substrate and manufacturing method thereof |
| WO2018189943A1 (en) * | 2017-04-12 | 2018-10-18 | 三菱電機株式会社 | Thin-film transistor substrate and method for manufacturing same |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066470A (en) * | 1983-09-21 | 1985-04-16 | Nec Corp | Thin film transistor |
| JP2001264816A (en) * | 2000-03-23 | 2001-09-26 | Nec Corp | Liquid crystal light valve |
| JP2002141509A (en) * | 2000-11-01 | 2002-05-17 | Matsushita Electric Ind Co Ltd | Thin-film transistor and liquid crystal display |
| JP2006313906A (en) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | Thin film transistor substrate, liquid crystal display including the same, and method for manufacturing the substrate |
| JP2012093707A (en) * | 2010-10-22 | 2012-05-17 | Samsung Mobile Display Co Ltd | Display device and method for manufacturing the same |
| WO2012090794A1 (en) * | 2010-12-27 | 2012-07-05 | シャープ株式会社 | Semiconductor device and method for manufacturing same |
| CN102646684A (en) * | 2012-02-17 | 2012-08-22 | 京东方科技集团股份有限公司 | Array substrate, manufacturing method thereof and display device |
| JP2012164976A (en) * | 2011-01-21 | 2012-08-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method for the same |
| JP2014041958A (en) * | 2012-08-23 | 2014-03-06 | Japan Display Inc | Display device and method of manufacturing the same |
-
2014
- 2014-08-27 JP JP2014172490A patent/JP2016048706A/en active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066470A (en) * | 1983-09-21 | 1985-04-16 | Nec Corp | Thin film transistor |
| JP2001264816A (en) * | 2000-03-23 | 2001-09-26 | Nec Corp | Liquid crystal light valve |
| JP2002141509A (en) * | 2000-11-01 | 2002-05-17 | Matsushita Electric Ind Co Ltd | Thin-film transistor and liquid crystal display |
| JP2006313906A (en) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | Thin film transistor substrate, liquid crystal display including the same, and method for manufacturing the substrate |
| JP2012093707A (en) * | 2010-10-22 | 2012-05-17 | Samsung Mobile Display Co Ltd | Display device and method for manufacturing the same |
| WO2012090794A1 (en) * | 2010-12-27 | 2012-07-05 | シャープ株式会社 | Semiconductor device and method for manufacturing same |
| JP2012164976A (en) * | 2011-01-21 | 2012-08-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method for the same |
| CN102646684A (en) * | 2012-02-17 | 2012-08-22 | 京东方科技集团股份有限公司 | Array substrate, manufacturing method thereof and display device |
| JP2014041958A (en) * | 2012-08-23 | 2014-03-06 | Japan Display Inc | Display device and method of manufacturing the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6395974B1 (en) * | 2017-04-12 | 2018-09-26 | 三菱電機株式会社 | Thin film transistor substrate and manufacturing method thereof |
| WO2018189943A1 (en) * | 2017-04-12 | 2018-10-18 | 三菱電機株式会社 | Thin-film transistor substrate and method for manufacturing same |
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