JP2016040897A - Power saving device in orthogonal frequency division multiplex communication - Google Patents
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Abstract
Description
本実施例は、直交周波数分割多重通信におけるインターリーバーメモリまたはデインターリーバーメモリの動的制御を通じた電力節減装置に関する。 The present embodiment relates to a power saving apparatus through dynamic control of an interleaver memory or a deinterleaver memory in orthogonal frequency division multiplex communication.
この部分に記述されている内容は、単純に本実施例に対する背景情報を提供するものに過ぎず、従来技術を構成するものではない。 The contents described in this part merely provide background information for this embodiment, and do not constitute the prior art.
ＯＦＤＭ（Ｏｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）は、多重経路フェーディングチャンネル環境でデータの効率的な伝送が可能であるという長所により、現在、多様な無線ネットワークで用いられている。特に、ＯＦＤＭは、ＩＥＥＥ８０２．１１ａ、ＨＩＰＥＲＬＡＮ／２などの無線ＬＡＮ標準や、ＤＡＢ（Ｄｉｇｉｔａｌ Ａｕｄｉｏ Ｂｒｏａｄｃａｓｔｉｎｇ）、ＤＶＢ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ）、ＩＳＤＢ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ）などの地上波デジタルマルチメディア放送の標準に用いられている。 OFDM (Orthogonal Frequency Division Multiplexing) is currently used in various wireless networks due to the advantage that data can be efficiently transmitted in a multipath fading channel environment. In particular, OFDM is based on wireless LAN standards such as IEEE 802.11a and HIPERLAN / 2, DAB (Digital Audio Broadcasting), DVB (Digital Video Broadcasting), ISDB (Integrated Services Digital Broadcasting Digital Broadcasting). It is used for.
ＩＳＤＢ標準には、ＩＳＤＢ―Ｓ（衛星放送）、ＩＳＤＢ―Ｔ（地上波）、ＩＳＤＢ―Ｃ（ケーブル）、２．６ＧＨｚ帯域モバイル放送などがあり、これらは、いずれもＭＰＥＧ―２標準のビデオ符号化及びオーディオ符号化を用いる。ＩＳＤＢ―Ｔ ＤＭＢ（１―セグメント）は、１３個の周波数セグメントのうち１個の固定された周波数セグメントのみを用いる地上デジタルＴＶ放送のモバイル用放送サービスを称する。 ISDB standards include ISDB-S (satellite broadcasting), ISDB-T (terrestrial), ISDB-C (cable), and 2.6 GHz band mobile broadcasting, all of which are MPEG-2 standard video codes. And audio encoding are used. ISDB-T DMB (1-segment) refers to a mobile broadcasting service for digital terrestrial TV broadcasting that uses only one fixed frequency segment out of 13 frequency segments.
ＯＦＤＭを始めとするほとんどのデジタル通信では、データ送受信過程で生じるエラーを容易に訂正するために、インターリービング及びデインターリービングが行われる。インターリービング及びデインターリービングは、非常に大きいメモリ資源を要求する作業である。デジタル通信端末機が携帯用に生産される趨勢に合わせて、インターリービングまたはデインターリービングで使用されるメモリの電力消耗を減少させる必要がある。 In most digital communications such as OFDM, interleaving and deinterleaving are performed to easily correct errors that occur during the data transmission and reception process. Interleaving and deinterleaving are operations that require very large memory resources. In accordance with the trend that digital communication terminals are produced for portable use, it is necessary to reduce the power consumption of the memory used for interleaving or deinterleaving.
本実施例は、ＯＦＤＭ通信におけるインターリービングまたはデインターリービング時、全ての経路遅延に対して時間的に可変する相対的なメモリ住所を付与することによってメモリアクセスタイミングを予測できるようにし、ＳＲＡＭまたはＤＲＡＭなどのメモリに備えられたパワーダウンモードを適時に稼動させることによって、電力を節減できるようにする電力節減装置を提供することを主な目的とする。 In this embodiment, at the time of interleaving or deinterleaving in OFDM communication, it becomes possible to predict the memory access timing by assigning a relative memory address that is temporally variable with respect to all path delays. The main object of the present invention is to provide a power saving device that can save power by operating a power down mode provided in a memory in a timely manner.
本実施例の一側面によると、デジタルデータ送信装置において、前記デジタルデータ送信装置は、入力されたビットストリームを符号化した符号化データを生成する符号化部；前記符号化データをインターリービングするとき、時間的に可変する相対的な可変メモリ住所を生成し、前記可変メモリ住所に基づいてインターリービングデータを生成するインターリーバー部；前記インターリービングデータを変調した変調データを生成する変調部；及び前記変調データを受信装置に伝送する伝送部；を含み、前記インターリーバー部は、インターリービングしようとするデータを保存する複数のメモリユニットで構成されたタイムインターリーバーメモリを含み、前記タイムインターリーバーメモリは、前記インターリーバー部で生成した前記可変メモリ住所を用いて各メモリユニットの使用時点を予測し、未使用メモリユニットに対して予測される次の使用時点まで電力節減モードを稼動させることを特徴とするデジタルデータ送信装置を提供する。 According to an aspect of the present embodiment, in the digital data transmission apparatus, the digital data transmission apparatus generates an encoded data obtained by encoding an input bitstream; when interleaving the encoded data An interleaver unit that generates a relative variable memory address that varies in time and generates interleaving data based on the variable memory address; a modulation unit that generates modulation data obtained by modulating the interleaving data; and A transmission unit configured to transmit modulation data to a receiving device; and the interleaver unit includes a time interleaver memory including a plurality of memory units that store data to be interleaved, and the time interleaver memory includes: , Generated by the interleaver unit Variable memory address was used to predict the use time of each memory unit, providing a digital data transmission apparatus characterized by operating the power saving mode until the next point of use expected for unused memory units.
本実施例の他の側面によると、デジタルデータ受信装置において、送信装置からビットストリームを受信するデータ受信部；前記ビットストリームを復調した復調データを生成する復調部；前記復調データをデインターリービングするとき、時間的に可変する相対的な可変メモリ住所を生成し、前記可変メモリ住所に基づいてデインターリービングデータを生成するデインターリーバー部；及び前記デインターリービングデータを復号化した復号化データを生成する復号化部；を含み、前記デインターリーバー部は、デインターリービングしようとするデータを保存する複数のメモリユニットで構成されたタイムデインターリーバーメモリを含み、前記タイムデインターリーバーメモリは、前記デインターリーバー部で生成した前記可変メモリ住所を用いて各メモリユニットの使用時点を予測し、未使用メモリユニットに対して予測される次の使用時点まで電力節減モードを稼動させることを特徴とするデジタルデータ受信装置を提供する。 According to another aspect of the present embodiment, in the digital data receiving device, a data receiving unit that receives a bit stream from a transmitting device; a demodulating unit that generates demodulated data obtained by demodulating the bit stream; and deinterleaving the demodulated data A deinterleaving unit that generates a relative variable memory address that varies in time and generates deinterleaving data based on the variable memory address; and decoded data obtained by decoding the deinterleaving data A decoding unit for generating, wherein the deinterleaver unit includes a time deinterleaver memory including a plurality of memory units for storing data to be deinterleaved, and the time deinterleaver memory includes: The variable memo generated by the deinterleaver unit Expecting to use the time of each memory unit with the address to provide a digital data receiving apparatus characterized by operating the power saving mode until the next point of use expected for unused memory units.
以上説明したように、本実施例によると、ＯＦＤＭ通信におけるインターリービングまたはデインターリービング時、全ての経路遅延に対して時間的に可変する相対的なメモリ住所を付与することによってメモリアクセスタイミングを予測できるようにし、ＤＲＡＭまたはＳＲＡＭなどのメモリに備えられたパワーダウンモードを適時に稼動させることによって電力を節減できるようにするという効果がある。 As described above, according to the present embodiment, at the time of interleaving or deinterleaving in OFDM communication, the memory access timing is predicted by assigning a relative memory address that is temporally variable for all path delays. There is an effect that power can be saved by operating the power down mode provided in the memory such as DRAM or SRAM in a timely manner.
以下では、本実施例を添付の図面を参照して詳細に説明する。 Hereinafter, the present embodiment will be described in detail with reference to the accompanying drawings.
本実施例は、ＩＳＤＢ―Ｔ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ―Ｔｅｒｒｅｓｔｒｉａｌ）を基盤にする。ＩＳＤＢ―Ｔは、ＨＤＴＶ放送、多チャンネルＳＤＴＶ放送、モバイル、ポータブルマルチメディアサービスを具現するための規格であって、ＯＦＤＭに基づいたＢＳ（Ｂａｎｄ Ｓｅｇｍｅｎｔ）―ＯＦＤＭ方式を用いる。ＩＳＤＢ―Ｔは、一つのチャンネルの帯域幅が約５．６ＭＨｚである。ＢＳ―ＯＦＤＭを用いることは、５．６ＭＨｚの帯域幅を１３片に分け、一片をセグメントと定義して用いることである。ここで、一つのセグメントは、４２９Ｋｈｚ（５．６ＭＨｚ／１３）の帯域幅を有する。 The present embodiment is based on ISDB-T (Integrated Service Digital Broadcasting-Terrestrial). ISDB-T is a standard for implementing HDTV broadcasting, multi-channel SDTV broadcasting, mobile, and portable multimedia services, and uses a BS (Band Segment) -OFDM system based on OFDM. In ISDB-T, the bandwidth of one channel is about 5.6 MHz. The use of BS-OFDM means that the 5.6 MHz bandwidth is divided into 13 pieces, and one piece is defined as a segment. Here, one segment has a bandwidth of 429 Khz (5.6 MHz / 13).
ＩＳＤＢ―Ｔは、セグメント別に異なる変調／復調方式を用いてもよく、すなわち、セグメント別にＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）、ＤＱＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）、１６ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）、６４ＱＡＭ変調／復調方式などの多様な変調／復調方式を用いてもよい。また、１３個のセグメントを用いてＨＤＴＶ放送を伝送したり、多チャンネルＳＤＴＶ放送を伝送し、モバイル放送を伝送してもよい。ＩＳＤＢ―Ｔにおいて、映像圧縮方式としてはＭＰＥＧ―２ビデオを用い、音声圧縮方式としてはＭＰＥＧ―２（オーディオＡＡＣ）を用いる。 The ISDB-T may use different modulation / demodulation schemes for each segment, that is, QPSK (Quadrature Phase Shift Keying), DQPSK (Differential Quadrature Phase Shift Keying), 16QAM (Quad AM Modulation). Various modulation / demodulation schemes such as schemes may be used. Also, mobile broadcasts may be transmitted by transmitting HDTV broadcasts using 13 segments, or transmitting multi-channel SDTV broadcasts. In ISDB-T, MPEG-2 video is used as a video compression system, and MPEG-2 (audio AAC) is used as an audio compression system.
本実施例は、ＩＳＤＢ―Ｔ標準のＯＦＤＭ通信に基づいて説明するが、本実施例が属する分野の通常の技術者であれば、他の標準のＯＦＤＭ通信に対しても本実施例の装置を修正及び変更して適用可能であろう。 The present embodiment will be described based on the ISDB-T standard OFDM communication. However, if a normal engineer in the field to which the present embodiment belongs, the apparatus of the present embodiment can be used for other standard OFDM communication. Modifications and changes will be applicable.
図１は、本実施例に係るＯＦＤＭ通信における送信機を概略的に示したブロック構成図である。 FIG. 1 is a block diagram schematically illustrating a transmitter in OFDM communication according to the present embodiment.
本実施例に係る送信機１００は、好ましくは、ＯＦＤＭ方式でデータを伝送する送信機である。 The transmitter 100 according to the present embodiment is preferably a transmitter that transmits data by the OFDM method.
ＯＦＤＭ方式とは、高速の伝送率を有するデータ列（Ｄａｔａ Ｓｔｒｅａｍ）を低い伝送率を有する多数のデータ列に分け、これらを多数の副搬送波を用いて同時に受信機に伝送する通信方式を意味する。送信機１００は、データ列を複数のサブチャンネルで同時に並んで伝送する多重搬送波伝送方式でデータを伝送する。ＯＦＤＭ方式は、一つのチャンネルの高速データ列を多重チャンネルで同時に伝送するという側面で多重化技術を含み、多重の搬送波に分割して乗せて伝送するという側面で変調技術を含む。このとき、送信機１００で用いるそれぞれの副搬送波の波形は、時間軸上では直交するが、周波数軸上では重なるようになる。 The OFDM scheme means a communication scheme in which a data stream having a high transmission rate (Data Stream) is divided into a large number of data sequences having a low transmission rate, and these are simultaneously transmitted to a receiver using a large number of subcarriers. . The transmitter 100 transmits data by a multi-carrier transmission method in which a data string is transmitted side by side on a plurality of subchannels simultaneously. The OFDM system includes a multiplexing technique in terms of simultaneously transmitting a high-speed data string of one channel through multiple channels, and includes a modulation technique in terms of dividing and transmitting the multiplexed data on multiple carriers. At this time, the waveforms of the subcarriers used in transmitter 100 are orthogonal on the time axis, but overlap on the frequency axis.
本実施例に係る送信機１００は、符号化部１１０、インターリーバー部１２０、変調部１３０、パイロット挿入部１４０、ＩＦＦＴ部１５０、デジタルアナログコンバーター１６０及びＲＦ送信部１７０を含む。本実施例では、送信機１００が符号化部１１０、インターリーバー部１２０、変調部１３０、パイロット挿入部１４０、ＩＦＦＴ部１５０、デジタルアナログコンバーター１６０及びＲＦ送信部１７０のみを含むことを記載しているが、必ずしもこれに限定されることはなく、本実施例の本質的な特性から逸脱しない範囲の多様な送信機に対して本実施例を修正または変形して適用可能である。 The transmitter 100 according to the present embodiment includes an encoding unit 110, an interleaver unit 120, a modulation unit 130, a pilot insertion unit 140, an IFFT unit 150, a digital / analog converter 160, and an RF transmission unit 170. In this embodiment, it is described that the transmitter 100 includes only an encoding unit 110, an interleaver unit 120, a modulation unit 130, a pilot insertion unit 140, an IFFT unit 150, a digital / analog converter 160, and an RF transmission unit 170. However, the present invention is not necessarily limited to this, and the present embodiment can be applied to various transmitters within a range that does not depart from the essential characteristics of the present embodiment.
符号化部１１０は、入力されたビットストリームのデータ列を符号化し、符号化データを生成する。符号化部１１０は、畳み込み符号（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｃｏｄｅ）を用いた畳み込み符号化を行ったり、格子符号化、ターボ符号化、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号化またはこれらのうち二つ以上を互いに連接した連接符号化（Ｃｏｎｃａｔｅｎａｔｅｄ Ｅｎｃｏｄｉｎｇ）などを行ってもよい。また、符号化部１１０は、符号化率を調節することができ、符号化オーバーヘッド（Ｃｏｄｉｎｇ Ｏｖｅｒｈｅａｄ）を減少させるために所定の選択ビットを削除することができる。 The encoding unit 110 encodes the data stream of the input bit stream and generates encoded data. The encoding unit 110 performs convolutional coding using a convolutional code, lattice coding, turbo coding, LDPC (Low Density Parity Check) coding, or two or more of these are connected to each other. Concatenated encoding may be performed. In addition, the encoding unit 110 can adjust the encoding rate, and can delete predetermined selection bits in order to reduce the encoding overhead.
インターリーバー部１２０は、符号化部１１０から受信された符号化データ列の順序を一定単位（例えば、ブロックの列と行など）で再配列したインターリービングデータを生成する。すなわち、インターリーバー部１２０は、瞬間的な雑音によるデータ列中間のビットが損失されるとしても、その影響が局部的に表れるようにし、損失されたビットを復旧できるようにする。例えば、特定時点で干渉などによって連続的にビットが損失されたデータ（信号）を受信したとしても、該当のデータを再び元の順に再配列すると、損失された情報が分散され、部分的にのみデータ（信号）が損失される。結果的に、データを配列を変えて伝送することによって、いずれか一部分にエラーが集中（Ｂｕｒｓｔ Ｅｒｒｏｒ）することを防止することができる。 The interleaver unit 120 generates interleaving data in which the order of the encoded data sequence received from the encoding unit 110 is rearranged in a certain unit (for example, a column and a row of blocks). That is, even if the bit in the middle of the data string due to instantaneous noise is lost, the interleaver unit 120 makes the effect appear locally and enables the lost bit to be recovered. For example, even if data (signal) in which bits are continuously lost due to interference at a specific time point is received, if the corresponding data is rearranged again in the original order, the lost information is dispersed and only partially Data (signal) is lost. As a result, it is possible to prevent the error from being concentrated on any part (Burst Error) by transmitting the data by changing the arrangement.
インターリーバー部１２０で行うインターリービング方式には、ブロックインターリービング、畳み込みインターリービングなどがある。ブロックインターリービングとは、データ列を一定のブロック単位で束ねた後、列と行を変えて伝送し、復号化時に逆順に再生する方式である。すなわち、データ列を一定のブロック単位で区分し、行列形態に配列した後、列と行を変えて伝送する方式である。一つのブロックはｎ×ｍ行列で表現され、ブロック単位（ｎ×ｍ行列）でインターリービングが行われる。インターリービング深さ（Ｉｎｔｅｒｌｅａｖｉｎｇ Ｄｅｐｔｈ）とは、一つのブロックで処理する総ビット数を意味する。 Examples of interleaving methods performed by the interleaver unit 120 include block interleaving and convolutional interleaving. Block interleaving is a method in which data strings are bundled in a unit of a certain block, and then transmitted while changing columns and rows, and reproduced in reverse order at the time of decoding. In other words, the data string is divided into fixed block units, arranged in a matrix form, and then transmitted by changing the columns and rows. One block is represented by an n × m matrix, and interleaving is performed in block units (n × m matrix). Interleaving depth means the total number of bits processed in one block.
本実施例に係るインターリーバー部１２０は、符号化データをインターリービングするとき、時間的に可変する相対的な可変メモリ住所を生成し、生成された可変メモリ住所に基づいてインターリービングデータを生成する。インターリーバー部１２０は、再構成された経路遅延による出力時点の相対的な差を用いて以前の経路遅延に対して加減しながら可変メモリ住所を付与する。インターリーバー部１２０は、インターリービングのために以前のメモリ住所に以前のメモリ住所偏差値を加算する。インターリーバー部１２０は、メモリ総量を理想的メモリ（Ｉｄｅａｌ Ｍｅｍｏｒｙ）より高く設定（例えば、＋１）する。メモリ総量を理想的メモリより高く設定する理由は、遅延のない経路も書き取り及び読み取り動作を通じて出力されるためである。すなわち、遅延のない経路も１個のメモリアドレスを使用する。 The interleaver unit 120 according to the present embodiment generates a relative variable memory address that is temporally variable when interleaving encoded data, and generates interleaving data based on the generated variable memory address. . The interleaver unit 120 assigns a variable memory address while adjusting the previous route delay using a relative difference in output time due to the reconstructed route delay. The interleaver unit 120 adds the previous memory address deviation value to the previous memory address for interleaving. The interleaver unit 120 sets (for example, +1) the total amount of memory higher than the ideal memory (ideal memory). The reason for setting the total memory higher than the ideal memory is that a path without delay is also output through the write and read operations. In other words, a path without delay uses one memory address.
インターリーバー部１２０は、経路遅延による出力時点の相対的な差を以前の経路住所に加算しながら時間的に可変する相対的な可変メモリ住所を生成する。このとき、経路とは、経路ネットワークで二つのノードを直接つなぐ経路（Ｂｒａｎｃｈ）をいう。 The interleaver unit 120 generates a relative variable memory address that is temporally variable while adding a relative difference in output time due to the route delay to the previous route address. At this time, the route refers to a route (Branch) that directly connects two nodes in a route network.
このようなインターリーバー部１２０は、結果的に入出力が順次的に行われる特性を用いて経路遅延が最小単位になるように時間関係を考慮して経路を再構成し、ＩＳＤＢ―Ｔのタイムインターリーバーでは、ＯＦＤＭ特定モードと関係なく動作させる。ここで、タイムインターリーバーは、内部インターリーバーをいい、外部インターリーバーとしては、ブロックインターリーバーがある。このように、インターリーバー部１２０が可変メモリ住所を生成する具体的な動作については後で説明する。 Such an interleaver unit 120 reconstructs the path in consideration of the time relationship so that the path delay becomes a minimum unit using the characteristic that input / output is sequentially performed, and the time of ISDB-T The interleaver is operated regardless of the OFDM specific mode. Here, the time interleaver refers to an internal interleaver, and the external interleaver includes a block interleaver. As described above, a specific operation in which the interleaver unit 120 generates the variable memory address will be described later.
タイムインターリーバーのための可変メモリ住所を生成するインターリーバー部１２０は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に具現されてもよい。ここで、ＲＡＭは、電気信号によって記録及び削除が無制限に可能な揮発性半導体を意味する。ＲＡＭは、マイクロプロセッサと最も密接に連結されて動く装置であって、マイクロプロセッサと共に狭い面積内に最も多い回路が入っている装置である。ＲＡＭは、読み取りと書き取りが全て可能なメモリを総称し、電気が供給されるときに一時的に情報を保存し、揮発性である。ＲＡＭは、再びシステムメモリやグラフィックメモリとして使用するＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）（ＥＤＯＲＡＭ、ＳＤＲＡＭ、ＲＤＲＡＭなど）と、キャッシュ（Ｃａｃｈｅ）メモリとして使用するＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）とに区分される。 The interleaver unit 120 that generates a variable memory address for the time interleaver may be implemented in a RAM (Random Access Memory). Here, the RAM means a volatile semiconductor that can be recorded and deleted without restriction by an electric signal. A RAM is a device that operates most closely connected to a microprocessor, and has the most circuits in a small area together with the microprocessor. RAM is a generic term for memory that can be read and written, and temporarily stores information when electricity is supplied, and is volatile. The RAM is divided into DRAM (Dynamic RAM) (EDORAM, SDRAM, RDRAM, etc.) used again as system memory and graphic memory, and SRAM (Static RAM), used as cache memory.
インターリーバー部１２０は、ＳＲＡＭまたはＤＲＡＭに具現されてもよい。インターリーバー部１２０がＤＲＡＭに具現された場合、同一のレイヤーにおける現在のメモリ住所と次のメモリ住所との差がモジュラー演算を除いては既に設定された値以下であるので（例えば、ＩＳＤＢ―Ｔで使用するメモリ深さ（Ｍｅｍｏｒｙ Ｄｅｐｔｈ）によるラップアラウンド（Ｗｒａｐ Ａｒｏｕｎｄ）を除いては、Ｍａｘ９５以下）、メモリアクセス時のＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）頻度を減少させることができる。 The interleaver unit 120 may be implemented in SRAM or DRAM. When the interleaver unit 120 is implemented in a DRAM, the difference between the current memory address and the next memory address in the same layer is equal to or less than a preset value except for modular operations (for example, ISDB-T The RAS (Row Address Strobe) frequency at the time of memory access can be reduced, except for wraparound (Max 95 except for Wrap Around) due to the memory depth used in.
変調部１３０は、インターリーバー部１２０から受信されたインターリービングデータをＢＰＳＫ（Ｂｉｎａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）、ＱＰＳＫ、ＱＡＭなどを用いて変調する。パイロット挿入部１４０は、変調部１３０から受信された変調データを受け取り、既に設定されたパイロット配置方法によってパイロットを挿入する。ＩＦＦＴ部１５０は、パイロット挿入部１４０から受信されたパイロットを挿入したデータを逆フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）し、逆変換データを生成する。デジタルアナログコンバーター１６０は、ＩＦＦＴ部１５０から受信された逆変換データをアナログデータに変換してＲＦ送信部１７０に伝送する。ＲＦ送信部１７０は、デジタルアナログコンバーター１６０から受信されたアナログデータを各チャンネル別送信アンテナを用いて受信機２００に伝送する。 Modulation section 130 modulates the interleaving data received from interleaver section 120 using BPSK (Binary Phase Shift Keying), QPSK, QAM, or the like. The pilot insertion unit 140 receives the modulation data received from the modulation unit 130 and inserts a pilot according to a pilot arrangement method that has already been set. IFFT section 150 performs inverse Fourier transform (IFFT: Inverse Fast Fourier Transform) on the data in which the pilot received from pilot insertion section 140 is inserted, and generates inverse transform data. The digital-analog converter 160 converts the inverse conversion data received from the IFFT unit 150 into analog data and transmits the analog data to the RF transmission unit 170. The RF transmission unit 170 transmits the analog data received from the digital-analog converter 160 to the receiver 200 using each channel-specific transmission antenna.
図２は、本実施例に係るＯＦＤＭ通信における受信機を概略的に示したブロック構成図である。 FIG. 2 is a block diagram schematically illustrating a receiver in OFDM communication according to the present embodiment.
本実施例に係る受信機２００は、好ましくは、ＯＦＤＭ方式でデータを受信する受信機であって、基本的に送信機１００の動作を逆に行う。 The receiver 200 according to the present embodiment is preferably a receiver that receives data by OFDM, and basically performs the operation of the transmitter 100 in reverse.
本実施例に係るＯＦＤＭ通信における受信機２００は、ＲＦ受信部２１０、アナログデジタルコンバーター２２０、同期化部２３０、ＦＦＴ部２４０、復調部２５０、デインターリーバー部２６０及び復号化部２７０を含む。本実施例では、受信機２００がＲＦ受信部２１０、アナログデジタルコンバーター２２０、同期化部２３０、ＦＦＴ部２４０、復調部２５０、デインターリーバー部２６０及び復号化部２７０のみを含むことを記載しているが、必ずしもこれに限定されることはなく、本実施例の本質的な特性から逸脱しない範囲の多様な受信機に対して本実施例を修正または変形して適用可能である。 The receiver 200 in the OFDM communication according to the present embodiment includes an RF receiver 210, an analog-digital converter 220, a synchronization unit 230, an FFT unit 240, a demodulation unit 250, a deinterleaver unit 260, and a decoding unit 270. In this embodiment, it is described that the receiver 200 includes only an RF receiver 210, an analog-digital converter 220, a synchronization unit 230, an FFT unit 240, a demodulation unit 250, a deinterleaver unit 260, and a decoding unit 270. However, the present embodiment is not necessarily limited to this, and the present embodiment can be applied with various modifications or modifications to various receivers within a range not departing from the essential characteristics of the present embodiment.
ＲＦ受信部２１０は、チャンネル別受信アンテナを用いて送信機１００からアナログデータを受信する。アナログデジタルコンバーター２２０は、ＲＦ受信部２１０から受信されたアナログデータをデジタルデータに変換した後で同期化部２３０に伝送する。同期化部２３０は、アナログデジタルコンバーター２２０によって転換されたデジタル信号のタイミング及び周波数を同期化する。ＦＦＴ部２４０は、同期化部２３０によって同期化されたデジタル信号を周波数領域のデータに作る高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）を行い、変換データを生成する。復調部２５０は、ＦＦＴ部２４０から受信した変換データをＢＰＳＫ、ＱＰＳＫ、ＱＡＭなどを用いて復調する。 The RF reception unit 210 receives analog data from the transmitter 100 using the channel-specific reception antenna. The analog / digital converter 220 converts the analog data received from the RF receiver 210 into digital data, and then transmits the digital data to the synchronization unit 230. The synchronization unit 230 synchronizes the timing and frequency of the digital signal converted by the analog-digital converter 220. The FFT unit 240 performs fast Fourier transform (FFT) that creates the digital signal synchronized by the synchronization unit 230 into frequency domain data, and generates converted data. The demodulator 250 demodulates the converted data received from the FFT unit 240 using BPSK, QPSK, QAM, or the like.
デインターリーバー部２６０は、復調部２５０から受信された復調データのデータ列の順序を再配列し、デインターリービングデータを生成する。デインターリーバー部２６０は、瞬間的な雑音によってデータ列中間のビットが損失されたとしても、その影響が局部的に表れるようにし、損失されたビットを復旧できるようにする。 The deinterleaver unit 260 rearranges the order of the data sequence of the demodulated data received from the demodulator 250, and generates deinterleave data. Even if a bit in the middle of the data string is lost due to instantaneous noise, the deinterleaver unit 260 makes the effect appear locally and allows the lost bit to be recovered.
本実施例に係るデインターリーバー部２６０は、復調部２５０から受信された復調データをデインターリービングするとき、時間的に可変する相対的な可変メモリ住所を生成し、生成された可変メモリ住所に基づいてデインターリービングデータを生成する。デインターリーバー部２６０は、再構成された経路遅延による出力時点の相対的な差を用いて以前の経路遅延に対して加減しながら可変メモリ住所を付与する。デインターリーバー部２６０は、デインターリービングのために以前のメモリ住所から以前のメモリ住所偏差値を差し引く。デインターリーバー部２６０は、メモリ総量を理想的メモリより高く設定（例えば、＋１）する。メモリ総量を理想的メモリより高く設定する理由は、遅延のない経路も書き取り及び読み取り動作を通じて出力されるためである。すなわち、遅延のない経路も１個のメモリアドレスを使用する。 When the deinterleaver 260 according to the present embodiment deinterleaves the demodulated data received from the demodulator 250, the deinterleaver 260 generates a relative variable memory address that is temporally variable, and the generated variable memory address. Based on this, deinterleaving data is generated. The deinterleaver unit 260 assigns a variable memory address while adjusting the previous route delay using a relative difference in output time due to the reconstructed route delay. The deinterleaver unit 260 subtracts the previous memory address deviation value from the previous memory address for deinterleaving. The deinterleaver unit 260 sets the total memory amount higher than the ideal memory (for example, +1). The reason for setting the total memory higher than the ideal memory is that a path without delay is also output through the write and read operations. In other words, a path without delay uses one memory address.
デインターリーバー部２６０は、経路遅延による出力時点の相対的な差を以前の経路住所から減算しながら時間的に可変する相対的な可変メモリ住所を生成する。 The deinterleaver unit 260 generates a relative variable memory address that is temporally variable while subtracting a relative difference in output time due to the route delay from the previous route address.
図３ａは、本実施例に係るＩＳＤＢ―Ｔ送信機の単一レイヤーのための住所生成部を概略的に示したブロック構成図である。 FIG. 3A is a block diagram schematically illustrating an address generation unit for a single layer of the ISDB-T transmitter according to the present embodiment.
本実施例に係る送信機１００は、レイヤー住所生成部３００を含む。 The transmitter 100 according to the present embodiment includes a layer address generation unit 300.
レイヤー住所生成部３００は、以前のメモリ住所、以前のメモリ住所偏差値及び使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）に基づいて可変メモリ住所を生成する。このようなレイヤー住所生成部３３０は、使用メモリ深さ算出部３１０、住所偏差算出部３２０及び住所生成部３３０を含む。 The layer address generation unit 300 generates a variable memory address based on the previous memory address, the previous memory address deviation value, and the used memory depth (Used_M_Depth). The layer address generation unit 330 includes a use memory depth calculation unit 310, an address deviation calculation unit 320, and an address generation unit 330.
使用メモリ深さ算出部３１０は、符号化データの該当のレイヤーのタイムインターリーバー長さ（ＴＩ＿Ｌｅｎｇｔｈ）とセグメント数（Ｎｕｍ＿Ｓｅｇ）に基づいて使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）を算出する。 The used memory depth calculation unit 310 calculates the used memory depth (Used_M_Depth) based on the time interleaver length (TI_Length) and the number of segments (Num_Seg) of the corresponding layer of the encoded data.
ＩＳＤＢ―Ｔにおけるタイムインターリーバー長さは、表１の通りである。 Table 1 shows the time interleaver length in ISDB-T.
また、ＩＳＤＢ―Ｔにおけるセグメントパラメーターは、表２の通りである。 The segment parameters in ISDB-T are as shown in Table 2.
ＩＳＤＢ―Ｔは、モード１、モード２及びモード３を有しているが、セグメント当たりのデータキャリアの数は、モード１では９６、モード２では１９２、モード３では３８４である。 ISDB-T has mode 1, mode 2, and mode 3, but the number of data carriers per segment is 96 in mode 1, 192 in mode 2, and 384 in mode 3.
図３ｂは、本実施例に係るＩＳＤＢ―Ｔ送信機の各経路の遅延を例示した図である。 FIG. 3B is a diagram illustrating the delay of each path of the ISDB-T transmitter according to the present embodiment.
数式１は、ＩＳＤＢ―Ｔ送信機において相対的な住所値生成方法に対する数式であって、以前のメモリ住所値に対する現在のメモリ住所値を計算する方式を示す。 Formula 1 is a formula for a relative address value generation method in the ISDB-T transmitter, and shows a method of calculating a current memory address value with respect to a previous memory address value.
図３ｂ及び数式１に表現されたように、ＩＳＤＢ―Ｔスペック上の隣接した経路に対して遅延バッファー（Ｄｅｌａｙ Ｂｕｆｆｅｒ）を定める変数ｍは、５単位で変わるようになる。また、ＩＳＤＢ―Ｔスペック上のｍの値が最大９５に固定されているので、ｍの値を計算するとき、９６でモジュラー演算を行うようになる。結果的に、ＩＳＤＢ―Ｔで、ｍは０と９５との間の値を有する。 As shown in FIG. 3b and Equation 1, the variable m that determines the delay buffer for the adjacent path on the ISDB-T spec is changed by 5 units. Further, since the value of m on the ISDB-T spec is fixed at 95 at the maximum, when the value of m is calculated, a modular calculation is performed at 96. Consequently, in ISDB-T, m has a value between 0 and 95.
住所偏差算出部３２０は、以前のメモリ住所偏差値に既に設定された値を加算した後、結果値を９６でモジュラー演算した値を現在のメモリ住所偏差値として認識する。すなわち、住所偏差算出部３２０は、数式２を用いて現在のメモリ住所偏差値を算出する。 The address deviation calculating unit 320 adds a value that has already been set to the previous memory address deviation value, and then recognizes a value obtained by performing a modular operation of 96 as the current memory address deviation value. That is, the address deviation calculation unit 320 calculates the current memory address deviation value using Equation 2.
住所偏差算出部３２０は、符号化データのデータ有効信号（Ｄａｔａ＿Ｖａｌｉｄ）と既に設定された初期値に基づいて以前のメモリ住所偏差値を算出することができる。 The address deviation calculation unit 320 can calculate the previous memory address deviation value based on the data valid signal (Data_Valid) of the encoded data and the preset initial value.
住所生成部３３０は、以前のメモリ住所、以前のメモリ住所偏差値及び使用メモリ深さに基づいて可変メモリ住所を生成する。住所生成部３３０は、以前のメモリ住所に以前のメモリ住所偏差値を加算した後、結果値を使用メモリ深さでモジュラー演算し、可変メモリ住所を生成する。すなわち、住所生成部３３０は、数式３を用いて可変メモリ住所を生成する。 The address generation unit 330 generates a variable memory address based on the previous memory address, the previous memory address deviation value, and the used memory depth. The address generation unit 330 adds the previous memory address deviation value to the previous memory address, and then modularly calculates the result value using the used memory depth to generate a variable memory address. That is, the address generation unit 330 generates a variable memory address using Equation 3.
タイムインターリーバーメモリ３４０は、可変メモリ住所にインターリービングしようとするデータを保存する。タイムインターリーバーメモリ３４０は、キャリア変調されたサンプルデータをタイムインターリービングするための保存媒体である。このとき、タイムインターリーバーメモリ３４０は、インターリーバーデータの複数のレイヤーに対するそれぞれのメモリ領域を備えるメモリをいう。 The time interleaver memory 340 stores data to be interleaved at the variable memory address. The time interleaver memory 340 is a storage medium for time interleaving the carrier-modulated sample data. At this time, the time interleaver memory 340 is a memory having respective memory areas for a plurality of layers of interleaver data.
図４は、本実施例に係るＩＳＤＢ―Ｔ受信機の単一レイヤーのための住所生成部を概略的に示したブロック構成図である。 FIG. 4 is a block diagram schematically illustrating an address generation unit for a single layer of the ISDB-T receiver according to the present embodiment.
本実施例に係る受信機２００は、レイヤー住所生成部４００を含む。 The receiver 200 according to the present embodiment includes a layer address generation unit 400.
レイヤー住所生成部４００は、以前のメモリ住所、以前のメモリ住所偏差値及び使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）に基づいて可変メモリ住所を生成する。このようなレイヤー住所生成部４００は、使用メモリ深さ算出部４１０、住所生成部４３０、住所偏差算出部４２０及び住所生成部４３０を含む。 The layer address generation unit 400 generates a variable memory address based on the previous memory address, the previous memory address deviation value, and the used memory depth (Used_M_Depth). The layer address generation unit 400 includes a use memory depth calculation unit 410, an address generation unit 430, an address deviation calculation unit 420, and an address generation unit 430.
使用メモリ深さ算出部４１０は、符号化データの該当のレイヤーのタイムインターリーバー長さ（ＴＩ＿Ｌｅｎｇｔｈ）とセグメント数（Ｎｕｍ＿Ｓｅｇ）に基づいて使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）を算出する。 The used memory depth calculation unit 410 calculates the used memory depth (Used_M_Depth) based on the time interleaver length (TI_Length) and the number of segments (Num_Seg) of the corresponding layer of the encoded data.
住所偏差算出部４２０は、以前のメモリ住所偏差値から既に設定された値を差し引いた後、結果値をセグメント当たりのデータキャリア数でモジュラー演算した値を現在のメモリ住所偏差値として認識する。すなわち、住所偏差算出部４２０は、数式４を用いて現在のメモリ住所偏差値を算出する。 The address deviation calculation unit 420 subtracts a previously set value from the previous memory address deviation value, and then recognizes a value obtained by modularly calculating the result value by the number of data carriers per segment as the current memory address deviation value. That is, the address deviation calculation unit 420 calculates the current memory address deviation value using Equation 4.
住所偏差算出部４２０は、符号化データのデータ有効信号（Ｄａｔａ＿Ｖａｌｉｄ）と既に設定された初期値に基づいて以前のメモリ住所偏差値を算出することができる。 The address deviation calculation unit 420 can calculate the previous memory address deviation value based on the data valid signal (Data_Valid) of the encoded data and the preset initial value.
住所生成部４３０は、以前のメモリ住所、以前のメモリ住所偏差値及び使用メモリ深さに基づいて可変メモリ住所を生成する。住所生成部４３０は、以前のメモリ住所から以前のメモリ住所偏差値を差し引いた後、結果値を使用メモリ深さでモジュラー演算し、可変メモリ住所を生成する。すなわち、住所生成部４３０は、数式５を用いて可変メモリ住所を生成する。 The address generation unit 430 generates a variable memory address based on the previous memory address, the previous memory address deviation value, and the used memory depth. The address generation unit 430 subtracts the previous memory address deviation value from the previous memory address, and then modularly calculates the result value using the used memory depth to generate a variable memory address. That is, the address generation unit 430 generates a variable memory address using Equation 5.
タイムデインターリーバーメモリ４４０は、可変メモリ住所にデインターリービングしようとするデータを保存する。タイムデインターリーバーメモリ４４０は、インターリービングされたサンプルデータをタイムデインターリービングするための保存媒体である。このとき、タイムデインターリーバーメモリ４４０は、デインターリーバーデータの複数のレイヤーに対するそれぞれのメモリ領域を備えるメモリをいう。 The time deinterleaver memory 440 stores data to be deinterleaved at the variable memory address. The time deinterleaver memory 440 is a storage medium for time deinterleaving the interleaved sample data. At this time, the time deinterleaver memory 440 refers to a memory having respective memory areas for a plurality of layers of deinterleaver data.
図５は、本実施例に係るＩＳＤＢ―Ｔ送信機のレイヤー別住所生成モジュールを概略的に示したブロック構成図である。 FIG. 5 is a block diagram schematically illustrating an address generation module by layer of the ISDB-T transmitter according to the present embodiment.
本実施例に係る送信機１００のレイヤー別住所生成モジュールは、Ａレイヤー住所生成部５１０、Ｂレイヤー住所生成部５２０、Ｃレイヤー住所生成部５３０、メモリ統合部（Ｍｅｍｏｒｙ Ｍｅｒｇｅ Ｃｉｒｃｕｉｔ）５４０及び全体のレイヤータイムインターリーバーメモリ５５０を含む。このとき、レイヤー住所生成部は、レイヤーの個数だけ存在する。本実施例では、レイヤーが３個であることを前提にして説明したが、Ｎ＿ｌａｙｅｒ個のレイヤーが存在すると、レイヤー住所生成部もＮ＿ｌａｙｅｒ個存在する。 The layer-specific address generation module of the transmitter 100 according to the present embodiment includes an A layer address generation unit 510, a B layer address generation unit 520, a C layer address generation unit 530, a memory integration unit (Memory Merge Circuit) 540, and an entire layer. A time interleaver memory 550 is included. At this time, there are as many layer address generation units as the number of layers. In the present embodiment, the description has been made on the assumption that there are three layers. However, if there are N_layer layers, there are N_layer layer address generation units.
Ａレイヤー住所生成部５１０は、Ａレイヤーのタイムインターリーバー長さ（ＴＩ＿Ｌｅｎｇｔｈ）とセグメント数（Ｎｕｍ＿Ｓｅｇ）に基づいて使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）を算出する。Ａレイヤー住所生成部５１０は、以前のメモリ住所偏差値に基づいて現在のメモリ住所偏差値を算出する。Ａレイヤー住所生成部５１０は、以前のメモリ住所、以前のメモリ住所偏差値及び使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）に基づいて可変メモリ住所を生成する。具体的な方法は、前記の数式２及び数式３を用いて説明した通りである。 The A layer address generation unit 510 calculates the used memory depth (Used_M_Depth) based on the time interleaver length (TI_Length) of the A layer and the number of segments (Num_Seg). The A layer address generation unit 510 calculates the current memory address deviation value based on the previous memory address deviation value. The A layer address generation unit 510 generates a variable memory address based on the previous memory address, the previous memory address deviation value, and the used memory depth (Used_M_Depth). A specific method is the same as described using Equation 2 and Equation 3 above.
Ｂレイヤー住所生成部５２０及びＣレイヤー住所生成部５３０も、Ａレイヤー住所生成部５１０と同一の方式で可変メモリ住所を生成する。レイヤー住所生成部が複数ある場合も、作動原理は同一である。 The B layer address generation unit 520 and the C layer address generation unit 530 also generate variable memory addresses in the same manner as the A layer address generation unit 510. The operation principle is the same when there are a plurality of layer address generation units.
メモリ統合部５４０は、レイヤー住所生成部のそれぞれと連結され、複数のレイヤー（本実施例では、レイヤーＡ、レイヤーＢ、レイヤーＣ）によるレイヤー別可変メモリ住所を時間的に分離した状態で受信する。メモリ統合部５４０は、レイヤー別可変メモリ住所を統合し、統合可変メモリ住所を生成する。すなわち、メモリ統合部５４０は、レイヤー別に割り当てられたメモリ領域を一つのメモリに具現するために統合可変メモリ住所を生成する。 The memory integration unit 540 is connected to each of the layer address generation units, and receives the variable memory addresses for each layer by a plurality of layers (in this embodiment, layer A, layer B, and layer C) in a time-separated state. . The memory integration unit 540 integrates the variable memory addresses for each layer and generates an integrated variable memory address. That is, the memory integration unit 540 generates an integrated variable memory address in order to implement the memory area allocated for each layer in one memory.
また、メモリ統合部５４０は、全体のメモリで複数のレイヤー（本実施例では、レイヤーＡ、レイヤーＢ、レイヤーＣ）別にタイムインターリーバー長さだけのレイヤー別領域を割り当てる。メモリ統合部５４０は、各レイヤー（本実施例では、レイヤーＡ、レイヤーＢ、レイヤーＣ）領域ごとにメモリ住所方向（順方向または逆方向）を設定し、住所方向によって基準住所を設定する。メモリ統合部５４０により、複数のレイヤーのうち特定レイヤーのタイムインターリーバー長さ（ＴＩ＿Ｌｅｎｇｔｈ）が変わったとしても、逆方向のレイヤーにデータ遺失が発生しないようにする。 In addition, the memory integration unit 540 allocates a layer-specific area having a time interleaver length for each of a plurality of layers (layer A, layer B, and layer C in this embodiment) in the entire memory. The memory integration unit 540 sets a memory address direction (forward direction or reverse direction) for each layer (layer A, layer B, layer C in this embodiment), and sets a reference address according to the address direction. Even if the time interleaver length (TI_Length) of a specific layer among a plurality of layers changes, the memory integration unit 540 prevents data loss from occurring in the reverse layer.
全体のレイヤータイムインターリーバーメモリ部５５０は、統合可変メモリ住所にインターリービングしようとするデータを保存する。全体のレイヤータイムインターリーバーメモリ部５５０は、全てのレイヤーに対するキャリア変調されたサンプルデータをタイムインターリービングするための保存媒体である。 The entire layer time interleaver memory unit 550 stores data to be interleaved in the integrated variable memory address. The entire layer time interleaver memory unit 550 is a storage medium for time interleaving the carrier-modulated sample data for all layers.
図６は、本実施例に係るＩＳＤＢ―Ｔ受信機のレイヤー別住所生成モジュールを概略的に示したブロック構成図である。 FIG. 6 is a block configuration diagram schematically illustrating the layer-specific address generation module of the ISDB-T receiver according to the present embodiment.
本実施例に係る受信機２００のレイヤー別住所生成モジュールは、Ａレイヤー住所生成部６１０、Ｂレイヤー住所生成部６２０、Ｃレイヤー住所生成部６３０、メモリ統合部６４０及び全体のレイヤータイムデインターリーバーメモリ６５０を含む。このとき、レイヤー住所生成部は、レイヤーの個数だけ存在する。本実施例では、レイヤーが３個であることを前提にして説明したが、Ｎ＿ｌａｙｅｒ個のレイヤーが存在すると、レイヤー住所生成部もＮ＿ｌａｙｅｒ個存在する。 The layer 200 address generation module of the receiver 200 according to the present embodiment includes an A layer address generation unit 610, a B layer address generation unit 620, a C layer address generation unit 630, a memory integration unit 640, and an entire layer time deinterleaver memory. 650 included. At this time, there are as many layer address generation units as the number of layers. In the present embodiment, the description has been made on the assumption that there are three layers. However, if there are N_layer layers, there are N_layer layer address generation units.
Ａレイヤー住所生成部６１０は、Ａレイヤーのタイムインターリーバー長さ（ＴＩ＿Ｌｅｎｇｔｈ）とセグメント数（Ｎｕｍ＿Ｓｅｇ）に基づいて使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）を算出し、以前のメモリ住所偏差値に基づいて現在のメモリ住所偏差値を算出し、以前のメモリ住所、以前のメモリ住所偏差値及び使用メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）に基づいて可変メモリ住所を生成する。具体的な方法は、前記の数式４及び数式５を用いて説明した通りである。 The A layer address generation unit 610 calculates the used memory depth (Used_M_Depth) based on the time interleaver length (TI_Length) and the number of segments (Num_Seg) of the A layer, and based on the previous memory address deviation value A memory address deviation value is calculated, and a variable memory address is generated based on the previous memory address, the previous memory address deviation value, and the used memory depth (Used_M_Depth). The specific method is as described using Equation 4 and Equation 5 above.
Ｂレイヤー住所生成部６２０及びＣレイヤー住所生成部６３０も、Ａレイヤー住所生成部６１０と同一の方式で可変メモリ住所を生成する。レイヤー住所生成部が複数ある場合にも、作動原理は同一である。 The B layer address generation unit 620 and the C layer address generation unit 630 also generate variable memory addresses in the same manner as the A layer address generation unit 610. The operation principle is the same when there are a plurality of layer address generation units.
メモリ統合部６４０は、レイヤー住所生成部のそれぞれと連結され、複数のレイヤー（本実施例では、レイヤーＡ、レイヤーＢ、レイヤーＣ）によるレイヤー別可変メモリ住所を時間的に分離した状態で受信する。メモリ統合部６４０は、レイヤー別可変メモリ住所を統合し、統合可変メモリ住所を生成する。すなわち、メモリ統合部６４０は、レイヤー別に割り当てられたメモリ領域を一つのメモリに具現するために統合可変メモリ住所を生成する。 The memory integration unit 640 is connected to each of the layer address generation units, and receives the variable memory addresses for each layer by a plurality of layers (in this embodiment, layer A, layer B, and layer C) in a time-separated state. . The memory integration unit 640 integrates the variable memory addresses for each layer and generates an integrated variable memory address. That is, the memory integration unit 640 generates an integrated variable memory address in order to implement the memory area allocated for each layer in one memory.
また、メモリ統合部６４０は、全体のメモリで複数のレイヤー（本実施例では、レイヤーＡ、レイヤーＢ、レイヤーＣ）別にタイムインターリーバー長さだけのレイヤー別領域を割り当てる。メモリ統合部６４０は、各レイヤー（本実施例では、レイヤーＡ、レイヤーＢ、レイヤーＣ）領域ごとにメモリ住所方向（順方向または逆方向）を設定し、住所方向によって基準住所を設定する。メモリ統合部６４０により、複数のレイヤーのうち特定レイヤーのタイムインターリーバー長さ（ＴＩ＿Ｌｅｎｇｔｈ）が変わったとしても、逆方向のレイヤーにデータ遺失が発生しないようにする。 Also, the memory integration unit 640 allocates a layer-specific region having a time interleaver length for each of a plurality of layers (layer A, layer B, and layer C in this embodiment) in the entire memory. The memory integration unit 640 sets a memory address direction (forward direction or reverse direction) for each layer (layer A, layer B, layer C in this embodiment), and sets a reference address according to the address direction. Even if the time interleaver length (TI_Length) of a specific layer among a plurality of layers changes, the memory integration unit 640 prevents data loss from occurring in the reverse layer.
本実施例で生成する可変メモリ住所を適用すると、一つの可変メモリ住所生成のみでもデインターリービングが可能になる。 When the variable memory address generated in the present embodiment is applied, deinterleaving can be performed only by generating one variable memory address.
図７ａ、図７ｂ、図７ｃ及び図７ｄは、本実施例に係るモード１であるときのデインターリービングを説明するための図である。 7a, 7b, 7c, and 7d are diagrams for explaining deinterleaving in the mode 1 according to the present embodiment.
図７ａ、図７ｂ、図７ｃ及び図７ｄにおいて、Ｎｃは、セグメント当たりのデータキャリアの数を意味し、Ｉは、Ｉｎｔｅｒｌｅａｖｉｎｇ Ｌｅｎｇｔｈを意味する。モード１において、Ｎｃの値は９６である。 7a, 7b, 7c, and 7d, Nc means the number of data carriers per segment, and I means Interleaving Length. In mode 1, the value of Nc is 96.
モード１であるとき、Ｎｃは９６であるので、受信機２００は、０から９５までタイムデインターリービングを行う（図８ａ参照）。このとき、各シンボルバッファー（または経路の遅延）は、Ｉ×ｍｉと示すことができ、インデックスｉは、０〜Ｎｃ−１の値を有する。モード１において、ｍｉは、ｍｉ＝９５−（ｉ×５）％９６と計算される。したがって、０から９５までタイムデインターリービングが行われる場合、０であるときは、シンボルバッファーが９５Ｉで、９５であるときは、シンボルバッファーが４Ｉである。 Since Nc is 96 when in mode 1, the receiver 200 performs time deinterleaving from 0 to 95 (see FIG. 8a). At this time, each symbol buffer (or path delay) can be represented as I × mi, and the index i has a value of 0 to Nc−1. In mode 1, mi is calculated as mi = 95− (i × 5)% 96. Therefore, when time deinterleaving is performed from 0 to 95, the symbol buffer is 95I when 0, and the symbol buffer is 4I when 95.
０から９５までタイムデインターリービングが行われた後は、９６＋０から９６＋９５までタイムデインターリービングが行われる（図８ｂ参照）。モード１において、ｍｉは、ｍｉ＝９５−（ｉ×５）％９６と計算される。したがって、９６＋０から９６＋９５までタイムデインターリービングが行われる場合、９６＋０であるときは、シンボルバッファーが９５Ｉで、９６＋９５であるときは、シンボルバッファーが４Ｉである。 After time deinterleaving is performed from 0 to 95, time deinterleaving is performed from 96 + 0 to 96 + 95 (see FIG. 8b). In mode 1, mi is calculated as mi = 95− (i × 5)% 96. Therefore, when time deinterleaving is performed from 96 + 0 to 96 + 95, the symbol buffer is 95I when 96 + 0, and the symbol buffer is 4I when 96 + 95.
９６＋０から９６＋９５までタイムデインターリービングが行われた後は、１９２＋０から１９２＋９５までタイムデインターリービングが行われる（図８ｃ参照）。モード１において、ｍｉはｍｉ＝９５−（ｉ×５）％９６と計算される。したがって、１９２＋０から１９２＋９５までタイムデインターリービングが行われる場合、１９２＋０であるときは、シンボルバッファーが９５Ｉで、１９２＋９５であるときは、シンボルバッファーが４Ｉである。 After time deinterleaving is performed from 96 + 0 to 96 + 95, time deinterleaving is performed from 192 + 0 to 192 + 95 (see FIG. 8c). In mode 1, mi is calculated as mi = 95− (i × 5)% 96. Therefore, when time deinterleaving is performed from 192 + 0 to 192 + 95, the symbol buffer is 95I when 192 + 0, and the symbol buffer is 4I when 192 + 95.
１９２＋０から１９２＋９５までタイムデインターリービングが行われた後は、２８８＋０から２８８＋９５までタイムデインターリービングが行われる（図８ｄ参照）。モード１において、ｍｉは、ｍｉ＝９５−（ｉ×５）％９６と計算される。したがって、２８８＋０から２８８＋９５までタイムデインターリービングが行われる場合、２８８＋０であるときは、シンボルバッファーが９５Ｉで、２８８＋９５であるときは、シンボルバッファーが４Ｉである。 After time deinterleaving is performed from 192 + 0 to 192 + 95, time deinterleaving is performed from 288 + 0 to 288 + 95 (see FIG. 8d). In mode 1, mi is calculated as mi = 95− (i × 5)% 96. Therefore, when time deinterleaving is performed from 288 + 0 to 288 + 95, the symbol buffer is 95I when 288 + 0, and the symbol buffer is 4I when 288 + 95.
モード１（Ｎｃ＝９６）、Ｉ＝４、１―セグメントに対するタイムデインターリーバーを再配置した例示図は、結果的には、モード３（Ｎｃ＝３８４）、Ｉ＝１、１―セグメントを適用したのと同一である。すなわち、再配置は、入力が順次入ってくるという前提条件があるので可能である。 Example of rearranged time deinterleaver for mode 1 (Nc = 96), I = 4, 1-segment results in mode 3 (Nc = 384), I = 1, 1-segment applied Is the same as In other words, rearrangement is possible because there is a precondition that inputs are entered sequentially.
図８は、本実施例に係る全体のメモリに対するレイヤー別領域の割り当てを説明するための図である。 FIG. 8 is a diagram for explaining the allocation of layer-specific areas to the entire memory according to the present embodiment.
図８に示したように、送信機１００のメモリ統合部５４０または受信機２００のメモリ統合部６４０は、全体のメモリで複数のレイヤー別にタイムインターリーバー長さだけのレイヤー別領域を割り当てる。送信機１００のメモリ統合部５４０または受信機２００のメモリ統合部６４０は、レイヤー別領域ごとにメモリ住所の方向（順方向または逆方向）を設定し、メモリ住所の方向によって基準住所を設定する。 As shown in FIG. 8, the memory integration unit 540 of the transmitter 100 or the memory integration unit 640 of the receiver 200 allocates a layer-specific region having a time interleaver length for each of a plurality of layers in the entire memory. The memory integration unit 540 of the transmitter 100 or the memory integration unit 640 of the receiver 200 sets the memory address direction (forward direction or reverse direction) for each layer-specific region, and sets the reference address according to the memory address direction.
このような送信機１００のメモリ統合部５４０または受信機２００のメモリ統合部６４０は、レイヤーＡとレイヤーＢのメモリ住所の方向を互いに異なる順方向／逆方向に適用可能で、レイヤーＣの方向も設定可能であり、選択された方向によって基準住所が変わるようになる。それによって、特定レイヤーのタイムインターリーバー長さが変わるとしても、反対方向のレイヤーにデータ遺失が発生しなくなる。 The memory integration unit 540 of the transmitter 100 or the memory integration unit 640 of the receiver 200 can apply the memory address directions of the layer A and the layer B in different forward / reverse directions, and the direction of the layer C can also be applied. It can be set, and the reference address changes depending on the selected direction. As a result, even if the time interleaver length of a specific layer changes, data loss does not occur in the opposite layer.
上述した内容は、２０１３年６月２１日に同発明者及び同出願人が出願した'直交周波数分割多重通信における送受信装置（出願番号：１０―２０１３―００７１４７３）'に記載されている内容である。前記出願（出願番号：１０―２０１３―００７１４７３）によると、インターリービングまたはデインターリービング時、全ての経路遅延に対して時間的に可変する相対的なメモリ住所を付与するようになると、同一のレイヤーで現在のメモリ住所と次のメモリ住所との差が既に設定された値以下（ＩＳＤＢ―Ｔでは９５以下）になり、メモリアクセス時、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）の頻度が減少することによって、データ処理率（Ｄａｔａ Ｔｈｒｏｕｇｈｐｕｔ）が上昇するという効果がある。 The contents described above are the contents described in 'Transmitter / Transceiver in Orthogonal Frequency Division Multiplexing Communication (Application No .: 10-2013-0071473)' filed on June 21, 2013 by the same inventor and applicant. . According to the above-mentioned application (Application No .: 10-2013-0071473), when interleaving or deinterleaving is performed, a relative memory address that is temporally variable is assigned to all route delays. The difference between the current memory address and the next memory address becomes less than the preset value (95 or less in ISDB-T), and the frequency of RAS (Row Address Strobe) decreases when the memory is accessed. There is an effect that the processing rate (Data Throughput) increases.
以下、本実施例では、インターリービングまたはデインターリービング時、経路遅延に対して絶対的なメモリ住所ではない時間的に可変する相対的なメモリ住所を付与することによって得られる電力節減効果について説明する。 Hereinafter, in this embodiment, a power saving effect obtained by assigning a time-variable relative memory address, which is not an absolute memory address, to the path delay at the time of interleaving or deinterleaving will be described. .
最近、半導体技術の発達と共に、スマートフォンなどの送受信機能を備えた端末機が小型化及び軽量化によって携帯可能になった。携帯用端末機では、持続的な電源の供給が不可能であるので、バッテリーの寿命が重要な問題となる。したがって、携帯用端末機の設計者等は、電力消耗を最小化するための多様な方法を提供している。 Recently, with the development of semiconductor technology, terminals equipped with transmission / reception functions such as smartphones have become portable due to the miniaturization and weight reduction. In a portable terminal, since it is impossible to supply power continuously, battery life is an important issue. Therefore, designers of portable terminals provide various methods for minimizing power consumption.
送信機または受信機では、タイムインターリービングまたはタイムデインターリービングのために非常に大きいメモリ資源が要求される。したがって、タイムインターリービングまたはタイムデインターリービングで使用されるメモリを適宜制御することによってメモリの電力消耗を減少させ、それによって、端末機で消耗される電力を節減させる必要がある。 At the transmitter or receiver, very large memory resources are required for time interleaving or time deinterleaving. Accordingly, it is necessary to reduce the power consumption of the memory by appropriately controlling the memory used for time interleaving or time deinterleaving, thereby reducing the power consumed by the terminal.
タイムインターリービングまたはタイムデインターリービングでメモリが使用される過程を簡単に見ると、送信機１００は、データ伝送前にタイムインターリービングメモリにデータを保存してから、一定の経路遅延後にデータを送信する。受信機２００は、データ受信後にタイムデインターリービングメモリにデータを保存してから、一定の経路遅延後にデータ書き取りを行う。 When the process of using the memory in time interleaving or time deinterleaving is briefly seen, the transmitter 100 stores data in the time interleaving memory before data transmission, and then transmits the data after a certain path delay. To do. The receiver 200 stores the data in the time deinterleaving memory after receiving the data, and then writes the data after a certain path delay.
タイムインターリービングまたはタイムデインターリービングのためには、大容量のメモリが必要である。メモリには密度制限があるので、大容量メモリを具現するためには、複数のメモリユニットを結合しなければならない。 A large capacity memory is required for time interleaving or time deinterleaving. Since the memory has a density limit, a plurality of memory units must be combined in order to implement a large capacity memory.
本実施例に係るタイムインターリービングでは、タイムインターリービングメモリにデータが保存される住所が、数式２及び数式３によって決定される相対的な住所であるので、タイムインターリービング中にいつどのメモリユニットが使用されるかを予測することができる。 In the time interleaving according to the present embodiment, since the address where data is stored in the time interleaving memory is a relative address determined by Equation 2 and Equation 3, which memory unit is used during the time interleaving. Can be used.
また、本実施例に係るタイムデインターリービングでは、タイムデインターリービングメモリにデータが保存される住所が、数式４及び数式５によって決定される相対的な住所であるので、タイムデインターリービング中にいつどのメモリユニットが使用されるかを予測することができる。 Further, in the time deinterleaving according to the present embodiment, the address where the data is stored in the time deinterleaving memory is a relative address determined by Equation 4 and Equation 5, and thus during the time deinterleaving. It can be predicted when which memory unit will be used.
以下、本実施例に係るタイムデインターリービング時のメモリ電力消耗を減少させる方法について説明する。タイムインターリービングの場合は、タイムデインターリービングの場合と類似するので、それについての詳細な説明は省略する。 Hereinafter, a method for reducing memory power consumption during time deinterleaving according to the present embodiment will be described. The case of time interleaving is similar to the case of time deinterleaving, and thus detailed description thereof will be omitted.
図９は、Ｋ個のメモリユニットで構成された、タイムデインターリービングのための大容量メモリを例示した図である。 FIG. 9 is a diagram illustrating a large-capacity memory for time deinterleaving composed of K memory units.
メモリ深さ（Ｕｓｅｄ＿Ｍ＿Ｄｅｐｔｈ）がＭである大容量メモリがＫ個のメモリユニットで構成される場合、各メモリユニットは、Ｍ／Ｋのメモリ深さを有する。 When a large-capacity memory having a memory depth (Used_M_Depth) of M is composed of K memory units, each memory unit has a memory depth of M / K.
本実施例に係るタイムデインターリービングは、メモリのＭＳＢでＬＳＢ方向にデータを記録するが、大容量メモリがＫ個のメモリユニットで構成された場合、Ｍ／Ｋ長さごとにＫ番目のメモリユニット、（Ｋ−１）番目のメモリユニット、（Ｋ−２）番目のメモリユニット、...、３番目のメモリユニット、２番目のメモリユニット、１番目のメモリユニットの順にデータが保存される。 In the time deinterleaving according to the present embodiment, data is recorded in the LSB direction with the MSB of the memory. When the large-capacity memory is composed of K memory units, the Kth memory for each M / K length. Data is stored in the order of units, (K-1) th memory unit, (K-2) th memory unit, ... 3rd memory unit, 2nd memory unit, 1st memory unit .
Ｋ番目のメモリユニットが使用中であるとき、Ｋ番目のメモリユニットを除いた残りのメモリユニットは使用されず、（Ｋ−１）番目のメモリユニットが使用中であるとき、（Ｋ−１）番目のメモリユニットを除いた残りのメモリユニットは使用されない。したがって、特定時点で使用されないメモリユニットを予め予測できれば、使用されないメモリユニットに対して電力節減モードを稼動させることによって、全体のメモリの電力消耗を減少させることができる。 When the Kth memory unit is in use, the remaining memory units except for the Kth memory unit are not used, and when the (K-1) th memory unit is in use, (K-1) The remaining memory units except for the first memory unit are not used. Therefore, if memory units that are not used at a specific time can be predicted in advance, power consumption of the entire memory can be reduced by operating the power saving mode for the memory units that are not used.
具体的に、本実施例によると、インターリービングまたはデインターリービング時、全ての経路遅延に対して時間的に可変する相対的なメモリ住所を付与することによって、使用するメモリユニットが変わる時点を予測することができる。 Specifically, according to the present embodiment, at the time of interleaving or deinterleaving, it is possible to predict when the memory unit to be used changes by assigning a relative memory address that is temporally variable for all route delays. can do.
本実施例によってインターリービングまたはデインターリービング時の経路遅延に対して絶対的なメモリ住所ではない時間的に可変する相対的なメモリ住所を付与すると、以前のメモリ住所と現在のメモリ住所との差が最大９５になる。 According to this embodiment, when a relative memory address that is not an absolute memory address but is variable in time is given to a path delay during interleaving or deinterleaving, a difference between a previous memory address and a current memory address is given. Reaches a maximum of 95.
図９に示したように、本実施例によるタイムデインターリービングメモリにおいて、経路遅延による出力時点は９５、９０、８５、８０...と継続して変わる。しかし、以前のメモリ住所と現在のメモリ住所との差、または、現在のメモリ住所と次のメモリ住所との差は最大９５で、現在の出力時点（現在のメモリ住所）を知っていれば、数式４及び数式５を通じて次の出力時点（次のメモリ住所）を予測することができる。また、データキャリア数が９６の倍数になる度に出力時点の時間間隔が一定の規則性を有して繰り返される。 As shown in FIG. 9, in the time deinterleaving memory according to the present embodiment, the output time point due to the path delay continuously changes to 95, 90, 85, 80. However, if the difference between the previous memory address and the current memory address or the difference between the current memory address and the next memory address is 95 at maximum, and the current output time point (current memory address) is known, The next output time point (next memory address) can be predicted through Equations 4 and 5. Each time the number of data carriers is a multiple of 96, the time interval at the time of output is repeated with a certain regularity.
したがって、本実施例によるタイムデインターリービングを用いると、特定のメモリユニットがいつ使用されるかを予測することができる。使用時点を予測できる場合、使用されないメモリユニットに対して次の使用予測時点までメモリユニットが有している個々の電力節減モードを稼動させることによって、全体のメモリの電力消耗を減少させることができる。例えば、現在のｉ番目のメモリユニットが使用されていない場合、ｉ番目のメモリユニットが使用されると予測される時点までｉ番目のメモリユニットに電力節減モードを稼動させることによって、全体のメモリの電力消耗を減少させることができる。 Therefore, when time deinterleaving according to the present embodiment is used, it is possible to predict when a specific memory unit is used. When the time of use can be predicted, the power consumption of the entire memory can be reduced by operating individual power saving modes that the memory unit has until the next predicted use time for a memory unit that is not used. . For example, if the current i th memory unit is not in use, the power saving mode is activated on the i th memory unit until the i th memory unit is expected to be used, so that Power consumption can be reduced.
以上では、本実施例に係るタイムデインターリービング時のメモリ消耗電力を減少させる方法を説明したが、タイムインターリービング時のメモリ消耗電力を減少させる方法も、タイムデインターリービングの方法と類似する。ただし、タイムデインターリービング時には、Ｍ／Ｋ長さごとにＫ番目のメモリユニット、（Ｋ−１）番目のメモリユニット、（Ｋ−２）番目のメモリユニット、...、３番目のメモリユニット、２番目のメモリユニット、１番目のメモリユニットの順にデータが保存されるのに比べて、タイムインターリービング時には、Ｍ／Ｋ長さごとに１番目のメモリユニット、２番目のメモリユニット、３番目のメモリユニット、...、（Ｋ−２）番目のメモリユニット、（Ｋ−１）番目のメモリユニット、Ｋ番目のメモリユニットの順にデータが保存されるという点においてのみ異なっている。 The method for reducing the memory consumption power during time deinterleaving according to the present embodiment has been described above. However, the method for reducing the memory consumption power during time interleaving is similar to the method of time deinterleaving. However, at time deinterleaving, for each M / K length, the Kth memory unit, the (K-1) th memory unit, the (K-2) th memory unit, ..., the third memory unit Compared to storing data in the order of the second memory unit and the first memory unit, the first memory unit, the second memory unit, and the third memory for each M / K length during time interleaving. ,..., (K-2) -th memory unit, (K-1) -th memory unit, and K-th memory unit.
図１０は、Ｋ個のメモリユニットで構成された、タイムインターリービングまたはタイムデインターリービングのための大容量メモリにおいて、各メモリユニットの制御クロックを例示した図面である。 FIG. 10 is a diagram illustrating a control clock of each memory unit in a large-capacity memory composed of K memory units for time interleaving or time deinterleaving.
図１０は、特定メモリユニットの制御クロック（ＣＯＮＴＲＯＬ ＣＬＫ）がＨＩＧＨであると、残りのメモリユニットの制御クロックはＬＯＷであることを示している。また、上述した理由により、本実施例によるタイムインターリービングまたはタイムデインターリービングメモリでは、各メモリユニットの制御クロックがいつＨＩＧＨになるかを予め予測することができる。 FIG. 10 shows that when the control clock (CONTROL CLK) of a specific memory unit is HIGH, the control clocks of the remaining memory units are LOW. For the reason described above, in the time interleaving or time deinterleaving memory according to this embodiment, it is possible to predict in advance when the control clock of each memory unit becomes HIGH.
制御クロックがＬＯＷであるメモリユニットに対して制御クロックがＨＩＧＨになると予測される時点まで電力節減モードを稼動させることによって、メモリの電力消耗を減少させることができる。ただし、タイムインターリービングまたはタイムデインターリービングで使用されるメモリがＳＲＡＭであるか、それともＤＲＡＭであるかによって電力節減方法が異なるので、ＳＲＡＭとＤＲＡＭの電力節減方法に対して別々に説明する。 By operating the power saving mode until the time when the control clock is predicted to be high for the memory unit whose control clock is LOW, the power consumption of the memory can be reduced. However, since the power saving method differs depending on whether the memory used for time interleaving or time deinterleaving is SRAM or DRAM, the power saving method for SRAM and DRAM will be described separately.
ＳＲＡＭ（Ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は、フリップフロップ（ｆｌｉｐ―ｆｌｏｐ）で構成されたメモリセルを有するＲＡＭであって、静的ラムという。フリップフロップは、２個の安定した状態のうち一つの状態を有する１ビットの記憶素子であるが、ＳＲＡＭは、フリップフロップを用いて論理０または論理１の状態を表現してデータを記録する。ＳＲＡＭは、リフレッシュ作業がなくてもデータが維持されるので、ＤＲＡＭに比べて速度が速い。ただし、ＳＲＡＭは、メモリセルの構造が大きく且つ複雑であるので、高密度及び高容量のメモリを具現しにくい。 A static random access memory (SRAM) is a RAM having memory cells composed of flip-flops, and is called a static ram. The flip-flop is a 1-bit storage element having one of two stable states, but the SRAM records data by expressing a logic 0 or logic 1 state using the flip-flop. An SRAM has a higher speed than a DRAM because data is maintained even without a refresh operation. However, since SRAM has a large and complex memory cell structure, it is difficult to implement a high-density and high-capacity memory.
ＤＲＡＭ（Ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は、キャパシタで構成されたメモリセルを有するＲＡＭであって、動的ラムという。ＤＲＡＭは、キャパシタに電荷を充電し、電荷量で論理０または論理１の状態を表現してデータを記録する。ＤＲＡＭの場合、時間が経過するほど、キャパシタに充電された電荷が減少するので、電源供給の中であっても電荷を周期的に充電しないと、電流漏洩によって保存されたデータが消滅する。そのため、ＤＲＡＭは、データ維持のためにリフレッシュと呼ばれる電荷再充電作業を周期的に行わなければならないので、別途のリフレッシュ作業が必要である。ただし、メモリセルの構造が小さく且つ単純であるので、高密度及び高容量のメモリを具現することが容易である。 A DRAM (Dynamic Random Access Memory) is a RAM having memory cells composed of capacitors, and is called a dynamic ram. In a DRAM, a capacitor is charged with electric charge, and data is recorded by expressing a logical 0 or logical 1 state by the amount of electric charge. In the case of a DRAM, as the time elapses, the charge charged in the capacitor decreases. Therefore, even if the charge is not charged periodically even during power supply, the stored data is lost due to current leakage. For this reason, the DRAM must periodically perform a charge recharge operation called refresh for maintaining data, and therefore requires a separate refresh operation. However, since the structure of the memory cell is small and simple, it is easy to implement a high-density and high-capacity memory.
ＳＲＡＭは、メモリコンパイラー（Ｍｅｍｏｒｙ Ｃｏｍｐｌｉｅｒ）によって多様な電力節減モードを有する。 The SRAM has various power saving modes depending on a memory compiler.
表３は、ＴＳＭＣ ４０Ｎ ＳＲＡＭで使用されるＴＳＭＣメモリコンパイラーによって具現されるメモリ電力制御の例示結果を示した表である。下記の表のメモリスペックは、住所深さ（Ａｄｄｒｅｓｓ Ｄｅｐｔｈ）が１６３８４で、データ幅（Ｄａｔａ Ｗｉｄｔｈ）が２４ビットであるＳＰＳＲＡＭ＿１６３８４ｘ２４である。 Table 3 is a table showing exemplary results of memory power control implemented by the TSMC memory compiler used in the TSMC 40N SRAM. The memory specifications in the following table are SPSRAM — 16384 × 24 where the address depth (Address Depth) is 16384 and the data width (Data Width) is 24 bits.
待機（Ｓｔａｎｄ―ｂｙ）モードを適用するためには、メモリ入力クロック（Ｍｅｍｏｒｙ Ｉｎｐｕｔ Ｃｌｏｃｋ）をゲーティング（Ｇａｔｉｎｇ）する機能が必要であり、本発明で提案する方法でゲーティングを適用することができる。 In order to apply the stand-by mode, a function of gating the memory input clock (Memory Input Clock) is required, and gating can be applied by the method proposed in the present invention. .
近来、市販されているほとんどのメモリは、メモリ自体にクロックゲーティング（Ｃｌｏｃｋ Ｇａｔｉｎｇ）を用いた電力節減技術が適用される。クロックゲーティングとは、クロック供給ゲートを統制することによって、浪費される電力を最小化する技術である。 Recently, in most memories that are commercially available, a power saving technique using clock gating is applied to the memory itself. Clock gating is a technique that minimizes wasted power by controlling the clock supply gate.
クロックゲーティングがＣＰＵに適用される場合、ＣＰＵの内部を機能によって小さいブロック単位で束ね、使用しないブロックにはクロックを供給しないことによって、消費電力を低下させ、機能の停止部分で生じる発熱を減少させることができる。 When clock gating is applied to the CPU, the CPU's interior is bundled in units of small blocks by functions, and clocks are not supplied to unused blocks, thereby reducing power consumption and reducing heat generation that occurs when functions are stopped. Can be made.
また、クロックゲーティングが本実施例のメモリに適用される場合、メモリを小さいブロック単位で束ね、使用しないブロックにはクロックを供給しないことによって、消費電力を低下させ、使用しない空間で生じる発熱を減少させることができる。 In addition, when clock gating is applied to the memory of this embodiment, the memory is bundled in small blocks, and clocks are not supplied to unused blocks, thereby reducing power consumption and generating heat generated in unused spaces. Can be reduced.
電力節減の面では、非選択（Ｄｅｓｅｌｅｃｔ）よりは待機（Ｓｔａｎｄ―ｂｙ）が、待機（Ｓｔａｎｄ―ｂｙ）よりはパワーダウン（Ｐｏｗｅｒ Ｄｏｗｎ）モードがより効率的である。参考までに、普通の設計方式では、非選択（Ｄｅｓｅｌｅｃｔ）が使用しない区間におけるメモリ状態になる。 In terms of power saving, standby (stand-by) is more efficient than non-select (select), and power-down mode (power down) is more efficient than standby (stand-by). For reference, in a normal design method, the memory state is in a section where deselection is not used.
ＴＳＭＣメモリコンパイラーのパワーダウンモードは、データ維持に不必要な周辺回路への電流供給を遮断することによって電流漏洩を減少させる。 The power-down mode of the TSMC memory compiler reduces current leakage by cutting off current supply to peripheral circuits that are unnecessary for data maintenance.
２９個のメモリユニットを有するＳＲＡＭの場合、読み取り時に８５４６．０６８μＡ、書き取り時に９３１８．１０６μＡ、待機時に４７８．２３９μＡの電流が流れるのに比べると、パワーダウン時には２８０．３１４μＡの電流が流れるので、電力節減効果が大きいという事実が分かる。 In the case of an SRAM having 29 memory units, 285.068 μA when reading, 9318.106 μA when writing, and 478.239 μA when standby, and 280.314 μA when flowing down. You can see the fact that the saving effect is great.
表３のＳＲＡＭを例に挙げると、２９個のメモリユニットのうち制御クロック（Ｃｏｎｔｒｏｌ ＣＬＫ）が入ってきた１個のメモリユニットのみを使用して読み取りまたは書き取り作業を行い、残りの２８個のメモリユニットを待機状態にすると、読み取りの場合は、２９４．６９２＋４６１．７４８＝７５６．４４μＡ、書き取りの場合は、３２１．３１４＋４６１．７４８＝７８３．０６２μＡの電流が流れる。 Taking the SRAM in Table 3 as an example, reading or writing is performed using only one memory unit that has received a control clock (Control CLK) among 29 memory units, and the remaining 28 memories. When the unit is set in the standby state, a current of 294.692 + 461.748 = 756.44 μA flows for reading, and 321.314 + 461.748 = 783.062 μA flows for writing.
使用しないメモリユニットを待機状態に放置するよりは、パワーダウンモードに遷移させることが電力節減効果に優れる。具体的に、２９個のメモリユニットのうち作動クロックが入ってきた１個のメモリユニットのみを使用して読み取りまたは書き取り作業を行い、残りの２８個のメモリユニットをパワーダウンモードに転移させると、読み取りの場合は、２９４．６９２＋２７０．６４８＝５６５．３４μＡ、書き取りの場合は、３２１．３１４＋２７０．６４８＝５９１．９６２μＡの電流が流れるので、電力節減効果に優れる。 Rather than leaving unused memory units in a standby state, switching to the power-down mode is more effective in saving power. Specifically, when the read or write operation is performed using only one memory unit that has received the operation clock among the 29 memory units, and the remaining 28 memory units are transferred to the power-down mode, In the case of reading, a current of 294.692 + 270.648 = 565.34 μA flows, and in the case of writing, a current of 321.314 + 270.648 = 591.962 μA flows, so that the power saving effect is excellent.
したがって、制御クロックがＬＯＷであるＳＲＡＭのメモリユニットに対して制御クロックがＨＩＧＨになると予測される時点までＴＳＭＣメモリコンパイラーのパワーダウンモードを用いてデータ維持に不必要な周辺回路への電流供給を遮断することによって、全体的なメモリの電力消耗を減少させることができる。 Therefore, the current supply to the peripheral circuits unnecessary for data maintenance is cut off using the power-down mode of the TSMC memory compiler until the time when the control clock is predicted to be high for the SRAM memory unit whose control clock is LOW. By doing so, the overall memory power consumption can be reduced.
本実施例では、ＴＳＭＣメモリコンパイラーを用いたＳＲＡＭの電力節減モードのみを説明したが、ＳＲＡＭの他の電力節減モードを用いても、同一の方法を適用できる。 In the present embodiment, only the SRAM power saving mode using the TSMC memory compiler has been described. However, the same method can be applied even when other power saving modes of the SRAM are used.
ＤＲＡＭの電力節減方式は、ＳＲＡＭと多少異なる。ＤＲＡＭの電力節減モードは、データが消滅されながら電力消耗を節減するパワーダウンモードと、データを維持しながら電力消耗を節減するセルフリフレッシュモード（Ｐｏｗｅｒ Ｄｏｗｎ ｗｉｔｈ Ｓｅｌｆ Ｒｅｆｒｅｓｈ Ｍｏｄｅ）とに分けられる。 The power saving method of DRAM is slightly different from SRAM. The power saving mode of the DRAM is divided into a power down mode in which power consumption is reduced while data is lost, and a self-refresh mode (Power Down with Self Refresh Mode) in which power consumption is reduced while maintaining data.
タイムインターリービングメモリは、データを保存してから一定の経路遅延後にデータを送信するので、データ送信前まではデータを維持していなければならない。タイムデインターリービングメモリも、データを保存してから一定の経路遅延後にデータの書き取りを行うので、データの書き取り前まではデータを維持していなければならない。したがって、タイムインターリービングまたはタイムデインターリービングで使用されるＤＲＡＭは、データを維持しながら電力消耗を節減するセルフリフレッシュモードで電力を節減しなければならない。 Since the time interleaving memory transmits data after a certain path delay after storing the data, the data must be maintained before data transmission. Since the time deinterleaving memory also writes data after a certain path delay after storing the data, the data must be maintained until the data is written. Therefore, a DRAM used for time interleaving or time deinterleaving must save power in a self-refresh mode that saves power while maintaining data.
リフレッシュ（ｒｅｆｒｅｓｈ）は、ＤＲＡＭのデータ維持のために行われる電荷再充作業であって、オートリフレッシュとセルフリフレッシュとに分けられる。オートリフレッシュ（Ａｕｔｏ Ｒｅｆｒｅｓｈ）は、データ消滅を防止するために設定された値によって周期的に行われる通常のリフレッシュである。オートリフレッシュは、ＤＲＡＭコントローラーに設定されたリフレッシュ周期値によって自動的にリフレッシュを行うようになる。 Refresh is a charge recharging operation performed to maintain DRAM data, and is divided into auto-refresh and self-refresh. Auto refresh (Auto Refresh) is normal refresh periodically performed according to a value set to prevent data disappearance. In the auto refresh, the refresh is automatically performed according to the refresh cycle value set in the DRAM controller.
セルフリフレッシュ（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）は、ＣＰＵの命令なくメモリが自主的に行うリフレッシュである。装置の電力消耗を減少させるために、ＣＰＵクロック（ＣLＫ）を活性化させず、メモリ内部のリフレッシュカウンターを通じてリフレッシュを行う。また、セルフリフレッシュは、データをセンシングした後、外部に出力せず、センシングされたデータを再記入するので、オートリフレッシュより低い電圧で動作可能である。 Self refresh is a refresh that the memory voluntarily performs without a command from the CPU. In order to reduce the power consumption of the apparatus, the CPU clock (CLK) is not activated and refresh is performed through a refresh counter in the memory. In addition, the self-refresh is not output to the outside after sensing the data, but re-enters the sensed data, so that it can operate at a lower voltage than the auto-refresh.
図１０において、タイムインターリービングまたはタイムデインターリービングのためにＤＲＡＭを使用する場合、制御クロックがＬＯＷであるＤＲＡＭのメモリユニットに対して制御クロックがＨＩＧＨになると予測される時点までセルフリフレッシュモード（Ｐｏｗｅｒ Ｄｏｗｎ ｗｉｔｈ Ｓｅｌｆ Ｒｅｆｒｅｓｈ Ｍｏｄｅ）を稼動させることによって、全体的なメモリの電力消耗を減少させることができる。 In FIG. 10, when a DRAM is used for time interleaving or time deinterleaving, the self-refresh mode (Power) is used until the control clock is predicted to be HIGH for a DRAM memory unit whose control clock is LOW. By operating Down with Self Refresh Mode, overall memory power consumption can be reduced.
本実施例では、セルフリフレッシュモードを用いたＤＲＡＭの電力節減モードのみを説明したが、ＤＲＡＭの他の電力節減モードを用いても、同一の方法を適用できる。 In the present embodiment, only the power saving mode of the DRAM using the self-refresh mode has been described, but the same method can be applied even if another power saving mode of the DRAM is used.
本実施例は、本発明の技術思想を例示的に説明したものに過ぎなく、本発明の属する技術分野で通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲で本実施例の多様な修正及び変形が可能であろう。 The present embodiment is merely illustrative of the technical idea of the present invention, and any person who has ordinary knowledge in the technical field to which the present invention belongs can be used without departing from the essential characteristics of the present invention. Various modifications and variations of this embodiment will be possible.
本実施例は、本発明の技術思想を限定するためのものではなく、説明するためのものであるので、本実施例によって本発明の権利範囲が限定されるわけではない。本発明の保護範囲は、特許請求の範囲によって解釈しなければならなく、それと同等または均等であると認められる全ての技術思想は、本発明の権利範囲に含まれるものと解釈しなければならない。 The present embodiment is not intended to limit the technical idea of the present invention but to explain it, and therefore the scope of rights of the present invention is not limited by this embodiment. The protection scope of the present invention shall be construed according to the claims, and all technical ideas recognized as equivalent or equivalent thereto shall be construed as being included in the scope of the present invention.
１１０：符号化部、１２０：インターリーバー部、１３０：変調部、１４０：パイロット挿入部、１５０：ＩＦＦＴ部、１６０：デジタルアナログコンバーター、１７０：ＲＦ送信部、２１０：ＲＦ受信部、２２０：アナログデジタルコンバーター、２３０：同期化部、２４０：ＦＦＴ部、２５０：復調部、２６０：デインターリーバー部、２７０：復号化部、３１０：レイヤー住所生成部、３１０：使用メモリ深さ算出部、３２０：住所生成部、３３０：住所偏差算出部、３４０：タイムインターリーバーメモリ、４００：レイヤー住所生成部、４１０：使用メモリ深さ算出部、４２０：住所生成部、４３０：住所偏差算出部、４４０：タイムデインターリーバーメモリ、５１０：Ａレイヤー住所生成部、５２０：Ｂレイヤー住所生成部、５３０：Ｃレイヤー住所生成部、５４０：メモリ統合部、５５０：全体のレイヤータイムインターリーバーメモリ、６１０：Ａレイヤー住所生成部、６２０：Ｂレイヤー住所生成部、６３０：Ｃレイヤー住所生成部、６４０：メモリ統合部、６５０：全体のレイヤータイムデインターリーバーメモリ 110: Encoding unit, 120: Interleaver unit, 130: Modulation unit, 140: Pilot insertion unit, 150: IFFT unit, 160: Digital-analog converter, 170: RF transmission unit, 210: RF reception unit, 220: Analog digital Converter: 230: synchronization unit, 240: FFT unit, 250: demodulation unit, 260: deinterleaver unit, 270: decoding unit, 310: layer address generation unit, 310: used memory depth calculation unit, 320: address Generator: 330: address deviation calculator, 340: time interleaver memory, 400: layer address generator, 410: used memory depth calculator, 420: address generator, 430: address deviation calculator, 440: time data Interleaver memory, 510: A layer address generation unit, 520: B layer address generation unit, 30: C layer address generation unit, 540: Memory integration unit, 550: Overall layer time interleaver memory, 610: A layer address generation unit, 620: B layer address generation unit, 630: C layer address generation unit, 640: Memory integration unit, 650: Overall layer time deinterleaver memory
Claims (14)
前記デジタルデータ送信装置は、
入力されたビットストリームを符号化した符号化データを生成する符号化部；
前記符号化データをインターリービングするとき、時間的に可変する相対的な可変メモリ住所を生成し、前記可変メモリ住所に基づいてインターリービングデータを生成するインターリーバー部；
前記インターリービングデータを変調した変調データを生成する変調部；
及び前記変調データを受信装置に伝送する伝送部；を含み、
前記インターリーバー部は、インターリービングしようとするデータを保存する複数のメモリユニットで構成されたタイムインターリーバーメモリを含み、
前記タイムインターリーバーメモリは、前記インターリーバー部で生成した前記可変メモリ住所を用いて各メモリユニットの使用時点を予測し、未使用メモリユニットに対して予測される次の使用時点まで電力節減モードを稼動させることを特徴とするデジタルデータ送信装置。 In the digital data transmission device,
The digital data transmission device includes:
An encoding unit that generates encoded data obtained by encoding the input bitstream;
An interleaver for generating a relative variable memory address that varies in time when interleaving the encoded data, and generating interleaving data based on the variable memory address;
A modulation unit that generates modulation data obtained by modulating the interleaving data;
And a transmission unit for transmitting the modulated data to a receiving device;
The interleaver unit includes a time interleaver memory composed of a plurality of memory units for storing data to be interleaved.
The time interleaver memory predicts the use time of each memory unit using the variable memory address generated by the interleaver unit, and sets the power saving mode until the next use time predicted for an unused memory unit. A digital data transmitting apparatus characterized by being operated.
前記符号化データの以前のメモリ住所偏差値に基づいて現在のメモリ住所偏差値を算出する住所偏差算出部；
及び以前のメモリ住所、前記以前のメモリ住所偏差値及び前記使用メモリ深さに基づいて前記可変メモリ住所を生成する住所生成部；を含むことを特徴とする、請求項１に記載のデジタルデータ送信装置。 The interleaver unit uses a memory depth calculator that calculates a memory depth based on the time interleaver length and the number of segments of the corresponding layer of the encoded data;
An address deviation calculator for calculating a current memory address deviation value based on a previous memory address deviation value of the encoded data;
The digital data transmission according to claim 1, further comprising: an address generation unit that generates the variable memory address based on the previous memory address, the previous memory address deviation value, and the used memory depth. apparatus.
ＯＦＤＭ方式でデジタルデータを送信することを特徴とする、請求項４に記載のデジタルデータ送信装置。 The digital data transmission device includes:
5. The digital data transmitting apparatus according to claim 4, wherein the digital data is transmitted by an OFDM system.
前記パワーダウンモードは、データ維持に不必要な周辺回路への電流供給を遮断することによって前記タイムインターリーバーメモリの電力を節減することであることを特徴とする、請求項１に記載のデジタルデータ送信装置。 The time interleaver memory is an SRAM, and the power saving mode is a power down mode of a memory compiler built in the SRAM.
The digital data according to claim 1, wherein the power down mode is to save power of the time interleaver memory by cutting off current supply to peripheral circuits unnecessary for maintaining data. Transmitter device.
前記セルフリフレッシュモードは、データをセンシングした後、外部に出力せずにセンシングされたデータを再記入することによって前記タイムインターリーバーメモリの電力を節減することであることを特徴とする、請求項１に記載のデジタルデータ送信装置。 The time interleaver memory is DRAM, the power saving mode is DRAM self-refresh mode,
The self-refresh mode is to save power of the time interleaver memory by re-entering the sensed data without sensing the data after sensing the data. The digital data transmission device described in 1.
送信装置からビットストリームを受信するデータ受信部；
前記ビットストリームを復調した復調データを生成する復調部；
前記復調データをデインターリービングするとき、時間的に可変する相対的な可変メモリ住所を生成し、前記可変メモリ住所に基づいてデインターリービングデータを生成するデインターリーバー部；
及び前記デインターリービングデータを復号化した復号化データを生成する復号化部；を含み、
前記デインターリーバー部は、デインターリービングしようとするデータを保存する複数のメモリユニットで構成されたタイムデインターリーバーメモリを含み、
前記タイムデインターリーバーメモリは、前記デインターリーバー部で生成した前記可変メモリ住所を用いて各メモリユニットの使用時点を予測し、未使用メモリユニットに対して予測される次の使用時点まで電力節減モードを稼動させることを特徴とするデジタルデータ受信装置。 In the digital data receiver,
A data receiving unit for receiving a bitstream from the transmitting device;
A demodulator that generates demodulated data obtained by demodulating the bitstream;
A deinterleaver unit that generates a relative variable memory address that varies in time when demodulating the demodulated data, and generates deinterleaving data based on the variable memory address;
And a decoding unit for generating decoded data obtained by decoding the deinterleaving data,
The deinterleaver unit includes a time deinterleaver memory composed of a plurality of memory units for storing data to be deinterleaved.
The time deinterleaver memory predicts the use time of each memory unit using the variable memory address generated by the deinterleaver unit, and saves power until the next use time predicted for an unused memory unit. A digital data receiving apparatus characterized by operating a mode.
前記復調データの該当のレイヤーのタイムデインターリーバー長さとセグメント数に基づいて使用メモリ深さを算出する使用メモリ深さ算出部；
前記復調データの以前のメモリ住所偏差値に基づいて現在のメモリ住所偏差値を算出する住所偏差算出部；
及び以前のメモリ住所、前記以前のメモリ住所偏差値及び前記使用メモリ深さに基づいて前記可変メモリ住所を生成する住所生成部；を含むことを特徴とする、請求項８に記載のデジタルデータ受信装置。 The deinterleaver unit is
A used memory depth calculator for calculating a used memory depth based on the time deinterleaver length and the number of segments of the corresponding layer of the demodulated data;
An address deviation calculator for calculating a current memory address deviation value based on a previous memory address deviation value of the demodulated data;
9. The digital data reception according to claim 8, further comprising: an address generation unit that generates the variable memory address based on the previous memory address, the previous memory address deviation value, and the used memory depth. apparatus.
ＯＦＤＭ方式でデジタルデータを受信することを特徴とする、請求項１１に記載のデジタルデータ受信装置。 The digital data receiver is
The digital data receiving apparatus according to claim 11, wherein the digital data is received by OFDM.
前記パワーダウンモードは、データ維持に不必要な周辺回路への電流供給を遮断することによって前記タイムデインターリーバーメモリの電力を節減することであることを特徴とする、請求項８に記載のデジタルデータ受信装置。 The time deinterleaver memory is an SRAM, and the power saving mode is a power down mode of a memory compiler built in the SRAM.
The digital power of claim 8, wherein the power down mode is to save power of the time deinterleaver memory by cutting off current supply to peripheral circuits unnecessary for maintaining data. Data receiving device.
前記セルフリフレッシュモードは、データをセンシングした後、外部に出力せずにセンシングされたデータを再記入することによって前記タイムデインターリーバーメモリの電力を節減することであることを特徴とする、請求項８に記載のデジタルデータ受信装置。 The time deinterleaver memory is DRAM, and the power saving mode is DRAM self-refresh mode,
The self-refresh mode is to save power of the time deinterleaver memory by re-entering the sensed data without sensing the data after sensing the data. 9. The digital data receiving device according to 8.
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