JP2016032087A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、貫通電極を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device having a through electrode and a manufacturing method thereof.
従来の半導体装置においては、半導体基板、半導体基板の表面に設けられた回路素子を含む構造体、及び半導体基板を貫通し、かつ、構造体を構成する配線(具体的には、パッド)と電気的に接続された貫通電極(TSV:Through Substrate Via)を有する半導体装置(言い換えれば、半導体チップ)がある。例えば、特許文献1、2には、基板(半導体基板またはシリコン基板)を貫通する貫通孔に導電体(例えば、銅)を埋め込むことで貫通電極を形成した半導体装置が開示されている。
In a conventional semiconductor device, a semiconductor substrate, a structure including a circuit element provided on the surface of the semiconductor substrate, and a wiring (specifically, a pad) that penetrates the semiconductor substrate and configures the structure and electrical There is a semiconductor device (in other words, a semiconductor chip) having through-through electrodes (TSV: Through Substrate Via) connected to each other. For example,
このような貫通電極を有する半導体装置では、貫通電極を容易に形成する観点、及び半導体装置の薄型化の観点から、半導体基板が薄型化(例えば、厚さが50μm以下)されている。このような半導体装置は、配線基板上、又は、他の半導体装置上に実装される。この場合、半導体装置は、貫通電極を介して、配線基板又は他の半導体装置と電気的に接続される。 In a semiconductor device having such a through electrode, the semiconductor substrate is thinned (for example, 50 μm or less in thickness) from the viewpoint of easily forming the through electrode and from the viewpoint of thinning the semiconductor device. Such a semiconductor device is mounted on a wiring board or another semiconductor device. In this case, the semiconductor device is electrically connected to the wiring substrate or another semiconductor device through the through electrode.
以下の分析は、本願発明者により与えられる。 The following analysis is given by the inventor.
ところで、半導体装置を配線基板又は他の半導体装置に実装する場合、半導体装置の表面又は裏面に設けられた電極上のはんだ層を、ベーキング処理により溶融させる必要がある。特許文献1、2に開示された半導体装置のように貫通孔に貫通電極埋が完全に埋め込まれた構成では、ベーキング処理によりはんだ層を溶融させると、貫通電極が熱膨張し、貫通電極と半導体基板との間に熱膨張係数差によりストレス(応力)が生じる。このストレスにより、貫通電極の近傍では半導体装置が破損(クラック、ダメージ等が発生)する可能性がある。また、半導体装置が破損しなくとも、このストレスにより、半導体基板に結晶欠陥が生じて接合電流が増大し、貫通電極の近傍に配されたトランジスタの特性が変動する可能性がある。
By the way, when a semiconductor device is mounted on a wiring board or another semiconductor device, it is necessary to melt a solder layer on an electrode provided on the front surface or the back surface of the semiconductor device by a baking process. In the configuration in which the through electrode is completely embedded in the through hole as in the semiconductor devices disclosed in
本発明の第1の視点においては、半導体装置において、半導体基板と、半導体基板の第1の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極と、を備えることを特徴とする。 According to a first aspect of the present invention, in a semiconductor device, a semiconductor substrate, a structure provided on a first surface of the semiconductor substrate and having a wiring pattern therein, and the structure penetrating the semiconductor substrate And a through electrode which is joined to the wiring pattern and has a hollow portion.
本発明の第2の視点においては、半導体装置において、半導体基板と、半導体基板の第1の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極と、を備え、前記貫通電極は、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜と、前記中空部形成用膜によって区画される中空部と、を有することを特徴とする。 In a second aspect of the present invention, in a semiconductor device, a semiconductor substrate, a structure provided on a first surface of the semiconductor substrate and having a wiring pattern therein, and the structure penetrating the semiconductor substrate A through-electrode connected to the wiring pattern, the through-electrode having a hollow portion extending in a thickness direction of the semiconductor substrate, and the hollow portion A hollow portion forming film that is disposed along the wall surface of the hollow portion with a thickness that does not embed the hollow portion, and that covers the upper end of the hollow portion, and a hollow portion that is partitioned by the hollow portion forming film. It is characterized by.
本発明の第3の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる中空部形成用部材を形成する工程と、前記中空部形成用部材の周囲に位置する前記半導体基板及び前記構造体をエッチングすることで、前記中空部形成用部材を残しつつ前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に導電膜を埋め込むことで、前記配線パターンと接合された貫通電極本体を形成する工程と、前記中空部形成用部材を選択的に除去することで前記貫通電極本体の内側に中空部を形成する工程と、を含むことを特徴とする。 According to a third aspect of the present invention, in the method for manufacturing a semiconductor device, a step of forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate, and the structure penetrating the semiconductor substrate Forming a through electrode that is joined to the wiring pattern and has a hollow portion, and the step of forming the through electrode penetrates the semiconductor substrate and the structure. A step of forming a hollow portion forming member that communicates with the wiring pattern, and etching the semiconductor substrate and the structure located around the hollow portion forming member while leaving the hollow portion forming member. Forming a through-electrode forming hole that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure; and a conductive film in the through-electrode forming hole. A step of forming a through-electrode body bonded to the wiring pattern by inserting, a step of forming a hollow portion inside the through-electrode body by selectively removing the hollow portion forming member, It is characterized by including.
本発明の第4の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、構造体の第1の部分を形成する工程と、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第1の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第2の部分を形成する工程と、前記半導体基板における前記第1の面に対する反対側の第2の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。 In a fourth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a first portion of a structure on a first surface of a semiconductor substrate, and a first portion of the structure are penetrated And a step of forming a through electrode having a hollow portion and a wiring pattern that is formed on the first portion of the structure and joined to the through electrode. Forming a second portion of the structure; and exposing the through electrode by removing the semiconductor substrate from a second surface of the semiconductor substrate opposite to the first surface. Including the step of forming the through electrode, the step of forming a through electrode forming hole passing through the first portion of the structure and the intermediate portion of the semiconductor substrate, and the through electrode forming hole, Semiconductor substrate thickness Forming a through electrode body having a cavity extending in the direction, forming a hollow portion forming member made of a heat-shrinkable material in the hollow portion, and on the hollow portion forming member Forming a conductive film that closes an upper end of the cavity, and shrinking the hollow part forming member by heat-treating the semiconductor substrate, so that the hollow part forming member and the through-electrode body Forming a hollow portion.
本発明の第5の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。 In a fifth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate, and the structure penetrating the semiconductor substrate Forming a through electrode that is joined to the wiring pattern and has a hollow portion, and the step of forming the through electrode penetrates the semiconductor substrate and the structure. Forming a through-electrode forming hole communicating with the wiring pattern, forming a through-electrode body having a cavity extending in the thickness direction of the semiconductor substrate in the through-electrode forming hole, and Forming a hollow portion forming member made of a heat-shrinkable material in the hollow portion, and forming a conductive film that closes an upper end of the hollow portion on the hollow portion forming member; A step of shrinking the hollow portion forming member by heat-treating the semiconductor substrate to form the hollow portion between the hollow portion forming member and the through electrode body. .
本発明の第6の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、構造体の第1の部分を形成する工程と、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第1の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第2の部分を形成する工程と、前記半導体基板における前記第1の面に対する反対側の第2の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。 According to a sixth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a first portion of a structure on a first surface of a semiconductor substrate, and a first portion of the structure are penetrated And a step of forming a through electrode having a hollow portion and a wiring pattern that is formed on the first portion of the structure and joined to the through electrode. Forming a second portion of the structure; and exposing the through electrode by removing the semiconductor substrate from a second surface of the semiconductor substrate opposite to the first surface. Including the step of forming the through electrode, the step of forming a through electrode forming hole passing through the first portion of the structure and the intermediate portion of the semiconductor substrate, and the through electrode forming hole, Semiconductor substrate thickness Forming a through-electrode body having a cavity extending in the direction, and forming a hollow part that is arranged along the wall surface of the cavity with a thickness not embedding the cavity and closes the upper end of the cavity Forming a hollow portion partitioned by the hollow portion forming membrane by forming a membrane.
本発明の第7の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。 According to a seventh aspect of the present invention, in the method for manufacturing a semiconductor device, a step of forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate, and the structure penetrating the semiconductor substrate Forming a through electrode that is joined to the wiring pattern and has a hollow portion, and the step of forming the through electrode penetrates the semiconductor substrate and the structure. Forming a through-electrode forming hole communicating with the wiring pattern, forming a through-electrode body having a cavity extending in the thickness direction of the semiconductor substrate in the through-electrode forming hole, and Forming the hollow part by forming a hollow part forming film that is arranged along the wall surface of the hollow part with a thickness that does not embed the hollow part and closes the upper end of the hollow part Characterized in that it comprises a step of forming the hollow portion which is defined by the film.
本発明によれば、貫通電極に中空部を設けることにより、半導体装置を加熱して、配線基板または他の半導体装置に半導体装置を実装する際、中空部に熱膨張する貫通電極の一部を収容することが可能となる。これにより、貫通電極が熱膨張した際の応力(半導体基板に付与される応力)を緩和することが可能となるので、貫通電極の熱膨張に起因する半導体装置の破損や、トランジスタの特性の変動を抑制できる。 According to the present invention, by providing a hollow portion in the through electrode, the semiconductor device is heated, and when the semiconductor device is mounted on the wiring board or another semiconductor device, a part of the through electrode that thermally expands in the hollow portion is formed. It can be accommodated. This makes it possible to relieve the stress (stress applied to the semiconductor substrate) when the through electrode thermally expands, so that the semiconductor device is damaged due to the thermal expansion of the through electrode, and the characteristics of the transistor vary. Can be suppressed.
[実施形態1]
本発明の実施形態1に係る半導体装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置の構成を模式的に示した部分断面図である。
[Embodiment 1]
A semiconductor device according to
なお、図1では、半導体装置10の一例として、DRAM(Dynamic Random Access Memory)の概略構成を図示する。また、図1では、説明の便宜上、ゲート電極33及びゲート電極34の延在方向と交差する方向に延在するようにビット線53を図示することが困難なため、該ビット線53の一部のみ図示する。
FIG. 1 illustrates a schematic configuration of a DRAM (Dynamic Random Access Memory) as an example of the
図1を参照すると、実施形態1に係る半導体装置10は、DRAMであり、半導体基板11と、構造体12と、表面絶縁層13と、表面電極15(第2の電極)と、はんだ層16と、絶縁リング18と、裏面絶縁層21と、貫通電極形成用孔23と、貫通電極24と、シード層26と、裏面電極28(第1の電極)と、を有する。
Referring to FIG. 1, a
半導体基板11は、構造体12が形成される第1の面11a(表面)と、第1の面11aの反対側に配された第2の面11b(裏面)と、を有する。半導体基板11としては、例えば、薄板化された半導体基板を用いることができる。具体的には、半導体基板11としては、例えば、厚さ50nm以下の単結晶シリコン基板を用いることができる。半導体基板11は、メモリセル領域MCRと、周辺回路領域PCR(Peripheral circuit region)と、を有する。
The
メモリセル領域MCR(Memory Cell Region)は、DRAMを構成するセルトランジスタ40、ビット線53、キャパシタ65等が形成される領域である。周辺回路領域PCRは、メモリセル領域MCRを囲むように配されている。周辺回路領域PCRは、周辺回路用トランジスタ(図示せず)や貫通電極24等が形成される領域である。
A memory cell region MCR (Memory Cell Region) is a region in which the
構造体12は、半導体基板11の第1の面11a上に設けられた第1の部分12aと、第1の部分12a上に設けられた第2の部分12bと、を有する。第1の部分12aは、素子分離領域31と、ゲート絶縁膜(図示せず)と、ゲート電極33、34と、不純物拡散領域37〜39と、保護膜41と、層間絶縁膜43、44、58、63、66と、コンタクトプラグ45、46、51、71、72と、ビットコンタクト49と、ビット線53と、配線54と、配線パターン56と、ストッパ膜61と、キャパシタ65と、ビア68と、を有する。第2の部分12bは、層間絶縁膜78、87と、配線74、75、76、84、85、92、93と、ビア81、82、88、89と、保護膜95と、を有する。
The
素子分離領域31は、半導体基板11の第1の面11a側に位置する半導体基板11に設けられている。素子分離領域31は、例えば、半導体基板11の第1の面11a側に形成された素子分離用溝に絶縁膜(例えば、シリコン酸化膜)が埋め込まれた構成(例えば、STI:Shallow Trench Isolation)とすることができる。
The
ゲート絶縁膜(図示せず)は、メモリセル領域MCRに位置する半導体基板11(不純物拡散領域37、38を含む)の第1の面11a側に形成された電極形成用溝32の内面を覆うように配されている。ゲート絶縁膜としては、例えば、シリコン酸化膜を用いることができる。
The gate insulating film (not shown) covers the inner surface of the
ゲート電極33は、ゲート絶縁膜(図示せず)を介して、電極形成用溝32を埋め込むように配されている。ゲート電極33は、素子分離領域(図示せず;図1の断面には表れていない素子分離領域31と同様なもの)上にも配されている。ゲート電極33の構造としては、例えば、電極形成用溝32を埋め込むポリシリコン膜と、タングステン膜と、を順次積層させた積層構造を用いることができる。
The
ゲート電極34は、ゲート絶縁膜(図示せず)を介して、電極形成用溝(図示せず;図1の断面には表れていない電極形成用溝32と同様なもの)を埋め込むように配されている。ゲート電極34は、素子分離領域31上にも配されている。ゲート電極34の構造としては、例えば、電極形成用溝(図示せず)を埋め込むポリシリコン膜と、タングステン膜と、を順次積層させた積層構造を用いることができる。
The
不純物拡散領域37、38、39は、半導体基板11に不純物(例えば、ホウ素、リン等)を拡散(導入)した領域である。不純物拡散領域37は、隣り合うゲート電極33間に位置する半導体基板11に形成されている。不純物拡散領域38は、ゲート電極33とゲート電極34との間に位置する半導体基板11に形成されている。不純物拡散領域37、38は、セルトランジスタ40のソース/ドレイン領域として機能する。不純物拡散領域39は、キャパシタ65の形成領域よりも外側(周辺回路領域PCR寄り)に位置する半導体基板11の第1の面11aに設けられている。
The
セルトランジスタ40(選択トランジスタ)は、メモリセル領域MCRに配されたトランジスタである。セルトランジスタ40は、ゲート絶縁膜(図示せず)、ゲート電極33、不純物拡散領域37、及び不純物拡散領域38を有する。セルトランジスタ40は、ゲート電極33に電圧を印加することで、対応するキャパシタ65を選択する。
The cell transistor 40 (selection transistor) is a transistor arranged in the memory cell region MCR. The
保護膜41は、ゲート電極33、34の側面乃至上面を覆うように設けられている。保護膜41としては、例えば、シリコン窒化膜を用いることができる。
The
層間絶縁膜43は、保護膜41の側面を覆い、かつ、保護膜41の上面を露出するように、半導体基板11の第1の面11a及び素子分離領域31の上面に設けられている。層間絶縁膜43の上面は、平坦な面となっている。層間絶縁膜43としては、例えば、シリコン酸化膜を用いることができる。
The
層間絶縁膜44は、保護膜41の上面、及び層間絶縁膜43の上面を覆うように設けられている。層間絶縁膜44の上面44aは、平坦な面となっている。層間絶縁膜44としては、例えば、シリコン酸化膜を用いることができる。
The
コンタクトプラグ45は、不純物拡散領域37上に位置する層間絶縁膜43を貫通するように設けられている。コンタクトプラグ45の下端は、不純物拡散領域37の上面と接合している。
The
コンタクトプラグ46は、不純物拡散領域38上に位置する層間絶縁膜43を貫通するように設けられている。コンタクトプラグ46の下端は、不純物拡散領域38の上面と接合している。
The
ビットコンタクト49は、コンタクトプラグ45上に位置する層間絶縁膜44を貫通するように設けられている。ビットコンタクト49の下端は、コンタクトプラグ45の上端と接合している。これにより、ビットコンタクト49は、コンタクトプラグ45を介して、不純物拡散領域37と電気的に接続される。
The
コンタクトプラグ51は、不純物拡散領域39上に位置する層間絶縁膜43、44を貫通するように設けられている。コンタクトプラグ51は、不純物拡散領域39の上面と接合している。
The
ビット線53は、層間絶縁膜44上及びビットコンタクト49上に設けられている。ビット線53は、ゲート電極33、34の延在方向と交差する方向に延在している。ビット線53は、ビット線53の直下にある複数のコンタクトプラグ45の上端と接合している。ビット線53は、ビットコンタクト49及びコンタクトプラグ45を介して、不純物拡散領域37と電気的に接続される。なお、図1では、1本のビット線53のみを図示したが、メモリセル領域MCRには、複数のビット線53が所定の間隔で配されている。
The
配線54は、その一部が不純物拡散領域39と対向するように、層間絶縁膜44上に設けられている。配線54は、コンタクトプラグ51の上端と接合している。配線54は、コンタクトプラグ51を介して、不純物拡散領域39と電気的に接続される。
The
配線パターン56は、周辺回路領域PCRに位置する層間絶縁膜44上に設けられている。配線パターン56は、貫通電極24の第1の端24aと接合されるパッド部56aを有する。パッド部56aは、周辺回路領域PCRのうち、貫通電極24の形成領域に対応する層間絶縁膜44上に配置される。
The
層間絶縁膜58は、ビット線53、配線54、及び配線パターン56を覆うように、層間絶縁膜44上に設けられている。層間絶縁膜58の上面は、平坦な面となっている。層間絶縁膜58としては、例えば、シリコン酸化膜を用いることができる。
The
容量コンタクト59は、コンタクトプラグ46上に位置する層間絶縁膜44、58を貫通するように配されている。容量コンタクト59の下端は、コンタクトプラグ46の上端と接合している。これにより、容量コンタクト59は、コンタクトプラグ46を介して、不純物拡散領域38と電気的に接続される。
The
ストッパ膜61は、層間絶縁膜58上に設けられている。ストッパ膜61は、エッチングを用いて、層間絶縁膜58にキャパシタ65を配置するためのシリンダ孔63aを形成する際にストッパとして機能する膜である。ストッパ膜61としては、例えば、シリコン窒化膜を用いることができる。
The
層間絶縁膜63は、ストッパ膜61上に配されている。層間絶縁膜63の上面は、平坦な面となっている。層間絶縁膜63としては、例えば、シリコン酸化膜を用いることができる。層間絶縁膜63及びストッパ膜61は、容量コンタクト59の上面を露出するシリンダ孔63aを複数有する。
The
キャパシタ65は、データを記憶する記憶素子であり、下部電極101と、容量絶縁膜102と、上部電極103と、を有する。下部電極101は、シリンダ孔63aの内面を覆うように配されている。下部電極101は、キャパシタ65ごとに設けられる。容量絶縁膜102は、シリンダ孔63aを埋め込まない厚さで、下部電極101の表面を覆うとともに、層間絶縁膜63の上面にも配されている。上部電極103は、下部電極101及び容量絶縁膜102を介して、シリンダ孔63aを埋め込むとともに、層間絶縁膜63の上面にも配されている。上部電極103は、隣り合う所定のキャパシタ65と共通に設けられる。
The
層間絶縁膜66は、上部電極103及び容量絶縁膜102を覆うように、層間絶縁膜63上に配されている。層間絶縁膜66の上面は、平坦な面となっている。層間絶縁膜66としては、例えば、シリコン酸化膜を用いることができる。
The
ビア68は、上部電極103上に配された層間絶縁膜66を貫通するように設けられている。ビア68の下端は、上部電極103と接合している。
The via 68 is provided so as to penetrate the
コンタクトプラグ71は、配線54上に位置する層間絶縁膜58、ストッパ膜61、層間絶縁膜63、及び層間絶縁膜66を貫通するように設けられている。コンタクトプラグ71の下端は、配線54と接合している。これにより、コンタクトプラグ71は、配線54及びコンタクトプラグ51を介して、不純物拡散領域39と電気的に接続される。
The
コンタクトプラグ72は、パッド部56a上に位置する層間絶縁膜58、ストッパ膜61、層間絶縁膜63、及び層間絶縁膜66を貫通するように設けられている。コンタクトプラグ72の下端は、パッド部56aと接合している。これにより、コンタクトプラグ72は、パッド部56aを介して配線パターン56と電気的に接続される。
The
配線74は、メモリセル領域MCRに位置する層間絶縁膜66上に設けられている。配線74は、ビア68の上端と接合している。これにより、配線74は、ビア68を介して、キャパシタ65の上部電極103と電気的に接続される。
The
配線75は、層間絶縁膜66上に設けられている。配線75は、コンタクトプラグ71の上端と接合している。これにより、配線75は、コンタクトプラグ71、配線54、及びコンタクトプラグ51を介して、不純物拡散領域39と電気的に接続される。
The
配線76は、周辺回路領域PCRに位置する層間絶縁膜66上に設けられている。配線76は、コンタクトプラグ72の上端と接合している。これにより、配線76は、コンタクトプラグ72を介して、パッド部56aと電気的に接続される。
The
層間絶縁膜78は、配線74〜76を覆うように、層間絶縁膜66上に設けられている。層間絶縁膜78の上面は、平坦な面となっている。層間絶縁膜78としては、例えば、シリコン酸化膜を用いることができる。
The
ビア81は、配線75上に配された層間絶縁膜78を貫通するように設けられている。ビア81の下端は、配線75と接合している。
The via 81 is provided so as to penetrate the
ビア82は、配線76上に配された層間絶縁膜78を貫通するように設けられている。ビア82の下端は、配線76と接合している。
The via 82 is provided so as to penetrate the
配線84は、メモリセル領域MCRに位置する層間絶縁膜78上に設けられている。配線84は、ビア81の上端と接合している。配線84は、ビア81、配線75、コンタクトプラグ71、配線54、及びコンタクトプラグ51を介して、不純物拡散領域39と電気的に接続される。
The
配線85は、周辺回路領域PCRに位置する層間絶縁膜78上に設けられている。配線85は、ビア82の上端と接合している。配線85は、ビア82、配線76、及びコンタクトプラグ72を介して、パッド部56aと電気的に接続される。
The
層間絶縁膜87は、配線84、85を覆うように、層間絶縁膜78上に設けられている。層間絶縁膜87の上面は、平坦な面となっている。層間絶縁膜87としては、例えば、シリコン酸化膜を用いることができる。
The
ビア88は、配線84上に位置する層間絶縁膜87を貫通するように設けられている。ビア88の下端は、配線84と接合している。
The via 88 is provided so as to penetrate the
ビア89は、配線85上に位置する層間絶縁膜87を貫通するように設けられている。ビア89の下端は、配線85と接合している。
The via 89 is provided so as to penetrate the
配線92は、メモリセル領域MCRに位置する層間絶縁膜87上に設けられている。配線92は、ビア88の上端と接合している。これにより、配線92は、ビア88、配線84、ビア81、配線75、コンタクトプラグ71、配線54、及びコンタクトプラグ51を介して、不純物拡散領域39と電気的に接続されている。
The
配線93は、周辺回路領域PCRに位置する層間絶縁膜87上に設けられている。配線93は、ビア89の上端と接合している。これにより、配線93は、ビア89、配線85は、ビア82、配線76、及びコンタクトプラグ72を介して、パッド部56aと電気的に接続されている。
The
保護膜95は、配線92、及び配線93を覆うように、層間絶縁膜87上に設けられている。保護膜95は、配線93の上面の一部を露出する開口部95aを有する。保護膜95としては、例えば、シリコン酸窒化膜を用いることができる。
The
表面絶縁層13は、保護膜95上に設けられている。表面絶縁層13は、表面電極15を露出する開口部13aを有する。表面絶縁層13としては、例えば、ポリイミド膜を用いることができる。
The
表面電極15(第2の電極)は、構造体12の表面(具体的には、保護膜95の上面、及び開口部95a内)に設けられている。表面電極15は、配線93、ビア89、配線85は、ビア82、配線76、及びコンタクトプラグ72を介して、パッド部56a及び貫通電極24と電気的に接続される。表面電極15は、表面電極用シード層106と、表面電極本体107と、を有する。
The surface electrode 15 (second electrode) is provided on the surface of the structure 12 (specifically, on the upper surface of the
表面電極用シード層106は、開口部95aの内面(開口部95aから露出する配線93の上面の一部も含む)と、保護膜95の上面のうち、開口部13aの周縁部分と、を覆うように配されている。これにより、表面電極用シード層106は、配線93と接合している。つまり、表面電極15は、配線93と接合している。表面電極用シード層106としては、例えば、チタン膜(厚さ150nm)と、銅膜(厚さ300nm)と、を順次積層した積層膜を用いることができる。
The surface
表面電極本体107は、表面電極用シード層106を介して、開口部95aを埋め込むとともに、開口部95aから離間する方向に突出している。表面電極本体107の一部は、表面絶縁層13の上面から突出している。表面電極本体107は、はんだ層16が形成されるはんだ形成面107aを有する。はんだ形成面107aは、表面絶縁層13の上面の位置よりも上方に配されている。つまり、表面電極本体107のうち、はんだ形成面107aを構成する部分は、表面絶縁層13から突出している。表面電極本体107の材料としては、例えば、銅を用いることができる。
The surface electrode
はんだ層16は、表面電極本体107のはんだ形成面107aに配されている。はんだ層16は、配線基板(図示せず)に設けたられた接続パッド(図示せず)、半導体装置(半導体装置10と同じ構成の半導体装置、半導体装置10とは異なる構成とされた半導体装置)に設けられた電極(図示せず)のうちのいずれかと、半導体装置10の表面電極15とを接続するための層である。
The
ここで、実施形態1に係る半導体装置10を、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際には、図示していないボンディングツール(加熱機構を内蔵したツール)により、半導体装置10の裏面電極28側を吸着し、半導体装置10に設けられたはんだ層16を加熱溶融させる。このときの加熱温度としては、例えば、300℃とすることができる。
Here, the
絶縁リング18は、貫通電極24と半導体基板11とを電気的に絶縁するためのリング状の絶縁部材である。絶縁リング18は、パッド部56aの位置に配された半導体基板11を貫通するように設けられている。絶縁リング18は、貫通電極本体111の外周面111aと接触するように、貫通電極24を連続して囲んでいる。絶縁リング18を構成する膜としては、例えば、シリコン窒化膜、シリコン酸化膜等を用いることができる。
The insulating
なお、図1では、1つの貫通電極24に対して1つの絶縁リング18を設けた場合を例に挙げて説明したが、絶縁リング18の外側に位置する半導体基板11に、半導体基板11を貫通し、かつ、絶縁リング18を連続して囲む他の絶縁リング(図示せず)を設けてもよい。
In FIG. 1, the case where one insulating
裏面絶縁層21は、半導体基板11の第2の面11b、及び第2の面11b側に位置する絶縁リング18の端面を覆うように配されている。裏面絶縁層21には、例えば、シリコン窒化膜を用いることができる。
The back
貫通電極形成用孔23は、パッド部56aの下方に位置する層間絶縁膜43、44と、絶縁リング18で囲まれた半導体基板11と、を貫通するように設けられている。貫通電極形成用孔23は、パッド部56aの面(言い換えれば、貫通電極本体111の端部111bが接続されるパッド部56aの面)の一部、及び絶縁リング18の内面18aを露出する開口部である。貫通電極形成用孔23の開口径R1は、例えば、14〜22μmとすることができる。この場合、貫通電極形成用孔23の深さは、40〜50μmとすることができる。
The through-
貫通電極24は、少なくとも半導体基板11を貫通する電極である。貫通電極24は、貫通電極形成用孔23内に設けられている。貫通電極24は、第1の端24aにてパッド部56a(配線パターン56の一部)と接合している。貫通電極24は、貫通電極本体111と、中空部112と、を有する。
The through
貫通電極本体111は、筒状となっている。貫通電極本体111は、中空部112を区画している。貫通電極本体111の端部111bは、パッド部56aと接合している。貫通電極本体111の外径R2(言い換えれば、貫通電極24の外径)は、貫通電極形成用孔23の開口径R1と等しく、例えば、14〜22μmとすることができる。貫通電極本体111は、貫通電極用シード層114と、リング状溝115と、導電膜116と、を有する。
The through
貫通電極用シード層114は、中空部112に配されたシード層26の面、中空部112よりも外側に位置するパッド部56aの面、及び貫通電極形成用孔23の側面を連続して覆うように配されている。貫通電極用シード層114としては、例えば、銅を用いることができる。貫通電極形成用孔23の開口径R1が14〜22μmの場合、貫通電極用シード層114の厚さは、例えば、800nmとすることができる。リング状溝115は、貫通電極用シード層114で囲まれた円筒状の溝である。導電膜116は、リング状溝115を埋め込むように配されている。導電膜116としては、例えば、銅膜を用いることができる。
The through
なお、実施形態1では、一例として、貫通電極本体111を銅のみで構成する場合を例に挙げて説明したが、貫通電極本体111をポリシリコンのみで構成してもよい。また、貫通電極本体111を銅、ポリシリコン以外の導電膜で構成してもよい。
In the first embodiment, as an example, the case where the through
中空部112は、貫通電極本体111の中央部(言い換えれば、貫通電極形成用孔23の中央部)に配されたストレス緩和部である。中空部112は、貫通電極本体111の中央部に配された貫通電極用シード層114で囲まれた空間である。
The
このように、貫通電極24に中空部112を設けることにより、半導体装置10を加熱して、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際、中空部112に熱膨張する貫通電極24(具体的には、貫通電極本体111)の一部を収容することが可能となる。これにより、貫通電極24が熱膨張した際のストレス(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極24の熱膨張に起因する半導体装置10の破損等を抑制できる。
Thus, by providing the
また、貫通電極本体111の中央部に中空部112を配置することが好ましい。こうすることで、貫通電極24が熱膨張した際、貫通電極24のうち、径方向に膨張した部分を均等に中空部112内に収容することができる。
In addition, the
中空部112は、半導体基板11の厚さ方向(図1の上下方向)に延在している。半導体基板11の厚さ方向における中空部112の長さは、半導体基板11の厚さ方向における貫通電極本体111の長さと略等しい。中空部112は、貫通電極24の第2の端24b側に位置する裏面電極28の一部を露出している。
The
このように、半導体基板11の厚さ方向に延在する中空部112の長さを、半導体基板11の厚さ方向における貫通電極本体111の長さと略等しくすることにより、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に半導体装置10を実装する際、半導体基板11の厚さ方向において、熱膨張する貫通電極本体111の一部を中空部112に収容することが可能となる。これにより、貫通電極24が熱膨張した際のストレス(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極24の熱膨張に起因する半導体装置10の破損をさらに抑制できる。
As described above, the length of the
シード層26は、中空部112が露出する貫通電極本体111の面、中空部112が露出するパッド部56aの面、裏面電極28の形成領域に対応する第2の端24bの面、及び裏面絶縁層21の面(半導体基板11の第2の面11bと接触する面の反対側に配された裏面絶縁層21の面)を覆うように配されている。シード層26としては、例えば、銅層を用いることができる。
The
裏面電極28は、裏面絶縁層21から離間する方向に突出した電極である。裏面電極28は、裏面電極28の形成領域に対応する第2の端24bの面、及び裏面絶縁層21の面に配されたシード層26に設けられている。裏面電極28は、シード層26を介して貫通電極24の第2の端24bと電気的に接続されている。裏面電極28としては、例えば、銅膜を用いることができる。
The
実施形態1に係る半導体装置10によれば、第1の面11aに構造体12が設けられた半導体基板11を貫通するように配置され、第1の端24aが構造体12を構成するパッド部56a(配線パターン56の一部)と接続され、かつ、中空部112を有する貫通電極24を設けることにより、半導体装置10を加熱して、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際、中空部112により、熱膨張する貫通電極24(具体的には、貫通電極本体111)の一部を収容することが可能となる。これにより、貫通電極24が熱膨張した際の応力(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極24の熱膨張に起因する半導体装置10の破損や、トランジスタの特性の変動を抑制できる。
According to the
次に、本発明の実施形態1に係る半導体装置の製造方法について図面を用いて説明する。図2〜図12、図14〜図17、図19、図20は、本発明の実施形態1に係る半導体装置の製造方法を模式的に示した部分断面図である。図13は、図12に示す製造途中の半導体装置をC視した部分平面図である。図18は、図17に示す製造途中の半導体装置をC視した部分平面図である。図2〜図20において、図1に示す構成部分と同じ構成部分には、同一符号を付す。 Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings. 2 to 12, 14 to 17, 19, and 20 are partial cross-sectional views schematically showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. FIG. 13 is a partial plan view of the semiconductor device shown in FIG. FIG. 18 is a partial plan view of the semiconductor device shown in FIG. 2 to 20, the same components as those shown in FIG. 1 are denoted by the same reference numerals.
なお、ここでは、半導体基板11として、半導体装置10が形成される半導体装置形成領域を複数有した単結晶シリコンウェハを用いた場合を例に挙げて、以下の説明を行う。
Here, the following description is given by taking as an example a case where a single crystal silicon wafer having a plurality of semiconductor device formation regions where the
まず、薄板化されていない半導体基板11(例えば、単結晶シリコン基板)を準備する(図2参照;ステップA1)。 First, an unthinned semiconductor substrate 11 (for example, a single crystal silicon substrate) is prepared (see FIG. 2; step A1).
次に、周辺回路領域PCRに位置する半導体基板11に絶縁リング18を形成する(図2参照;ステップA2)。
Next, an insulating
ここで、絶縁リング18の形成方法について、例えば、フォトリソグラフィ技術及びドライエッチング技術により、半導体基板11の第1の面11a側から半導体基板11を貫通しない深さの溝を形成し、該溝にシリコン窒化膜及びシリコン酸化膜を埋め込むことで、絶縁リング18を形成することができる。このとき、絶縁リング18は、貫通電極24(図1参照)の形成領域に対応する半導体基板11を連続して囲むように形成する。絶縁リング18は、例えば、円筒形状とすることができる。この場合、絶縁リング18の内径(図1の開口径R1)は、例えば、22μmとすることができる。この段階では、絶縁リング18は、半導体基板11を貫通していない。絶縁リング18は、後述する図7に示す工程において、半導体基板11を薄板化(基板薄板化工程)することで、半導体基板11を貫通する。
Here, regarding the method of forming the insulating
次に、STI(Shallow Trench Isolation)法により、半導体基板11に素子分離領域31を形成する(図2参照;ステップA3)。このとき、素子分離領域31の上面が半導体基板11の第1の面11aに対して面一となるようにする。
Next, an
次に、リソグラフィ技術及びエッチング技術により、メモリセル領域MCRに位置する半導体基板11に電極形成用溝32(及び、図示されていない電極形成用溝)を形成する(図2参照;ステップA4)。
Next, an electrode forming groove 32 (and an electrode forming groove not shown) is formed in the
次に、例えば、熱酸化法により、電極形成用溝32(及び、図示されていない電極形成用溝)の内面を覆うゲート絶縁膜(図示せず)を形成する(図2参照;ステップA5)。ゲート絶縁膜としては、例えば、シリコン酸化膜を用いることができる。 Next, a gate insulating film (not shown) that covers the inner surface of the electrode forming groove 32 (and the electrode forming groove (not shown)) is formed by, eg, thermal oxidation (see FIG. 2; step A5). . For example, a silicon oxide film can be used as the gate insulating film.
次に、例えば、熱拡散法又はイオン打込み法により、半導体基板11に、ウェル領域(図示せず)を形成する(図2参照;ステップA6)。
Next, a well region (not shown) is formed in the
次に、例えば、CVD(Chemical Vapor Deposition)法及びリソグラフィ技術及びエッチング技術により、電極形成用溝32(及び、図示されていない電極形成用溝)を埋め込むゲート電極33、34を形成する(図2参照;ステップA7)。例えば、電極形成用溝32(及び、図示されていない電極形成用溝)にポリシリコン膜及びタングステン膜を埋め込むことで、ゲート電極33、34を形成することができる。
Next,
次に、リソグラフィ技術及びイオン注入技術により、半導体基板11に、上面が半導体基板11の第1の面11aと面一とされた不純物拡散領域37〜39を形成する(図2参照;ステップA8)。例えば、半導体基板11としてp型単結晶シリコン基板を用いた場合、半導体基板11にn型不純物をドーピングすることで、不純物拡散領域37〜39を形成することができる。
Next,
以上により、メモリセル領域MCRに、ゲート電極33、ゲート絶縁膜(図示せず)、不純物拡散領域37、及び不純物拡散領域38を有するセルトランジスタ40(選択トランジスタ)が形成される。
Thus, the cell transistor 40 (selection transistor) having the
次に、例えば、CVD法及びエッチバックにより、ゲート電極33、34の側面及び上面を覆う保護膜41を形成する(図2参照;ステップA9)。保護膜41としては、例えば、シリコン窒化膜を用いることができる。
Next, the
次に、例えば、CVD法及びCMP(Chemical Mechanical Polishing)法により、半導体基板11の第1の面11a及び素子分離領域31の上面に、保護膜41の上面に対して面一とされた上面を有する層間絶縁膜43を形成する(図2参照;ステップA10)。このとき、層間絶縁膜43は、保護膜41の側面を覆うように形成する。層間絶縁膜43としては、例えば、シリコン酸化膜を用いることができる。
Next, for example, an upper surface that is flush with the upper surface of the
次に、例えば、リソグラフィ技術、エッチング技術、CVD法及びCMP法により、不純物拡散領域37上に位置する層間絶縁膜43を貫通するコンタクトプラグ45と、不純物拡散領域38上に位置する層間絶縁膜43を貫通するコンタクトプラグ46と、を一括形成する(図2参照;ステップA11)。このとき、コンタクトプラグ45は、不純物拡散領域37の上面と接合するように形成する。また、コンタクトプラグ46は、不純物拡散領域38の上面と接合するように形成する。
Next, the
次に、例えば、CVD法により、保護膜41の上面、及び層間絶縁膜43の上面を覆い、かつ、平坦な上面44aを有する層間絶縁膜44を形成する(図2参照;ステップA12)。層間絶縁膜44としては、例えば、シリコン酸化膜を用いることができる。
Next, for example, an
次に、例えば、リソグラフィ技術、エッチング技術、CVD法及びCMP法により、コンタクトプラグ45上に位置する層間絶縁膜44を貫通するビットコンタクト49と、不純物拡散領域39上に位置する層間絶縁膜43、44を貫通するコンタクトプラグ51と、を一括形成する(図2参照;ステップA13)。このとき、ビットコンタクト49は、コンタクトプラグ45の上端と接合されるように形成する。また、コンタクトプラグ51は、不純物拡散領域39の上面と接合するように形成する。
Next, for example, by a lithography technique, an etching technique, a CVD method, and a CMP method, a
次に、例えば、めっき法、リソグラフィ技術、及びエッチング技術により、メモリセル領域MCRに位置する層間絶縁膜44上に配されたビット線53と、層間絶縁膜44上に配された配線54と、周辺回路領域PCRに位置する層間絶縁膜44上に配置され、かつ、パッド部56aを有する配線パターン56と、を一括形成する(図2参照;ステップA14)。このとき、ビット線53は、コンタクトプラグ45の上端と接合され、かつ、ゲート電極33、34の延在方向と交差する方向に延在するように形成する。また、配線54は、コンタクトプラグ51の上端と接合されるように形成する。さらに配線パターン56は、パッド部56aが貫通電極24(図1参照)の形成領域と対向するように形成する。
Next, for example, by a plating method, a lithography technique, and an etching technique, a
次に、例えば、CVD法及びCMP法により、層間絶縁膜44上に、ビット線53、配線54、及び配線パターン56を覆う層間絶縁膜58を形成する(図2参照;ステップA15)。このとき、上面が平坦な面となるように、層間絶縁膜58を形成する。層間絶縁膜58としては、例えば、シリコン酸化膜を用いることができる。
Next, an
次に、例えば、リソグラフィ技術、エッチング技術、CVD法及びCMP法により、コンタクトプラグ46上に位置する層間絶縁膜44、58を貫通する容量コンタクト59を形成する(図2参照;ステップA16)。このとき、容量コンタクト59の下端がコンタクトプラグ46の上端と接合されるように、容量コンタクト59を形成する。これにより、容量コンタクト59はコンタクトプラグ46を介して不純物拡散領域38と電気的に接続される。
Next, the
次に、例えば、CVD法により、層間絶縁膜58の上面を覆うストッパ膜61を形成する(図2参照;ステップA17)。例えば、シリコン窒化膜を成膜することで、ストッパ膜61を形成する。
Next, a
次に、例えば、CVD法、リソグラフィ技術、及びエッチング技術により、ストッパ膜61の上面を覆い、かつ、容量コンタクト59の上面が露出するシリンダ孔63aを複数有する層間絶縁膜63を形成する(図2参照;ステップA18)。このとき、上面が平坦な面となるように、層間絶縁膜63を形成する。層間絶縁膜63としては、例えば、シリコン酸化膜を用いることができる。
Next, for example, an
次に、例えば、CVD法、CMP法、リソグラフィ技術、及びエッチング技術により、複数のシリンダ孔63a内に、下部電極101と、容量絶縁膜102と、上部電極103と、を順次形成することで、シリンダ孔63aを充填し、かつ、下部電極101、容量絶縁膜102、及び上部電極103を有するキャパシタ65を形成する(図2参照;ステップA19)。このとき、上部電極103及び容量絶縁膜102は、層間絶縁膜63上にも形成される。
Next, by sequentially forming the
次に、例えば、CVD法及びCMP法により、層間絶縁膜63上に、層間絶縁膜63上に配された上部電極103及び容量絶縁膜102を覆い、かつ、上面が平坦な面とされた層間絶縁膜66を形成する(図2参照;ステップA20)。層間絶縁膜66としては、例えば、シリコン酸化膜を用いることができる。
Next, for example, by an CVD method and a CMP method, the
次に、例えば、リソグラフィ技術、エッチング技術、めっき法、CMP法、及びCVD法により、ビア68、コンタクトプラグ71、コンタクトプラグ72、配線74、配線75、及び配線76を形成する(図2参照;ステップA21)。
Next, the via 68, the
ここで、ビア68は、上部電極103上に配された層間絶縁膜66を貫通し、かつ、下端が上部電極103と接合されるように形成する。また、コンタクトプラグ71は、配線54上に位置する層間絶縁膜58、ストッパ膜61、層間絶縁膜63、及び層間絶縁膜66を貫通し、かつ、下端が配線54と接合されるように形成する。また、コンタクトプラグ72は、パッド部56a上に位置する層間絶縁膜58、ストッパ膜61、層間絶縁膜63、及び層間絶縁膜66を貫通し、かつ、下端がパッド部56aと接合されるように形成する。
Here, the via 68 is formed so as to penetrate the
また、配線74は、ビア68の上端と接合されるように、メモリセル領域MCRに位置する層間絶縁膜66上に形成する。また、配線75は、コンタクトプラグ71の上端と接合されるように、層間絶縁膜66上に形成する。さらに、配線76は、コンタクトプラグ72の上端と接続されるように、周辺回路領域PCRに位置する層間絶縁膜66上に形成する。
The
次に、例えば、CVD法及びCMP法により、層間絶縁膜66上に、配線74〜76を覆い、かつ、上面が平坦な面とされた層間絶縁膜78を形成する(図2参照;ステップA22)。層間絶縁膜78としては、例えば、シリコン酸化膜を用いることができる。
Next, an
次に、例えば、リソグラフィ技術、エッチング技術、CVD法、及びCMP法により、配線75上に配された層間絶縁膜78を貫通し、かつ、下端が配線75と接合されたビア81と、配線76上に配された層間絶縁膜78を貫通し、かつ、下端が配線76と接合されたビア82と、を一括形成する(図2参照;ステップA23)。
Next, for example, by a lithography technique, an etching technique, a CVD method, and a CMP method, a via 81 having a lower end bonded to the
次に、例えば、めっき法及びCMP法により、層間絶縁膜78上に配置され、かつ、ビア81の上端と接合された配線84と、周辺回路領域PCRに位置する層間絶縁膜78上に配置され、かつ、ビア82の上端と接合された配線85と、を一括形成する(図2参照;ステップA24)。
Next, for example, by the plating method and the CMP method, the
次に、例えば、CVD法及びCMP法により、層間絶縁膜78上に、配線84、85を覆い、かつ、上面が平坦な面とされた層間絶縁膜87を形成する(図2参照;ステップA25)。層間絶縁膜87としては、例えば、シリコン酸化膜を用いることができる。
Next, an
次に、例えば、リソグラフィ技術、エッチング技術、CVD法、及びCMP法により、配線84上に位置する層間絶縁膜87を貫通し、かつ、下端が配線84と接合されたビア88と、配線85上に位置する層間絶縁膜87を貫通し、かつ、下端が配線85と接合されたビア89と、を一括形成する(図2参照;ステップA26)。
Next, for example, by a lithography technique, an etching technique, a CVD method, and a CMP method, the via 88 having the lower end bonded to the
次に、例えば、めっき法及びCMP法により、層間絶縁膜87上に配置され、かつ、ビア88の上端と接合された配線92と、周辺回路領域PCRに位置する層間絶縁膜87上に配置され、かつ、ビア89の上端と接合された配線93と、を一括形成する(図2参照;ステップA27)。
Next, for example, by plating and CMP, the
次に、例えば、CVD法、CMP法、リソグラフィ技術、及びエッチング技術により、層間絶縁膜87上に、配線92、及び配線93の一部を覆い、かつ、配線93の上面の一部を露出する開口部95aを有した保護膜95を形成する(図2参照;ステップA28)。保護膜95としては、例えば、シリコン酸窒化膜を用いることができる。
Next, for example, a part of the
ステップA1〜A28により、半導体基板11の第1の面11aに、素子分離領域31と、ゲート絶縁膜(図示せず)と、ゲート電極33、34と、不純物拡散領域37〜39と、保護膜41と、層間絶縁膜43、44、58、63、66、78、87と、コンタクトプラグ45、46、51、71、72と、ビットコンタクト49と、ビット線53と、配線54、74〜76、84、85、92、93と、配線パターン56と、ストッパ膜61と、キャパシタ65と、ビア68、81、82、88、89と、保護膜95と、を有した構造体12が複数形成される。構造体12は、メモリセル領域MCRと、メモリセル領域MCRの周囲に配された周辺回路領域PCRと、を有する。
By steps A1 to A28, the
次に、例えば、CVD法、CMP法、リソグラフィ技術、及びエッチング技術により、保護膜95上に、表面電極15の形成領域を露出する開口部13aを有した表面絶縁層13を形成する(図2参照;ステップA29)。このとき、開口部13aは、表面電極(図1の15)の上面の一部を露出できるように形成する。表面絶縁層13としては、例えば、ポリイミド膜を用いることができる。
Next, the
次に、例えば、スパッタ法により、開口部95aの内面(開口部95aから露出する配線93の上面の一部も含む)、開口部13aの壁面、及び表面絶縁層13の上面を覆う表面電極用シード層106を形成する(図3参照;ステップA30)。表面電極用シード層106としては、例えば、厚さ150nmとされたチタン膜と、厚さ300nmとされた銅膜と、を順次積層した積層膜を用いることができる。
Next, for example, by sputtering, for the surface electrode that covers the inner surface of the
次に、例えば、リソグラフィ技術により、表面電極(図1の15)を形成する領域に対応する部分の表面電極用シード層106を露出する開口部121aを有しためっき用レジスト膜121を形成する(図4参照;ステップA31)。
Next, a plating resist
次に、表面電極用シード層106を給電層とする電解めっき法により、開口部121aに露出された表面電極用シード層106上に、めっき膜(例えば、銅めっき膜)を析出成長させて、当該めっき膜よりなる表面電極本体107を形成する(図4参照;ステップA32)。
Next, a plating film (for example, a copper plating film) is deposited and grown on the surface
次に、電解めっき法により、表面電極本体107のはんだ形成面107aに、はんだ層(図1の16)の母材となるはんだめっき膜125を析出成長させる(図4参照;ステップA33)。
Next, a
次に、めっき用レジスト膜(図4の121)を除去し、その後、例えば、エッチング技術により、表面電極用シード層106のうち表面電極本体107に覆われていない部分(図4参照)を選択的に除去することで、表面電極用シード層106及び表面電極本体107よりなる表面電極15を形成する(図5参照;ステップA34)。
Next, the resist film for plating (121 in FIG. 4) is removed, and then, for example, a portion (see FIG. 4) of the surface
次に、ステップA34後の中間体を熱処理(例えば、240℃で30秒間加熱)することで、はんだめっき膜(図4の125)をリフローさせて、はんだめっき膜125よりなるはんだ層16を形成する(図5参照;ステップA35)。
Next, the intermediate layer after Step A34 is heat-treated (for example, heated at 240 ° C. for 30 seconds) to reflow the solder plating film (125 in FIG. 4), thereby forming the
ここで、はんだ層16は、配線基板(図示せず)に設けたられた接続パッド、或いは半導体装置(半導体装置10と同じ構成の半導体装置、或いは、半導体装置10とは異なる構成とされた半導体装置)に設けられた電極と、半導体装置10の表面電極15とを接続するための層である。
Here, the
次に、ステップA35後の中間体の表面電極15側の面に、接着剤127を介して、厚さ調整用基板128(例えば、ガラス基板)を貼り付ける(図6参照;ステップA36)。
Next, a thickness adjustment substrate 128 (for example, a glass substrate) is attached to the surface of the intermediate body after Step A35 on the
ここでは、後述する基板薄板化工程(ステップA37)後の中間体の厚さ(半導体基板11から厚さ調整用基板128までの厚さ)が、基板薄板化工程前の中間体の厚さ(半導体基板11から表面絶縁層13までの厚さ)と同じになるようにする。このように、厚さ調整用基板128を貼り付けることで、基板薄板化工程において、厚さ調整用基板128が補強板として機能するため、半導体基板11を精度良く薄板化することができる。また、基板薄板化工程の前後において、中間体の厚さを同じにすることが可能となるので、基板薄板化工程後も基板薄板化工程前に使用した半導体製造装置(例えば、成膜装置、エッチング装置、及び洗浄装置等)を用いて加工を行うことができる。
Here, the thickness of the intermediate body after the substrate thinning process (step A37) described later (thickness from the
次に、ステップA36後の中間体の上下を反転させ、その後、半導体基板11の第2の面11b側から半導体基板11を研削及び/又は研磨することで、半導体基板11を薄板化(例えば、半導体基板11の厚さが50μmとなるように薄板化)する(図7参照;ステップA37)。
Next, the intermediate body after step A36 is turned upside down, and then the
ここで、半導体基板11の研削及び/又は研磨は、絶縁リング18の端(半導体基板11の第2の面11b側に位置する端)が露出するまで行う。これにより、絶縁リング18は、薄板化された半導体基板11を貫通する。半導体基板11を研削により薄板化する場合、研削装置としては、例えば、バックサイドグラインダーを用いることができる。
Here, the
次に、例えば、CVD法により、半導体基板11の第2の面11b、及び第2の面11bに露出された絶縁リング18の端面を覆う裏面絶縁層21を形成する(図7参照;ステップA38)。裏面絶縁層21としては、例えば、シリコン窒化膜を用いることができる。
Next, the back
次に、フォトリソグラフィ技術により、裏面絶縁層21上に、中空部(図1の112)を形成する領域に対応する裏面絶縁層21の面21aを露出する開口部133を有したエッチング用レジスト膜134を形成する(図7参照;ステップA39)。このとき、開口部133は、絶縁リング18の中央に位置する裏面絶縁層21の面21aを露出するように形成する。これにより、絶縁リング18の中央部に中空部(図1の112)を配置することが可能となる。
Next, a resist film for etching having an
次に、エッチング用レジスト膜134をマスクとする異方性エッチング(例えば、ドライエッチング)により、開口部133の下方に位置する裏面絶縁層21、半導体基板11、層間絶縁膜43、及び層間絶縁膜44を除去する(図8参照;ステップA40)。これにより、半導体基板11、裏面絶縁層21、層間絶縁膜43、及び層間絶縁膜44を貫通し、かつ、配線パターン56のパッド部56aの面の一部を露出する貫通孔136が形成される。
Next, the back
次に、エッチング用レジスト膜(図8の134)を除去する(図9参照;ステップA41)。これにより、裏面絶縁層21の面21aが露出される。
Next, the etching resist film (134 in FIG. 8) is removed (see FIG. 9; step A41). Thereby, the
次に、例えば、CVD法及びCMP法により、貫通電極本体(図1の111;貫通電極用シード層114及び導電膜116)とは異なる材料よりなる導電膜(例えば、良導体よりなる膜)を貫通孔136に埋め込むことにより中空部形成用部材139を形成する(図10参照;ステップA42)。
Next, the conductive film (for example, a film made of a good conductor) made of a material different from that of the through-electrode body (111 in FIG. 1; the through-
これにより、貫通孔136内に、半導体基板11、層間絶縁膜43、及び層間絶縁膜44を貫通し、かつ、パッド部56aに到達する中空部形成用部材139が形成される。中空部形成用部材139は、絶縁リング18の中心に配置される。ここで、中空部形成用部材139は、パッド部56aに到達することで、一端がパッド部56aと接続される。これにより、中空部形成用部材139は、パッド部56aにより支持される。また、貫通電極24を構成する貫通電極本体111(貫通電極用シード層114及び導電膜116)の材料として銅を用いる場合、中空部形成用部材139としては、例えば、タングステン膜や銅膜を除く、銀膜やアルミニウム膜等の良導体(貫通電極本体111よりも熱や電気の伝導率が高い物質)よりなる膜を用いることができる。
As a result, a hollow
次に、フォトリソグラフィ技術により、裏面絶縁層21の面21aに、貫通電極(図1の24)を形成する領域に対応する裏面絶縁層21の面21a及び中空部形成用部材139の他端を露出する開口部142を有したエッチング用レジスト膜143を形成する(図11参照;ステップA43)。
Next, the
次いで、図13に示す工程では、エッチング用レジスト膜143をマスクとする異方性エッチング(例えば、ドライエッチング)により、開口部142の下方に位置する裏面絶縁層21、絶縁リング18と中空部形成用部材139との間に位置する半導体基板11(中空部形成用部材139の周囲に位置する半導体基板11)、層間絶縁膜43、及び層間絶縁膜44を選択的に除去して、パッド部56aの一部を露出させる(図12及び図13参照;ステップA44)。
Next, in the step shown in FIG. 13, the back
これにより、裏面絶縁層21、半導体基板11、層間絶縁膜43、及び層間絶縁膜44を貫通し、中空部形成用部材139の外周面139a、絶縁リング18の内面18a、及びパッド部56aの面の一部を露出する貫通電極形成用孔23が形成される。図12及び図13に示すように、貫通電極形成用孔23は、その中心に中空部形成用部材139が配された筒状の開口部として形成される。
Thereby, the back
また、異方性エッチングを用いて貫通電極形成用孔23を形成する場合、エッチング条件としては、中空部形成用部材139がエッチングされにくい条件を用いるとよい。これにより、貫通電極形成用孔23を形成した後に、中空部形成用部材139の直径が小さくなることを抑制できるため、後述する図17において形成される中空部112の直径が所望の大きさよりも小さくなることを抑制できる。
In addition, when the through-
次に、例えば、スパッタ法により、貫通電極形成用孔23の内面(具体的には、貫通電極形成用孔23で露出する絶縁リング18の内面18a、パッド部56a、層間絶縁膜43、層間絶縁膜44、及び裏面絶縁層21の面21a)と、中空部形成用部材139の外周面139a及び端面139bと、裏面絶縁層21の面21aと、を覆う貫通電極用シード層114を形成する(図14参照;ステップA45)。
Next, for example, by sputtering, the inner surface of the through electrode forming hole 23 (specifically, the
これにより、貫通電極形成用孔23内には、貫通電極用シード層114で囲まれたリング状溝115が形成される。貫通電極用シード層114のうち、貫通電極形成用孔23内に形成された部分は、貫通電極本体(図1の111)の構成部となる。貫通電極用シード層114としては、例えば、銅層を用いることができる。
As a result, a ring-shaped
次に、フォトリソグラフィ技術により、貫通電極用シード層114上に、貫通電極用シード層114及び中空部形成用部材139が配された貫通電極形成用孔23を露出する開口部146を有しためっき用レジスト膜147を形成する(図15参照;ステップA46)。
Next, plating having an
次に、貫通電極用シード層114を給電層とする電解めっき法により、めっき用レジスト膜147から露出された貫通電極用シード層114の表面にめっき膜よりなる導電膜116を析出成長させることで、リング状溝115に充填された導電膜116を形成する(図15参照;ステップA47)。
Next, a
言い換えれば、貫通電極用シード層114を介して、中空部形成用部材139が配された貫通電極形成用孔23内を導電膜116で充填する。このとき、導電膜116は、貫通電極形成用孔23内だけでなく、開口部146の一部にも形成される。また、導電膜116のうち、貫通電極形成用孔23内に配された部分は、貫通電極本体(図1の111)の構成部となる。導電膜116としては、例えば、銅めっき膜を用いることができる。
In other words, the inside of the through
次に、めっき用レジスト膜147を除去する(図16参照;ステップA48)。
Next, the plating resist
次に、例えば、CMP法により、導電膜116及び貫通電極用シード層114のうち、裏面絶縁層21の面21aよりも上に形成された余分な貫通電極用シード層114及び導電膜116を除去すると共に、裏面絶縁層21の面21a、及び、中空部形成用部材139の端面139bを露出させる(図16参照;ステップA49)。
Next, of the
これにより、貫通電極形成用孔23に埋め込まれた貫通電極本体111(貫通電極用シード層114及び導電膜116)が形成される。このとき、貫通電極本体111は、その上面が裏面絶縁層21の面21aに対して面一となるように形成する。
Thereby, the through electrode body 111 (the through
次に、例えば、エッチング技術により、中空部形成用部材(図16の139)を選択的に除去することで、貫通電極本体111内に中空部112を形成する(図17及び図18参照;ステップA50)。
Next, the
これにより、貫通電極形成用孔23内に、貫通電極本体111及び中空部112を有する貫通電極24が形成される。具体的には、中空部形成用部材(図16の139)を選択的にエッチングするエッチング液(貫通電極用シード層114及び導電膜116をほとんどエッチングしないエッチング液)を用いたウエットエッチングにより、中空部形成用部材(図16の139)を除去することで、貫通電極本体111内に中空部112を形成する。中空部形成用部材(図16の139)の材料として良導体(例えば、銀、アルミニウム)を用いた場合、上記エッチング液としては、例えば、アンモニア系の薬液を用いることができる。
Thereby, the through
また、中空部112は、貫通電極本体111の中央部に配置され、かつ、半導体基板11の厚さ方向に延在すると共に、半導体基板11の厚さ方向における長さが貫通電極本体111の長さと略等しくなるように形成される。図17及び図18に示すように、中空部112は、円柱形状とされた空間であり、パッド部56aの面の一部を露出している。
The
次に、例えば、CVD法により、中空部112の内面(具体的には、中空部112が露出する貫通電極用シード層114の面及びパッド部56aの面)、及び、裏面絶縁層21の面21aを覆うシード層26を形成する(図19参照;ステップA51)。
Next, for example, by CVD, the inner surface of the hollow portion 112 (specifically, the surface of the through
このとき、シード層26は、中空部112を埋め込まない厚さで形成する。シード層26として、例えば、銅(Cu)層を形成する。このように、貫通電極本体111内に、シード層26が形成された段階で、残存する中空部112を形成することにより、半導体装置10を加熱して、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際、中空部112により、熱膨張する貫通電極24(具体的には、貫通電極本体111)の一部を収容することが可能となる。これにより、貫通電極24が熱膨張した際の応力(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極24の熱膨張に起因する半導体装置10の破損を抑制できる。
At this time, the
また、貫通電極本体111の中央部に中空部112を配置することで、貫通電極24が熱膨張した際、中空部112により、貫通電極24の径方向の膨張を均等に収容することができる。
Further, by disposing the
さらに、半導体基板11の厚さ方向に延在するように中空部112を形成すると共に、半導体基板11の厚さ方向(Z方向)における中空部112の長さを貫通電極本体111の長さと等しくすることにより、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際、半導体基板11の厚さ方向において、熱膨張する貫通電極本体111の一部を収容することが可能となる。これにより、貫通電極24が熱膨張した際の応力(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極24の熱膨張に起因する半導体装置10の破損をさらに抑制できる。
Furthermore, the
次に、例えば、フォトリソグラフィ技術により、シード層26上に、裏面電極(図1の28)が形成される開口部156を有しためっき用レジスト膜157を形成する(図20参照;ステップA52)。このとき、開口部156は、裏面電極28の形成領域に配されたシード層26を露出するように形成する。
Next, a plating resist
次に、シード層26を給電層とする電解めっき法により、貫通電極本体111に形成されたシード層26上、及び開口部156の下方に位置する裏面絶縁層21に形成されたシード層26上に、めっき膜(例えば、銅膜)を析出成長させることで、該めっき膜よりなり、かつ、中空部112と対向して配された裏面電極28を形成する(図20参照;ステップA53)。なお、図示していないが、裏面電極28は、複数形成される。また、この段階では、複数の裏面電極28間は、シード層26を介して、電気的に接続されている。
Next, on the
次に、めっき用レジスト膜(図20の157)を除去し、その後、裏面電極28に覆われていない不要なシード層26を除去する(図1参照;ステップA54)。これにより、複数の裏面電極28間は、電気的に分離される。
Next, the plating resist film (157 in FIG. 20) is removed, and then the
次に、ステップA54後の中間体を上下反転させる(図1参照;ステップA55)。 Next, the intermediate body after step A54 is turned upside down (see FIG. 1; step A55).
次に、接着剤(図20の127)及び厚さ調整用基板(図20の128)を除去することで、表面絶縁層13、はんだ層16、及び表面電極15を露出させる(図1参照;ステップA56)。これにより、図示してはいないが、半導体基板11に実施形態1に係る半導体装置10が複数製造される。この段階では、複数の半導体装置10は、連結されており、個片化されていない。
Next, the
最後に、ダイシング装置(図示せず)を用いて、隣り合う半導体装置10間の境界部分(図示していないダイシングライン)を切断することで、複数の半導体装置10を個片化する(図1参照;ステップA57)。これにより、実施形態1に係る半導体装置10が複数製造される。なお、図1では、複数の半導体装置10を図示することが困難なため、1つの半導体装置10のみ図示している。
Finally, by using a dicing apparatus (not shown), a boundary portion (dicing line not shown) between
その後、実施形態1に係る半導体装置10は、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際には、図示していないボンディングツール(加熱機構を内蔵したツール)により、半導体装置10の裏面電極28側を吸着し、半導体装置10に設けられたはんだ層16を加熱溶融させる。このときの加熱温度としては、例えば、300℃にすることができる。
Thereafter, the
実施形態1に係る半導体装置の製造方法によれば、貫通電極24を形成する工程は、半導体基板11を貫通して、パッド部56a(配線パターン56の一部)に到達する中空部形成用部材139を形成する工程と、中空部形成用部材139の周囲に位置する半導体基板11をエッチングすることで、半導体基板11を貫通し、中空部形成用部材139の外周面139a、及びパッド部56aの一部を露出する貫通電極形成用孔23を形成する工程と、貫通電極形成用孔23に導電膜を埋め込むことで、端部111bがパッド部56aと接続された貫通電極本体111を形成する工程と、貫通電極本体111を形成後、中空部形成用部材139を選択的に除去することで、貫通電極本体111内に中空部112を形成する工程と、を有する。
According to the manufacturing method of the semiconductor device according to the first embodiment, the step of forming the through
上記方法により、貫通電極本体111内に中空部112を形成することにより、半導体装置10を加熱して、配線基板(図示せず)または他の半導体装置(半導体装置10と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際、中空部112により、熱膨張する貫通電極24(具体的には、貫通電極本体111)の一部を収容することが可能となる。これにより、貫通電極24が熱膨張した際の応力(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極24の熱膨張に起因する半導体装置10の破損や、トランジスタの特性の変動を抑制できる。
By forming the
[実施形態2]
本発明の実施形態2に係る半導体装置について図面を用いて説明する。図21は、本発明の実施形態2に係る半導体装置の構成を模式的に示した部分断面図である。なお、図21において、実施形態1に係る半導体装置(図1の10)と同一構成部分には、同一符号を付す。
[Embodiment 2]
A semiconductor device according to
図21を参照すると、実施形態2に係る半導体装置170は、実施形態1(図1参照)の変形例であり、半導体装置(図1の10)の周辺回路領域(図1のPCR)において、貫通電極本体(図1の111)の内面に配されたシード層(図1の26)及び裏面電極(図1の28)によって囲まれた中空部112を有する貫通電極(図1の24)、絶縁リング(図1の18)、配線パターン(図1の56)、及びコンタクトプラグ(図1の72)に代えて、貫通電極本体185と中空部形成用部材179との間に形成された中空部183を有する貫通電極187、及びライナー膜176を用いたものである。その他の構成は、実施形態1と同様である。
Referring to FIG. 21, a
実施形態2に係る半導体装置170は、半導体基板11と、構造体12と、表面絶縁層13と、表面電極15(第2の電極)と、はんだ層16と、ライナー膜176と、裏面絶縁層21と、貫通電極形成用孔174と、貫通電極187と、導電膜117と、シード層26と、裏面電極28(第1の電極)と、を有する。なお、実施形態2に係る構造体12については、実施形態1の配線パターン(図1の56)及びコンタクトプラグ(図1の72)がない点以外は、実施形態1に係る構造体(図1の12)と同様である。また、表面絶縁層13、表面電極15、及びはんだ層16については、実施形態1と同様である。
The
ライナー膜176は、半導体基板11と貫通電極187との間を絶縁するための絶縁膜である。ライナー膜176は、裏面絶縁層21、半導体基板11、層間絶縁膜43、44、58、ストッパ膜61、及び層間絶縁膜63、66を貫通した貫通電極形成用孔174の内面を覆うように設けられている。ライナー膜176には、例えば、シリコン窒化膜、シリコン酸化膜等を用いることができる。
The
裏面絶縁層21は、半導体基板11の第2の面11bを覆うように配されている。裏面絶縁層21は、ライナー膜176の周囲の部分にて裏面電極28側に突出した部分を有する。裏面絶縁層21には、例えば、シリコン窒化膜を用いることができる。
The back insulating
貫通電極形成用孔174は、貫通電極187を形成するための孔である。貫通電極形成用孔174は、裏周辺回路領域PCRにて、裏面絶縁層21、半導体基板11、層間絶縁膜43、44、58、ストッパ膜61、及び層間絶縁膜63、66を貫通するように形成されている。
The through
貫通電極187は、裏面絶縁層21、半導体基板11、層間絶縁膜43、44、58、ストッパ膜61、及び層間絶縁膜63、66を貫通する電極である。貫通電極187は、ライナー膜176を介して貫通電極形成用孔174内に設けられている。貫通電極187は、第1の端187aにて配線76(配線パターン)と接合している。貫通電極187は、貫通電極本体185と、中空部形成用部材179と、中空部183と、を有する。
The through
貫通電極本体185は、筒状とされている。貫通電極本体185は、ライナー膜176を介して、貫通電極形成用孔174に配されている。貫通電極本体185の表面電極側の端部は、配線76と接合している。貫通電極本体185は、貫通電極用シード層114と、導電膜116と、導電膜117と、を有する。
The through
貫通電極用シード層114は、ライナー膜176の内面を覆うように配されている。貫通電極用シード層114としては、例えば、銅を用いることができる。
The through
導電膜116は、ライナー膜176の表面にシード層26を介して設けられている。導電膜116としては、例えば、銅膜を用いることができる。導電膜116は、貫通電極形成用孔174内にて空洞部178が形成される厚さとされている。空洞部178は、貫通電極187を構成する導電膜116で囲まれた空間である。空洞部178には、中空部183及び中空部形成用部材179が配されている。空洞部178は、空洞部178の上端(底部の反対側の部分)にて、導電膜117によって塞がれている。これにより、空洞部178は、導電膜116、117により密封される。
The
導電膜117は、空洞部178の上端を塞ぐように配されている。導電膜117には、例えば、銅膜を用いることができる。
The
中空部形成用部材179は、貫通電極本体185の空洞部178内に中空部183とともに配されている。中空部形成用部材179の材料としては、貫通電極187のストレスを緩和し、かつ、熱収縮する材料を用いることができる。中空部形成用部材179には、例えば、ネガ型の感光性ポリイミド樹脂を用いることができ、有機系絶縁材料でも有機系導電材料でもよい。
The hollow
中空部183は、空洞部178における貫通電極本体185(貫通電極用シード層114、導電膜116、導電膜117)と中空部形成用部材179との間に配されている。中空部183は、空洞部178に埋め込まれた中空部形成用部材179が熱処理により熱収縮することによって形成される空間(隙間)である。
The
シード層26は、裏面電極28の形成領域に対応する貫通電極187の第2の端187bの面、ライナー膜176の端面、及び裏面絶縁層21の面(半導体基板11の第2の面11bと接触する面の反対側に配された裏面絶縁層21の面)を覆うように配されている。シード層26としては、例えば、銅層を用いることができる。
The
裏面電極28は、裏面絶縁層21から離間する方向に突出した電極である。裏面電極28は、裏面電極28の形成領域に対応する第2の端187bの面、ライナー膜176の端面、及び裏面絶縁層21の面に配されたシード層26に設けられている。裏面電極28は、シード層26を介して貫通電極187の第2の端187bと電気的に接続されている。裏面電極28としては、例えば、銅膜を用いることができる。
The
以上のような実施形態2に係る半導体装置170は、実施形態1に係る半導体装置(図1の10)と同様な効果を奏する。
The
次に、本発明の実施形態2に係る半導体装置の製造方法について図面を用いて説明する。図22〜図37は、本発明の実施形態2に係る半導体装置の製造方法を模式的に示した工程部分断面図である。なお、図22〜図37において、図21に示す同一構成部分には、同一符号を付す。
Next, the manufacturing method of the semiconductor
まず、実施形態1で説明したステップA1〜ステップA20(図2参照)と同様な工程を行うことで、半導体基板11上に、素子分離領域31と、ゲート絶縁膜(図示せず)と、ゲート電極33、34と、不純物拡散領域37〜39と、保護膜41と、層間絶縁膜43、44、58、63、66と、コンタクトプラグ45、46、51、71と、ビットコンタクト49と、ビット線53と、配線54と、容量コンタクト59と、ストッパ膜61と、キャパシタ65と、ビア68と、を有する第1の部分12aを形成する(図22参照;ステップB1)。
First, by performing the same process as step A1 to step A20 (see FIG. 2) described in the first embodiment, an
次に、フォトリソグラフィ技術により、層間絶縁膜66の面66aに、貫通電極形成用孔174の形成領域に対応する層間絶縁膜66を露出する開口部173aを有したエッチング用レジスト膜173を形成する(図23参照;ステップB2)。
Next, an etching resist
次に、エッチング用レジスト膜173をマスクとして異方性エッチング(例えば、異方性ドライエッチング)により、開口部173aの下方に位置する第1の部分12a(具体的には、層間絶縁膜43、44、58、63、66、及びストッパ膜61)及び半導体基板11をエッチングすることで、第1の部分12aを貫通し、かつ、底が半導体基板11に配された貫通電極形成用孔174を形成する(図23参照;ステップB3)。
Next, by using anisotropic etching (for example, anisotropic dry etching) with the etching resist
次に、エッチング用レジスト膜(図23の173)を除去する(図24参照;ステップB4)。 Next, the etching resist film (173 in FIG. 23) is removed (see FIG. 24; step B4).
次に、例えば、CVD法により、層間絶縁膜66の上面66a及び貫通電極形成用孔174の内面を覆うライナー膜176(例えば、シリコン窒化膜)を形成する(図24参照;ステップB5)。
Next, a liner film 176 (for example, a silicon nitride film) that covers the
次に、例えば、CVD法により、ライナー膜176の表面を覆う貫通電極用シード層114を形成する。貫通電極用シード層114は、例えば、厚さ5nmのチタン膜を成膜することで形成する(図24参照;ステップB6)。
Next, a through
次に、例えば、電解めっき法により、ライナー膜176、及び貫通電極用シード層114が形成された貫通電極形成用孔174を埋め込まない厚さ(言い換えれば、貫通電極形成用孔174内に空洞部178が形成される厚さ)で導電膜116(貫通電極本体185の母材)を形成する(図24参照;ステップB7)。これにより、貫通電極形成用孔174の中心部に導電膜116で囲まれた空洞部178が形成される。導電膜116としては、例えば、銅めっき膜を用いることができる。
Next, for example, a thickness that does not fill the through-
次に、例えば、塗布法により、空洞部178のうち、該空洞部178の上端178aを除く部分を熱収縮しやすい材料で埋め込むことで、中空部形成用部材179を形成する(図24参照;ステップB8)。
Next, the hollow
ここで、中空部形成用部材179の材料としては、貫通電極187のストレスを緩和し、かつ、熱収縮する材料を用いる。例えば、中空部形成用部材179の材料としてネガ型の感光性ポリイミド樹脂を塗布することで空洞部178を埋め込み、その後、ネガ型の感光性ポリイミド樹脂を露光及び現像することで、空洞部178の上端178aにある不要な感光性ポリイミド樹脂、及び、空洞部178の上端178aよりも上方に形成された不要な感光性ポリイミド樹脂を除去する。これにより、空洞部178(上端178aを除く)に感光性ポリイミド樹脂よりなる中空部形成用部材179が形成される。
Here, as a material of the hollow
次に、例えば、スパッタ法により、空洞部178の上端178aを埋め込むように、導電膜116の表面を覆う導電膜117(例えば、銅膜)を堆積する(図24参照;ステップB9)。これにより、貫通電極本体185の空洞部178が塞がるとともに、スパッタ時の熱によって中空部形成用部材179が熱収縮し、空洞部178における貫通電極本体185と中空部形成用部材179との間に中空部183が形成される。
Next, a conductive film 117 (for example, a copper film) covering the surface of the
次に、例えば、CMP法により、層間絶縁膜66の面66aよりも上方に形成された余分なライナー膜176、貫通電極用シード層114、導電膜116、及び導電膜117を除去することで、層間絶縁膜66の面66aを露出させる(図25参照;ステップB10)。
Next, the
これにより、貫通電極形成用孔174内に配置された、貫通電極用シード層114、導電膜116、及び導電膜117よりなる貫通電極本体185と、貫通電極本体185の内側に配された中空部形成用部材179と、貫通電極本体185と中空部形成用部材179との間に配された中空部183と、を有する貫通電極187が形成される。また、貫通電極187の第1の端面187aは、層間絶縁膜66の面66aに対して面一となる。
Thus, the through
次に、実施形態1で説明したステップA21〜ステップA29(図2参照)と同様な工程を行うことで、層間絶縁膜78、87と、配線74〜76、84、85、92、93と、ビア81、82、88、89と、保護膜95と、を有する第2の部分12bと、表面絶縁層13と、を形成する(図26参照;ステップB11)。
Next, by performing the same process as step A21 to step A29 (see FIG. 2) described in the first embodiment, the
これにより、第1の部分12a、及び第2の部分12bを有する構造体12が形成される。なお、実施形態2の場合、配線76(配線パターン)は、貫通電極187の第1の端面187aと接合される。
Thereby, the
次に、実施形態1で説明したステップA30〜ステップA35(図3〜図5参照)と同様な工程を行うことで、表面電極用シード層106及び表面電極本体107よりなる表面電極15(第2の電極)と、はんだ層16と、を形成する(図26参照;ステップB12)。
Next, by performing the same process as Step A30 to Step A35 (see FIGS. 3 to 5) described in the first embodiment, the surface electrode 15 (second electrode) composed of the surface
次に、実施形態1で説明したステップA36(図6参照)と同様な工程を行うことで、ステップB12後の中間体の表面電極15側に、接着剤127を介して、厚さ調整用基板128(例えば、ガラス基板)を貼り付ける(図27参照;ステップB13)。
Next, by performing the same process as step A36 (see FIG. 6) described in the first embodiment, the substrate for thickness adjustment is provided on the
ここで、接着剤127としては、例えば、アクリル系エマルジョン型粘着材、アクリル系用材型粘着材、ウレタン系粘着材を用いることができる。また、厚さ調整用基板128は、後述する基板薄板化工程(ステップB15、ステップB16)における熱、薬剤、外力に対する耐性を備えることが望ましい。厚さ調整用基板128としては、例えば、石英、ガラス、アクリル樹脂等を用いることができる。
Here, as the adhesive 127, for example, an acrylic emulsion-type adhesive, an acrylic-based adhesive, or a urethane-based adhesive can be used. Further, it is desirable that the
次に、ステップB13後の中間体を左に180度回転させる(図28参照;ステップB14)。 Next, the intermediate body after Step B13 is rotated 180 degrees to the left (see FIG. 28; Step B14).
次に、例えば、CMP法により、半導体基板11の第2の面11b側から、半導体基板11を研磨する(図29参照;ステップB15、基板薄板化工程の1つ)。このとき、貫通電極187の端面に形成されたライナー膜176が露出されないように、半導体基板11の研磨を行う。
Next, the
次に、例えば、異方性ドライエッチングにより、半導体基板11の第2の面11b側から、半導体基板11をエッチングする(図30参照;ステップB16、基板薄板化工程の1つ)。このとき、図30に示す状態において、異方性ドライエッチング後の半導体基板11の面の位置が、貫通電極187の端面よりも下方に位置するように、半導体基板11をエッチングする。これにより、半導体基板11の第2の面11bよりも上方に位置するライナー膜176が露出される。
Next, the
次に、例えば、CVD法により、半導体基板11の第2の面11b、及び、半導体基板11の第2の面11bから露出されたライナー膜176を覆う裏面絶縁層21を形成する(図31参照;ステップB17)。
Next, the back
次に、例えば、CVD法により、裏面絶縁層21を覆う絶縁膜195を形成する(図32参照;ステップB18)。絶縁膜195としては、裏面絶縁層21とは異なる種類の膜で、かつ、エッチング速度の異なる膜を用いるとよい。
Next, an insulating
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、絶縁膜195のうち、貫通電極187の端面と対向する部分を選択的に除去する(図33参照;ステップB19)。これにより、裏面絶縁層21のうち、貫通電極187の端面と対向する部分が露出される。
Next, a portion of the insulating
次に、絶縁膜195をエッチングマスクとするウエットエッチングにより、貫通電極187の端面よりも上方に形成された裏面絶縁層21を選択的に除去する(図34参照;ステップB20)。これにより、ライナー膜176のうち、貫通電極187の端面と対向する部分が露出される。
Next, the back insulating
次に、例えば、エッチング技術により、裏面絶縁層21から露出されたライナー膜176、及び、絶縁膜(図34の195)を除去する(図35参照;ステップB21)。これにより、貫通電極用シード層114のうち、貫通電極187の端面と対向する部分が露出される。
Next, the
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、貫通電極187の端面に形成された貫通電極用シード層114を除去することで、貫通電極187の端面(導電膜116)を露出させる(図36参照;ステップB22)。
Next, the end surface (conductive film 116) of the through
次に、実施形態1で説明したステップA51〜ステップA53(図19及び図20参照)と同様な工程により、貫通電極187の第2の端面187bを覆うシード層26を形成し、その後、開口部156を有しためっき用レジスト膜157を形成し、その後、開口部156から露出したシード層26上に裏面電極28を形成する(図37参照;ステップB23)。
Next, the
次に、実施形態1で説明したステップA54〜ステップA56(図1参照)と同様な工程により、めっき用レジスト膜(図37の157)、裏面電極28に覆われていない不要なシード層26、接着剤127、及び、厚さ調整用基板128を除去する(図21参照;ステップB24)。これにより、図示してはいないが、半導体基板11に実施形態2に係る半導体装置170が複数製造される。この段階では、複数の半導体装置170は、連結されており、個片化されていない。
Next, by a process similar to Step A54 to Step A56 (see FIG. 1) described in the first embodiment, an
最後に、ダイシング装置(図示せず)を用いて、隣り合う半導体装置170間の境界部分(図示していないダイシングライン)を切断することで、複数の半導体装置170を個片化する(図21参照;ステップB25)。これにより、実施形態2に係る半導体装置170が複数製造される。なお、図21では、複数の半導体装置170を図示することが困難なため、1つの半導体装置170のみ図示している。
Finally, by using a dicing apparatus (not shown), a boundary portion (dicing line not shown) between
その後、実施形態2に係る半導体装置170は、配線基板(図示せず)または他の半導体装置(半導体装置170と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置170とは異なる半導体装置)に実装する際には、図示していないボンディングツール(加熱機構を内蔵したツール)により、半導体装置170の裏面電極28側を吸着し、半導体装置170に設けられたはんだ層16を加熱溶融させる。このときの加熱温度としては、例えば、300℃にすることができる。
Thereafter, the
実施形態2に係る半導体装置の製造方法によれば、構造体12の第1の部分12aを形成後、第1の部分12aの上面側から第1の部分12a及び半導体基板11をエッチングすることで、第1の部分12aを貫通し、かつ、底が半導体基板11に配された貫通電極形成用孔174を形成する工程と、貫通電極形成用孔174内に、ライナー膜176を介して、貫通電極形成用孔174内に空洞部178が形成される厚さで、貫通電極本体185となる導電膜116を形成する工程と、空洞部178のうち、上端178aを除く部分を熱収縮しやすい材料で埋め込むことで、中空部形成用部材179を形成する工程と、空洞部178の上端178aを埋め込むように、貫通電極本体185となる導電膜117を形成する工程と、中空部形成用部材179を熱処理することで、貫通電極本体185と中空部形成用部材179との間に中空部183を形成する工程と、半導体基板11を薄板化して、貫通電極187の第2の端187bを露出させる工程と、を有する。
According to the method for manufacturing a semiconductor device according to the second embodiment, after forming the
上記方法により、貫通電極本体185と中空部形成用部材179との間に中空部183を形成することにより、半導体装置170を加熱して、配線基板(図示せず)または他の半導体装置(半導体装置170と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置10とは異なる半導体装置)に実装する際、中空部183により、熱膨張する貫通電極187(具体的には、貫通電極本体185)の一部を収容することが可能となる。これにより、貫通電極187が熱膨張した際の応力(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極187の熱膨張に起因する半導体装置170の破損や、トランジスタの特性の変動を抑制できる。
By forming the
また、実施形態2に係る半導体装置の製造方法では、実施形態1に係る半導体装置の製造方法において必要であった中空部形成用部材(図16の139)を選択的に除去する工程が不要となるため、半導体装置170の製造工程を簡略化することができる。
Further, in the method for manufacturing a semiconductor device according to the second embodiment, it is not necessary to selectively remove the hollow portion forming member (139 in FIG. 16) that is necessary in the method for manufacturing the semiconductor device according to the first embodiment. Therefore, the manufacturing process of the
なお、実施形態2では、中空部形成用部材179の一例として、ネガ型の感光性ポリイミド樹脂を用いた場合を例に挙げて説明したが、ネガ型の感光性ポリイミド樹脂に替えて、有機系絶縁材料や有機系導電材料等を用いてもよい。
In the second embodiment, the case where a negative photosensitive polyimide resin is used as an example of the hollow
また、実施形態2では、貫通電極187を構造体2の第1の部分12aの表面側から形成しているが(図25参照)、半導体基板11の裏面11b側から形成してもよい。
In
[実施形態3]
本発明の実施形態3に係る半導体装置について図面を用いて説明する。図38は、本発明の実施形態3に係る半導体装置の構成を模式的に示した部分断面図である。なお、図38において、実施形態2に係る半導体装置(図21の170)と同一構成部分には、同一符号を付す。
[Embodiment 3]
A semiconductor device according to
図38を参照すると、実施形態3に係る半導体装置200は、実施形態2(図21参照)の変形例であり、半導体装置(図21の170)の周辺回路領域(図21のPCR)において、貫通電極本体(図21の185)、中空部形成用部材(図21の179)、及び、中空部(図21の183)を有する貫通電極(図21の187)の代わりに、貫通電極本体202、中空部形成用絶縁膜206、及び、中空部204を有する貫通電極201を用いたものである。その他の構成は、実施形態2と同様である。
38, the
貫通電極201は、裏面絶縁層21、半導体基板11、層間絶縁膜43、44、58、ストッパ膜61、及び層間絶縁膜63、66を貫通する電極である。貫通電極201は、ライナー膜176を介して貫通電極形成用孔174内に設けられている。貫通電極201は、第1の端201aにて配線76と接合している。貫通電極201は、貫通電極本体202と、中空部形成用絶縁膜206と、中空部204と、を有する。
The through
貫通電極本体202は、ライナー膜176を介して、貫通電極形成用孔174に配されている。貫通電極本体202は、貫通電極用シード層114と、導電膜116と、を有する。貫通電極用シード層114は、ライナー膜176の表面を覆うように配されている。導電膜116は、ライナー膜176の表面に貫通電極用シード層114を介して設けられている。導電膜116は、貫通電極形成用孔174内に空洞部178が形成される厚さとされている。空洞部178は、貫通電極201を構成する導電膜116で囲まれた空間である。空洞部178には、中空部204及び中空部形成用絶縁膜206が配されている。
The through electrode
中空部形成用絶縁膜206(中空部形成用膜)は、空洞部178全体を埋め込まない厚さで、空洞部178に露出された導電膜116の表面を覆うように設けられている。中空部形成用絶縁膜206は、中空部204を区画するとともに、空洞部178の上端178aを塞ぐように配されている。中空部形成用絶縁膜206は、例えば、等方的に堆積する成膜条件よりも埋め込み性の悪い成膜条件(例えば、LPCVD(Low Pressure Chemical Vapor Deposition)法、プラズマCVD法)を用いて成膜することができる。中空部形成用絶縁膜206としては、例えば、シリコン酸化膜を用いることができる。
The hollow portion forming insulating film 206 (hollow portion forming film) is provided so as to cover the surface of the
中空部204は、貫通電極形成用孔174内に配された中空部形成用絶縁膜206により区画された空間である。中空部204は、貫通電極本体202の中央部に配されている。半導体基板11の厚さ方向における中空部204の長さは、貫通電極本体202の長さよりも少し短くなるように構成されている。
The
以上のような実施形態3に係る半導体装置200は、実施形態2に係る半導体装置(図21の170)と同様な効果を奏する。
The
次に、本発明の実施形態3に係る半導体装置の製造方法について図面を用いて説明する。図39〜図49は、本発明の実施形態3に係る半導体装置の製造方法を模式的に示した工程部分断面図である。なお、図39〜図49において、図38に示す同一構成部分には、同一符号を付す。
Next, the manufacturing method of the semiconductor
まず、実施形態2で説明したステップB1(図22参照)と同様な工程を行うことで、半導体基板11上に、素子分離領域31と、ゲート絶縁膜(図示せず)と、ゲート電極33、34と、不純物拡散領域37〜39と、保護膜41と、層間絶縁膜43、44、58、63、66と、コンタクトプラグ45、46、51、71と、ビットコンタクト49と、ビット線53と、配線54と、容量コンタクト59と、ストッパ膜61と、キャパシタ65と、ビア68と、を有する第1の部分12aを形成する(図22参照;ステップC1)。
First, by performing the same process as Step B1 described in Embodiment 2 (see FIG. 22), an
次に、実施形態2で説明したステップB2〜ステップB4(図23及び図24参照)と同様な工程を行うことで、貫通電極形成用孔174を形成する(図23及び図24参照;ステップC2)。
Next, the through-
次に、例えば、CVD法により、層間絶縁膜66の上面66a及び貫通電極形成用孔174の内面を覆うライナー膜176(例えば、シリコン窒化膜)を形成する(図39参照;ステップC3)。
Next, a liner film 176 (for example, a silicon nitride film) that covers the
次に、例えば、CVD法により、ライナー膜176の表面を覆う貫通電極用シード層114を形成する。貫通電極用シード層114は、例えば、厚さ5nmのチタン膜を成膜することで形成する(図39参照;ステップC4)。
Next, a through
次に、例えば、電解めっき法により、ライナー膜176、及び貫通電極用シード層114が形成された貫通電極形成用孔174を埋め込まない厚さ(言い換えれば、貫通電極形成用孔174内に空洞部178が形成される厚さ)で導電膜116(貫通電極本体202の母材)を形成する(図39参照;ステップC5)。これにより、貫通電極形成用孔174の中心部に導電膜116で囲まれた空洞部178が形成される。導電膜116としては、例えば、銅めっき膜を用いることができる。
Next, for example, a thickness that does not fill the through-
次に、埋め込み性の悪い成膜条件(例えば、LPCVD法、プラズマCVD法)を用いて、空洞部178に露出された導電膜116の表面を覆う中空部形成用絶縁膜206(貫通電極本体202の母材)を成膜することで、中空部形成用絶縁膜206により区画された中空部204(エアギャップ)を形成する(図39参照;ステップC6)。
Next, a hollow portion forming insulating film 206 (through electrode main body 202) covering the surface of the
このように、埋め込み性の悪い成膜条件を用いることで、空洞部178内に中空部204が形成された状態で、空洞部178の上端178aを中空部形成用絶縁膜206で塞ぐことができる。中空部形成用絶縁膜206は、例えば、上記埋め込み性の悪い成膜条件でシリコン酸化膜を成膜することで形成する。
As described above, by using the film-forming conditions having poor embeddability, the
次に、例えば、CMP法により、層間絶縁膜66の面66aよりも上方に形成された余分な膜であるライナー膜176、貫通電極用シード層114、導電膜116、及び中空部形成用絶縁膜206を研磨により除去することで、層間絶縁膜66の面66aを露出させる(図40参照;ステップC7)。
Next, the
これにより、貫通電極形成用孔174内に配置され、貫通電極用シード層114、及び導電膜116よりなる貫通電極本体202と、貫通電極本体202の内側に形成され、かつ、中空部形成用絶縁膜206により区画され、かつ、気密された中空部204と、を有する貫通電極201が形成される。貫通電極201の第1の端201aは、上記研磨により、層間絶縁膜66の面66aに対して面一となる。
As a result, the through
次に、実施形態2で説明したステップB11(図26参照)と同様な工程を行うことで、層間絶縁膜78、87と、配線74〜76、84、85、92、93と、ビア81、82、88、89と、保護膜95と、を有する第2の部分12bと、表面絶縁層13と、を形成する(図41参照;ステップC8)。
Next, by performing the same process as Step B11 (see FIG. 26) described in
これにより、第1の部分12a、及び第2の部分12bを有する構造体12が形成される。なお、実施形態3の場合、配線76(配線パターン)は、貫通電極201の第1の端201aと接合される。
Thereby, the
次に、実施形態2で説明したステップB12(図26参照)と同様な工程を行うことで、表面電極用シード層106及び表面電極本体107よりなる表面電極15(第2の電極)と、はんだ層16と、を形成する(図41参照;ステップC9)。
Next, by performing the same process as step B12 (see FIG. 26) described in the second embodiment, the surface electrode 15 (second electrode) including the surface
次に、実施形態2で説明したステップB13(図27参照)と同様な工程を行うことで、ステップC9後の中間体の表面電極15側に、接着剤127を介して、厚さ調整用基板128(例えば、ガラス基板)を貼り付ける(図41参照;ステップC10)。
Next, by performing the same process as Step B13 (see FIG. 27) described in
ここで、接着剤127としては、例えば、アクリル系エマルジョン型粘着材、アクリル系用材型粘着材、ウレタン系粘着材を用いることができる。また、厚さ調整用基板128は、後述する基板薄板化工程(ステップC12、ステップC13)における熱、薬剤、外力に対する耐性を備えることが望ましい。厚さ調整用基板128としては、例えば、石英、ガラス、アクリル樹脂等を用いることができる。
Here, as the adhesive 127, for example, an acrylic emulsion-type adhesive, an acrylic-based adhesive, or a urethane-based adhesive can be used. Further, it is desirable that the
次に、ステップC10後の中間体を左に180度回転させる(図42参照;ステップC11)。 Next, the intermediate body after Step C10 is rotated 180 degrees to the left (see FIG. 42; Step C11).
次に、例えば、CMP法により、半導体基板11の第2の面11b側から、半導体基板11を研磨する(図43参照;ステップC12、基板薄板化工程の1つ)。このとき、貫通電極201の端面に形成されたライナー膜176が露出されないように、半導体基板11の研磨を行う。
Next, the
次に、例えば、異方性ドライエッチングにより、半導体基板11の第2の面11b側から、半導体基板11をエッチングする(図44参照;ステップC13、基板薄板化工程の1つ)。このとき、図44に示す状態において、異方性ドライエッチング後の半導体基板11の第2の面11bの位置が、貫通電極201の端面よりも下方に位置するように、半導体基板11をエッチングする。これにより、半導体基板11の第2の面11bよりも上方に位置するライナー膜176が露出される。
Next, the
次に、例えば、CVD法により、半導体基板11の第2の面11b、及び、半導体基板11の第2の面11bから露出されたライナー膜176を覆う裏面絶縁層21を形成する(図44参照;ステップC14)。
Next, the back
次に、CVD法により、裏面絶縁層21を覆う絶縁膜195を形成する(図45参照;ステップC15)。絶縁膜195としては、裏面絶縁層21とは異なる種類の膜で、かつ、エッチング速度の異なる膜を用いるとよい。
Next, an insulating
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、絶縁膜195のうち、貫通電極187の端面と対向する部分を選択的に除去する(図46参照;ステップC16)。これにより、裏面絶縁層21のうち、貫通電極201の端面と対向する部分が露出される。
Next, the portion of the insulating
次に、絶縁膜195をエッチングマスクとするウエットエッチングにより、貫通電極201の端面よりも上方に形成された裏面絶縁層21を選択的に除去する(図47参照;ステップC17)。これにより、ライナー膜176のうち、貫通電極201の端面と対向する部分が露出される。
Next, the back insulating
次に、例えば、エッチング技術により、裏面絶縁層21から露出されたライナー膜176、及び、絶縁膜(図47の195)を除去する(図48参照;ステップC18)。これにより、貫通電極用シード層114のうち、貫通電極201の端面と対向する部分が露出される。
Next, the
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、貫通電極187の端面に形成された貫通電極用シード層114を除去することで、貫通電極201の端面(導電膜116)を露出させる(図48参照;ステップC19)。
Next, the end surface (conductive film 116) of the through
次に、実施形態2で説明したステップB23(図37参照)と同様な工程を行うことにより、貫通電極201の第2の端201bを覆うシード層26を形成し、その後、開口部156を有しためっき用レジスト膜157を形成し、その後、開口部156から露出したシード層26上に裏面電極28を形成する(図49参照;ステップC20)。
Next, by performing the same process as Step B23 (see FIG. 37) described in
次に、実施形態2で説明したステップB24(図21参照)と同様な工程により、めっき用レジスト膜(図49の157)、裏面電極28に覆われていない不要なシード層26、接着剤127、及び、厚さ調整用基板128を除去する(図38参照;ステップC21)。これにより、図示してはいないが、半導体基板11に実施形態3に係る半導体装置200が複数製造される。この段階では、複数の半導体装置200は、連結されており、個片化されていない。
Next, the plating resist film (157 in FIG. 49), the
最後に、ダイシング装置(図示せず)を用いて、隣り合う半導体装置170間の境界部分(図示していないダイシングライン)を切断することで、複数の半導体装置200を個片化する(図38参照;ステップC22)。これにより、実施形態3に係る半導体装置200が複数製造される。なお、図38では、複数の半導体装置170を図示することが困難なため、1つの半導体装置170のみ図示している。
Finally, by using a dicing apparatus (not shown), a boundary portion (dicing line not shown) between
その後、実施形態3に係る半導体装置200は、配線基板(図示せず)または他の半導体装置(半導体装置200と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置200とは異なる半導体装置)に実装する際には、図示していないボンディングツール(加熱機構を内蔵したツール)により、半導体装置200の裏面電極28側を吸着し、半導体装置200に設けられたはんだ層16を加熱溶融させる。このときの加熱温度としては、例えば、300℃にすることができる。
Thereafter, the
実施形態3に係る半導体装置の製造方法によれば、半導体基板11を貫通して、半導体基板11の第1の面11aに設けられた構造体12を構成する配線76(配線パターン)に到達し、かつ、貫通電極本体202、及び該貫通電極本体202内に配された中空部204を有する貫通電極201を形成する工程を有し、貫通電極201を形成する工程は、構造体12の第1の部分12aを形成後、第1の部分12aの上面側から第1の部分12a及び半導体基板11をエッチングすることで、該第1の部分12aを貫通し、かつ、底が半導体基板11に配された貫通電極形成用孔174を形成する工程と、貫通電極形成用孔174内に、ライナー膜176を介して、貫通電極形成用孔174内に空洞部178が形成される厚さで、貫通電極本体202となる導電膜116を形成する工程と、埋め込み性の悪い成膜条件を用いて、空洞部178に露出された導電膜116の表面を覆う中空部形成用絶縁膜206を成膜することで、中空部形成用絶縁膜206で区画された中空部204を形成する工程と、半導体基板11を薄板化して、貫通電極201の第2の端201bを露出させる工程と、を有する。
According to the method for manufacturing a semiconductor device according to the third embodiment, the
上記方法により、貫通電極201において中空部形成用絶縁膜206で区画された中空部204を形成することにより、半導体装置200を加熱して、配線基板(図示せず)または他の半導体装置(半導体装置200と同じ構成の半導体装置、或いは、表面電極15と対向する電極を備え、かつ、半導体装置200とは異なる半導体装置)に実装する際、中空部204により、熱膨張する貫通電極201(具体的には、貫通電極本体202)の一部を収容することが可能となる。これにより、貫通電極201が熱膨張した際の応力(半導体基板11に付与される応力)を緩和することが可能となるので、貫通電極201の熱膨張に起因する半導体装置200の破損や、トランジスタの特性の変動を抑制できる。
By forming the
また、実施形態3に係る半導体装置の製造方法では、実施形態2に係る半導体装置の製造方法において中空部(図24の183)を形成するのに必要であった中空部形成用部材(図24の179)の形成、及び、導電膜(図24の177)の形成の代わりに中空部形成用絶縁膜206の形成のみとなるため、半導体装置200の製造工程を簡略化することができる。
Further, in the method for manufacturing a semiconductor device according to the third embodiment, the hollow portion forming member (FIG. 24) required for forming the hollow portion (183 in FIG. 24) in the method for manufacturing the semiconductor device according to the second embodiment. 179) and the formation of the insulating
なお、実施形態3では、貫通電極201を構造体12の第1の部分12aの表面側から形成しているが(図40参照)、半導体基板11の第2の面11b側から形成してもよい。
In the third embodiment, the through
[実施形態4]
本発明の実施形態4に係る半導体装置について図面を用いて説明する。図50は、本発明の実施形態4に係る半導体装置の構成を模式的に示した部分断面図である。なお、図50において、図38に示す実施形態3に係る半導体装置200と同一構成部分には、同一符号を付す。
[Embodiment 4]
A semiconductor device according to
図50を参照すると、実施形態4に係る半導体装置220は、実施形態3の変形例であり、半導体装置(図38の200)の周辺回路領域(図21のPCR)において、中空部形成用絶縁膜(図38の206)によって中空部(図38の204)を形成した貫通電極(図38の201)の代わりに、中空部形成用導電膜225によって中空部204を形成した貫通電極221を設けたものである。その他の構成は、実施形態3と同様である。
Referring to FIG. 50, a
貫通電極221は、裏面絶縁層21、半導体基板11、層間絶縁膜43、44、58、ストッパ膜61、及び層間絶縁膜63、66を貫通する電極である。貫通電極221は、ライナー膜176を介して貫通電極形成用孔174内に設けられている。貫通電極221は、第1の端221aにて配線76と接合している。貫通電極221は、貫通電極本体223と、中空部形成用導電膜225と、中空部204と、を有する。
The through
貫通電極本体223は、ライナー膜176を介して、貫通電極形成用孔174に配されている。貫通電極本体223は、貫通電極用シード層114と、導電膜116と、を有する。貫通電極用シード層114は、ライナー膜176の表面を覆うように配されている。導電膜116は、ライナー膜176の表面に貫通電極用シード層114を介して設けられている。導電膜116は、貫通電極形成用孔174内に空洞部178が形成される厚さとされている。空洞部178は、貫通電極221を構成する導電膜116で囲まれた空間である。空洞部178には、中空部204及び中空部形成用導電膜225が配されている。
The through
中空部形成用導電膜225(中空部形成用膜)は、空洞部178全体を埋め込まない厚さで、空洞部178に露出された導電膜116の表面を覆うように設けられている。中空部形成用導電膜225は、中空部204を区画すると共に、空洞部178の上端178aを塞ぐように配されている。中空部形成用導電膜225は、例えば、埋め込み性の悪い成膜条件(例えば、LPCVD法、プラズマCVD法)を用いて、成膜された膜である。中空部形成用導電膜225としては、例えば、タングステン膜、銅膜、チタン膜、チタンナイトライド膜、タンタル膜、タンタルナイトライド膜、アルミニウム膜等の導電膜を用いることができる。
The hollow portion forming conductive film 225 (hollow portion forming film) is provided so as to cover the surface of the
中空部204は、貫通電極形成用孔174内に配された中空部形成用導電膜225により区画された空間である。中空部204は、貫通電極本体223の中央部に配されている。また、半導体基板11の厚さ方向における中空部204の長さは、貫通電極本体223の長さよりも少し短くなるように構成されている。
The
以上のような実施形態4に係る半導体装置220は、実施形態3に係る半導体装置200と同様な効果を奏する。
The
また、以上のような実施形態4に係る半導体装置220は、実施形態3で説明したステップC6(図39参照)において、中空部形成用絶縁膜(図39の206)に替えて、中空部形成用導電膜225を形成すること以外は、実施形態3に係る半導体装置の製造方法と同様な手法により製造することができる。なお、中空部形成用導電膜225は、埋め込み性の悪い成膜条件(例えば、LPCVD法、プラズマCVD法)を用いて形成する。
Further, in the
実施形態4に係る半導体装置の製造方法によれば、実施形態3に係る半導体装置200の製造方法と同様な効果を奏する。
According to the method for manufacturing a semiconductor device according to the fourth embodiment, the same effect as that of the method for manufacturing the
上記説明したように、実施形態1〜4に係る半導体装置及びその製造方法によれば、熱処理により発生する貫通電極本体(図1の111、図21の185、図38の202、図50の223)の体積膨張を中空部(図1の112、図21の183、図38及び図50の204)で吸収させることで、例えば、シリコンよりなる半導体基板11へのストレスの伝播を抑制することが可能になると共に、半導体基板11における結晶欠陥の発生を抑制することが可能となるので、半導体装置(図1の10、図21の170、図38の200、図50の220)の歩留まりを向上させることができる。
As described above, according to the semiconductor device and the manufacturing method thereof according to the first to fourth embodiments, the through electrode body (111 in FIG. 1, 185 in FIG. 21, 202 in FIG. 38, 223 in FIG. 50) generated by heat treatment. ) Is absorbed in the hollow portion (112 in FIG. 1, 183 in FIG. 21, 183 in FIG. 38, and 204 in FIG. 50), for example, to suppress the propagation of stress to the
また、MOSトランジスタ(図1、図21、図38、図50のセルトランジスタ40)における応力に起因するキャリア移動度の変化を抑制可能となるため、デバイス特性の安定化を図ることができる。
In addition, since the change in carrier mobility caused by stress in the MOS transistor (
さらに、MOSトランジスタ(図1、図21、図38、図50のセルトランジスタ40)における応力を低減可能となることにより、貫通電極(図1の24、図21の187、図38の201、図50の221)とMOSトランジスタとの間の距離を縮めることが可能となる。
Furthermore, by reducing the stress in the MOS transistor (
また、デバイスや配線を貫通電極近傍に配置する場合に従来設けられていた禁止領域(例えば、幅が4μm程度の領域)の幅を狭めることが可能となる。これにより、半導体基板(図1、図21、図38、図50の11)の面方向における半導体装置(図1の10、図21の170、図38の200、図50の220)の小型化を図ることができる。 In addition, it is possible to reduce the width of a forbidden region (for example, a region having a width of about 4 μm) that has been conventionally provided when devices and wirings are arranged near the through electrode. As a result, the semiconductor device (10 in FIG. 1, 170 in FIG. 21, 200 in FIG. 38, 220 in FIG. 50) in the surface direction of the semiconductor substrate (11 in FIGS. 1, 21, 38, and 50) can be reduced in size. Can be achieved.
さらに、構造体(図1、図21、図38、図50の12)へのストレスの伝播も抑制することが可能となるので、半導体装置(図1の10、図21の170、図38の200、図50の220)の歩留まりを向上させることができる。 Further, since it is possible to suppress the propagation of stress to the structure (12 in FIGS. 1, 21, 38, and 50), the semiconductor device (10 in FIG. 1, 170 in FIG. 21, 170 in FIG. 38) can be suppressed. 200, 220 in FIG. 50) can be improved.
また、例えば、めっき法を用いて、貫通電極(図1の24、図21の187、図38の201、図50の221)を形成する際、貫通電極形成用孔(図1の23、図21、図38、図50の174)をめっき膜で充填する必要がない。このため、貫通電極形成用孔をめっき膜で充填する場合と比較して、短時間で半導体装置(図1の10、図21の170、図38の200、図50の220)を製造することができる。言い換えれば、半導体装置(図1の10、図21の170、図38の200、図50の220)のスループットを向上させることができる。 Further, for example, when forming a through electrode (24 in FIG. 1, 187 in FIG. 21, 201 in FIG. 38, 221 in FIG. 50) using a plating method, a through electrode forming hole (FIG. 23, FIG. 21, FIG. 38, and FIG. 50 174) need not be filled with a plating film. For this reason, a semiconductor device (10 in FIG. 1, 170 in FIG. 21, 200 in FIG. 38, 220 in FIG. 50) is manufactured in a shorter time compared with the case where the through-electrode forming hole is filled with a plating film. Can do. In other words, the throughput of the semiconductor device (10 in FIG. 1, 170 in FIG. 21, 200 in FIG. 38, 220 in FIG. 50) can be improved.
さらに、貫通電極形成用孔をめっき膜で充填して貫通電極本体を形成する場合と比較して、めっき膜の厚さを薄くすることが可能となるため、CMP法により不要なめっき膜を研磨して除去する際の処理時間を短縮することが可能となる。これにより、半導体装置(図1の10、図21の170、図38の200、図50の220)のスループットを向上させることができる。 Furthermore, compared to the case where the through-electrode body is formed by filling the through-electrode forming hole with the plating film, the thickness of the plating film can be reduced, so that unnecessary plating film is polished by CMP. Thus, it is possible to shorten the processing time when removing. Thereby, the throughput of the semiconductor device (10 in FIG. 1, 170 in FIG. 21, 200 in FIG. 38, 220 in FIG. 50) can be improved.
また、貫通電極(図1の24、図21の187、図38の201、図50の221)の底部におけるストレスの集中を緩和することが可能となるため、半導体基板(図1、図21、図38、図50の11;例えば、単結晶シリコン基板)中の結晶欠陥を低減できる。これにより、半導体装置(図1の10、図21の170、図38の200、図50の220)の歩留まりを向上させることができる。 Further, stress concentration at the bottom of the through electrode (24 in FIG. 1, 187 in FIG. 21, 201 in FIG. 38, 221 in FIG. 50) can be reduced, so that the semiconductor substrate (FIG. 1, FIG. 21, 38 and FIG. 50, 11; for example, crystal defects in a single crystal silicon substrate) can be reduced. Thereby, the yield of the semiconductor device (10 in FIG. 1, 170 in FIG. 21, 200 in FIG. 38, 220 in FIG. 50) can be improved.
[実施形態5]
本発明の実施形態5に係る半導体装置を有する電子装置について図面を用いて説明する。図51は、本発明の実施形態5に係る半導体装置を有する電子装置の構成を模式的に示した断面図である。図51において、実施形態1に係る半導体装置(図1の10)と同一構成部分には、同一符号を付す。
[Embodiment 5]
An electronic device having a semiconductor device according to
図51を参照すると、実施形態5に係る電子装置240は、配線基板241上にチップ積層体243を実装した装置である。電子装置240は、配線基板241と、チップ積層体243と、封止樹脂245と、封止樹脂247と、封止樹脂248と、外部接続端子251と、を有する。
Referring to FIG. 51, an
配線基板241は、基板本体255と、接続パッド257と、ランド258と、貫通電極261と、ソルダーレジスト263と、ソルダーレジスト264と、を有する。
The
基板本体255は、板状の基板(例えば、ガラスエポキシ基板)である。接続パッド257は、基板本体255の表面255aに設けられている。ランド258は、基板本体255の裏面255bに設けられている。貫通電極261は、接続パッド257とランド258との間に位置する基板本体255を貫通するように配されている。貫通電極261は、上端が接続パッド257と接合しており、下端がランド258と接合している。これにより、貫通電極261は、接続パッド257とランド258とを電気的に接続している。
The
ソルダーレジスト263は、基板本体255の表面255aにおける接続パッド257が形成されていない領域に設けられている。ソルダーレジスト264は、基板本体255の裏面255bにおけるランド258が形成されていない領域に設けられている。
The solder resist 263 is provided in a region where the
チップ積層体243は、図51に示す状態において、半導体装置10A、半導体装置10B、半導体装置10C、半導体装置271の順で積層された構造体である。半導体装置10A、10B、10Cは、実施形態1に係る半導体装置(図1の10)と同一構成とされた半導体装置である。半導体装置271は、実施形態1に係る半導体装置(図1の10)の裏面電極(図1の28)を有さない構成の半導体装置である。
The
半導体装置10Aとしては、例えば、インターフェイス用半導体チップを用いることができる。この場合、半導体装置10B、10C、271としては、メモリ用半導体チップ(例えば、DRAM:Dynamic Random Access Memory)を用いることができる。
As the
半導体装置10Aの表面電極15は、はんだ層16を介して、配線基板241の接続パッド257とフリップチップ接続されている。半導体装置10Bの表面電極15は、はんだ層16を介して、半導体装置10Aの裏面電極28とフリップチップ接続されている。半導体装置10Cの表面電極15は、はんだ層16を介して、半導体装置10Bの裏面電極28とフリップチップ接続されている。半導体装置271の表面電極15は、はんだ層16を介して、半導体装置10Cの裏面電極28とフリップチップ接続されている。これにより、配線基板241及び半導体装置10A、10B、10C、271は、互いに電気的に接続されている。
The
封止樹脂245は、チップ積層体243を構成する半導体装置10A、10B、10C、271間の隙間を封止している。なお、上記説明したチップ積層体243は、封止樹脂245が形成された状態で、配線基板241に対してフリップチップ実装される。
The sealing
封止樹脂247は、チップ積層体243と配線基板241との間に配置されており、チップ積層体243と配線基板241との間に形成される隙間を封止している。
The sealing
封止樹脂248は、チップ積層体243、封止樹脂245、及び封止樹脂247を封止するように、ソルダーレジスト263上に配されている。
The sealing
外部接続端子251は、ランド258に配されている。外部接続端子251は、電子装置240を他の基板(例えば、マザーボード)に実装する際、外部接続用の端子として機能する端子である。外部接続端子251は、配線基板241及びチップ積層体243と電気的に接続されている。
The
なお、図51では、3つの半導体装置10(半導体装置10A、10B、10C)を積層させた場合を例に挙げて説明したが、半導体装置10を積層させる数は、2つ以上であればよく、図51に示す構造に限定されない。
In FIG. 51, the case where three semiconductor devices 10 (
また、図51において、半導体装置10A、10B、10Cに替えて、複数の実施形態2に係る半導体装置(図21の170)、複数の実施形態3に係る半導体装置(図38の200)、複数の実施形態4の半導体装置(図50の220)のうち、いずれかの半導体装置を用いて、電子装置240を構成してもよい。
51, in place of the
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではなく、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及び電子装置の寸法関係とは異なる場合がある。 In the present application, where reference numerals are attached to the drawings, they are exclusively for the purpose of helping understanding, and are not intended to be limited to the illustrated modes. The thickness, dimensions, and the like may differ from the dimensional relationships of actual semiconductor devices and electronic devices.
(付記)
本発明の第1の視点においては、半導体装置において、半導体基板と、半導体基板の第1の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極と、を備えることを特徴とする。
(Appendix)
According to a first aspect of the present invention, in a semiconductor device, a semiconductor substrate, a structure provided on a first surface of the semiconductor substrate and having a wiring pattern therein, and the structure penetrating the semiconductor substrate And a through electrode which is joined to the wiring pattern and has a hollow portion.
本発明の前記半導体装置において、前記中空部は、前記半導体基板の厚さ方向に延在していることが好ましい。 In the semiconductor device of the present invention, it is preferable that the hollow portion extends in a thickness direction of the semiconductor substrate.
本発明の前記半導体装置において、前記中空部は、前記貫通電極の中央部に配されることが好ましい。 In the semiconductor device according to the aspect of the invention, it is preferable that the hollow portion is arranged at a central portion of the through electrode.
本発明の前記半導体装置において、前記貫通電極における前記配線パターンと接合される第1の端に対して反対側に位置する前記貫通電極の第2の端に設けられた第1の電極を備え、前記中空部は、前記第1の電極によって塞がれることが好ましい。 In the semiconductor device of the present invention, the first electrode provided at the second end of the through electrode located on the opposite side to the first end joined to the wiring pattern in the through electrode, It is preferable that the hollow portion is closed by the first electrode.
本発明の前記半導体装置において、前記半導体基板を貫通するとともに前記貫通電極の外周面と接触するようにして前記貫通電極を囲む絶縁リングを備えることが好ましい。 In the semiconductor device of the present invention, it is preferable that the semiconductor device includes an insulating ring that penetrates the semiconductor substrate and surrounds the through electrode so as to be in contact with the outer peripheral surface of the through electrode.
本発明の前記半導体装置において、前記貫通電極は、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、前記空洞部内にて前記半導体基板の厚さ方向に延在するように配されるとともに、熱収縮する材料で構成される中空部形成用部材と、を有し、前記中空部は、前記中空部形成用部材と前記貫通電極本体との間に配されることが好ましい。 In the semiconductor device of the present invention, the through electrode penetrates through the semiconductor substrate to the wiring pattern in the structure, is joined to the wiring pattern, and extends in the thickness direction of the semiconductor substrate. A through-electrode body having a cavity portion to be formed, and a hollow portion forming member that is arranged to extend in the thickness direction of the semiconductor substrate in the cavity portion and is made of a material that thermally contracts. And it is preferable that the said hollow part is distribute | arranged between the said member for hollow part formation, and the said penetration electrode main body.
本発明の前記半導体装置において、前記貫通電極は、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極本体を有し、前記中空部は、前記貫通電極本体により区画された空間であることが好ましい。 In the semiconductor device of the present invention, the through electrode has a through electrode body that penetrates through the semiconductor substrate to the wiring pattern in the structure and is joined to the wiring pattern. A space defined by the through electrode body is preferable.
本発明の第2の視点においては、半導体装置において、半導体基板と、半導体基板の第1の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極と、を備え、前記貫通電極は、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜と、前記中空部形成用膜によって区画される中空部と、を有することを特徴とする。 In a second aspect of the present invention, in a semiconductor device, a semiconductor substrate, a structure provided on a first surface of the semiconductor substrate and having a wiring pattern therein, and the structure penetrating the semiconductor substrate A through-electrode connected to the wiring pattern, the through-electrode having a hollow portion extending in a thickness direction of the semiconductor substrate, and the hollow portion A hollow portion forming film that is disposed along the wall surface of the hollow portion with a thickness that does not embed the hollow portion, and that covers the upper end of the hollow portion, and a hollow portion that is partitioned by the hollow portion forming film. It is characterized by.
本発明の前記半導体装置において、前記貫通電極の周囲に配されるとともに前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるライナー膜を備えることが好ましい。 The semiconductor device of the present invention preferably includes a liner film that is disposed around the through electrode and penetrates the semiconductor substrate to the wiring pattern in the structure.
本発明の前記半導体装置において、前記構造体の表面に設けられるとともに、前記貫通電極と電気的に接合される第2の電極を備えることが好ましい。 The semiconductor device of the present invention preferably includes a second electrode that is provided on the surface of the structure and is electrically joined to the through electrode.
本発明の第3の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる中空部形成用部材を形成する工程と、前記中空部形成用部材の周囲に位置する前記半導体基板及び前記構造体をエッチングすることで、前記中空部形成用部材を残しつつ前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に導電膜を埋め込むことで、前記配線パターンと接合された貫通電極本体を形成する工程と、前記中空部形成用部材を選択的に除去することで前記貫通電極本体の内側に中空部を形成する工程と、を含むことを特徴とする。 According to a third aspect of the present invention, in the method for manufacturing a semiconductor device, a step of forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate, and the structure penetrating the semiconductor substrate Forming a through electrode that is joined to the wiring pattern and has a hollow portion, and the step of forming the through electrode penetrates the semiconductor substrate and the structure. A step of forming a hollow portion forming member that communicates with the wiring pattern, and etching the semiconductor substrate and the structure located around the hollow portion forming member while leaving the hollow portion forming member. Forming a through-electrode forming hole that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure; and a conductive film in the through-electrode forming hole. A step of forming a through-electrode body bonded to the wiring pattern by inserting, a step of forming a hollow portion inside the through-electrode body by selectively removing the hollow portion forming member, It is characterized by including.
本発明の前記半導体装置の製造方法において、前記中空部形成用部材を形成する工程の前に、前記半導体基板を貫通するとともに前記貫通電極を形成する領域に位置する前記半導体基板を囲む絶縁リングを形成する工程を含むことが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, an insulating ring that surrounds the semiconductor substrate is formed in a region that penetrates the semiconductor substrate and forms the through electrode before the step of forming the hollow portion forming member. It is preferable to include the process of forming.
本発明の前記半導体装置の製造方法において、前記中空部形成用部材を形成する工程は、異方性エッチングにより、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通孔を形成する工程と、前記貫通孔に、前記貫通電極形成用孔に埋め込まれる前記導電膜とは異なる材料よりなる他の導電膜を埋め込むことで、前記中空部形成用部材を形成する工程と、を含むことが好ましい。 In the method for manufacturing a semiconductor device of the present invention, the step of forming the hollow portion forming member includes a step of forming a through hole that penetrates the semiconductor substrate and leads to the wiring pattern in the structure by anisotropic etching. And forming the hollow portion forming member by embedding another conductive film made of a material different from the conductive film embedded in the through electrode forming hole in the through hole. preferable.
本発明の前記半導体装置の製造方法において、前記貫通電極形成用孔を形成する工程では、前記異方性エッチングにより、前記絶縁リングと前記中空部形成用部材との間に位置する前記半導体基板及び前記構造体を除去することで、前記貫通電極形成用孔を形成することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step of forming the through electrode forming hole, the semiconductor substrate positioned between the insulating ring and the hollow portion forming member by the anisotropic etching, and It is preferable to form the through-electrode forming hole by removing the structure.
本発明の前記半導体装置の製造方法において、前記中空部形成用部材を形成する工程では、前記絶縁リングの内側に位置する前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるように、前記中空部形成用部材を形成することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step of forming the hollow portion forming member, the semiconductor substrate located inside the insulating ring is penetrated to communicate with the wiring pattern in the structure. It is preferable to form a hollow portion forming member.
本発明の前記半導体装置の製造方法において、前記中空部を形成する工程では、前記中空部形成用部材を選択的にエッチングするエッチング液を用いたウエットエッチングにより、前記中空部形成用部材を除去することで前記中空部を形成することが好ましい。 In the method of manufacturing a semiconductor device of the present invention, in the step of forming the hollow portion, the hollow portion forming member is removed by wet etching using an etching solution that selectively etches the hollow portion forming member. Thus, it is preferable to form the hollow portion.
本発明の第4の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、構造体の第1の部分を形成する工程と、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第1の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第2の部分を形成する工程と、前記半導体基板における前記第1の面に対する反対側の第2の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。 In a fourth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a first portion of a structure on a first surface of a semiconductor substrate, and a first portion of the structure are penetrated And a step of forming a through electrode having a hollow portion and a wiring pattern that is formed on the first portion of the structure and joined to the through electrode. Forming a second portion of the structure; and exposing the through electrode by removing the semiconductor substrate from a second surface of the semiconductor substrate opposite to the first surface. Including the step of forming the through electrode, the step of forming a through electrode forming hole passing through the first portion of the structure and the intermediate portion of the semiconductor substrate, and the through electrode forming hole, Semiconductor substrate thickness Forming a through electrode body having a cavity extending in the direction, forming a hollow portion forming member made of a heat-shrinkable material in the hollow portion, and on the hollow portion forming member Forming a conductive film that closes an upper end of the cavity, and shrinking the hollow part forming member by heat-treating the semiconductor substrate, so that the hollow part forming member and the through-electrode body Forming a hollow portion.
本発明の第5の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。 In a fifth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate, and the structure penetrating the semiconductor substrate Forming a through electrode that is joined to the wiring pattern and has a hollow portion, and the step of forming the through electrode penetrates the semiconductor substrate and the structure. Forming a through-electrode forming hole communicating with the wiring pattern, forming a through-electrode body having a cavity extending in the thickness direction of the semiconductor substrate in the through-electrode forming hole, and Forming a hollow portion forming member made of a heat-shrinkable material in the hollow portion, and forming a conductive film that closes an upper end of the hollow portion on the hollow portion forming member; A step of shrinking the hollow portion forming member by heat-treating the semiconductor substrate to form the hollow portion between the hollow portion forming member and the through electrode body. .
本発明の第6の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、構造体の第1の部分を形成する工程と、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第1の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第2の部分を形成する工程と、前記半導体基板における前記第1の面に対する反対側の第2の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。 According to a sixth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a first portion of a structure on a first surface of a semiconductor substrate, and a first portion of the structure are penetrated And a step of forming a through electrode having a hollow portion and a wiring pattern that is formed on the first portion of the structure and joined to the through electrode. Forming a second portion of the structure; and exposing the through electrode by removing the semiconductor substrate from a second surface of the semiconductor substrate opposite to the first surface. Including the step of forming the through electrode, the step of forming a through electrode forming hole passing through the first portion of the structure and the intermediate portion of the semiconductor substrate, and the through electrode forming hole, Semiconductor substrate thickness Forming a through-electrode body having a cavity extending in the direction, and forming a hollow part that is arranged along the wall surface of the cavity with a thickness not embedding the cavity and closes the upper end of the cavity Forming a hollow portion partitioned by the hollow portion forming membrane by forming a membrane.
本発明の第7の視点においては、半導体装置の製造方法において、半導体基板の第1の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。 According to a seventh aspect of the present invention, in the method for manufacturing a semiconductor device, a step of forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate, and the structure penetrating the semiconductor substrate Forming a through electrode that is joined to the wiring pattern and has a hollow portion, and the step of forming the through electrode penetrates the semiconductor substrate and the structure. Forming a through-electrode forming hole communicating with the wiring pattern, forming a through-electrode body having a cavity extending in the thickness direction of the semiconductor substrate in the through-electrode forming hole, and Forming the hollow part by forming a hollow part forming film that is arranged along the wall surface of the hollow part with a thickness that does not embed the hollow part and closes the upper end of the hollow part Characterized in that it comprises a step of forming the hollow portion which is defined by the film.
本発明の前記半導体装置の製造方法において、前記中空部を形成する工程では、等方的に堆積する成膜条件よりも埋め込み性の悪い成膜条件を用いて前記空洞部に中空部形成用膜を成膜することが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the hollow portion, the hollow portion forming film is formed in the hollow portion using a film formation condition that is less embeddable than a film formation condition that isotropically deposited. It is preferable to form a film.
本発明の前記半導体装置の製造方法において、前記貫通電極本体における前記配線パターンと接合される第1の端に対する反対側の第2の端に、第1の電極を形成する工程を含むことが好ましい。 The method for manufacturing a semiconductor device of the present invention preferably includes a step of forming a first electrode at a second end opposite to the first end joined to the wiring pattern in the through electrode body. .
本発明の前記半導体装置の製造方法において、前記構造体の表面に、前記貫通電極と電気的に接続される第2の電極を形成する工程を含むことが好ましい。 The method for manufacturing a semiconductor device according to the present invention preferably includes a step of forming a second electrode electrically connected to the through electrode on the surface of the structure.
本発明の前記半導体装置の製造方法において、前記貫通電極形成用孔を形成する工程と前記貫通電極本体を形成する工程との間にて、前記貫通電極形成用孔の壁面に沿ってライナー膜を形成する工程を含み、前記貫通電極本体を形成する工程では、前記貫通電極形成用孔に、ライナー膜を介して、前記半導体基板の厚さ方向に延在する前記空洞部を有する貫通電極本体を形成することが好ましい。 In the method for manufacturing a semiconductor device of the present invention, a liner film is formed along the wall surface of the through electrode forming hole between the step of forming the through electrode forming hole and the step of forming the through electrode main body. In the step of forming the through electrode body including the forming step, the through electrode body having the hollow portion extending in the thickness direction of the semiconductor substrate through the liner film in the through electrode forming hole. It is preferable to form.
なお、本発明の全開示(特許請求の範囲及び図面を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素(各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む)の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。 It should be noted that the embodiments or examples can be changed or adjusted within the scope of the entire disclosure (including claims and drawings) of the present invention and based on the basic technical concept. In addition, various combinations or selections of various disclosed elements (including each element of each claim, each element of each embodiment or example, each element of each drawing, etc.) are possible within the scope of the entire disclosure of the present invention. It is. That is, the present invention naturally includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the drawings, and the technical idea. Further, regarding numerical values and numerical ranges described in the present application, it is considered that any intermediate value, lower numerical value, and small range are described even if not specified.
10、10A、10B、10C 半導体装置
11 半導体基板
11a 第1の面
11b 第2の面
12 構造体
12a 第1の部分
12b 第2の部分
13 表面絶縁層
13a 開口部
15 表面電極
16 はんだ層
18 絶縁リング
18a 内面
21 裏面絶縁層
21a 面
23、174 貫通電極形成用孔
24、187、201、221 貫通電極
24a、187a、201a、221a 第1の端
24b、187b、201b、221b 第2の端
26 シード層
28 裏面電極
31 素子分離領域
32 電極形成用溝
33、34 ゲート電極
37〜39 不純物拡散領域
40 セルトランジスタ
41 保護膜
43、44、58、63、66、78、87 層間絶縁膜
44a 上面
45、46、51、71、72 コンタクトプラグ
49 ビットコンタクト
53 ビット線
54、74、75、84、85、92、93 配線
56 配線パターン
56a パッド部
59 容量コンタクト
61 ストッパ膜
63a シリンダ孔
65 キャパシタ
66a 面
68、81、82、88、89 ビア
76 配線(配線パターン)
95 保護膜
95a 開口部
101 下部電極
102 容量絶縁膜
103 上部電極
106 表面電極用シード層
107 表面電極本体
107a はんだ形成面
111、185、202、223 貫通電極本体
111a 外周面
111b 端部
112、183、204 中空部
114 貫通電極用シード層
115 リング状溝
116、117、177 導電膜
121、147 めっき用レジスト膜
121a 開口部
125 はんだめっき膜
127 接着剤
128 厚さ調整用基板
133、142、146、156、173a 開口部
134、143、173 エッチング用レジスト膜
136 貫通孔
139、179 中空部形成用部材
139a 外周面
139b 端面
157 めっき用レジスト膜
170、200、220、271 半導体装置
176 ライナー膜
178 空洞部
178a 上端
195 絶縁膜
206 中空部形成用絶縁膜(中空部形成用膜)
206a 接合部
225 中空部形成用導電膜(中空部形成用膜)
225a 接合部
240 電子装置
241 配線基板
243 チップ積層体
245、247、248 封止樹脂
251 外部接続端子
255 基板本体
255a 表面
255b 裏面
257 接続パッド
258 ランド
261 貫通電極
263、264 ソルダーレジスト
R1、R3、R4 開口径
外径R2
MCR メモリセル領域
PCR 周辺回路領域
DESCRIPTION OF
DESCRIPTION OF
206a Joining
MCR Memory cell area PCR Peripheral circuit area
Claims (24)
半導体基板の第1の面に設けられるとともに、内部に配線パターンを有する構造体と、
前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極と、
を備えることを特徴とする半導体装置。 A semiconductor substrate;
A structure provided on the first surface of the semiconductor substrate and having a wiring pattern therein;
A through electrode that penetrates through the semiconductor substrate and leads to the wiring pattern in the structure, is joined to the wiring pattern, and has a hollow portion;
A semiconductor device comprising:
前記中空部は、前記第1の電極によって塞がれることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。 A first electrode provided at a second end of the through electrode located on the opposite side to the first end joined to the wiring pattern in the through electrode;
The semiconductor device according to claim 1, wherein the hollow portion is blocked by the first electrode.
前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、
前記空洞部内にて前記半導体基板の厚さ方向に延在するように配されるとともに、熱収縮する材料で構成される中空部形成用部材と、
を有し、
前記中空部は、前記中空部形成用部材と前記貫通電極本体との間に配されることを特徴とする請求項1乃至5のいずれか一に記載の半導体装置。 The through electrode is
A through electrode body having a hollow portion that penetrates the semiconductor substrate and leads to the wiring pattern in the structure, is joined to the wiring pattern, and extends in a thickness direction of the semiconductor substrate;
A hollow portion forming member that is arranged so as to extend in the thickness direction of the semiconductor substrate in the hollow portion and is made of a heat-shrinkable material,
Have
The semiconductor device according to claim 1, wherein the hollow portion is disposed between the hollow portion forming member and the through electrode body.
前記中空部は、前記貫通電極本体により区画された空間であることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。 The through electrode has a through electrode body that penetrates through the semiconductor substrate to the wiring pattern in the structure and is joined to the wiring pattern.
The semiconductor device according to claim 1, wherein the hollow portion is a space defined by the through electrode body.
半導体基板の第1の面に設けられるとともに、内部に配線パターンを有する構造体と、
前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極と、
を備え、
前記貫通電極は、
前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、
前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜と、
前記中空部形成用膜によって区画される中空部と、
を有することを特徴とする半導体装置。 A semiconductor substrate;
A structure provided on the first surface of the semiconductor substrate and having a wiring pattern therein;
A through electrode that penetrates through the semiconductor substrate and leads to the wiring pattern in the structure, and is joined to the wiring pattern;
With
The through electrode is
A through electrode body having a cavity extending in the thickness direction of the semiconductor substrate;
A film for forming a hollow part that is arranged along the wall surface of the cavity part with a thickness that does not embed the cavity part, and closes an upper end of the cavity part,
A hollow section defined by the hollow section forming membrane;
A semiconductor device comprising:
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、
を含み、
前記貫通電極を形成する工程は、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる中空部形成用部材を形成する工程と、
前記中空部形成用部材の周囲に位置する前記半導体基板及び前記構造体をエッチングすることで、前記中空部形成用部材を残しつつ前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に導電膜を埋め込むことで、前記配線パターンと接合された貫通電極本体を形成する工程と、
前記中空部形成用部材を選択的に除去することで前記貫通電極本体の内側に中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate;
Forming a through electrode that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure, is joined to the wiring pattern, and has a hollow portion;
Including
The step of forming the through electrode includes
Forming a hollow portion forming member that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure;
A through electrode that penetrates the semiconductor substrate and leaves the wiring pattern in the structure while leaving the hollow portion forming member by etching the semiconductor substrate and the structure located around the hollow portion forming member Forming a forming hole; and
Forming a through electrode body joined to the wiring pattern by embedding a conductive film in the through electrode forming hole; and
Forming the hollow portion inside the through electrode body by selectively removing the hollow portion forming member;
A method for manufacturing a semiconductor device, comprising:
異方性エッチングにより、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通孔を形成する工程と、
前記貫通孔に、前記貫通電極形成用孔に埋め込まれる前記導電膜とは異なる材料よりなる他の導電膜を埋め込むことで、前記中空部形成用部材を形成する工程と、
を含むことを特徴とする請求項11又は12記載の半導体装置の製造方法。 The step of forming the hollow portion forming member includes:
Forming a through hole penetrating the semiconductor substrate and leading to the wiring pattern in the structure by anisotropic etching;
Forming the hollow portion forming member by embedding another conductive film made of a material different from the conductive film embedded in the through electrode forming hole in the through hole;
The method of manufacturing a semiconductor device according to claim 11, wherein:
前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、
前記構造体の第1の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第2の部分を形成する工程と、
前記半導体基板における前記第1の面に対する反対側の第2の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、
を含み、
前記貫通電極を形成する工程は、
前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、
前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、
前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a first portion of the structure on the first surface of the semiconductor substrate;
Forming a through electrode having a hollow portion while passing through the first portion of the structure and the intermediate portion of the semiconductor substrate;
Forming a second portion of the structure having a wiring pattern formed on the first portion of the structure and bonded to the through electrode;
Exposing the through electrode by removing the semiconductor substrate from a second surface opposite to the first surface of the semiconductor substrate;
Including
The step of forming the through electrode includes
Forming a through-electrode forming hole that penetrates the first portion of the structure and communicates with an intermediate portion of the semiconductor substrate;
Forming a through electrode body having a hollow portion extending in the thickness direction of the semiconductor substrate in the through electrode forming hole; and
Forming a hollow portion forming member made of a heat-shrinkable material in the hollow portion;
Forming a conductive film that closes an upper end of the hollow part on the hollow part forming member;
Shrinking the hollow part forming member by heat-treating the semiconductor substrate, and forming the hollow part between the hollow part forming member and the through electrode body; and
A method for manufacturing a semiconductor device, comprising:
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、
を含み、
前記貫通電極を形成する工程は、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、
前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、
前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate;
Forming a through electrode that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure, is joined to the wiring pattern, and has a hollow portion;
Including
The step of forming the through electrode includes
Forming a through-electrode forming hole that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure;
Forming a through electrode body having a hollow portion extending in the thickness direction of the semiconductor substrate in the through electrode forming hole; and
Forming a hollow portion forming member made of a heat-shrinkable material in the hollow portion;
Forming a conductive film that closes an upper end of the hollow part on the hollow part forming member;
Shrinking the hollow part forming member by heat-treating the semiconductor substrate, and forming the hollow part between the hollow part forming member and the through electrode body; and
A method for manufacturing a semiconductor device, comprising:
前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、
前記構造体の第1の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第2の部分を形成する工程と、
前記半導体基板における前記第1の面に対する反対側の第2の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、
を含み、
前記貫通電極を形成する工程は、
前記構造体の第1の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a first portion of the structure on the first surface of the semiconductor substrate;
Forming a through electrode having a hollow portion while passing through the first portion of the structure and the intermediate portion of the semiconductor substrate;
Forming a second portion of the structure having a wiring pattern formed on the first portion of the structure and bonded to the through electrode;
Exposing the through electrode by removing the semiconductor substrate from a second surface opposite to the first surface of the semiconductor substrate;
Including
The step of forming the through electrode includes
Forming a through-electrode forming hole that penetrates the first portion of the structure and communicates with an intermediate portion of the semiconductor substrate;
Forming a through electrode body having a hollow portion extending in the thickness direction of the semiconductor substrate in the through electrode forming hole; and
The hollow portion forming film is formed by forming a hollow portion forming film that is disposed along the wall surface of the hollow portion with a thickness that does not embed the hollow portion and closes an upper end of the hollow portion. Forming a hollow part;
A method for manufacturing a semiconductor device, comprising:
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、
を含み、
前記貫通電極を形成する工程は、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a structure having a wiring pattern therein on the first surface of the semiconductor substrate;
Forming a through electrode that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure, is joined to the wiring pattern, and has a hollow portion;
Including
The step of forming the through electrode includes
Forming a through-electrode forming hole that penetrates the semiconductor substrate and communicates with the wiring pattern in the structure;
Forming a through electrode body having a hollow portion extending in the thickness direction of the semiconductor substrate in the through electrode forming hole; and
The hollow portion forming film is formed with a thickness that does not embed the hollow portion along the wall surface of the hollow portion and closes the upper end of the hollow portion, thereby being partitioned by the hollow portion forming film. Forming the hollow portion;
A method for manufacturing a semiconductor device, comprising:
前記貫通電極本体を形成する工程では、前記貫通電極形成用孔に、ライナー膜を介して、前記半導体基板の厚さ方向に延在する前記空洞部を有する貫通電極本体を形成することを特徴とする請求項17乃至23のいずれか一に記載の半導体装置の製造方法。 Including a step of forming a liner film along a wall surface of the through electrode forming hole between the step of forming the through electrode forming hole and the step of forming the through electrode main body,
In the step of forming the through electrode body, the through electrode body having the hollow portion extending in the thickness direction of the semiconductor substrate is formed in the through electrode forming hole through a liner film. A method for manufacturing a semiconductor device according to any one of claims 17 to 23.
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JP2016225472A (en) * | 2015-05-29 | 2016-12-28 | 株式会社東芝 | Semiconductor device and method of manufacturing the same |
WO2022014118A1 (en) * | 2020-07-15 | 2022-01-20 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor device, imaging device and method for producing semiconductor device |
WO2023162749A1 (en) * | 2022-02-22 | 2023-08-31 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor device and electronic apparatus |
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2014
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US10312143B2 (en) | 2015-05-29 | 2019-06-04 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing semiconductor device |
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