JP2016018578A - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device that needs to hold information by a refresh operation.
代表的な半導体メモリデバイスであるDRAM(Dynamic Random Access Memory)は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、DRAMを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される(特許文献1参照)。リフレッシュコマンドは、1リフレッシュサイクル(例えば64msec)の期間に全てのワード線が必ず1回リフレッシュされる頻度でコントロールデバイスから発行される。 A DRAM (Dynamic Random Access Memory), which is a typical semiconductor memory device, stores information by charges accumulated in a cell capacitor, and therefore information is lost unless a refresh operation is periodically performed. For this reason, a refresh command for instructing a refresh operation is periodically issued from the control device that controls the DRAM (see Patent Document 1). The refresh command is issued from the control device at a frequency at which all word lines are always refreshed once during one refresh cycle (for example, 64 msec).
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が1リフレッシュサイクル未満に低下すると、1リフレッシュサイクルの期間に全てのワード線が1回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。 However, depending on the access history to the memory cell, the information retention characteristic of the predetermined memory cell may be deteriorated. When the information holding time of a predetermined memory cell is reduced to less than one refresh cycle, even if a refresh command is issued with a frequency that all word lines are refreshed once during one refresh cycle, a part of the information is stored. There was a risk of being lost.
本発明の一側面による半導体装置は、複数の揮発性メモリセルと、前記複数の揮発性メモリセルにそれぞれ接続される複数のワード線と、前記複数のワード線に其々対応する複数のカウンタ回路を含み、前記複数のカウンタ回路は各々に対応するワード線が第1の回数連続して選択された場合に自身のカウント値を更新し、前記第1の回数連続して活性化されない場合に自身のカウント値を保持し、前記自身のカウント値が第2の値を超えた後に、当該ワード線に隣接するワード線のロウアドレスを出力し、前記ロウアドレスに対応するワード線に接続される前記複数の揮発性メモリセルへのリフレッシュ制御を行うリフレッシュ制御回路と、を備えることを特徴とする。 A semiconductor device according to an aspect of the present invention includes a plurality of volatile memory cells, a plurality of word lines connected to the plurality of volatile memory cells, and a plurality of counter circuits respectively corresponding to the plurality of word lines. The plurality of counter circuits update their count values when the corresponding word lines are selected continuously for the first number of times, and the counter circuits themselves when not activated for the first number of times. After the count value exceeds the second value, the row address of the word line adjacent to the word line is output and connected to the word line corresponding to the row address. And a refresh control circuit for performing refresh control to a plurality of volatile memory cells.
本発明の他の側面による半導体装置は、リフレッシュ動作による情報の保持が必要な複数のメモリセルがそれぞれ接続され、それぞれ対応するロウアドレスが割り当てられた第1及び第2のワード線を含む複数のワード線と、前記ロウアドレスに基づいて前記複数のワード線にアクセスするロウデコーダと、前記第1のワード線が第1の回数連続してアクセスされた後、前記第1のワード線がさらに連続してアクセスされた回数をカウントするアクセスカウント部と、前記アクセスカウント部のカウント値が所定値に達したことに応答して、前記ロウデコーダに前記第2のワード線のロウアドレスを供給するアドレス発生部と、を備えることを特徴とする半導体装置。 A semiconductor device according to another aspect of the present invention includes a plurality of memory cells that are connected to a plurality of memory cells that need to hold information by a refresh operation, and each include a plurality of first and second word lines to which corresponding row addresses are assigned. A word decoder; a row decoder that accesses the plurality of word lines based on the row address; and the first word line is further continuously accessed after the first word line is continuously accessed a first number of times. And an address for supplying the row address of the second word line to the row decoder in response to the count value of the access count unit reaching a predetermined value. A semiconductor device.
本発明によれば、情報保持特性の低下したメモリセルに対応するワード線が追加的にリフレッシュされることから、メモリセルへのアクセス履歴に関わらず、正しく情報を保持することが可能となる。 According to the present invention, since the word line corresponding to the memory cell having the deteriorated information retention characteristic is additionally refreshed, it is possible to correctly retain the information regardless of the access history to the memory cell.
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。
FIG. 1 is a block diagram showing the overall configuration of a
本実施形態による半導体装置10は単一の半導体チップに集積されたDDR3(Double Data Rate 3)型のDRAMであり、外部基板2に実装されている。外部基板2は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Reが設けられている。外部抵抗Reは、半導体装置10のキャリブレーション端子ZQに接続されており、そのインピーダンスはキャリブレーション回路38の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Reに接地電位VSSが供給されている。
The
図1に示すように、半導体装置10はメモリセルアレイ11を有している。メモリセルアレイ11は、複数のワード線WLと複数のビット線BLを備え、これらの交点にメモリセルMCが配置された構成を有している。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。
As shown in FIG. 1, the
また、半導体装置10には外部端子としてコマンドアドレス端子21、リセット端子22、クロック端子23、データ端子24、電源端子25,26、キャリブレーション端子ZQが設けられている。
Further, the
コマンドアドレス端子21は、外部からアドレス信号ADD及びコマンド信号COMが入力される端子である。コマンドアドレス端子21に入力されたアドレス信号ADDは、コマンドアドレス入力回路31を介してアドレスラッチ回路32に供給され、ラッチされる。アドレスラッチ回路32にラッチされたアドレス信号IADDは、ロウデコーダ12、カラムデコーダ13又はモードレジスタ14に供給される。モードレジスタ14は、半導体装置10の動作モードを示すパラメータが設定される回路である。
The
コマンドアドレス端子21に入力されたコマンド信号COMは、コマンドアドレス入力回路31を介してコマンドデコード回路33に供給される。コマンドデコード回路33は、コマンド信号COMをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号IACT、カラム信号ICOL、リフレッシュ信号IREF、モードレジスタセット信号MRS、キャリブレーション信号ZQCなどがある。
The command signal COM input to the
アクティブ信号IACTは、コマンド信号COMがロウアクセス(アクティブコマンド)を示している場合に活性化される信号である。アクティブ信号IACTが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号IADDがロウデコーダ12に供給される。これにより、当該アドレス信号IADDにより指定されるワード線WLが選択される。
The active signal IACT is a signal that is activated when the command signal COM indicates row access (active command). When the active signal IACT is activated, the address signal IADD latched in the
カラム信号ICOLは、コマンド信号COMがカラムアクセス(リードコマンド又はライトコマンド)を示している場合に活性化される信号である。内部カラム信号ICOLが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号IADDがカラムデコーダ13に供給される。これにより、当該アドレス信号IADDにより指定されるビット線BLが選択される。
The column signal ICOL is a signal that is activated when the command signal COM indicates column access (read command or write command). When the internal column signal ICOL is activated, the address signal IADD latched in the
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルMCからリードデータが読み出される。リードデータDQは、リードライトアンプ15及び入出力回路16を介して、データ端子24から外部に出力される。
Accordingly, when an active command and a read command are input and a row address and a column address are input in synchronization with these, read data is read from the memory cell MC specified by the row address and the column address. The read data DQ is output to the outside from the
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子24にライトデータDQを入力すれば、ライトデータDQは入出力回路16及びリードライトアンプ15を介してメモリセルアレイ11に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルMCに書き込まれる。
On the other hand, when an active command and a write command are input, and a row address and a column address are input in synchronization therewith, and then write data DQ is input to the
リフレッシュ信号IREFは、コマンド信号COMがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号IREFは、リフレッシュ制御回路40に供給される。リフレッシュ制御回路40は、ロウデコーダ12を制御することによって、メモリセルアレイ11に含まれる所定のワード線WLを活性化させ、これによりリフレッシュ動作を実行する回路である。リフレッシュ制御回路40には、リフレッシュ信号IREFの他、アクティブ信号IACT、アドレス信号IADD及びリセット端子22を介して入力されるリセット信号RESETが供給される。リフレッシュ制御回路40の詳細については後述する。
The refresh signal IREF is a signal that is activated when the command signal COM indicates a refresh command. The refresh signal IREF is supplied to the
モードレジスタセット信号MRSは、コマンド信号COMがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子21からモード信号を入力すれば、モードレジスタ14の設定値を書き換えることができる。
The mode register set signal MRS is a signal that is activated when the command signal COM indicates a mode register set command. Therefore, if a mode register set command is input and a mode signal is input from the
ここで、半導体装置10に設けられた外部端子の説明に戻ると、クロック端子23には外部クロック信号CK,/CKが入力される。外部クロック信号CKと外部クロック信号/CKは互いに相補の信号であり、いずれもクロック入力回路34に供給される。クロック入力回路34に入力された外部クロック信号CK,/CKは、内部クロック発生回路35に供給され、これによって内部クロック信号ICLKが生成される。内部クロック信号ICLKは、タイミングジェネレータ36に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ36によって生成される各種内部クロック信号は、アドレスラッチ回路32やコマンドデコード回路33などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
Here, returning to the description of the external terminals provided in the
電源端子25は、電源電位VDD,VSSが供給される端子である。電源端子25に供給される電源電位VDD,VSSは内部電源発生回路37に供給される。内部電源発生回路37は、電源電位VDD,VSSに基づいて各種の内部電位VPP,VOD,VARY,VPERIや、基準電位ZQVREFを発生させる。内部電位VPPは主にロウデコーダ12において使用される電位であり、内部電位VOD,VARYはメモリセルアレイ11内のセンスアンプにおいて使用される電位であり、内部電位VPERIは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ZQVREFは、キャリブレーション回路38にて使用される基準電位である。
The
電源端子26は、電源電位VDDQ,VSSQが供給される端子である。電源端子26に供給される電源電位VDDQ,VSSQは入出力回路16に供給される。電源電位VDDQ,VSSQは、電源端子25に供給される電源電位VDD,VSSとそれぞれ同電位であるが、入出力回路16によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路16については専用の電源電位VDDQ,VSSQを用いている。
The
キャリブレーション端子ZQは、キャリブレーション回路38に接続されている。キャリブレーション回路38は、キャリブレーション信号ZQCによって活性化されると、外部抵抗Reのインピーダンス及び基準電位ZQVREFを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードZQCODEは入出力回路16に供給され、これによって、入出力回路16に含まれる出力バッファ(図示せず)のインピーダンスが指定される。
The calibration terminal ZQ is connected to the
図2は、メモリセルアレイ11の一部を拡大して示す回路図である。
FIG. 2 is an enlarged circuit diagram showing a part of the
図2に示すように、メモリセルアレイ11の内部には、Y方向に延在する複数のワード線WLと、X方向に延在する複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。メモリセルMCはいわゆるDRAMセルであり、Nチャンネル型MOSトランジスタからなるセルトランジスタTrとセルキャパシタCが直列に接続された構成を有している。セルトランジスタTrのゲート電極は対応するワード線WLに接続され、ソース/ドレインの一方は対応するビット線BLに接続され、ソース/ドレインの他方はセルキャパシタCに接続されている。
As shown in FIG. 2, a plurality of word lines WL extending in the Y direction and a plurality of bit lines BL extending in the X direction are provided inside the
メモリセルMCは、セルキャパシタCに蓄積された電荷によって情報を記憶する。具体的には、セルキャパシタCが内部電位VARYにチャージされている場合、つまりハイレベルにチャージされている場合には一方の論理レベル(例えば、論理値=1)を記憶し、セルキャパシタCが接地電位VSSにチャージされている場合、つまりローレベルにチャージされている場合には他方の論理レベル(例えば、論理値=0)を記憶する。セルキャパシタCに蓄積された電荷はリーク電流によって徐々に消失するため、一定の時間が経過する度にリフレッシュ動作を行う必要がある。 The memory cell MC stores information by the electric charge accumulated in the cell capacitor C. Specifically, when the cell capacitor C is charged to the internal potential VARY, that is, when charged to a high level, one logic level (for example, logic value = 1) is stored, and the cell capacitor C When charged to the ground potential VSS, that is, when charged to a low level, the other logic level (for example, logic value = 0) is stored. Since the electric charge accumulated in the cell capacitor C is gradually lost due to the leakage current, it is necessary to perform a refresh operation every time a certain time elapses.
リフレッシュ動作は、アクティブ信号IACTに応答したロウアクセスと基本的に同じである。つまり、リフレッシュすべきワード線WLを活性レベルに駆動し、これにより当該ワード線WLに接続されたセルトランジスタTrをオンさせる。ワード線WLの活性レベルは例えば内部電位VPPであり、大部分の周辺回路にて使用する内部電位VPERIよりも高電位である。これにより、セルキャパシタCが対応するビット線BLに接続されるため、セルキャパシタCに蓄積されていた電荷に応じてビット線BLの電位が変動する。そして、センスアンプSAを活性化させることにより、対を成すビット線BL間に生じている電位差を増幅した後、ワード線WLを非活性レベルに戻せば、セルキャパシタCのチャージレベルが再生される。ワード線WLの非活性レベルは、例えば接地電位VSS未満の負電位VKKである。 The refresh operation is basically the same as the row access in response to the active signal IACT. That is, the word line WL to be refreshed is driven to an active level, thereby turning on the cell transistor Tr connected to the word line WL. The activation level of the word line WL is, for example, the internal potential VPP, which is higher than the internal potential VPERI used in most peripheral circuits. Accordingly, since the cell capacitor C is connected to the corresponding bit line BL, the potential of the bit line BL varies according to the charge accumulated in the cell capacitor C. Then, by activating the sense amplifier SA to amplify the potential difference generated between the paired bit lines BL and then returning the word line WL to the inactive level, the charge level of the cell capacitor C is regenerated. . The inactive level of the word line WL is, for example, a negative potential VKK lower than the ground potential VSS.
リフレッシュ動作を行うべき周期はリフレッシュサイクルと呼ばれ、規格によって例えば64msecと定められている。したがって、各メモリセルMCの情報保持時間をリフレッシュサイクルよりも長くなるよう設計すれば、定期的なリフレッシュ動作によって情報を保持し続けることができる。尚、実際には各メモリセルMCの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しており、このため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルMCの情報を正しく保持することが可能である。 The cycle for performing the refresh operation is called a refresh cycle, and is defined as, for example, 64 msec by the standard. Therefore, if the information holding time of each memory cell MC is designed to be longer than the refresh cycle, the information can be continuously held by a periodic refresh operation. Actually, the information holding time of each memory cell MC has a sufficient margin with respect to the refresh cycle. Therefore, when the refresh operation is performed in a slightly longer cycle than the refresh cycle defined by the standard. Even so, it is possible to correctly hold the information of the memory cell MC.
しかしながら、近年、アクセス履歴によってメモリセルMCの情報保持時間が低下するディスターブ現象が問題となっている。ディスターブ現象とは、あるワード線WLを繰り返しアクセスすると、これに隣接する他のワード線WLに接続されたメモリセルMCの情報保持特性が低下する現象である。例えば、図2に示すワード線WLmを繰り返しアクセスすると、これに隣接するワード線WLm−1,WLm+1に接続されたメモリセルMCの情報保持特性が低下する。原因については諸説あるが、例えば、隣接するワード線間に生じている寄生容量Cpによるものであると考えられている。 However, in recent years, a disturb phenomenon in which the information holding time of the memory cell MC is lowered due to the access history has been a problem. The disturb phenomenon is a phenomenon in which when a certain word line WL is repeatedly accessed, the information retention characteristics of the memory cells MC connected to the other word lines WL adjacent thereto are deteriorated. For example, when the word line WLm shown in FIG. 2 is repeatedly accessed, the information retention characteristics of the memory cells MC connected to the word lines WLm−1 and WLm + 1 adjacent thereto are deteriorated. There are various theories about the cause, but it is considered to be caused by, for example, a parasitic capacitance Cp generated between adjacent word lines.
つまり、所定のワード線WLmが繰り返しアクセスされると、その電位が負電位VKKから高電位VPPへ繰り返し変化するため、隣接するワード線WLm−1,WLm+1を負電位VKKに固定しているにもかかわらず、寄生容量Cpによるカップリングによってその電位がわずかに上昇する。これにより、ワード線WLm−1,WLm+1に接続されたセルトランジスタTrのオフリーク電流が増大し、セルキャパシタCのチャージレベルが通常よりも高速に失われてしまう。 That is, when a predetermined word line WLm is repeatedly accessed, the potential repeatedly changes from the negative potential VKK to the high potential VPP. Therefore, the adjacent word lines WLm−1 and WLm + 1 are fixed to the negative potential VKK. Regardless, the potential increases slightly due to the coupling by the parasitic capacitance Cp. As a result, the off-leak current of the cell transistor Tr connected to the word lines WLm−1 and WLm + 1 increases, and the charge level of the cell capacitor C is lost faster than usual.
また、以下の様な他の考えもある。図3は、ビット線を共有する2つのメモリセルMCの断面図であり、ワード線WLが半導体基板4に埋め込まれたトレンチゲート型のセルトランジスタTrを有している。図3に示すワード線WLm,WLm+1は、素子分離領域6によって区画された同じ活性領域内に埋め込まれており、これが活性化されると対応するソース/ドレインSD間にチャネルが形成される。ソース/ドレインSDの一方はビット線ノードに接続され、他方はキャパシタノードに接続されている。このような断面において、ワード線WLmがアクセスされ、その後セルトランジスタTrをOFFする(つまりチャネルが切れる)と、キャリアである浮遊電子がチャネル付近に発生する。ワード線WLmへのアクセスが繰り返されると、その浮遊電子が累積し、その累積した浮遊電子がワード線WLm+1側のキャパシタノードへ移動し、PNジャンクションリークを誘発してセルキャパシタCのチャージレベルを失わせる。
There are also other ideas such as: FIG. 3 is a cross-sectional view of two memory cells MC sharing a bit line, and includes a trench gate type cell transistor Tr in which a word line WL is embedded in a semiconductor substrate 4. The word lines WLm and WLm + 1 shown in FIG. 3 are embedded in the same active region partitioned by the
いずれにしても、このようなメカニズムによりメモリセルMCの情報保持時間が低下すると、情報保持時間が規格によって定められたリフレッシュサイクルを下回る危険性がある。情報保持時間がリフレッシュサイクルを下回わってしまうと、リフレッシュ動作を正しく実行しても一部のデータが消失してしまう。 In any case, when the information holding time of the memory cell MC is reduced by such a mechanism, there is a risk that the information holding time falls below the refresh cycle defined by the standard. If the information holding time falls below the refresh cycle, some data will be lost even if the refresh operation is executed correctly.
本実施形態による半導体装置10は、上述したディスターブ現象を考慮し、アクセス履歴に基づいて追加的なリフレッシュ動作を行う点を特徴としている。以下、半導体装置10に備えられたリフレッシュ制御回路40の構成及び動作について詳細に説明する。
The
図4は、第1の実施形態によるリフレッシュ制御回路40の回路図である。
FIG. 4 is a circuit diagram of the
図4に示すように、第1の実施形態によるリフレッシュ制御回路40は、リフレッシュカウンタ41、アクセスカウント部50、アドレス発生部60及び選択回路42を備えている。
As shown in FIG. 4, the
リフレッシュカウンタ41は、リフレッシュ信号IREFに応答してリフレッシュすべきロウアドレス(リフレッシュアドレス)RADDaを生成する回路である。そのカウント値であるリフレッシュアドレスRADDaは、リフレッシュ信号IREFに応答して更新(インクリメント又はデクリメント)される。このため、1リフレッシュサイクルの期間にリフレッシュカウンタ41のカウント値が一周するよう、外部からリフレッシュコマンドを複数回(例えば8k回)投入すれば、1リフレッシュサイクルの期間に全てのワード線WLをリフレッシュすることができる。但し、選択信号SELが活性化している場合には、リフレッシュ信号IREFが入力されてもカウント値の更新は行われない。また、リセット信号RESETが入力されると、リフレッシュカウンタ41のカウント値は初期値にリセットされる。
The
アクセスカウント部50は、メモリセルアレイ11に対するロウアクセスの履歴を解析する回路であり、アクセスカウンタ51、アクセスカウンタ制御回路52及び上限判定回路53を含んでいる。図4に示すように、アクセスカウンタ51は、ワード線WL0〜WLpごとに割り当てられたカウンタ回路510〜51pによって構成されており、各カウンタ回路510〜51pのカウントアップ又はリセットは、アクセスカウンタ制御回路52によって行われる。カウンタ回路510〜51pは、それぞれ複数のフリップフロップ回路を含むバイナリカウンタである。
The
アクセスカウンタ制御回路52は、アクティブ信号IACT及びアドレス信号IADDを受け、これらに基づいてアクセスされたワード線WLに対応するカウンタ回路510〜51pのカウントアップを行う。例えば、アクティブ信号IACTに同期してワード線WL0を示すアドレス信号IADDが第1の回数連続して入力された場合、カウントアップ信号UP0を活性化させることにより、ワード線WL0に対応するカウンタ回路510をカウントアップする。上記の例では、アクティブ信号IACTに同期してワード線WL0を示すアドレス信号IADDが入力された場合であっても、該アドレス信号IADDが第1の回数連続して入力されない限り、カウントアップ信号UP0は活性化しない。また、該アドレス信号IADDが第1の回数連続して入力された後は、値の異なるアドレス信号IADDが入力されない限り、該アドレス信号IADDが入力される度にカウントアップ信号UP0を活性化させても構わないし、該アドレス信号IADDが第1の回数連続して入力される度にカウントアップ信号UP0を活性化させても構わない。
The access
特に限定されるものではないが、本実施形態においてはロウアクセス時に用いるアドレス信号IADDがA0〜A13からなる14ビット構成である。このことは、メモリセルアレイ11に16k本(=214)のワード線WLが含まれていることを意味し、この場合、アクセスカウンタ51にも16k個のカウンタ回路が必要となる。各カウンタ回路510〜51pのビット数(使用するフリップフロップ回路の数)についてはディスターブ特性に応じて設計すればよいが、例えば、10ビット構成とすることができる。この場合、各カウンタ回路510〜51pは1k(=210)回のカウントを行うことができる。
Although not particularly limited, in this embodiment, the address signal IADD used at the time of row access has a 14-bit configuration including A0 to A13. This means that the
また、アクセスカウンタ制御回路52には、リフレッシュ信号IREF、リフレッシュアドレスRADD及び選択信号SELも供給される。アクセスカウンタ制御回路52は、選択信号SELがローレベルであることを条件として、リフレッシュ信号IREF及びリフレッシュアドレスRADDに基づいて所定のカウンタ回路510〜51pのカウント値をリセットする。例えば、選択信号SELがローレベルである場合、リフレッシュ信号IREFが活性化した際にワード線WLmを示すリフレッシュアドレスRADDが入力されると、デリート信号DELm+1を活性化させることにより、ワード線WLm+1に対応するカウンタ回路51m+1をリセットする。その意義については後述する。
The access
さらに、アクセスカウンタ制御回路52には、リセット信号RESETも供給される。アクセスカウンタ制御回路52は、リセット信号RESETが入力されると全てのデリート信号DEL0〜DELpを活性化させ、これにより全てのカウンタ回路510〜51pのカウント値をリセットする。
Further, the access
かかる構成により、アクセスカウンタ51には、アクティブ信号IACTに応答したロウアクセス履歴が蓄積される。そして、各カウンタ回路510〜51pは、カウント値が所定の第2の値に到達すると対応する検出信号MAX0〜MAXpを活性化させる。検出信号MAX0〜MAXpは、上限判定回路53に供給される。
With this configuration, the access counter 51 stores a row access history in response to the active signal IACT. Each
上限判定回路53は、検出信号MAX0〜MAXpのいずれかが活性化した場合、ポインタ制御信号P1,P2を順次活性化させる。ポインタ制御信号P1,P2は、アドレス発生部60に供給される。
The upper limit determination circuit 53 sequentially activates the pointer control signals P1 and P2 when any of the detection signals MAX0 to MAXp is activated. The pointer control signals P1 and P2 are supplied to the
アドレス発生部60は、追加的にリフレッシュすべきワード線のロウアドレスを生成する回路であり、図4に示すように、アドレスレジスタ61、アドレスポインタ62及びアドレス書き込み回路63を含んでいる。
The
アドレスレジスタ61は、追加的にリフレッシュすべきワード線のロウアドレスをそれぞれ格納する複数のレジスタ回路610〜61qによって構成されている。レジスタ回路610〜61qの選択はアドレスポインタ62によって行われ、選択されたレジスタ回路610〜61qに書き込むロウアドレスはアドレス書き込み回路63によって生成される。また、アドレスレジスタ61にはリセット信号RESETが供給されており、これが活性化すると全てのレジスタ回路610〜61qの記憶内容がリセットされる。尚、かかるリセット動作は省略することも可能である。
The
図5(a)はアドレスポインタ62の回路図であり、図5(b)はアドレスポインタ62の機能を説明するための模式図である。
FIG. 5A is a circuit diagram of the
図5(a)に示すように、アドレスポインタ62は、ライトポインタ62W及びリードポインタ62Rと、選択信号生成回路62Sと、ラッチ回路62Lとを含んでいる。ライトポインタ62Wは、ライトポイント信号WPを生成するカウンタ回路であり、そのカウント値であるライトポイント信号WPは、ポインタ制御信号P1,P2に応答して更新(インクリメント又はデクリメント)される。上述の通り、検出信号MAX0〜MAXpのいずれかが活性化すると、上限判定回路53はポインタ制御信号P1,P2を順次活性化させるため、ライトポインタ62Wは2回更新されることになる。ライトポイント信号WPは、図5(b)に示すように、ロウアドレスが書き込まれるレジスタ回路610〜61qのいずれかを指定するために用いられる。図5(b)に示す例では、ライトポイント信号WPによってレジスタ回路61jが指定されている。
As shown in FIG. 5A, the
リードポインタ62Rは、リードポイント信号RPを生成するカウンタ回路であり、そのカウント値であるリードポイント信号RPは、ANDゲート回路Gの出力に応答して更新(インクリメント又はデクリメント)される。ANDゲート回路Gには、リフレッシュ信号IREF及び後述する選択信号PSELが供給されており、したがって、選択信号PSELがハイレベルに活性化していることを条件として、リフレッシュ信号IREFに応答して更新される。リードポイント信号RPは、図5(b)に示すように、ロウアドレスが読み出されるレジスタ回路610〜61qのいずれかを指定するために用いられる。図5(b)に示す例では、リードポイント信号RPによってレジスタ回路61iが指定されている。このようにしてアドレスレジスタ61から読み出されたロウアドレス(リフレッシュアドレス)RADDbは、選択回路42に供給される。
The
選択信号生成回路62Sは、ライトポイント信号WPとリードポイント信号RPを比較する回路であり、WP>RPである場合に選択信号PSELをハイレベルに活性化させる。WP=RPとなった時には、選択信号PSELはローレベルに非活性化させる。ライトポイント信号WPの値とリードポイント信号RPの値が一致するのは、アドレスレジスタ61に有効なロウアドレスが蓄積されていないことを意味する。アドレスレジスタ61に蓄積されたロウアドレスの個数は、ライトポイント信号WPの値とリードポイント信号RPの値の差分(WP−RP)によって与えられる。
The selection
選択信号PSELは、ラッチ回路62Lに供給される。ラッチ回路62Lは、リフレッシュ信号IREFに応答して選択信号PSELをラッチし、ラッチした信号を選択信号SELとして出力する。したがって、選択信号PSELの論理レベルは、次のリフレッシュ信号IREFに応答して選択信号SELに反映されることになる。
The selection signal PSEL is supplied to the
また、ライトポインタ62W及びリードポインタ62Rにはリセット信号RESETが供給されており、これが活性化するとライトポイント信号WP及びリードポイント信号RPが初期化される。
The reset signal RESET is supplied to the
図4に戻って、アドレス書き込み回路63には、アドレス信号IADD及びポインタ制御信号P1,P2が供給される。アドレス書き込み回路63は、ポインタ制御信号P1が活性化するとこれに応答してアドレス信号IADDの値(Addn)をインクリメントしたロウアドレス(Addn+1)を生成し、これをアドレスレジスタ61に出力する。さらに、ポインタ制御信号P2が活性化すると、これに応答してアドレス信号IADDの値(Addn)をデクリメントしたロウアドレス(Addn−1)を生成し、これをアドレスレジスタ61に出力する。アドレスレジスタ61に出力されるこれらのロウアドレスAddn+1,Addn−1は、ライトポイント信号WPの値に従ってそれぞれ異なるレジスタ回路610〜61qに格納される。
Returning to FIG. 4, the
上記の構成により、リフレッシュカウンタ41によってリフレッシュアドレスRADDaが生成され、アドレス発生部60によってリフレッシュアドレスRADDbが生成される。これらリフレッシュアドレスRADDa,RADDbは、選択回路42に供給される。選択回路42は、これらリフレッシュアドレスRADDa,RADDbを受け、いずれか一方をリフレッシュアドレスRADDとしてロウデコーダ12に出力する。具体的には、選択信号SELがローレベルに非活性化している場合には、リフレッシュアドレスRADDaが選択され、選択信号SELがハイレベルに活性化している場合には、リフレッシュアドレスRADDbが選択される。このことは、アドレスレジスタ61に有効なロウアドレスが蓄積されていない場合にはリフレッシュアドレスRADDaが選択され、アドレスレジスタ61に有効なロウアドレスが蓄積されている場合にはリフレッシュアドレスRADDbが選択されることを意味する。
With the above configuration, the refresh address RADDa is generated by the
次に、本実施形態によるリフレッシュ制御回路40を用いた半導体装置10の動作について説明する。
Next, the operation of the
図6は、本実施形態によるリフレッシュ制御回路40を用いた半導体装置10の動作を説明するためのタイミング図である。
FIG. 6 is a timing chart for explaining the operation of the
図6に示す例では、時刻t10に外部からアクティブコマンドACTが発行され、時刻t21,t22,t23,t24に外部からリフレッシュコマンドREFが発行されたケースを示している。図示しないが、時刻t10以前においても、アクティブコマンドACTの発行による多数回のロウアクセスが行われており、これによってロウアドレスAddnに対応するカウンタ回路51nのカウント値は、所定値−1までカウントアップされている。また、時刻t10の直前まで、ロウアドレスAddnに対する連続したアクセスが行われており、次にロウアドレスAddnに対してアクセスが行われると、アクセスカウンタ制御回路52によってカウントアップ信号UPnが生成される状態にある。
In the example shown in FIG. 6, an active command ACT is issued from outside at time t10, and a refresh command REF is issued from outside at times t21, t22, t23, and t24. Although not shown, the time t10 even earlier, have been performed many times in a row access by issuing the active command ACT, is this the count value of the
この状態で、時刻t10にアクティブコマンドACTとともにロウアドレスAddnが入力されると、カウントアップ信号UPnの活性化によって対応するカウンタ回路51nのカウント値は所定値に達するため、時刻t11にて検出信号MAXnが活性化する。検出信号MAXnが活性化すると、上限判定回路53は、時刻t12,t13にてポインタ制御信号P1,P2をそれぞれ活性化させる。これに応答して、アドレスポインタ62に含まれるライトポインタ62Wは、そのカウント値であるライトポイント信号WPを時刻t12,t13にてそれぞれ更新する。図6に示す例では、時刻t12にてライトポイント信号WPの値が「1」となり、時刻t13にてライトポイント信号WPの値が「2」となっている。
In this state, when the row address Addn along with the active command ACT to the time t10 is input, for the count value of the
また、ポインタ制御信号P1,P2の活性化に応答して、アドレス書き込み回路63は、ロウアドレスAddn−1及びAddn+1を順次アドレスレジスタ61に出力する。これにより、アドレスレジスタ61に含まれるレジスタ回路611にロウアドレスAddn−1が格納され、レジスタ回路612にロウアドレスAddn+1が格納される。この時点においてはリードポイント信号RPの値は「0」であるため、時刻t11において選択信号PSELはハイレベルに活性化する。しかしながら、この時点ではまだ選択信号SELはローレベルであり、したがって選択回路42はリフレッシュカウンタ41の出力であるリフレッシュアドレスRADDaを選択する。図6に示す例では、この時点におけるリフレッシュアドレスRADDaの値はAddmであり、したがって、選択回路42から出力されるリフレッシュアドレスRADDの値もAddmである。
Further, in response to the activation of the pointer
次に、時刻t21において外部からリフレッシュコマンドREFが発行されると、図1に示すコマンドデコード回路33はリフレッシュ信号IREFを活性化させる。上述の通り、この時点におけるリフレッシュアドレスRADDの値はAddmであることから、ロウデコーダ12は、ロウアドレスAddmが示すワード線WLmにアクセスする。これにより、ワード線WLmに接続されたメモリセルMCの情報がリフレッシュされる。
Next, when a refresh command REF is issued from the outside at time t21, the
また、リフレッシュ信号IREFの活性化に応答して、リフレッシュカウンタ41のカウント値がAddm+1に更新されるとともに、アドレスポインタ62に含まれるリードポインタ62Rは、そのカウント値であるリードポイント信号RPの値を「1」に更新する。これにより、アドレスレジスタ61からは、レジスタ回路611に格納されたロウアドレスAddn−1が出力される。
In response to the activation of the refresh signal IREF, the count value of the
さらに、リフレッシュ信号IREFの活性化に応答して選択信号SELがハイレベルに変化するため、選択回路42はアドレスレジスタ61の出力であるリフレッシュアドレスRADDbを選択することになる。したがって、選択回路42から出力されるリフレッシュアドレスRADDの値はAddn−1となる。
Further, since the selection signal SEL changes to high level in response to the activation of the refresh signal IREF, the
さらに、リフレッシュ信号IREFが活性化した時点では選択信号SELがローレベルであることから、リフレッシュアドレスRADDの値であるAddmに基づいてデリート信号DELm+1が活性化され、ワード線WLm+1に対応するカウンタ回路51m+1がリセットされる。これは、ワード線WLmがディスターブを受ける原因の一つがワード線WLm+1へのロウアクセスであるところ(図2参照)、ワード線WLmがリフレッシュされ電荷が再生された結果、ワード線WLm+1へのロウアクセスをカウントすることによるワード線WLmのディスターブ不良を防止する必要が無くなるからである。
Further, since the selection signal SEL is at a low level when the refresh signal IREF is activated, the delete signal DELm + 1 is activated based on Addm which is the value of the refresh address RADD, and the
但し、ワード線WLm+1へのロウアクセスは、ワード線WLmだけでなくワード線WLm+2に対するディスターブも生じるため、本来であれば、ワード線WLmとワード線WLm+2の両方がリフレッシュされたことを条件としてワード線WLm+1に対応するカウンタ回路51m+1をリセットすべきであると考えられる。しかしながら、ワード線WLmに対するリフレッシュ動作がリフレッシュコマンドREFに応答したものである場合、リフレッシュカウンタ41があと2回更新されればワード線WLm+2がリフレッシュされるのであるから、その後短期間でワード線WLm+2がリフレッシュされるのは明らかである。この点を考慮し、本実施形態では、ワード線WLm+2へのリフレッシュ動作を待つことなく、ワード線WLmがリフレッシュされたことに応答してワード線WLm+1に対応するカウンタ回路51m+1をリセットしている。
However, row access to the word line WLm + 1 causes disturbance not only to the word line WLm but also to the word
もちろん、ワード線WLmとワード線WLm+2の両方がリフレッシュされたことを条件としてワード線WLm+1に対応するカウンタ回路51m+1がリセットされるよう、アクセスカウンタ制御回路52を構成することも可能である。但し、この場合、アクセスカウンタ制御回路52の回路構成がやや複雑となる。
Of course, the access
或いは、ワード線WLmに対するリフレッシュがリフレッシュコマンドREFに応答したものである場合、ワード線WLm−1に対応するカウンタ回路51m−1をリセットすることも可能である。これは、ワード線WLmがディスターブを受ける原因の一つがワード線WLm−1へのロウアクセスであるところ、ワード線WLmがリフレッシュされ電荷が再生された結果、ワード線WLm−1へのロウアクセスをカウントすることによるワード線WLmのディスターブ不良を防止する必要が無くなるからである。
Alternatively, when the refresh for the word line WLm is in response to the refresh command REF, the
ここでも、ワード線WLm−1へのロウアクセスは、ワード線WLmだけでなくワード線WLm−2に対するディスターブも生じるため、本来であれば、ワード線WLmとワード線WLm−2の両方がリフレッシュされたことを条件としてワード線WLm−1に対応するカウンタ回路51m−1をリセットすべきであると考えられる。しかしながら、ワード線WLmに対するリフレッシュ動作がリフレッシュコマンドREFに応答したものである場合、ワード線WLm−2はリフレッシュされた直後であると考えられるため、上記のようにカウンタ回路51m−1をリセットすることが可能である。
Again, row access to the word line WLm-1 causes disturbance to the word line WLm-2 as well as the word line WLm, so that both the word line WLm and the word line WLm-2 are refreshed. It is considered that the
さらには、ワード線WLmに対するリフレッシュがリフレッシュコマンドREFに応答したものである場合、ワード線WLm−1に対応するカウンタ回路51m−1と、ワード線WLm+1に対応するカウンタ回路51m+1の両方をリセットすることも可能である。これが可能である理由は、上記の説明から明らかであるため、重複する説明は省略する。 Furthermore, if a refresh for the word line WLm is that in response to the refresh command REF, reset the counter circuit 51 m-1 corresponding to the word lines WLm-1, both of the counter circuit 51 m + 1 corresponding to the word line WLm + 1 It is also possible to do. The reason why this is possible is clear from the above description, and a duplicate description is omitted.
そして、時刻t22において再びリフレッシュコマンドREFが発行されると、ロウデコーダ12は、ロウアドレスAddn−1が示すワード線WLn−1にアクセスする。つまり、リフレッシュカウンタ41が示すロウアドレスAddm+1ではなく、アドレスレジスタ61が示すロウアドレスAddn−1に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線WLn−1に接続されたメモリセルMCの情報がリフレッシュされる。ワード線WLn−1はワード線WLnに隣接するワード線であり、ワード線WLnへの多数回に亘るロウアクセスによってディスターブを受けている。これによりワード線WLn−1に接続されたメモリセルMCの情報保持特性が低下しているおそれがあるが、時刻t22にてワード線WLn−1へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
When the refresh command REF is issued again at time t22, the
また、この時点においては選択信号SELがハイレベルであることから、リフレッシュ信号IREFが活性化してもリフレッシュカウンタ41のカウント値は更新されず、Addm+1のまま維持される。さらに、リフレッシュ信号IREFの活性化に応答して、アドレスポインタ62に含まれるリードポインタ62Rは、そのカウント値であるリードポイント信号RPの値を「2」に更新する。これにより、アドレスレジスタ61からは、レジスタ回路612に格納されたロウアドレスAddn+1が出力される。したがって、選択回路42から出力されるリフレッシュアドレスRADDの値もAddn+1となる。また、リードポイント信号RPの値がライトポイント信号WPの値と一致することから、選択信号PSELはローレベルに変化する。但し、この時点では選択信号SELはハイレベルのままである。
At this time, since the selection signal SEL is at a high level, even if the refresh signal IREF is activated, the count value of the
時刻t23においてさらにリフレッシュコマンドREFが発行されると、ロウデコーダ12は、ロウアドレスAddn+1が示すワード線WLn+1にアクセスする。つまり、アドレスレジスタ61が示すロウアドレスAddn+1に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルMCの情報がリフレッシュされる。ワード線WLn+1もワード線WLnに隣接するワード線でありディスターブを受けているが、時刻t23にてワード線WLn+1へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
When the refresh command REF is further issued at time t23, the
また、この時点においても選択信号SELがハイレベルであることから、リフレッシュ信号IREFが活性化してもリフレッシュカウンタ41のカウント値は更新されず、Addm+1のまま維持される。また、リフレッシュ信号IREFの活性化に応答して、選択信号SELがローレベルに変化する。これにより、選択回路42はリフレッシュカウンタ41から出力されるリフレッシュアドレスRADDaを選択するため、選択回路42から出力されるリフレッシュアドレスRADDの値はAddm+1に切り替わる。
At this time, the selection signal SEL is at the high level, so even if the refresh signal IREF is activated, the count value of the
そして、時刻t24においてリフレッシュコマンドREFが発行されると、ロウデコーダ12は、ロウアドレスAddm+1が示すワード線WLm+1にアクセスする。つまり、通常通り、リフレッシュカウンタ41が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号IREFの活性化に応答してリフレッシュカウンタ41のカウント値がAddm+2に更新される。さらに、デリート信号DELm+2が活性化され、ワード線WLm+2に対応するカウンタ回路51m+2がリセットされる。
When the refresh command REF is issued at time t24, the
このように、本実施形態においては、ロウアドレスAddnが示すワード線WLnに対する連続したロウアクセスの回数が所定値に達すると、これに隣接するワード線WLn−1,WLn+1に対して追加的なリフレッシュ動作が実行され、ディスターブによって低下したメモリセルMCの電荷量が再生される。これにより、アクセス履歴にかかわらず、各メモリセルMCに記憶された情報を正しく保持することが可能となる。また、アクセスカウンタ51は、所定のワード線に対するアクセスが第1の回数連続して行われたことを条件としてカウントアップを行うことから、各カウンタ回路510〜51pのビット数を少なくすることが可能となる。
As described above, in this embodiment, when the number of consecutive row accesses to the word line WLn indicated by the row address Addn reaches a predetermined value, additional refresh is performed on the adjacent word lines WLn−1 and WLn + 1. The operation is executed, and the charge amount of the memory cell MC reduced by the disturb is regenerated. Thereby, it is possible to correctly hold the information stored in each memory cell MC regardless of the access history. Further, since the access counter 51 counts up on the condition that the access to the predetermined word line is continuously performed for the first number of times, the number of bits of each of the
しかも、追加的なリフレッシュ動作を行う場合には、リフレッシュカウンタ41のカウント値の更新が停止されることから、通常のリフレッシュ動作についても正しく実行することが可能となる。但し、リフレッシュカウンタ41のカウント値の更新が停止すると、リフレッシュカウンタ41のカウント値が一周するために必要なリフレッシュコマンドREFの発行回数がその分増大する。このことは、リフレッシュサイクルが設計値よりも若干長くなることを意味するが、既に説明したとおり、実際には各メモリセルMCの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しているため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルMCの情報は正しく保持される。
In addition, when an additional refresh operation is performed, the update of the count value of the
次に、本発明の第2の実施形態について説明する。 Next, a second embodiment of the present invention will be described.
図7は、本発明の第2の実施形態におけるメモリセルアレイ11の構造を示す略平面図である。
FIG. 7 is a schematic plan view showing the structure of the
図7に示すように、本実施形態においては、ビット線コンタクトBLCを共有する2つのセルトランジスタTrに対応するワード線WL(例えば、ワード線WLn(0)とWLn(1))が互いに近接して配置されており、その間隔はW1である。ビット線コンタクトBLCとは、セルトランジスタTrのソース/ドレインの一方とビット線BLとを接続するためのコンタクト導体である。ソース/ドレインの他方は、セルコンタクトCCを介して図示しないセルキャパシタCに接続される。 As shown in FIG. 7, in this embodiment, word lines WL (for example, word lines WLn (0) and WLn (1)) corresponding to two cell transistors Tr sharing the bit line contact BLC are close to each other. The interval is W1. The bit line contact BLC is a contact conductor for connecting one of the source / drain of the cell transistor Tr and the bit line BL. The other of the source / drain is connected to a cell capacitor C (not shown) via a cell contact CC.
これに対し、ビット線コンタクトBLCを共有しないセルトランジスタTrに対応する隣接したワード線WL(例えば、ワード線WLn(1)とWLn+1(0))の間隔は、間隔W1よりも広い間隔W2である。このようなレイアウトとなるのは、図7に示すように、A方向を長手方向とする活性領域ARaと、B方向を長手方向とする活性領域ARbを、X方向に交互に形成しているためである。 On the other hand, the interval between adjacent word lines WL (for example, word lines WLn (1) and WLn + 1 (0)) corresponding to the cell transistors Tr not sharing the bit line contact BLC is an interval W2 wider than the interval W1. . As shown in FIG. 7, this layout is obtained because active regions ARa whose longitudinal direction is the A direction and active regions ARb whose longitudinal direction is the B direction are alternately formed in the X direction. It is.
メモリセルアレイ11がこのようなレイアウトを有している場合、あるワード線WLn(0)が繰り返しアクセスされた場合であっても、間隔W1で隣接するワード線WLn(1)に対しては寄生容量Cp1が大きいためディスターブ現象が発生するが、間隔W2で隣接するワード線WLn−1(1)に対しては寄生容量Cp2が小さいためディスターブ現象がほとんど発生しない。したがって、このようなレイアウトを有している場合には、ディスターブ現象の発生するワード線WLn(1)に対しては追加的なリフレッシュ動作を行う必要があるが、他方のワード線WLn−1(1)に対しては追加的なリフレッシュ動作を行う必要はない。
When the
また、間隔W1で隣接するワード線WLn(0)とWLn(1)は、割り当てられたロウアドレスの最下位ビット(A0)のみが相違し、他のビット(A1〜A13)の値が一致している。このような特徴を考慮し、本実施形態においてはリフレッシュ制御回路40の回路構成の簡素化を図っている。以下、本実施形態におけるリフレッシュ制御回路40の構成及び動作について詳細に説明する。
In addition, word lines WLn (0) and WLn (1) that are adjacent at the interval W1 differ only in the least significant bit (A0) of the assigned row address, and the values of the other bits (A1 to A13) match. ing. In consideration of such characteristics, in the present embodiment, the circuit configuration of the
図8は、第2の実施形態によるリフレッシュ制御回路40の回路図である。
FIG. 8 is a circuit diagram of the
図8に示すように、第2の実施形態によるリフレッシュ制御回路40は、アクセスカウント部100及びアドレス発生部200が用いられる他は、図4に示したリフレッシュ制御回路40とほぼ同様の構成を有している。但し、アクセスカウント部100に供給されるアドレス信号IADDは、ビットA0〜A13のうちビットA1〜A13からなる13ビットのみである。つまり、最下位ビットA0は縮退される。また、第1の実施形態とは異なり、アクセスカウント部100に選択信号SELはフィードバックされない。
As shown in FIG. 8, the
図9は、アクセスカウント部100のブロック図である。
FIG. 9 is a block diagram of the
図9に示すように、アクセスカウント部100は、メモリセルアレイ110及びロウデコーダ120を有している。特に限定されるものではないが、メモリセルアレイ110は複数のSRAM(Static Random Access Memory)セルがマトリクス状に配置された構成を有している。具体的には、(p+1)/2本のワード線RWL0〜RWL(p−1)/2と、T+1本のビット線RBL0〜RBLTを有し、これらの交点にそれぞれSRAMセルが配置された構成を有している。ここで、p+1の値は、図1に示すメモリセルアレイ11に含まれるワード線WL0〜WLpの本数である。つまり、メモリセルアレイ110に含まれるワード線RWLの本数は、メモリセルアレイ11に含まれるワード線WLの本数の半分である。これは、アクセス履歴の解析において最下位ビットA0を縮退しているためである。
As illustrated in FIG. 9, the
また、ビット線RBL0〜RBLTは、リード回路130を構成するリード回路1300〜130Tにそれぞれ接続されている。リード回路130は、ビット線RBL0〜RBLTを介して読み出されたデータ(カウント値)を、カウンタ回路140に含まれるレジスタ回路1400〜140Tに書き込む回路である。レジスタ回路1400〜140Tは縦続接続されており、これによりバイナリカウンタを構成する。また、カウンタ回路140には最上位のレジスタ回路140T+1が追加されており、その値は検出信号MAXとして出力される。したがって、レジスタ回路1400〜140Tの値が最大値(オール1)である場合にカウントアップされると、レジスタ回路140T+1の格納値である検出信号MAXが0から1に反転する。このように、レジスタ回路140T+1はカウント値が所定値に達したことを検出する検出回路として機能する。
The bit lines RBL0 to RBLT are connected to the read
レジスタ回路1400〜140Tから出力されるデータ(カウント値)は、それぞれ対応するライト回路1500〜150Tによって対応するビット線RBL0〜RBLTに供給され、当該メモリセルにライトバックされる。
Data (count value) output from the
これらロウデコーダ120、リード回路130、カウンタ回路140及びライト回路150の動作は、コマンド制御回路160によって制御される。コマンド制御回路160は、ヒット信号HIT、リフレッシュ信号IREF及びリセット信号RESETを受け、これらに基づいてアクティブ信号RACT、カウントアップ信号RCNT、リセット信号RRST、リード信号RREAD、ライト信号RWRTを生成する。ここで、アクティブ信号RACTは、ロウデコーダ120を活性化させる信号であり、カウントアップ信号RCNTはカウンタ回路140のカウント値をカウントアップする信号であり、リセット信号RRSTはカウンタ回路140のカウント値をリセットする信号である。また、リード信号RREADはリード回路130を活性化させる信号であり、ライト信号RWRTはライト回路150を活性化させる信号である。
The operations of the
ヒット信号HITは、連続アクセス検出回路170によって生成される。連続アクセス検出回路170は、アクティブ信号IACT及びロウアドレスIADDを受け、これらに基づいてヒット信号HITを活性化させる。
The hit signal HIT is generated by the continuous
図10は、連続アクセス検出回路170の回路図である。
FIG. 10 is a circuit diagram of the continuous
図10に示すように、連続アクセス検出回路170は、同一アドレス判定部171、連続アクセスカウンタ172及びワンショットパルス生成回路173を含む。
As shown in FIG. 10, the continuous
同一アドレス判定部171は、ロウアドレスIADDを構成する各ビットA1〜A13に対応して対を成すラッチ回路LT1<s>,LT2<s>(s=1〜13)を有している。ラッチ回路LT1<1>〜LT1<13>は、アクティブ信号IACTに同期してロウアドレスIADDの各ビットA1〜A13をそれぞれラッチする。ラッチ回路LT1<1>〜LT1<13>の出力信号N1<1>〜N1<13>は、それぞれラッチ回路LT2<1>〜LT2<13>に供給され、アクティブ信号IACTに同期してラッチされる。ラッチ回路LT2<1>〜LT2<13>からは、出力信号N2<1>〜N2<13>が出力される。
The same
同一アドレス判定部171は、対を成すラッチ回路LT1<s>,LT2<s>の出力信号を受けるENORゲート回路E<s>を有する。例えば、ラッチ回路LT1<1>,LT2<1>の出力信号N1<1>,N2<2>は、ENORゲート回路E<1>に入力される。そして、各ENORゲート回路E<1>〜E<13>の出力信号は、ANDゲート回路181に入力される。かかる構成により、アクティブ信号IACTに同期して入力されたロウアドレスIADDの値が2回連続で同じであれば、ANDゲート回路181の出力信号はハイレベルとなる。それ以外の条件では、ANDゲート回路181の出力信号はローレベルに固定される。
The same
ANDゲート回路181の出力信号は、ANDゲート回路182の一方の入力ノードに入力される。また、ANDゲート回路181の出力信号を反転した信号は、ANDゲート回路183の一方の入力ノードに入力される。ANDゲート回路182,183の他方の入力ノードには、ディレイ回路184によって遅延されたアクティブ信号IACT_nが入力される。
The output signal of the AND
これにより、アクティブ信号IACTに同期して入力されたロウアドレスIADDの値が2回連続同じであった場合、遅延されたアクティブ信号IACT_nに同期して、判定信号であるANDゲート回路182の出力信号N3がハイレベルに活性化する。それ以外の条件では、遅延されたアクティブ信号IACT_nに同期して、ANDゲート回路183の出力信号N4がハイレベルに活性化する。出力信号N3,N4は、連続アクセスカウンタ172に入力される。
Thus, when the value of the row address IADD input in synchronization with the active signal IACT is the same twice, the output signal of the AND
連続アクセスカウンタ172は、縦続接続されたラッチ回路LT3<1>〜LT3<h>(hは2以上の整数)を含む。各ラッチ回路LT3<1>〜LT3<h>の反転出力ノードQBは、自身の入力ノードDにフィードバックされている。また、前段のラッチ回路LT3<1>〜LT<h−1>の反転出力ノードQBは、後段のラッチ回路LT3<2>〜LT3<h>のクロック入力ノードに接続されている。そして、初段のラッチ回路LT3<1>のクロック入力ノードには、ANDゲート回路182の出力信号N3が入力される。
The
かかる構成により、ラッチ回路LT3<1>〜LT3<h>はバイナリカウンタを構成する。ラッチ回路LT3<1>〜LT3<h>の出力ノードQは、ANDゲート回路184に接続される。これにより、ラッチ回路LT3<1>〜LT3<h>が全てハイレベルの信号をラッチした場合、ANDゲート回路184の出力信号がハイレベルに活性化する。一方、ANDゲート回路183の出力信号N4が活性化すると、ラッチ回路LT3<1>〜LT3<h>は全てリセットされる。
With this configuration, the latch circuits LT3 <1> to LT3 <h> constitute a binary counter. Output nodes Q of latch circuits LT3 <1> to LT3 <h> are connected to AND
ANDゲート回路184の出力信号は、ワンショットパルス生成回路173に入力される。ワンショットパルス生成回路173は、ANDゲート回路184の出力信号がハイレベルに変化すると、ワンショットのヒット信号HITを活性化させる。
The output signal of the AND
このような構成により、アクティブ信号IACTに同期して入力されるロウアドレスIADDの値が第1の回数連続して同じであると、ワンショットのヒット信号HITが活性化することになる。 With such a configuration, if the value of the row address IADD input in synchronization with the active signal IACT is the same for the first number of times, the one-shot hit signal HIT is activated.
図11は、連続アクセス検出回路170の動作を説明するための第1のタイミング図である。
FIG. 11 is a first timing diagram for explaining the operation of continuous
図11に示す例では、アクティブ信号IACTに同期して入力されるロウアドレスIADDの値「A」が連続しているケースを示している。図11には、(n−2)回目の入力タイミングから図示されているが、その直前の(n−3)回目の入力タイミングにおいても、ロウアドレスIADDの値は「A」である。 The example shown in FIG. 11 shows a case where the value “A” of the row address IADD input in synchronization with the active signal IACT is continuous. FIG. 11 shows the (n−2) th input timing, but the row address IADD is “A” at the (n−3) th input timing immediately before.
このため、(n−2)回目の入力タイミングでロウアドレスIADDの値「A」が入力されると、出力信号N1<1>〜N1<13>と出力信号N2<1>〜N2<13>が一致する。このため、遅延されたアクティブ信号IACT_nが活性化すると、出力信号N3がハイレベルに活性化する。これにより、連続アクセスカウンタ172のカウント値が「K−2」にカウントアップされる。
Therefore, when the value “A” of the row address IADD is input at the (n−2) th input timing, the output signals N1 <1> to N1 <13> and the output signals N2 <1> to N2 <13>. Match. For this reason, when the delayed active signal IACT_n is activated, the output signal N3 is activated to a high level. As a result, the count value of the
その後も、(n−1)回目の入力タイミング及び(n)回目の入力タイミングでロウアドレスIADDの値「A」が入力されると、その度に出力信号N3がハイレベルに活性化するため、連続アクセスカウンタ172のカウント値は「K−1」、「K」へとカウントアップされる。そして、連続アクセスカウンタ172のカウント値が「K」に達すると、ヒット信号HITが活性化する。
Thereafter, when the value “A” of the row address IADD is input at the (n−1) th input timing and the (n) th input timing, the output signal N3 is activated to a high level each time. The count value of the
図12は、連続アクセス検出回路170の動作を説明するための第2のタイミング図である。
FIG. 12 is a second timing diagram for explaining the operation of continuous
図12に示す例では、アクティブ信号IACTに同期して入力されるロウアドレスIADDの値「A」が連続しているが、(n)回目の入力タイミングにおいてはロウアドレスIADDの値は「B」である。また、図11に示した例と同様、図示しない(n−3)回目の入力タイミングにおいても、ロウアドレスIADDの値は「A」である。 In the example shown in FIG. 12, the value “A” of the row address IADD input in synchronization with the active signal IACT is continuous, but the value of the row address IADD is “B” at the (n) th input timing. It is. Similarly to the example shown in FIG. 11, the value of the row address IADD is “A” even at the (n−3) th input timing (not shown).
(n−2)回目の入力タイミング及び(n−1)回目の入力タイミングにおける動作は図11と同じであり、連続アクセスカウンタ172のカウント値は「K−2」、「K−1」へとカウントアップされる。
The operations at the (n-2) th input timing and the (n-1) th input timing are the same as those in FIG. 11, and the count value of the
しかしながら、(n)回目の入力タイミングでロウアドレスIADDの値「B」が入力されると、出力信号N1<1>〜N1<13>と出力信号N2<1>〜N2<13>が不一致となるため、遅延されたアクティブ信号IACT_nが活性化すると、出力信号N4がハイレベルに活性化する。これにより、連続アクセスカウンタ172のカウント値が「0」にリセットされるため、ヒット信号HITは活性化しない。
However, when the value “B” of the row address IADD is input at the (n) th input timing, the output signals N1 <1> to N1 <13> and the output signals N2 <1> to N2 <13> are inconsistent. Therefore, when the delayed active signal IACT_n is activated, the output signal N4 is activated to a high level. As a result, the count value of the
このように、連続アクセス検出回路170は、同じロウアドレスIADDが連続して入力されたことを検出すると、ヒット信号HITを活性化させる。ヒット信号HITは、図9に示したコマンド制御回路160に入力される。
In this way, the continuous
図13は、コマンド制御回路160の回路図である。
FIG. 13 is a circuit diagram of the
図13に示すように、コマンド制御回路160は、ヒット信号HITによってセットされるラッチ回路SR1と、リフレッシュ信号IREFによってセットされるラッチ回路SR2を備えている。ラッチ回路SR1の出力信号OUT1は、ディレイ素子DLY2及びパルス生成回路PLS1を介し、リード信号RREADとして出力される。また、ラッチ回路SR2の出力信号OUT2は、パルス生成回路PLS2を介し、リセット信号RRSTとして出力される。
As shown in FIG. 13, the
さらに、出力信号OUT1,OUT2はNANDゲート回路G1に供給され、その出力信号は、ディレイ素子DLY1を介してアクティブ信号RACTとして出力される。アクティブ信号RACTは、ディレイ素子DLY3を介してカウントアップ信号RCNTとして出力される。 Further, the output signals OUT1 and OUT2 are supplied to the NAND gate circuit G1, and the output signal is output as the active signal RACT via the delay element DLY1. The active signal RACT is output as the count up signal RCNT through the delay element DLY3.
さらに、コマンド制御回路160は、リード信号RREAD及びリセット信号RRSTを受けるNORゲート回路G2の出力信号によってセットされるラッチ回路SR3を備えている。ラッチ回路SR3は、NANDゲート回路G1の出力信号によってリセットされる。ラッチ回路SR3の出力信号は、ディレイ素子DLY4及びANDゲート回路G3を介し、ライト信号RWRTとして出力される。ライト信号RWRTは、ディレイ素子DLY5及びORゲート回路G4を介してラッチ回路SR1,SR2にフィードバックされ、これらをリセットする。また、ラッチ回路SR1〜SR3は、リセット信号RESETによってもリセットされる。
Further, the
図14は、外部からアクティブコマンドACTが発行され、これに応答してヒット信号HITが活性化した場合におけるコマンド制御回路160の動作を説明するためのタイミング図である。
FIG. 14 is a timing chart for explaining the operation of
外部からアクティブコマンドACTが発行され、これに応答してヒット信号HITが活性化すると、ラッチ回路SR1がセットされる。これにより出力信号OUT1がローレベルに変化し、アクティブ信号RACT及びリード信号RREADがこの順に活性化する。出力信号OUT1がローレベルに変化してから、アクティブ信号RACT及びリード信号RREADが活性化するまでのタイミングは、それぞれディレイ素子DLY1,DLY2の遅延量によって定義される。また、アクティブ信号RACTが活性化すると、ディレイ素子DLY3による遅延を経て、カウントアップ信号RCNTが活性化する。 When an active command ACT is issued from the outside and the hit signal HIT is activated in response thereto, the latch circuit SR1 is set. As a result, the output signal OUT1 changes to the low level, and the active signal RACT and the read signal RREAD are activated in this order. The timing from when the output signal OUT1 changes to the low level until the active signal RACT and the read signal RREAD are activated is defined by the delay amounts of the delay elements DLY1 and DLY2, respectively. Further, when the active signal RACT is activated, the count-up signal RCNT is activated through a delay by the delay element DLY3.
一方、リード信号RREADが活性化すると、ラッチ回路SR3がセットされるため、ディレイ素子DLY4による遅延を経て、ライト信号RWRTが活性化する。その後、ディレイ素子DLY5による遅延を経てエンド信号ENDが活性化し、ラッチ回路SR1,SR3がリセットされ、初期状態に戻る。このように、ヒット信号HITが活性化すると、アクティブ信号RACT、リード信号RREAD、カウントアップ信号RCNT、ライト信号RWRTがこの順に活性化することになる。 On the other hand, when the read signal RREAD is activated, the latch circuit SR3 is set, so that the write signal RWRT is activated after being delayed by the delay element DLY4. Thereafter, the end signal END is activated through a delay by the delay element DLY5, the latch circuits SR1 and SR3 are reset, and the initial state is restored. As described above, when the hit signal HIT is activated, the active signal RACT, the read signal RREAD, the count-up signal RCNT, and the write signal RWRT are activated in this order.
まず、アクティブ信号RACTが活性化すると、図9に示すロウデコーダ120は、ロウアドレスIADD(A1〜A13)が示すワード線RWLを選択する。これにより、選択されたワード線RWLに対応するデータ(カウント値)がビット線RBLに読み出される。上述の通り、アクセスカウント部100に入力されるロウアドレスIADDは、最下位ビットA0が縮退されている。したがって、アクティブ信号RACTに応答して選択されるワード線RWLは、図7に示す間隔W1で隣接する2つのワード線WL(例えば、ワード線WLn(0)とワード線WLn(1))に対して共通に割り当てられている。
First, when the active signal RACT is activated, the
次に、リード信号RREADが活性化すると、ビット線RBLに読み出されたデータ(カウント値)がリード回路130によって増幅され、カウンタ回路140にロードされる。図14に示す例では読み出されたカウント値がkであり、この値がカウンタ回路140にロードされる。
Next, when the read signal RREAD is activated, the data (count value) read to the bit line RBL is amplified by the
続いて、カウントアップ信号RCNTが活性化すると、カウンタ回路140にロードされたカウント値がインクリメントされる。つまり、カウント値がkからk+1に変化する。そして、ライト信号RWRTが活性化すると、更新されたカウント値(k+1)がライト回路150を介してメモリセルアレイ110にライトバックされる。
Subsequently, when the count-up signal RCNT is activated, the count value loaded in the
以上の動作により、入力されたロウアドレスIADD(A1〜A13)に対応するカウント値がインクリメントされる。かかる動作は、ヒット信号HITが活性化するたびに実行されるため、間隔W1で隣接する2つのワード線WLを1単位として、連続したロウアクセスの回数をカウントすることができる。但し、ロウアドレスIADDの最下位ビットA0が縮退されているため、間隔W1で隣接する2つのワード線WLのいずれに対するアクセスであるかは区別されない。 With the above operation, the count value corresponding to the input row address IADD (A1 to A13) is incremented. Since this operation is executed every time the hit signal HIT is activated, the number of consecutive row accesses can be counted with two adjacent word lines WL as a unit at the interval W1. However, since the least significant bit A0 of the row address IADD is degenerated, it is not distinguished which of the two adjacent word lines WL is accessed at the interval W1.
このような動作を繰り返した結果、カウンタ回路140に含まれる最上位のレジスタ回路140T+1の値が0から1に反転すると、つまりカウント値が所定値に達すると、検出信号MAXがハイレベルに活性化する。検出信号MAXは、図8に示したアドレス発生部200に供給される。
As a result of repeating such an operation, when the value of the
図15は、外部からリフレッシュコマンドREFが発行された場合におけるコマンド制御回路160の動作を説明するためのタイミング図である。
FIG. 15 is a timing diagram for explaining the operation of the
外部からリフレッシュコマンドREFが発行されると、リフレッシュ信号IREFが活性化し、図13に示すラッチ回路SR2がセットされる。これにより、出力信号OUT2がローレベルに変化するため、リセット信号RRST及びアクティブ信号RACTがこの順に活性化する。出力信号OUT2がローレベルに変化してから、アクティブ信号RACTが活性化するまでのタイミングは、ディレイ素子DLY1の遅延量によって定義される。 When a refresh command REF is issued from outside, the refresh signal IREF is activated and the latch circuit SR2 shown in FIG. 13 is set. As a result, the output signal OUT2 changes to a low level, and the reset signal RRST and the active signal RACT are activated in this order. The timing from when the output signal OUT2 changes to the low level to when the active signal RACT is activated is defined by the delay amount of the delay element DLY1.
リセット信号RRSTが活性化すると、ラッチ回路SR3がセットされるため、ディレイ素子DLY4による遅延を経て、ライト信号RWRTが活性化する。その後、ディレイ素子DLY5による遅延を経てエンド信号ENDが活性化し、ラッチ回路SR2,SR3がリセットされ、初期状態に戻る。このように、外部からリフレッシュコマンドREFが発行されると、リセット信号RRST、アクティブ信号RACT、ライト信号RWRTがこの順に活性化することになる。本例では、カウントアップ信号RCNTも活性化しているが、これによる動作はリセット信号RRSTによって無視される。なお、リフレッシュコマンドREFに応答したカウントアップ信号RCNTの活性化を禁止する回路構成とすることも可能である。 When the reset signal RRST is activated, the latch circuit SR3 is set, so that the write signal RWRT is activated through a delay by the delay element DLY4. Thereafter, the end signal END is activated through a delay by the delay element DLY5, the latch circuits SR2 and SR3 are reset, and the initial state is restored. Thus, when the refresh command REF is issued from the outside, the reset signal RRST, the active signal RACT, and the write signal RWRT are activated in this order. In this example, the count-up signal RCNT is also activated, but the operation due to this is ignored by the reset signal RRST. A circuit configuration that prohibits activation of the count-up signal RCNT in response to the refresh command REF is also possible.
また、リセット信号RRSTが活性化すると、カウンタ回路140を構成するレジスタ回路1400〜140T+1がリセットされ、これによりカウンタ回路140のカウント値が初期値(例えば0)にリセットされる。本例では、その後カウントアップ信号RCNTが活性化するが、リセット信号RRSTの活性状態が維持されているため、カウンタ回路140のカウント値は初期値に保たれる。次に、アクティブ信号RACTが活性化し、リフレッシュアドレスRADD(A1〜A13)に対応するワード線RWLが選択される。
Further, when the reset signal RRST is activated, the
そして、ライト信号RWRTが活性化すると、初期化されたカウント値(例えば0)がライト回路150を介してメモリセルアレイ110に書き込まれる。これにより、当該ワード線RWLに対応するカウント値が例えば0に初期化される。
When the write signal RWRT is activated, the initialized count value (for example, 0) is written into the
以上の動作により、リフレッシュアドレスRADD(A1〜A13)に対応するカウント値が初期化される。ここでも、リフレッシュアドレスRADDの最下位ビットA0が縮退されているため、間隔W1で隣接する2つのワード線WLのいずれに対するリフレッシュ動作であっても、対応するカウント値はリセットされることになる。 With the above operation, the count value corresponding to the refresh address RADD (A1 to A13) is initialized. Again, since the least significant bit A0 of the refresh address RADD is degenerated, the corresponding count value is reset regardless of the refresh operation for any two adjacent word lines WL at the interval W1.
以上がコマンド制御回路160の回路構成及び動作である。このようなコマンド制御回路160による制御により、間隔W1で隣接する2つのワード線WLのいずれがアクセスされた場合であっても、第1の回数連続してアクセスされれば、対応するカウント値がカウントアップされ、これが所定値に達すると検出信号MAXが活性化する。一方、間隔W1で隣接する2つのワード線WLのいずれがリフレッシュされた場合であっても、対応するカウント値がリセットされる。
The circuit configuration and operation of the
また、外部からリセット信号RESETが発行された場合には、メモリセルアレイ110に含まれる全てのSRAMセルがリセットされ、これにより全てのカウント値が例えば0に初期化される。かかる動作は、ロウデコーダ120によって全てのワード線RWL0〜RWL(p−1)/2を選択し、この状態でビット線RBL0〜RBLTに初期値を与えることによって行われる。
When the reset signal RESET is issued from the outside, all the SRAM cells included in the
図16は、アドレス発生部200のブロック図である。
FIG. 16 is a block diagram of the
図16に示すように、アドレス発生部200は、メモリセルアレイ210、ロウデコーダ220、アドレスライト回路230及びアドレスリード回路240を有している。特に限定されるものではないが、メモリセルアレイ210は複数のSRAM(Static Random Access Memory)セルがマトリクス状に配置された構成を有している。具体的には、r+1本のワード線RRWL0〜RRWLrと、13本のビット線RRBL1〜RRBL13を有し、これらの交点にそれぞれSRAMセルが配置された構成を有している。
As shown in FIG. 16, the
ワード線RRWL0〜RRWLrの選択は、ライトカウンタ250又はリードカウンタ260から出力されるロウアドレスRAに基づき、リフレッシュ信号IREFに応答して行われる。ライトカウンタ250から出力されるロウアドレスRAは、アドレスライト回路230を用いてメモリセルアレイ210にロウアドレスIADD(A1〜A13)を書き込む際に参照される。リードカウンタ260から出力されるロウアドレスRAは、アドレスリード回路240を用いてメモリセルアレイ210からリフレッシュアドレスRADDb(A1〜A13)を読み出す際に参照される。後述するとおり、メモリセルアレイ210に書き込まれるロウアドレスIADD(A1〜A13)は、アクセス回数が所定値に達したワード線WLn(0)又はWLn(1)を示している。
Selection of the word lines RRWL0 to RRWLr is performed in response to the refresh signal IREF based on the row address RA output from the
アドレスライト回路230は、ロウアドレスIADD(A1〜A13)の各ビットに対応するライト回路2301〜23013からなり、ライトカウンタ250から出力されるロウアドレスRAにロウアドレスIADD(A1〜A13)を書き込む役割を果たす。
The
一方、アドレスリード回路240は、リフレッシュアドレスRADDb(A1〜A13)の各ビットに対応するリード回路2401〜24013を含み、リードカウンタ260から出力されるロウアドレスRAからリフレッシュアドレスRADDb(A1〜A13)を読み出す役割を果たす。また、アドレスリード回路240にはLSB出力回路2400が含まれており、リフレッシュアドレスRADDbの最下位ビットA0は、LSB出力回路2400の出力信号が用いられる。LSB出力回路2400の出力信号であるビットA0は、選択信号発生回路270から出力されるクロック信号CLKA,CLKBに基づいて反転する。
On the other hand, the address read
選択信号発生回路270は、選択信号PSEL及びリフレッシュ信号IREFに基づいて、選択信号SEL及び上述したクロック信号CLKA,CLKBを生成する回路である。選択信号SELは、図8に示した選択回路42に供給され、リフレッシュアドレスRADDa又はRADDbの選択に用いられる他、リフレッシュカウンタ41にも供給され、リフレッシュ信号IREFに応答したリフレッシュカウンタ41の更新動作を許可又は禁止するために用いられる。
The selection
選択信号PSELは、追加リフレッシュカウンタ280によって生成される。追加リフレッシュカウンタ280は、検出信号MAXに応答して2カウントだけカウントアップし、リフレッシュ信号IREFに応答して1カウントだけカウントダウンする回路であり、カウント値が1以上であれば、選択信号PSELを活性化させる。
The selection signal PSEL is generated by the
図17は、追加リフレッシュカウンタ280及び選択信号発生回路270の動作を説明するためのタイミング図である。
FIG. 17 is a timing chart for explaining operations of the
図17に示す例では、時刻t31,t32においてヒット信号HITが活性化し、時刻t41,t42,t43,t44,t45においてリフレッシュ信号IREFが活性化している。また、時刻t31,t32におけるヒット信号HITの活性化に応答して、いずれも検出信号MAXが活性化している。このことは、時刻t31のヒット信号HITに応答したロウアクセスによって、あるワード線WLのアクセス回数が所定値を超え、さらに、時刻t32のヒット信号HITに応答したロウアクセスによって、別のワード線WLのアクセス回数が所定値を超えたことを意味している。 In the example shown in FIG. 17, the hit signal HIT is activated at times t31 and t32, and the refresh signal IREF is activated at times t41, t42, t43, t44, and t45. Further, the detection signal MAX is activated in response to the activation of the hit signal HIT at the times t31 and t32. This is because the number of accesses to a certain word line WL exceeds a predetermined value due to the row access in response to the hit signal HIT at time t31, and another word line WL is caused by the row access in response to the hit signal HIT at time t32. This means that the number of accesses exceeds the predetermined value.
この場合、検出信号MAXの1回目の活性化に応答して追加リフレッシュカウンタ280のカウント値が「0」から「2」にカウントアップされ、検出信号MAXの2回目の活性化に応答して追加リフレッシュカウンタ280のカウント値が「2」から「4」にカウントアップされる。また、追加リフレッシュカウンタ280のカウント値が「1」以上となったことに応答して、選択信号PSELがハイレベルに活性化する。
In this case, the count value of the
その後、時刻t41,t42,t43,t44におけるリフレッシュ信号IREFの活性化に応答して、追加リフレッシュカウンタ280のカウント値は、「3」、「2」、「1」、「0」とカウントダウンされ、選択信号PSELがローレベルに戻る。なお、時刻t45においてもリフレッシュ信号IREFが活性化されているが、この時点では、既に追加リフレッシュカウンタ280のカウント値が最小値(0)となっているため、その値は変化しない。
Thereafter, in response to activation of the refresh signal IREF at times t41, t42, t43, and t44, the count value of the
図18は、選択信号発生回路270の回路図である。
FIG. 18 is a circuit diagram of the selection
図18に示すように、選択信号発生回路270は、リフレッシュ信号IREFに応答して選択信号PSELをラッチするラッチ回路271を備えており、その出力信号が選択信号PSELとして用いられる。このため、選択信号SELは、選択信号PSELがハイレベルに活性化した後、次のリフレッシュ信号IREF(図17に示す時刻t41のリフレッシュ信号IREF)に応答してハイレベルに変化する。また、選択信号PSELがローレベルに非活性化した後、次のリフレッシュ信号IREF(図17に示す時刻t45のリフレッシュ信号IREF)に応答してローレベルに戻る。
As shown in FIG. 18, the selection
さらに、選択信号SEL及びリフレッシュ信号IREFは、図18に示すゲート回路G5に供給され、これにより、選択信号SELがハイレベルに活性化されていることを条件として、リフレッシュ信号IREFに基づいてラッチ回路272,273が交互に選択される。選択されたラッチ回路272,273は、その出力信号を反転させるため、リフレッシュ信号IREFに応答してクロック信号CLKA,CLKBが交互に活性化することになる。このことは、選択信号SELがハイレベルに活性化されている場合、リフレッシュ信号IREFが活性化する度に、LSB出力回路2400の出力信号であるビットA0が反転することを意味している。
Further, the selection signal SEL and the refresh signal IREF are supplied to the gate circuit G5 shown in FIG. 18, and on the condition that the selection signal SEL is activated to the high level, the latch circuit is based on the refresh signal IREF. 272 and 273 are selected alternately. Since the selected
また、図16に示すように、アドレス発生部200を構成する所定の回路ブロックにはリセット信号RESETが供給されており、これが活性化すると当該回路ブロックは初期状態にリセットされる。例えば、メモリセルアレイ210に保持されたデータは、リセット信号RESETに応答して全てリセットされる。かかる動作は、ロウデコーダ220によって全てのワード線RRWL0〜RRWLrを選択した状態で、アドレスライト回路230からメモリセルアレイ210に初期値を出力することにより行うことができる。
As shown in FIG. 16, a reset signal RESET is supplied to a predetermined circuit block constituting the
次に、本実施形態によるリフレッシュ制御回路40を用いた半導体装置10の動作について説明する。
Next, the operation of the
図19は、本実施形態によるリフレッシュ制御回路40を用いた半導体装置10の動作を説明するためのタイミング図である。
FIG. 19 is a timing chart for explaining the operation of the
図19に示す例では、時刻t50に外部からアクティブコマンドACTが発行され、時刻t61,t62,t63,t64に外部からリフレッシュコマンドREFが発行されたケースを示している。図示しないが、時刻t50以前においても、アクティブコマンドACTの発行による多数回のロウアクセスが行われており、これによってアクセスカウント部100のロウアドレスAddnに対応するカウント値は、所定値−1までカウントアップされている。上述の通り、アクセスカウント部100に入力されるロウアドレスIADDは最下位ビットA0が縮退されているため、上記ロウアドレスAddnは、ロウアドレスAddn(0)が割り当てられたワード線WLn(0)とロウアドレスAddn(1)が割り当てられたワード線WLn(1)の両方に対して共通である。また、時刻t50以前においては、追加リフレッシュカウンタ280のカウント値は0である。
In the example shown in FIG. 19, an active command ACT is issued from outside at time t50, and a refresh command REF is issued from outside at times t61, t62, t63, and t64. Although not shown, before the time t50, a number of row accesses are performed by issuing the active command ACT, and the count value corresponding to the row address Addn of the
この状態で、時刻t50にアクティブコマンドACTとともにロウアドレスAddnが入力され、これに応答してヒット信号HITが活性化すると、図9に示すレジスタ回路140T+1の値である検出信号MAXが活性化する。検出信号MAXが活性化すると、図16に示す追加リフレッシュカウンタ280のカウント値が0から2に変化し、選択信号PSELがハイレベルとなる。さらに、検出信号MAXの活性化に応答してアドレスライト回路230が活性化するため、アクティブコマンドACTとともに入力されたロウアドレスIADD(Addn)がメモリセルアレイ210に書き込まれる。ロウアドレスIADD(Addn)の書き込み先は、ライトカウンタ250によって例えばワード線RRWL0が指定される。
In this state, when the row address Addn is input together with the active command ACT at time t50, and the hit signal HIT is activated in response thereto, the detection signal MAX, which is the value of the
但し、この時点ではまだ選択信号SELはローレベルであり、したがって選択回路42はリフレッシュカウンタ41の出力であるリフレッシュアドレスRADDaを選択する。図19に示す例では、この時点におけるリフレッシュアドレスRADDaの値はAddm(0)であり、したがって、選択回路42から出力されるリフレッシュアドレスRADDの値もAddm(0)である。ここでAddm(0)とは、上位ビットA1〜A13の値がmであり、最下位ビットA0の値が0であることを意味する。
However, at this time, the selection signal SEL is still at the low level, and therefore the
次に、時刻t61において外部からリフレッシュコマンドREFが発行されると、図1に示すコマンドデコード回路33はリフレッシュ信号IREFを活性化させる。上述の通り、この時点におけるリフレッシュアドレスRADDの値はAddm(0)であることから、ロウデコーダ12は、ロウアドレスAddm(0)が示すワード線WLmにアクセスする。これにより、ワード線WLm(0)に接続されたメモリセルMCの情報がリフレッシュされる。
Next, when a refresh command REF is issued from the outside at time t61, the
また、リフレッシュ信号IREFの活性化に応答して、リフレッシュカウンタ41のカウント値がAddm(1)に更新されるとともに、リードカウンタ260によってワード線RRWL0が指定される。ここでAddm(1)とは、上位ビットA1〜A13の値がmであり、最下位ビットA0の値が1であることを意味する。これにより、アドレスリード回路240からは、ワード線RRWL0に対応するロウアドレスに格納されたリフレッシュアドレスRADDb(Addn)が出力される。この時点では、クロック信号CLKAが活性化しているため、LSB出力回路2400の値は0であり、したがってリフレッシュアドレスRADDbの値はAddn(0)である。ここでAddn(0)とは、上位ビットA1〜A13の値がnであり、最下位ビットA0の値が0であることを意味する。
In response to activation of the refresh signal IREF, the count value of the
さらに、リフレッシュ信号IREFの活性化に応答して選択信号SELがハイレベルに変化するため、選択回路42はアドレスレジスタ61の出力であるリフレッシュアドレスRADDbを選択することになる。したがって、選択回路42から出力されるリフレッシュアドレスRADDの値はAddn(0)となる。また、追加リフレッシュカウンタ280のカウント値が2から1にデクリメントされる。
Further, since the selection signal SEL changes to high level in response to the activation of the refresh signal IREF, the
さらに、図15を用いて説明した動作により、リフレッシュアドレスRADDの値であるAddmに対応するカウント値が初期化される。Addmに対応するカウント値は、ワード線WLm(0)とワード線WLm(1)に対する共通のカウント値であるが、これらワード線はロウアドレスの最下位ビットA0のみが異なるため、ワード線WLm(0)がリフレッシュされてからワード線WLm(1)がリフレッシュされるまでの時間は非常に短時間であると考えられる。この点を考慮して、実際にワード線WLm(0)及びWLm(1)のいずれがリフレッシュされたかにかかわらず、一方がリフレッシュされれば両者に対応するカウント値をリセットしている。 Furthermore, the count value corresponding to Addm, which is the value of the refresh address RADD, is initialized by the operation described with reference to FIG. The count value corresponding to Addm is a common count value for the word line WLm (0) and the word line WLm (1). Since these word lines differ only in the least significant bit A0 of the row address, the word line WLm ( It is considered that the time from the refresh of 0) to the refresh of the word line WLm (1) is very short. Considering this point, regardless of which of the word lines WLm (0) and WLm (1) is actually refreshed, if one of them is refreshed, the count value corresponding to both is reset.
そして、時刻t62において再びリフレッシュコマンドREFが発行されると、ロウデコーダ12は、リフレッシュアドレスRADDの値であるAddn(0)が示すワード線WLn(0)にアクセスする。つまり、リフレッシュカウンタ41が示すロウアドレスAddm(1)ではなく、アドレスリード回路240から出力されるロウアドレスAddn(0)に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線WLn(0)に接続されたメモリセルMCの情報がリフレッシュされる。さらに、図15を用いて説明した動作により、リフレッシュアドレスRADDの値であるAddnに対応するカウント値が初期化される。
When the refresh command REF is issued again at time t62, the
また、この時点においては選択信号SELがハイレベルであることから、リフレッシュ信号IREFが活性化してもリフレッシュカウンタ41のカウント値は更新されず、Addm(1)のまま維持される。また、追加リフレッシュカウンタ280のカウント値が1から0にデクリメントされる。これにより、選択信号PSELはローレベルに変化する。
At this time, since the selection signal SEL is at a high level, even if the refresh signal IREF is activated, the count value of the
さらに、リフレッシュ信号IREFに応答して、選択信号発生回路270はクロック信号CLKBを活性化させる。これにより、LSB出力回路2400の値は1となり、リフレッシュアドレスRADDbの値がAddn(1)に変化する。ここでAddn(1)とは、上位ビットA1〜A13の値がnであり、最下位ビットA0の値が1であることを意味する。
Further, in response to the refresh signal IREF, the selection
時刻t63においてさらにリフレッシュコマンドREFが発行されると、ロウデコーダ12は、ロウアドレスAddn(1)が示すワード線WLn(1)にアクセスする。つまり、アドレスリード回路240から出力されるロウアドレスAddn(1)に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルMCの情報がリフレッシュされる。
When the refresh command REF is further issued at time t63, the
また、この時点においても選択信号SELがハイレベルであることから、リフレッシュ信号IREFが活性化してもリフレッシュカウンタ41のカウント値は更新されず、Addm(1)のまま維持される。また、リフレッシュ信号IREFの活性化に応答して、選択信号SELがローレベルに変化する。これにより、選択回路42はリフレッシュカウンタ41から出力されるリフレッシュアドレスRADDaを選択するため、選択回路42から出力されるリフレッシュアドレスRADDの値はAddm(1)となる。
At this time, the selection signal SEL is at the high level, so even if the refresh signal IREF is activated, the count value of the
そして、時刻t64においてリフレッシュコマンドREFが発行されると、ロウデコーダ12は、ロウアドレスAddm(1)が示すワード線WLm(1)にアクセスする。つまり、通常通り、リフレッシュカウンタ41が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号IREFの活性化に応答してリフレッシュカウンタ41のカウント値がAddm+1(0)に更新される。さらに、図15を用いて説明した動作により、リフレッシュアドレスRADDの値であるAddm+1に対応するカウント値が初期化される。
When the refresh command REF is issued at time t64, the
このように、ロウアドレスAddnが示すワード線WLn(0)及びワード線WLn(1)に対する合計の連続したロウアクセスの回数が所定値に達すると、これらワード線WLn(0),WLn(1)に対して追加的なリフレッシュ動作が実行される。本実施形態では、ロウアドレスIADDの最下位ビットA0を縮退させていることから、ワード線WLn(0),WLn(1)のいずれがディスターブを受けているかにかかわらず、間隔W1で隣接するこれらワード線WLn(0),WLn(1)の両方に対して追加的なリフレッシュ動作が行われる。このため、アクセスカウント部100に含まれるメモリセルアレイ110の容量を半分に削減することができる。
Thus, when the total number of consecutive row accesses to the word line WLn (0) and the word line WLn (1) indicated by the row address Addn reaches a predetermined value, these word lines WLn (0), WLn (1) An additional refresh operation is performed. In the present embodiment, since the least significant bit A0 of the row address IADD is degenerated, those adjacent to each other at the interval W1 regardless of which of the word lines WLn (0) and WLn (1) is disturbed. An additional refresh operation is performed on both word lines WLn (0) and WLn (1). Therefore, the capacity of the
しかも、メモリセルアレイ110,210を用いて、アクセス回数のカウントや追加的にリフレッシュ動作を行うべきロウアドレスの保持を行っていることから、フリップフロップ回路などを用いた場合と比べて、チップ上における占有面積を削減することも可能となる。また、連続アクセス検出回路170を用いることにより、所定のワード線に対するアクセスが第1の回数連続して行われたことを条件としてヒット信号HITが活性化することから、メモリセルアレイ110をより小型化することが可能となる。
In addition, since the
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.
2 外部基板
10 半導体装置
11 メモリセルアレイ
12 ロウデコーダ
13 カラムデコーダ
14 モードレジスタ
15 リードライトアンプ
16 入出力回路
21 コマンドアドレス端子
22 リセット端子
23 クロック端子
24 データ端子
25,26 電源端子
31 コマンドアドレス入力回路
32 アドレスラッチ回路
33 コマンドデコード回路
34 クロック入力回路
35 内部クロック発生回路
36 タイミングジェネレータ
37 内部電源発生回路
38 キャリブレーション回路
40 リフレッシュ制御回路
41 リフレッシュカウンタ
42 選択回路
50 アクセスカウント部
51 アクセスカウンタ
510〜51p カウンタ回路
52 アクセスカウンタ制御回路
53 上限判定回路
60 アドレス発生部
61 アドレスレジスタ
610〜61q レジスタ回路
62 アドレスポインタ
62L ラッチ回路
62R リードポインタ
62S 選択信号生成回路
62W ライトポインタ
63 アドレス書き込み回路
100 アクセスカウント部
110 メモリセルアレイ
120 ロウデコーダ
130,1300〜130T リード回路
140 カウンタ回路
1400〜140T+1 レジスタ回路
150,1500〜150T ライト回路
160 コマンド制御回路
170 連続アクセス検出回路
171 同一アドレス判定部
172 連続アクセスカウンタ
173 ワンショットパルス生成回路
181〜184 ANDゲート回路
200 アドレス発生部
210 メモリセルアレイ
220 ロウデコーダ
230,2301〜23013 アドレスライト回路
240,2401〜24013 アドレスリード回路
2400 LSB出力回路
250 ライトカウンタ
260 リードカウンタ
270 選択信号発生回路
271〜273 ラッチ回路
280 追加リフレッシュカウンタ
ACT アクティブコマンド
ARa,ARb 活性領域
BL ビット線
BLC ビット線コンタクト
C セルキャパシタ
CC セルコンタクト
DEL0〜DELp デリート信号
DLY1〜DLY5 ディレイ素子
E ENORゲート回路
G,G1〜G5 論理ゲート回路
IACT アクティブ信号
IADD アドレス信号
IREF リフレッシュ信号
LT1〜LT3 ラッチ回路
MAX,MAX0〜MAXp 検出信号
MC メモリセル
P1,P2 ポインタ制御信号
PLS1,PLS2 パルス生成回路
PSEL,SEL 選択信号
RACT アクティブ信号
RADD,RADDa,RADDb リフレッシュアドレス
RBL0〜RBLT ビット線
RCNT カウントアップ信号
REF リフレッシュコマンド
RESET リセット信号
RP リードポイント信号
RRBL1〜RRBL13 ビット線
RREAD リード信号
RRST リセット信号
RRWL0〜RRWLr ワード線
RWL0〜RWL ワード線
RWRT ライト信号
SR1〜SR3 ラッチ回路
Tr セルトランジスタ
UP0〜UPp カウントアップ信号
WL0〜WLp ワード線
WP ライトポイント信号
2 External substrate 10 Semiconductor device 11 Memory cell array 12 Row decoder 13 Column decoder 14 Mode register 15 Read / write amplifier 16 Input / output circuit 21 Command address terminal 22 Reset terminal 23 Clock terminal 24 Data terminal 25, 26 Power supply terminal 31 Command address input circuit 32 Address latch circuit 33 Command decode circuit 34 Clock input circuit 35 Internal clock generation circuit 36 Timing generator 37 Internal power supply generation circuit 38 Calibration circuit 40 Refresh control circuit 41 Refresh counter 42 selection circuit 50 Access count unit 51 Access counters 51 0 to 51 p counter circuit 52 accesses the counter control circuit 53 the upper limit determination circuit 60 an address generator 61 address registers 61 0 to 61 q register Road 62 address pointer 62L latch circuit 62R read pointer 62S selection signal generating circuit 62W write pointer 63 addresses the write circuit 100 access count unit 110 memory cell array 120 row decoder 130, 130 0 to 130 DEG T read circuit 140 Counter circuit 140 0 to 140 T + 1 register Circuits 150 and 150 0 to 150 T Write circuit 160 Command control circuit 170 Continuous access detection circuit 171 Same address determination unit 172 Continuous access counter 173 One shot pulse generation circuits 181 to 184 AND gate circuit 200 Address generation unit 210 Memory cell array 220 Row decoder 230, 230 1-230 13 address write circuit 240, 240 1-240 13 address read circuit 240 0 LSB out Circuit 250 write counter 260 read counter 270 selection signal generation circuit 271 to 273 latch circuit 280 additional refresh counter ACT active command ARa, ARb active area BL bit line BLC bit line contact C cell capacitor CC cell contacts DEL0 to DELp delete signals DLY1 to DLY5 Delay element E ENOR gate circuit G, G1 to G5 Logic gate circuit IACT Active signal IADD Address signal IREF Refresh signal LT1 to LT3 Latch circuit MAX, MAX0 to MAXp Detection signal MC Memory cell P1, P2 Pointer control signal PLS1, PLS2 Pulse generation circuit PSEL, SEL selection signal RACT active signal RADD, RADDa, RADDb refresh address RBL0 BLT Bit line RCNT Count up signal REF Refresh command RESET Reset signal RP Read point signals RRBL1 to RRBL13 Bit line RREAD Read signal RRST Reset signal RRWL0 to RRWLr Word line RWL0 to RWL Word line RWRT Write signal SR1 to SR3 Latch circuit Tr Cell transistor UP0 ~ UPp Count-up signal WL0-WLp Word line WP Write point signal
Claims (7)
前記複数の揮発性メモリセルにそれぞれ接続される複数のワード線と、
前記複数のワード線に其々対応する複数のカウンタ回路を含み、前記複数のカウンタ回路は各々に対応するワード線が第1の回数連続して選択された場合に自身のカウント値を更新し、前記第1の回数連続して活性化されない場合に自身のカウント値を保持し、前記自身のカウント値が第2の値を超えた後に、当該ワード線に隣接するワード線のロウアドレスを出力し、前記ロウアドレスに対応するワード線に接続される前記複数の揮発性メモリセルへのリフレッシュ制御を行うリフレッシュ制御回路と、
を備えることを特徴とする半導体装置。 A plurality of volatile memory cells;
A plurality of word lines respectively connected to the plurality of volatile memory cells;
A plurality of counter circuits respectively corresponding to the plurality of word lines, wherein the plurality of counter circuits update their count values when the corresponding word lines are selected a first number of times, When it is not activated continuously for the first number of times, it holds its own count value, and outputs the row address of the word line adjacent to the word line after the own count value exceeds the second value. A refresh control circuit for performing refresh control on the plurality of volatile memory cells connected to the word line corresponding to the row address;
A semiconductor device comprising:
前記ロウアドレスに基づいて前記複数のワード線にアクセスするロウデコーダと、
前記第1のワード線が第1の回数連続してアクセスされた後、前記第1のワード線がさらに連続してアクセスされた回数をカウントするアクセスカウント部と、
前記アクセスカウント部のカウント値が所定値に達したことに応答して、前記ロウデコーダに前記第2のワード線のロウアドレスを供給するアドレス発生部と、を備えることを特徴とする半導体装置。 A plurality of word lines including a first word line and a second word line to which a plurality of memory cells that are required to hold information by a refresh operation are respectively connected and corresponding row addresses are assigned;
A row decoder for accessing the plurality of word lines based on the row address;
An access count unit that counts the number of times the first word line is accessed continuously after the first word line is accessed for the first number of times;
An address generation unit for supplying a row address of the second word line to the row decoder in response to a count value of the access count unit reaching a predetermined value;
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2014
- 2014-07-09 JP JP2014141162A patent/JP2016018578A/en active Pending
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JP6281030B1 (en) * | 2017-08-02 | 2018-02-14 | ゼンテルジャパン株式会社 | Semiconductor memory device |
WO2019026197A1 (en) * | 2017-08-02 | 2019-02-07 | ゼンテルジャパン株式会社 | Semiconductor storage device |
US10818337B2 (en) | 2017-08-02 | 2020-10-27 | Zentel Japan Corporation | Semiconductor memory device for preventing occurrence of row hammer issue |
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