JP2016012581A - Semiconductor device and power conversion equipment using the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）に好適な半導体装置及びそれを用いた電力変換装置に関する。 The present invention relates to a semiconductor device and a power conversion device using the semiconductor device, and more particularly to a semiconductor device suitable for an insulated gate bipolar transistor (hereinafter abbreviated as IGBT) having a trench gate structure and the same. It is related with the power converter used.
従来、電界の集中を緩和してゲート絶縁膜へのホットキャリアの注入を低減することでゲート絶縁膜の信頼性の向上を図る技術として、第２導電型突出領域を設けて動作状態における第１の溝の電極部底部に発生する電界を緩和させるものがあった（例えば、特許文献１参照）。 Conventionally, as a technique for improving the reliability of the gate insulating film by reducing the concentration of the electric field and reducing the injection of hot carriers into the gate insulating film, a first conductive type projecting region is provided to provide the first in the operating state. There is one that relieves the electric field generated at the bottom of the electrode part of the groove (for example, see Patent Document 1).
また、従来、寄生ｎｐｎ型バイポーラトランジスタの動作を抑制してトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量の向上を図る技術として、ソースとチャネルとのコンタクト領域の下方のエピタキシャル層とチャネル層との接合部付近に高濃度のｐ型半導体層を形成することによって、チャネル層とエピタキシャル層とが降伏するまで逆バイアスされた時のアバランシェ降伏点を積極的に形成するものがあった（例えば、特許文献２参照）。 Conventionally, as a technique for improving the avalanche resistance of the trench gate type power MISFET by suppressing the operation of the parasitic npn type bipolar transistor, in the vicinity of the junction between the epitaxial layer and the channel layer below the contact region between the source and the channel In some cases, a high concentration p-type semiconductor layer is formed to positively form an avalanche breakdown point when the channel layer and the epitaxial layer are reverse-biased until breakdown (see, for example, Patent Document 2). ).
また、従来、対アームのダイオードのリカバリー時に過電圧を低減する技術が知られていた（例えば、特許文献３参照）。 Conventionally, a technique for reducing the overvoltage at the time of recovery of the diode of the arm is known (see, for example, Patent Document 3).
また、従来、ターンオン時のｄＶ／ｄｔの制御性を向上させる技術が知られていた（例えば、特許文献４参照）。 Conventionally, a technique for improving the controllability of dV / dt at turn-on has been known (see, for example, Patent Document 4).
ＩＧＢＴは、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナー、電子レンジ、自動車等の小中電力機器から、鉄道、発電機や製鉄所のインバータ等、大電力機器まで幅広く用いられている。 An IGBT is a switching element that controls a current flowing between a collector electrode and an emitter electrode by a voltage applied to a gate electrode. The power that can be controlled by IGBT ranges from several tens of watts to several hundred thousand watts, and the switching frequency ranges from several tens of hertz to over one hundred kilohertz, so small and medium power devices such as home air conditioners, microwave ovens, automobiles, etc. To high-power equipment such as railways, generators, and steelworks inverters.
ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時に小型化・低コスト化のために、1素子当りの定格電流を向上し、部品点数を低減できるようにすることが要求されている。 IGBTs are required to have low loss in order to increase the efficiency of these electric power devices, and reduction of conduction loss and switching loss is required. At the same time, in order to reduce the size and cost, it is required to improve the rated current per element and reduce the number of parts.
ＩＧＢＴのサイズを大きくすること無く1素子当りの定格電流を向上させるためには、ターンオフ時の安全動作領域（Reverse Bias Safe Operating Area:以下、RBSOA）を広げる必要がある。すなわち、より高い電流、電圧でもＩＧＢＴが破壊せず、且つ製品寿命を低下させること無く動作する必要がある。 In order to improve the rated current per element without increasing the size of the IGBT, it is necessary to expand the safe operating area (Reverse Bias Safe Operating Area: RBSOA) during turn-off. That is, it is necessary that the IGBT does not break down even at a higher current and voltage and operates without deteriorating the product life.
しかし、詳細に評価した結果、図１１、１２に示されるような従来のトレンチゲート型ＩＧＢＴにおいては、ターンオフ時の破壊耐量とゲート絶縁膜の信頼性がトレードオフの関係にあることが判明した。図１３はターンオフ中にＩＧＢＴが破壊せずに動作する最大遮断電流と、図１２に示されるＩＧＢＴのｐウェル−トレンチ間距離L1の測定結果を示す。最大遮断電流が高いほど破壊耐量が強いこと示し、ｐウェル−トレンチ間距離広いほどトレンチ下部周辺の電界が強くなり、ゲート絶縁膜の信頼性が低下することを示している。評価結果より、ゲート絶縁膜の信頼性を向上するためにトレンチ底部の電界を緩和すると、最大遮断電流が低下することが判明した。このような電界を緩和することによる遮断耐量の低下は、以下に示されるようなＩＧＢＴチップ内のセル間電流集中が原因である。 However, as a result of detailed evaluation, it has been found that in the conventional trench gate type IGBT as shown in FIGS. 11 and 12, there is a trade-off relationship between the breakdown tolerance at turn-off and the reliability of the gate insulating film. FIG. 13 shows the maximum cut-off current at which the IGBT operates without breaking during turn-off and the measurement result of the p-well-trench distance L 1 of the IGBT shown in FIG. The higher the maximum cut-off current, the stronger the breakdown resistance, and the wider the distance between the p-well and the trench, the stronger the electric field around the lower part of the trench and the lower the reliability of the gate insulating film. From the evaluation results, it was found that when the electric field at the bottom of the trench is relaxed in order to improve the reliability of the gate insulating film, the maximum cutoff current is reduced. Such a decrease in the withstand voltage due to the relaxation of the electric field is caused by the concentration of current between cells in the IGBT chip as described below.
図１４ａ〜図１４ｆはセル間電流集中が発生する原理の模式図を示す。図１４ａはターンオフ波形を示し、各時間t1〜t5のIGBTチップの内部状態を図１４ｂ〜図１４ｆに示している。図１４ｂはゲートがオン状態にある導通時の半導体装置内部の様子を、図１４ｃはゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を、図１４ｄはゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を、図１４ｅはゲート電圧が閾値電圧より小さい状態にあるターンオフ中の半導体装置内部の様子を、図１４ｆは寄生サイリスタがラッチアップして絶縁破壊に至った時の半導体装置内部の様子を、それぞれ示す。t1においてＩＧＢＴはオン状態であり、図１４ｂに示されるように、n-基板には基板の不純物濃度より高濃度の自由電子、正孔が同時に蓄積される。これにより元々の基板抵抗より数桁低い抵抗で通電することができる（いわゆる伝導度変調が生じている）。ターンオフが開始すると、蓄積された正孔をエミッタ電極に、電子をコレクタ電極に排出しながら主にn-基板が空乏化し、コレクタ電圧が上昇する。ゲート電圧がＭＯＳゲートの閾値電圧以上の期間においては、図１４ｃに示されるように、ＭＯＳのチャネルを介して電子がn+ソースからコレクタ電極に向かって注入される。このとき内部に蓄積されている正孔は電子の負電荷を中和するように、電子電流とほぼ同じ経路を通ってエミッタ電極に排出される。従って、ゲート電圧が閾値電圧以上の期間においては、各トレンチゲートから電子電流がほぼ均等に注入されるため、正孔電流も均等に分散されて流れる。ゲート電圧が閾値電圧以下になると、図１４ｄに示されるように、ＭＯＳゲートからの能動的な電子注入は無くなる。しかしながら、電界の強いトレンチ下部周辺において、インパクトイオン化による電子注入が不可避的に発生する。このときトレンチの寸法や形状等の微細なばらつきにより局所的に電界の強い箇所があると、電子注入が相対的に多くなるために、周辺の正孔電流が集中し始める。インパクトイオン化による電子の単位時間、単位体積当たりの発生率Geは数式（１）に示されるように、近似的にインパクトイオン化係数αと電流密度Jの積で表される。 14a to 14f are schematic diagrams showing the principle of occurrence of inter-cell current concentration. FIG. 14a shows a turn-off waveform, and the internal state of the IGBT chip at times t 1 to t 5 is shown in FIGS. 14b to 14f. FIG. 14b shows a state inside the semiconductor device when conducting with the gate in an on state, FIG. 14c shows a state inside the semiconductor device during turn-off when the gate voltage is larger than the threshold voltage, and FIG. 14d shows a state where the gate voltage is the threshold voltage. 14e shows the state inside the semiconductor device during turn-off in a state where the gate voltage is lower than the threshold voltage, and FIG. 14f shows the state inside the semiconductor device during turn-off where the gate voltage is lower than the threshold voltage. Each state inside the semiconductor device when it is destroyed is shown. At t 1 , the IGBT is in an ON state, and as shown in FIG. 14 b, free electrons and holes having a concentration higher than the impurity concentration of the substrate are simultaneously accumulated in the n − substrate. As a result, it is possible to energize with a resistance several orders of magnitude lower than the original substrate resistance (so-called conductivity modulation occurs). When the turn-off starts, the n-substrate is mainly depleted while discharging the accumulated holes to the emitter electrode and the electrons to the collector electrode, and the collector voltage rises. In a period in which the gate voltage is equal to or higher than the threshold voltage of the MOS gate, as shown in FIG. 14c, electrons are injected from the n + source toward the collector electrode through the MOS channel. At this time, the holes accumulated inside are discharged to the emitter electrode through substantially the same path as the electron current so as to neutralize the negative charge of the electrons. Therefore, in the period in which the gate voltage is equal to or higher than the threshold voltage, the electron current is almost uniformly injected from each trench gate, so that the hole current flows evenly distributed. When the gate voltage falls below the threshold voltage, there is no active electron injection from the MOS gate, as shown in FIG. 14d. However, electron injection due to impact ionization inevitably occurs around the lower part of the trench where the electric field is strong. At this time, if there is a portion where the electric field is locally strong due to minute variations in the size and shape of the trench, electron injection is relatively increased, so that peripheral hole currents start to concentrate. The generation rate G e per unit time and volume of electrons due to impact ionization is approximately represented by the product of the impact ionization coefficient α and the current density J, as shown in Equation (1).
従って一度電流が集中し始めると、電流密度の増加により更に電子注入が増加し、図１４(e)に示されるように電流集中する範囲が広がっていく。最終的には複数セルからの電流集中と局所的な発熱により、図１４(f)に示されるように寄生サイリスタ（n+ソース/pベース/n-基板/pコレクタ層）に電流が流れてオフできなくなるラッチアップが発生し、熱的な破壊に至る。このように、電界を緩和した構造では電流集中による破壊が問題となる。 Therefore, once the current starts to concentrate, the electron injection further increases due to the increase of the current density, and the range where the current concentrates expands as shown in FIG. Eventually, due to current concentration from multiple cells and local heat generation, current flows through the parasitic thyristor (n + source / p base / n - substrate / p collector layer) as shown in FIG. 14 (f). Latch-up that cannot be turned off occurs, leading to thermal destruction. As described above, in the structure in which the electric field is relaxed, breakdown due to current concentration becomes a problem.
図１５ａ〜図１５ｄはトレンチ下部周辺の電界が強い構造のターンオフ中の模式図を示す。図１５ａはターンオフ波形（正常波形）を、図１５ｂはゲートがオン状態にある導通時の半導体装置内部の様子を、図１５ｃはゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を、図１５ｄはゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を、それぞれ示す。オン状態、及びゲート電圧が閾値電圧より大きい期間においては図１４ｂ〜図１４ｃと同様である。ゲート電圧が閾値電圧以下の期間においては、図１４ｄ〜図１４ｆの構造とは異なり、インパクトイオン化による電子注入がセル毎に比較的均等に発生する。これは以下のような理由による。 15a to 15d are schematic views during turn-off of a structure having a strong electric field around the lower portion of the trench. FIG. 15a shows a turn-off waveform (normal waveform), FIG. 15b shows a state inside the semiconductor device when the gate is on, and FIG. 15c shows a state inside the semiconductor device during turn-off where the gate voltage is larger than the threshold voltage. FIG. 15d shows a state inside the semiconductor device during turn-off in a state where the gate voltage is equal to or lower than the threshold voltage. In the ON state and the period in which the gate voltage is larger than the threshold voltage, the same as in FIGS. 14b to 14c. In the period when the gate voltage is lower than the threshold voltage, unlike the structures of FIGS. 14d to 14f, electron injection by impact ionization occurs relatively evenly for each cell. This is due to the following reasons.
図１６はイオン化率αの電界依存性のグラフを示す（Okuto-Crowellモデルの式より算出）。低電界領域（例えば2E5V/cm以下）においてはイオン化率の電界に対する感度が強いため、トレンチの寸法や形状等のばらつきによるわずかな電界の違いによって、大きな電子注入のアンバランスが発生する。高電界領域（例えば2E5V/cm以上）では感度が比較的弱くなるため、電子注入がばらつきの影響を受けにくい。従って、電界が強い構造ではセル間の電流集中が発生しにくくなり、最大遮断電流が増加する。ところで、図１６の関係は複数提案されている式の一例だが、Okuto-Crowell以外のモデルでも同様の傾向を示す。 FIG. 16 shows a graph of the electric field dependency of the ionization rate α (calculated from the equation of the Okuto-Crowell model). In the low electric field region (for example, 2E5V / cm or less), the sensitivity of the ionization rate to the electric field is strong, and a large electric field imbalance occurs due to a slight electric field difference due to variations in trench dimensions and shapes. In a high electric field region (for example, 2E5V / cm or more), sensitivity is relatively weak, so that electron injection is not easily affected by variations. Therefore, in a structure with a strong electric field, current concentration between cells is less likely to occur, and the maximum cutoff current increases. By the way, although the relationship of FIG. 16 is an example of a plurality of proposed equations, models other than Okuto-Crowell show the same tendency.
しかし、図１５ａ〜図１５ｄのような構造ではトレンチ下部の電界が強いために、ゲート絶縁膜の信頼性が低下するという問題がある。以上のように、ターンオフ時の破壊耐量とゲート絶縁膜の信頼性のトレードオフを改善することがトレンチゲート型ＩＧＢＴの課題である。 However, the structures as shown in FIGS. 15a to 15d have a problem that the reliability of the gate insulating film is lowered because the electric field under the trench is strong. As described above, it is a problem of the trench gate type IGBT to improve the trade-off between the breakdown tolerance at the time of turn-off and the reliability of the gate insulating film.
特許文献１にはゲート絶縁膜の信頼性向上の課題に対し、例えば図１６に示されるように、突出したｐ層を設けることでトレンチ下部周辺の電界を緩和することが記載されている。しかしながら、電界を緩和することによりセル間の電流集中が発生する問題、及びその対策方法については記載されていない。閾値電圧のばらつきと、その閾値電圧ばらつきに起因する電流集中を防止する手法については記載されているが、前述のような電界ばらつきに起因するセル間電流集中を防止する手法については記載されていない。 Patent Document 1 describes that the electric field around the lower portion of the trench is relaxed by providing a protruding p layer as shown in FIG. 16, for example, in response to the problem of improving the reliability of the gate insulating film. However, the problem of current concentration between cells due to the relaxation of the electric field and the countermeasure method are not described. Although the method for preventing the threshold voltage variation and the current concentration due to the threshold voltage variation are described, the method for preventing the inter-cell current concentration due to the electric field variation as described above is not described. .
また、前述のような電界の不均一による複数セルからの電流集中は、オン状態でチップ内部に基板より高濃度の電子と正孔を蓄積し、ターンオフする際に蓄積した少数キャリア（正孔）が集中するために初めて顕在化する問題である。従って、ＩＧＢＴを含む伝導度変調を利用したバイポーラデバイス特有の問題であり、ユニポーラデバイスでは本現象は発生しない。例えばトレンチ型パワーＭＯＳＦＥＴでは電界の不均一による電子注入の不均一は発生し得るが、複数セルから少数キャリア（正孔）が集中し、破壊に至ることは無い。従って、特許文献２に記載されているアバランシェ耐量向上の方法とは対象とする破壊に至る原理が異なる。 Also, current concentration from multiple cells due to non-uniform electric field as described above accumulates electrons and holes at higher concentrations than the substrate in the chip in the on state, and accumulates minority carriers (holes) when turning off. It is a problem that becomes apparent for the first time because of concentration. Therefore, this is a problem specific to bipolar devices using conductivity modulation including IGBT, and this phenomenon does not occur in unipolar devices. For example, in a trench type power MOSFET, non-uniformity of electron injection due to non-uniformity of an electric field can occur, but minority carriers (holes) are concentrated from a plurality of cells and do not cause destruction. Therefore, the principle leading to destruction is different from the method of improving the avalanche resistance described in Patent Document 2.
上記課題を解決するために、本発明の半導体装置は、例えば、コレクタ電極と、前記コレクタ電極の表面に形成された第１導電型（例えばｐ型）の第１半導体層と、前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型（例えばｎ型）の半導体基板と、前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、前記トレンチの内側に形成されたゲート電極と、前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、前記トレンチに形成されたゲート絶縁層と、前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層と、前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層と、前記ゲート絶縁層に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層と、前記第４半導体層の前記コレクタ電極側表面の中央部に接して形成され、かつ、不純物濃度が前記半導体基板より高く前記第２半導体層より低い第２導電型の第５半導体層とを有する絶縁ゲート型バイポーラトランジスタを複数セル備えて構成されることを特徴とする。 In order to solve the above problems, a semiconductor device of the present invention includes, for example, a collector electrode, a first semiconductor layer of a first conductivity type (for example, p-type) formed on a surface of the collector electrode, and the first semiconductor. A semiconductor substrate of a second conductivity type (for example, n-type) formed on the side opposite to the side on which the collector electrode is formed, and the side of the semiconductor substrate opposite to the side on which the first semiconductor layer is formed Formed between the emitter electrode and the semiconductor substrate, a gate electrode formed inside the trench, and the gate electrode and the emitter electrode. An insulating layer, a gate insulating layer formed in the trench, a second semiconductor layer of a second conductivity type formed in contact with the gate insulating layer and having a higher impurity concentration than the semiconductor substrate, and the emitter electrode A third semiconductor layer of a first conductivity type formed in contact with the surface on the semiconductor substrate side and having an impurity concentration higher than that of the first semiconductor layer, in contact with the gate insulating layer, and of the second semiconductor layer A first conductive type fourth semiconductor layer formed on the semiconductor substrate side and having an impurity concentration lower than that of the third semiconductor layer, and a central portion of the surface of the fourth semiconductor layer on the collector electrode side. In addition, a plurality of insulated gate bipolar transistors having a second conductivity type fifth semiconductor layer having an impurity concentration higher than that of the semiconductor substrate and lower than that of the second semiconductor layer are provided.
また、本発明の電力変換装置は、例えば、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が上記の半導体装置であることを特徴とする。 The power converter of the present invention includes, for example, a pair of input terminals, a plurality of series connection circuits connected between the input terminals, and a plurality of semiconductor switching elements connected in series, and the plurality of series connection circuits. A plurality of output terminals connected to each series connection point, and a power conversion device that converts power by turning on and off the plurality of semiconductor switching elements, wherein each of the plurality of semiconductor switching elements is It is the semiconductor device described above.
本発明によれば、半導体装置及びそれを用いた電力変換装置において、ターンオフ時の破壊耐量を向上させるとともに、ゲート絶縁膜の信頼性を向上させることができる。 According to the present invention, in a semiconductor device and a power conversion device using the same, it is possible to improve the breakdown tolerance during turn-off and improve the reliability of the gate insulating film.
本発明の半導体装置は、例えば、コレクタ電極と、前記コレクタ電極の表面に形成された第１導電型（例えばｐ型）の第１半導体層（pコレクタ層）と、前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型（例えばｎ型）の半導体基板（n-基板）と、前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、前記トレンチの内側に形成されたゲート電極と、前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、前記トレンチに形成されたゲート絶縁層と、前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層（n+ソース）と、前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層（p+コンタクト層）と、前記ゲート絶縁層に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層（pベース層）と、前記第４半導体層の前記コレクタ電極側表面の中央部に接して形成され、かつ、不純物濃度が前記半導体基板より高く前記第２半導体層より低い第２導電型の第５半導体層（n電界集中層）とを有する絶縁ゲート型バイポーラトランジスタを複数セル備えて構成されることを特徴とする。 The semiconductor device of the present invention includes, for example, a collector electrode, a first conductivity type (for example, p-type) first semiconductor layer (p collector layer) formed on the surface of the collector electrode, and the first semiconductor layer. What is a second conductivity type (for example, n-type) semiconductor substrate (n-substrate) formed on the side opposite to the side on which the collector electrode is formed, and the side on which the first semiconductor layer of the semiconductor substrate is formed An emitter electrode formed on the opposite side, a trench formed between the emitter electrode and the semiconductor substrate, a gate electrode formed inside the trench, and between the gate electrode and the emitter electrode An insulating layer formed; a gate insulating layer formed in the trench; and a second semiconductor layer (n + source) of a second conductivity type formed in contact with the gate insulating layer and having an impurity concentration higher than that of the semiconductor substrate. ) And the above A first conductive type third semiconductor layer (p + contact layer) having an impurity concentration higher than that of the first semiconductor layer and in contact with the gate insulating layer; A fourth semiconductor layer (p base layer) of a first conductivity type formed on the semiconductor substrate side of the second semiconductor layer and having an impurity concentration lower than that of the third semiconductor layer; and the fourth semiconductor layer A fifth semiconductor layer (n electric field concentration layer) of a second conductivity type formed in contact with the center of the collector electrode side surface of the semiconductor substrate and having an impurity concentration higher than that of the semiconductor substrate and lower than that of the second semiconductor layer. It is characterized by comprising a plurality of insulated gate bipolar transistors.
上記の構成において、前記第４半導体層の幅は、セル内の前記第４半導体層以外の領域の幅より小さくなるように構成してもよい。 In the above configuration, the width of the fourth semiconductor layer may be configured to be smaller than the width of a region other than the fourth semiconductor layer in the cell.
また、上記の構成において、前記絶縁層の前記半導体基板側の表面に第１導電型の第６半導体層（ｐウェル１１３）が形成されるように構成してもよい。その場合、前記第６半導体層の深さは前記第４半導体層の深さとほぼ等しくするのが好適であり、また、前記半導体基板は、前記第６半導体層と前記ゲート絶縁層とで挟まれた部分を有するように構成するのが好適である。 In the above configuration, a sixth semiconductor layer (p-well 113) of the first conductivity type may be formed on the surface of the insulating layer on the semiconductor substrate side. In this case, it is preferable that the depth of the sixth semiconductor layer is substantially equal to the depth of the fourth semiconductor layer, and the semiconductor substrate is sandwiched between the sixth semiconductor layer and the gate insulating layer. It is preferable to have a configuration with a part.
また、上記の構成において、前記第１半導体層と前記半導体基板との間に第２導電型の第７半導体層（ｎバッファ層１１４）が形成されるように構成してもよい。 In the above configuration, a seventh semiconductor layer (n buffer layer 114) of the second conductivity type may be formed between the first semiconductor layer and the semiconductor substrate.
また、上記の構成において、前記第５半導体層は前記第３半導体層の前記半導体基板側の表面に接して形成されるように構成してもよい。 In the above configuration, the fifth semiconductor layer may be formed in contact with the surface of the third semiconductor layer on the semiconductor substrate side.
また、上記の構成において、前記第３半導体層と前記第５半導体層との間に、前記第４半導体層より前記半導体基板側に突出し、かつ、キャリア濃度が前記第３半導体層より低い、第１導電型の第８半導体層（ｐ凸部）が形成されるように構成してもよい。その場合、前記第８半導体層は、複数段の第１導電型の半導体層を含んで構成されるのが好適であり、また、前記第８半導体層のピーク濃度は2×1019cm-3以下とするのが好適である。 Further, in the above configuration, the first semiconductor layer protrudes from the fourth semiconductor layer toward the semiconductor substrate between the third semiconductor layer and the fifth semiconductor layer, and the carrier concentration is lower than that of the third semiconductor layer. An eighth semiconductor layer (p convex portion) of one conductivity type may be formed. In that case, it is preferable that the eighth semiconductor layer includes a plurality of first conductivity type semiconductor layers, and the peak concentration of the eighth semiconductor layer is 2 × 10 19 cm −3. The following is preferable.
また、上記の構成において、前記第５半導体層と同じかそれ以下のキャリア濃度を持つ第２導電型の第９半導体層（バリア層）が、前記第４半導体層の前記半導体基板側の表面と前記ゲート絶縁層とに接して形成されるように構成してもよい。 Further, in the above configuration, a second conductivity type ninth semiconductor layer (barrier layer) having a carrier concentration equal to or lower than that of the fifth semiconductor layer is formed on the surface of the fourth semiconductor layer on the semiconductor substrate side. The gate insulating layer may be formed in contact with the gate insulating layer.
また、上記の構成において、前記トレンチの内側には前記ゲート電極に加え更にフィールドプレートが形成されるように構成してもよい。その場合、前記ゲート電極はサイドウォール型ゲート電極とするのが好適であり、また、前記サイドウォール型ゲート電極と前記フィールドプレートとの間に前記ゲート絶縁層より厚い第１層間絶縁層が形成されるのが好適であり、また、前記フィールドプレートの前記半導体基板側の表面に接して第２層間絶縁層が形成され、その第２層間絶縁層の一部が前記ゲート絶縁層より厚く形成されるのが好適である。 In the above configuration, a field plate may be further formed inside the trench in addition to the gate electrode. In that case, the gate electrode is preferably a sidewall type gate electrode, and a first interlayer insulating layer thicker than the gate insulating layer is formed between the sidewall type gate electrode and the field plate. In addition, a second interlayer insulating layer is formed in contact with the surface of the field plate on the semiconductor substrate side, and a part of the second interlayer insulating layer is formed thicker than the gate insulating layer. Is preferred.
また、上記の構成において、前記エミッタ電極と電気的に接続されている前記第２半導体層および前記第３半導体層の一部に、前記トレンチより浅いコンタクト溝が形成されるように構成してもよい。 In the above structure, a contact groove shallower than the trench may be formed in a part of the second semiconductor layer and the third semiconductor layer electrically connected to the emitter electrode. Good.
また、上記の構成において、前記第５半導体層のキャリア濃度は、深さ方向に積分した場合の単位面積当たりの値が1×1012cm-2以上となるように構成するのが好適である。 In the above configuration, the carrier concentration of the fifth semiconductor layer is preferably configured so that a value per unit area when integrated in the depth direction is 1 × 10 12 cm −2 or more. .
一方、本発明の電力変換装置は、例えば、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が、上記の半導体装置であることを特徴とする。 On the other hand, the power conversion device of the present invention includes, for example, a pair of input terminals, a plurality of series connection circuits connected between the input terminals, and a plurality of semiconductor switching elements connected in series, and the plurality of series connection circuits. A plurality of output terminals connected to each series connection point, and a power conversion device that converts power by turning on and off the plurality of semiconductor switching elements, wherein each of the plurality of semiconductor switching elements is The semiconductor device described above.
以下、本発明の半導体装置及びそれを用いた電力変換装置の実施形態を、各実施例として、図面を用いて詳細に説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of a semiconductor device and a power conversion device using the same according to the present invention will be described in detail as examples with reference to the drawings.
図１は本発明の第１の実施形態である実施例１に係る半導体装置１０００の断面構成図である。実施例１のＩＧＢＴは、コレクタ電極１０１、ｐコレクタ層１０２（第１半導体層）、ｎ-基板１０３（半導体基板）、エミッタ電極１０４、トレンチ１０５、ゲート電極１０６、絶縁層１０７、ゲート絶縁層１０８、ｎ+ソース１０９（第２半導体層）、ｐ+コンタクト層１１０（第３半導体層）、ｐベース層１１１（第４半導体層）、ｎ電界集中層１１２（第５半導体層）、ｐウェル１１３（第６半導体層）を有する。 FIG. 1 is a cross-sectional configuration diagram of a semiconductor device 1000 according to Example 1 which is a first embodiment of the present invention. The IGBT of Example 1 includes a collector electrode 101, a p collector layer 102 (first semiconductor layer), an n − substrate 103 (semiconductor substrate), an emitter electrode 104, a trench 105, a gate electrode 106, an insulating layer 107, and a gate insulating layer 108. , N + source 109 (second semiconductor layer), p + contact layer 110 (third semiconductor layer), p base layer 111 (fourth semiconductor layer), n electric field concentration layer 112 (fifth semiconductor layer), p well 113 (Sixth semiconductor layer).
図１に示されるように、ｐコレクタ層１０２はｎ-基板１０３の一方の表面に形成されている。コレクタ電極１０１はｐコレクタ層１０２の表面上に形成されている。 As shown in FIG. 1, the p collector layer 102 is formed on one surface of the n − substrate 103. The collector electrode 101 is formed on the surface of the p collector layer 102.
トレンチ１０５は、ｐコレクタ層１０２とは反対側のｎ-基板１０３の表面に形成されている。ゲート絶縁層１０８はトレンチ１０５の内壁に沿って形成されている。ゲート電極１０６はゲート絶縁層１０８の表面上に形成されている。 Trench 105 is formed on the surface of n − substrate 103 opposite to p collector layer 102. The gate insulating layer 108 is formed along the inner wall of the trench 105. The gate electrode 106 is formed on the surface of the gate insulating layer 108.
ｐベース層１１１はｎ-基板１０３の表面に選択的に形成され、ゲート絶縁層１０８に接している。ｎ+ソース１０２は、ｐベース層１１１の表面の一部に選択的に形成され、ゲート絶縁層１０８に接している。ｐ+コンタクト層１１０はｐベース層１１１の表面上に形成されている。エミッタ電極１０４はｐ+コンタクト層１１０とｎ+ソース１０９の表面上に形成されている。絶縁層１０７はゲート電極１０６とエミッタ電極１０４の間に形成されている。ｐウェル１１３はｎ-基板１０３の表面に選択的に形成され、少なくとも一部の領域が絶縁層１０７に覆われている。 The p base layer 111 is selectively formed on the surface of the n − substrate 103 and is in contact with the gate insulating layer 108. The n + source 102 is selectively formed on a part of the surface of the p base layer 111 and is in contact with the gate insulating layer 108. The p + contact layer 110 is formed on the surface of the p base layer 111. Emitter electrode 104 is formed on the surface of p + contact layer 110 and n + source 109. The insulating layer 107 is formed between the gate electrode 106 and the emitter electrode 104. The p well 113 is selectively formed on the surface of the n − substrate 103, and at least a part of the region is covered with the insulating layer 107.
実施例１の特徴はｐベース層１１１の下側表面の中央付近に、トレンチ下部周辺のｎ-基板１０３よりキャリア濃度の高いｎ電界集中層１１２が形成されていることである。その効果はゲート絶縁膜の信頼性低下を抑止しながら、ターンオフ時の遮断耐量が向上することである。その原理の詳細は以下に記される。 A feature of the first embodiment is that an n electric field concentration layer 112 having a carrier concentration higher than that of the n − substrate 103 around the lower portion of the trench is formed near the center of the lower surface of the p base layer 111. The effect is that the withstand capability at the time of turn-off is improved while suppressing the deterioration of the reliability of the gate insulating film. Details of the principle are described below.
図１７ａ〜図１７ｄは実施例１のターンオフ中の模式図を示す。図１７ａはターンオフ波形（正常波形）を、図１７ｂはゲートがオン状態にある導通時の半導体装置内部の様子を、図１７ｃはゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を、図１７ｄはゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を、それぞれ示す。オン状態、及びゲート電圧が閾値電圧より大きい期間においては図１４ｂ〜図１４ｃに示される従来の構造と同様である。ゲート電圧が閾値電圧以下の期間においては、図１４ｄ〜図１４ｆと異なり、ｎ電界集中層のキャリア濃度がトレンチ下部周辺の濃度より高いため、ｐベース層１１１とｎ電界集中層１１２から形成されるｐｎ接合に電界が集中する。これにより、図１６に示す高電界領域の電界がｐｎ接合で発生し、イオン化率αの電界ばらつきに対する感度が小さくなるために、各セル毎のインパクトイオン化による電子注入が比較的均等に発生する。そのため、複数セルからの電流集中を防止でき、遮断耐量を向上することができる。このような高電界を発生させるｎ電界集中層１１２のキャリア濃度はピーク値で5E15cm-3以上、ピーク濃度付近の断面を深さ方向に積分した場合の単位面積当たりのキャリア濃度の値は1E12cm-2以上が望ましい。更に望ましくはピークキャリア濃度1E16〜1E17cm-3、深さ方向に積分した面積当たりのキャリア濃度で2E12〜5E12cm-2である。 17a to 17d show schematic views during turn-off of the first embodiment. FIG. 17a shows the turn-off waveform (normal waveform), FIG. 17b shows the inside of the semiconductor device when conducting with the gate turned on, and FIG. 17c shows the inside of the semiconductor device during turn-off with the gate voltage larger than the threshold voltage. FIG. 17d shows a state inside the semiconductor device during turn-off in a state where the gate voltage is equal to or lower than the threshold voltage. In the ON state and the period in which the gate voltage is larger than the threshold voltage, it is the same as the conventional structure shown in FIGS. 14b to 14c. In the period in which the gate voltage is equal to or lower than the threshold voltage, unlike FIG. 14d to FIG. 14f, the carrier concentration of the n electric field concentrated layer is higher than the concentration around the lower part of the trench. The electric field concentrates on the pn junction. As a result, the electric field in the high electric field region shown in FIG. 16 is generated at the pn junction, and the sensitivity to the electric field variation of the ionization rate α is reduced. Therefore, electron injection by impact ionization for each cell occurs relatively evenly. Therefore, current concentration from a plurality of cells can be prevented, and the withstand voltage can be improved. The carrier concentration of the n electric field concentration layer 112 that generates such a high electric field is 5E15 cm −3 or more in peak value, and the carrier concentration value per unit area when the cross section near the peak concentration is integrated in the depth direction is 1E12 cm −. 2 or more is desirable. More preferably, the peak carrier concentration is 1E16 to 1E17 cm −3 , and the carrier concentration per area integrated in the depth direction is 2E12 to 5E12 cm −2 .
更に実施例１の構造は図１５に示されるような構造とは異なり、高電界が発生する領域がトレンチ下部周辺ではなくｐｎ接合であるため、ゲート絶縁層１０８の信頼性の低下を防止することができる。 Further, unlike the structure shown in FIG. 15, the structure of the first embodiment prevents the deterioration of the reliability of the gate insulating layer 108 because the region where the high electric field is generated is not the periphery of the trench lower part but the pn junction. Can do.
実施例１の１セル内の構成に関し、図１に示されるように、ｐベース層１１１の幅ａと、残りの領域すなわち１セル内におけるｐベース層１１１以外の領域の幅ｂとが、ａ＜ｂの関係（前者が後者より小さいという関係）を満たしていることが望ましい。典型的にはａ：ｂ＝１：３〜１：４０である。このように、エミッタ開口部の幅を狭くすることによりオン状態でのトレンチゲートを介した電子の注入効率を高くすることができ、オン電圧を低減することができる。 Regarding the configuration in one cell of Example 1, as shown in FIG. 1, the width a of the p base layer 111 and the width b of the remaining region, that is, the region other than the p base layer 111 in one cell are a It is desirable to satisfy the relationship <b (the relationship that the former is smaller than the latter). Typically, a: b = 1: 3 to 1:40. Thus, by narrowing the width of the emitter opening, the efficiency of electron injection through the trench gate in the on state can be increased, and the on-voltage can be reduced.
また、実施例１の１セル内の構成に関し、図１に示されるように、絶縁層１０７の下、すなわち絶縁層１０７のｎ-基板１０３側の表面にはｐウェル１１３を形成してもよい。 Further, regarding the configuration in one cell of the first embodiment, as shown in FIG. 1, a p-well 113 may be formed under the insulating layer 107, that is, on the surface of the insulating layer 107 on the n − substrate 103 side. .
図２は実施例１の第１の変形例である変形例１の半導体装置１００１の装置断面を示す。実施例１のｐウェル１１３は、図２に示されるように、その深さがｐベース層１１１の深さとほぼ等しくなるように構成してもよい。このような構成とすることで、ｐウェルとｐベース層を同じ工程（イオン注入）で形成することができ、低コスト化することができる。 FIG. 2 shows a device cross section of a semiconductor device 1001 of Modification 1 which is a first modification of Embodiment 1. As shown in FIG. 2, the p well 113 of the first embodiment may be configured so that the depth thereof is substantially equal to the depth of the p base layer 111. With such a configuration, the p well and the p base layer can be formed in the same process (ion implantation), and the cost can be reduced.
図３は実施例１の第２の変形例である変形例２の半導体装置１００２の装置断面を示す。実施例１のｐウェル１１３は、図３に示されるように、トレンチから離れていてもよい。すなわち、ｎ-基板１０３の一部がｐウェル１１３とゲート絶縁層１０８と間にある（ｎ-基板１０３がｐウェル１１３とゲート絶縁層１０８とで挟まれた部分を有する）ように構成してもよい。このような構成により、対アームのダイオードのリカバリー時に過電圧が低減する効果がある。その原理の詳細は特許文献３に記載されている。 FIG. 3 shows a device cross section of a semiconductor device 1002 of Modification 2 which is a second modification of Embodiment 1. The p-well 113 of the first embodiment may be separated from the trench as shown in FIG. That, n - part of the substrate 103 is between the p-well 113 and the gate insulating layer 108 (n - substrate 103 has a portion sandwiched by the p-well 113 and the gate insulating layer 108) thus configured to Also good. With such a configuration, there is an effect that the overvoltage is reduced at the time of recovery of the diode of the pair arm. Details of the principle are described in Patent Document 3.
実施例１においては、図１に示されるように、ｐコレクタ層１０２とｎ-基板１０３との間にｎバッファ層１１４（第７半導体層）が形成されていてもよい。ｎバッファ層１１４により、ブロッキング時（コレクタ−エミッタ間電圧印加時）にｐコレクタ層１０２からの正孔注入効率が低減されるため、リーク電流を低減することができる。 In the first embodiment, as shown in FIG. 1, an n buffer layer 114 (seventh semiconductor layer) may be formed between the p collector layer 102 and the n − substrate 103. The n buffer layer 114 reduces the efficiency of hole injection from the p collector layer 102 during blocking (when the collector-emitter voltage is applied), so that leakage current can be reduced.
図４は実施例１の第３の変形例である変形例３の半導体装置１００３の装置断面を示す。実施例１のｎ電界集中層１１２は、図４に示されるように、ｐ+コンタクト層１１０の下に接して形成されていてもよい。すなわち、ｎ電界集中層１１２がｐ+コンタクト層１１０のｎ-基板１０３側の表面に接して形成される構成としてもよい。このような構成とすることで、ｎ電界集中層１１２形成時にイオン注入のエネルギーを低減することができ、１工程当りの時間短縮により低コスト化することができる。更に、ｐベース層１１１のｎ電界集中層１１２と接している側のコーナー部の曲率が大きくなるため、電界がより強くなり、複数セルからの電流集中を防止しやすくなる効果もある。 FIG. 4 shows a device cross section of a semiconductor device 1003 of Modification 3 which is a third modification of Embodiment 1. The n electric field concentration layer 112 of the first embodiment may be formed in contact with the p + contact layer 110 as shown in FIG. That is, the n electric field concentration layer 112 may be formed in contact with the surface of the p + contact layer 110 on the n − substrate 103 side. With such a configuration, the energy of ion implantation can be reduced when the n electric field concentration layer 112 is formed, and the cost can be reduced by shortening the time per process. Further, since the curvature of the corner portion of the p base layer 111 on the side in contact with the n electric field concentration layer 112 is increased, there is an effect that the electric field becomes stronger and current concentration from a plurality of cells can be easily prevented.
図には示されていないが、実施例１のｐウェル１１３はトレンチ下部の一部を覆っていてもよい。このような構成により、トレンチ下部周辺の電界を図１に示される構造より緩和し、ゲート絶縁層の信頼性を更に向上する効果がある。 Although not shown in the drawing, the p-well 113 of the first embodiment may cover a part of the lower portion of the trench. With such a configuration, there is an effect that the electric field around the trench lower part is relaxed from the structure shown in FIG. 1 and the reliability of the gate insulating layer is further improved.
図５は本発明の第２の実施形態である実施例２に係る半導体装置２０００の断面構成図である。実施例２の特徴は、ｐ+コンタクト層１１０とｎ電界集中層１１２との間に、ｐベース層１１１より下に突出したｐ凸部２０１が形成されることであり、その点において実施例２は実施例１と異なるが、その他の点においては実施例１と同様である。特に、実施例１の図１〜図４で既に説明した部分と同一の参照符号によって示される部分は、実施例２の図５においても実施例１の当該各部分と同様である。 FIG. 5 is a cross-sectional configuration diagram of a semiconductor device 2000 according to Example 2 which is the second embodiment of the present invention. A feature of the second embodiment is that a p convex portion 201 protruding below the p base layer 111 is formed between the p + contact layer 110 and the n electric field concentration layer 112, and in this respect, the second embodiment. Is different from the first embodiment, but is otherwise the same as the first embodiment. In particular, the parts indicated by the same reference numerals as those already described in FIGS. 1 to 4 of the first embodiment are the same as those of the first embodiment in FIG. 5 of the second embodiment.
本実施例によれば、ｐ凸部２０１によりトレンチ下部周辺の電界が緩和されるため、ゲート絶縁層１０８の信頼性が向上する効果がある。更に、下に突出したｐ凸部２０１により、ｎ電界集中層１１３とのｐｎ接合界面に角部が形成される。そのため、図１に示される実施例１のように、平坦なｐベース層１１１の下にｎ電界集中層１１３を形成した場合に比べてｐｎ接合の電界が強くなり、複数セルからの電流集中をより防止しやすくなる効果がある。 According to the present embodiment, since the electric field around the lower portion of the trench is relaxed by the p convex portion 201, the reliability of the gate insulating layer 108 is improved. Furthermore, a corner is formed at the pn junction interface with the n electric field concentration layer 113 by the p convex portion 201 protruding downward. Therefore, as in the first embodiment shown in FIG. 1, the electric field at the pn junction becomes stronger than when the n electric field concentration layer 113 is formed under the flat p base layer 111, and current concentration from a plurality of cells is reduced. This has the effect of making it easier to prevent.
ｐ凸部２０１のキャリア濃度はｐ+コンタクト層１１０より低いことが望ましい。ｐ凸部２０１のキャリア濃度が増加すると、ｐ凸部２０１の過剰な低抵抗化によってＩＧＢＴオン状態においてｐ凸部２０１近傍の正孔がエミッタ電極に排出され、キャリアの蓄積が低下し、オン電圧が増加してしまう。ｐ凸部２０１のキャリア濃度をｐ+コンタクト層１１０より低く形成することにより、上記のようなオン電圧の増加を抑えることができる。ｐ凸部２０１のピークキャリア濃度は2E19cm-3以下であることが望ましい。更に望ましくは5E17cm-3〜5E18cm-3である。 The carrier concentration of the p-projection 201 is preferably lower than that of the p + contact layer 110. When the carrier concentration of the p-projection 201 increases, the excessively low resistance of the p-projection 201 causes the holes in the vicinity of the p-projection 201 to be discharged to the emitter electrode in the IGBT on state, thereby reducing the accumulation of carriers and the Will increase. By forming the carrier concentration of the p convex portion 201 to be lower than that of the p + contact layer 110, it is possible to suppress the increase in the on voltage as described above. The peak carrier concentration of the p-convex portion 201 is desirably 2E19 cm −3 or less. Further desirably 5E17cm -3 ~5E18cm -3.
図６は実施例２の一変形例である半導体装置２００１の断面図を示す図である。実施例２のｐ凸部は図６の参照符号２０２で示されるように、複数段のｐ層を含んで構成されてもよい。図７は図６のＡＡ’断面のキャリア濃度の模式図を示す。ｐ凸部が複数段のｐ層を含んで構成された場合、ｐ層のコブが複数形成される。 FIG. 6 is a cross-sectional view of a semiconductor device 2001 which is a modification of the second embodiment. The p-convex portion of the second embodiment may be configured to include a plurality of p-layers as indicated by reference numeral 202 in FIG. FIG. 7 shows a schematic diagram of the carrier concentration in the AA ′ cross section of FIG. 6. When the p convex portion is configured to include a plurality of p layers, a plurality of p layer bumps are formed.
図８は本発明の第３の実施形態である実施例３に係る半導体装置３０００の断面構成図である。実施例３の特徴は、ｎ電界集中層１１２と同じかそれ以下キャリア濃度を持つｎ型のバリア層３０１が、ｐベース層１１１の下表面とゲート絶縁層１０８に接して形成されることであり、その点において実施例３は実施例１と異なるが、その他の点においては実施例１と同様である。特に、実施例１の図１〜図４で既に説明した部分と同一の参照符号によって示される部分は、実施例３の図８においても実施例１の当該各部分と同様である。 FIG. 8 is a cross-sectional configuration diagram of a semiconductor device 3000 according to Example 3 which is the third embodiment of the present invention. The feature of Embodiment 3 is that an n-type barrier layer 301 having a carrier concentration equal to or lower than that of the n electric field concentration layer 112 is formed in contact with the lower surface of the p base layer 111 and the gate insulating layer 108. In this respect, the third embodiment is different from the first embodiment, but is otherwise the same as the first embodiment. In particular, the parts indicated by the same reference numerals as those already described in FIGS. 1 to 4 of the first embodiment are the same as those of the first embodiment in FIG. 8 of the third embodiment.
本実施例によれば、バリア層３０１は、コレクタ電極１０１からエミッタ電極１０４に向かって流れる正孔電流に対して電気的な障壁としてはたらくため、バリア層３０１近傍での正孔濃度が増加し、オン電圧が低減する効果がある。 According to the present embodiment, the barrier layer 301 acts as an electrical barrier against the hole current flowing from the collector electrode 101 toward the emitter electrode 104, so that the hole concentration in the vicinity of the barrier layer 301 increases, This has the effect of reducing the on-voltage.
図９は本発明の第４の実施形態である実施例４に係る半導体装置４０００の断面構成図である。実施例４の特徴は、幅広のトレンチ４０１の内側にサイドウォールゲート４０２とフィールドプレート４０３とが形成されていることであり、その点において実施例４は実施例１と異なるが、その他の点においては実施例１と同様である。特に、実施例１の図１〜図４で既に説明した部分と同一の参照符号によって示される部分は、実施例４の図９においても実施例１の当該各部分と同様である。 FIG. 9 is a cross-sectional configuration diagram of a semiconductor device 4000 according to Example 4, which is the fourth embodiment of the present invention. A feature of the fourth embodiment is that a sidewall gate 402 and a field plate 403 are formed inside a wide trench 401. In that respect, the fourth embodiment is different from the first embodiment, but in other points. Is the same as in Example 1. In particular, the parts indicated by the same reference numerals as those already described in FIGS. 1 to 4 of the first embodiment are the same as those of the first embodiment in FIG. 9 of the fourth embodiment.
サイドウォールゲート４０２とフィールドプレート４０３は、通常はポリシリコンで形成される。サイドウォールゲート４０２の片側はゲート絶縁層１０８より厚い第１層間絶縁層４０４に覆われている。すなわち、幅広トレンチ４０１内に形成されたサイドウォール型ゲート電極４０２とフィールドプレート４０３との間にゲート絶縁層１０８より厚い第１層間絶縁層４０４が形成されている。 The sidewall gate 402 and the field plate 403 are usually formed of polysilicon. One side of the sidewall gate 402 is covered with a first interlayer insulating layer 404 that is thicker than the gate insulating layer 108. That is, the first interlayer insulating layer 404 thicker than the gate insulating layer 108 is formed between the sidewall type gate electrode 402 formed in the wide trench 401 and the field plate 403.
そのため、本実施例によれば、例えば図１に示されるような通常のトレンチゲートに比べて帰還容量が低減し、高速化により損失が低減する効果がある。更に、フィールドプレート４０３がサイドウォールゲート下部周辺の電界を緩和するため、ゲート絶縁層１０８の信頼性を向上する効果がある。更に、ターンオン時のｄＶ／ｄｔの制御性を向上する効果がある（原理の詳細は特許文献４に記載されている）。 Therefore, according to the present embodiment, for example, the feedback capacitance is reduced as compared with a normal trench gate as shown in FIG. 1, and the loss can be reduced by increasing the speed. Further, since the field plate 403 relaxes the electric field around the lower side of the sidewall gate, the reliability of the gate insulating layer 108 is improved. Furthermore, there is an effect of improving the controllability of dV / dt at turn-on (details of the principle are described in Patent Document 4).
実施例４は図９に示されるように、フィールドプレート４０３の下、すなわちフィールドプレート４０３のｎ-基板１０３側の表面に接して形成される第２層間絶縁層４０５の一部がゲート絶縁層１０８より厚くなっていてもよい。このような構成により、第２層間絶縁層４０５に印加される電界強度が緩和され、信頼性が向上する効果がある。 In the fourth embodiment, as shown in FIG. 9, a part of the second interlayer insulating layer 405 formed below the field plate 403, that is, in contact with the surface of the field plate 403 on the n − substrate 103 side is a gate insulating layer 108. It may be thicker. With such a configuration, the strength of the electric field applied to the second interlayer insulating layer 405 is relaxed, and the reliability is improved.
実施例４は図９に示されるように、エミッタ電極１０４と電気的に接続されているｎ+ソース１０９とｐ+コンタクト層１１０の一部にコンタクト溝４０６が形成されていてもよい。 In the fourth embodiment, as shown in FIG. 9, a contact groove 406 may be formed in a part of the n + source 109 and the p + contact layer 110 electrically connected to the emitter electrode 104.
実施例４のフィールドプレート４０３は、電気的にエミッタ電極と接続されていてもよいし、ゲート電極と接続されていてもよい。 The field plate 403 of Example 4 may be electrically connected to the emitter electrode or may be connected to the gate electrode.
図１０は上述した各実施例に係るＩＧＢＴを用いた電力変換装置５０００の回路構成の一例を示す図である。５０１はゲート駆動回路、５０２はＩＧＢＴ、５０３はダイオード、５０４，５０５は入力端子、５０６から５０８は出力端子であり、インバータ回路に本実施例１から４で説明したＩＧＢＴを適用して電力変換装置を構成している。 FIG. 10 is a diagram illustrating an example of a circuit configuration of the power conversion device 5000 using the IGBT according to each of the above-described embodiments. Reference numeral 501 denotes a gate drive circuit, 502 denotes an IGBT, 503 denotes a diode, 504 and 505 denote input terminals, and 506 to 508 denote output terminals. A power conversion apparatus using the IGBT described in the first to fourth embodiments as an inverter circuit Is configured.
上述した各実施例で説明したＩＧＢＴを電力変換装置に適用することで、電力変換装置の低損失化と高信頼化が実現できる。 By applying the IGBT described in each of the above-described embodiments to the power conversion device, it is possible to realize a reduction in loss and high reliability of the power conversion device.
尚、本実施例ではインバータ回路について説明したが、コンバータやチョッパ等のその他の電力変換装置についても同様の効果が得られる。 In addition, although the inverter circuit was demonstrated in the present Example, the same effect is acquired also about other power converter devices, such as a converter and a chopper.
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。例えば、上述したキャリア濃度や電極材料は一例であり、必ずしもこれに限定されるものではない。また、上述した各実施例では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 In addition, this invention is not limited to an above-described Example, Various modifications are included. The above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. For example, the carrier concentration and the electrode material described above are examples, and are not necessarily limited to these. In each of the above-described embodiments, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type is p-type and the second conductivity type is n-type. The same holds true.
また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、電気配線は説明上必要と考えられるものを示しており、製品上必ずしも全ての電気配線を示しているとは限らない。 Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. Further, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment. In addition, the electrical wiring indicates what is considered necessary for the explanation, and does not necessarily indicate all electrical wiring on the product.
１０００ 実施例１の半導体装置
１０１ コレクタ電極
１０２ ｐコレクタ層（第１半導体層）
１０３ ｎ-基板（半導体基板）
１０４ エミッタ電極
１０５ トレンチ
１０６ ゲート電極
１０７ 絶縁層
１０８ ゲート絶縁層
１０９ ｎ+ソース（第２半導体層）
１１０ ｐ+コンタクト層（第３半導体層）
１１１ ｐベース層（第４半導体層）
１１２ ｎ電界集中層（第５半導体層）
１１３ ｐウェル（第６半導体層）
１１４ ｎバッファ層（第７半導体層）
１００１ 実施例１の変形例１の半導体装置
１００２ 実施例１の変形例２の半導体装置
１００３ 実施例１の変形例３の半導体装置
２０００ 実施例２の半導体装置
２０１、２０２ ｐ凸部
３０００ 実施例３の半導体装置
３０１ バリア層（第８半導体層）
４０００ 実施例４の半導体装置
４０１ 幅広トレンチ
４０２ サイドウォールゲート
４０３ フィールドプレート
４０４ 第１層間絶縁層
４０５ 第２層間絶縁層
４０６ コンタクト溝
５０００ 実施例５の電力変換装置
５０１ ゲート駆動回路
５０２ ＩＧＢＴ
５０３ ダイオード
５０４、５０５ 入力端子
５０６、５０７、５０８ 出力端子
1000 Semiconductor Device of Example 1 101 Collector Electrode 102 p Collector Layer (First Semiconductor Layer)
103 n - substrate (semiconductor substrate)
104 Emitter electrode 105 Trench 106 Gate electrode 107 Insulating layer 108 Gate insulating layer 109 n + source (second semiconductor layer)
110 p + contact layer (third semiconductor layer)
111 p base layer (fourth semiconductor layer)
112 n electric field concentration layer (fifth semiconductor layer)
113 p-well (sixth semiconductor layer)
114 n buffer layer (seventh semiconductor layer)
1001 Semiconductor Device of Modification 1 of Embodiment 1 1002 Semiconductor Device of Modification 2 of Embodiment 1 1003 Semiconductor Device of Modification 3 of Embodiment 1 2000 Semiconductor Device of Embodiment 2 201, 202 p Protrusion 3000 Embodiment 3 Semiconductor device 301 barrier layer (eighth semiconductor layer)
4000 Semiconductor Device of Example 4 401 Wide Trench 402 Side Wall Gate 403 Field Plate 404 First Interlayer Insulating Layer 405 Second Interlayer Insulating Layer 406 Contact Groove 5000 Power Converter of Example 5 501 Gate Drive Circuit 502 IGBT
503 Diode 504, 505 Input terminal 506, 507, 508 Output terminal
Claims (16)
前記コレクタ電極の表面に形成された第１導電型の第１半導体層と、
前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型の半導体基板と、
前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、
前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、
前記トレンチの内側に形成されたゲート電極と、
前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、
前記トレンチに形成されたゲート絶縁層と、
前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層と、
前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層と、
前記ゲート絶縁層に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層と、
前記第４半導体層の前記コレクタ電極側表面の中央部に接して形成され、かつ、不純物濃度が前記半導体基板より高く前記第２半導体層より低い第２導電型の第５半導体層と
を有する絶縁ゲート型バイポーラトランジスタを複数セル備えて構成される
ことを特徴とする半導体装置。 A collector electrode;
A first semiconductor layer of a first conductivity type formed on the surface of the collector electrode;
A second conductivity type semiconductor substrate formed on the opposite side of the first semiconductor layer from the side on which the collector electrode is formed;
An emitter electrode formed on a side of the semiconductor substrate opposite to the side on which the first semiconductor layer is formed;
A trench formed between the emitter electrode and the semiconductor substrate;
A gate electrode formed inside the trench;
An insulating layer formed between the gate electrode and the emitter electrode;
A gate insulating layer formed in the trench;
A second conductivity type second semiconductor layer formed in contact with the gate insulating layer and having an impurity concentration higher than that of the semiconductor substrate;
A third semiconductor layer of a first conductivity type formed in contact with the surface of the emitter electrode on the semiconductor substrate side and having an impurity concentration higher than that of the first semiconductor layer;
A fourth semiconductor layer of a first conductivity type in contact with the gate insulating layer and formed on the semiconductor substrate side of the second semiconductor layer and having an impurity concentration lower than that of the third semiconductor layer;
An insulating layer formed in contact with a central portion of the surface of the fourth semiconductor layer on the collector electrode side and having a second conductivity type fifth semiconductor layer having an impurity concentration higher than that of the semiconductor substrate and lower than that of the second semiconductor layer; A semiconductor device comprising a plurality of gate-type bipolar transistors.
前記第４半導体層の幅は、セル内の前記第４半導体層以外の領域の幅より小さい
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The width of the fourth semiconductor layer is smaller than the width of a region other than the fourth semiconductor layer in the cell.
前記絶縁層の前記半導体基板側の表面に第１導電型の第６半導体層が形成されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
6. A semiconductor device, wherein a first conductive type sixth semiconductor layer is formed on a surface of the insulating layer on the semiconductor substrate side.
前記第６半導体層の深さは前記第４半導体層の深さとほぼ等しい
ことを特徴とする半導体装置。 The semiconductor device according to claim 3.
The depth of the sixth semiconductor layer is substantially equal to the depth of the fourth semiconductor layer.
前記半導体基板は、前記第６半導体層と前記ゲート絶縁層とで挟まれた部分を有する
ことを特徴とする半導体装置。 The semiconductor device according to claim 3.
The semiconductor device, wherein the semiconductor substrate has a portion sandwiched between the sixth semiconductor layer and the gate insulating layer.
前記第１半導体層と前記半導体基板との間に第２導電型の第７半導体層が形成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein a seventh semiconductor layer of a second conductivity type is formed between the first semiconductor layer and the semiconductor substrate.
前記第５半導体層は前記第３半導体層の前記半導体基板側の表面に接して形成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The fifth semiconductor layer is formed in contact with the surface of the third semiconductor layer on the semiconductor substrate side.
前記第３半導体層と前記第５半導体層との間に、前記第４半導体層より前記半導体基板側に突出し、かつ、キャリア濃度が前記第３半導体層より低い、第１導電型の第８半導体層が形成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
An eighth semiconductor of the first conductivity type that protrudes from the fourth semiconductor layer to the semiconductor substrate side and has a carrier concentration lower than that of the third semiconductor layer between the third semiconductor layer and the fifth semiconductor layer. A semiconductor device, wherein a layer is formed.
前記第８半導体層は、複数段の第１導電型の半導体層を含んで構成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 8,
The eighth semiconductor layer includes a plurality of first-conductivity-type semiconductor layers.
前記第８半導体層のピーク濃度は2×1019cm-3以下である
ことを特徴とする半導体装置。 The semiconductor device according to claim 8,
The semiconductor device, wherein the eighth semiconductor layer has a peak concentration of 2 × 10 19 cm −3 or less.
前記第５半導体層と同じかそれ以下のキャリア濃度を持つ第２導電型の第９半導体層が、前記第４半導体層の前記半導体基板側の表面と前記ゲート絶縁層とに接して形成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A ninth semiconductor layer of the second conductivity type having a carrier concentration equal to or lower than that of the fifth semiconductor layer is formed in contact with the surface of the fourth semiconductor layer on the semiconductor substrate side and the gate insulating layer. A semiconductor device.
前記トレンチの内側には更にフィールドプレートが形成され、
前記ゲート電極はサイドウォール型ゲート電極であり、
前記サイドウォール型ゲート電極と前記フィールドプレートとの間に前記ゲート絶縁層より厚い第１層間絶縁層が形成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A field plate is further formed inside the trench,
The gate electrode is a sidewall type gate electrode,
A semiconductor device, wherein a first interlayer insulating layer thicker than the gate insulating layer is formed between the sidewall type gate electrode and the field plate.
前記フィールドプレートの前記半導体基板側の表面に接して第２層間絶縁層が形成され、
前記第２層間絶縁層の一部は前記ゲート絶縁層より厚く形成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 12,
A second interlayer insulating layer is formed in contact with the surface of the field plate on the semiconductor substrate side;
A part of the second interlayer insulating layer is formed thicker than the gate insulating layer.
前記エミッタ電極と電気的に接続されている前記第２半導体層および前記第３半導体層の一部に、前記トレンチより浅いコンタクト溝が形成される
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein a contact groove shallower than the trench is formed in a part of the second semiconductor layer and the third semiconductor layer electrically connected to the emitter electrode.
前記第５半導体層のキャリア濃度は、深さ方向に積分した場合の単位面積当たりの値が1×1012cm-2以上である
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
As for the carrier concentration of the fifth semiconductor layer, a value per unit area when integrated in the depth direction is 1 × 10 12 cm −2 or more.
該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、
該複数の直列接続回路の各直列接続点に接続される複数の出力端子と
を備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、
前記複数の半導体スイッチング素子の各々が、請求項１乃至１５のいずれか１項に記載の半導体装置である
ことを特徴とする電力変換装置。 A pair of input terminals;
A plurality of series connection circuits connected between the input terminals and connected in series with a plurality of semiconductor switching elements;
A plurality of output terminals connected to each series connection point of the plurality of series connection circuits, and a power conversion device that performs power conversion by turning on and off the plurality of semiconductor switching elements,
Each of these semiconductor switching elements is a semiconductor device of any one of Claims 1 thru | or 15, The power converter device characterized by the above-mentioned.
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