JP2015534169A5 - - Google Patents

Claims (6)

1. キャシュメモリの読み出し及び書き込み動作のスケジューリングのプロセスであって、
   前記キャシュメモリを複数のキャッシュバンクに分割することと、
   パイプラインスロット内でデータ読み出し及び書き込み動作をスケジューリングすることと、
   前記キャッシュバンク上で、各パイプラインスロットのデータ読み出し及び書き込み動作を連続的に複数のパスを介して実行することと、
   を含む、プロセス。
2. 請求項１に記載のプロセスであって、
   前記キャッシュメモリを３つのキャッシュバンクの第１のキャッシュメモリと３つのキャッシュバンクの第２のキャッシュメモリとに分割することを更に含む、プロセス。
3. 請求項１に記載のプロセスであって、
   前記スケジューリングすることが、フロントスロットとＤＭＡスロットとバックスロットとをスケジューリングすることを含む、プロセス。
4. 請求項１に記載のプロセスであって、
   前記スケジューリングすることが、フロントスロット動作とＤＭＡスロット動作とバックスロット動作とをスケジューリングすることを含み、
   前記フロントスロット動作がデータを処理することが、メインメモリからフェッチされるべき参照データを決定することと、前記参照データをフェッチするためにメインメモリフェッチ命令を発生することとを含み、
   前記ＤＭＡスロット動作がデータを処理することが、前記メインメモリから前記参照データをフェッチすることと、前記フェッチされた参照データをバンク内のピクセルブロック領域に割り当てることとを含み、
   前記バックスロット動作がデータを処理することが、マルチメディアデータに関連するデータのフレームを処理するために予想フレームを構成するために前記参照データを読み出すことを含む、プロセス。
5. 請求項１に記載のプロセスであって、
   前記実行することが、
   第１のキャッシュバンク上でフロントスロット動作を実行することと、
   その後、前記第１のキャッシュバンク上でＤＭＡスロット動作を実行する間に第２のキャッシュバンク上でフロントスロット動作を実行することと、
   その後、前記第１のキャッシュバンク上でバックスロット動作を実行する一方で、前記第２のキャッシュバンク上でＤＭＡスロット動作を実行する間に第３のキャッシュバンク上でフロントスロット動作を実行することと、
   その後、前記第２のキャッシュバンク上で第１のバックスロット動作を実行する間に前記第３のキャッシュバンク上で第１のＤＭＡスロット動作を実行することと、
   その後、前記第３のキャッシュバンク上で第１のバックスロット動作を実行することと、
   を含む、プロセス。
6. 請求項１に記載のプロセスであって、
   前記実行することが、
   第１のキャッシュバンク上で第１のフロントスロット動作を実行することと、
   その後、前記第１のキャッシュバンク上で第１のＤＭＡスロット動作を実行する間に第２のキャッシュバンク上で第１のフロントスロット動作を実行することと、
   その後、前記第１のキャッシュバンク上で第１のバックスロット動作を実行する一方で、前記第２のキャッシュバンク上で第１のＤＭＡスロット動作を実行する間に第３のキャッシュメモリ上でフロントスロット動作を実行することと、
   その後、前記第２のキャッシュバンク上で第１のバックスロット動作を実行する間に前記第３のキャッシュバンク上で第１のＤＭＡスロット動作を実行することと、
   その後、前記第３のキャッシュバンク上で第１のバックスロット動作を実行することと、
   前記第２のキャッシュバンク上で第２のＤＭＡスロット動作を実行する前に前記第１のキャッシュバンクから全てのデータを削除することと、
   を含む、プロセス。