JP2015233237A - High frequency amplifier - Google Patents
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Abstract
Description
本発明は、無線通信端末用の高周波増幅器に係り、特に、モノリシックマイクロ波集積回路を用いた高周波増幅器の動作特性のばらつきの低減等を図ったものに関する。 The present invention relates to a high-frequency amplifier for a wireless communication terminal, and more particularly to a high-frequency amplifier that uses a monolithic microwave integrated circuit to reduce variation in operating characteristics of the high-frequency amplifier.
近年の無線通信技術の発達に伴い、高周波増幅器は、携帯電話、無線LAN、衛星測位システム等々、その用途は益々広がっている。同時に、これらの無線通信システムを搭載した端末機器は、その生産数量が爆発的に増加しており、無線通信部品のコストダウンと製造能力拡大が、より強く求められつつある。 With the recent development of wireless communication technology, high-frequency amplifiers are increasingly used for mobile phones, wireless LANs, satellite positioning systems, and the like. At the same time, the terminal devices equipped with these wireless communication systems are explosively increasing in production quantity, and there is a strong demand for cost reduction and expansion of manufacturing capacity of wireless communication components.
従来、無線通信端末のRF(Radio Frequency:無線周波数)フロントエンド部は、高周波特性、線形性の優れたGaAs pHEMT(Pseudomorphic High Electron Mobility Transistor)やGaAs HBT(Heterojunction Bipolar Transistor)等の化合物半導体集積回路が使用されてきた。
ところで、最近、より低コストであるSi半導体集積回路の高周波特性向上がめざましく、一部のRFフロントエンド部品では、Si半導体の採用が進んでいるものの、線形性が要求される状況での化合物半導体の需要は未だ根強く存在している。
Conventionally, the RF (Radio Frequency) front-end part of a wireless communication terminal is a compound semiconductor integrated circuit such as GaAs pHEMT (Pseudomorphic High Electron Mobility Transistor) or GaAs HBT (Heterojunction Bipolar Transistor) with excellent high-frequency characteristics and linearity. Has been used.
By the way, recently, the improvement of the high-frequency characteristics of Si semiconductor integrated circuits, which are lower in cost, has been striking, and compound semiconductors in situations where linearity is required, although the adoption of Si semiconductors has progressed in some RF front-end components. There is still strong demand.
また、一般に、GaAs半導体プロセスの製品歩留まりは、GaAs HBTプロセスのほうが、GaAs pHEMTプロセスよりも高いと言われており、GaAs pHEMTプロセスの製品歩留まりがGaAs HBTプロセスに劣る理由として、FETのしきい値電圧の製造ばらつきが大きいため、製品歩留まりが低下することが挙げられている。言い換えれば、GaAs pHEMT集積回路には、現状、FETしきい値電圧の製造ばらつきの問題が存在するため、製品歩留まり改善によるコストダウンの余地が残されている。 In general, the product yield of the GaAs semiconductor process is said to be higher in the GaAs HBT process than in the GaAs pHEMT process. The reason why the product yield of the GaAs pHEMT process is inferior to the GaAs HBT process is It is mentioned that the product yield decreases because of the large manufacturing variation of voltage. In other words, the GaAs pHEMT integrated circuit currently has a problem of manufacturing variation in the FET threshold voltage, so there is still room for cost reduction by improving the product yield.
図8には、RFフロントエンド受信部のLNA(Low Noise Amplifier:低雑音増幅器)回路として使用されているFET増幅器の従来の回路構成例が示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
LNA回路は、微弱な受信信号を低雑音で増幅する回路であるが、受信電力は、受信状況により大きく変動し、加えて、受信信号以外の隣接周波数の信号が強入力されることもあるため、耐入力性能も要求される部品である(例えば非特許文献1等参照)。
FIG. 8 shows an example of a conventional circuit configuration of an FET amplifier used as an LNA (Low Noise Amplifier) circuit of an RF front-end receiving unit. Hereinafter, referring to FIG. Such a conventional circuit will be described.
An LNA circuit is a circuit that amplifies a weak received signal with low noise, but the received power fluctuates greatly depending on the reception situation, and in addition, a signal of an adjacent frequency other than the received signal may be strongly input. In addition, it is a component that also requires input-proof performance (see, for example, Non-Patent Document 1).
図8に示されたLNA回路は、ミラートランジスタ101Aとソース接地アンプトランジスタ102Aとで構成されたカレントミラー回路と、このカレントミラー回路による電流制御を受けるアンプトランジスタ102A,103Aとで構成されたカスコード接続アンプとに大別されて構成されたものとなっている
The LNA circuit shown in FIG. 8 has a cascode connection composed of a current mirror circuit composed of a
かかる構成のLNA回路の動作について説明する。
最初に、基本的なDC動作について説明する。
まず、一般的なLAN回路のアンプ動作は、A級バイアスとなっている。
カスコード接続アンプを構成するアンプトランジスタ102A,103Aのドレイン電流IDDは、ミラートランジスタ101Aのドレイン電流である基準電流IREFに比例した電流となる。より具体的には、基準電流IREFが負荷抵抗RLにおいて電圧降下VL=RL×IREFを発生させる結果、ミラートランジスタ101Aのドレインには、電源電圧VDDからVLだけ減じた電圧Vd1が印加される。このとき、ミラートランジスタ101Aのゲート電圧Vg1は、Vd1と等しい。
The operation of the LNA circuit having such a configuration will be described.
First, basic DC operation will be described.
First, the amplifier operation of a general LAN circuit is a class A bias.
The drain current IDD of the
また、ミラートランジスタ101Aのゲート電圧Vg1は、ミラートランジスタ101Aのドレイン電流がIREFとなるバイアス点で均衡し、このゲート電圧Vg1は、抵抗器301Aを介してソース接地トランジスタ102Aのゲートへ印加される。
ここで、ミラートランジスタ101Aの総ゲート幅をWgt1、ソース接地アンプトランジスタ102Aの総ゲート幅をWgt2とし、ソース接地アンプトランジスタ102Aのドレイン電圧及びゲート電圧が、ミラートランジスタ101Aのドレイン電圧Vd1及びゲート電圧Vg1とほぼ等しいと仮定したとき、ソース接地アンプトランジスタ102Aのドレイン電流IDDは、(Wgt2/Wgt1)×IREFだけ流れる。
The gate voltage Vg1 of the
Here, the total gate width of the
なお、ゲート接地アンプトランジスタ103Aのバイアス点は、ソース接地アンプトランジスタ102Aの動作を妨げない範囲に設定される。より具体的には、負荷抵抗器RLを抵抗分割することで生成される、VDDからVd1の範囲で任意の電圧がゲート接地アンプトランジスタ103Aのゲートに印加される。
しかして、カスコード接続アンプのアンプトランジスタ間接続ノードの電圧は、ゲート接地アンプトランジスタ103Aのドレイン電流がIDDとなるソース電圧で均衡する。このとき、ゲート接地アンプトランジスタ103Aのドレインには、インダクタ501Aを介して電源電圧VDDが印加されている。
また、分割抵抗器304Aと分割抵抗器305Aの接続ノードにシャント接続されている3段直列ダイオード201A〜203Aは、電源電圧VDDが定格値より高いときに、IDD増加を抑制するために設けられているものである。
Note that the bias point of the
Therefore, the voltage at the connection node between the amplifier transistors of the cascode-connected amplifier is balanced by the source voltage at which the drain current of the
Further, the three-
次に、従来のLNA回路のRF動作について説明する。
図8に示された構成において、カスコード接続アンプは、前段がソース接地アンプ、後段がゲート接地アンプからなる2段アンプ構成と見なすことができる。
このため、高周波入力端子RFINは、前段アンプの入力側にDCカットキャパシタ401Aを、高周波出力端子RFOUTは、後段アンプの出力側にDCカットキャパシタ402Aを介して接続されている。
Next, the RF operation of the conventional LNA circuit will be described.
In the configuration shown in FIG. 8, the cascode-connected amplifier can be regarded as a two-stage amplifier configuration in which the front stage is a source grounded amplifier and the rear stage is a gate grounded amplifier.
For this reason, the high frequency input terminal RFIN is connected to the input side of the pre-stage amplifier via the
先に述べたように、ゲート接地アンプトランジスタ103Aのゲートは、VDDからVd1の範囲で任意の電圧が印加されているためDC接地されておらず、代わりにバイパスキャパシタ403Aを接続することにより、AC接地されている。
抵抗器301Aは、ミラートランジスタ101Aのゲートに、高周波信号が侵入して、アンプ回路のバイアスが変動するのを防ぐと共に、ソース接地アンプのNF(Noise Figure:雑音指数)劣化を防ぐよう機能するものである。
As described above, the gate of the
The
一般的に、LNA回路に使用されるソース接地アンプトランジスタは、総ゲート幅が小さく、入力インピーダンスが高い。上述の抵抗器301Aの抵抗値は、ソース接地アンプトランジスタの入力インピーダンスと比べて十分大きくする必要があり、数十キロオームの高抵抗が用いられる。
抵抗器301Aの代わりに、同等の高周波インピーダンスを有するチョークインダクタを接続することも可能であるが、インダクタンス値が大きいために集積回路化には不向きである。
In general, a common source amplifier transistor used in an LNA circuit has a small total gate width and a high input impedance. The resistance value of the above-described
A choke inductor having an equivalent high-frequency impedance can be connected instead of the
同様に、抵抗器306Aも高周波信号遮断のために接続される。
また、このLNA回路を使用する際には、高周波入力端子RFIN、高周波出力端子RFOUTの外側に、受動素子からなるインピーダンス整合回路が接続される。
さらに、ソース接地アンプトランジスタ102Aのソースとグランドとの間にインダクタを接続して直列帰還をかけることで、インピーダンス整合とNF整合を両立させることが一般的に行われている。
Similarly, the
When this LNA circuit is used, an impedance matching circuit composed of passive elements is connected to the outside of the high frequency input terminal RFIN and the high frequency output terminal RFOUT.
Furthermore, it is common practice to achieve both impedance matching and NF matching by connecting an inductor between the source and ground of the common-
ここで、上述の従来回路の製品歩留まりについて考える。
先に述べたように、GaAs pHEMTプロセスでは、FETしきい値電圧の製造ばらつきが、製品歩留まりに大きく影響すると言われている。LNA回路は、カスコード接続アンプのドレイン電流IDDの増減により、その特性が大きく変動するため、製品歩留まり確保のためには、ドレイン電流IDDを一定に保つ必要がある。
Here, the product yield of the above-described conventional circuit is considered.
As described above, in the GaAs pHEMT process, it is said that the manufacturing variation of the FET threshold voltage greatly affects the product yield. Since the characteristics of the LNA circuit vary greatly depending on the increase / decrease of the drain current IDD of the cascode-connected amplifier, it is necessary to keep the drain current IDD constant in order to secure the product yield.
FETしきい値電圧がΔVth変動する場合、ミラートランジスタ101Aのゲート電圧Vg1とソース接地アンプトランジスタ102Aのゲート電圧Vg2が共にΔVth分だけ変動すれば、ドレイン電流IDDを一定に保つことが可能であるが、実際には、ドレイン電流IDDのばらつきが発生する。
このドレイン電流IDDのばらつきの第1の原因は、抵抗器301Aが高抵抗であり、かつ、ソース接地アンプトランジスタ102Aの順方向ゲート電流が流れることで、抵抗器301Aに電圧降下が生じてしまうことにある。結果として、ゲート電圧Vg1とVg2が一致せず、Vg2の変動量ΔVg2は、FETしきい値電圧の変動量ΔVthよりも小さくなる。
When the FET threshold voltage varies by ΔVth, the drain current IDD can be kept constant if both the gate voltage Vg1 of the
The first cause of the variation in the drain current IDD is that the
GaAs pHEMTプロセスのFET構造として、ゲート電極がショットキー接合であるMESFET(MEtal-Semiconductor FET)や、pn接合であるJFET(Junction FET)が使用されている。これらのFETは、いずれもゲート・ドレイン間、ゲート・ソース間にダイオードを有しており、ソース接地トランジスタの場合、ゲート・ソース間ダイオードが導通することによりゲート順方向電流が流れる。 As the FET structure of the GaAs pHEMT process, a MESFET (MEtal-Semiconductor FET) whose gate electrode is a Schottky junction and a JFET (Junction FET) whose pn junction is used are used. Each of these FETs has a diode between the gate and the drain and between the gate and the source. In the case of a common source transistor, a gate forward current flows when the gate-source diode becomes conductive.
このゲート順方向電流の大きさは、ダイオード立ち上がり電圧Vfとダイオード接合面積によって定まり、ダイオード接合面積は、トランジスタの総ゲート幅に比例する。
一方、ダイオード立ち上がり電圧Vfは、接合の種類によって異なり、GaAsの場合、ショットキー接合で0.6V程度、pn接合で1.0V程度である。ソース接地アンプトランジスタ102Aがエンハンスメント型MESFETの場合は、ゲート順方向電流が多く流れるが、これは、図8に示された従来のLNA回路でも同様である。
The magnitude of the gate forward current is determined by the diode rising voltage Vf and the diode junction area, and the diode junction area is proportional to the total gate width of the transistor.
On the other hand, the diode rising voltage Vf differs depending on the type of junction, and in the case of GaAs, it is about 0.6 V for a Schottky junction and about 1.0 V for a pn junction. When the common
また、ドレイン電流IDDのばらつきの第2の原因は、ミラートランジスタ101Aの負荷が純抵抗であるため、基準電流IREFを一定に保てないことにある。
FETしきい値電圧が変動すると、ミラートランジスタ101Aのゲート電圧Vg1と共にドレイン電圧Vd1も変動するため、負荷抵抗RLにかかる電圧差が変動し、その結果、基準電流IREFも変動する。
以上のことから、ゲート電圧Vg1とVg2が一致しないことに加えて、基準電流IREFも変動することで、カレントミラー回路が理想動作から外れ、ドレイン電流IDDのばらつきが発生するということが言える。
The second cause of the variation in the drain current IDD is that the reference current IREF cannot be kept constant because the load of the
When the FET threshold voltage fluctuates, the drain voltage Vd1 fluctuates together with the gate voltage Vg1 of the
From the above, it can be said that in addition to the gate voltages Vg1 and Vg2 not matching, the reference current IREF also fluctuates, so that the current mirror circuit deviates from the ideal operation and the drain current IDD varies.
この場合、各トランジスタのゲート電圧の関係は、Vg1>Vg2、ΔVg1<ΔVth、ΔVg2<ΔVthとなっている。加えて、カレントミラー回路以外の付加回路、特に、抵抗器304A,305Aの接続ノードにシャント接続されている3段直列ダイオード201A〜203Aは、ドレイン電流IDDのばらつきをさらに拡大させている。
In this case, the relationship between the gate voltages of the transistors is Vg1> Vg2, ΔVg1 <ΔVth, and ΔVg2 <ΔVth. In addition, additional circuits other than the current mirror circuit, in particular, the three-
図9には、従来回路におけるドレイン電流IDDとソース接地アンプトランジスタ102Aのゲート電圧Vg2の、電源電圧VDDとFETしきい値電圧Vthに対する依存性のシミュレーション結果が示されており、以下、同図を参照しつつ、その内容について説明する。
FIG. 9 shows a simulation result of the dependence of the drain current IDD and the gate voltage Vg2 of the common
まず、図9(A)において、横軸は電源電圧VDDを、縦軸はドレイン電流IDDとゲート電圧Vg2を、それぞれ表している。
同図において、電源電圧VDDの変化に対するドレイン電流IDDの変化が実線の特性線で、電源電圧VDDの変化に対するゲート電圧Vg2の変化が破線の特性線で、それぞれ示されている。
First, in FIG. 9A, the horizontal axis represents the power supply voltage VDD, and the vertical axis represents the drain current IDD and the gate voltage Vg2.
In the figure, the change in the drain current IDD with respect to the change in the power supply voltage VDD is indicated by a solid characteristic line, and the change in the gate voltage Vg2 with respect to the change in the power supply voltage VDD is indicated by a dotted characteristic line.
また、図9(B)において、横軸はFETしきい値電圧Vthを、縦軸はドレイン電流IDDと、ゲート電圧Vg2とFETしきい値電圧Vthとの差を、それぞれ表している。
同図において、FETしきい値電圧Vthの変化に対するドレイン電流IDDの変化が実線の特性線で示されている。
また、同図において、FETしきい値電圧Vthの変化に対するゲート電圧Vg2の変化は、ゲート電圧Vg2の変化そのものをプロットするのではなく、(Vg2−Vth)をプロットしたものが破線によりゲート電圧Vg2の変化特性として示されている。
In FIG. 9B, the horizontal axis represents the FET threshold voltage Vth, and the vertical axis represents the drain current IDD and the difference between the gate voltage Vg2 and the FET threshold voltage Vth.
In the figure, the change in the drain current IDD with respect to the change in the FET threshold voltage Vth is indicated by a solid characteristic line.
In the figure, the change of the gate voltage Vg2 with respect to the change of the FET threshold voltage Vth does not plot the change of the gate voltage Vg2 itself, but the plot of (Vg2−Vth) shows the gate voltage Vg2 by a broken line. It is shown as a change characteristic.
シミュレーションの前提として、カレントミラー回路に関する具体的な回路定数は、ミラートランジスタ101Aがエンハンスメント型FETで総ゲート幅Wgt1=6μm、ソース接地アンプトランジスタ102Aがエンハンスメント型FETで総ゲート幅Wgt2=200μm、ゲート接地アンプトランジスタ103Aがエンハンスメント型FETで総ゲート幅Wgt3=200μm、抵抗器301Aの抵抗値R1=20kΩ、抵抗器304Aの抵抗値R4=6.5kΩ、抵抗器305Aの抵抗値R5=4.6kΩ、抵抗器306Aの抵抗値R6=15kΩである。なお、本回路は、電源電圧VDD=3.3V時にドレイン電流IDD=8mAとなるように設定されている。
As a premise of the simulation, specific circuit constants relating to the current mirror circuit are as follows. The
同図によれば、電源電圧VDDの変化に対してゲート電圧Vg2は殆ど大きな変化は無いにもかかわらず、ドレイン電流IDDは電源電圧VDDの上昇と共に大きく増加することが理解できる(図9(A)参照)。
一方、FETしきい値電圧の変動に対してゲート電圧Vg2は追従しておらず、特に、FETしきい値電圧が上昇した際にドレイン電流IDDが減少することが理解できる(図9(B)参照)。
According to FIG. 9, it can be understood that the drain current IDD greatly increases as the power supply voltage VDD increases, although the gate voltage Vg2 hardly changes with respect to the power supply voltage VDD (FIG. 9A). )reference).
On the other hand, the gate voltage Vg2 does not follow the fluctuation of the FET threshold voltage, and in particular, it can be understood that the drain current IDD decreases when the FET threshold voltage increases (FIG. 9B). reference).
このようなFETしきい値電圧の製造ばらつきを原因とするドレイン電流IDDのばらつきを抑制する方法としては、例えば、カレントミラー回路の負荷抵抗RLに、非線形素子である電流飽和抵抗を使用する方法などが提案されている(例えば、特許文献1等参照)。 As a method of suppressing the variation of the drain current IDD caused by the manufacturing variation of the FET threshold voltage, for example, a method of using a current saturation resistor as a non-linear element for the load resistor RL of the current mirror circuit, etc. Has been proposed (see, for example, Patent Document 1).
これは、特に、先に述べたミラートランジスタ101Aの負荷が純抵抗であることに起因して、基準電流IREFが一定に保てず、そのため、ドレイン電流IDDのばらつきを招くことを回避するために有効な方法であるが、電流飽和抵抗が一般的な素子でないため、適用範囲が限定され、汎用性に欠けるという問題がある。
また、上述の特許公報においては、ソース接地アンプトランジスタ102Aの順方向ゲート電流が微少で抵抗器301Aに電圧降下が生じないことを前提条件としたものであるため、先に述べたドレイン電流IDDのばらつきの第1の原因について何ら解決策を提案するものではない。
This is particularly to avoid the fact that the reference current IREF cannot be kept constant because the load of the
In the above-mentioned patent publication, since the forward gate current of the common-
本発明は、上記実状に鑑みてなされたもので、ソース接地FETを用いた増幅器のドレイン電流のばらつき低減と製造歩留まりの向上を可能とする高周波増幅器を提供するものである。 The present invention has been made in view of the above circumstances, and provides a high-frequency amplifier capable of reducing variations in drain current of an amplifier using a common-source FET and improving the manufacturing yield.
上記本発明の目的を達成するため、本発明に係る高周波増幅器は、
ソース接地された第1及び第2の電界効果トランジスタを有し、前記第1及び第2の電界効果トランジスタの各々のゲートが相互に接続され、前記第1の電界効果トランジスタの電流を基準電流として前記第1及び第2の電界効果トランジスタによりカレントミラー回路を構成することにより、高周波信号の増幅を行う前記第2の電界効果トランジスタのドレイン電流を制御可能としてなる高周波増幅器において、
前記第1及び第2の電界効果トランジスタのゲート間にゲート抵抗器が接続されると共に、前記第1の電界効果トランジスタのゲートとグランドとの間にシャント抵抗器が接続され、前記第1の電界効果トランジスタのドレインと前記第2の電界トランジスタのゲート間にドレイン・ゲート間抵抗器が接続され、前記第1の電界効果トランジスタのドレインには、負荷を介して基準電圧が印加可能に構成されてなるものである。
In order to achieve the above object of the present invention, a high frequency amplifier according to the present invention comprises:
Source-grounded first and second field effect transistors are provided, the gates of the first and second field effect transistors are connected to each other, and the current of the first field effect transistor is used as a reference current In a high-frequency amplifier that can control a drain current of the second field-effect transistor that amplifies a high-frequency signal by configuring a current mirror circuit with the first and second field-effect transistors,
A gate resistor is connected between the gates of the first and second field effect transistors, and a shunt resistor is connected between the gate of the first field effect transistor and the ground. A drain-gate resistor is connected between the drain of the effect transistor and the gate of the second field effect transistor, and a reference voltage can be applied to the drain of the first field effect transistor via a load. It will be.
本発明によれば、第1の電界効果トランジスタのゲートをシャント抵抗器を介してグランドに接続することで、ゲート電圧が半固定化される結果、FETしきい値電圧変動時に第1の電界効果トランジスタに流れる基準電流を意図的に変化させて、第1の電界効果トランジスタのドレイン電圧の変動量をFETしきい値電圧変動量に近づけることが可能となり、それによって得られた電圧を、ソース接地の第2の電界効果トランジスタのゲートに印加することで、第2の電界効果トランジスタのゲート電圧をFETしきい値電圧変動に追従させ、ドレイン電流のばらつき低減を図ることができるという効果を奏するものである。
また、本発明によれば、ソース接地の第2の電界効果トランジスタのソースに、例えば、抵抗器やインダクタを挿入することで、カレントミラー回路のトランジスタ対の回路対称性を崩したとしてもシャント抵抗器の抵抗値や、第1の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。
さらに、本発明によれば、ソース接地の第2の電界効果トランジスタがエンハンスメント型MESFETのようなゲート順方向電流が流れるトランジスタである場合であっても、ゲート順方向電流が第1の電界効果トランジスタのドレインと第2の電界効果トランジスタのゲート間のドレイン・ゲート間抵抗器に流れることで生ずる電圧降下を見込んだ上で、シャント抵抗器の抵抗値や、第1の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。
According to the present invention, the gate of the first field effect transistor is connected to the ground via the shunt resistor, so that the gate voltage is semi-fixed. By intentionally changing the reference current flowing through the transistor, it becomes possible to bring the fluctuation amount of the drain voltage of the first field effect transistor closer to the fluctuation amount of the FET threshold voltage, and the voltage obtained thereby is grounded to the source By applying the voltage to the gate of the second field effect transistor, the gate voltage of the second field effect transistor can be made to follow the fluctuation of the FET threshold voltage, and the drain current variation can be reduced. It is.
Further, according to the present invention, even if the circuit symmetry of the transistor pair of the current mirror circuit is broken by inserting, for example, a resistor or an inductor into the source of the second field effect transistor with common source, the shunt resistor By appropriately adjusting the resistance value of the capacitor and the total gate width of the first field effect transistor, variation in drain current can be reduced.
Furthermore, according to the present invention, even if the second field effect transistor with common source is a transistor in which a gate forward current flows, such as an enhancement type MESFET, the gate forward current is the first field effect transistor. In consideration of a voltage drop caused by flowing in the drain-gate resistor between the drain of the second field effect transistor and the gate of the second field effect transistor, and the total gate width of the first field effect transistor By appropriately adjusting the value, variation in drain current can be reduced.
以下、本発明の実施の形態について、図1乃至図7を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波増幅器の基本回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における高周波増幅器は、高周波信号の増幅を行うアンプトランジスタ(第2の電界効果トランジスタ)102と、このアンプトランジスタ102とカレントミラー回路を構成するミラートランジスタ(第1の電界効果トランジスタ)101とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態において、ミラートランジスタ101とアンプトランジスタ102には、共に、エンハンスメント型FETが用いられている。
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 7.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, an example of a basic circuit configuration of a high-frequency amplifier according to an embodiment of the present invention will be described with reference to FIG.
A high frequency amplifier according to an embodiment of the present invention includes an amplifier transistor (second field effect transistor) 102 that amplifies a high frequency signal, and a mirror transistor (first field effect transistor) that forms a current mirror circuit with the amplifier transistor 102. ) 101 as a main component.
In the embodiment of the present invention, enhancement type FETs are used for both the
以下、具体的な回路構成について説明すれば、まず、ミラートランジスタ101とアンプトランジスタ102は、共にソース接地されると共に、各々のゲートがゲート抵抗器301を介して相互に接続されている。
さらに、ミラートランジスタ101とアンプトランジスタ102の各々のゲートは、シャント抵抗器302を介してグランドに接続される一方、ゲート用DCカットキャパシタ401及び高周波入力端子11を介して外部から高周波信号が入力可能となっている。
Hereinafter, a specific circuit configuration will be described. First, both the
Furthermore, the gates of the
また、ミラートランジスタ101のドレインは負荷(図1においては「LOAD」と表記)601及び基準電圧端子13を介して外部から基準電圧が印加可能となっていると共に、ドレイン・ゲート間抵抗器303を介してアンプトランジスタ102のゲートと接続されている。
一方、アンプトランジスタ102のドレインは、インダクタ501及び電源電圧端子14を介して外部から電源電圧が印加可能とされると共に、ドレイン用DCカットキャパシタ402及び高周波出力端子12を介して増幅された高周波信号を外部へ出力可能となっている。
Further, the drain of the
On the other hand, a power supply voltage can be applied to the drain of the
次に、かかる構成における回路動作について説明する。
最初に、基本的なDC動作について説明する。
この高周波増幅器におけるカレントミラー回路は、従来と異なり、ミラートランジスタ101のドレインとゲートの接続がない構成となっている。
ミラートランジスタ101のゲート電圧Vg1は、ミラートランジスタ101のドレイン電圧Vd1が、ゲート抵抗器301、ドレイン・ゲート間抵抗器303、及び、シャント抵抗器302での電圧降下で分圧されることによって設定され、ゲート抵抗器301とシャント抵抗器302の接続ノードの電圧が印加されるようになっている。
Next, the circuit operation in such a configuration will be described.
First, basic DC operation will be described.
The current mirror circuit in this high-frequency amplifier has a configuration in which the drain and gate of the
The gate voltage Vg1 of the
また、アンプトランジスタ102のゲート電圧Vg2も同様であり、ドレイン・ゲート間抵抗器303とゲート抵抗器301の接続ノードの電圧が印加されるようになっている。
アンプトランジスタ102のゲート順方向電流が無視できない場合、ドレイン・ゲート間抵抗器303にはシャント抵抗器302を流れる電流に加えて、アンプトランジスタ102のゲート順方向電流も流れるため、ドレイン・ゲート間抵抗器303での電圧降下量が増加する。
The same applies to the gate voltage Vg2 of the
When the gate forward current of the
他方、ミラートランジスタ101の総ゲート幅は、通常、十分小さいため、ミラートランジスタ101のゲート順方向電流は無視できる。
ミラートランジスタ101のドレインには、負荷601を介して基準電圧VREFが印加されており、ミラートランジスタ101のドレイン電圧Vd1は、負荷601の電流特性がミラートランジスタ101のドレインを流れる基準電流IREF及びドレイン・ゲート間抵抗器303を流れる電流の和と一致するバイアス点で均衡する。
On the other hand, since the total gate width of the
A reference voltage VREF is applied to the drain of the
また、アンプトランジスタ102のドレインには、インダクタ501を介して電源電圧VDDが印加されている。
以上のようにして、アンプトランジスタ102のゲート電圧Vg2は、カレントミラー回路型バイアス回路と抵抗バイアス回路の合成回路によって設定され、それに応じたドレイン電流IDDが流れるようになっている。
The power supply voltage VDD is applied to the drain of the
As described above, the gate voltage Vg2 of the
次に、FETしきい値電圧変動時のドレイン電流IDDばらつきについて説明する。
ミラートランジスタ101とアンプトランジスタ102から構成されるカレントミラー回路は、ミラートランジスタ101のドレイン電流が基準電流IREFとなるように、ミラートランジスタ101のゲート電圧Vg1を可変させる回路もあるが、本発明の実施の形態においては、ミラートランジスタ101のゲートにシャント抵抗器302が接続されることで逆に固定化されるものとなっている。
ミラートランジスタ101のゲート電圧Vg1の可変量は、シャント抵抗器302の大きさに比例する。
Next, the drain current IDD variation when the FET threshold voltage fluctuates will be described.
The current mirror circuit composed of the
The variable amount of the gate voltage Vg1 of the
ここで、FETしきい値電圧が変動すると、ミラートランジスタ101のゲート電圧Vg1が固定化されているために、ミラートランジスタ101のドレイン電流IREFが変動する。具体的には、FETしきい値電圧増加時に電流IREFは減少し、FETしきい値電圧減少時に電流IREFは増加する。
また、同時に、アンプトランジスタ102のゲート順方向電流Ig2は、FETしきい値電圧増加時に増加し、FETしきい値電圧減少時に減少する。
一方、シャント抵抗器302を流れる電流は、ゲート電圧Vg1が固定されているため変動は少ない。
Here, when the FET threshold voltage fluctuates, the drain voltage IREF of the
At the same time, the gate forward current Ig2 of the
On the other hand, the current flowing through the
FETしきい値電圧がΔVth変動した時の基準電流IREFの変動量をΔIREF、アンプトランジスタ102のゲート電流Ig2の変動量をΔIg2とし、簡単化のため、シャント抵抗器302を流れる電流は変動しないと仮定すると、負荷601を流れる電流Iloadの変動量ΔIloadは、ΔIg2−ΔIREFとなる。ここで、ΔIREFは、調整可能なパラメータである。
また、ドレイン・ゲート間抵抗器303の抵抗値をR3とし、負荷601が抵抗性負荷である場合、負荷601での電圧降下の変動量がΔVth+R3×ΔIg2となるようなΔIloadとすべくΔIREFを適宜調整した場合、アンプトランジスタ102のゲート電圧変動量ΔVg2はΔVthと一致し、ドレイン電流IDDのばらつきは発生しない。
When the FET threshold voltage fluctuates by ΔVth, the variation amount of the reference current IREF is ΔIREF, the variation amount of the gate current Ig2 of the
Further, when the resistance value of the
このとき、各トランジスタのゲート電圧の関係は、Vg1<Vg2、ΔVg1<ΔVth、ΔVg2=ΔVthとなっている。
また、負荷601が定電流特性を有している場合であっても、ミラートランジスタ101のドレイン電圧の変動量ΔVd1が、ΔVth+R3×ΔIg2となるようΔIREFを適宜調整することで、同様の作用、効果を得ることが可能である。
At this time, the relationship between the gate voltages of the transistors is Vg1 <Vg2, ΔVg1 <ΔVth, and ΔVg2 = ΔVth.
Even when the
次に、上述の基本回路の具体的回路構成例の第1の実施例について、図2を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第1の実施例は、図1における負荷601を抵抗負荷で構成したものである。
Next, a first embodiment of a specific circuit configuration example of the basic circuit will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In the first embodiment, the
すなわち、負荷抵抗器304が負荷としてミラートランジスタ101のドレインと電源電圧端子14との間に直列接続されて設けられたものとなっている。
各素子の具体的な回路定数は、ミラートランジスタ101がエンハンスメント型FETで、総ゲート幅Wgt1=12μm、アンプトランジスタ102がエンハンスメント型FETで、総ゲート幅Wgt2=200μm、ゲート抵抗器301の抵抗値R1=15kΩ、シャント抵抗器302の抵抗値R2=200kΩ、ドレイン・ゲート間抵抗器303の抵抗値R3=15kΩ、負荷抵抗器304の抵抗値R4=17kΩである。なお、本回路は、電源電圧VDD=3.3V時にドレイン電流IDD=8mAとなるように設定されている。
That is, the
The specific circuit constant of each element is that the
この第1の実施例においては、図1に示された基本回路と異なり、図1における基準電圧端子13が、電源電圧端子14と共通化されているが、電源電圧VDDの増加と同時に基準電圧VREFも増加する条件下で、電源電圧依存性シミュレーションを実施するためであり、DC特性上は、図1に示された基本回路との違いは無い。
In the first embodiment, unlike the basic circuit shown in FIG. 1, the
図3(A)には、この第1の実施例におけるドレイン電流IDDとアンプトランジスタ102のゲート電圧Vg2の、電源電圧VDDに対する依存性のシミュレーション結果が、図3(B)には、この第1の実施例におけるドレイン電流IDDのFETしきい値電圧Vthに対する依存性のシミュレーション結果、及び、アンプトランジスタ102のゲート電圧Vg2とFETしきい値電圧Vthとの差のFETしきい値電圧Vthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
FIG. 3A shows a simulation result of the dependency of the drain current IDD and the gate voltage Vg2 of the
まず、図3(A)において、横軸は電源電圧VDDを、縦軸はドレイン電流IDDとゲート電圧Vg2を、それぞれ表している。
図3(A)において、電源電圧VDDの変化に対するドレイン電流IDDの変化が実線の特性線で、電源電圧VDDの変化に対するゲート電圧Vg2の変化が破線の特性線で、それぞれ示されている。
First, in FIG. 3A, the horizontal axis represents the power supply voltage VDD, and the vertical axis represents the drain current IDD and the gate voltage Vg2.
In FIG. 3A, the change in the drain current IDD with respect to the change in the power supply voltage VDD is indicated by a solid characteristic line, and the change in the gate voltage Vg2 with respect to the change in the power supply voltage VDD is indicated by a broken characteristic line.
また、図3(B)において、横軸はFETしきい値電圧Vthを、縦軸はドレイン電流IDDと、ゲート電圧Vg2とFETしきい値電圧Vthとの差を、それぞれ表している。
図3(B)において、FETしきい値電圧Vthの変化に対するドレイン電流IDDの変化が実線の特性線で示されている。
また、図3(B)において、FETしきい値電圧Vthの変化に対するゲート電圧Vg2の変化は、ゲート電圧Vg2の変化そのものをプロットするのではなく、(Vg2−Vth)をプロットしたものを破線によりゲート電圧Vg2の変化特性として示している。
In FIG. 3B, the horizontal axis represents the FET threshold voltage Vth, and the vertical axis represents the drain current IDD and the difference between the gate voltage Vg2 and the FET threshold voltage Vth.
In FIG. 3B, the change in the drain current IDD with respect to the change in the FET threshold voltage Vth is indicated by a solid characteristic line.
In FIG. 3B, the change of the gate voltage Vg2 with respect to the change of the FET threshold voltage Vth does not plot the change of the gate voltage Vg2 itself, but plots (Vg2−Vth) by a broken line. This is shown as a change characteristic of the gate voltage Vg2.
同図によれば、抵抗負荷の電源電圧依存性を反映して、ゲート電圧Vg2及びドレイン電流IDDは、電源電圧依存性が大きいことが理解できる(図3(A)参照)。
一方、FETしきい値電圧の変動に対してゲート電圧Vg2は、従来回路と異なり、追従しており、ドレイン電流IDDのばらつきが非常に少ないことが理解できる(図3(B)参照)。
According to the figure, it can be understood that the gate voltage Vg2 and the drain current IDD are largely dependent on the power supply voltage, reflecting the power supply voltage dependence of the resistance load (see FIG. 3A).
On the other hand, unlike the conventional circuit, the gate voltage Vg2 follows the fluctuation of the FET threshold voltage, and it can be understood that the variation in the drain current IDD is very small (see FIG. 3B).
次に、上述の基本回路の具体的回路構成例の第2の実施例について、図4を参照しつつ説明する。
なお、図1、又は、図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の実施例は、図1における負荷601を、負荷とアクティブロードトランジスタとを有する定電流負荷で構成したものである。
Next, a second embodiment of a specific circuit configuration example of the basic circuit will be described with reference to FIG.
The same components as those shown in FIG. 1 or FIG. 2 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In the second embodiment, the
すなわち、デプレッション型FETを用いたアクティブロードトランジスタ104のソースは、抵抗器304を介してミラートランジスタ101のドレインに接続されると共に、ミラートランジスタ101のドレインにはアクティブロードトランジスタ104のゲートが接続されている。
そして、アクティブロードトランジスタ104のドレインは、電源電圧端子14に接続されている。
That is, the source of the
The drain of the
各素子の具体的な回路定数は、ミラートランジスタ101がエンハンスメント型FETで、総ゲート幅Wgt1=12μm、アンプトランジスタ102がエンハンスメント型FETで、総ゲート幅Wgt2=200μm、アクティブロードトランジスタ104がデプレッション型FETで、総ゲート幅Wgt4=200μm、ゲート抵抗器301の抵抗値R1=15kΩ、シャント抵抗器302の抵抗値R2=300kΩ、ドレイン・ゲート間抵抗器303の抵抗値R3=15kΩ、抵抗器304の抵抗値R4=1.6kΩである。
図2に示された第1の実施例と比べると、シャント抵抗器302の抵抗値が大きく、FETしきい値電圧変動時の基準電流IREFの変動量ΔIREFを減少させる構成となっている。
The specific circuit constant of each element is that the
Compared with the first embodiment shown in FIG. 2, the resistance value of the
図5(A)には、この第2の実施例におけるドレイン電流IDDとアンプトランジスタ102のゲート電圧Vg2の、電源電圧VDDに対する依存性のシミュレーション結果が、図5(B)には、この第2の実施例におけるドレイン電流IDDのFETしきい値電圧Vthに対する依存性のシミュレーション結果、及び、アンプトランジスタ102のゲート電圧Vg2とFETしきい値電圧Vthとの差のFETしきい値電圧Vthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
なお、図5(A)は、先の図3(A)に、図5(B)は、先の図3(B)に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。
FIG. 5A shows a simulation result of the dependency of the drain current IDD and the gate voltage Vg2 of the
5A is a characteristic diagram corresponding to FIG. 3A, and FIG. 5B is a characteristic diagram corresponding to FIG. 3B, respectively. Detailed description of the above will be omitted.
図5(B)によれば、定電流負荷であってもドレイン電流IDDのばらつき低減が可能であることが理解できる。
なお、このシミュレーションでは、デプレッション型FETのしきい値電圧は固定されており、アクティブロードトランジスタのしきい値電圧Vthのばらつきは考慮されていない。
また、定電流負荷のため、ドレイン電流IDDの電源電圧依存性は、図3(A)に比べて小さいが、完全には無くなっていないことが理解できる(図5(A)参照)。これは、アンプトランジスタ102のドレイン電圧増加が原因である。
According to FIG. 5B, it can be understood that variation in the drain current IDD can be reduced even with a constant current load.
In this simulation, the threshold voltage of the depletion type FET is fixed, and variations in the threshold voltage Vth of the active load transistor are not taken into consideration.
In addition, because of the constant current load, the power supply voltage dependency of the drain current IDD is smaller than that in FIG. 3A, but it can be understood that it is not completely eliminated (see FIG. 5A). This is due to an increase in the drain voltage of the
次に、上述の基本回路の具体的回路構成例の第3の実施例について、図6を参照しつつ説明する。
なお、図1、図2、又は、図4に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の実施例は、図8に示された従来回路に本発明を適用した場合の構成例である。
なお、図6においては、図8における構成要素の符号に代えて、図2に示された構成と同一構成部分の構成要素については、図2に示された構成要素と同一の符号を付し、また、図2の構成と異なる構成要素については、新たな符号を付して、以下、図2に示された構成と異なる部分を中心に説明することとする。
Next, a third embodiment of a specific circuit configuration example of the basic circuit will be described with reference to FIG.
The same components as those shown in FIG. 1, FIG. 2, or FIG. 4 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below. To do.
The third embodiment is a configuration example when the present invention is applied to the conventional circuit shown in FIG.
In FIG. 6, instead of the reference numerals of the constituent elements in FIG. 8, the same constituent elements as those shown in FIG. In addition, components different from the configuration of FIG. 2 will be denoted by new reference numerals, and hereinafter, different portions from the configuration shown in FIG. 2 will be mainly described.
まず、ミラートランジスタ101のドレインと電源電圧端子14との間には、ミラートランジスタ101のドレイン側から、第1の負荷抵抗器304、第2の負荷抵抗器305が順に直列接続されて設けられている。
第1のアンプトランジスタ102のドレインとインダクタ501の一端との間には、第2のアンプトラジスタ103が直列接続されて設けられている。すなわち、第1のアンプトランジスタ102のドレインには、第2のアンプトランジスタ103のソースが接続され、第2のアンプトランジスタ103のドレインは、インダクタ501の一端とドレイン用DCカットキャパシタ402の接続点に接続されている。
First, a
A
そして、第2のアンプトランジスタ103のゲートは、第2のゲート抵抗器306を介して、第1及び第2の負荷抵抗器304,305の相互の接続点に接続されると共に、バイパスキャパシタ403を介してグランドに接続されている。
また、第1及び第2の負荷抵抗器304,305の相互の接続点とグランドとの間には、第1乃至第3のダイオード201〜203が直列接続されて設けられている。
The gate of the
In addition, first to
すなわち、第1のダイオード201のアノードは、第1及び第2の負荷抵抗器304,305の相互の接続点に接続される一方、カソードは、第2のダイオード202のアノードに接続されている。
そして、第2のダイオード202のカソードは、第3のダイオード203のアノードに接続され、第3のダイオード203のカソードは、グランドに接続されたものとなっている。
That is, the anode of the
The cathode of the
各素子の具体的な回路定数は、ミラートランジスタ101がエンハンスメント型FETで、総ゲート幅Wgt1=12μm、第1のアンプトランジスタ102がエンハンスメント型FETで、総ゲート幅Wgt2=200μm、第2のアンプトランジスタ103がエンハンスメント型FETで、総ゲート幅Wgt3=200μm、第1のゲート抵抗器301の抵抗値R1=15kΩ、シャント抵抗器302の抵抗値R2=100kΩ、ドレイン・ゲート間抵抗器303の抵抗値R3=15kΩ、第1の負荷抵抗器304の抵抗値R4=7kΩ、第2の負荷抵抗器305の抵抗値R5=4.5kΩ、第2のゲート抵抗器306の抵抗値R6=15kΩである。
図2に示された第1の実施例と比べると、シャント抵抗器302の抵抗値が小さく、FETしきい値電圧変動時の基準電流IREFの変動量ΔIREFを増加させる構成となっている。
The specific circuit constant of each element is that the
Compared to the first embodiment shown in FIG. 2, the resistance value of the
図7(A)には、この第3の実施例におけるドレイン電流IDDとアンプトランジスタ102のゲート電圧Vg2の、電源電圧VDDに対する依存性のシミュレーション結果が、図7(B)には、この第3の実施例におけるドレイン電流IDDのFETしきい値電圧Vthに対する依存性のシミュレーション結果、及び、アンプトランジスタ102のゲート電圧Vg2とFETしきい値電圧Vthとの差のFETしきい値電圧Vthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
なお、図7(A)は、先の図3(A)に、図7(B)は、先の図3(B)に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。
FIG. 7A shows a simulation result of the dependency of the drain current IDD and the gate voltage Vg2 of the
7A is a characteristic diagram corresponding to FIG. 3A and FIG. 7B is a characteristic diagram corresponding to FIG. 3B, respectively. Detailed description of the above will be omitted.
図7(B)によれば、従来回路のような複雑なアンプ回路の構成であっても、ドレイン電流IDDのばらつき低減が可能であることが理解できる。
また、ドレイン電流IDDの電源電圧依存性は、定電流負荷である図4の回路に比べて遜色なく(図5(A)及び図7(A)参照))、十分実用に耐えるものである。これは、カスコード接続アンプ構成のため、第1のアンプトランジスタ102のドレイン電圧増加が少ないことによるものである。
According to FIG. 7B, it can be understood that the variation of the drain current IDD can be reduced even with a complicated amplifier circuit configuration as in the conventional circuit.
Further, the power supply voltage dependency of the drain current IDD is comparable to the circuit of FIG. 4 which is a constant current load (see FIGS. 5A and 7A), and is sufficiently practical. This is due to a small increase in the drain voltage of the
なお、本発明の実施の形態における回路は、例えば、図示はしないが、アンプトランジスタ102のソースに抵抗器等を挿入するなどして、カレントミラー回路のトランジスタ対の回路対称性を崩したとしても、シャント抵抗器302及びミラートランジスタ101の総ゲート幅を適宜調整することで、ドレイン電流IDDのばらつきを低減させることが可能である。
以上、説明したように、本発明に係る高周波増幅器は、カレントミラー回路の理想動作を妨げる原因であった、ソース接地のアンプトランジスタのゲート順方向電流の存在と基準電流の変動に対して、抵抗バイアスにより意図的にカレントミラー動作を妨げるようにすることで、最終的なドレイン電流IDDのばらつき低減が得られるよう調整可能である。
また、本発明に係る高周波増幅器は、カレントミラー回路の負荷の種類やアンプ回路の複雑さに関わらず、FETしきい値電圧変動時のドレイン電流IDDのばらつきを低減可能としており、製造歩留まりの向上に資するものである。
The circuit according to the embodiment of the present invention is not illustrated, even if the circuit symmetry of the transistor pair of the current mirror circuit is broken by inserting a resistor or the like into the source of the
As described above, the high-frequency amplifier according to the present invention is resistant to the presence of the gate forward current of the source-grounded amplifier transistor and the fluctuation of the reference current, which is the cause of hindering the ideal operation of the current mirror circuit. By intentionally preventing the current mirror operation by the bias, adjustment can be made so as to obtain the final reduction in variation of the drain current IDD.
In addition, the high frequency amplifier according to the present invention can reduce the variation in the drain current IDD when the FET threshold voltage fluctuates regardless of the type of load of the current mirror circuit and the complexity of the amplifier circuit, thereby improving the manufacturing yield. Contributes to
ソース接地FETを用いた増幅器のドレイン電流のばらつき低減と製造歩留まりの向上が所望される高周波増幅器に適用できる。 The present invention can be applied to a high frequency amplifier in which variation in drain current of an amplifier using a common source FET and reduction in manufacturing yield are desired.
302…シャント抵抗器
303…ドレイン・ゲート間抵抗器
101…ミラートランジスタ
102,103…アンプトランジスタ
302 ...
Claims (3)
前記第1及び第2の電界効果トランジスタのゲート間にゲート抵抗器が接続されると共に、前記第1の電界効果トランジスタのゲートとグランドとの間にシャント抵抗器が接続され、前記第1の電界効果トランジスタのドレインと前記第2の電界トランジスタのゲート間にドレイン・ゲート間抵抗器が接続され、前記第1の電界効果トランジスタのドレインには、負荷を介して基準電圧が印加可能に構成されてなることを特徴とする高周波増幅器。 Source-grounded first and second field effect transistors are provided, the gates of the first and second field effect transistors are connected to each other, and the current of the first field effect transistor is used as a reference current In a high-frequency amplifier that can control a drain current of the second field-effect transistor that amplifies a high-frequency signal by configuring a current mirror circuit with the first and second field-effect transistors,
A gate resistor is connected between the gates of the first and second field effect transistors, and a shunt resistor is connected between the gate of the first field effect transistor and the ground. A drain-gate resistor is connected between the drain of the effect transistor and the gate of the second field effect transistor, and a reference voltage can be applied to the drain of the first field effect transistor via a load. A high-frequency amplifier characterized in that
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