JP2015207853A - Driving circuit system - Google Patents
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Abstract
Description
本発明は、駆動回路システムに関する。 The present invention relates to a drive circuit system.
従来より、スイッチング損失の増大とスイッチング素子破壊を防止し、安定して動作可能な駆動回路が知られている(特許文献1参照)。特許文献1は、オン用ゲート抵抗器及びオフ用ゲート抵抗器のそれぞれに整流ダイオードを配置し、スイッチング素子のオンオフを独立に制御している。
2. Description of the Related Art Conventionally, a driving circuit that can stably operate while preventing an increase in switching loss and destruction of a switching element is known (see Patent Document 1). In
しかしながら、特許文献1では、2つの整流ダイオードを用いるためコスト面で不利である。そこで、整流ダイオードを外すことが考えられる。しかし、整流ダイオードを外すと、回路の抵抗値が増加することになり、スイッチング動作に遅れが発生するおそれがある。
However,
本発明は、上記問題に鑑みて成されたものであり、その目的は、低コストでスイッチング動作を高速化することができる駆動回路システムを提供することである。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a drive circuit system capable of speeding up a switching operation at low cost.
本発明の一態様に係る駆動回路システムは、ゲート電極、ドレイン電極及びソース電極を有するスイッチング素子を駆動する駆動回路システムであって、スイッチング素子をオフ状態からオン状態に駆動する第1駆動素子が第1抵抗を介してゲート電極に接続され、スイッチング素子をオン状態からオフ状態に駆動する第2駆動素子が第2抵抗を介してゲート電極に接続されている。また、第1駆動素子と第1抵抗との接続部と第2駆動素子と第2抵抗との接続部との間に接続される第1コンデンサ、第1抵抗に並列に接続される第2コンデンサ、及び第2抵抗に並列に接続される第3コンデンサからなる群より選ばれた少なくとも一つのコンデンサを備える。 A drive circuit system according to one embodiment of the present invention is a drive circuit system that drives a switching element having a gate electrode, a drain electrode, and a source electrode, and the first drive element that drives the switching element from an off state to an on state includes A second drive element that is connected to the gate electrode via the first resistor and drives the switching element from the on state to the off state is connected to the gate electrode via the second resistor. Further, a first capacitor connected between a connection portion between the first drive element and the first resistor, and a connection portion between the second drive element and the second resistor, and a second capacitor connected in parallel to the first resistor. And at least one capacitor selected from the group consisting of a third capacitor connected in parallel to the second resistor.
本発明によれば、低コストでスイッチング動作を高速化することができる。 According to the present invention, the switching operation can be speeded up at a low cost.
以下、本発明の実施形態について、図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the description of the drawings, the same portions are denoted by the same reference numerals, and description thereof is omitted.
[第1の実施形態]
図1を参照して、第1実施形態に係わる駆動回路システムの構成を説明する。
駆動回路システムは、駆動回路1と、駆動回路1に接続されるスイッチング素子Qから構成される。駆動回路1は、スイッチング素子Qのゲート電極Gに駆動信号を出力し、スイッチング素子Qのオンオフを制御する。
[First Embodiment]
The configuration of the drive circuit system according to the first embodiment will be described with reference to FIG.
The drive circuit system includes a
スイッチング素子Qは、高電位側電極であるドレイン電極D、低電位側電極であるソース電極S、及び制御電極であるゲート電極Gを有する高電圧・高電流用のパワー半導体であり、炭化珪素(SiC)やダイヤモンド(C)等のワイドバンドギャップ半導体を用いることができる。また、スイッチング素子Qは、ゲート−ソース間に寄生容量Cgを有する。 The switching element Q is a high voltage / high current power semiconductor having a drain electrode D as a high potential side electrode, a source electrode S as a low potential side electrode, and a gate electrode G as a control electrode. Wide band gap semiconductors such as SiC) and diamond (C) can be used. The switching element Q has a parasitic capacitance Cg between the gate and the source.
駆動回路1は、スイッチング素子Qをオフ状態からオン状態に駆動するための駆動素子であるNPN型のトランジスタT1と、スイッチング素子Qをオン状態からオフ状態に駆動するための駆動素子であるPNP型のトランジスタT2とからなるプッシュプル回路と、ゲート抵抗R1と、ゲート抵抗R2と、コンデンサC1と、駆動電源E1と、トランジスタT1,T2を駆動するための駆動信号を供給する信号発生器11と、から構成される。
The
次に、駆動回路1の各構成の接続関係を説明する。
駆動電源E1の正極側は、トランジスタT1のコレクタCに接続されている。トランジスタT1のエミッタEは、ゲート抵抗R1を介してスイッチング素子Qに接続されている。また、トランジスタT2のエミッタEは、ゲート抵抗R2を介してスイッチング素子Qに接続されている。トランジスタT1のエミッタEとトランジスタT2のエミッタEとの間にはコンデンサC1が接続されている。すなわち、コンデンサC1は、トランジスタT1のエミッタEとゲート抵抗R1との接続部と、トランジスタT2のエミッタEとゲート抵抗R2との接続部との間に接続されている。トランジスタT1のベースBとトランジスタT2のベースBは、信号発生器11に接続されている。また、駆動電源E1の負極側、トランジスタT2のコレクタC、及びソース電極Sは、信号発生器11に接続されている。
Next, the connection relationship of each component of the
The positive side of the drive power supply E1 is connected to the collector C of the transistor T1. The emitter E of the transistor T1 is connected to the switching element Q via the gate resistor R1. The emitter E of the transistor T2 is connected to the switching element Q via the gate resistor R2. A capacitor C1 is connected between the emitter E of the transistor T1 and the emitter E of the transistor T2. That is, the capacitor C1 is connected between a connection portion between the emitter E of the transistor T1 and the gate resistor R1 and a connection portion between the emitter E of the transistor T2 and the gate resistance R2. The base B of the transistor T1 and the base B of the transistor T2 are connected to the
なお、トランジスタT1及びトランジスタT2は、バイポーラトランジスタとして説明するが、同様の動作が可能であるユニポーラトランジスタを用いてもよい。 Note that although the transistors T1 and T2 are described as bipolar transistors, unipolar transistors capable of the same operation may be used.
次に、第1実施形態に係わる駆動回路システムの動作について説明する。 Next, the operation of the drive circuit system according to the first embodiment will be described.
まず、スイッチング素子Qのオン動作について説明する。
信号発生器11からオン信号が出力されると、トランジスタT1がオン、トランジスタT2がオフとなり、駆動電源E1、トランジスタT1、ゲート抵抗R1を介して、寄生容量Cgに電流が流れる(以下、この電流経路を電流経路aという。)。また、駆動電源E1、トランジスタT1、コンデンサC1、ゲート抵抗R2を介して、寄生容量Cgに電流が流れる(以下、この電流経路を電流経路bという。)。これにより、スイッチング素子Qのゲート−ソース間の電圧Vgsが上昇する。そして、電圧Vgsがゲート閾値電圧を超えると、スイッチング素子Qがオンする。
First, the ON operation of the switching element Q will be described.
When an on signal is output from the
ここで図1において、コンデンサC1がない場合、電流経路aのゲート抵抗R1と電流経路bのゲート抵抗R2とによって、特許文献1と比較して電流経路の抵抗値が増加することになる。ゲート抵抗R1及びゲート抵抗R2は、スイッチング素子Qのゲート抵抗として作用するだけでなく、トランジスタT1のベース抵抗としても作用する。すなわち、抵抗値の増加は、トランジスタT1の動作遅れの要因となる。そこで、第1実施形態では、トランジスタT1のエミッタEとトランジスタT2のエミッタEとの間にコンデンサC1を接続する。これにより、トランジスタT1にオン信号が入力された際のインピーダンスをゼロに近似することができるため、トランジスタT1のベース電流の立ち上がり速度を高速化することができる。これにより、スイッチング素子Qに入力される駆動信号の立ち上がり速度を高速化することができる。
In FIG. 1, when the capacitor C1 is not provided, the resistance value of the current path is increased by the gate resistance R1 of the current path a and the gate resistance R2 of the current path b as compared with
ここで、スイッチング素子Qに入力される駆動信号は、ゲート抵抗R1が接続される電流経路aと、コンデンサC1とゲート抵抗R2が直列に接続される電流経路bの2つの経路を通ることになる。ゲート抵抗R1及びゲート抵抗R2は、スイッチング素子Qに入力される駆動信号の立ち上がり直後の動きを制御することができる。すなわち、コンデンサC1は、トランジスタT1のベース電流の立ち上がり速度を高速化し、ゲート抵抗R1及びゲート抵抗R2は、高速化された駆動信号の立ち上がり直後の動きを制御する。これにより、駆動回路システムは、スイッチング素子Qのオン動作を高速化することができる。 Here, the drive signal input to the switching element Q passes through two paths: a current path a to which the gate resistor R1 is connected and a current path b to which the capacitor C1 and the gate resistor R2 are connected in series. . The gate resistor R1 and the gate resistor R2 can control the movement immediately after the rising of the drive signal input to the switching element Q. That is, the capacitor C1 increases the rising speed of the base current of the transistor T1, and the gate resistance R1 and the gate resistance R2 control the movement immediately after the increased drive signal. Thereby, the drive circuit system can speed up the ON operation of the switching element Q.
次に、スイッチング素子Qのオフ動作について説明する。
信号発生器11からオフ信号が出力されると、トランジスタT1がオフ、トランジスタT2がオンとなり、駆動電源E1の出力電圧によって寄生容量Cgに蓄えられた電荷が放電され、寄生容量Cg、ゲート抵抗R2を介して、トランジスタT2に電流が流れる(以下、この電流経路を電流経路cという。)。また、寄生容量Cg、ゲート抵抗R1、コンデンサC1を介して、トランジスタT2に電流が流れる(以下、この電流経路を電流経路dという。)。これにより、スイッチング素子Qのゲート−ソース間の電圧Vgsが降下する。そして、電圧Vgsがゲート閾値電圧を下回ると、スイッチング素子Qがオフする。
Next, the off operation of the switching element Q will be described.
When an off signal is output from the
スイッチング素子Qのオフ動作時もオン動作時と同様に、電流経路cのゲート抵抗R2と電流経路dのゲート抵抗R1とによって、特許文献1と比較して電流経路の抵抗値が増加することになる。そこで、コンデンサC1を接続して、トランジスタT2のベース電流の立ち下がり速度を高速化する。そして、ゲート抵抗R1及びゲート抵抗R2は、高速化された駆動信号の立ち下がり直後の動きを制御する。これにより、駆動回路システムは、スイッチング素子Qのオフ動作を高速化することができる。 When the switching element Q is turned off, the resistance value of the current path is increased by the gate resistance R2 of the current path c and the gate resistance R1 of the current path d as in the on operation. Become. Therefore, the capacitor C1 is connected to increase the falling speed of the base current of the transistor T2. The gate resistance R1 and the gate resistance R2 control the movement immediately after the high-speed drive signal falls. Thereby, the drive circuit system can speed up the OFF operation of the switching element Q.
以上、説明したように、第1実施形態の駆動回路システムは、コンデンサC1によってトランジスタT1のベース電流の立ち上がり速度を高速化し、ゲート抵抗R1及びゲート抵抗R2によって、高速化された駆動信号の立ち上がり直後の動きを制御する。また、駆動回路システムは、コンデンサC1によってトランジスタT2のベース電流の立ち下がり速度を高速化し、ゲート抵抗R1及びゲート抵抗R2によって、高速化された駆動信号の立ち下がり直後の動きを制御する。これにより、駆動回路システムは、低コストでスイッチング動作を高速化することができる。 As described above, in the drive circuit system according to the first embodiment, the rising speed of the base current of the transistor T1 is increased by the capacitor C1, and immediately after the rising of the drive signal increased by the gate resistance R1 and the gate resistance R2. To control the movement. Further, the drive circuit system increases the falling speed of the base current of the transistor T2 by the capacitor C1, and controls the movement immediately after the falling of the increased drive signal by the gate resistance R1 and the gate resistance R2. Thereby, the drive circuit system can speed up the switching operation at low cost.
なお、コンデンサC1の容量によっては、スイッチング素子Qのオンオフ動作をさらに高速化することができる。例えば、スイッチング素子Qのオン動作を高速化する場合、コンデンサC1の容量と寄生容量Cgで駆動電源E1の出力電圧を分圧したときに、ゲート−ソース間の電圧Vgsがスイッチング素子Qのゲート閾値電圧以上となるようにコンデンサC1の容量を設定すればよい。これにより、駆動回路システムは、スイッチング素子Qのオン動作をさらに高速化することができる。 Depending on the capacitance of the capacitor C1, the on / off operation of the switching element Q can be further accelerated. For example, when the ON operation of the switching element Q is speeded up, when the output voltage of the drive power supply E1 is divided by the capacitance of the capacitor C1 and the parasitic capacitance Cg, the gate-source voltage Vgs becomes the gate threshold value of the switching element Q. What is necessary is just to set the capacity | capacitance of the capacitor | condenser C1 so that it may become more than a voltage. Thereby, the drive circuit system can further speed up the ON operation of the switching element Q.
一方、スイッチング素子Qのオフ動作を高速化する場合、駆動電源E1の出力電圧によって寄生容量Cgに蓄えられた電荷を、コンデンサC1の容量に寄生容量Cgを加えた容量(C1+Cg)で割った電圧が、スイッチング素子Qのゲート閾値電圧以下となるようにコンデンサC1の容量を設定すればよい。これにより、駆動回路システムは、スイッチング素子Qのオフ動作をさらに高速化することができる。 On the other hand, when the switching element Q is turned off at high speed, a voltage obtained by dividing the charge accumulated in the parasitic capacitance Cg by the output voltage of the drive power supply E1 by the capacitance (C1 + Cg) of the capacitance of the capacitor C1 and the parasitic capacitance Cg. However, the capacitance of the capacitor C1 may be set so as to be equal to or lower than the gate threshold voltage of the switching element Q. Thereby, the drive circuit system can further speed up the OFF operation of the switching element Q.
[第2の実施形態]
図2を参照して、本発明の第2実施形態について説明する。第2実施形態が第1実施形態と異なるのは、駆動回路2に駆動電源E2を設けたことである。より詳しくは、駆動電源E2の負極側はトランジスタT2のコレクタCに接続され、駆動電源E2の正極側は、ソース電極S及び駆動電源E2の負極側と信号発生器11に接続されている。
[Second Embodiment]
A second embodiment of the present invention will be described with reference to FIG. The second embodiment differs from the first embodiment in that a drive power supply E2 is provided in the
駆動電源E2は、スイッチング素子Qのオフ動作時にゲート−ソース間に対して、負電圧を印加することができるため、スイッチング素子Qのオフ動作時の誤動作を抑制することができる。 Since the driving power source E2 can apply a negative voltage between the gate and the source when the switching element Q is turned off, it is possible to suppress malfunction during the switching element Q being turned off.
[第3の実施形態]
図3を参照して、本発明の第3実施形態について説明する。第3実施形態が第2実施形態と異なるのは、駆動回路3において、コンデンサC1を外し、ゲート抵抗R1にコンデンサC2を並列に接続したことである。
[Third Embodiment]
A third embodiment of the present invention will be described with reference to FIG. The third embodiment differs from the second embodiment in that, in the
この構成により、トランジスタT1にオン信号が入力された際のインピーダンスをゼロに近似することができるため、トランジスタT1のベース電流の立ち上がり速度を高速化することができる。これにより、駆動回路システムは、スイッチング素子Qのオン動作を高速化することができる。 With this configuration, since the impedance when the ON signal is input to the transistor T1 can be approximated to zero, the rising speed of the base current of the transistor T1 can be increased. Thereby, the drive circuit system can speed up the ON operation of the switching element Q.
また、コンデンサC2の容量は、コンデンサC2の容量と寄生容量Cgで駆動電源E1の出力電圧を分圧したときに、ゲート−ソース間の電圧Vgsがスイッチング素子Qのゲート閾値電圧以上となるように設定することができる。これにより、スイッチング素子Qのオン動作をさらに高速化することができる。 The capacitance of the capacitor C2 is such that the gate-source voltage Vgs is equal to or higher than the gate threshold voltage of the switching element Q when the output voltage of the drive power supply E1 is divided by the capacitance of the capacitor C2 and the parasitic capacitance Cg. Can be set. Thereby, the ON operation of the switching element Q can be further accelerated.
[第4の実施形態]
図4を参照して、本発明の第4実施形態について説明する。第4実施形態が第3実施形態と異なるのは、駆動回路4のトランジスタT1とゲート電極Gとの間であって、コンデンサC2に対して直列に接続されるゲート抵抗R3を設けたことである。
[Fourth Embodiment]
A fourth embodiment of the present invention will be described with reference to FIG. The fourth embodiment differs from the third embodiment in that a gate resistor R3 is provided between the transistor T1 and the gate electrode G of the
ゲート抵抗R3は、コンデンサC2の作用によって高速化したスイッチング素子Qのスイッチング速度を調整することができる。これにより、駆動回路システムは、スイッチングに起因するノイズ量を調整することができる。例えば、ノイズ量を低減する場合は、ゲート抵抗R3を大きくすればよい。 The gate resistor R3 can adjust the switching speed of the switching element Q that has been speeded up by the action of the capacitor C2. Thereby, the drive circuit system can adjust the amount of noise caused by switching. For example, in order to reduce the amount of noise, the gate resistance R3 may be increased.
[第5の実施形態]
図5を参照して、本発明の第5実施形態について説明する。第5実施形態が第2実施形態と異なるのは、駆動回路5において、コンデンサC1を外し、ゲート抵抗R2にコンデンサC3を並列に接続したことである。
[Fifth Embodiment]
A fifth embodiment of the present invention will be described with reference to FIG. The fifth embodiment differs from the second embodiment in that, in the
この構成により、トランジスタT2にオン信号が入力された際のインピーダンスをゼロに近似することができるため、トランジスタT2のベース電流の立ち上がり速度を高速化することができる。これにより、駆動回路システムは、スイッチング素子Qのオフ動作を高速化することができる。 With this configuration, since the impedance when the ON signal is input to the transistor T2 can be approximated to zero, the rising speed of the base current of the transistor T2 can be increased. Thereby, the drive circuit system can speed up the OFF operation of the switching element Q.
また、コンデンサC3の容量は、駆動電源E1の出力電圧によって寄生容量Cgに蓄えられた電荷を、コンデンサC3の容量に寄生容量Cgを加えた容量(C3+Cg)で割った電圧が、スイッチング素子Qのゲート閾値電圧以下となるように設定することができる。これにより、スイッチング素子Qのオフ動作をさらに高速化することができる。 The capacitance of the capacitor C3 is obtained by dividing the charge accumulated in the parasitic capacitance Cg by the output voltage of the drive power supply E1 by the capacitance (C3 + Cg) obtained by adding the parasitic capacitance Cg to the capacitance of the capacitor C3. It can be set to be equal to or lower than the gate threshold voltage. Thereby, the off operation of the switching element Q can be further speeded up.
[第6の実施形態]
図6を参照して、本発明の第6実施形態について説明する。第6実施形態が第5実施形態と異なるのは、駆動回路6のトランジスタT2とゲート電極Gとの間であって、コンデンサC3に対して直列に接続されるゲート抵抗R4を設けたことである。
[Sixth Embodiment]
A sixth embodiment of the present invention will be described with reference to FIG. The sixth embodiment differs from the fifth embodiment in that a gate resistor R4 is provided between the transistor T2 and the gate electrode G of the
ゲート抵抗R4は、コンデンサC3の作用によって高速化したスイッチング素子Qのスイッチング速度を調整することができる。これにより、駆動回路システムは、スイッチングに起因するノイズ量を調整することができる。例えば、ノイズ量を低減する場合は、ゲート抵抗R4を大きくすればよい。 The gate resistor R4 can adjust the switching speed of the switching element Q that has been speeded up by the action of the capacitor C3. Thereby, the drive circuit system can adjust the amount of noise caused by switching. For example, in order to reduce the amount of noise, the gate resistance R4 may be increased.
[第7の実施形態]
図7を参照して、本発明の第7実施形態について説明する。第7実施形態の駆動回路7は、第4実施形態の駆動回路4と第6実施形態の駆動回路6を組合わせたものである。
[Seventh Embodiment]
A seventh embodiment of the present invention will be described with reference to FIG. The
この構成により、駆動回路システムは、スイッチング素子Qのオンオフ両方のスイッチング速度を高速化することができる。さらに、駆動回路システムは、スイッチング速度を個別に調整することができ、スイッチングに起因するノイズ量を調整することができる。 With this configuration, the drive circuit system can increase the switching speed of both the on and off of the switching element Q. Furthermore, the drive circuit system can individually adjust the switching speed, and can adjust the amount of noise caused by switching.
[第8の実施形態]
図8を参照して、本発明の第8実施形態について説明する。第8実施形態が第2実施形態と異なるのは、駆動回路8において、スイッチング素子Qの寄生容量CgにコンデンサC4を並列に接続したことである。すなわち、コンデンサC4は、ゲート電極Gとソース電極Sとに接続されている。
[Eighth Embodiment]
With reference to FIG. 8, an eighth embodiment of the present invention will be described. The eighth embodiment differs from the second embodiment in that a capacitor C4 is connected in parallel to the parasitic capacitance Cg of the switching element Q in the
スイッチング素子Qを高速スイッチングさせた時に発生するゲート−ソース間の電圧Vgsの電圧変化によってスイッチング素子Qが誤作動をする場合がある。そこで、コンデンサC4を接続して、ゲートーソース間の容量を大きくする。これにより、駆動回路システムは、電圧Vgsの電圧変化を抑制することができ、スイッチング素子Qの誤作動を低減することができる。 There are cases where the switching element Q malfunctions due to a voltage change in the gate-source voltage Vgs that occurs when the switching element Q is switched at high speed. Therefore, the capacitor C4 is connected to increase the gate-source capacitance. Thereby, the drive circuit system can suppress the voltage change of the voltage Vgs, and can reduce the malfunction of the switching element Q.
また、コンデンサC1の容量は、寄生容量CgにコンデンサC4を加えた容量(Cg+C4)と、コンデンサC1の容量とで駆動電源E1の出力電圧を分圧したときに、ゲート−ソース間の電圧Vgsがスイッチング素子Qのゲート閾値電圧以上となるように設定してもよい。これにより、駆動回路システムは、スイッチング素子Qのオン動作を高速化することができる。 The capacity of the capacitor C1 is such that the voltage Vgs between the gate and the source when the output voltage of the drive power supply E1 is divided by the capacity (Cg + C4) obtained by adding the capacitor C4 to the parasitic capacity Cg and the capacity of the capacitor C1. You may set so that it may become more than the gate threshold voltage of the switching element Q. Thereby, the drive circuit system can speed up the ON operation of the switching element Q.
また、コンデンサC1の容量は、駆動電源E1の出力電圧により寄生容量CgとコンデンサC4に貯まった電荷を、コンデンサC1の容量に寄生容量CgとコンデンサC4の容量を加えた容量(C1+Cg+C4)で割った電圧が、スイッチング素子のゲート閾値電圧以下となるように設定してもよい。これにより、駆動回路システムは、スイッチング素子Qのオフ動作を高速化することができる。 The capacitance of the capacitor C1 is obtained by dividing the charge accumulated in the parasitic capacitance Cg and the capacitor C4 by the output voltage of the driving power supply E1 by the capacitance (C1 + Cg + C4) obtained by adding the capacitance of the parasitic capacitance Cg and the capacitor C4 to the capacitance of the capacitor C1. You may set so that a voltage may become below the gate threshold voltage of a switching element. Thereby, the drive circuit system can speed up the OFF operation of the switching element Q.
[第9の実施形態]
図9を参照して、本発明の第9実施形態について説明する。第9実施形態が第7実施形態と異なるのは、駆動回路9において、スイッチング素子Qの寄生容量CgにコンデンサC4を並列に接続したことである。
[Ninth Embodiment]
A ninth embodiment of the present invention will be described with reference to FIG. The ninth embodiment differs from the seventh embodiment in that in the
この構成により、駆動回路システムは、スイッチング素子Qのオンオフ両方のスイッチング速度を高速化することができる。また、駆動回路システムは、スイッチング速度を個別に調整することができ、スイッチングに起因するノイズ量を調整することができる。また、ゲートーソース間の容量が大きくなるため、ゲート−ソース間の電圧Vgsの電圧変化を抑制することができ、スイッチング素子Qの誤作動を低減することができる。 With this configuration, the drive circuit system can increase the switching speed of both the on and off of the switching element Q. The drive circuit system can individually adjust the switching speed, and can adjust the amount of noise caused by switching. Further, since the gate-source capacitance increases, the voltage change of the gate-source voltage Vgs can be suppressed, and the malfunction of the switching element Q can be reduced.
また、コンデンサC2の容量は、寄生容量CgにコンデンサC4を加えた容量(Cg+C4)と、コンデンサC2の容量とで駆動電源E1の出力電圧を分圧したときに、ゲート−ソース間の電圧Vgsがスイッチング素子Qのゲート閾値電圧以上となるように設定してもよい。これにより、駆動回路システムは、スイッチング素子Qのオン動作を高速化することができる。 The capacitance of the capacitor C2 is such that the gate-source voltage Vgs is equal to the output voltage of the drive power supply E1 divided by the capacitance (Cg + C4) obtained by adding the capacitor C4 to the parasitic capacitance Cg and the capacitance of the capacitor C2. You may set so that it may become more than the gate threshold voltage of the switching element Q. Thereby, the drive circuit system can speed up the ON operation of the switching element Q.
また、コンデンサC3の容量は、駆動電源E1の出力電圧により寄生容量CgとコンデンサC4に貯まった電荷を、コンデンサC3の容量に寄生容量CgとコンデンサC4の容量を加えた容量(C3+Cg+C4)で割った電圧が、スイッチング素子のゲート閾値電圧以下となるように設定してもよい。これにより、駆動回路システムは、スイッチング素子Qのオフ動作を高速化することができる。 The capacitance of the capacitor C3 is obtained by dividing the charge accumulated in the parasitic capacitance Cg and the capacitor C4 by the output voltage of the drive power supply E1 by the capacitance (C3 + Cg + C4) obtained by adding the capacitance of the parasitic capacitance Cg and the capacitor C4 to the capacitance of the capacitor C3. You may set so that a voltage may become below the gate threshold voltage of a switching element. Thereby, the drive circuit system can speed up the OFF operation of the switching element Q.
[第10の実施形態]
図10を参照して、本発明の第10実施形態について説明する。第10実施形態が第9実施形態と異なるのは、駆動回路10において、トランジスタT1のエミッタEとトランジスタT2のエミッタEとの間にコンデンサC1を接続したことである。
[Tenth embodiment]
A tenth embodiment of the present invention will be described with reference to FIG. The tenth embodiment differs from the ninth embodiment in that in the
この構成により、駆動回路システムは、スイッチング素子Qのオンオフ両方のスイッチング速度を高速化することができる。また、駆動回路システムは、スイッチング速度を個別に調整することができ、スイッチングに起因するノイズ量を調整することができる。また、ゲートーソース間の容量が大きくなるため、ゲート−ソース間の電圧Vgsの電圧変化を抑制することができ、スイッチング素子Qの誤作動を低減することができる。 With this configuration, the drive circuit system can increase the switching speed of both the on and off of the switching element Q. The drive circuit system can individually adjust the switching speed, and can adjust the amount of noise caused by switching. Further, since the gate-source capacitance increases, the voltage change of the gate-source voltage Vgs can be suppressed, and the malfunction of the switching element Q can be reduced.
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 Although the embodiments of the present invention have been described as described above, it should not be understood that the descriptions and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
1、2、3、4、5、6、7、8、9、10 駆動回路
Q スイッチング素子
T1、T2 トランジスタ(駆動素子)
C1、C2、C3、C4 コンデンサ
Cg 寄生容量
R1、R2、R3、R4 ゲート抵抗
E1、E2 駆動電源
11 信号発生器
1, 2, 3, 4, 5, 6, 7, 8, 9, 10 Drive circuit Q Switching element T1, T2 Transistor (drive element)
C1, C2, C3, C4 Capacitor Cg Parasitic capacitance R1, R2, R3, R4 Gate resistance E1, E2
Claims (9)
前記ゲート電極に第1抵抗を介して接続され、前記スイッチング素子をオフ状態からオン状態に駆動する第1駆動素子と、
前記ゲート電極に第2抵抗を介して接続され、前記スイッチング素子をオン状態からオフ状態に駆動する第2駆動素子と、
前記第1駆動素子と前記第1抵抗との接続部と前記第2駆動素子と前記第2抵抗との接続部との間に接続される第1コンデンサ、前記第1抵抗に並列に接続される第2コンデンサ、及び前記第2抵抗に並列に接続される第3コンデンサからなる群より選ばれた少なくとも一つのコンデンサを備えることを特徴とする駆動回路システム。 A drive circuit system for driving a switching element having a gate electrode, a drain electrode and a source electrode,
A first driving element connected to the gate electrode via a first resistor and driving the switching element from an off state to an on state;
A second driving element connected to the gate electrode via a second resistor and driving the switching element from an on state to an off state;
A first capacitor connected between a connection portion between the first drive element and the first resistor, and a connection portion between the second drive element and the second resistor, and is connected in parallel to the first resistor. A drive circuit system comprising at least one capacitor selected from the group consisting of a second capacitor and a third capacitor connected in parallel to the second resistor.
前記コンデンサには前記第1コンデンサが含まれ、
前記第1コンデンサの容量は、前記駆動電源の出力電圧を前記第1コンデンサの容量と前記スイッチング素子の寄生容量とによって分圧したときの、前記スイッチング素子のゲートーソース間の電圧が前記スイッチング素子のゲート閾値電圧以上となるように設定されることを特徴とする請求項1に記載の駆動回路システム。 A drive power supply for applying a voltage to the switching element;
The capacitor includes the first capacitor,
The capacitance of the first capacitor is the gate-source voltage of the switching element when the output voltage of the driving power source is divided by the capacitance of the first capacitor and the parasitic capacitance of the switching element. The drive circuit system according to claim 1, wherein the drive circuit system is set to be equal to or higher than a threshold voltage.
前記コンデンサには前記第2コンデンサが含まれ、
前記第2コンデンサの容量は、前記駆動電源の出力電圧を前記第2コンデンサの容量と前記スイッチング素子の寄生容量とによって分圧したときの、前記スイッチング素子のゲートーソース間の電圧が前記スイッチング素子のゲート閾値電圧以上となるように設定されることを特徴とする請求項1に記載の駆動回路システム。 A drive power supply for applying a voltage to the switching element;
The capacitor includes the second capacitor,
The capacitance of the second capacitor is the gate-source voltage of the switching element when the output voltage of the driving power source is divided by the capacitance of the second capacitor and the parasitic capacitance of the switching element. The drive circuit system according to claim 1, wherein the drive circuit system is set to be equal to or higher than a threshold voltage.
前記コンデンサには前記第3コンデンサが含まれ、
前記第3コンデンサの容量は、前記駆動電源の出力電圧によって前記スイッチング素子の寄生容量に蓄えられた電荷を、前記第3コンデンサの容量に前記寄生容量を加えた容量で割った電圧が、前記スイッチング素子のゲート閾値電圧以下となるように設定されることを特徴とする請求項1に記載の駆動回路システム。 A drive power supply for applying a voltage to the switching element;
The capacitor includes the third capacitor,
The capacitance of the third capacitor is the voltage obtained by dividing the charge stored in the parasitic capacitance of the switching element by the output voltage of the driving power supply by the capacitance of the third capacitor plus the parasitic capacitance. The drive circuit system according to claim 1, wherein the drive circuit system is set to be equal to or lower than a gate threshold voltage of the element.
前記コンデンサには前記第1コンデンサが含まれ、
前記第1コンデンサの容量は、前記駆動電源の出力電圧を前記スイッチング素子の寄生容量に前記第4コンデンサの容量を加えた容量と、前記第1コンデンサの容量とによって分圧したときの、前記スイッチング素子のゲートーソース間の電圧が前記スイッチング素子のゲート閾値電圧以上となるように設定されることを特徴とする請求項6に記載の駆動回路システム。 A drive power supply for applying a voltage to the switching element;
The capacitor includes the first capacitor,
The capacitance of the first capacitor is the switching voltage when the output voltage of the driving power source is divided by the capacitance obtained by adding the capacitance of the fourth capacitor to the parasitic capacitance of the switching element and the capacitance of the first capacitor. The drive circuit system according to claim 6, wherein a voltage between a gate and a source of the element is set to be equal to or higher than a gate threshold voltage of the switching element.
前記コンデンサには前記第2コンデンサが含まれ、
前記第2コンデンサの容量は、前記駆動電源の出力電圧を前記スイッチング素子の寄生容量に前記第4コンデンサの容量を加えた容量と、前記第2コンデンサの容量とによって分圧したときの、前記スイッチング素子のゲートーソース間の電圧が前記スイッチング素子のゲート閾値電圧以上となるように設定されることを特徴とする請求項6に記載の駆動回路システム。 A drive power supply for applying a voltage to the switching element;
The capacitor includes the second capacitor,
The capacitance of the second capacitor is the switching voltage when the output voltage of the driving power source is divided by the capacitance obtained by adding the capacitance of the fourth capacitor to the parasitic capacitance of the switching element and the capacitance of the second capacitor. The drive circuit system according to claim 6, wherein a voltage between a gate and a source of the element is set to be equal to or higher than a gate threshold voltage of the switching element.
前記コンデンサには前記第3コンデンサが含まれ、
前記第3コンデンサの容量は、前記駆動電源の出力電圧によって前記スイッチング素子の寄生容量と前記第4コンデンサとに蓄えられた電荷を、前記第3コンデンサの容量に前記寄生容量と前記第4コンデンサの容量とを加えた容量で割った電圧が、前記スイッチング素子のゲート閾値電圧以下となるように設定されることを特徴とする請求項6に記載の駆動回路システム。 A drive power supply for applying a voltage to the switching element;
The capacitor includes the third capacitor,
The capacitance of the third capacitor is the amount of charge stored in the parasitic capacitance of the switching element and the fourth capacitor by the output voltage of the drive power supply, and the capacitance of the third capacitor is the capacitance of the parasitic capacitance and the fourth capacitor. The drive circuit system according to claim 6, wherein a voltage obtained by dividing the capacitance by the capacitance is set to be equal to or lower than a gate threshold voltage of the switching element.
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