JP2015194443A - Method for manufacturing differential pressure detecting element - Google Patents

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道和 冨田
Michikazu Tomita
道和 冨田
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a differential pressure detecting element, capable of suppressing the formation of a notch affecting deflection characteristics of a cantilever part in the vicinity of the hinge of the cantilever part to detect a flow rate with high accuracy.SOLUTION: The method for manufacturing a differential pressure detecting element including a cantilever part comprises the steps of: forming a depression on one surface of a first silicon substrate; preparing a second silicon substrate having an insulation layer formed on one surface to join the one surface of the first silicon substrate to the one surface of the second silicon substrate; forming a piezoresistance layer on the other surface of the second silicon substrate; forming a metal layer on the piezoresistance layer of the second silicon substrate; etching the second silicon substrate until the insulation layer is exposed from the other surface side of the second silicon substrate; forming a via hole from the other surface of the first silicon substrate to the depression by a dry etching method; and removing the insulation layer exposed on the bottom surface of the via hole.

Description

本発明は、カンチレバー部を有する差圧検出素子の製造方法に関する。   The present invention relates to a method for manufacturing a differential pressure detecting element having a cantilever portion.

差圧検出素子として、ピエゾ抵抗層を有するカンチレバー部と、当該カンチレバー部を弾性変形可能に支持する基板と、を備え、基板に形成された圧力導入孔内にカンチレバー部が突出しているものが知られている(例えば特許文献1参照)。この差圧検出素子は、カンチレバー部の一面側と他面側との間の圧力差により変形するカンチレバー部の変形量から流体圧力を測定することができる。   As a differential pressure detecting element, a cantilever portion having a piezoresistive layer and a substrate that supports the cantilever portion so as to be elastically deformable, and the cantilever portion protrudes into a pressure introducing hole formed in the substrate are known. (See, for example, Patent Document 1). The differential pressure detecting element can measure the fluid pressure from the deformation amount of the cantilever part that is deformed by the pressure difference between the one surface side and the other surface side of the cantilever part.

図9は、特許文献1に開示されている差圧検出素子を模式的に示した図である。図9に示した差圧検出素子50は、シリコン基板51、絶縁層52、シリコン層53、ピエゾ抵抗層54、金属層55が順に積層された積層体であり、ピエゾ抵抗層54およびシリコン層53により所定形状のカンチレバー部58が形成されている。   FIG. 9 is a diagram schematically showing the differential pressure detection element disclosed in Patent Document 1. As shown in FIG. The differential pressure detecting element 50 shown in FIG. 9 is a stacked body in which a silicon substrate 51, an insulating layer 52, a silicon layer 53, a piezoresistive layer 54, and a metal layer 55 are stacked in this order, and the piezoresistive layer 54 and the silicon layer 53 are stacked. Thus, a cantilever portion 58 having a predetermined shape is formed.

図10(a)〜(e)は、図9に示した従来の差圧検出素子50の製造プロセスを示した図である。まず、シリコン基板51、絶縁層52、シリコン層53が順に積層されたSOI(Silicon On Insulator)基板57を準備する。そして、シリコン層53のある一定深さまで不純物元素を拡散形成し、ピエゾ抵抗54を形成する。これにより、シリコン基板51、絶縁層52、シリコン層53、ピエゾ抵抗層54が形成された積層体が用意される(図10(a))。   10A to 10E are diagrams showing a manufacturing process of the conventional differential pressure detecting element 50 shown in FIG. First, an SOI (Silicon On Insulator) substrate 57 in which a silicon substrate 51, an insulating layer 52, and a silicon layer 53 are sequentially stacked is prepared. Then, an impurity element is diffused to a certain depth of the silicon layer 53 to form a piezoresistor 54. As a result, a laminated body in which the silicon substrate 51, the insulating layer 52, the silicon layer 53, and the piezoresistive layer 54 are formed is prepared (FIG. 10A).

次に、ピエゾ抵抗層54の上に金属層55を形成し、更に金属層55をエッチングによりパターン加工する。所定のパターンに残存した金属層55が、電極55a,55bや配線55cとなる(図10(b))。   Next, a metal layer 55 is formed on the piezoresistive layer 54, and the metal layer 55 is patterned by etching. The metal layer 55 remaining in the predetermined pattern becomes the electrodes 55a and 55b and the wiring 55c (FIG. 10B).

次に、後述するギャップ57となる領域のシリコン層53とピエゾ抵抗層54の一部をエッチングする(図10(c))。   Next, a part of the silicon layer 53 and the piezoresistive layer 54 in a region to be a gap 57 described later is etched (FIG. 10C).

次に、シリコン基板51の裏面(絶縁層52〜ピエゾ抵抗層54が形成されていない方の面)からシリコン基板51をエッチングし、ビアホール56を形成する。シリコン基板51のエッチングは、絶縁層52が露出するまで進める。これにより、底面が酸化シリコン層52であるビアホール56が形成される(図10(d))。   Next, the silicon substrate 51 is etched from the back surface of the silicon substrate 51 (the surface on which the insulating layer 52 to the piezoresistive layer 54 are not formed) to form via holes 56. Etching of the silicon substrate 51 proceeds until the insulating layer 52 is exposed. As a result, a via hole 56 whose bottom surface is the silicon oxide layer 52 is formed (FIG. 10D).

ビアホール56を形成するために、一般的にはDRIE(Deep Reactive Ion Etching)法が用いられる。その手順は、まず、シリコン基板51の裏面に、ビアホール56を形成しようとする箇所を開口させたエッチングマスクを形成する。次に、エッチングマスクの開口領域に露出したシリコン基板51を、SFとOの混合させた反応ガス1を用いてエッチングし、絶縁層52に到達するまでエッチングを進める。絶縁層52は厚さが0.5μm〜3.0μm程度の酸化シリコン(SiO)の薄膜である。酸化シリコンは、反応ガス1には分解されないことから、エッチングストッパーとして機能する。シリコン基板51のエッチングは、ビアホール56の底面が絶縁層52に到達した時点で終了させる。 In order to form the via hole 56, a DRIE (Deep Reactive Ion Etching) method is generally used. The procedure is as follows. First, an etching mask is formed on the back surface of the silicon substrate 51 by opening a portion where the via hole 56 is to be formed. Next, the silicon substrate 51 exposed in the opening region of the etching mask is etched using the reaction gas 1 in which SF 6 and O 2 are mixed, and the etching is advanced until the insulating layer 52 is reached. The insulating layer 52 is a silicon oxide (SiO 2 ) thin film having a thickness of about 0.5 μm to 3.0 μm. Since silicon oxide is not decomposed into the reactive gas 1, it functions as an etching stopper. The etching of the silicon substrate 51 is terminated when the bottom surface of the via hole 56 reaches the insulating layer 52.

ビアホール56を形成した後、ビアホール56の底面の絶縁層52をRIE(Reactive Ion Etching)法により除去する(図10(e))。反応ガスには、フッ素系の反応ガス2が用いられる。絶縁層52のエッチングが完了すると、シリコン層53とピエゾ抵抗層54とからなるカンチレバー部58が形成される。これにより、差圧検出素子50が完成する。   After the via hole 56 is formed, the insulating layer 52 on the bottom surface of the via hole 56 is removed by RIE (Reactive Ion Etching) method (FIG. 10E). A fluorine-based reaction gas 2 is used as the reaction gas. When the etching of the insulating layer 52 is completed, a cantilever portion 58 composed of the silicon layer 53 and the piezoresistive layer 54 is formed. Thereby, the differential pressure detecting element 50 is completed.

特開2012−145356JP2012-145356

しかし、従来の差圧検出素子の製造方法では、次のような問題点があった。   However, the conventional method for manufacturing a differential pressure detecting element has the following problems.

図10(d)に示したビアホール56の形成において、DRIE法によるシリコン基板51のエッチングが絶縁層52まで到達すると、その時点でシリコン基板51のドライエッチングを終了させる。しかし、実際の製造工程においては、ビアホール56が絶縁層52に近づくほどエッチング速度が不安定となるため、酸化シリコン層52まで到達しないビアホールとなる場合があった。そのため、実際の製造工程においては、理論計算から予想されるエッチング時間よりも長い時間をかけてエッチングを行い、底面に絶縁層52が露出したビアホール56を再現よく形成する必要があった。   In the formation of the via hole 56 shown in FIG. 10D, when the etching of the silicon substrate 51 by the DRIE method reaches the insulating layer 52, the dry etching of the silicon substrate 51 is terminated at that point. However, in the actual manufacturing process, the etching rate becomes unstable as the via hole 56 approaches the insulating layer 52, so that the via hole may not reach the silicon oxide layer 52 in some cases. Therefore, in an actual manufacturing process, it is necessary to perform etching over a longer time than expected from theoretical calculation, and to form the via hole 56 with the insulating layer 52 exposed on the bottom surface with good reproducibility.

上述の事情から、シリコン基板51は長時間のドライエッチングに晒されることとなるが、そうするとビアホール56の底面近傍の側壁に、ノッチ(窪み)60が形成されことがある。このノッチ60は、シリコン基板51の異常エッチングによるものであり、プラズマ中の電荷がビアホール底面の絶縁層52に蓄積され、絶縁層52に近づいた反応ラジカルが絶縁層52に蓄積された電荷のクーロン力を受けて側壁側へ跳ね返ることで形成されると考えられている。   Due to the above-described circumstances, the silicon substrate 51 is exposed to long-time dry etching. However, in this case, a notch (recess) 60 may be formed on the side wall near the bottom surface of the via hole 56. This notch 60 is due to abnormal etching of the silicon substrate 51. Charges in the plasma are accumulated in the insulating layer 52 at the bottom of the via hole, and reaction radicals approaching the insulating layer 52 are coulombs of the charges accumulated in the insulating layer 52. It is thought to be formed by rebounding to the side wall side under the force.

異常エッチングにより形成されたノッチ60は、差圧検出素子50が完成した後においても残存する。図9に示したように、ノッチ60は、カンチレバー部58のヒンジ近傍に形成されているので、カンチレバー部58の撓み特性に影響する可能性がある。また、ノッチ60は、カンチレバー部58の自由端近傍にも形成されることから、ギャップ57の幅が気流が流れる程度に広い場合は、ギャップ57を通過する気流に乱流が生じ、カンチレバー部58の撓み特性に影響する可能性がある。したがって、ノッチ60が形成された差圧検出素子50では、正確に流量を測定することが難しいという問題があった。   The notch 60 formed by the abnormal etching remains even after the differential pressure detecting element 50 is completed. As shown in FIG. 9, since the notch 60 is formed in the vicinity of the hinge of the cantilever part 58, there is a possibility of affecting the bending characteristics of the cantilever part 58. In addition, since the notch 60 is also formed near the free end of the cantilever part 58, when the width of the gap 57 is wide enough to allow the airflow to flow, turbulence occurs in the airflow passing through the gap 57, and the cantilever part 58 is formed. May affect the deflection characteristics of the. Therefore, the differential pressure detecting element 50 in which the notch 60 is formed has a problem that it is difficult to accurately measure the flow rate.

本発明は、かかる事情に鑑みてなされたものであり、カンチレバー部のヒンジ近傍において、カンチレバー部の撓み特性に影響するノッチの形成が抑制され、高精度に流量を検出することが可能な差圧検出素子の製造方法を提供することを課題とする。   The present invention has been made in view of such circumstances. In the vicinity of the hinge of the cantilever part, the formation of a notch that affects the bending characteristics of the cantilever part is suppressed, and the differential pressure capable of detecting the flow rate with high accuracy. It is an object to provide a method for manufacturing a detection element.

本発明の差圧検出素子の製造方法は、カンチレバー部を備えた差圧検出素子の製造方法であって、第1シリコン基板の一面に凹部を形成する工程(ステップS1)と、
絶縁層が一面に形成された第2シリコン基板を準備し、第1シリコン基板の一面と第2シリコン基板の一面とを接合する工程(ステップS2)と、
2シリコン基板の他面にピエゾ抵抗層を形成する工程(ステップS4)と、
第2シリコン基板のピエゾ抵抗層の上に金属層を形成する工程(ステップS5)と、
第2シリコン基板の他面側から絶縁層が露出するまで第二シリコン基板をエッチングする工程(ステップS6)と、
第1シリコン基板の他面から凹部に至るビアホールをドライエッチング法により形成する工程(ステップS7)と、
ビアホールに露出した絶縁層を、第1シリコン基板の他面側から除去する工程(ステップS8)と、
を備えていることを特徴とする。
The method for manufacturing a differential pressure detecting element of the present invention is a method for manufacturing a differential pressure detecting element provided with a cantilever part, the step of forming a recess on one surface of the first silicon substrate (step S1),
Preparing a second silicon substrate having an insulating layer formed on one surface and bonding one surface of the first silicon substrate and one surface of the second silicon substrate (step S2);
(2) forming a piezoresistive layer on the other surface of the silicon substrate (step S4);
Forming a metal layer on the piezoresistive layer of the second silicon substrate (step S5);
Etching the second silicon substrate until the insulating layer is exposed from the other surface side of the second silicon substrate (step S6);
Forming a via hole from the other surface of the first silicon substrate to the recess by a dry etching method (step S7);
Removing the insulating layer exposed in the via hole from the other surface side of the first silicon substrate (step S8);
It is characterized by having.

本発明の差圧検出素子の製造方法によれば、第1シリコン基板にビアホールを形成する工程(ステップS7)において、ビアホールの形成は凹部に到達するまでなので、絶縁層の影響を受けることなく、再現性よく安定したエッチング速度で第1シリコン基板のエッチングが行われる。したがって、カンチレバー部のヒンジ近傍にノッチが形成されるのを抑制することができる。   According to the method of manufacturing a differential pressure detecting element of the present invention, in the step of forming a via hole in the first silicon substrate (step S7), the via hole is formed until reaching the concave portion, so that it is not affected by the insulating layer. The first silicon substrate is etched at a stable etching rate with good reproducibility. Therefore, it is possible to suppress the formation of a notch near the hinge of the cantilever part.

上記の差圧検出素子の製造方法においては、ステップS2とステップS4との間に、第2シリコン基板を薄化する工程(ステップS3)を備えていることが好ましい。
この場合、第1シリコン基板と第2シリコン基板とを接合する工程(ステップS2)と、ピエゾ抵抗層を形成する工程(ステップS4)との間に、第2シリコン基板を薄化する工程(ステップS3)を行うので、薄板状のカンチレバー部を容易に形成することができる。
In the method for manufacturing the differential pressure detecting element, it is preferable that a step (Step S3) of thinning the second silicon substrate is provided between Step S2 and Step S4.
In this case, the step of thinning the second silicon substrate (step S2) between the step of bonding the first silicon substrate and the second silicon substrate (step S2) and the step of forming the piezoresistive layer (step S4). Since S3) is performed, a thin plate-like cantilever part can be easily formed.

上記の差圧検出素子の製造方法においては、ステップS1において、凹部を形成すると同時に第1シリコン基板の一面にアライメントマークを形成することを特徴とする。
この場合、ステップS1において、凹部を形成すると同時に第1シリコン基板の一面にアライメントマークを形成するので、ステップS1で形成されたアライメントマークを使って金属層やカンチレバー部のパターン加工を容易に行うことができる。
In the above-described method for manufacturing the differential pressure detecting element, in step S1, an alignment mark is formed on one surface of the first silicon substrate at the same time as forming the recess.
In this case, in step S1, since the concave mark is formed and the alignment mark is formed on one surface of the first silicon substrate, the metal layer and the cantilever part can be easily patterned using the alignment mark formed in step S1. Can do.

本発明の差圧検出素子の製造方法によれば、カンチレバー部のヒンジ近傍において、カンチレバー部の撓み特性に影響するノッチの形成が抑制される。ゆえに、高精度に流量を検出することが可能な差圧検出素子の製造方法を提供することができる。   According to the method for manufacturing a differential pressure detecting element of the present invention, formation of a notch that affects the bending characteristics of the cantilever part is suppressed in the vicinity of the hinge of the cantilever part. Therefore, it is possible to provide a method for manufacturing a differential pressure detecting element capable of detecting a flow rate with high accuracy.

図1は、本発明の実施の形態における差圧検出素子の断面図である。FIG. 1 is a cross-sectional view of a differential pressure detecting element according to an embodiment of the present invention. 図2は、本発明の実施の形態における差圧検出素子の平面図である。FIG. 2 is a plan view of the differential pressure detecting element in the embodiment of the present invention. 図3は、本発明の実施の形態における差圧検出素子を用いて構成した流量計測装置の図である。FIG. 3 is a diagram of a flow rate measuring device configured using the differential pressure detecting element in the embodiment of the present invention. 図4(a)及び図4(b)は、本発明の実施の形態における差圧検出素子の動作を説明する図である。FIG. 4A and FIG. 4B are diagrams for explaining the operation of the differential pressure detecting element in the embodiment of the present invention. 図5は、本発明の実施の形態における差圧検出素子の製造方法の工程フロー図である。FIG. 5 is a process flow diagram of the manufacturing method of the differential pressure detecting element in the embodiment of the present invention. 図6(a)〜図6(d)は、図5におけるステップS1〜ステップS4を示す断面図である。6A to 6D are cross-sectional views showing step S1 to step S4 in FIG. 図7(a)〜図7(d)は、図5におけるステップS5〜ステップS8を示す断面図である。FIGS. 7A to 7D are cross-sectional views showing steps S5 to S8 in FIG. 図8(a)〜図8(d)は、図5におけるステップS5〜ステップS8を示す断面図である。8A to 8D are cross-sectional views showing steps S5 to S8 in FIG. 図9は、従来の差圧検出素子の断面図である。FIG. 9 is a cross-sectional view of a conventional differential pressure detecting element. 図10は、従来の差圧検出素子の製造方法を示す図である。FIG. 10 is a diagram showing a conventional method for manufacturing a differential pressure detecting element.

以下、本発明を実施するための形態について説明する。   Hereinafter, modes for carrying out the present invention will be described.

(差圧検出素子)
本実施形態の差圧検出素子10について、図1〜図3を参照しながら説明する。
図1は差圧検出素子10の断面図、図2は差圧検出素子10の平面図である。図2のAーA'における断面構造が、図1の断面図に対応する。図3は差圧検出素子10を用いた流量計測装置1の例である。
(Differential pressure detection element)
The differential pressure detecting element 10 of the present embodiment will be described with reference to FIGS.
FIG. 1 is a cross-sectional view of the differential pressure detecting element 10, and FIG. 2 is a plan view of the differential pressure detecting element 10. The cross-sectional structure taken along the line AA ′ in FIG. 2 corresponds to the cross-sectional view in FIG. FIG. 3 shows an example of the flow rate measuring device 1 using the differential pressure detecting element 10.

本実施形態の差圧検出素子10は、例えば図3に示した流量計測装置1として使用することができる。図3に示した流量計測装置1は、主流路2を流れる流体の流量を計測する機能を有する。流量計測装置1は、主流路2と並んで設けられたバイパス路3と、パイパス路3内の差圧検出素子10と、この差圧検出素子10と電気的に接続された流量算出部5と、を備えている。バイパス路3の一端と他端とは、それぞれが主流路2の上流側と下流側とに接続されている。   The differential pressure detecting element 10 of this embodiment can be used as the flow rate measuring device 1 shown in FIG. 3, for example. The flow rate measuring device 1 shown in FIG. 3 has a function of measuring the flow rate of the fluid flowing through the main channel 2. The flow rate measuring device 1 includes a bypass path 3 provided side by side with the main flow path 2, a differential pressure detection element 10 in the bypass path 3, and a flow rate calculation unit 5 electrically connected to the differential pressure detection element 10. It is equipped with. One end and the other end of the bypass path 3 are connected to the upstream side and the downstream side of the main flow path 2, respectively.

図3においては、主流路2内を、矢印Fで示した方向に流体が流れている。主流路2を流れる流体の具体例は、例えば空気などの気体である。流体が流れる方向は、図3の主流路2内に示した矢印Fの方向に限定されず、矢印Fの方向とは逆方向に流れる場合もある。   In FIG. 3, the fluid flows in the direction indicated by the arrow F in the main flow path 2. A specific example of the fluid flowing through the main flow path 2 is a gas such as air. The direction in which the fluid flows is not limited to the direction of the arrow F shown in the main flow path 2 in FIG. 3, and may flow in the direction opposite to the direction of the arrow F.

バイパス路3に設けられた差圧検出素子10は、カンチレバー式の差圧検出素子である。後述するように、差圧検出素子10は、枠部17とカンチレバー部18とを有しており、枠部17とカンチレバー部18との間には、ギャップ19が設けられている。   A differential pressure detecting element 10 provided in the bypass 3 is a cantilever type differential pressure detecting element. As will be described later, the differential pressure detecting element 10 includes a frame portion 17 and a cantilever portion 18, and a gap 19 is provided between the frame portion 17 and the cantilever portion 18.

パイパス路3は、その一端が主流路2の上流側に接続され、主流路2内と開口3aにより連通されている。同様に、バイパス路3の他端は、主流路2の下流側に接続され、開口3bにより主流路2内と連通されている。バイパス路3内には、カンチレバー部18が形成された差圧検出素子10が設けられており、カンチレバー部18の受圧面がバイパス路3の延びる方向に対して垂直である。   One end of the bypass path 3 is connected to the upstream side of the main flow path 2 and communicates with the inside of the main flow path 2 through the opening 3a. Similarly, the other end of the bypass path 3 is connected to the downstream side of the main flow path 2 and communicates with the inside of the main flow path 2 through the opening 3b. A differential pressure detecting element 10 having a cantilever portion 18 formed therein is provided in the bypass passage 3, and the pressure receiving surface of the cantilever portion 18 is perpendicular to the direction in which the bypass passage 3 extends.

主流路2内を流れる流体の圧力は、開口3aおよび開口3bからバイパス路3を通して圧力検出素子10に伝わる。詳述すると、上流側の開口3aにおける圧力Pは、カンチレバー部18の一面18aに加わり、下流側の開口3bにおける圧力Pは、カンチレバー部18の他面18bに加わる。この時、圧力Pと圧力Pとの圧力差があると、カンチレバー部18は変形する。例えば、P<Pであれば、カンチレバー部18の一面18aの側、つまり開口3aの側へと撓むように変形する。逆にP>Pであれば、カンチレバー部18の他面18bの側、つまり開口3bの側へと撓むように変形する。P=Pであれば、カンチレバー部18は撓まず、平坦な状態が維持される。 The pressure of the fluid flowing in the main flow path 2 is transmitted to the pressure detection element 10 through the bypass 3 from the openings 3a and 3b. More specifically, the pressure Pa in the upstream opening 3 a is applied to the one surface 18 a of the cantilever portion 18, and the pressure P b in the downstream opening 3 b is applied to the other surface 18 b of the cantilever portion 18. At this time, when there is a pressure difference between the pressure P a and the pressure P b, the cantilever portion 18 is deformed. For example, if P a <P b , the cantilever portion 18 is deformed so as to bend toward the one surface 18a side, that is, the opening 3a side. Conversely, if P a > P b , the cantilever portion 18 is deformed so as to bend toward the other surface 18b side, that is, the opening 3b side. If P a = P b , the cantilever portion 18 is not bent and is kept flat.

圧力検出素子10は、カンチレバー部10の変形量から、圧力Pと圧力Pとの圧力差を検出する。その検出された差圧値は、流量算出部5に伝送され所定係数により主流路2内を流れる流体の流量に換算される。そして流量算出部5により算出された流量のデータが、主流路2内を流れる流体の流量として流量計測装置1から出力される。 Pressure sensing element 10, the deformation amount of the cantilever portion 10, detects a pressure difference between the pressure P a and the pressure P b. The detected differential pressure value is transmitted to the flow rate calculation unit 5 and converted into a flow rate of the fluid flowing in the main flow path 2 by a predetermined coefficient. Then, the flow rate data calculated by the flow rate calculation unit 5 is output from the flow rate measuring device 1 as the flow rate of the fluid flowing in the main flow path 2.

図1に示すように、差圧検出素子10は、第1シリコン基板11、絶縁層12、シリコン層13、ピエゾ抵抗層15、金属層16からなる枠部17と、シリコン層13、ピエゾ抵抗層15からなるカンチレバー部18とを備えたMEMS(Micro Electro Mechanical Systems)素子である。   As shown in FIG. 1, the differential pressure detecting element 10 includes a first silicon substrate 11, an insulating layer 12, a silicon layer 13, a piezoresistive layer 15, a frame portion 17 including a metal layer 16, a silicon layer 13, and a piezoresistive layer. This is a MEMS (Micro Electro Mechanical Systems) element including a cantilever portion 18 made of 15.

差圧検出素子10が備える枠部17は、その平面視において中央が開口された略ロ字状に形成されており、第1シリコン基板11、絶縁層12、シリコン層13、ピエゾ抵抗層15、金属層16が順に積層された積層体である。カンチレバー部18は、シリコン層13とピエゾ抵抗層15の2層からなる薄板である。   The frame portion 17 included in the differential pressure detecting element 10 is formed in a substantially square shape having an opening in the center in plan view, and includes a first silicon substrate 11, an insulating layer 12, a silicon layer 13, a piezoresistive layer 15, It is a laminated body in which the metal layers 16 are sequentially laminated. The cantilever portion 18 is a thin plate composed of two layers, a silicon layer 13 and a piezoresistive layer 15.

図2に示すように、カンチレバー部18は、枠部17の矩形状開口の四辺のうち一辺から突出して形成されている。カンチレバー部18は、ヒンジ20a,20bによって枠部17と一体に連結されている。カンチレバー部18は、ヒンジ20a,20bを除いては枠部17とは連結しておらず、枠部17との間にギャップ(隙間)19が設けられている。ギャップ19の幅は、0.1[μm]〜10[μm]程度であることが好ましい。また、ヒンジ20a,20bのそれぞれには、ピエゾ抵抗15a,15bが形成されている。   As shown in FIG. 2, the cantilever portion 18 is formed to protrude from one side of the four sides of the rectangular opening of the frame portion 17. The cantilever portion 18 is integrally connected to the frame portion 17 by hinges 20a and 20b. The cantilever portion 18 is not connected to the frame portion 17 except for the hinges 20 a and 20 b, and a gap (gap) 19 is provided between the cantilever portion 18 and the frame portion 17. The width of the gap 19 is preferably about 0.1 [μm] to 10 [μm]. Piezoresistors 15a and 15b are formed in the hinges 20a and 20b, respectively.

差圧検出素子10の金属層16は、ピエゾ抵抗15a,15bの電気抵抗値を測定するための電極または配線として機能する。詳述すると、金属層16は、ピエゾ抵抗15aと接続された電極16a、ピエゾ抵抗15bと接続された電極16b、そしてピエゾ抵抗15aと15bとの間を接続する配線16c、の3つの領域に分離して形成されている。電極16aと電極16bとは、シリコン層13が露出して形成された溝22によって電気的に分離されている。これにより、電極16a、ピエゾ抵抗15a、配線16c、ピエゾ抵抗15b、電極16bが直列に接続された電気回路が形成されている。   The metal layer 16 of the differential pressure detecting element 10 functions as an electrode or wiring for measuring the electric resistance value of the piezoresistors 15a and 15b. More specifically, the metal layer 16 is separated into three regions: an electrode 16a connected to the piezoresistor 15a, an electrode 16b connected to the piezoresistor 15b, and a wiring 16c connecting the piezoresistors 15a and 15b. Is formed. The electrode 16a and the electrode 16b are electrically separated by a groove 22 formed by exposing the silicon layer 13. Thus, an electric circuit is formed in which the electrode 16a, the piezoresistor 15a, the wiring 16c, the piezoresistor 15b, and the electrode 16b are connected in series.

(差圧検出素子の動作)
次に、図4を参照しながら、本実施形態の差圧検出素子10の動作について説明する。図4(a)は、カンチレバー部18が変形することなく、平坦な状態を示した図である。図4(b)は、カンチレバー部18が撓んで変形した状態を示した図である。カンチレバー部18の一面18aの側の圧力Pと、他面18bの側の圧力Pとの間に圧力差がない場合では、カンチレバー部18は変形することなく、シリコン基板の主面に対して略平行となっている。カンチレバー部18の一面18a側の圧力Pと他面18b側の圧力Pとの間に圧力差がある場合は、カンチレバー部18は低圧力の側へと撓む。カンチレバー部18の変形は、カンチレバー部18の根元であるヒンジ20を中心とした弾性変形となる。
(Operation of differential pressure detection element)
Next, the operation of the differential pressure detecting element 10 of this embodiment will be described with reference to FIG. FIG. 4A is a view showing a flat state without the cantilever portion 18 being deformed. FIG. 4B is a view showing a state where the cantilever portion 18 is bent and deformed. The pressure P a on the side of one surface 18a of the cantilever portion 18, in the case where there is no pressure difference between the pressure P b of a side of the other surface 18b, the cantilever section 18 without deforming, to the main surface of the silicon substrate Are almost parallel. If there is a pressure difference between the pressure P b of the pressure P a and the other surface 18b side of the one surface 18a side of the cantilever portion 18, the cantilever portion 18 deflects to the side of lower pressure. The deformation of the cantilever part 18 is an elastic deformation around the hinge 20 that is the base of the cantilever part 18.

カンチレバー部18が変形すると、ヒンジ20には歪み応力が生じる。ヒンジ20に歪み応力が生じると、ピエゾ抵抗効果によりヒンジ部20のピエゾ抵抗15a,15bの電気抵抗値が変化する。ピエゾ抵抗15a,15bの電気抵抗値の変化量は、ヒンジ20a,20bに発生する歪み応力の大きさに相当する。つまり、カンチレバー部18の一面18aの側の圧力Pと他面18bの側の圧力Pとの圧力差に応じてヒンジ20a,20bの歪み応力が変化し、その変化の度合いがピエゾ抵抗15a,15bの電気抵抗値の変化量となる。ピエゾ抵抗15a,15bの抵抗値変化は、図示しない配線を通じて差圧検出素子10とは別に設けられた信号処理ICによって検知され、更に、所定係数により主流路2内を流れる流体の流量に換算される。ピエゾ抵抗15a,15bの抵抗値変化は、前述した電極16aと電極16bとの間の回路の抵抗値の変化を調べることによって検知することできる。 When the cantilever portion 18 is deformed, a distortion stress is generated in the hinge 20. When strain stress is generated in the hinge 20, the electrical resistance values of the piezoresistors 15a and 15b of the hinge portion 20 change due to the piezoresistive effect. The amount of change in the electrical resistance value of the piezoresistors 15a and 15b corresponds to the magnitude of strain stress generated in the hinges 20a and 20b. That is, the hinge 20a in response to a pressure difference between the pressure P b of the side of the pressure P a and the other surface 18b side of the one surface 18a of the cantilever portion 18, the strain stress of 20b is changed, the degree of piezoresistive 15a of the change , 15b, the amount of change in the electrical resistance value. Changes in the resistance values of the piezoresistors 15a and 15b are detected by a signal processing IC provided separately from the differential pressure detecting element 10 through a wiring (not shown), and further converted into a flow rate of the fluid flowing in the main flow path 2 by a predetermined coefficient. The The change in resistance value of the piezoresistors 15a and 15b can be detected by examining the change in the resistance value of the circuit between the electrode 16a and the electrode 16b described above.

(差圧検出素子の製造方法)
次に、本実施形態の差圧検出素子10の製造方法について、図5〜図7を参照しながら説明する。図5は、本発明の差圧検出素子10の製造方法を示す工程図、図6(a)〜(d)および図7(a)〜(d)は、図5に示した工程図の各ステップ(S1〜S8)における断面図である。図5のステップS1〜S4が図6(a)〜(d)に対応し、図5のステップS5〜S8が図7(a)〜(d)に対応する。
(Differential pressure detection element manufacturing method)
Next, a method for manufacturing the differential pressure detecting element 10 of the present embodiment will be described with reference to FIGS. FIG. 5 is a process diagram showing a method for manufacturing the differential pressure detecting element 10 of the present invention, and FIGS. 6 (a) to 6 (d) and FIGS. It is sectional drawing in a step (S1-S8). Steps S1 to S4 in FIG. 5 correspond to FIGS. 6A to 6D, and steps S5 to S8 in FIG. 5 correspond to FIGS. 7A to 7D.

まず、図5のステップS1において、図6(a)に示すように、第1シリコン基板11を準備し、第1シリコン基板11の一面に凹部30を形成する。この凹部30は、差圧検出素子10が完成した際には、カンチレバー部18の他面18b側に圧力を伝える圧力導入孔21となる。第1シリコン基板11としては、半導体デバイス製造の技術分野で一般的に用いられるシリコンウエハであり、インチ径や基板厚さによらず種々のウエハを採用することができる。特に限定されないが、第1シリコン基板11のインチ径は、例えば4〜8インチであり、厚さは、例えば100μm〜1mmである。凹部30は、その平面視形状が矩形状であり、サイズは、例えば100μm×100μm、深さは50μmである。凹部30は従来公知のエッチング技術を用いて形成可能である。凹部30をドライエッチング法により形成する場合は、エッチングガスとしてSF等が主要ガスとして用いることができる。ウェットエッチング法により形成する場合は、KOH水溶液やTMAH水溶液を用いたエッチング液を用いることができる。 First, in step S <b> 1 of FIG. 5, as shown in FIG. 6A, the first silicon substrate 11 is prepared, and the recess 30 is formed on one surface of the first silicon substrate 11. When the differential pressure detecting element 10 is completed, the recess 30 serves as a pressure introduction hole 21 that transmits pressure to the other surface 18b side of the cantilever 18. The first silicon substrate 11 is a silicon wafer generally used in the technical field of semiconductor device manufacturing, and various wafers can be adopted regardless of the inch diameter and the substrate thickness. Although not particularly limited, the inch diameter of the first silicon substrate 11 is, for example, 4 to 8 inches, and the thickness is, for example, 100 μm to 1 mm. The recess 30 has a rectangular shape in plan view, and has a size of, for example, 100 μm × 100 μm and a depth of 50 μm. The recess 30 can be formed using a conventionally known etching technique. When the recess 30 is formed by dry etching, SF 6 or the like can be used as the main gas as an etching gas. In the case of forming by a wet etching method, an etching solution using a KOH aqueous solution or a TMAH aqueous solution can be used.

ステップS1においては、凹部30を形成すると同時に、第1シリコン基板11の一面にアライメントマーク31を形成する。アライメントマーク31は、平面視形状が例えば十字状の微細な溝であり、このアライメントマーク31は、後述するステップS5で行われる金属層55のパターン加工や、ステップS6で行われるギャップ19となる領域のパターン加工の際のマスク位置調整の目印として利用される。アライメントマーク31は、図1に示したように差圧検出素子10の枠部17に形成されている。または、第1シリコン基板がシリコンウエハであれば、ウエハ外周のデッドスペースに形成されてもよい。   In step S <b> 1, an alignment mark 31 is formed on one surface of the first silicon substrate 11 simultaneously with the formation of the recess 30. The alignment mark 31 is a fine groove whose cross-sectional shape is, for example, a cross shape. This alignment mark 31 is a region that becomes the gap 19 that is formed in the pattern processing of the metal layer 55 performed in step S5 described later and step S6. This is used as a mark for mask position adjustment during pattern processing. The alignment mark 31 is formed on the frame portion 17 of the differential pressure detecting element 10 as shown in FIG. Alternatively, if the first silicon substrate is a silicon wafer, it may be formed in a dead space on the outer periphery of the wafer.

次に、図5のステップS2において、図6(b)に示すように、一面側が絶縁層12、他面側がシリコン層13である第2シリコン基板14を準備し、第1シリコン基板11の一面と、第2シリコン基板14の一面とが対向するように両基板を接合する。両基板を接合することで、第1シリコン基板11の凹部30とアライメントマーク31の微細溝は、第2シリコン基板14によって封止される。第1シリコン基板11と第2シリコン基板14とを接合する方法は、例えばフュージョンボンディング法を採用可能である。フュージョンボンディング法であれば、接着剤などを用いることなく、第1シリコン基板の一面と第2シリコン基板の一面とを直接接合することが可能である。   Next, in step S <b> 2 of FIG. 5, as shown in FIG. 6B, a second silicon substrate 14 having an insulating layer 12 on one side and a silicon layer 13 on the other side is prepared, and one surface of the first silicon substrate 11 is prepared. And both substrates are bonded so that one surface of the second silicon substrate 14 faces. By bonding both the substrates, the concave portion 30 of the first silicon substrate 11 and the fine groove of the alignment mark 31 are sealed by the second silicon substrate 14. As a method of bonding the first silicon substrate 11 and the second silicon substrate 14, for example, a fusion bonding method can be adopted. With the fusion bonding method, it is possible to directly bond one surface of the first silicon substrate and one surface of the second silicon substrate without using an adhesive or the like.

第2シリコン基板14の絶縁層12は、具体的には酸化シリコン(SiO)の薄膜である。絶縁層12は、第1シリコン基板11と同様のシリコンウエハ上に熱酸化法もしくはCVD法等の手法で形成しても良いし、予め酸化シリコンの薄膜が形成された市販のシリコンウエハを利用しても良い。特に限定するものではないが、絶縁層12は厚さが約0.5〜3μmである。 Specifically, the insulating layer 12 of the second silicon substrate 14 is a thin film of silicon oxide (SiO 2 ). The insulating layer 12 may be formed on a silicon wafer similar to the first silicon substrate 11 by a technique such as a thermal oxidation method or a CVD method, or a commercially available silicon wafer in which a silicon oxide thin film is formed in advance is used. May be. Although not particularly limited, the insulating layer 12 has a thickness of about 0.5 to 3 μm.

次に、図5のステップS3において、図6(c)に示すように、第2シリコン基板14を薄化する。詳述すると、第2シリコン基板14の他面側のシリコン層13を研磨することで厚さを減じ、第2シリコン基板14を薄化する。第2シリコン基板14の薄化、すなわちシリコン層13の厚さを減ずる方法は、例えば、バックグラインド等の機械研磨法、ウェットエッチング等の化学研磨法、化学機械研磨法(CMP法)、あるいはシリコン結晶内にダメージ層を形成しそのダメージ層を起点に除去する方法等を採用することができる。薄化したあとのシリコン層13の厚さは約0.3μmである。なお、ステップS2で準備した第2シリコン基板14のシリコン層13が十分に薄い場合は、ステップS3においてシリコン層13を研磨することなく、ステップS2を終えたあとにステップS4へと進めても良い。また、ステップS3において第1シリコン基板11を薄化しても良い。さらに、薄化した後にRCA洗浄を行っても良い。   Next, in step S3 of FIG. 5, the second silicon substrate 14 is thinned as shown in FIG. 6C. More specifically, the thickness of the second silicon substrate 14 is reduced by polishing the silicon layer 13 on the other surface side of the second silicon substrate 14 to reduce the thickness. Thinning of the second silicon substrate 14, that is, a method of reducing the thickness of the silicon layer 13, is, for example, a mechanical polishing method such as back grinding, a chemical polishing method such as wet etching, a chemical mechanical polishing method (CMP method), or silicon. A method of forming a damaged layer in the crystal and removing the damaged layer as a starting point can be employed. The thickness of the silicon layer 13 after thinning is about 0.3 μm. If the silicon layer 13 of the second silicon substrate 14 prepared in step S2 is sufficiently thin, the process may proceed to step S4 after step S2 without polishing the silicon layer 13 in step S3. . Further, the first silicon substrate 11 may be thinned in step S3. Further, RCA cleaning may be performed after thinning.

次に、図5のステップS4において、図6(d)に示すように、ステップS3を終えた第2シリコン基板14の他面側、つまり厚さを減じたシリコン層13の側にピエゾ抵抗層15を形成する。ピエゾ抵抗層15は、シリコン層13に不純物元素をドーピングすることにより形成される。不純物元素を第2シリコン基板の他面側からドーピングすると、不純物元素がドーピングされた領域がピエゾ抵抗層15に転化し、不純物元素がドーピングされなかった領域はシリコン層13として残る。シリコン層13に不純物元素をドーピングする手法としては、熱拡散法(Thermal Diffusion)やイオン注入法(Ion Implantation)等を例示することができる。n型のピエゾ抵抗層15とする場合はリン等をドーピングし、p型のピエゾ抵抗層15とする場合はボロン等をドーピングする。ピエゾ抵抗層15を形成した後においては、第2シリコン基板14は、絶縁層12、シリコン層13、ピエゾ抵抗層15の3層構造となる。ピエゾ抵抗層15を形成した後においては、シリコン層13の厚さは例えば0.15μmであり、ピエゾ抵抗層15の厚さは例えば0.15μmである。   Next, in step S4 of FIG. 5, as shown in FIG. 6D, the piezoresistive layer is formed on the other surface side of the second silicon substrate 14 after step S3, that is, on the side of the silicon layer 13 with reduced thickness. 15 is formed. The piezoresistive layer 15 is formed by doping the silicon layer 13 with an impurity element. When the impurity element is doped from the other surface side of the second silicon substrate, the region doped with the impurity element is converted into the piezoresistive layer 15, and the region not doped with the impurity element remains as the silicon layer 13. Examples of the technique for doping the silicon layer 13 with an impurity element include a thermal diffusion method (Irmal Diffusion) and an ion implantation method (Ion Implantation). When the n-type piezoresistive layer 15 is formed, phosphorus or the like is doped, and when the p-type piezoresistive layer 15 is formed, boron or the like is doped. After the piezoresistive layer 15 is formed, the second silicon substrate 14 has a three-layer structure of the insulating layer 12, the silicon layer 13, and the piezoresistive layer 15. After the piezoresistive layer 15 is formed, the thickness of the silicon layer 13 is 0.15 μm, for example, and the thickness of the piezoresistive layer 15 is 0.15 μm, for example.

次に、図5のステップS5において、図7(a)に示すように、ピエゾ抵抗層15の上に金属層16を形成する。金属層16に用いられる材料は、例えばAu,Al,Cr,Ni,Pd、あるいはこれらの組み合わせである。金属層16は、スパッタリング法、真空蒸着法、めっき法等により形成することができる。続いて、レジストマスクを用いて金属層16を、電極16a、16b、配線16cの形状にパターンエッチングする。金属層16のパターンエッチングは、一般的にはウェットエッチング法により行われ、金属層16に用いられる金属材料に応じてエッチング液を適宜選択すればよい。最後にレジストマスクを除去すると、電極16a、16b、配線16cの金属パターンが完成する。金属層16をパターンエッチングするために用いられるレジストマスクの位置調整は、ステップS2で形成したアライメントマーク31を目印にして行われる。   Next, in step S5 of FIG. 5, a metal layer 16 is formed on the piezoresistive layer 15 as shown in FIG. The material used for the metal layer 16 is, for example, Au, Al, Cr, Ni, Pd, or a combination thereof. The metal layer 16 can be formed by a sputtering method, a vacuum evaporation method, a plating method, or the like. Subsequently, the metal layer 16 is pattern-etched into the shapes of the electrodes 16a and 16b and the wiring 16c using a resist mask. The pattern etching of the metal layer 16 is generally performed by a wet etching method, and an etching solution may be appropriately selected according to the metal material used for the metal layer 16. Finally, when the resist mask is removed, the metal patterns of the electrodes 16a and 16b and the wiring 16c are completed. The position adjustment of the resist mask used for pattern etching of the metal layer 16 is performed using the alignment mark 31 formed in step S2 as a mark.

次に、図5のステップS6において、図7(b)に示すように、ギャップ19と溝22となる領域のピエゾ抵抗層15、シリコン層13を除去する。ギャップ19と溝22となる領域のみを選択的にエッチングするために、ステップS5で用いたレジストマスクを除去したあとに改めてギャップ19と溝22となる領域を開口させたレジストマスクを形成し、その開口領域のピエゾ抵抗層15とシリコン層13をエッチングする。ピエゾ抵抗層15とシリコン層13をエッチングするためには、ドライエッチング法やウェットエッチング法を採用することができるが、ギャップ19の幅が0.1[μm]〜10[μm]程度であることから、微細加工に適したドライエッチング法を採用する方が好ましい。ドライエッチングに用いる反応ガスとしては、例えばSFガスを採用することができる。ステップS6では、ピエゾ抵抗層15およびシリコン層13がエッチングされ、絶縁層12は残存したままとなる。ギャップ19および溝22を形成するために用いられるレジストマスクの位置調整は、ステップS2で形成したアライメントマーク31を目印にして行われる。なお、アライメントマーク31は、絶縁層12、シリコン層13、ピエゾ抵抗層15、金属層16によって覆われているものの、これらの厚さは数十nmと非常に薄いため、アライメントマーク31を視認することができる。第1シリコン基板がシリコンウエハであり、その外周エリアにアライメントマークを形成している場合は、あらかじめ、ウエハ外周エリアのシリコン層13を除去しておけばアラインメントマークを視認し易くなるので、容易にアライメントをすることができる。 Next, in step S6 of FIG. 5, as shown in FIG. 7B, the piezoresistive layer 15 and the silicon layer 13 in the region to be the gap 19 and the groove 22 are removed. In order to selectively etch only the region that becomes the gap 19 and the groove 22, after removing the resist mask used in step S 5, a resist mask is formed by opening the region that becomes the gap 19 and the groove 22. The piezoresistive layer 15 and the silicon layer 13 in the opening region are etched. In order to etch the piezoresistive layer 15 and the silicon layer 13, a dry etching method or a wet etching method can be employed, but the width of the gap 19 is about 0.1 [μm] to 10 [μm]. Therefore, it is preferable to employ a dry etching method suitable for fine processing. As a reaction gas used for dry etching, for example, SF 6 gas can be employed. In step S6, the piezoresistive layer 15 and the silicon layer 13 are etched, and the insulating layer 12 remains. The position adjustment of the resist mask used for forming the gap 19 and the groove 22 is performed using the alignment mark 31 formed in step S2 as a mark. Although the alignment mark 31 is covered with the insulating layer 12, the silicon layer 13, the piezoresistive layer 15, and the metal layer 16, since the thickness of these is as thin as several tens of nm, the alignment mark 31 is visually recognized. be able to. If the first silicon substrate is a silicon wafer and an alignment mark is formed in the outer peripheral area, the alignment mark can be easily seen by removing the silicon layer 13 in the outer peripheral area in advance. Alignment can be done.

次に、図5のステップS7において、図7(c)に示すように、第1シリコン基板11の他面側から凹部30に向けてビアホール32を形成する。ビアホール32を形成するためには、第1シリコン基板11の他面に、ビアホール32が形成される領域を開口したレジストマスクを形成し、そのレジストマスクを用いて第1シリコン基板11のエッチングを行う。ビアホール32は、ドライエッチング法により形成可能であり、なかでも高アスペクト比の異方性エッチング加工を得意とするDRIE(Deep Reactive Ion Etching)法が最適である。エッチング装置としては、主として電極構造が平行平板型であるドライエッチング装置が用いられる。反応ガスには、SF等を用いることができる。第1シリコン基板11のエッチングは、ビアホール32が凹部30に到達するまで進める。ビアホール32を形成することにより、第1シリコン基板11の他面側と凹部30とが連通する。ビアホール32の底面には、第2シリコン基板14の絶縁層12が露出している。 Next, in step S <b> 7 of FIG. 5, as shown in FIG. 7C, a via hole 32 is formed from the other surface side of the first silicon substrate 11 toward the recess 30. In order to form the via hole 32, a resist mask having an opening in a region where the via hole 32 is formed is formed on the other surface of the first silicon substrate 11, and the first silicon substrate 11 is etched using the resist mask. . The via hole 32 can be formed by a dry etching method, and the DRIE (Deep Reactive Ion Etching) method, which excels in anisotropic etching with a high aspect ratio, is the most suitable. As an etching apparatus, a dry etching apparatus whose electrode structure is a parallel plate type is mainly used. As the reaction gas, SF 6 or the like can be used. Etching of the first silicon substrate 11 proceeds until the via hole 32 reaches the recess 30. By forming the via hole 32, the other surface side of the first silicon substrate 11 communicates with the recess 30. On the bottom surface of the via hole 32, the insulating layer 12 of the second silicon substrate 14 is exposed.

次に図5のステップS8において、図7(d)に示すように、第1シリコン基板11の他面側から、ビアホール32の底面に露出している絶縁層12をエッチングにより除去する。酸化シリコンである絶縁層12のエッチングは、ウェットエッチング法やドライエッチング法により行われる。ウェットエッチング法の場合のエッチング液は、例えばフッ酸と硝酸との混合液である。ドライエッチング法の場合の反応ガスは、例えばCF、C、C、C、SF、NFである。第1シリコン基板11の他面側からビアホール32の底面に露出した絶縁層12を除去することで、ピエゾ抵抗層15およびシリコン層13の二層からなるカンチレバー部18と、カンチレバー部18と枠部17との間のギャップ19も形成される。カンチレバー部18の他面18b側には圧力導入孔21が形成される。圧力導入孔21の内側面は、ビアホール32の内側面、ステップS1で形成した凹部30の内側面、そしてステップS8でエッチングした後の絶縁層14の内側面によって構成されている。そして、図7(d)に示されたように、各々の内側面が面一に揃った平坦面である。 Next, in step S8 of FIG. 5, as shown in FIG. 7D, the insulating layer 12 exposed on the bottom surface of the via hole 32 is removed from the other surface side of the first silicon substrate 11 by etching. Etching of the insulating layer 12 made of silicon oxide is performed by a wet etching method or a dry etching method. The etching solution in the case of the wet etching method is, for example, a mixed solution of hydrofluoric acid and nitric acid. The reaction gas in the case of the dry etching method is, for example, CF 4 , C 2 F 6 , C 4 F 6 , C 4 F 8 , SF 6 , or NF 3 . By removing the insulating layer 12 exposed on the bottom surface of the via hole 32 from the other surface side of the first silicon substrate 11, a cantilever portion 18 composed of two layers of a piezoresistive layer 15 and a silicon layer 13, a cantilever portion 18 and a frame portion A gap 19 between them is also formed. A pressure introducing hole 21 is formed on the other surface 18 b side of the cantilever portion 18. The inner surface of the pressure introducing hole 21 is constituted by the inner surface of the via hole 32, the inner surface of the recess 30 formed in step S1, and the inner surface of the insulating layer 14 after etching in step S8. As shown in FIG. 7D, each inner surface is a flat surface that is flush with the other.

圧力検出素子10を使用する時に、カンチレバー部18に向けてスムーズに圧力が伝わるためには、平面視におけるビアホール32の形状と凹部30との形状とが同一であることが好ましい。ビアホール32の形状と凹部30との形状が同一であれば、差圧検出素子10が完成後においては、圧力導入孔21の内側面に不要な段差が形成されない。その結果、段差による気流の乱れも生じることなく、カンチレバー部18に向けてスムーズに圧力が伝えられる。   When using the pressure detection element 10, it is preferable that the shape of the via hole 32 and the shape of the recess 30 in plan view are the same so that the pressure is smoothly transmitted toward the cantilever portion 18. If the shape of the via hole 32 and the shape of the recess 30 are the same, an unnecessary step is not formed on the inner surface of the pressure introducing hole 21 after the differential pressure detecting element 10 is completed. As a result, the air pressure is smoothly transmitted toward the cantilever portion 18 without causing turbulence of the airflow due to the step.

しかし、上述のように、ステップS7で形成するビアホール32の形状を凹部30と同一とするためには高度な加工精度が必要であり、実現が困難な場合がある。その場合は、凹部30の径とは異なる径のビアホール32としてもよい。   However, as described above, in order to make the shape of the via hole 32 formed in step S7 the same as that of the concave portion 30, a high degree of processing accuracy is required, which may be difficult to realize. In that case, a via hole 32 having a diameter different from the diameter of the recess 30 may be used.

図8(a)〜(d)は、図5に示した工程図のステップS5〜ステップS8に対応した断面図である。図8に示したように、ステップS5とステップS6(図8(a)と(b))を終えたのち、ステップS7(図8(c))において形成するビアホール32の径D2は、凹部30の径D1よりも大きい。高度な加工精度でビアホール32を形成するのが困難である場合には、図8のようにビアホール32の径D2を凹部30の径D1より大きく形成してもよい。   8A to 8D are cross-sectional views corresponding to steps S5 to S8 in the process diagram shown in FIG. As shown in FIG. 8, after finishing step S5 and step S6 (FIGS. 8A and 8B), the diameter D2 of the via hole 32 formed in step S7 (FIG. 8C) is the recess 30. It is larger than the diameter D1. When it is difficult to form the via hole 32 with high processing accuracy, the diameter D2 of the via hole 32 may be formed larger than the diameter D1 of the recess 30 as shown in FIG.

以上のステップS1〜テップS8が、本実施形態の差圧検出素子10の製造方法である。本実施形態の差圧検出素子10の製造方法によれば、第1シリコン基板11にビアホール32を形成するステップS7において、予め、カンチレバー部18となる絶縁層12の下方に凹部30が形成されているので、凹部30に到達するまでビアホール32を形成すれば良い。つまり、従来技術のように絶縁層12に到達するまで第1シリコン基板11をエッチングしなくてもよい。第1シリコン基板11を絶縁層12に到達するまでエッチングしなくてもよいので、従来技術のように絶縁層12に近づくにつれてエッチング速度が不安定になることがなく、第1シリコン基板11の他面から凹部30まで安定したエッチング速度で、所定形状のビアホール32を再現性よく形成することができる。ゆえに、従来技術のようにビアホール32を形成するために第1シリコン基板を長時間エッチングする必要がないため、ビアホール底面近傍の側壁に発生していたノッチ(第1シリコン基板の異常エッチング)が形成されることもない。したがって、本実施形態によれば、カンチレバー部18のヒンジ20の近傍にノッチが形成されることなく、高精度に流量を測定可能な差圧検出素子10を製造することができる。   Steps S1 to Step S8 described above are the method for manufacturing the differential pressure detecting element 10 of the present embodiment. According to the method for manufacturing the differential pressure detecting element 10 of the present embodiment, in step S7 in which the via hole 32 is formed in the first silicon substrate 11, the recess 30 is previously formed below the insulating layer 12 that becomes the cantilever portion 18. Therefore, the via hole 32 may be formed until the recess 30 is reached. That is, the first silicon substrate 11 does not have to be etched until the insulating layer 12 is reached as in the prior art. Since the first silicon substrate 11 does not have to be etched until it reaches the insulating layer 12, the etching rate does not become unstable as it approaches the insulating layer 12 as in the prior art. The via hole 32 having a predetermined shape can be formed with high reproducibility at a stable etching rate from the surface to the recess 30. Therefore, since it is not necessary to etch the first silicon substrate for a long time in order to form the via hole 32 as in the prior art, a notch (abnormal etching of the first silicon substrate) generated in the side wall near the bottom of the via hole is formed. It is never done. Therefore, according to the present embodiment, the differential pressure detecting element 10 capable of measuring the flow rate with high accuracy can be manufactured without forming a notch in the vicinity of the hinge 20 of the cantilever portion 18.

(産業上の利用可能性)
本発明は、シリコンウエハを用いて形成されるカンチレバー部式の差圧検出素子の製造に利用可能である。
(Industrial applicability)
INDUSTRIAL APPLICABILITY The present invention can be used for manufacturing a cantilever-type differential pressure detecting element formed using a silicon wafer.

1・・・流量計測装置
2・・・主流路
3・・・バイパス路
3a,3b・・・開口
5・・・流量算出部
10・・・差圧検出素子
11・・・第1シリコン基板
12・・・絶縁層
13・・・シリコン層
14・・・第2シリコン基板
15・・・ピエゾ抵抗層
15a,15b・・・ピエゾ抵抗
16・・・金属層
16a,16b・・・電極
16c・・・配線
17・・・枠部
18・・・カンチレバー部
19・・・ギャップ
20・・・ヒンジ
21・・・圧力導入孔
22・・・溝
30・・・凹部
31・・・アライメントマーク
32・・・ビアホール
33・・・段差
DESCRIPTION OF SYMBOLS 1 ... Flow measuring device 2 ... Main flow path 3 ... Bypass path 3a, 3b ... Opening 5 ... Flow rate calculation part 10 ... Differential pressure detection element 11 ... 1st silicon substrate 12 ... Insulating layer 13 ... Silicon layer 14 ... Second silicon substrate 15 ... Piezoresistive layer 15a, 15b ... Piezoresistor 16 ... Metal layer 16a, 16b ... Electrode 16c ... -Wiring 17 ... Frame part 18 ... Cantilever part 19 ... Gap 20 ... Hinge 21 ... Pressure introduction hole 22 ... Groove 30 ... Concave part 31 ... Alignment mark 32 ...・ Beer hole 33 ・ ・ ・ Step

Claims (3)

カンチレバー部を備えた差圧検出素子の製造方法であって、
第1シリコン基板の一面に凹部を形成する工程(ステップS1)と、
一面に絶縁層が形成された第2シリコン基板を準備し、前記第1シリコン基板の一面と前記第2シリコン基板の一面とを接合する工程(ステップS2)と、
前記2シリコン基板の他面にピエゾ抵抗層を形成する工程(ステップS4)と、
前記第2シリコン基板の前記ピエゾ抵抗層の上に金属層を形成する工程(ステップS5)と、
前記第2シリコン基板の他面側から前記絶縁層が露出するまで前記第2シリコン基板をエッチングする工程(ステップS6)と、
前記第1シリコン基板の他面から前記凹部に至るビアホールをドライエッチング法により形成する工程(ステップS7)と、
前記ビアホールの底面に露出した前記絶縁層を除去する工程(ステップS8)と、
を備えた差圧検出素子の製造方法。
A method of manufacturing a differential pressure detecting element having a cantilever part,
Forming a recess on one surface of the first silicon substrate (step S1);
Preparing a second silicon substrate having an insulating layer formed on one surface, and bonding one surface of the first silicon substrate and one surface of the second silicon substrate (step S2);
Forming a piezoresistive layer on the other surface of the two silicon substrate (step S4);
Forming a metal layer on the piezoresistive layer of the second silicon substrate (step S5);
Etching the second silicon substrate until the insulating layer is exposed from the other surface side of the second silicon substrate (step S6);
Forming a via hole from the other surface of the first silicon substrate to the recess by a dry etching method (step S7);
Removing the insulating layer exposed at the bottom of the via hole (step S8);
The manufacturing method of the differential pressure | voltage detection element provided with.
前記ステップS2と前記ステップS4との間に、前記第2シリコン基板を薄化する工程(ステップS3)を備えたことを特徴とする請求項1記載の差圧検出素子の製造方法。   2. The method for manufacturing a differential pressure detecting element according to claim 1, further comprising a step (Step S3) of thinning the second silicon substrate between Step S2 and Step S4. 前記ステップS1において、前記凹部を形成すると同時に前記第1シリコン基板の一面にアライメントマークを形成することを特徴とする請求項1または請求項2記載の差圧検出素子の製造方法。   3. The method of manufacturing a differential pressure detecting element according to claim 1, wherein in the step S <b> 1, an alignment mark is formed on one surface of the first silicon substrate simultaneously with the formation of the recess.
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