JP2015177163A - Printed wiring board, method of manufacturing printed wiring board, package-on-package - Google Patents
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
本発明は、電子部品実装用のパッドと他のプリント配線板(上基板)を搭載するためのパッドとを有するプリント配線板、及び、該プリント配線板の製造方法に関する。 The present invention relates to a printed wiring board having a pad for mounting an electronic component and a pad for mounting another printed wiring board (upper substrate), and a method for manufacturing the printed wiring board.
特許文献1は、プリント配線板の上基板接続用パッド上に金属ポストを配置する方法を開示している。
特許文献1は、電子部品実装用のパッド及び電子部品用の配線と、上基板接続用のパッド及び上基板用の配線とを同じプロセスで形成している。このため、電子部品用の配線と上基板用の配線とで、配線幅、配線間の絶縁間隔を大きく異ならせることができず、よりファイン化が要求される電子部品用の配線密度を高めることが難しい。
In
本発明の目的は、実装する電子部品への接続線を高密度で形成し、かつ実装信頼性を高め得るプリント配線板、及び、該プリント配線板の製造方法を提供することである。 The objective of this invention is providing the printed wiring board which can form the connection line to the electronic component to mount in high density, and can improve mounting reliability, and the manufacturing method of this printed wiring board.
本発明に係るプリント配線板は、絶縁層と、前記絶縁層の表面に形成された導体層と、前記絶縁層を貫通し該絶縁層の前記導体層を反対面へ接続するビア導体とを備え、前記導体層及び前記絶縁層が交互に積層されてなり、第1絶縁層と、前記第1絶縁層上に形成されている第1パッドを含む第1導体層とを有する。そして、前記第1絶縁層上に形成された第2パッドを含む第2導体層と、前記第2導体層上に積層された第2絶縁層と、前記第2絶縁層上に形成された、第3パッドを含む第3導体層と、前記第2絶縁層を貫通し前記第2パッドと前記第3導体層とを接続するビア導体とから成る配線構造体を備える。前記第1パッドの上表面の位置は、前記第3パッドの上表面よりも高い。 A printed wiring board according to the present invention includes an insulating layer, a conductor layer formed on a surface of the insulating layer, and a via conductor that penetrates the insulating layer and connects the conductor layer of the insulating layer to the opposite surface. The conductor layers and the insulating layers are alternately stacked, and have a first insulating layer and a first conductor layer including a first pad formed on the first insulating layer. A second conductor layer including a second pad formed on the first insulating layer; a second insulating layer stacked on the second conductor layer; and formed on the second insulating layer. A wiring structure including a third conductor layer including a third pad and a via conductor that penetrates the second insulating layer and connects the second pad and the third conductor layer is provided. The position of the upper surface of the first pad is higher than the upper surface of the third pad.
本発明に係るプリント配線板の製造方法は、導体層及び絶縁層を交互にビルドアップ積層することと、最外層の絶縁層を形成することと、前記最外層の絶縁層上にビア用の第1開口を形成することと、前記最外層の絶縁層上及び前記第1開口内に第1シード層を形成することと、前記最外層の絶縁層上であって、配線構造体形成位置を含む第1導体層の非形成部位に第1めっきレジストを形成することと、電解めっきにより、前記第1開口内にビア導体を形成すると共に、前記第1導体層を形成することと、前記第1めっきレジストを剥離することと、前記最外層の絶縁層上であって、第2導体層の非形成部位に第2めっきレジストを形成することと、電解めっきにより、前記第2導体層を形成することと、前記第2めっきレジストを剥離することと、前記第1導体層、前記第2導体層の非形成部の前記第1シード層を除去することと、前記最外層の絶縁層上及び前記第2導体層上に第2開口を有する第2絶縁層を形成することと、前記第2絶縁層上及び前記第2開口内に第2シード層を形成することと、前第2絶縁層上であって、第3導体層の非形成部位に第3めっきレジストを形成することと、電解めっきにより、前記第2開口内にビア導体を形成すると共に、前記第3導体層を、該第3導体層の上表面の位置が、前記第1導体層の上表面位置より低くなるように形成することと、前記第3めっきレジストを剥離することと、前記第3導体層の非形成部の前記第2シード層を除去することと、を含む。 According to the printed wiring board manufacturing method of the present invention, the conductor layers and the insulating layers are alternately built-up, the outermost insulating layer is formed, and the vias are formed on the outermost insulating layer. Forming one opening; forming a first seed layer on the outermost insulating layer and in the first opening; and on the outermost insulating layer, including a wiring structure forming position Forming a first plating resist in a portion where the first conductor layer is not formed, forming a via conductor in the first opening by electrolytic plating, and forming the first conductor layer; Stripping the plating resist, forming the second plating resist on the outermost insulating layer and not forming the second conductor layer, and forming the second conductor layer by electrolytic plating And removing the second plating resist And removing the first seed layer of the first conductor layer and the second conductor layer not formed, and having a second opening on the outermost insulating layer and the second conductor layer. Forming a second insulating layer; forming a second seed layer on the second insulating layer and in the second opening; and forming a third conductor layer on the previous second insulating layer. Forming a third plating resist at the site; and forming a via conductor in the second opening by electrolytic plating; and positioning the third conductor layer on the upper surface of the third conductor layer. Forming to be lower than the upper surface position of one conductor layer, peeling the third plating resist, and removing the second seed layer in a portion where the third conductor layer is not formed. Including.
本発明のプリント配線板は、上基板を接続する第1パッドの上表面の位置は、電子部品を実装する第3パッドの上表面よりも高い。第2導体層、第2絶縁層、第3導体層を合わせた厚みが、第1導体層の厚みよりも薄いため、電子部品用の配線を構成する第2導体層、第3導体層が薄くファインピッチに形成でき、電子部品用の配線密度を高めることができる。 In the printed wiring board of the present invention, the position of the upper surface of the first pad for connecting the upper substrate is higher than the upper surface of the third pad for mounting the electronic component. Since the total thickness of the second conductor layer, the second insulating layer, and the third conductor layer is thinner than the thickness of the first conductor layer, the second conductor layer and the third conductor layer constituting the wiring for the electronic component are thin. It can be formed in a fine pitch, and the wiring density for electronic components can be increased.
更に、第1導体層の形成された最外層の層間絶縁層上に、第2導体層と第3導体層との2層の導体層を形成するため、実装する電子部品用の信号線を構成する第2導体層と第3導体層をファインピッチ化に形成できる。 Further, in order to form the two conductor layers of the second conductor layer and the third conductor layer on the outermost interlayer insulating layer on which the first conductor layer is formed, a signal line for the electronic component to be mounted is configured. The second conductor layer and the third conductor layer can be formed with a fine pitch.
[第1実施形態]
図1に本発明の第1実施形態に係るプリント配線板10の断面が示されている。そのプリント配線板10は、コア基板80を有する。コア基板80は、第1面(F)とその第1面と反対側の第2面(S)を有する絶縁基材80zと絶縁基材の第1面上の導体層84Aと絶縁基材の第2面上の導体層84Bと導体層84Aと導体層84Bを接続しているスルーホール導体86で形成されている。スルーホール導体86は、絶縁基材に形成されている貫通孔81内をめっき膜で充填することにより形成される。
[First embodiment]
FIG. 1 shows a cross section of a printed wiring board 10 according to the first embodiment of the present invention. The printed wiring board 10 has a
プリント配線板10は、さらに、コア基板80の第1面F上に上側のビルドアップ層55Fを有する。上側のビルドアップ層50Fはコア基板80の第1面F上に形成されている絶縁層(上側の層間樹脂絶縁層)50Aと絶縁層50A上の導体層(上側の導体層)58Aと絶縁層50Aを貫通し第1導体層84Aやスルーホール導体86と導体層58Aを接続しているビア導体(上側のビア導体)60Aとを有する。上側のビルドアップ層50Fはさらに絶縁層50Aと導体層58A上の絶縁層(最外層の層間樹脂絶縁層)50Cと絶縁層50C上の導体層(最上の導体層)58Cと絶縁層50Cを貫通し導体層58Aやビア導体60Aと導体層58Cとを接続するビア導体(最上のビア導体)60Cを有する。
The printed wiring board 10 further includes an
プリント配線板10は、さらに、コア基板80の第2面S上に下側のビルドアップ層55Sを有する。下側のビルドアップ層50Sはコア基板80の第2面S上に形成されている絶縁層(下側の層間樹脂絶縁層)50Bと絶縁層50B上の導体層(下側の導体層)58Bと絶縁層50Bを貫通し第2導体層84Bやスルーホール導体86と導体層58Bを接続しているビア導体(下側のビア導体)60Bとを有する。下側のビルドアップ層50Sはさらに絶縁層50Bと導体層58B上の絶縁層(最下の層間樹脂絶縁層)50Dと絶縁層50D上の導体層(最下の導体層)58Dと絶縁層50Dを貫通し導体層58Bやビア導体60Bと導体層58Dとを接続するビア導体(最下のビア導体)60Dを有する。
The printed wiring board 10 further includes a
図2は、プリント配線板のビルドアップ層55F、55S上にソルダーレジスト層70F、70Bが形成され、第1ICチップ110A、第2ICチップ110Bが実装され、メモリー290を搭載する上基板210が接続された状態を示す断面図である。図10は、ICチップ、上基板搭載前のプリント配線板10の平面図である。第1ICチップ110A、第2ICチップ110Bはプロセッサーである。上基板210のボンディングパッド218とメモリー290とはボンディングワイヤー216で接続されている。
In FIG. 2,
図2に示されるように、第1の層間樹脂絶縁層(最外層の層間絶縁層)50C上に第1導体層58Cが形成されている。第1の層間樹脂絶縁層50C上にソルダーレジスト層70Fが形成され、ソルダーレジスト層70Fの開口71Fが、第1パッド58CPを露出する。第1パッド58CPに、上基板210のパッド214が半田バンプ212を介して接続されている。一方、第3パッド48Pに、ICチップ110A、110Bのパッド114が半田バンプ112を介して接続されている。第1パッド58CPは、第1導体層58Cに含まれる。第2ビルドアップ層55S上にソルダーレジスト層70Sが形成され、ソルダーレジスト層70Sの開口71SにBGAバンプ76Sが形成されている。
As shown in FIG. 2, a
ソルダーレジスト層70Fの中央側には、開口71FFが形成され、最外層の層間絶縁層50C上に形成された配線構造体20を露出させている。配線構造体20は、第1ICチップ110A、第2ICチップ110Bの信号線を構成する。
An opening 71FF is formed on the center side of the solder resist
図3(A)は図1中の破線で囲まれた配線構造体20を拡大して示す。図3(B)は配線構造体20の平面図であり、図3(B)中のX1−X1断面が、図3(A)に対応する。図3(C)は、図3(A)中の楕円Cで囲まれた部位を拡大して示す。
FIG. 3A shows an enlarged view of the
配線構造体20は、最外層の層間絶縁層50C上に形成された第2パッド38、第2配線ライン36と、第2パッド38、第2配線ライン36上に形成された第2絶縁層40と、第2絶縁層40上に形成された第3パッド48P、第3配線ライン46と、第2絶縁層40を貫通し第2パッド38と第3パッド48Pとを接続するビア導体48Vとから成る。
The
ビア導体48V及び第3配線ライン46は、シード層42と電解銅めっき層44とから成る。第2パッド38及び第2配線ライン36は、シード層32と電解銅めっき層34とから成る。第1導体層58C、ビア導体60Cは、シード層32と電解銅めっき層49から成る。第2パッド38、第2配線ライン36と、第1導体層58C、ビア導体60Cは、共通のシード層32を有する。
The via
配線構造体20の形成された最外層の層間絶縁層50Cの下層には、導体層58Aの一部を構成し、アース層として用いられるプレーン層58AAが形成されている。該プレーン層58AAにより、第2配線ライン36がマイクロストリップライン構造が取られる。これにより、第2配線ライン36の伝送速度が向上する。
A plane layer 58AA that constitutes a part of the
図3(A)中に示されるように、第1導体層58Cの上面、ビア導体60Cの上面の第1パッド58CPの高さ、即ち、層間絶縁層50Cの上面から第1パッド58CPまでの高さt1は30μmである。一方、第3導体層46の上面、ビア導体48Vの上面の第3パッド48Pの高さt4は、15μmである。層間絶縁層50Cの上面から第1パッド58CPまでの高さt1は、第3パッド48Pまでの高さt4よりも高い。このため、図2中に示されるように、配線構造体20上の高さの低い第3パッド48PにICチップ110A、110Bを実装した状態で、高さの高い第1パッド58CPにプリント配線板を接続することができる。
As shown in FIG. 3A, the height of the first pad 58CP on the upper surface of the
図3(C)中に示されるように、第2パッド38及び第2配線ライン36の高さt2は、2〜3μmである。ビア導体48Vのランド48P及び第3配線ライン46の第2絶縁層上面からの高さt3は、4〜6μmである。第2絶縁層40の絶縁距離d2は、上述したように、ビア導体60Cの上面の第1パッド58CPよりも、ビア導体48Vの上面の第3パッド48Pの高さが低くなるように調整されている。
As shown in FIG. 3C, the height t2 of the
図11(A)は、第1導体層58Cを構成する第1パッド58CP及び第1配線ライン58CLの平面図であり、図11(B)は、第3導体層48を構成する第3パッド48P及び第3配線ライン46の平面図であり、図11(C)は、第2導体層38を構成する第2パッド38P及び第2配線ライン36の平面図である。図11(A)中に示されるように、第1パッド58CPの径a1は70〜300μmで、ピッチp1は100〜350μmである。第1配線ライン58CLのライン幅L1は、10〜20μm、スペース幅S1は、10〜20μmである。図11(B)中に示されるように、第3パッド48Pの径a3は20〜30μmで、ピッチp3は40〜60μmである。第3配線ライン46のライン幅L3は3μm、スペース幅S3は3μmである。そして、第3パッド48Pと配線ライン46との最小間隔e3は5μmである。図11(C)中に示されるように、第2パッド43Pの径a2は15〜25μmで、ピッチp2は40〜60μmである。第2配線ライン36のライン幅L2は2μm、スペース幅S2は2μmである。そして、第2パッド38Pと配線ライン36との最小間隔e2は3μmである。
11A is a plan view of the first pad 58CP and the first wiring line 58CL constituting the
即ち、第1パッド58CPの径a1>第3パッド48Pの径a3>第2パッド88Pの径a2であり、第1パッド58CPのピッチp1>第3パッド48Pのピッチp3>第2パッド88Pのピッチp2である。また、第1配線ライン58CLのライン幅L1/スペースS1>第3配線ライン46のライン幅L3/スペースS3>第2配線ライン36のライン幅L2/スペースS2である。
That is, the diameter a1 of the first pad 58CP> the diameter a3 of the
ビア導体48V及び第3配線ライン46から成る第3導体層48、第2パッド38Pは、第2配線ライン36を介して第1導体層58Cを構成する第1パッド58CPに接続されている。
The
第1実施形態のプリント配線板では、第1パッド58CPの上表面の位置が、第3パッド48Pの上表面の位置よりも高い。第2導体層38、第2絶縁層40、第3導体層48を合わせた厚み(t4)が、第1導体層58Cの厚み(t1)よりも薄いため、第2導体層、第3導体層が薄い。ICチップ等の電子部品用の配線を構成する第2導体層38、第3導体層48が薄くファインピッチに形成でき、電子部品用の配線密度を高めることができる。
In the printed wiring board of the first embodiment, the position of the upper surface of the first pad 58CP is higher than the position of the upper surface of the
[第1実施形態の製造方法]
第1実施形態のプリント配線板は、コア基板を有するプリント配線板であってもコアレス基板であっても良い。コア基板を有するプリント配線板やその製造方法は、例えば、JP2007227512Aに示されている。コアレス基板やその製造方法は、例えば、JP2005236244Aに示されている。
[Production Method of First Embodiment]
The printed wiring board of the first embodiment may be a printed wiring board having a core substrate or a coreless substrate. A printed wiring board having a core substrate and a manufacturing method thereof are disclosed in, for example, JP2007227512A. The coreless substrate and the manufacturing method thereof are disclosed in, for example, JP2005236244A.
図4〜図9に配線構造体20の製造方法が示される。
図4(A)は、図1中に示す最外層の樹脂絶縁層(第1層間絶縁層)50Cの形成された状態を示す。該最外層の樹脂絶縁層50C上には銅箔47が積層されている。
A method for manufacturing the
FIG. 4A shows a state in which the outermost resin insulation layer (first interlayer insulation layer) 50C shown in FIG. 1 is formed. A
レーザにより、最外層の樹脂絶縁層50Cにビア用開口50Caが形成される(図4(B)。銅箔がエッチングで剥離された後、無電解めっき又はスパッタによりシード層32が、最外層の樹脂絶縁層50C上及びビア用開口50Ca内に形成される(図4(C))。シード層32上に所定パターンのめっきレジスト31が形成される(図4(D))。
Via holes 50Ca are formed in the outermost
電解銅めっきにより、めっきレジスト31の非形成部に銅めっき層49が形成され、ビア用開口50Ca内にビア導体60Cが、そして、第1導体層58Cが形成される(図5(A))。ビア導体60C、第1導体層58Cは、シード層32及び銅めっき層49から成る。めっきレジストが剥離される(図5(B))。シード層32を除去することなく、シード層32及び第1導体層上にポジティブめっきレジスト液33αが塗布される(図5(C))。
By electrolytic copper plating, a
露光・現像処理を経て、めっきレジスト33が形成される(図6(A))。レジスト33のパターンは図11(C)に示される第2配線ラインのライン幅L2:2μm、スペース幅S2:2μmを形成する。めっきレジスト33の非形成部に銅めっき層34が形成され、第2パッド38P、第2配線ライン36を含む第2導体層38が形成される(図6(B))。めっきレジストが剥離される(図6(C))。
Through the exposure / development process, a plating resist 33 is formed (FIG. 6A). The pattern of the resist 33 forms a line width L2: 2 μm and a space width S2: 2 μm of the second wiring line shown in FIG. A
第1導体層58C、第2導体層38の非形成部分のシード層32が除去される(図7(A))。感光性のレジスト液40αが最外層の層間樹脂絶縁層50C上に塗布され(図7(B))、露光・現像によりビア用開口40aを備える第2絶縁層40が形成される(図7(C))。
The
第2絶縁層40上及びビア用開口40a内にシード層42が形成される(図8(A))。シード層42上にポジティブめっきレジスト液43αが塗布される(図8(B))。露光・現像処理を経て、めっきレジスト43が形成される(図8(C))。めっきレジスト43のパターンが形成される。めっきレジスト43のパターンは、図11(B)に示される第3配線ラインのライン幅L3:3μm、スペース幅S3:3μmを形成する。
A
めっきレジスト43の非形成部に銅めっき膜44が形成され、第3パッド48Pを上面に有するビア導体48V、第3配線ライン46を備える第3導体層48が形成される(図9(A))。めっきレジストが剥離される(図9(B))。第3導体層48の非形成部分のシード層42が除去される(図9(C))。図1中に示す配線構造体20が完成する。
A
図2に示されるように、ビルドアップ層55F上に開口71F、開口71FFを備えるソルダーレジスト層70Fが形成され、ビルドアップ層55S上に開口71Sを備えるソルダーレジスト層70Sが形成される。ソルダーレジスト層70Sの開口71SにBGAバンプ76Sが形成される。該開口71S内に保護膜72を形成することができる。ICチップ110A、110Bがプリント配線板に実装される。プリント配線板の第3パッド48CPに、ICチップの端子114が、第1半田バンプ112を介して接続される。上基板210が搭載される。プリント配線板の第1パッド58CPに、上基板210のパッド214が、半田バンプ212を介して接続される。なお、上基板210とプリント配線板との間に封止樹脂を充填することも可能である。
As shown in FIG. 2, a solder resist
第1パッド58CPの上表面は、第3パッド48Pの上表面よりも高い位置にある。このため、上基板210がICチップと干渉せず、第1パッドに実装される上基板210との接続信頼性が高い。また、第2導体層38、第2絶縁層40、第3導体層48を合わせた厚み(t4)が、第1導体層58Cの厚み(t1)よりも薄い(図3(A)参照)。第2導体層、第3導体層が薄く、ICチップ用の配線を構成する第2導体層、第3導体層がファインピッチに形成できる。
The upper surface of the first pad 58CP is located higher than the upper surface of the
第1実施形態のプリント配線板で、第2導体層、第3導体層は、プリント配線板のビルドアップ層として形成されるため、形成が容易で、信頼性が高い。 In the printed wiring board according to the first embodiment, the second conductor layer and the third conductor layer are formed as a build-up layer of the printed wiring board, so that the formation is easy and the reliability is high.
[第1実施形態の改変例]
図12に本発明の第1実施形態の改変例に係るプリント配線板10の製造方法が示される。
図12(A)に、図1中に示す最外層の樹脂絶縁層(第1層間絶縁層)50Cの形成された状態が示される。該最外層の樹脂絶縁層50C上には銅箔が積層されていない。樹脂絶縁層50Cの表面は粗化されない。
[Modification of the first embodiment]
FIG. 12 shows a method for manufacturing the printed wiring board 10 according to a modification of the first embodiment of the present invention.
FIG. 12A shows a state in which the outermost resin insulating layer (first interlayer insulating layer) 50C shown in FIG. 1 is formed. Copper foil is not laminated on the outermost
レーザにより、最外層の樹脂絶縁層50Cにビア用開口50Caが形成される(図12(B)。無電解Cuめっき又はTi/Cuスパッタによりシード層32bが、最外層の樹脂絶縁層50C上及びビア用開口50Ca内に形成される(図12(C))。以降の工程は図4(D)〜図9に示された第1実施形態と同様である。
Via openings 50Ca are formed in the outermost
[第2実施形態]
図13(A)は、第2実施形態に係るプリント配線板の配線構造体の断面図であり、図13(B)は、図13(A)中のY2−Y2横面図である。
第2実施形態のプリント配線板では、ICチップ110に接続用のパッドとして、第1実施形態と同様な第3パッド48Pと、該第3パッド48Pと同じ高さ(t4)で、径の大きい第4パッド48PLが形成されている。第4パッド48PLは、ICチップのパッド114Lに半田バンプ112Lを介して接続されている。第3パッド48Pと第4パッド48PLとは第2配線ライン36を介して接続されている。第4パッド48PLの外側には第1パッド58CPが配置され、第1パッド58CPを介して上基板210がプリント配線板10に搭載されている。第4パッド48PLと第1パッド58CPとは、第4パッド48PLと同時に形成された第4配線ライン48Lを介して接続される。
[Second Embodiment]
FIG. 13A is a cross-sectional view of the wiring structure of the printed wiring board according to the second embodiment, and FIG. 13B is a Y2-Y2 lateral view in FIG. 13A.
In the printed wiring board of the second embodiment, as a pad for connection to the
10 プリント配線板
20 配線構造体
36 第2配線ライン
38 第2配線層
38P 第2パッド
40 第2絶縁層
46 第3配線ライン
48 第3配線層
48P 第3パッド
50C 第1層間樹脂絶縁層
58C 第1導体層
58CP 第1パッド
DESCRIPTION OF SYMBOLS 10 Printed
Claims (17)
前記絶縁層の表面に形成された導体層と、
前記絶縁層を貫通し該絶縁層の前記導体層を反対面へ接続するビア導体とを備え、前記導体層及び前記絶縁層が交互に積層されてなり、第1絶縁層と、前記第1絶縁層上に形成されている第1パッドを含む第1導体層とを有するプリント配線板であって、
前記第1絶縁層上に形成された第2パッドを含む第2導体層と、
前記第2導体層上に積層された第2絶縁層と、
前記第2絶縁層上に形成された、第3パッドを含む第3導体層と、
前記第2絶縁層を貫通し前記第2パッドと前記第3導体層とを接続するビア導体とから成る配線構造体を備え、
前記第1パッドの上表面の位置は、前記第3パッドの上表面よりも高い。 An insulating layer;
A conductor layer formed on the surface of the insulating layer;
A via conductor that penetrates through the insulating layer and connects the conductor layer of the insulating layer to the opposite surface, the conductor layer and the insulating layer are alternately stacked, and the first insulating layer and the first insulating layer A printed wiring board having a first conductor layer including a first pad formed on the layer,
A second conductor layer including a second pad formed on the first insulating layer;
A second insulating layer laminated on the second conductor layer;
A third conductor layer including a third pad formed on the second insulating layer;
A wiring structure comprising a via conductor penetrating the second insulating layer and connecting the second pad and the third conductor layer;
The position of the upper surface of the first pad is higher than the upper surface of the third pad.
前記第1絶縁層は、最外層の層間絶縁層である。 The printed wiring board according to claim 1,
The first insulating layer is an outermost interlayer insulating layer.
前記配線構造体の前記第2導体層は、前記第1導体層に接続されている。 The printed wiring board according to claim 1,
The second conductor layer of the wiring structure is connected to the first conductor layer.
前記第1導体層と前記第2導体層とは同一のシード層を有する。 The printed wiring board according to claim 1,
The first conductor layer and the second conductor layer have the same seed layer.
前記シード層は、無電解Cuめっき層又はスパッタにより形成されるTi/Cu層から成る。 The printed wiring board according to claim 4,
The seed layer is composed of an electroless Cu plating layer or a Ti / Cu layer formed by sputtering.
前記第2絶縁層は感光性樹脂から成る。 The printed wiring board according to claim 1,
The second insulating layer is made of a photosensitive resin.
前記配線構造体の直下で、前記第1絶縁層の下層にプレーン層が形成されている。 The printed wiring board according to claim 1,
A plane layer is formed immediately below the wiring structure and below the first insulating layer.
前記プレーン層はアース層である。 The printed wiring board according to claim 7,
The plane layer is a ground layer.
前記第3パッドは、ICチップ実装用であり、
前記第1パッドは、他のプリント配線板の接続用である。 The printed wiring board according to claim 1,
The third pad is for IC chip mounting,
The first pad is for connecting another printed wiring board.
プリント配線板の外周側に前記第1パッドが配置され、
前記第1パッドの内周側に前記第3パッドが配置される。 The printed wiring board according to claim 1,
The first pad is disposed on the outer peripheral side of the printed wiring board,
The third pad is disposed on the inner peripheral side of the first pad.
前記第3導体層は配線を含み、該配線と前記第3パッドとの絶縁距離は、前記配線間の絶縁距離よりも広い。 The printed wiring board according to claim 1,
The third conductor layer includes a wiring, and an insulation distance between the wiring and the third pad is wider than an insulation distance between the wirings.
前記第3パッドの厚みは、前記第2パッドの厚みよりも厚い。 The printed wiring board according to claim 1,
The third pad is thicker than the second pad.
前記第2導体層の配線幅は、前記第3導体層の配線幅よりも狭い。 The printed wiring board according to claim 1,
The wiring width of the second conductor layer is narrower than the wiring width of the third conductor layer.
前記第3導体層の配線幅は、前記第1導体層の配線幅よりも狭い。 The printed wiring board according to claim 13,
The wiring width of the third conductor layer is narrower than the wiring width of the first conductor layer.
前記第1パッドのピッチは、前記第3パッドとのピッチよりも大きい。 The printed wiring board according to claim 1,
The pitch of the first pad is larger than the pitch with the third pad.
導体層及び絶縁層を交互にビルドアップ積層することと、
最外層の絶縁層を形成することと、
前記最外層の絶縁層上にビア用の第1開口を形成することと、
前記最外層の絶縁層上及び前記第1開口内に第1シード層を形成することと、
前記最外層の絶縁層上であって、配線構造体形成位置を含む第1導体層の非形成部位に第1めっきレジストを形成することと、
電解めっきにより、前記第1開口内にビア導体を形成すると共に、前記第1導体層を形成することと、
前記第1めっきレジストを剥離することと、
前記最外層の絶縁層上であって、第2導体層の非形成部位に第2めっきレジストを形成することと、
電解めっきにより、前記第2導体層を形成することと、
前記第2めっきレジストを剥離することと、
前記第1導体層、前記第2導体層の非形成部の前記第1シード層を除去することと、
前記最外層の絶縁層上及び前記第2導体層上に第2開口を有する第2絶縁層を形成することと、
前記第2絶縁層上及び前記第2開口内に第2シード層を形成することと、
前第2絶縁層上であって、第3導体層の非形成部位に第3めっきレジストを形成することと、
電解めっきにより、前記第2開口内にビア導体を形成すると共に、前記第3導体層を、該第3導体層の上表面の位置が、前記第1導体層の上表面位置より低くなるように形成することと、
前記第3めっきレジストを剥離することと、
前記第3導体層の非形成部の前記第2シード層を除去することと、を含む。 A method of manufacturing a printed wiring board,
Alternately building up and laminating conductor layers and insulating layers;
Forming an outermost insulating layer;
Forming a first opening for a via on the outermost insulating layer;
Forming a first seed layer on the outermost insulating layer and in the first opening;
Forming a first plating resist on a non-formation portion of the first conductor layer on the outermost insulating layer and including a wiring structure forming position;
Forming a via conductor in the first opening by electrolytic plating and forming the first conductor layer;
Peeling off the first plating resist;
Forming a second plating resist on the outermost insulating layer and in a portion where the second conductor layer is not formed;
Forming the second conductor layer by electrolytic plating;
Peeling off the second plating resist;
Removing the first seed layer in the non-formation part of the first conductor layer and the second conductor layer;
Forming a second insulating layer having a second opening on the outermost insulating layer and the second conductor layer;
Forming a second seed layer on the second insulating layer and in the second opening;
Forming a third plating resist on the second insulating layer before forming a third conductor layer in a non-formation portion;
Via plating is formed in the second opening by electrolytic plating, and the position of the upper surface of the third conductor layer is lower than the position of the upper surface of the first conductor layer. Forming,
Peeling off the third plating resist;
Removing the second seed layer in a portion where the third conductor layer is not formed.
前記下基板は、最上の層間樹脂絶縁層と、
前記最上の層間樹脂絶縁層上に形成され、該下基板の中央側に形成されているICチップ接続用の第3パッドと、外周側に形成されている上基板接続用の第1パッドと、
前記最上の層間樹脂絶縁層上に形成され、前記第1パッドを露出する第1の開口と、前記第3パッドを露出する第2の開口とを備えるソルダーレジスト層と、
前記第1パッド上に形成され、前記上基板のパッドに接続する半田バンプと、
第1バンプを備え、該第1バンプを介して前記第3パッドに実装されたICチップと、
前記最上の層間樹脂絶縁層上であって、前記ソルダーレジスト層の第2開口内に形成された配線構造体とを備え、
前記配線構造体が、
前記最上の層間樹脂絶縁層上に形成された第2パッドを含む第2導体層と、
前記第2導体層上に積層された第2絶縁層と、
前記第2絶縁層上に形成された、前記第3パッドを含む第3導体層と、
前記第2絶縁層を貫通し前記第2パッドと前記第3導体層とを接続するビア導体とから成る。 A package-on-package comprising a lower substrate on which an IC chip is mounted and an upper substrate mounted on the lower substrate,
The lower substrate includes an uppermost interlayer resin insulation layer,
A third pad for connecting an IC chip formed on the uppermost interlayer resin insulation layer and formed on the center side of the lower substrate; a first pad for connecting an upper substrate formed on the outer peripheral side;
A solder resist layer formed on the uppermost interlayer resin insulation layer and having a first opening exposing the first pad and a second opening exposing the third pad;
A solder bump formed on the first pad and connected to the pad of the upper substrate;
An IC chip including a first bump and mounted on the third pad via the first bump;
A wiring structure formed on the uppermost interlayer resin insulation layer and in the second opening of the solder resist layer;
The wiring structure is
A second conductor layer including a second pad formed on the uppermost interlayer resin insulation layer;
A second insulating layer laminated on the second conductor layer;
A third conductor layer including the third pad formed on the second insulating layer;
A via conductor that penetrates through the second insulating layer and connects the second pad and the third conductor layer.
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