JP2015170610A - Resistance change element nonvolatile storage - Google Patents
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Abstract
Description
本発明の実施形態は、抵抗変化素子及び不揮発性記憶装置に関する。 Embodiments described herein relate generally to a variable resistance element and a nonvolatile memory device.
磁気トンネル接合(MTJ:Magnetic Tunnel Junction )を用いた抵抗変化素子がある。強誘電体を用いたトンネル接合を用いた抵抗変化素子もある。安定した動作が望まれている。 There is a variable resistance element using a magnetic tunnel junction (MTJ). There is also a variable resistance element using a tunnel junction using a ferroelectric. Stable operation is desired.
本発明の実施形態は、安定した動作が可能な抵抗変化素子及び不揮発性記憶装置を提供する。 Embodiments of the present invention provide a variable resistance element and a nonvolatile memory device capable of stable operation.
本発明の実施形態によれば、抵抗変化素子は、強磁性の第1層と、強磁性の第2層と、前記第1層と前記第2層との間に設けられた常誘電性の第3層と、前記第3層と前記第2層との間に設けられた常誘電性の第4層と、前記第3層と前記第4層との間に設けられた強誘電性の第5層と、を含む。 According to the embodiment of the present invention, the variable resistance element includes a ferromagnetic first layer, a ferromagnetic second layer, and a paraelectric property provided between the first layer and the second layer. A third layer, a paraelectric fourth layer provided between the third layer and the second layer, and a ferroelectric material provided between the third layer and the fourth layer. And a fifth layer.
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
Embodiments of the present invention will be described below with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
Note that, in the present specification and each drawing, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
(第1の実施形態)
図1(a)〜図1(d)は、第1の実施形態に係る抵抗変化素子を例示する模式的断面図である。
図1(a)に表したように、本実施形態に係る抵抗変化素子110は、第1層11と、第2層12と、第3層23と、第4層24と、第5層25と、を含む。実施形態に係る不揮発性記憶装置210は、抵抗変化素子110と制御部50とを含む。
(First embodiment)
FIG. 1A to FIG. 1D are schematic cross-sectional views illustrating the resistance change element according to the first embodiment.
As shown in FIG. 1A, the
第1層11及び第2層12は、強磁性(強磁性体)である。第3層23及び第4層24は、常誘電性(常誘電体)である。第5層25は、強誘電性(強磁性体)である。
The
例えば、第1層11及び第2層12の少なくともいずれかには、鉄、コバルト、ニッケル、コバルト鉄、パーマロイ、コバルト鉄ボロン、コバルトマンガンシリコン、コバルトマンガンゲルマニウム、コバルト鉄アルミニウム、コバルト鉄アルミニウムシリコン、コバルト鉄シリコン、コバルト鉄マンガンシリコン、鉄白金及びコバルト白金の少なくともいずれかが用いられる。第1層11の材料は、第2層12の材料と同じでも良く、異なっても良い。第1層11及び第2層12は、例えば、導電性である。
For example, at least one of the
例えば、第3層23及び第4層24の少なくともいずれかには、酸化マグネシウムが用いられる。第3層23及び第4層24の少なくともいずれかに、酸化アルミニウム、酸化マグネシウムアルミニウム、及び、ストロンチウムチタン酸化物の少なくともいずれかを用いても良い。第3層23の材料は、第4層24の材料と同じでも良く、異なっても良い。
For example, magnesium oxide is used for at least one of the
第3層23及び第4層24として酸化マグネシウムを用いると、例えば、第1層11及び第2層12の材料と、第3層23及び第4層24と、の間において、高い格子整合性が得られる。これにより、例えば、良好なトンネル界面が形成され易くなる。これにより、例えば、高いトンネル磁気抵抗比が得易くなる。
When magnesium oxide is used for the
例えば、第5層25は、酸化ハフニウムを含む。第5層25は、ジルコニウム、アルミニウム、イットリウム、ストロンチウム、シリコン及びガドリニウムの少なくともいずれかをさらに含んでも良い。第5層25として、チタン酸バリウム、チタン酸ジルコン酸鉛、及び、ビスマスフェライトの少なくともいずれかを用いても良い。
For example, the
第3層23の厚さ及び第4層24の厚さのそれぞれは、例えば、5ナノメートル(nm)以下である。第3層23の厚さ及び第4層24の厚さのすくなくとも一方は、例えば、2nm以下であることが好ましい。第3層23の厚さ及び第4層24の厚さが薄いと、例えば、抵抗変化素子110において、大きな出力信号を得易くなる。
Each of the thickness of the
例えば、第3層23の厚さは、第4層24の厚さと異なることが好ましい。第3層23の厚さが第4層24の厚さと異なると、強誘電分極方向に依存した複数の抵抗値の差が大きくなる。例えば、第3層23の厚さと、第4層24の厚さと、の差の絶対値は、0.5nmである。これにより複数の抵抗値の差が大きくできる。
For example, the thickness of the
厚さの差を過度に大きくすると、例えば、一方の層の厚さが過度に厚くなり、動作電圧が上昇する。または、一方の層の厚さが過度に薄くなり、特性が不安定になる。第3層23の厚さと第4層24の厚さとの差の絶対値は、例えば、2nm以下である。安定した動作特性を得られる。
If the difference in thickness is excessively large, for example, the thickness of one layer becomes excessively thick, and the operating voltage increases. Alternatively, the thickness of one layer becomes excessively thin and the characteristics become unstable. The absolute value of the difference between the thickness of the
抵抗変化素子110において、例えば、第1層11と第2層12との間に電圧が印加される。この印加電圧は、例えば、第3層23、第4層24及び第5層25に分配される。電圧の分配は、例えば、第3層23の比誘電率と、第4層24の比誘電率と、第5層25の比誘電率と、の差(例えば比)に依存する。
In the
第3層23の比誘電率と、第4層24の比誘電率と、第5層25の比誘電率と、の差(例えば比)を小さくすることで、いずれかの層に高い電圧が加わることが抑制できる。
By reducing the difference (for example, the ratio) between the relative dielectric constant of the
例えば、第5層25の比誘電率を低くすることで、第3層23の比誘電率と、第4層24の比誘電率と、第5層25の比誘電率と、の差(例えば比)を小さくすることができる。例えば、酸化ハフニウムの比誘電率は、強誘電性を示す材料の中では低い。第5層25として、酸化ハフニウムを用いることで、例えば、抵抗変化素子110において、高い信頼性が得やすくなる。
For example, by reducing the relative permittivity of the
例えば、第3層23の比誘電率と第5層25の比誘電率との差、及び、第4層24の比誘電率と第5層25の比誘電率との差が過度に大きいと、所望の特性が得にくい。例えば、電圧により第5層25において分極反転を生じさせる際に、第5層25における分極反転よりも先に、第3層23及び第4層24において電気的絶縁破壊が生じ易くなる。比誘電率の差を小さくすることで、電気的絶縁破壊を生じさせずに、第5層25において分極反転が得られる。
For example, if the difference between the relative permittivity of the
例えば、第5層25の比誘電率は、第3層23の比誘電率の4倍以下であり、第4層24の比誘電率の4倍以下である。このように、比誘電率の差(比)を小さくすることで、高信頼性と安定した動作とが得られる。
For example, the relative dielectric constant of the
第5層25の厚さは、例えば、10nm以下である。第5層25の厚さは、例えば、5nm以下であることが望ましい。第5層25の厚さが薄いと、例えば、動作電圧が低下できる。大きな出力信号が得易くなる。
The thickness of the
第3層23、第4層24及び第5層25の合計の厚さは、例えば、20nm以下である。
The total thickness of the
抵抗変化素子110において、例えば、4つの状態を得ることができる。図1(a)〜図1(d)は、第1状態ST1〜第4状態ST4のそれぞれに対応する。
In the
図1(a)に表したように、第1状態ST1においては、第1層11の第1磁化11mは、第2層12の第2磁化12mに沿っている。すなわち、第1磁化11mは、第2磁化12mと「平行」であり、「反平行」ではない。
As shown in FIG. 1A, in the first state ST1, the
実施形態において、第1磁化11mと第2磁化12mとの「平行」状態は、それらの磁化の間の相対角度が、厳密に0度である状態に限らない。「平行」状態には、例えば、0度からずれている状態も含まれる。ずれの角度は、例えば、−45度以上+45度以下である。第1磁化11mと第2磁化12mとの「反平行」状態は、それらの磁化の間の相対角度が、厳密に180度である状態に限らない。「反平行」状態には、例えば、180度からずれている状態も含まれる。ずれの角度は、−45度以上+45度以下である。
In the embodiment, the “parallel” state of the
第1状態ST1においては、第5層25の分極の方向D5は、第2層12から第1層11に向かう方向に沿っている。
In the first state ST1, the polarization direction D5 of the
図1(b)に表したように、第2状態ST2においては、第1磁化11mは、第2磁化12mに沿っている。すなわち、第1磁化11mは、第2磁化12mと「平行」である。第2状態ST2においては、第5層25の分極の方向D5は、第1層11から第2層12に向かう方向に沿っている。
As shown in FIG. 1B, in the second state ST2, the
図1(c)に表したように、第3状態ST3においては、第1磁化11mは、第2磁化12mと逆である。すなわち、第1磁化11mは、第2磁化12mと「反平行」である。第3状態ST3においては、第5層25の分極の方向D5は、第2層12から第1層11に向かう方向に沿っている。
As shown in FIG. 1C, in the third state ST3, the
図1(d)に表したように、第4状態ST4においては、第1磁化11mは、第2磁化12mと逆である。すなわち、第1磁化11mは、第2磁化12mと「反平行」である。第4状態ST4においては、第5層25の分極の方向D5は、第1層11から第2層12に向かう方向に沿っている。
As shown in FIG. 1D, in the fourth state ST4, the
後述するように、これらの複数の状態において、第1層11と第2層12との間の電気抵抗(以下、単に「抵抗」と言う)は、互いに異なる。
As will be described later, in these plural states, the electrical resistance (hereinafter simply referred to as “resistance”) between the
例えば、第5層25における分極方向の反転(方向D5の反転)は、例えば、抵抗変化素子110への電圧の印加により行われる。
For example, the reversal of the polarization direction in the fifth layer 25 (reversal of the direction D5) is performed by applying a voltage to the
一方、第1層11の第1磁化11mの反転、及び、第2層12の第2磁化12mの反転は、例えば、抵抗変化素子110への電圧印加に伴う電流(スピントランスファートルク)により、実施される。または、後述するように、配線に流れる電流により生じる電流磁場により、第1磁化11mの反転、及び、第2磁化12mの反転が実施されても良い。
On the other hand, the reversal of the
例えば、制御部50が設けられる。制御部50は、第1層11及び第2層12と電気的に接続される。
For example, a
実施形態において、電気的に接続される状態は、2つの導体が直接接する状態、及び、2つの導体の間の別の導体が挿入されて2つの導体の間に電流が流れる状態を含む。さらに、電気的に接続される状態は、2つの導体の間にスイッチ素子(例えばトランジスタまたはダイオードなど)が挿入され、スイッチ素子の動作に応じて2つの導体の間に電流が流れることが可能な状態を含む。 In the embodiment, the electrically connected state includes a state in which the two conductors are in direct contact and a state in which another conductor between the two conductors is inserted and a current flows between the two conductors. Further, in the electrically connected state, a switch element (for example, a transistor or a diode) is inserted between the two conductors, and a current can flow between the two conductors according to the operation of the switch element. Includes state.
制御部50により、第1層11と第2層12との間に電位差が形成される。この電位差(電圧)により、第5層25における分極方向の反転(方向D5の反転)が実施される。この電位差に伴う電流により、第1磁化11mの反転、及び、第2磁化12mの反転が実施される。
A potential difference is formed between the
以下では、まず、電圧により、分極反転及び磁化反転を得る場合について説明する。 Below, the case where polarization reversal and magnetization reversal are first obtained by a voltage is demonstrated.
実施形態において、例えば、第1層11における磁化反転の容易さと、第2層12の磁化反転の容易さ、の間に差を設ける。
In the embodiment, for example, a difference is provided between the ease of magnetization reversal in the
以下の説明では、第1層11において、第2層12よりも容易に磁化反転が得られる場合について説明する。
In the following description, a case where magnetization reversal can be obtained in the
例えば、第2層12に接して、または、第2層12の近傍に、反強磁性層を設ける。一方、第1層11の近傍には、反強磁性層を設けない。これにより、第1層11において、第2層12よりも容易に磁化反転が得られる。
For example, an antiferromagnetic layer is provided in contact with the
第1層11の材料を、第2層12の材料と変えても良い。第1層11のサイズを、第2層12のサイズと変えても良い。サイズは、積層方向に対して垂直な方向の長さを含む。サイズは、厚さ(積層方向に沿った長さ)を含む。さらに、第1層11の形状を、第2層12の形状と変えても良い。これにより、第1層11において、第2層12よりも容易に磁化反転が得られる。
The material of the
以下、第1状態ST1〜第4状態ST4の例について説明する。
例えば、第1状態ST1が、初期状態とする。第1状態ST1においては、2つの強磁性層(第1層11及び第2層12)の磁化が平行状態であり、強誘電層(第5層25)の分極方向が上向きである。初期状態は、例えば、第2層12と第1層11との間に、所定の値以上の電圧を印加することにより形成される。例えば、第1層11を基準として、第2層12に、正極性の電圧を印加する。
Hereinafter, examples of the first state ST1 to the fourth state ST4 will be described.
For example, the first state ST1 is an initial state. In the first state ST1, the magnetizations of the two ferromagnetic layers (
すなわち、抵抗変化素子110において、書き込み動作は、例えば、第1層11と第2層12との間に、電圧(印加電圧Vap)を印加することにより行われる。これにより、第5層25の分極方向の反転、または、第1層11の第1磁化11mの反転が生じる。第5層25の反転が生じると、第2状態ST2が形成される。第1磁化11mの反転が生じると、第3状態ST3が生じる。すなわち、状態の遷移が生じる。
That is, in the
第2状態ST2への遷移は、例えば、第5層25に加わる電圧が、強誘電分極反転におけるしきい値電圧(VFE)を超えたときに生じる。
The transition to the second state ST2 occurs, for example, when the voltage applied to the
第3状態ST3への遷移は、抵抗変化素子110を流れる電流が第1層11の第1磁化11mの反転におけるしきい値電流(IFM)を超えたときに生じる。第1磁化11mの反転は、例えば、スピントランスファトルクによる。
The transition to the third state ST3 occurs when the current flowing through the
遷移する状態(第2状態ST2または第3状態ST3)は、抵抗変化素子110への電圧の印加により、しきい値電圧VFEとしきい値電流IFMとのいずれのしきい値を先に超えるかによって定まる。しきい値電圧VFEとしきい値電流IFMとのいずれのしきい値を先に超えるかは、例えば、第3層23、第4層24及び第5層25のそれぞれの厚さ、及び、材料に依存する値により定まる。材料に依存する値は、比誘電率などを含む。
Transition to state (second state ST2 or the third state ST3) is by application of a voltage to the resistance
さらに、抵抗変化素子110への印加電圧Vapをさらに高めると、第5層25に加わる電圧がしきい値電圧VFEを超え、電流がしきい値電流IFMを超える。すなわち、第5層25の分極方向の反転と、第1磁化11mの反転と、の両方が生じた状態となる。これにより、第4状態ST4が生じる。
Furthermore, when further increasing the applied voltage Vap to the resistance
図2は、第1の実施形態に係る抵抗変化素子の特性を例示するグラフ図である。
図2の横軸は、第1層11と第2層12との間に印加する印加電圧Vapである。縦軸は、第1層11と第2層12との間に流れる電流Icである。
FIG. 2 is a graph illustrating characteristics of the variable resistance element according to the first embodiment.
The horizontal axis in FIG. 2 represents the applied voltage Vap applied between the
この例では、第1状態ST1において、印加電圧Vapを上昇させると、所定の電圧を超えると、第3状態ST3への転移が生じる。または、第2状態ST2への遷移が生じる。印加電圧Vapをさらに上昇させると、第4状態ST4への遷移が生じる。第4状態ST4から印加電圧Vapを低下させても、第4状態ST4は維持される。 In this example, when the applied voltage Vap is increased in the first state ST1, the transition to the third state ST3 occurs when a predetermined voltage is exceeded. Alternatively, a transition to the second state ST2 occurs. When the applied voltage Vap is further increased, a transition to the fourth state ST4 occurs. Even if the applied voltage Vap is decreased from the fourth state ST4, the fourth state ST4 is maintained.
このように、抵抗変化素子110に電圧を印加することにより、第1状態ST1及び第4状態ST4に加えて、第2状態ST2及び第3状態ST3の少なくともいずれかの状態が得られる。得られる状態の数は、3つ以上である。すなわち、3つ以上の多値の抵抗が得られる。
Thus, by applying a voltage to the
これらの状態の読み出しは、抵抗変化素子110に電圧を印加することにより行う。このときの電圧の極性(電流方向)は、任意である。すなわち第1層11から第2層12に向けて流れる電流を用いても良い。第2層12から第1層11に向けて流れる電流を用いても良い。
Reading of these states is performed by applying a voltage to the
例えば、第1状態ST1〜第4状態ST4のそれぞれの抵抗を第1抵抗R1〜第4抵抗R4とする。例えば、第1層11から第2層12に向けて電流を流す場合は、以下となる。第3抵抗R3は、第2抵抗R2よりも高い。第1抵抗R1及び第4抵抗R4は、第2抵抗R2と第3抵抗R3との間である。第1抵抗R1は第4抵抗R4よりも高い、または、低い。すなわち、R2<R1<R4<R3となる。または、R2<R4<R1<R3となる。これらのいずれの関係が得られるかは、例えば、第1層11〜第5層25の材料及び厚さにより定まる。
For example, the resistors in the first state ST1 to the fourth state ST4 are referred to as a first resistor R1 to a fourth resistor R4. For example, when a current is passed from the
抵抗変化素子110において、消去動作は、例えば、書き込みとは逆極性の電圧を印加することにより、実施できる。例えば、第2層12を基準として、正極性の電圧を第1層11に印加する。これにより、第1状態ST1への遷移が生じる。初期状態が得られる。
In the
以上のように、書き込み動作においては、抵抗変化素子110への印加電圧Vapにより、3つ以上の状態を得ることができる。これらの状態に対応した、3値以上の抵抗値を得ることができる。
As described above, in the write operation, three or more states can be obtained by the voltage Vap applied to the
例えば、MTJを用いた抵抗変化素子がある。この素子においては、2つの強磁性層における相対的な磁化配置が、平行か反平行かでトンネル電流値が変化する。このような抵抗変化素子を磁気抵抗変化メモリ(MRAM:Magnetoresistive Random Access Memory)のメモリセルなどへ応用することが検討されている。 For example, there is a resistance change element using MTJ. In this element, the tunnel current value changes depending on whether the relative magnetization arrangement in the two ferromagnetic layers is parallel or antiparallel. Application of such a variable resistance element to a memory cell of a magnetoresistive random access memory (MRAM) has been studied.
MTJ素子において多値動作を実現する方法として、平行及び反平行以外の磁化配置を利用する参考例がある。しかしながら、一般的に、2つの状態の他の磁化配置は、不安定であり、安定した動作が困難である。 As a method for realizing multilevel operation in an MTJ element, there is a reference example using a magnetization arrangement other than parallel and antiparallel. However, in general, the other magnetization arrangements of the two states are unstable and difficult to operate stably.
一方、強誘電体を用いたトンネル接合を用いた抵抗変化素子がある。この素子においては、強誘電体の分極方向の向きに依存してトンネル障壁のポテンシャルの変調が生じて、トンネル電流値が変化する。 On the other hand, there is a resistance change element using a tunnel junction using a ferroelectric. In this element, the potential of the tunnel barrier is modulated depending on the direction of the polarization direction of the ferroelectric, and the tunnel current value changes.
例えば、MTJのトンネル絶縁膜として強誘電体を用いることが考えられる。強磁性の磁化配置に依存した抵抗変化に加えて、強誘電体の分極方向に依存した抵抗変化が得られる。これにより、3値以上の多値動作が得られる。 For example, it is conceivable to use a ferroelectric as a tunnel insulating film of MTJ. In addition to the resistance change depending on the ferromagnetic magnetization arrangement, a resistance change depending on the polarization direction of the ferroelectric substance can be obtained. As a result, a multi-value operation of three or more values can be obtained.
このとき、強誘電体層として、ペロブスカイト酸化物系のPbZrTiO3やBaTiO3を用いる参考例がある。しかしながら、ペロブスカイト酸化物という特殊な材料系を用いているため、強磁性材料系との親和性が低い。このため、高いトンネル磁気抵抗比を得るのが困難である。さらに、この参考例は、高温プロセスが必要であり、トンネル界面においてミキシングが生じ、所望の特性を得ることが困難である。 At this time, there is a reference example using perovskite oxide-based PbZrTiO 3 or BaTiO 3 as the ferroelectric layer. However, since a special material system called perovskite oxide is used, the affinity with the ferromagnetic material system is low. For this reason, it is difficult to obtain a high tunnel magnetoresistance ratio. Furthermore, this reference example requires a high-temperature process, and mixing occurs at the tunnel interface, making it difficult to obtain desired characteristics.
本実施形態においては、強磁性の第1層11と強磁性の第2層12との間に、強誘電性の第5層25を設ける。第1層11と第5層25との間に、常誘電性の第3層23を設け、第2層12と第5層25との間に、第4層24を設ける。磁化の変化と、分極変化と、の制御性が高まる。例えば、第5層25の材料の選択範囲が広がる。
In the present embodiment, a ferroelectric
特に、第5層25の材料として、第3層23の材料との比誘電率差が小さく、第4層24の材料との比誘電率差が小さい材料を選択する。これにより、磁化の変化と、分極変化と、の制御性が高まる。この点で、第5層25の材料として例えば、強誘電体材料群の中では比誘電率が低い、酸化ハフニウムを選択することが好ましい。加えて、酸化ハフニウムを選択することで、プロセス温度が過度に高くなく、所望の特性が得られるという利点も存在する。
In particular, as the material of the
第3層23および第4層24として適正な材料を用いることで、高い結晶性が得られ、高いトンネル磁気抵抗比が得やすくなる。この点において、第3層23および第4層24の材料として、例えば酸化マグネシウムを用いることが好ましい。
By using appropriate materials for the
実施形態によれば、多値の抵抗変化が安定して得られる。安定した動作が可能な抵抗変化素子及びそれを用いた不揮発性記憶装置が提供できる。 According to the embodiment, a multi-value resistance change can be obtained stably. A variable resistance element capable of stable operation and a nonvolatile memory device using the variable resistance element can be provided.
図3は、第1の実施形態に係る別の抵抗変化素子を例示する模式的断面図である。
図3に表したように、本実施形態に係る抵抗変化素子111は、第1層11〜第5層25に加えて、反強磁性層12aをさらに含む。実施形態に係る不揮発性記憶素子211は、抵抗変化素子111と制御部50とを含む。
FIG. 3 is a schematic cross-sectional view illustrating another variable resistance element according to the first embodiment.
As illustrated in FIG. 3, the
反強磁性層12aと第4層24との間に、第2層12が配置される。これにより、第2層12における第2磁化12mの反転は、第1層11における第1磁化11mの反転よりも困難になる。より安定した動作が得られる。
The
反強磁性層12aには、例えば、反強磁性材料(例えば、イリジウムマンガン、または、白金マンガンなど)が用いられる。反強磁性層12aとして、積層フェリ構造と反強磁性材料との組み合わせを適用しても良い。反強磁性層12aとして、例えば、ルテニウム/コバルト鉄/イリジウムマンガンの積層構造を適用しても良い。
For example, an antiferromagnetic material (for example, iridium manganese or platinum manganese) is used for the
図4は、第1の実施形態に係る別の抵抗変化素子を例示する模式的断面図である。
図4に表したように、本実施形態に係る抵抗変化素子112は、第1層11〜第5層25に加えて、第1導電層31をさらに含む。実施形態に係る不揮発性記憶素子212は、抵抗変化素子112と制御部50とを含む。
FIG. 4 is a schematic cross-sectional view illustrating another variable resistance element according to the first embodiment.
As illustrated in FIG. 4, the
例えば、書き込み動作の際に、第1導電層31に電流を流す。発生するジュール熱により、第1層11が加熱される。第1層11の第1磁化11mが反転し易くなる。第3状態ST3が形成し易くなる。これにより、第2状態ST2の生成と、第3状態ST2の生成と、を分離して生成することが容易になる。
For example, a current is passed through the first
抵抗変化素子112においても、抵抗変化素子110と同様の読み出し動作及び消去動作が実施できる。
Also in the
抵抗変化素子112においては、この場合には、電圧の印加による第2状態ST2への遷移電圧V2は、電圧印加による第3状態ST3への遷移電圧V3よりも低く設定される。そして、第3状態3への遷移に、ジュール熱によるアシストが用いられる。この例では、遷移電圧V2(すなわち、強誘電分極反転におけるしきい値電圧VFE)は、低く設定される。本実施形態において、例えば、第1層11の材料、及び、第5層25の材料及び厚さが、適切に設定される。これにより、遷移電圧V2及び遷移電圧V3が適正に設定される。
In the
抵抗変化素子112においては、比較的小さな電流により、第1状態ST1から第3状態ST3への遷移を生じさせることができる。このため、例えば、微細なセル構造(例えば100nm以下のセルサイズ)に対して4値状態を書き込む場合に、有利である。
In the
(第2の実施形態)
図5は、第2の実施形態に係る別の抵抗変化素子を例示する模式的断面図である。
図5に表したように、本実施形態に係る抵抗変化素子120は、第1層11〜第5層25に加えて、第1導電層31及び第1絶縁層3iをさらに含む。実施形態に係る不揮発性記憶素子220は、抵抗変化素子120と制御部50とを含む。
(Second Embodiment)
FIG. 5 is a schematic cross-sectional view illustrating another resistance change element according to the second embodiment.
As illustrated in FIG. 5, the
第1導電層31と第3層23との間に、第1層11が配置される。第1層11と第1導電層31との間に第1絶縁層31iが配置される。
The
第1導電層31には電流を流すことができる。第1導電層31に流れる電流は、第1層11と第2層12との間に流れる電流とは別に制御される。この電流は、例えば、制御部50により制御される。
A current can flow through the first
第1導電層31に流れる電流により生じる磁場が、第1層11に加わる。これにより、第1層11の第1磁化11mが反転する。すなわち、第1磁化11mは、第1導電層31に流れる電流により反転可能である。例えば、第1導電層31に所定の値以上の電流を流す。電流の向きを変えると、第1磁化11mを反転させることができる。
A magnetic field generated by a current flowing through the first
これにより、第1層11の第1磁化11mを、第1層11と第2層12との間への印加電圧Vapとは別に、第1導電層31に流れる電流より制御することができる。これにより、第1磁化11mの制御性が高まる。
Thereby, the
例えば、第1状態ST1から第2状態ST2への遷移は、第1層11と第2層12との間に電圧を印加することにより行われる。一方で、第1状態ST1から第3状態ST3への遷移は、第1導電層31に電流を流す。電流により生じる電流磁場により、第1層11の第1磁化11mの反転が生じる。第1状態ST1から第4状態ST4への遷移は、第1層11と第2層12との間に高い電圧を印加することにより行われる。この例では、より簡単な方法で4値の状態を書き込むことができる。
For example, the transition from the first state ST 1 to the second state ST 2 is performed by applying a voltage between the
例えば、第1層11と第2層12との間への印加電圧Vapだけで、第2状態ST2及び第3状態ST3を得る場合に比べて、第1導電層31を用いることで、第2状態ST2及び第3状態ST3の形成の安定性が高まる。これにより、4つの状態をより安定して得ることができる。
For example, by using the first
抵抗変化素子120においても、抵抗変化素子110と同様の読み出し動作及び消去動作が実施できる。
Also in the
第1導電層31には、例えば、タングステン(W)、アルミニウム(Al)及び銅(Cu)の少なくともいずれかが用いられる。第1絶縁層31iには、例えば、酸化シリコン及び窒化シリコンの少なくともいずれかが用いられる。第1絶縁層31iの厚さは、例えば、5nm以上100nm以下である。
For example, at least one of tungsten (W), aluminum (Al), and copper (Cu) is used for the first
以下、上記の第1実施形態及び第2実施形態に係る抵抗変化素子に含まれる層の例について説明する。 Hereinafter, examples of layers included in the variable resistance element according to the first and second embodiments will be described.
例えば、第1層11及び第2層12として、コバルト鉄マンガンシリコンが用いられる。第3層23及び第4層24として、酸化マグネシウムが用いられる。第5層25として、酸化ハフニウムが用いられる。
For example, cobalt iron manganese silicon is used as the
例えば、第2層12として、コバルト鉄マンガンシリコン層を、例えばスパッタ法などにより形成する。その後、例えば減圧中(例えば真空中)で、熱処理を行う。これにより、コバルト鉄マンガンシリコン層の結晶性が向上する。例えば、第2層12の下地層を、(001)配向化させておく。
For example, a cobalt iron manganese silicon layer is formed as the
第4層24として、酸化マグネシウム層を、例えば、スパッタ法または電子ビーム蒸着法を用いて形成する。コバルト鉄マンガンシリコンと酸化マグネシウムとは、格子マッチングが良い。このため、酸化マグネシウム層は、コバルト鉄マンガンシリコン層の上にエピタキシャル成長する。
As the
例えば、第2層12(例えば、コバルト鉄マンガンシリコン層)を(001)配向させておくと、その上に形成される酸化マグネシウム層は、(001)配向する。第4層24を(001)配向させることで、高いトンネル磁気抵抗比が得られる。
For example, when the second layer 12 (for example, cobalt iron manganese silicon layer) is (001) oriented, the magnesium oxide layer formed thereon is (001) oriented. A high tunnel magnetoresistance ratio can be obtained by orienting the
第5層25として、酸化ハフニウム層を、スパッタ法、または、ALD(Atomic Layer Deposition)法などにより形成する。酸化ハフニウム層の形成温度を低く設定することで、アモルファス状態の酸化ハフニウム層が得られる。
As the
第3層23として、酸化マグネシウム層を、例えば、スパッタまたは電子ビーム蒸着法を用いて形成する。酸化マグネシウムは、優先的に(001)配向する。このため、下地となるアモルファス膜の上に酸化マグネシウム層を堆積すると、(001)配向層になり易い。これにより、第3層23の酸化マグネシウム層も第4層24と同様に、(001)配向する。これにより、高いトンネル磁気抵抗比が得やすくなる。
As the
第1層11として、コバルト鉄マンガンシリコン層を、例えば、スパッタ法などにより形成する。第1層11のコバルト鉄マンガンシリコン層を減圧中で加熱処理することで、結晶性が向上する。この熱処理により、例えば、第5層25の酸化ハフニウム層において、強誘電性が向上する。
As the
実施形態において、例えば、コバルト鉄マンガンシリコンと酸化マグネシウムとの組み合わせが用いられる。コバルト鉄マンガンシリコンは、ハーフメタル材料である。これにより、高いトンネル磁気抵抗比が得やすい。 In the embodiment, for example, a combination of cobalt iron manganese silicon and magnesium oxide is used. Cobalt iron manganese silicon is a half-metal material. Thereby, it is easy to obtain a high tunnel magnetoresistance ratio.
酸化マグネシウムと同程度の比誘電率を有する酸化ハフニウムが用いられる。これにより、酸化マグネシウム層を絶縁破壊させることなく、酸化ハフニウム層における強誘電分極を電界反転させることができる。 Hafnium oxide having a dielectric constant comparable to that of magnesium oxide is used. Thereby, the electric field inversion of the ferroelectric polarization in the hafnium oxide layer can be performed without causing dielectric breakdown of the magnesium oxide layer.
例えば、第3層23及び第4層24において、厚さに差を設けることにより、強誘電分極方向に応じたトンネル電流値の変調効果を大きくすることができる。
For example, by providing a difference in thickness between the
実施形態によれば、例えば、出力信号差の大きい多値状態が得られる。実施形態によれば、絶縁破壊が抑制される。これにより、信頼性の高い抵抗変化動作が得られる。 According to the embodiment, for example, a multilevel state with a large output signal difference is obtained. According to the embodiment, dielectric breakdown is suppressed. Thereby, a highly reliable resistance change operation is obtained.
(第3の実施形態)
本実施形態は、不揮発性記憶装置に係る。実施形態に係る不揮発性記憶装置は、第1、第2の実施形態に関して説明した不揮発性記憶装置のいずれか、及び、その変形を含む。例えば、本実施形態に係る不揮発性記憶装置は、例えば、上記のいずれかの抵抗変化素子と、第1層11と第2層12との間に電圧を印加する制御部50と、を含む。本実施形態によれば、安定した動作が可能な不揮発性記憶装置が提供できる。
(Third embodiment)
The present embodiment relates to a nonvolatile memory device. The nonvolatile memory device according to the embodiment includes any of the nonvolatile memory devices described in regard to the first and second embodiments, and modifications thereof. For example, the nonvolatile memory device according to the present embodiment includes, for example, any one of the resistance change elements described above and the
図6(a)及び図6(b)は、第3の実施形態に係る不揮発性記憶装置を例示する模式的斜視図である。
図6(a)に表したように、本実施形態に係る不揮発性記憶装置250は、複数の第1配線WR1と、複数の第2配線WR2と、複数のメモリセルMCと、を含む。複数のメモリセルMCは、実施形態に係る抵抗変化素子及びその変形を含む。
FIG. 6A and FIG. 6B are schematic perspective views illustrating the nonvolatile memory device according to the third embodiment.
As illustrated in FIG. 6A, the
複数の第1配線WR1は、複数の第2配線WR2と、3次元的に交差する。例えば、第1配線WR1は、X軸方向に沿って延びる。第2配線WR2は、Y軸方向に沿って延びる。この例では、Y軸方向は、X軸方向に対して直交する。X軸方向とY軸方向とに対して直交する方向をZ軸方向とする。この例では、第2配線WR1は、Z軸方向において、第1配線WR1と離間する。 The plurality of first wirings WR1 intersects the plurality of second wirings WR2 three-dimensionally. For example, the first wiring WR1 extends along the X-axis direction. The second wiring WR2 extends along the Y-axis direction. In this example, the Y-axis direction is orthogonal to the X-axis direction. A direction orthogonal to the X-axis direction and the Y-axis direction is taken as a Z-axis direction. In this example, the second wiring WR1 is separated from the first wiring WR1 in the Z-axis direction.
複数のメモリセルMC(抵抗変化素子)のそれぞれは、複数の第1配線WR1と複数の第2配線WR2との間のそれぞれの位置に配置される。 Each of the plurality of memory cells MC (resistance change elements) is disposed at a position between the plurality of first wirings WR1 and the plurality of second wirings WR2.
第1配線WR1と第2配線WR2は、制御部50に電気的に接続される。第1配線WR1及び第2配線WR2を介して、メモリセルMCに電圧が印加され、上記の動作が行われる。
The first wiring WR1 and the second wiring WR2 are electrically connected to the
第1配線WR1は、例えば、第1〜第3ビットBL1〜BL3を含む。第2配線WR2は、第1〜第3ワード線WL1〜WL3を含む。これらのビット線及びワード線によりメモリセルMCの状態が、書き込まれ、読み取られ、または、消去される。 The first wiring WR1 includes, for example, first to third bits BL1 to BL3. The second wiring WR2 includes first to third word lines WL1 to WL3. The state of the memory cell MC is written, read, or erased by these bit lines and word lines.
実施形態において、第1配線WR1と抵抗変化素子との間、及び、第2配線WR2と抵抗変化素子との間の少なくともいずれかの位置に、整流素子(例えばダイオード)を設けても良い。 In the embodiment, a rectifying element (for example, a diode) may be provided at least at a position between the first wiring WR1 and the resistance change element and between the second wiring WR2 and the resistance change element.
図6(b)に表したように、本実施形態に係る不揮発性記憶素子251においては、互いに積層された複数の要素メモリ層MAを有する。複数の要素メモリ層MAは、例えばZ軸方向に沿って積層される。この例では、4つの要素メモリ層MA、すなわち、第1〜第4要素メモリ層MA1〜MA4が設けられている。要素メモリ層MAの数は、任意である。
As shown in FIG. 6B, the
要素メモリ層MAのそれぞれは、第1配線WR1と、第2配線WR2と、メモリセルMCと、を含む。 Each of the element memory layers MA includes a first wiring WR1, a second wiring WR2, and a memory cell MC.
第1要素メモリ層MA1は、第1層ビット線BLL1(ビット線BL11、BL12及びBL13を含む)と、第1層ワード線WLL1(ワード線WL11、WL12及びWL13を含む)と、第1層メモリセルMC1と、を含む。 The first element memory layer MA1 includes a first layer bit line BLL1 (including bit lines BL11, BL12, and BL13), a first layer word line WLL1 (including word lines WL11, WL12, and WL13), and a first layer memory. Cell MC1.
第2要素メモリ層MA2は、第2層ビット線BLL2(ビット線BL21、BL22及びBL23を含む)と、第1層ワード線WLL1(ワード線WL11、WL12及びWL13を含む)と、第2層メモリセルMC2と、を含む。 The second element memory layer MA2 includes a second layer bit line BLL2 (including bit lines BL21, BL22, and BL23), a first layer word line WLL1 (including word lines WL11, WL12, and WL13), and a second layer memory. Cell MC2.
第3要素メモリ層MA2は、第2層ビット線BLL2(ビット線BL21、BL22及びBL23を含む)と、第2層ワード線WLL2(ワード線WL21、WL22及びWL23を含む)と、第3層メモリセルMC3と、を含む。 The third element memory layer MA2 includes a second layer bit line BLL2 (including bit lines BL21, BL22, and BL23), a second layer word line WLL2 (including word lines WL21, WL22, and WL23), and a third layer memory. Cell MC3.
第4要素メモリ層MA4は、第3層ビット線BLL3(ビット線BL31、BL32及びBL33を含む)と、第2層ワード線WLL2(ワード線WL21、WL22及びWL23を含む)と、第4層メモリセルMC4と、を含む。 The fourth element memory layer MA4 includes a third layer bit line BLL3 (including bit lines BL31, BL32, and BL33), a second layer word line WLL2 (including word lines WL21, WL22, and WL23), and a fourth layer memory. Cell MC4.
この例では、Z軸方向に沿って隣接する要素メモリ層MAにおいて、ビット線BLまたはワード線WLが共有される。実施形態はこれに限らない。例えば、Z軸方向に沿って隣接する要素メモリ層MAどうしの間に層間絶縁膜が設けられ、要素メモリ層MAのそれぞれに、ビット線BL及びワード線WLが設けられても良い。この場合、要素メモリ層MAのそれぞれにおけるビット線BLの延在方向及びワード線WLの延在方向は任意である。 In this example, the bit line BL or the word line WL is shared in the element memory layers MA adjacent along the Z-axis direction. The embodiment is not limited to this. For example, an interlayer insulating film may be provided between element memory layers MA adjacent along the Z-axis direction, and a bit line BL and a word line WL may be provided in each of the element memory layers MA. In this case, the extending direction of the bit line BL and the extending direction of the word line WL in each of the element memory layers MA are arbitrary.
本実施形態によれば、強磁性体と強誘電体との両方の特性を利用し、出力信号比が大きな多値状態の書き込みを、信頼性良く実現できる。実施形態によれば、高信頼性で、多値動作の素子が得られる。 According to the present embodiment, writing in a multi-value state with a large output signal ratio can be realized with high reliability by utilizing the characteristics of both a ferromagnetic material and a ferroelectric material. According to the embodiment, a highly reliable element with multi-value operation can be obtained.
実施形態によれば、安定した動作が可能な抵抗変化素子及び不揮発性記憶装置が提供できる。 According to the embodiment, it is possible to provide a variable resistance element and a non-volatile memory device capable of stable operation.
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。 In the present specification, “vertical” and “parallel” include not only strictly vertical and strictly parallel, but also include, for example, variations in the manufacturing process, and may be substantially vertical and substantially parallel. It ’s fine.
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、抵抗変化素子及び不揮発性記憶装置に含まれる第1〜第5層、導電層、絶縁層、反強磁性層、制御部及び配線などの各要素の具体的な層構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, a person skilled in the art has a specific layer configuration of each element such as the first to fifth layers, the conductive layer, the insulating layer, the antiferromagnetic layer, the control unit, and the wiring included in the variable resistance element and the nonvolatile memory device. Is appropriately included in the scope of the present invention as long as the present invention can be carried out in the same manner and the same effects can be obtained by appropriately selecting from the known ranges.
Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.
その他、本発明の実施の形態として上述した抵抗変化素子及び不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての抵抗変化素子及び不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。 In addition, all variable resistance elements and nonvolatile memory devices that can be implemented by those skilled in the art based on the variable resistance elements and nonvolatile memory devices described above as embodiments of the present invention are also included in the present invention. As long as the gist is included, it belongs to the scope of the present invention.
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
11…第1層、 12…第2層、 12a…反強磁性層、 23…第3層、 24…第4層、 25…第5層、 31…第1導電層、 31i…第1絶縁層、 50…制御部、 70…スイッチ素子、 110、111、112、120…抵抗変化素子、 210、211、212、220、250、251…不揮発性記憶装置、 BL、BL1〜BL3、BL11〜BL13、BL21〜BL23、BL31〜BL33、BLL1〜BLL3、 D5…分極の方向、 Ic…電流、 MA、MA1〜MA4…要素メモリ層、 MC、MC1〜MC4…メモリセル、 ST1〜ST4…第1〜第4状態、 Vap…印加電圧、 WL、WL1〜WL3、WL11〜WL13、WL21〜WL23、WL31〜WL33、WLL1〜WLL3、 WR1、WR2…第1、第2配線
DESCRIPTION OF
Claims (13)
強磁性の第2層と、
前記第1層と前記第2層との間に設けられた常誘電性の第3層と、
前記第3層と前記第2層との間に設けられた常誘電性の第4層と、
前記第3層と前記第4層との間に設けられた強誘電性の第5層と、
を備えた抵抗変化素子。 A ferromagnetic first layer;
A second ferromagnetic layer;
A paraelectric third layer provided between the first layer and the second layer;
A paraelectric fourth layer provided between the third layer and the second layer;
A ferroelectric fifth layer provided between the third layer and the fourth layer;
A variable resistance element.
前記第1層と前記第2層との間に電圧を印加する制御部と、
を備えた不揮発性記憶装置。 The resistance change element according to any one of claims 1 to 11,
A controller that applies a voltage between the first layer and the second layer;
A non-volatile storage device.
複数の第2配線と、
をさらに備え、
複数の第1配線は、前記複数の第2配線と交差し、
前記抵抗変化素子は複数設けられ、
前記複数の抵抗変化素子のそれぞれは、前記複数の第1配線と前記複数の第2配線との間のそれぞれの位置に配置される請求項12記載の不揮発性記憶装置。 A plurality of first wires;
A plurality of second wires;
Further comprising
The plurality of first wirings intersect with the plurality of second wirings,
A plurality of the variable resistance elements are provided,
The nonvolatile memory device according to claim 12, wherein each of the plurality of resistance change elements is disposed at a position between the plurality of first wirings and the plurality of second wirings.
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