JP2015165544A - Light-receiving chip - Google Patents

Light-receiving chip Download PDF

Info

Publication number
JP2015165544A
JP2015165544A JP2014040429A JP2014040429A JP2015165544A JP 2015165544 A JP2015165544 A JP 2015165544A JP 2014040429 A JP2014040429 A JP 2014040429A JP 2014040429 A JP2014040429 A JP 2014040429A JP 2015165544 A JP2015165544 A JP 2015165544A
Authority
JP
Japan
Prior art keywords
light receiving
wiring
inspection
signal
receiving chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014040429A
Other languages
Japanese (ja)
Other versions
JP6187320B2 (en
Inventor
雅能 寺部
Masano Terabe
雅能 寺部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2014040429A priority Critical patent/JP6187320B2/en
Publication of JP2015165544A publication Critical patent/JP2015165544A/en
Application granted granted Critical
Publication of JP6187320B2 publication Critical patent/JP6187320B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a light-receiving chip capable of easily inspecting a light-receiving element even in a state before a hole shaped electrode for outputting a received optical signal is formed.SOLUTION: In a light-receiving chip 1, a plurality of light-receiving elements 4 are divided into some element groups 10, a pad 11 for inspection is provided corresponding to each element group 10. Each element group 10 is respectively connected to a common signal line 9 for inspection. Each of the pads 11 for inspection is connected to both an output circuit 12 and an input circuit 13. With a change-over switch 14, each of the signal lines 9 for inspection is connected to either of the output circuit 12 or the input circuit 13 of the corresponding pad 11 for inspection.

Description

本発明は、受光面内に複数の受光素子がマトリクス状に配置され、受光素子より出力される受光信号が信号処理用チップに入力される受光チップに関する。   The present invention relates to a light receiving chip in which a plurality of light receiving elements are arranged in a matrix in a light receiving surface, and a light receiving signal output from the light receiving element is input to a signal processing chip.

例えばアバランシェ・フォトダイオード（以下、ＡＰＤと称す）やシングルフォトン・アバランシェ・フォトダイオード（以下、ＳＰＡＤと称す）等の受光素子を、半導体基板上にマトリクス状に配置してなる受光チップがある。受光チップが受光することで出力する信号は信号処理回路によって処理されるが、その信号処理回路は、別途信号処理チップ（ＬＳＩ）として形成される。   For example, there is a light receiving chip in which light receiving elements such as avalanche photodiodes (hereinafter referred to as APD) and single photon avalanche photodiodes (hereinafter referred to as SPAD) are arranged in a matrix on a semiconductor substrate. A signal output when the light receiving chip receives light is processed by a signal processing circuit. The signal processing circuit is separately formed as a signal processing chip (LSI).

そして、受光チップと信号処理チップとを電気的に接続するため、受光チップの裏面（受光面に対向する面）側より穿孔（縦穴）を形成し、その穿孔を受光信号出力用の電極（穿孔状電極と称す）として用いることで、信号処理チップの上に受光チップを搭載した状態で両者の接続を行う構成がある。尚、前記穿孔状電極がシリコン基板に形成される場合は、一般にＴＳＶ（Through Silicon Via）と称される。特許文献１には、受光チップ相当部と信号処理回路相当部とが平面的に配置されている半導体基板に、貫通電極を形成したものが開示されている。   Then, in order to electrically connect the light receiving chip and the signal processing chip, a perforation (vertical hole) is formed from the back surface (surface opposite to the light receiving surface) side of the light receiving chip, and the perforation is formed as an electrode for light reception signal output (perforation). There is a configuration in which both are connected in a state where the light receiving chip is mounted on the signal processing chip. When the perforated electrode is formed on a silicon substrate, it is generally called TSV (Through Silicon Via). Patent Document 1 discloses a structure in which a through electrode is formed on a semiconductor substrate in which a light receiving chip equivalent portion and a signal processing circuit equivalent portion are arranged in a plane.

特開２０１３−２０１１８８号公報JP 2013-201188 A

ところで、一般に、受光チップを製造するメーカＡと、受光チップをＴＳＶ加工するメーカＢとは異なるため、メーカＡでは、ＴＳＶ加工が行われる前の状態で受光チップのテストができることが望ましい。しかしながら、従来このような観点を考慮した受光チップの構成は存在しなかった。   By the way, in general, since manufacturer A that manufactures the light receiving chip is different from manufacturer B that processes the light receiving chip by TSV, it is desirable that manufacturer A can test the light receiving chip in a state before TSV processing is performed. However, there has been no conventional light receiving chip configuration in consideration of such a viewpoint.

本発明は、上記事情に鑑みてなされたものであり、その目的は、受光信号出力用の穿孔状電極が形成される以前の状態でも、受光素子の検査を容易に行うことができる受光チップを提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a light receiving chip capable of easily inspecting a light receiving element even in a state before a perforated electrode for light reception signal output is formed. It is to provide.

請求項１記載の受光チップによれば、複数の受光素子を幾つかの素子群に分割し、各素子群に対応して検査用パッドを設ける。そして、各素子群をそれぞれ共通の検査用信号線に接続し、各検査用パッドには、信号出力回路及び信号入力回路の双方を接続し、切替スイッチにより、検査用信号線を、対応する検査用パッドの信号出力回路又は信号入力回路の何れかに接続する。   According to the light receiving chip of the first aspect, the plurality of light receiving elements are divided into several element groups, and an inspection pad is provided corresponding to each element group. Then, each element group is connected to a common test signal line, both the signal output circuit and the signal input circuit are connected to each test pad, and the test signal line is connected to the corresponding test signal by the changeover switch. It is connected to either the signal output circuit or the signal input circuit of the pad.

このように構成すれば、受光チップに信号出力用の穿孔状電極が形成される以前の状態でも、検査用パッドを用いて受光チップ単体で、各受光素子の検査を行うことができる。また、検査用パッドと各受光素子との間で信号の入出力を選択的に行うことができるので、例えば受光素子に穿孔状電極を形成した後に、受光素子に光を照射せずとも穿孔状電極のテストを行うことが可能になる。尚、「穿孔状電極」は貫通電極を含む概念である。   According to this configuration, each light receiving element can be inspected with the light receiving chip alone using the inspection pad even before the perforated electrode for signal output is formed on the light receiving chip. In addition, since signal input / output can be selectively performed between the inspection pad and each light receiving element, for example, after forming a perforated electrode on the light receiving element, the light receiving element is not irradiated with light. It becomes possible to test the electrodes. The “perforated electrode” is a concept including a through electrode.

請求項２記載の受光チップによれば、各素子群をマトリクスの行方向に並ぶ素子ごとに構成し、各素子群に属する各受光素子間及び対応する検査用パッドとの間の検査用配線に、それぞれ配線間スイッチを挿入する。そして、各配線間スイッチのオンオフをマトリクスの列方向毎に制御するための制御用配線を、列方向に並ぶように配置する。   According to the light receiving chip according to claim 2, each element group is configured for each element arranged in the row direction of the matrix, and the inspection wiring between the respective light receiving elements belonging to each element group and the corresponding inspection pad is provided. , And insert a switch between wires. Then, control wirings for controlling on / off of each inter-wiring switch for each column direction of the matrix are arranged so as to be arranged in the column direction.

このように構成すれば、制御用配線を介して各配線間スイッチを制御し、同じ素子群に属する受光素子を、任意の位置で切り離してテストすることができる。したがって、複数の受光素子に故障が発生した場合に、故障の発生個所の特定が容易となる。また、受光チップのテストを行う必要がなければ、各配線間スイッチをオフさせることで検査用配線を分断できるので、寄生容量を低減して受光チップを製品として使用する場合の電気的特性を向上させることができる。   If comprised in this way, the switch between wiring can be controlled via a control wiring, and the light receiving element which belongs to the same element group can be separated and tested at arbitrary positions. Therefore, when a failure occurs in a plurality of light receiving elements, it is easy to identify the location where the failure has occurred. In addition, if it is not necessary to test the light receiving chip, the wiring for inspection can be divided by turning off the switch between wirings, so that the parasitic capacitance is reduced and the electrical characteristics when using the light receiving chip as a product are improved. Can be made.

請求項３記載の受光チップによれば、各素子群をマトリクスの列方向に並ぶ素子ごとに構成した場合に、請求項２と同様の効果が得られる。
請求項４記載の受光チップによれば、制御用配線に制御信号を入力するためのスイッチ用パッドを設けるので、スイッチ用パッドを介して制御用配線に接続されている配線間スイッチのオンオフを容易に制御できる。 According to the light receiving chip of the third aspect, when each element group is configured for each element arranged in the column direction of the matrix, the same effect as in the second aspect can be obtained.
According to the light receiving chip of claim 4, since the switch pad for inputting the control signal to the control wiring is provided, it is easy to turn on and off the inter-wiring switch connected to the control wiring through the switch pad. Can be controlled.

第１実施形態であり、受光チップのレイアウトを模式的に示す図The figure which is 1st Embodiment and shows the layout of a light receiving chip typically 出力回路の具体構成例を示す図The figure which shows the concrete structural example of the output circuit 受光チップと信号処理チップとの電気的接続関係を模式的に示す図The figure which shows typically the electrical connection relation of a light-receiving chip and a signal processing chip （ａ）は受光チップが信号処理チップの上に搭載された状態を示す斜視図、（ｂ）は受光チップのＴＳＶが形成されている断面を模式的に示す図(A) is a perspective view showing a state where the light receiving chip is mounted on the signal processing chip, and (b) is a diagram schematically showing a cross section in which the TSV of the light receiving chip is formed. 第２実施形態を示す図１相当図FIG. 1 equivalent view showing the second embodiment 第３実施形態を示す図１相当図FIG. 1 equivalent diagram showing the third embodiment 第４実施形態を示す図１相当図FIG. 1 equivalent diagram showing the fourth embodiment 第５実施形態を示す図１相当図FIG. 1 equivalent diagram showing the fifth embodiment 第６実施形態を示す図１相当図FIG. 1 equivalent diagram showing the sixth embodiment 第７実施形態を示す図１相当図FIG. 1 equivalent diagram showing a seventh embodiment 第８実施形態を示す図１相当図FIG. 1 equivalent diagram showing the eighth embodiment 第９実施形態を示す図１相当図FIG. 1 equivalent view showing the ninth embodiment 第１０実施形態を示す図１相当図FIG. 1 equivalent diagram showing the tenth embodiment プログラマブルシーケンサの構成例を示す図Diagram showing a configuration example of a programmable sequencer 受光素子のテストパターンを示す図Diagram showing the test pattern of the light receiving element 第１１実施形態を示す図４（ｂ）相当図FIG. 4B shows the eleventh embodiment.

（第１実施形態）
以下、第１実施形態について図１から図４を参照して説明する。図４（ａ）に示すように、本実施形態の受光チップ１は、半導体としてのシリコン基板に複数の受光素子を形成したもので、信号処理チップ２の上に直接搭載され、受光チップ１の受光面３を上面側として、対向する下面側で信号処理チップ２に接続される。 (First embodiment)
Hereinafter, a first embodiment will be described with reference to FIGS. 1 to 4. As shown in FIG. 4A, the light receiving chip 1 of the present embodiment is formed by forming a plurality of light receiving elements on a silicon substrate as a semiconductor, and is directly mounted on the signal processing chip 2. The light receiving surface 3 is the upper surface side, and the signal processing chip 2 is connected on the opposite lower surface side.

図４（ｂ）には一部のみ示すが、受光面３には、例えばＡＰＤやＳＰＡＤ等を有してなる複数の受光素子４（ユニット）がマトリクス状に配置されている。受光素子４は、受光すると受光信号を出力するが、その受光信号は、受光チップ１の下面側より形成されるＴＳＶ５を介して信号処理チップ２に出力される。ＴＳＶ５（穿孔状電極）は、受光チップ１の下面側に縦穴を穿ち、その穴の内部に金属等の導電体を充填することで形成されている。   Although only a part is shown in FIG. 4B, a plurality of light receiving elements 4 (units) having, for example, APD, SPAD, and the like are arranged in a matrix on the light receiving surface 3. When the light receiving element 4 receives light, it outputs a light receiving signal, and the light receiving signal is output to the signal processing chip 2 via the TSV 5 formed from the lower surface side of the light receiving chip 1. TSV5 (perforated electrode) is formed by drilling a vertical hole on the lower surface side of the light receiving chip 1 and filling a conductor such as metal into the hole.

図１に示すように、受光素子４は、ＡＰＤ又はＳＰＡＤからなるフォトダイオード７と、フォトダイオード７からの受光信号を選択的に出力するための信号出力回路８を備えている。そして、信号出力回路８の出力端子は検査用配線９に接続されている。この例では、（ｍ×ｎ）行列の列方向に並ぶｎ個の素子ごとに素子群１０が形成されており、各素子群１０について共通の検査用配線９が接続されている。尚、図１では、ＴＳＶ５を破線で示している。   As shown in FIG. 1, the light receiving element 4 includes a photodiode 7 made of APD or SPAD, and a signal output circuit 8 for selectively outputting a light receiving signal from the photodiode 7. The output terminal of the signal output circuit 8 is connected to the inspection wiring 9. In this example, an element group 10 is formed for each of n elements arranged in the column direction of an (m × n) matrix, and a common inspection wiring 9 is connected to each element group 10. In FIG. 1, TSV5 is indicated by a broken line.

受光チップ１の図中右端側には、各検査用配線９に対応して検査用パッド１１が配置されており、検査用パッド１１には、出力回路１２（信号出力回路）の出力端子及び入力回路１３（信号入力回路）の入力端子が接続されている。そして、出力回路１２の入力端子と入力回路１３の出力端子とは、切替スイッチ１４を介して対応する検査用配線９に選択的に接続されるようになっている。尚、ここでの出力／入力は、受光素子４側を基準としている。   On the right end side of the light receiving chip 1 in the drawing, an inspection pad 11 is arranged corresponding to each inspection wiring 9, and the output terminal of the output circuit 12 (signal output circuit) and the input are input to the inspection pad 11. The input terminal of the circuit 13 (signal input circuit) is connected. The input terminal of the output circuit 12 and the output terminal of the input circuit 13 are selectively connected to the corresponding inspection wiring 9 via the changeover switch 14. The output / input here is based on the light receiving element 4 side.

図２に示すように、ダイオード駆動用電源ＶAPDとグランドとの間には、フォトダイオード７，ＮチャネルＭＯＳＦＥＴ＿Ｍ２及びＭ１の直列回路が接続されている。また、電源ＶDDとグランドとの間には、抵抗素子Ｒ１，ＮチャネルＭＯＳＦＥＴ＿Ｍ４及びＭ３の直列回路と、ＰチャネルＭＯＳＦＥＴ＿Ｍ６及びＮチャネルＭＯＳＦＥＴ＿Ｍ５の直列回路とが接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｍ２及びＭ３のゲートは共通に接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｍ１，Ｍ２のゲートには、外部よりセレクタ信号ＶQCH，ＶSELがそれぞれ与えられる。   As shown in FIG. 2, a series circuit of a photodiode 7, N-channel MOSFET_M2, and M1 is connected between the diode driving power source VAPD and the ground. Further, between the power source VDD and the ground, a series circuit of the resistance element R1, N-channel MOSFET_M4 and M3 and a series circuit of the P-channel MOSFET_M6 and N-channel MOSFET_M5 are connected. The gates of the N-channel MOSFET_M2 and M3 are connected in common. Selector signals VQCH and VSEL are externally applied to the gates of the N-channel MOSFET_M1 and M2, respectively.

フォトダイオード７のアノードは、ＮチャネルＭＯＳＦＥＴ＿Ｍ４のゲートに接続されており、ＮチャネルＭＯＳＦＥＴ＿Ｍ４のドレインは、ＰチャネルＭＯＳＦＥＴ＿Ｍ６及びＮチャネルＭＯＳＦＥＴ＿Ｍ５のゲートに接続されている。ＰチャネルＭＯＳＦＥＴ＿Ｍ６及びＮチャネルＭＯＳＦＥＴ＿Ｍ５のドレインは、ＮチャネルＭＯＳＦＥＴ＿Ｍ７のゲートに共通に接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｍ７のソースはグランドに接続され、ドレインより信号ＶOUTが出力される。   The anode of the photodiode 7 is connected to the gate of the N-channel MOSFET_M4, and the drain of the N-channel MOSFET_M4 is connected to the gates of the P-channel MOSFET_M6 and the N-channel MOSFET_M5. The drains of the P-channel MOSFET_M6 and the N-channel MOSFET_M5 are commonly connected to the gate of the N-channel MOSFET_M7. The source of the N-channel MOSFET_M7 is connected to the ground, and the signal VOUT is output from the drain.

フォトダイオード７が受光すると、ＮチャネルＭＯＳＦＥＴ＿Ｍ４のゲートに、急速に立ち上がった後直線的に減衰する信号（ＶS）が出力される。すると、それに伴い、ＮチャネルＭＯＳＦＥＴ＿Ｍ７のゲートには、矩形波のパルス信号（ＶGS7）が出力される。ここで、フォトダイオード７がＳＰＡＤであれば、パルス信号（ＶGS7）の出力期間は４ｎｓ程度の極めて高速な信号となる。以上において、ＦＥＴ＿Ｍ１〜Ｍ４及び抵抗素子Ｒ１が出力回路８に対応し、ＦＥＴ＿Ｍ５〜Ｍ７が出力回路１２に対応する。尚、この回路は、下記の論文に開示されているものを引用している。
Design and characterization of a 256×64-pixel single photon imager in COMS for MEMSbased laser scanning time-of-flight sensor,21 May,Vol.20,No.11/OPTICS EXPRESS,P11869,Fig.4
図示しないが、受光チップ１には、セレクタ信号ＶQCH，ＶSELを入力するためのパッドや、切替スイッチ１４の切り換え制御を行うためのパッドも、別途設けられている。そして、セレクタ信号ＶQCH，ＶSELにより受光素子４を適宜選択することで、検査対象外となる受光素子４を個別にマスクすることができる。 When the photodiode 7 receives light, a signal (VS) that decays linearly after rapidly rising is output to the gate of the N-channel MOSFET_M4. Accordingly, a rectangular wave pulse signal (VGS7) is output to the gate of the N-channel MOSFET_M7. Here, if the photodiode 7 is SPAD, the output period of the pulse signal (VGS7) is an extremely high speed signal of about 4 ns. In the above, the FET_M1 to M4 and the resistance element R1 correspond to the output circuit 8, and the FET_M5 to M7 correspond to the output circuit 12. In addition, this circuit quotes what is disclosed in the following paper.
Design and characterization of a 256 × 64-pixel single photon imager in COMS for MEMSbased laser scanning time-of-flight sensor, 21 May, Vol.20, No.11 / OPTICS EXPRESS, P11869, Fig.4
Although not shown, the light receiving chip 1 is also provided with a pad for inputting selector signals VQCH and VSEL and a pad for performing switching control of the changeover switch 14. Then, by appropriately selecting the light receiving elements 4 based on the selector signals VQCH and VSEL, the light receiving elements 4 that are not to be inspected can be individually masked.

図３に示すように、受光チップ１側のフォトダイオード７から、出力回路８→検査用配線９→出力回路１２→検査用パッド１１に至る信号出力経路中で、出力回路８と検査用配線９との間にあるＴＳＶ５を介して信号処理チップ２側に信号が伝達される。そして、受光信号は、信号処理チップ２内の出力回路１５を介して信号処理部１６に入力され、信号処理部１６において信号処理が行われる。   As shown in FIG. 3, in the signal output path from the photodiode 7 on the light receiving chip 1 side to the output circuit 8 → the inspection wiring 9 → the output circuit 12 → the inspection pad 11, the output circuit 8 and the inspection wiring 9 A signal is transmitted to the signal processing chip 2 side through the TSV5 between them. The received light signal is input to the signal processing unit 16 via the output circuit 15 in the signal processing chip 2, and signal processing is performed in the signal processing unit 16.

以上のように本実施形態によれば、複数の受光素子４を幾つかの素子群１０に分割し、各素子群１０に対応して検査用パッド１１を設ける。そして、各素子群１０をそれぞれ共通の検査用信号線９に接続し、各検査用パッド１１には、出力回路１２及び入力回路１３の双方を接続し、切替スイッチ１４により、検査用信号線９を、対応する検査用パッド１１の出力回路１２又は入力回路１３の何れかに接続するようにした。   As described above, according to the present embodiment, the plurality of light receiving elements 4 are divided into several element groups 10, and the inspection pads 11 are provided corresponding to the element groups 10. Each element group 10 is connected to a common test signal line 9, and both the output circuit 12 and the input circuit 13 are connected to each test pad 11, and the test signal line 9 is connected by the changeover switch 14. Are connected to either the output circuit 12 or the input circuit 13 of the corresponding test pad 11.

したがって、受光チップ１にＴＳＶ５が形成される以前の状態でも、検査用パッド１１を用いて受光チップ１単体で、各受光素子４の検査を行うことができる。また、検査用パッド１１と各受光素子４との間で信号の入出力を選択的に行うことができるので、例えば受光素子１にＴＳＶ５を形成した後に、受光素子４に光を照射せずともＴＳＶ５のテストを行うことが可能になる。   Therefore, even in a state before the TSV 5 is formed on the light receiving chip 1, each light receiving element 4 can be inspected by the light receiving chip 1 alone using the inspection pad 11. In addition, since signal input / output can be selectively performed between the inspection pad 11 and each light receiving element 4, for example, after the TSV 5 is formed in the light receiving element 1, the light receiving element 4 is not irradiated with light. The TSV5 test can be performed.

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図５に示すように、第２実施形態の受光チップ２１は、各素子群１０に対応して検査用パッド１１を左右の両端に配置している。第１実施形態の検査用パッド１１を１１Ｒとすると、逆の一端側に検査用パッド１１Ｌが追加されている。また、各検査用信号線９には、隣り合う受光素子４の間と、受光素子４と検査用パッド１１の間とに、それぞれ配線間スイッチ２２が挿入されている。 (Second Embodiment)
Hereinafter, the same parts as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different parts will be described. As shown in FIG. 5, in the light receiving chip 21 of the second embodiment, the inspection pads 11 are arranged at the left and right ends corresponding to each element group 10. When the inspection pad 11 of the first embodiment is 11R, an inspection pad 11L is added to the opposite end side. Further, inter-wiring switches 22 are inserted between the adjacent light receiving elements 4 and between the light receiving elements 4 and the inspection pads 11 in each inspection signal line 9.

検査用パッド１１Ｌ（１）と受光素子４（１，１）との間に配置されるものを配線間スイッチ２２（１，１）とすると、受光素子４（１，ｎ）と検査用パッド１１Ｒ（１）との間に配置されるものは配線間スイッチ２２（１，ｎ＋１）となる。したがって、配線間スイッチ２２の総数は、受光素子４の総数よりもｍ個多くなっている。尚、配線間スイッチ２２は、例えばＮチャネル又はＰチャネルＭＯＳＦＥＴや、両者を組み合わせてなるアナログスイッチなどで構成される。   When the inter-wiring switch 22 (1, 1) is disposed between the inspection pad 11L (1) and the light receiving element 4 (1, 1), the light receiving element 4 (1, n) and the inspection pad 11R. What is arranged between (1) is the inter-wiring switch 22 (1, n + 1). Therefore, the total number of inter-wiring switches 22 is m more than the total number of light receiving elements 4. The inter-wiring switch 22 is composed of, for example, an N-channel or P-channel MOSFET or an analog switch that is a combination of both.

各配線間スイッチ２２のオンオフを制御するための制御用配線２３（１）〜２３（ｎ＋１）は、列方向の配列について共通となるように接続されている。例えば制御用配線２３（１）は、配線間スイッチ２２（１，１），２２（２，１），…，２２（ｍ，１）に共通に接続されている。そして、制御用配線２３（１）〜２３（ｎ＋１）の一端（図中上方端）には、スイッチ用パッド２４（１）〜２４（ｎ＋１）が配置されている。   Control wirings 23 (1) to 23 (n + 1) for controlling on / off of each inter-wiring switch 22 are connected so as to be common in the arrangement in the column direction. For example, the control wiring 23 (1) is commonly connected to the inter-wiring switches 22 (1,1), 22 (2,1),..., 22 (m, 1). Then, switch pads 24 (1) to 24 (n + 1) are arranged at one end (upper end in the drawing) of the control wirings 23 (1) to 23 (n + 1).

以上のように第２実施形態によれば、各素子群１０に属する各受光素子４の間及び対応する検査用パッド１１Ｌ，１１Ｒとの間の検査用配線９に、それぞれ配線間スイッチ２２を挿入し、各配線間スイッチ２２のオンオフをマトリクスの列方向毎に制御するための制御用配線２３を列方向に並ぶように配置した。したがって、配線間スイッチ２２により各検査用信号線９の途中を行方向に分断できる。また、各検査用信号線９の途中を分断しても、各検査用信号線９の両端にそれぞれ検査用パッド１１Ｌ，１１Ｒが接続されているので、分断された箇所から左右の両方向に信号の入出力を行うことができる。したがって、複数の受光素子４に故障が発生した場合に、故障発生個所の特定が容易となる。   As described above, according to the second embodiment, the inter-wiring switch 22 is inserted into the inspection wiring 9 between the respective light receiving elements 4 belonging to each element group 10 and between the corresponding inspection pads 11L and 11R. Then, the control wirings 23 for controlling the on / off of each inter-wiring switch 22 for each column direction of the matrix are arranged so as to be arranged in the column direction. Therefore, the inter-wiring switch 22 can divide the middle of each inspection signal line 9 in the row direction. Even if the test signal lines 9 are divided in the middle, the test pads 11L and 11R are connected to both ends of each test signal line 9, so that the signal is transmitted in both the left and right directions from the divided location. I / O can be performed. Therefore, when a failure occurs in the plurality of light receiving elements 4, it is easy to identify the location where the failure has occurred.

そして、受光チップ２１のテストを行う必要がなければ、各配線間スイッチ２２をオフさせることで検査用配線９を各所で分断できるので、寄生容量を低減して受光チップ２１を製品として使用する場合の電気的特性を向上させることができる。また、制御用配線２３に制御信号を入力するためのスイッチ用パッド２４を設けたので、スイッチ用パッド２４を介して制御用配線２３に接続されている配線間スイッチ２２のオンオフを容易に制御できる。   If it is not necessary to test the light receiving chip 21, the inspection wiring 9 can be divided at various places by turning off the inter-wiring switch 22. Therefore, when the light receiving chip 21 is used as a product with reduced parasitic capacitance. The electrical characteristics can be improved. Further, since the switch pad 24 for inputting the control signal to the control wiring 23 is provided, the on / off of the inter-wire switch 22 connected to the control wiring 23 via the switch pad 24 can be easily controlled. .

（第３実施形態）
図６に示すように、第３実施形態の受光チップ２５は、検査用パッド１１Ｌを削除して、配線間スイッチ２２（１，１），２２（２，１），…，２２（ｍ，１）の一端をグランドに接続したものである。このように構成すれば、各受光素子４をグランドに接続してテストすることができる。 (Third embodiment)
As shown in FIG. 6, in the light receiving chip 25 of the third embodiment, the inter-wiring switches 22 (1, 1), 22 (2, 1),. ) Is connected to the ground at one end. If comprised in this way, it can test by connecting each light receiving element 4 to a ground.

（第４実施形態）
図７に示すように、第４実施形態の受光チップ２６は、検査用パッド１１Ｒ（１）のみを残し、その他の検査用パッド１１は削除している。そして、配線間スイッチ２２（１，１），２２（２，１）の左端を中継配線２７（１）で接続し、配線間スイッチ２２（２，ｎ＋１），２２（３，ｎ＋１）（図示せず）の左端を中継配線２７（２）で接続している。以降、同様に中継配線２７により両端に配置されている配線間スイッチ２２を上下間で接続し、配線間スイッチ２２（ｍ，１）の左端は、第３実施形態と同様にグランドに接続する。このように構成すれば、検査用パッド１１の数を削減してこれらの配置に要する面積を少なくし、受光チップ２６を小型に構成できる。 (Fourth embodiment)
As shown in FIG. 7, in the light receiving chip 26 of the fourth embodiment, only the inspection pad 11R (1) is left, and the other inspection pads 11 are omitted. Then, the left ends of the inter-wiring switches 22 (1, 1) and 22 (2, 1) are connected by the relay wiring 27 (1), and the inter-wiring switches 22 (2, n + 1) and 22 (3, n + 1) (not shown). 2) are connected by the relay wiring 27 (2). Thereafter, similarly, the inter-wiring switch 22 arranged at both ends is connected between the upper and lower sides by the relay wiring 27, and the left end of the inter-wiring switch 22 (m, 1) is connected to the ground as in the third embodiment. With this configuration, the number of inspection pads 11 can be reduced to reduce the area required for the arrangement, and the light receiving chip 26 can be configured to be small.

（第５実施形態）
図８に示すように、第５実施形態の受光チップ２８は、第４実施形態の受光チップ２６において、配線間スイッチ２２（ｍ，１）の左端をグランドに接続していたものに替えて、検査用パッド１１Ｌ（ｍ）に接続した構成である。 (Fifth embodiment)
As shown in FIG. 8, in the light receiving chip 28 of the fifth embodiment, instead of the light receiving chip 26 of the fourth embodiment, the left end of the inter-wiring switch 22 (m, 1) is connected to the ground. The configuration is connected to the inspection pad 11L (m).

（第６実施形態）
図９に示すように、第６実施形態の受光チップ３１は、第２実施形態の受光チップ２１において、行方向に並ぶｍ個の受光素子４毎についても重ねて素子群３２が設定されている。そして、各素子群３２（１）〜３２（ｎ）に対応して、検査用配線３３（１）〜３３（ｎ）が、行方向に並ぶように各素子群３２の右隣に配置されている。この検査用配線３３は、列方向に並ぶ検査用配線９と各交点で接続されている。 (Sixth embodiment)
As shown in FIG. 9, in the light receiving chip 31 of the sixth embodiment, the element group 32 is set so as to overlap each of the m light receiving elements 4 arranged in the row direction in the light receiving chip 21 of the second embodiment. . Corresponding to each element group 32 (1) to 32 (n), the inspection wirings 33 (1) to 33 (n) are arranged on the right side of each element group 32 so as to be arranged in the row direction. Yes. The inspection wiring 33 is connected to the inspection wiring 9 arranged in the column direction at each intersection.

検査用配線３３の図中上端には、検査用パッド３４が配置されている。例えば検査用配線３３（１）について説明すると、検査用パッド３４（１）と最初の交点との間，及び各交点との間には、配線間スイッチ３５（１，１），３５（２，１），…，３５（ｍ，１）が挿入されており、検査用配線３３（１）の下端は配線間スイッチ３５（ｍ＋１，１）を介してグランドに接続されている。尚、配線間スイッチ３５（ｍ＋１，１）は厳密には「配線間」スイッチではないが、便宜的に上記名称を使用する。   An inspection pad 34 is disposed at the upper end of the inspection wiring 33 in the drawing. For example, the inspection wiring 33 (1) will be described. Between the inspection pad 34 (1) and the first intersection, and between each intersection, the inter-wiring switches 35 (1,1), 35 (2, 1),..., 35 (m, 1) are inserted, and the lower end of the inspection wiring 33 (1) is connected to the ground via the inter-wiring switch 35 (m + 1, 1). Although the inter-wiring switch 35 (m + 1, 1) is not strictly an “inter-wiring” switch, the above name is used for convenience.

各配線間スイッチ３５のオンオフを制御するための制御用配線３６（１）〜３６（ｍ＋１）は、行方向の配列について共通となるように接続されている。例えば制御用配線３６（１）は、配線間スイッチ３５（１，１），３５（１，２），…，３５（１，ｎ）に共通に接続されている。そして、制御用配線３６（１）〜３６（ｍ＋１）の一端（図中左端）には、スイッチ用パッド３７（１）〜３７（ｍ＋１）が配置されている。尚、図示が煩雑になることを避けるため、既存の構成には符号を付していない。
以上のように構成される第６実施形態によれば、各素子群３２をマトリクスの列方向に並ぶ受光素子４ごとに構成した場合についても第２実施形態と同様の効果が得られるので、複数の受光素子４をより細かいブロックに分けてテストすることができる。 Control wirings 36 (1) to 36 (m + 1) for controlling on / off of each inter-wiring switch 35 are connected so as to be common in the row direction arrangement. For example, the control wiring 36 (1) is commonly connected to the inter-wiring switches 35 (1,1), 35 (1,2),..., 35 (1, n). Then, switch pads 37 (1) to 37 (m + 1) are arranged at one end (left end in the figure) of the control wirings 36 (1) to 36 (m + 1). In addition, in order to avoid that illustration becomes complicated, the code | symbol is not attached | subjected to the existing structure.
According to the sixth embodiment configured as described above, the same effect as in the second embodiment can be obtained even when each element group 32 is configured for each light receiving element 4 arranged in the column direction of the matrix. The light receiving element 4 can be divided into smaller blocks for testing.

（第７実施形態）
図１０に示すように、第７実施形態の受光チップ４１は、第６実施形態の受光チップ２１に第４実施形態の構成を適用したものである。したがって、第６実施形態の構成についても、第４実施形態と同様の効果が得られる。 (Seventh embodiment)
As shown in FIG. 10, the light receiving chip 41 of the seventh embodiment is obtained by applying the configuration of the fourth embodiment to the light receiving chip 21 of the sixth embodiment. Therefore, the same effects as in the fourth embodiment can be obtained with the configuration of the sixth embodiment.

（第８実施形態）
図１１に示すように、第８実施形態の受光チップ５１は、第２実施形態の受光チップ２１におけるスイッチ用パッド２４を、隣り合う制御用配線２３（ｘ），２３（ｘ＋１）について共通化した構成である（ｘ＝１〜ｎ）。（ｎ＋１）が偶数であれば、第２実施形態におけるスイッチ用パッド２４の偶数番（２），（４），（６），…，（ｎ＋１）を削除し、奇数番（１），（３），（５），…，（ｎ）のスイッチ用パッド２４に統合する。以上のように構成される第８実施形態によれば、スイッチ用パッド２４の数を削減できる。 (Eighth embodiment)
As shown in FIG. 11, in the light receiving chip 51 of the eighth embodiment, the switch pads 24 in the light receiving chip 21 of the second embodiment are shared by the adjacent control wirings 23 (x) and 23 (x + 1). Configuration (x = 1 to n). If (n + 1) is an even number, the even numbers (2), (4), (6),..., (N + 1) of the switch pad 24 in the second embodiment are deleted, and the odd numbers (1), (3 ), (5),..., (N). According to the eighth embodiment configured as described above, the number of switch pads 24 can be reduced.

（第９実施形態）
図１２に示す第９実施形態の受光チップ５２は、第４実施形態の受光チップ２６のスイッチ用パッド２４を、第８実施形態から更に共通化して１つだけにしたものである。すなわち、スイッチ用パッド２４に入力する制御信号に応じて、全ての配線間スイッチ２１が同時にオン，オフする。以上のように構成される第９実施形態によれば、第４実施形態における検査用パッド１１の削減効果に加えて、スイッチ用パッド２４の数も削減することで、これらの配置に要する面積も削減して受光チップ５２をより小型に構成できる。 (Ninth embodiment)
In the light receiving chip 52 of the ninth embodiment shown in FIG. 12, the switch pad 24 of the light receiving chip 26 of the fourth embodiment is further shared from the eighth embodiment to have only one. That is, according to the control signal input to the switch pad 24, all the inter-wiring switches 21 are simultaneously turned on / off. According to the ninth embodiment configured as described above, in addition to the effect of reducing the inspection pads 11 in the fourth embodiment, the number of switch pads 24 is also reduced, so that the area required for these arrangements is also reduced. As a result, the light receiving chip 52 can be made smaller.

尚、以上における各実施形態では、各配線が、各素子群について同じレイアウトになっている。これにより、各素子群における寄生容量が同じ値となることで、各受光素子４の信号出力特性を安定させることができる。   In each of the embodiments described above, each wiring has the same layout for each element group. Thereby, the parasitic capacitance in each element group becomes the same value, so that the signal output characteristics of each light receiving element 4 can be stabilized.

（第１０実施形態）
図１３に示す第１０実施形態の受光チップ６１は、第２実施形態の受光チップ２１におけるスイッチ用パッド２４に替えて、プログラマブルシーケンサ６２を付加した構成である。プログラマブルシーケンサ６２は、入力されるデータ及び制御信号に基づいて各配線間スイッチ２２のオンオフを制御する。 (10th Embodiment)
The light receiving chip 61 of the tenth embodiment shown in FIG. 13 has a configuration in which a programmable sequencer 62 is added instead of the switch pad 24 in the light receiving chip 21 of the second embodiment. The programmable sequencer 62 controls on / off of each inter-wiring switch 22 based on input data and control signals.

プログラマブルシーケンサ６２は、例えば図１４に示すように、４つのデータバッファ６３（１）〜６３（４）と選択回路６４とで構成されている。各データバッファ６３には、クロックパッド６５入力されるクロック信号（Clock）に同期して、（ｎ＋１）ビットのそれぞれ異なるデータ（Data）が格納される。その格納されたデータは選択回路６４に出力され、選択回路６４は、入力される制御信号（Control）に応じて、データバッファ６３（１）〜６３（４）の何れか１つより入力されているデータを、配線間スイッチ２２に出力する。尚、上記データ及び制御信号は、それぞれプログラムパッド６６及びコントロールバッド６７を介して入力される。   The programmable sequencer 62 includes, for example, four data buffers 63 (1) to 63 (4) and a selection circuit 64 as shown in FIG. Each data buffer 63 stores (n + 1) bits of different data (Data) in synchronization with the clock signal (Clock) input to the clock pad 65. The stored data is output to the selection circuit 64, and the selection circuit 64 is input from any one of the data buffers 63 (1) to 63 (4) according to the input control signal (Control). The output data is output to the inter-wiring switch 22. The data and control signals are input via a program pad 66 and a control pad 67, respectively.

図１５では説明を簡単にするため、受光チップ６１を（４×４）のマトリクスで示している。図１３に示す構成に対応する（ａ）では、例えば最初にデータバッファ６３（１）を選択して第３列のみオフするパターンで第１，第２，第４列をテスト対象（黒塗り部分）にする。次にデータバッファ６３（２）を選択して第２列以外をテスト対象にし、続いてデータバッファ６３（３），（４）を選択してそれぞれ第１列，第４列以外をテスト対象にする。   In FIG. 15, for ease of explanation, the light receiving chip 61 is shown in a (4 × 4) matrix. In (a) corresponding to the configuration shown in FIG. 13, for example, the data buffer 63 (1) is first selected and only the third column is turned off, and the first, second, and fourth columns are tested (black portions). ). Next, the data buffer 63 (2) is selected to set other than the second column as a test target, and then the data buffers 63 (3) and (4) are selected to set the other than the first column and the fourth column as test targets. To do.

また、図９に示す構成に対応する（ｂ）では、データバッファ６３に格納するデータサイズは（ｍ＋１）×（ｎ＋１）ビットになる。例えば最初にデータバッファ６３（１）を選択して、以下の行列要素の受光素子４をテスト対象とする。
（１，１）（１，２）（１，４）
（２，１）（２，２）
（３，３）（３，４）
（４，１）（４，３）（４，４） In (b) corresponding to the configuration shown in FIG. 9, the data size stored in the data buffer 63 is (m + 1) × (n + 1) bits. For example, first, the data buffer 63 (1) is selected, and the light receiving elements 4 having the following matrix elements are set as test targets.
(1,1) (1,2) (1,4)
(2,1) (2,2)
(3, 3) (3,4)
(4,1) (4,3) (4,4)

次にデータバッファ６３（２）を選択し、以下の行列要素の受光素子４をテスト対象とする。
（１，１）（１，３）（１，４）
（２，３）（２，４）
（３，１）（３，２）
（４，１）（４，２）（４，４）
データバッファ６３（３），（４）については（ａ）と同様である。 Next, the data buffer 63 (2) is selected, and the light receiving elements 4 having the following matrix elements are set as test targets.
(1,1) (1,3) (1,4)
(2,3) (2,4)
(3, 1) (3, 2)
(4,1) (4,2) (4,4)
The data buffers 63 (3) and (4) are the same as (a).

以上のように第１０実施形態によれば、制御用配線２３（及び３３）に制御信号を出力するためのプログラマブルシーケンサ６２を備え、プログラマブルシーケンサ６２は、各配線間スイッチ２２（及び３５）のオンオフパターンを付与するデータが入力されるデータバッファ６３と、データバッファ６３に格納されたデータを、制御用配線２３（及び３３）の何れに出力するかを選択する選択回路６４とを備える。そして、データバッファ６３に対するデータの入力をクロック制御するように構成した。したがって、多数の配線間スイッチ２２（及び３５）のオンオフ切替えを、プログラマブルシーケンサ６２により容易に行い、受光チップ６１をテストする時間を短縮できる。   As described above, according to the tenth embodiment, the programmable sequencer 62 for outputting a control signal to the control wiring 23 (and 33) is provided, and the programmable sequencer 62 turns on / off each of the inter-wiring switches 22 (and 35). A data buffer 63 to which data for giving a pattern is input, and a selection circuit 64 for selecting to which of the control wirings 23 (and 33) the data stored in the data buffer 63 are output. The data input to the data buffer 63 is controlled by clock control. Therefore, it is possible to easily switch on / off the numerous inter-wiring switches 22 (and 35) by the programmable sequencer 62, and to shorten the time for testing the light receiving chip 61.

（第１１実施形態）
図１６に示す第１１実施形態の受光チップ７１は、検査用パッド１１が形成されている位置に対応して、下面側より穿孔状電極７２を形成したものである。このように構成すれば、ＴＳＶ５，７２間が検査用配線９を介して接続されるので、受光面３に光を照射せずとも、テスタなどを用いて穿孔状電極７２より信号を入力し、その信号（ダミーの受光信号）がＴＳＶ５より出力されることを確認してテストすることが可能になる。 (Eleventh embodiment)
In the light receiving chip 71 of the eleventh embodiment shown in FIG. 16, a perforated electrode 72 is formed from the lower surface side corresponding to the position where the test pad 11 is formed. If comprised in this way, between TSV5 and 72 is connected via the test | inspection wiring 9, even if it does not irradiate light to the light-receiving surface 3, a signal is input from the perforated electrode 72 using a tester, It is possible to test by confirming that the signal (dummy light reception signal) is output from TSV5.

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
受光素子は、ＡＰＤやＳＰＡＤに限らない。
穿孔状電極を、チップを貫通させた孔に電極を形成した貫通電極に置き換えても良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications or expansions are possible.
The light receiving element is not limited to APD or SPAD.
The perforated electrode may be replaced with a penetrating electrode in which an electrode is formed in a hole penetrating the chip.

図面中、１は受光チップ、２は信号処理チップ、３は受光面、４は受光素子、５はＴＳＶ（穿孔状電極）、９は検査用配線、１０は素子群、１１は検査用パッド、１２は出力回路（信号出力回路）、１３は入力回路（信号入力回路）、１４は切替スイッチを示す。   In the drawings, 1 is a light receiving chip, 2 is a signal processing chip, 3 is a light receiving surface, 4 is a light receiving element, 5 is a TSV (perforated electrode), 9 is an inspection wiring, 10 is an element group, 11 is an inspection pad, Reference numeral 12 denotes an output circuit (signal output circuit), 13 denotes an input circuit (signal input circuit), and 14 denotes a changeover switch.

Claims (8)

受光面（３）内に複数の受光素子（４）がマトリクス状に配置され、前記受光素子より出力される受光信号が信号処理用チップ（２）に入力される受光チップにおいて、
前記複数の受光素子を幾つかの素子群（１０，３２）に分割し、各素子群に対応して検査用パッド（１１，３４）が設けられ、
前記各素子群は、それぞれ共通の検査用信号線（９，３３）に接続され、
前記各検査用パッドには、信号出力回路（１２）及び信号入力回路（１３）が接続され、
前記検査用信号線を、対応する検査用パッドの信号出力回路又は信号入力回路の何れかに接続するための切替スイッチ（１４）が設けられていることを特徴とする受光チップ。 In the light receiving chip in which a plurality of light receiving elements (4) are arranged in a matrix in the light receiving surface (3), and a light receiving signal output from the light receiving element is input to the signal processing chip (2),
The plurality of light receiving elements are divided into several element groups (10, 32), and inspection pads (11, 34) are provided corresponding to the respective element groups,
Each of the element groups is connected to a common test signal line (9, 33),
A signal output circuit (12) and a signal input circuit (13) are connected to each test pad,
A light receiving chip comprising a changeover switch (14) for connecting the inspection signal line to either a signal output circuit or a signal input circuit of a corresponding inspection pad. 前記各素子群（１０）は、前記マトリクスの行方向に並ぶ素子ごとに構成され、
前記各素子群に属する各受光素子間及び対応する検査用パッド（１１）との間の検査用配線に、それぞれ配線間スイッチ（２２）が挿入されており、
前記各配線間スイッチのオンオフを前記マトリクスの列方向毎に制御するための制御用配線（２３）が、前記列方向に並んで配置されていることを特徴とする請求項１記載の受光チップ。 Each element group (10) is configured for each element arranged in the row direction of the matrix,
Inter-wiring switches (22) are respectively inserted in the inspection wiring between the respective light receiving elements belonging to each element group and the corresponding inspection pad (11),
2. The light receiving chip according to claim 1, wherein control wirings (23) for controlling on / off of each inter-wiring switch for each column direction of the matrix are arranged side by side in the column direction. 前記各素子群（３２）は、前記マトリクスの列方向に並ぶ素子ごとに構成され、
前記各素子群に属する各受光素子間及び対応する検査用パッド（３４）との間の検査用配線（３３）に、それぞれ配線間スイッチ（３５）が挿入されており、
前記各配線間スイッチのオンオフを前記マトリクスの行方向毎に制御するための制御用配線（３６）が、前記行方向に並んで配置されていることを特徴とする請求項１又は２記載の受光チップ。 Each element group (32) is configured for each element arranged in the column direction of the matrix,
Inter-wiring switches (35) are respectively inserted in inspection wirings (33) between the respective light receiving elements belonging to the respective element groups and the corresponding inspection pads (34),
3. The light receiving device according to claim 1, wherein control wirings (36) for controlling on / off of the switches between the wirings in each row direction of the matrix are arranged side by side in the row direction. Chip. 前記制御用配線に制御信号を入力するためのスイッチ用パッド（２４，３７）を設けたことを特徴とする請求項２又は３記載の受光チップ。   4. The light receiving chip according to claim 2, further comprising a switch pad (24, 37) for inputting a control signal to the control wiring. 前記スイッチ用パッドは、複数の素子群に対応して１つ接続されるように配置されていることを特徴とする請求項４記載の受光チップ。   5. The light receiving chip according to claim 4, wherein one of the switch pads is arranged so as to be connected corresponding to a plurality of element groups. 前記制御用配線に制御信号を出力するためのプログラマブルシーケンサ（６２）を備え、
前記プログラマブルシーケンサは、
前記各配線間スイッチのオンオフパターンを付与するデータが入力される複数のデータバッファ（６３）と、
このデータバッファに格納されたデータを、前記制御用配線の何れに出力するかを選択する選択回路（６４）とを備え、
前記データバッファに対するデータの入力がクロック制御されることを特徴とする請求項２又は３記載の受光チップ。 A programmable sequencer (62) for outputting a control signal to the control wiring;
The programmable sequencer is
A plurality of data buffers (63) to which data for providing an on / off pattern of each wiring switch is input;
A selection circuit (64) for selecting to which of the control wiring the data stored in the data buffer is to be output;
4. The light receiving chip according to claim 2, wherein data input to the data buffer is clock-controlled. 各パッドが形成されている位置に対応して、前記受光面と対向する面側より穿孔状電極（７２）が形成されていることを特徴とする請求項１から６の何れか一項に記載の受光チップ。   The perforated electrode (72) is formed from the surface side facing the said light-receiving surface corresponding to the position in which each pad is formed, The any one of Claim 1 to 6 characterized by the above-mentioned. Light receiving chip. 前記各配線が、各素子群について同じレイアウトになっていることを特徴とする請求項１から７の何れか一項に記載の受光チップ。   The light receiving chip according to claim 1, wherein each of the wirings has the same layout for each element group.
JP2014040429A 2014-03-03 2014-03-03 Receiver chip Active JP6187320B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014040429A JP6187320B2 (en) 2014-03-03 2014-03-03 Receiver chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014040429A JP6187320B2 (en) 2014-03-03 2014-03-03 Receiver chip

Publications (2)

Publication Number Publication Date
JP2015165544A true JP2015165544A (en) 2015-09-17
JP6187320B2 JP6187320B2 (en) 2017-08-30

Family

ID=54187923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014040429A Active JP6187320B2 (en) 2014-03-03 2014-03-03 Receiver chip

Country Status (1)

Country Link
JP (1) JP6187320B2 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019244514A1 (en) * 2018-06-19 2019-12-26 ソニーセミコンダクタソリューションズ株式会社 Imaging element and electronic apparatus
WO2020095540A1 (en) * 2018-11-07 2020-05-14 ソニーセミコンダクタソリューションズ株式会社 Imaging device and electronic device
JP2020098901A (en) * 2018-12-14 2020-06-25 キヤノン株式会社 Photoelectric conversion device, photoelectric conversion device manufacturing method, semiconductor device manufacturing method
WO2021131840A1 (en) * 2019-12-24 2021-07-01 ソニーセミコンダクタソリューションズ株式会社 Semiconductor element
WO2022113176A1 (en) * 2020-11-24 2022-06-02 日本電信電話株式会社 Optical integrated circuit

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61187672A (en) * 1985-02-15 1986-08-21 Nec Corp Method and apparatus for inspecting flaw of close contact type image sensor
JPH04180374A (en) * 1990-11-14 1992-06-26 Mitsubishi Electric Corp Solid-state image pickup element
JPH08250738A (en) * 1995-03-10 1996-09-27 Toshiba Corp Thin film semiconductor device
JPH09197021A (en) * 1996-01-16 1997-07-31 Sony Corp Semiconductor circuit internal signal confirmation circuit and method
JP2000332228A (en) * 1999-05-24 2000-11-30 Denso Corp Optical sensor ic and inspection method therefor
JP2001008237A (en) * 1999-06-18 2001-01-12 Matsushita Electric Ind Co Ltd Inspection method for mos-type solid-state image pickup element and mos-type solid-state image pickup element using the inspection method
JP2007012905A (en) * 2005-06-30 2007-01-18 Mitsumi Electric Co Ltd Light-receiving device
JP2008140819A (en) * 2006-11-30 2008-06-19 Sony Corp Solid-state imaging apparatus
JP2009158862A (en) * 2007-12-27 2009-07-16 Toshiba Corp Semiconductor package
WO2013157231A1 (en) * 2012-04-17 2013-10-24 株式会社 東芝 Method for manufacturing x-ray planar detector, and tft array substrate for x-ray planar detector

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61187672A (en) * 1985-02-15 1986-08-21 Nec Corp Method and apparatus for inspecting flaw of close contact type image sensor
JPH04180374A (en) * 1990-11-14 1992-06-26 Mitsubishi Electric Corp Solid-state image pickup element
JPH08250738A (en) * 1995-03-10 1996-09-27 Toshiba Corp Thin film semiconductor device
JPH09197021A (en) * 1996-01-16 1997-07-31 Sony Corp Semiconductor circuit internal signal confirmation circuit and method
JP2000332228A (en) * 1999-05-24 2000-11-30 Denso Corp Optical sensor ic and inspection method therefor
JP2001008237A (en) * 1999-06-18 2001-01-12 Matsushita Electric Ind Co Ltd Inspection method for mos-type solid-state image pickup element and mos-type solid-state image pickup element using the inspection method
JP2007012905A (en) * 2005-06-30 2007-01-18 Mitsumi Electric Co Ltd Light-receiving device
JP2008140819A (en) * 2006-11-30 2008-06-19 Sony Corp Solid-state imaging apparatus
JP2009158862A (en) * 2007-12-27 2009-07-16 Toshiba Corp Semiconductor package
WO2013157231A1 (en) * 2012-04-17 2013-10-24 株式会社 東芝 Method for manufacturing x-ray planar detector, and tft array substrate for x-ray planar detector

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019244514A1 (en) * 2018-06-19 2019-12-26 ソニーセミコンダクタソリューションズ株式会社 Imaging element and electronic apparatus
CN112292849A (en) * 2018-06-19 2021-01-29 索尼半导体解决方案公司 Image pickup element and electronic apparatus
CN112292849B (en) * 2018-06-19 2023-11-14 索尼半导体解决方案公司 Image pickup element and electronic apparatus
US11924403B2 (en) 2018-06-19 2024-03-05 Sony Semiconductor Solutions Corporation Imaging element and electronic device
WO2020095540A1 (en) * 2018-11-07 2020-05-14 ソニーセミコンダクタソリューションズ株式会社 Imaging device and electronic device
TWI803695B (en) * 2018-11-07 2023-06-01 日商索尼半導體解決方案公司 Camera and Electronic Equipment
JP7371004B2 (en) 2018-11-07 2023-10-30 ソニーセミコンダクタソリューションズ株式会社 Imaging devices and electronic equipment
US11832011B2 (en) 2018-11-07 2023-11-28 Sony Semiconductor Solutions Corporation Imaging device and electronic equipment
JP2020098901A (en) * 2018-12-14 2020-06-25 キヤノン株式会社 Photoelectric conversion device, photoelectric conversion device manufacturing method, semiconductor device manufacturing method
WO2021131840A1 (en) * 2019-12-24 2021-07-01 ソニーセミコンダクタソリューションズ株式会社 Semiconductor element
WO2022113176A1 (en) * 2020-11-24 2022-06-02 日本電信電話株式会社 Optical integrated circuit

Also Published As

Publication number Publication date
JP6187320B2 (en) 2017-08-30

Similar Documents

Publication Publication Date Title
JP6187320B2 (en) Receiver chip
JP3247898B2 (en) Wiring board structure, programmable wiring chip and diagnostic / test chip used for it
US20120229159A1 (en) Test interface board and test system including the same
US7786749B1 (en) Programmable integrated circuit having built in test circuit
JP2015198365A (en) Solid-state imaging apparatus and camera
JP4623659B2 (en) Semiconductor device
CN101022107B (en) Versatile semiconductor test structure array
KR102342627B1 (en) Matrix device, and drive method and properties measurement method for same
CN111462666A (en) Array substrate mother board, detection method thereof, array substrate and display device
US9230871B1 (en) Test key structure and test key group
US20140014827A1 (en) Infrared sensor chip, infrared detector and method for oeprating and testing the same
TWM484775U (en) Display panel
US9077918B2 (en) Photoelectric conversion apparatus with first and second conductors that respectively supply corresponding voltages to digital circuits of a vertical scanning circuit and signal processing unit
JP2009044159A (en) Static memory element
US10161997B2 (en) Arrangement for testing integrated circuits
JP2000224482A (en) Active image sensor provided with shared read structure
JP2009224553A (en) Semiconductor device
KR101232298B1 (en) Semiconductor integrated circuit
WO2010143336A1 (en) Electronic device
JP2006292586A (en) Circuit for measuring characteristic of transistor
JP2009053007A (en) Test method of semiconductor device, relay circuit, and probe card
US11115024B2 (en) Integrated circuit, test method for testing integrated circuit, and electronic device
TWI830414B (en) Evaluation circuit, semiconductor device and evaluation method
US8407539B2 (en) Semiconductor device test circuit, semiconductor device, and its manufacturing method
JP2007233391A5 (en)

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170517

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170717

R151 Written notification of patent or utility model registration

Ref document number: 6187320

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250