JP2015144152A - Manufacturing method of wiring board - Google Patents
Manufacturing method of wiring board Download PDFInfo
- Publication number
- JP2015144152A JP2015144152A JP2014016270A JP2014016270A JP2015144152A JP 2015144152 A JP2015144152 A JP 2015144152A JP 2014016270 A JP2014016270 A JP 2014016270A JP 2014016270 A JP2014016270 A JP 2014016270A JP 2015144152 A JP2015144152 A JP 2015144152A
- Authority
- JP
- Japan
- Prior art keywords
- metal foil
- support substrate
- region
- wiring board
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、半導体集積回路素子などの半導体素子を搭載するために用いられる配線基板の製造方法に関するものである。 The present invention relates to a method of manufacturing a wiring board used for mounting a semiconductor element such as a semiconductor integrated circuit element.
近年、携帯型のゲーム機や通信機器に代表される電子機器の高機能化、薄型化が進む中、それらに使用される配線基板として、コアレス基板と呼ばれる薄型で高密度な配線基板がある。 In recent years, as electronic devices typified by portable game machines and communication devices are becoming highly functional and thin, there is a thin and high-density wiring substrate called a coreless substrate as a wiring substrate used for them.
このようなコアレス基板と呼ばれる従来の配線基板の一例を、図5に示す。
従来の配線基板Bは、例えば4層の絶縁層21が積層されるとともに各絶縁層21の間、および最表層の絶縁層21の上下面に配線導体層22が形成されている。さらに最表層の絶縁層21および配線導体層22の表面にはソルダーレジスト層23が形成されている。
An example of such a conventional wiring board called a coreless board is shown in FIG.
In the conventional wiring board B, for example, four
それぞれの絶縁層21には、ビアホール24が複数形成されている。ビアホール24の内部には、配線導体層22と一体的に形成されたビア導体25が被着されている。ビア導体25は、各絶縁層21に形成された配線導体層22間の導通をとっている。最上層の配線導体層22の一部は、半導体素子接続パッド26を形成している。半導体素子接続パッド26には、半導体集積回路素子等の半導体素子の電極が接続される。最下層に形成された配線導体層22の一部は、回路基板接続パッド27を形成している。回路基板接続パッド27には、この配線基板Bが搭載される回路基板の電極が接続される。これらの半導体素子接続パッド26および回路基板接続パッド27は、ソルダーレジスト層23に設けられた開口部23a、23b内に露出している。
そして、半導体素子と回路基板との間で配線導体層22を介して電気信号の伝送をすることで半導体素子が作動する。
A plurality of
The semiconductor element operates by transmitting an electrical signal between the semiconductor element and the circuit board via the
次に、従来の配線基板Bの製造方法における工程毎の実施形態の一例を図6〜図8を基にして説明する。なお、図5と同一の個所には同一の符号を付して説明する。 Next, an example of an embodiment for each process in the conventional method of manufacturing the wiring board B will be described with reference to FIGS. In the following description, the same parts as those in FIG.
まず、図6(a)に示すように、2枚のプリプレグ28Pと、2枚の分離フィルム29と、2枚の分離可能金属箔30とを準備する。
プリプレグ28Pの一方の主面は製品形成用主面Fとなり、他方の主面は分離用主面Gとなる。また、それぞれのプリプレグ28Pは、中央部に製品形成用領域Xと、外周部に捨て代領域Yとを有している。
分離可能金属箔30は、製品形成領域Xより大きな第1の金属箔30aと、第1の金属箔30aより大きな第2の金属箔30bとが、第1の金属箔30aの周囲に第2の金属箔30bの外周部がはみ出すように、間に接着層(不図示)を介して互いに分離可能に保持されたものである。なお、分離可能金属箔30は、互いの対向面同士が平滑な面となっている。
First, as shown in FIG. 6A, two
One main surface of the
The
次に、図6(b)に示すように、2枚のプリプレグ28Pの間に2枚の分離フィルム29を重ねて挟持する。さらに、それぞれのプリプレグ28Pの製品形成用主面F上の中央部に分離可能金属箔30を、第1の金属箔30aが製品形成用領域Xおよびその近傍を覆うとともに、第1の金属箔30aからはみ出した第2の金属箔30bの外周部の平滑面が周囲の捨て代領域Yを覆うようにして配置する。
Next, as shown in FIG. 6B, two
次に、図6(b)の状態に積層したものを上下から加圧しながら加熱する。このような加圧加熱により、図6(c)に示すように、プリプレグ28Pが硬化された2枚の支持基板28が、間に2枚の分離フィルム29を挟持して互いに接合されるとともに、それぞれの支持基板28の製品形成用主面Fに分離可能金属箔30が固着された配線基板形成用土台31が形成される。このとき、第2の金属層30bは、第1の金属箔30aからはみ出した外周部の平滑面が支持基板28の捨て代領域Y上に直接固着される。
Next, what was laminated in the state of FIG.6 (b) is heated, pressing from upper and lower sides. By such pressure heating, as shown in FIG. 6C, the two
次に、図6(d)に示すように、第2の金属箔30bの平滑な外周部が固着された捨て代領域YにIDマークMを形成する。IDマークMは、ドリル加工により支持基板28の捨て代領域Yに貫通孔を所定の配列に穿孔することで形成される。このIDマークMは、配線基板の製造ロット番号等を貫通孔の所定の配列で表示して区別するためのものである。
Next, as shown in FIG. 6D, the ID mark M is formed in the margin area Y where the smooth outer peripheral portion of the
次に、図7(e)に示すように、配線基板形成用土台31の両主面に露出する第2の金属箔30bの上面に、絶縁層21と配線導体層22とを複数相互に積層するとともに、最表層の絶縁層21および配線導体層22の上にソルダーレジスト層23を被着させることで配線基板用のビルドアップ部32が形成される。配線導体層22は、例えば周知のセミアディティブ法により形成される。
Next, as shown in FIG. 7E, a plurality of
次に、図7(f)に示すように、配線基板形成用土台31およびビルドアップ部32を製品形成用領域Xと捨て代領域Yとの境界上で切断することで、製品形成用領域Xの配線基板形成用土台31およびビルドアップ部32を切り出す。
Next, as shown in FIG. 7 (f), by cutting the wiring
次に、図7(g)に示すように、切り出されたビルドアップ部32が形成された配線基板形成用土台31を分離フィルム29の間から分離する。
Next, as shown in FIG. 7G, the wiring
次に、図8(h)に示すように、ビルドアップ部32を第1の金属箔30aから分離する。これにより、ビルドアップ部32の片面に第2の金属箔30bが固着した配線基板用の積層体33が形成される。
Next, as shown in FIG. 8 (h), the build-
最後に、図8(i)に示すように、第2の金属箔30bを全てエッチング除去した後、最下層の絶縁層21および配線導体層22の上に開口部23bを有するソルダーレジスト層23を形成することで図5に示すような従来の配線基板Bが形成される。
Finally, as shown in FIG. 8 (i), after all the
しかし、上述の方法においては、IDマークMを形成するためにドリル加工により貫通孔を穿孔する際に、第2の金属箔30bの平滑な外周面と支持基板28との密着力不足により、両者の間に剥がれが生じることがある。このような剥がれが生じると、例えば上述の配線導体層22を形成するときに使用するめっき薬液が、剥がれた部分から第2の金属箔30bの平滑な外周面と支持基板28との間を滲入していき、さらには第1の金属箔30aと第2の金属箔30bとの間に滲入していくことがある。このように、めっき薬液が滲入すると支持基板28とビルドアップ部32との密着力が低下して、製造途中のビルドアップ部32が支持基板28から剥がれてしまうことがある。このため、歩留まりが低下してしまい配線基板を効率よく製造することができないという問題を有している。
However, in the above-described method, when the through hole is drilled to form the ID mark M, both of the two due to insufficient adhesion between the smooth outer peripheral surface of the
本発明は、第2の金属箔と支持基板との密着力を向上させることで、IDマーク形成時に両者の間に剥がれが生じることを抑制し、剥がれた部分から第1および第2の金属箔間に薬液が滲入していくことを防いでビルドアップ部と支持基板との密着力を維持する。これにより、ビルドアップ部が支持基板から剥がれることを防止して配線基板の製造歩留まりを向上させて、製造効率の高い配線基板の製造方法を提供することを課題とする。 The present invention improves the adhesion between the second metal foil and the support substrate, thereby suppressing the occurrence of peeling between the two when the ID mark is formed, and the first and second metal foils from the peeled portion. The adhesion between the build-up part and the support substrate is maintained by preventing the chemical liquid from entering between. Accordingly, it is an object of the present invention to provide a method for manufacturing a wiring board with high manufacturing efficiency by preventing the build-up part from being peeled off from the support substrate and improving the manufacturing yield of the wiring board.
本発明における配線基板の製造方法は、中央部に製品形成用領域および外周部に製品形成用領域を取り囲む枠状の捨て代領域を有する平板状の支持基板表面に、製品形成用領域よりも大きいとともに支持基板よりも小さな第1の金属箔と、第1の金属箔よりも大きい第2の金属箔とを、第1の金属箔の周囲に第2の金属箔の外周部がはみ出すように互いに分離可能に密着されて成る分離可能金属箔を、第1の金属箔が製品形成用領域およびその近傍を覆うとともに第1の金属箔からはみ出した第2の金属箔の外周部が周囲の捨て代領域を覆うように、第1の金属箔を支持基板側にして固着させた後、支持基板における第2の金属箔が固着された捨て代領域の一部にドリル加工により貫通孔から成るIDマークを形成するとともに、分離可能金属箔上を含む支持基板上に絶縁層と配線導体層とを交互に複数積層固着して絶縁層と配線導体層とから成るビルドアップ部を形成する工程を含む配線基板の製造方法であって、第2の金属箔の支持基板側主面が、粗化面であることを特徴とするものである。 The method for manufacturing a wiring board in the present invention is larger than the product formation region on the surface of the flat support substrate having a product-forming region in the center and a frame-shaped discarding region surrounding the product formation region in the outer peripheral portion. The first metal foil smaller than the support substrate and the second metal foil larger than the first metal foil are mutually connected so that the outer peripheral portion of the second metal foil protrudes around the first metal foil. The separable metal foil formed in close contact with the separable metal is covered with the first metal foil covering the product forming region and the vicinity thereof, and the outer periphery of the second metal foil protruding from the first metal foil is the surrounding disposal margin. After the first metal foil is fixed on the support substrate side so as to cover the region, an ID mark consisting of a through hole is formed by drilling in a part of the discard margin region where the second metal foil is fixed on the support substrate. Forming and separable gold A method of manufacturing a wiring board comprising a step of forming a build-up part composed of an insulating layer and a wiring conductor layer by alternately laminating and fixing a plurality of insulating layers and wiring conductor layers on a supporting board including a foil, The main surface of the second metal foil on the support substrate side is a roughened surface.
本発明の配線基板の製造方法によれば、分離可能金属箔を、第1の金属箔が製品形成用領域およびその近傍を覆うとともに、第2の金属箔の外周部が周囲の捨て代領域を覆うようにして支持基板側に固着させる。このとき、第2の金属箔の支持基板側主面が粗化面であることから、第2の金属箔が支持基板の捨て代領域に強固に固着される。このため、第2の金属箔が固着された捨て代領域の一部にドリル加工により貫通孔から成るIDマークを形成するときに、第2の金属箔と支持基板との間に剥がれが生じることを抑制できる。
これにより、例えば配線導体層を形成するときに使用するめっき薬液が、剥がれた部分から第2の金属箔と支持基板との間に滲入していき、さらには第1の金属箔と第2の金属箔との間に滲入していくことを防止できる。その結果、支持基板とビルドアップ部との密着力を維持してビルドアップ部が支持基板から剥がれてしまうことのない製造効率の高い配線基板の製造方法を提供することができる。
According to the method for manufacturing a wiring board of the present invention, the separable metal foil is covered with the first metal foil covering the product forming region and the vicinity thereof, and the outer peripheral portion of the second metal foil is used as the surrounding margin region. It is fixed to the support substrate side so as to cover. At this time, since the main surface on the support substrate side of the second metal foil is a roughened surface, the second metal foil is firmly fixed to the disposal margin region of the support substrate. For this reason, when forming the ID mark which consists of a through-hole by drilling in a part of discard margin area | region to which the 2nd metal foil was fixed, peeling arises between 2nd metal foil and a support substrate. Can be suppressed.
Thereby, for example, the plating solution used when forming the wiring conductor layer infiltrates between the second metal foil and the support substrate from the peeled portion, and further, the first metal foil and the second metal foil. It is possible to prevent infiltration between the metal foil. As a result, it is possible to provide a method for manufacturing a wiring board with high manufacturing efficiency, in which the adhesion between the support substrate and the buildup portion is maintained and the buildup portion is not peeled off from the support substrate.
まず、本発明の配線基板の製造方法により製造される配線基板の一例を、図1を基にして説明する。 First, an example of a wiring board manufactured by the method for manufacturing a wiring board of the present invention will be described with reference to FIG.
図1に示すように、本発明の製造方法により製造される配線基板Aは、例えば4層の絶縁層1が積層されるとともに各絶縁層1の間および最表層の絶縁層1の上下面に配線導体層2が形成されている。さらに最表層の絶縁層1および配線導体層2の表面にはソルダーレジスト層3が形成されている。
As shown in FIG. 1, the wiring board A manufactured by the manufacturing method of the present invention has, for example, four insulating
それぞれの絶縁層1には、ビアホール4が複数形成されている。ビアホール4の内部には、配線導体層2と一体的に形成されたビア導体5が被着されている。ビア導体5は、各絶縁層1に形成された配線導体層2間の導通をとっている。最上層の配線導体層2の一部は、半導体素子接続パッド6を形成している。半導体素子接続パッド6には、半導体集積回路素子等の半導体素子の電極が接続される。最下層に形成された配線導体層2の一部は、回路基板接続パッド7を形成している。回路基板接続パッド7には、この配線基板Aが搭載される回路基板の電極が接続される。これらの半導体素子接続パッド6および回路基板接続パッド7は、ソルダーレジスト層3に設けられた開口部3a、3b内に露出している。
そして、半導体素子と回路基板との間で配線導体層2を介して電気信号の伝送をすることで半導体素子が作動する。
A plurality of via
The semiconductor element operates by transmitting an electrical signal between the semiconductor element and the circuit board via the
次に、本発明の配線基板の製造方法における実施形態の一例を図2〜図4を基にして説明する。なお、図1と同一の個所は同一の符号を付して詳細な説明は省略する。 Next, an example of an embodiment of the method for manufacturing a wiring board according to the present invention will be described with reference to FIGS. The same parts as those in FIG.
まず、図2(a)に示すように、2枚のプリプレグ8Pと、2枚の分離フィルム9と、2枚の分離可能金属箔10とを準備する。
First, as shown in FIG. 2A, two
プリプレグ8Pは、配線基板Aを製造する際に、製造途中の配線基板Aを必要な平坦度を維持して支持するための支持基板8を形成するためのものである。プリプレグ8Pの一方の主面は製品形成用主面Fとなり、他方の主面は分離用主面Gとなる。また、それぞれのプリプレグ8Pは、中央部に製品形成用領域Xと、外周部に捨て代領域Yとを有している。製品形成用領域Xは、四角形状の領域であり、この製品形成用領域X上に配線基板Aが形成される。なお本例では、簡便のため、一つの配線基板Aに対応する製品形成用領域Xのみを示しているが、実際には数十〜数千の配線基板Aに対応する面積を有している。捨て代領域Yは、製品形成用領域Xを取り囲む四角枠状の領域である。
プリプレグ8Pは、厚みが0.1〜0.2mm程度であり、縦横の寸法が400〜1000mm程度の略四角形である。プリプレグ8Pには、例えばガラス繊維にエポキシ樹脂等の熱硬化性樹脂を含浸させて半硬化状態とした板状のものが用いられる。
The
The
分離フィルム9は、2枚のプリプレグ8P間に介挿されてプリプレグ8Pを硬化させた2枚の支持基板8同士を容易に分離させるためのものである。分離フィルム9は、厚みが1〜35μm程度であり、縦横の寸法が400〜1000mm程度である。分離フィルム9の縦横の寸法は、捨て代領域Yにはみ出す大きさで、プリプレグ8Pの寸法に比べて、縦横の寸法が10〜20mm程度小さいものであることが好ましい。
分離フィルム9は、例えば銅箔等の金属箔や、ポリエチレンテレフタレート(PET)フィルム等の耐熱フィルム等から成るのが好ましい。
The
The
分離可能金属箔10は、第1の金属箔10aと、第1の金属箔10aより大きな第2の金属箔10bとが、第1の金属箔10aの周囲に第2の金属箔10bの外周部がはみ出すように、間に接着層(不図示)を介して互いに分離可能に保持されたものである。
第1の金属箔10aは、厚みが1〜7μm程度であり、製品形成用領域Xよりも大きく、かつ第2の金属箔10bよりも小さな寸法をしている。第2の金属箔10bは、厚みが10〜30μm程度であり、第1の金属箔10aよりも縦横がそれぞれ10〜20mm程度大きな寸法をしている。そして、第2の金属箔10bの支持基板8側主面は、粗化面になっている。粗化面の粗度は、およそ十点平均粗さRz=0.5〜2.0μm程度であることが好ましい。Rzが0.5μmよりも小さいと第2の金属箔10bと支持基板8との密着力が不十分となり、Rzが2.0μmよりも大きいと、第2の金属箔10bと第1の金属箔10aとの分離が困難になる場合がある。
なお、このような分離可能金属箔10は、まず第2の金属箔10bを準備してその下面を、例えば過酸化水素水や塩化第二鉄溶液等でエッチングする。そして、エッチングされた下面の外周部をマスキングした後に、例えば接着層としてニッケル系の金属層を被着させる。さらに、接着層の表面にめっき法により第1の金属箔10aとなる金属層を析出させて、マスキングを除去してやることで形成される。
第1の金属箔10aおよび第2の金属箔10bは、例えば銅等の良導電性金属から成るのが好ましい。
The
The
For such a
The
次に、図2(b)に示すように、2枚のプリプレグ8Pの間に2枚の分離フィルム9を重ねて挟持する。さらに、それぞれのプリプレグ8Pの製品形成用主面F上の中央部に分離可能金属箔10を、第1の金属箔10aが製品形成用領域Xおよびその近傍を覆うとともに、第1の金属箔10aからはみ出した第2の金属箔10bの外周部の粗化面が周囲の捨て代領域Yを覆うようにして配置する。
Next, as shown in FIG. 2B, two
次に、図2(b)の状態に積層したものを上下から加圧しながら加熱する。このような加圧加熱により、図2(c)に示すように、プリプレグ8Pが硬化された2枚の支持基板8が、間に2枚の分離フィルム9を挟持して互いに接合されるとともに、それぞれの支持基板8の製品形成用主面Fに分離可能金属箔10が固着された配線基板形成用土台11が形成される。このとき、プリプレグ8Pを構成する熱硬化性樹脂が粗化面に食い込んで硬化されるため、第2の金属箔10bの外周部の粗化面が支持基板8の捨て代領域Yに強固に固着される。
なお、プリプレグ8Pの外周部には分離フィルム9で被覆されない領域が残されているので、この領域のプリプレグ8P同士が接合されることで2枚の支持基板8同士が固定される。また、製品形成用領域Xでは、分離フィルム9同士は、互いに接着せずに重なりあったままの状態である。
Next, what was laminated in the state of FIG. 2 (b) is heated while pressing from above and below. By such pressure heating, as shown in FIG. 2C, the two
In addition, since the area | region which is not coat | covered with the
次に図2(d)に示すように、第2の金属箔10bが強固に固着された捨て代領域Yにドリル加工により貫通孔から成るIDマークMを形成する。
このとき、IDマークMは、第2の金属箔10bが強固に固着された捨て代領域Yに形成されるため、第2の金属箔10bと支持基板8との間に剥がれが発生することを抑制できる。
貫通孔の直径は、およそ0、3〜0、4mm程度である。
Next, as shown in FIG. 2D, an ID mark M composed of a through hole is formed by drilling in the discard margin region Y to which the
At this time, since the ID mark M is formed in the disposal margin region Y where the
The diameter of the through hole is about 0, 3 to 0, or 4 mm.
次に、図3(e)に示すように、配線基板形成用土台11の両主面に露出する第2の金属箔10bの上面に、絶縁層1と配線導体層2とを複数相互に積層するとともに、最表層の絶縁層1および配線導体層2の上にソルダーレジスト層3を被着させることで配線基板用のビルドアップ部12が形成される。
Next, as shown in FIG. 3E, a plurality of insulating
絶縁層1は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。絶縁層1の形成は、エポキシ樹脂やビスマレイミドトリアジン樹脂組成物の未硬化物に無機絶縁性フィラーを分散して形成されたフィルムを、配線基板形成用土台11の両主面の第2の金属箔10b上や下層の絶縁層1上に、真空状態で被覆した状態で熱圧着することで行われる。また、絶縁層1には層間の導通をとるためのビア導体5が充填されるビアホール4が、例えばレーザー加工により複数形成されている。
The insulating
配線導体層2は、第2の金属箔10bおよび絶縁層1の表面およびビアホール4の内面に、無電解めっきおよび電解めっきから成る導体パターンを、例えば周知のセミアディティブ法により被着させることにより形成される。セミアディティブ法により用いられる無電解めっきおよび電解めっきには、例えば無電解銅めっきおよび電解銅めっき等の良導電性材料が好適に用いられる。
The
ソルダーレジスト層3は、例えばアクリル変性エポキシ樹脂にシリカ等の無機フィラーを分散させたペーストを、最表層の絶縁層1および配線導体層2の上にスクリーン印刷等で塗布した後、フォトリソグラフィー技術により所定のパターンに露光、現像したものを熱硬化することで形成される。ソルダーレジスト層3から露出する最表層の配線導体層2の一部は、半導体素子接続パッド6として機能する。
The solder resist
次に、図3(f)に示すように、配線基板形成用土台11およびビルドアップ部12を製品形成用領域Xと捨て代領域Yとの境界上で切断することで、製品形成用領域Xの配線基板形成用土台11およびビルドアップ部12を切り出す。切断には、例えばダイシング装置を用いればよい。
Next, as shown in FIG. 3 (f), by cutting the wiring
次に、図3(g)に示すように、切り出されたビルドアップ部12が形成された配線基板形成用土台11を分離フィルム9の間から分離する。この分離の際には、分離フィルム9同士が加圧加熱により密着しているだけなので、容易に分離することができる。
Next, as shown in FIG. 3G, the wiring
次に、図4(h)に示すように、ビルドアップ部12を第1の金属箔10aから分離する。これにより、ビルドアップ部12の下面に第2の金属箔10bが固着した配線基板A用の積層体13が形成される。この分離の際には、第1の金属箔10a上に第2の金属箔10bが接着層を介して分離可能に保持されているだけなので、第1の金属箔10aと第2の金属箔10bとの間を引き剥がすだけで積層体13を破損することなく、容易に分離することができる。
Next, as shown in FIG.4 (h), the
最後に、図4(i)に示すように、第2の金属箔10bを全てエッチング除去した後、最下層の絶縁層1および配線導体層2の上に開口部3bを有するソルダーレジスト層3を形成することで図1に示すような配線基板Aが形成される。
Finally, as shown in FIG. 4 (i), after all the
ところで、本発明の配線基板の製造方法によれば、分離可能金属箔10を、第1の金属箔10aが製品形成用領域Xおよびその近傍を覆うとともに、第2の金属箔10bの外周部が周囲の捨て代領域Yを覆うようにして支持基板8に固着させる。このとき、第2の金属箔10bの支持基板8側主面が粗化面であることから、第2の金属箔10bが支持基板8の捨て代領域Yに強固に固着される。このため、第2の金属箔10bが強固に固着された捨て代領域Yの一部にドリル加工により貫通孔から成るIDマークMを形成するときに、第2の金属箔10bと支持基板8との間に剥がれが生じることを抑制できる。
これにより、例えば配線導体層2を形成するときに使用するめっき薬液が、剥がれた部分から第2の金属箔10bと支持基板8との間に滲入していき、さらには第1の金属箔10aと第2の金属箔10bとの間に滲入していくことを防止できる。その結果、支持基板8とビルドアップ部12との密着力を維持してビルドアップ部12が支持基板8から剥がれてしまうことのない製造効率の高い配線基板の製造方法を提供することができる。
By the way, according to the method for manufacturing a wiring board of the present invention, the
Thereby, for example, the plating solution used when forming the
1 絶縁層
2 配線導体層
8 支持基板
10 分離可能金属箔
10a 第1の金属箔
10b 第2の金属箔
12 ビルドアップ部
A 配線基板
M IDマーク
X 製品形成用領域
Y 捨て代領域
DESCRIPTION OF
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014016270A JP2015144152A (en) | 2014-01-31 | 2014-01-31 | Manufacturing method of wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014016270A JP2015144152A (en) | 2014-01-31 | 2014-01-31 | Manufacturing method of wiring board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015144152A true JP2015144152A (en) | 2015-08-06 |
Family
ID=53889061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014016270A Pending JP2015144152A (en) | 2014-01-31 | 2014-01-31 | Manufacturing method of wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015144152A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112219458A (en) * | 2018-06-26 | 2021-01-12 | 京瓷株式会社 | Wiring board |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007214427A (en) * | 2006-02-10 | 2007-08-23 | Shinko Electric Ind Co Ltd | Method for manufacturing wiring board |
JP2010225973A (en) * | 2009-03-25 | 2010-10-07 | Toppan Printing Co Ltd | Manufacturing method of multilayer circuit board |
JP2012209322A (en) * | 2011-03-29 | 2012-10-25 | Toppan Printing Co Ltd | Method of manufacturing wiring board |
-
2014
- 2014-01-31 JP JP2014016270A patent/JP2015144152A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007214427A (en) * | 2006-02-10 | 2007-08-23 | Shinko Electric Ind Co Ltd | Method for manufacturing wiring board |
JP2010225973A (en) * | 2009-03-25 | 2010-10-07 | Toppan Printing Co Ltd | Manufacturing method of multilayer circuit board |
JP2012209322A (en) * | 2011-03-29 | 2012-10-25 | Toppan Printing Co Ltd | Method of manufacturing wiring board |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112219458A (en) * | 2018-06-26 | 2021-01-12 | 京瓷株式会社 | Wiring board |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101580343B1 (en) | Method of Manufacturing Multilayer Wiring Substrate | |
JP2014130856A (en) | Wiring board manufacturing method | |
US10477682B2 (en) | Printed wiring board and method for manufacturing the same | |
TW201251556A (en) | Printed circuit board and method for manufacturing the same | |
JP4994988B2 (en) | Wiring board manufacturing method | |
JP2016201424A (en) | Printed wiring board and method for manufacturing the same | |
JP2013135080A (en) | Manufacturing method of multilayer wiring board | |
JP2015050309A (en) | Method for manufacturing wiring board | |
JP5047906B2 (en) | Wiring board manufacturing method | |
JP5177855B2 (en) | Wiring board manufacturing method | |
JPWO2014125567A1 (en) | Component built-in substrate and manufacturing method thereof | |
KR20150083424A (en) | Method for manufacturing wiring board | |
KR20160019297A (en) | Printed circuit board and manufacturing method thereof | |
JP5530955B2 (en) | Multilayer wiring board | |
JP2019121766A (en) | Printed wiring board and manufacturing method thereof | |
JP2015144152A (en) | Manufacturing method of wiring board | |
JP2017011251A (en) | Wiring board and manufacturing method for the same | |
JP5955050B2 (en) | Wiring board manufacturing method | |
JP2016034007A (en) | Wiring board manufacturing method | |
JP5557320B2 (en) | Wiring board manufacturing method | |
JP2015144150A (en) | Manufacturing method of wiring board | |
US20160381793A1 (en) | Wiring board and method for manufacturing the same | |
JP2015211146A (en) | Method for manufacturing wiring board | |
JP2015144153A (en) | Manufacturing method of wiring board | |
JP2012209322A (en) | Method of manufacturing wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160105 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20160401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161122 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170523 |