JP2015142113A - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。 Embodiments described herein relate generally to a semiconductor device and a method for manufacturing the semiconductor device.
従来、基板に半導体素子や集積回路が形成されたチップを多段に積層することによって、半導体装置の占有面積を低減する技術がある。積層される各チップ同士は、基板を貫通する筒状の貫通孔に金属が埋め込まれた貫通電極によって電気的に接続される。 2. Description of the Related Art Conventionally, there is a technique for reducing the area occupied by a semiconductor device by stacking chips each having a semiconductor element or an integrated circuit formed on a substrate in multiple stages. The stacked chips are electrically connected by a through electrode in which a metal is embedded in a cylindrical through hole that penetrates the substrate.
貫通孔への金属の埋め込みは、一般的に電解めっきによって行われる。かかる電解めっきとして、例えば、貫通孔の閉塞された底面から開口へ向けて金属を徐々に析出させるボトムアップめっきと、貫通孔の内周面全体から金属を析出させるコンフォーマルめっきとがある。 The embedding of the metal into the through hole is generally performed by electrolytic plating. Such electrolytic plating includes, for example, bottom-up plating in which metal is gradually deposited from the closed bottom surface of the through hole toward the opening, and conformal plating in which metal is deposited from the entire inner peripheral surface of the through hole.
コンフォーマルめっきは、ボトムアップめっきに比べて短時間で貫通孔へ金属の埋め込みを完了することができるという利点がある。コンフォーマルめっきでは、金属の析出が進むにつれて貫通孔内部の空隙が徐々に小さくなり、最終的に空隙の開口端部が金属によって閉塞される。 Conformal plating has an advantage that metal can be embedded in the through hole in a shorter time than bottom-up plating. In conformal plating, as metal deposition proceeds, the voids in the through-holes gradually become smaller, and finally the open ends of the voids are blocked by the metal.
かかるコンフォーマルめっきでは、空隙の内周面においては金属が空隙の内側へ向けて析出するが、空隙の開口端部においては金属が全方向へ向けて析出するので、空隙の開口端部が閉塞されるまで金属を析出させると、金属が基板から大きくせり出す。したがって、コンフォーマルめっきによって金属が埋め込まれる貫通孔を備えたチップを多段に積層した場合、半導体装置の厚さが嵩むという問題が生じる。 In such conformal plating, metal is deposited on the inner peripheral surface of the gap toward the inside of the gap, but metal is deposited in all directions at the opening end of the gap, so that the opening end of the gap is blocked. When the metal is deposited until it is removed, the metal protrudes greatly from the substrate. Therefore, when chips having through holes in which metal is embedded by conformal plating are stacked in multiple stages, there arises a problem that the thickness of the semiconductor device increases.
本発明の一つの実施形態は、厚さを低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。 An object of one embodiment of the present invention is to provide a semiconductor device and a semiconductor device manufacturing method capable of reducing the thickness.
本発明の一つの実施形態に係る半導体装置は、貫通孔と、金属部とを備える。貫通孔は、半導体基板の表裏を貫通し、一方の開口の寸法が他方の開口の寸法よりも小さい。金属部は、前記他方の開口が閉塞された前記貫通孔の内部にコンフォーマルめっきによって形成され、前記貫通孔における前記一方の開口が閉塞された空洞を内包する。 A semiconductor device according to an embodiment of the present invention includes a through hole and a metal part. The through hole penetrates the front and back of the semiconductor substrate, and the size of one opening is smaller than the size of the other opening. The metal part is formed by conformal plating inside the through hole in which the other opening is closed, and includes a cavity in which the one opening in the through hole is closed.
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。 Exemplary embodiments of a semiconductor device and a method for manufacturing the semiconductor device will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置1の構成を模式的に示す断面図である。なお、以下では、便宜上、図示する基板2の上面を表面と称し、下面を裏面と称することがある。図1に示すように、半導体装置1は、例えば、Si(シリコン)などの半導体によって形成される基板2の表裏を貫通する貫通電極を備える。なお、基板2の表面は、絶縁膜6によって被覆されており、基板2の裏面は、絶縁膜3によって被覆される。
(First embodiment)
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device 1 according to the first embodiment. In the following, for convenience, the upper surface of the
貫通電極は、バンプ10と、電極パッド4と、シード膜7と、金属部8とを含む。バンプ10は、例えば、はんだによって形成され、基板2の表面側に設けられる。また、電極パッド4は、例えば、シリサイドによって形成され、基板2を挟んでバンプ10と対向する位置に設けられる。
The through electrode includes a
シード膜7は、例えば、Cu(銅)によって形成される。かかるシード膜7は、基板2の表裏を貫通する貫通孔5の内周面を被覆する部分の絶縁膜6の表面、電極パッド4の表面、および基板2の表面における貫通孔5の開口周りを被覆する部分の絶縁膜6の表面に設けられる。
The
また、金属部8は、例えば、Ni(ニッケル)によって形成される。かかる金属部8は、シード膜7の表面に、例えば、Ni(ニッケル)をコンフォーマルめっきすることによって形成される。
The
ここで、基板2の表裏を貫通する貫通孔5は、図1に示すように、基板2表面側の一方の寸法が、基板2裏面側の電極パッド4によって閉塞された他方の開口の寸法よりも小さい。これにより、貫通孔5の内周面を被覆する部分の絶縁膜6および絶縁膜6を被覆するシード膜7の形状が貫通孔5の形状に倣う形となる。
Here, as shown in FIG. 1, the through-
つまり、シード膜7が形成された段階では、基板2の内部に、シード膜7によって被覆され、基板2裏面側の底部の寸法よりも基板2表面側の開口部の寸法が小さな孔が形成された状態である。
That is, at the stage where the
したがって、かかる形状の孔の内周面に、コンフォーマルめっきによってNiを析出させて金属部8を形成すると、例えば、孔の形状が基板2の厚さ方向と平行な方向へ延伸する筒状であった場合に比べ、短時間で孔の開口を閉塞することができる。
Therefore, when Ni is deposited on the inner peripheral surface of the hole having such a shape by conformal plating to form the
これにより、半導体装置1は、貫通電極の形成用に予め基板2に形成される貫通孔5が、例えば、基板2を厚さ方向へ貫通する筒状の貫通孔である場合に比べて、基板2の表面よりも上層側に形成される金属部8の厚さが薄くなり、半導体装置1全体の厚さを低減することができる。
As a result, the semiconductor device 1 has a substrate in which the
しかも、貫通孔5は、基板2裏面側の他方の開口から表面側の一方の開口へ向かう中途部まで基板2の厚さ方向と直交する断面の寸法が等しく、中途部から基板2表面側の一方の開口へ向かうにつれて、断面の寸法が小さくなるように形成される。つまり、貫通孔5は、基板2表面側へ向かうにつれてテーパー状に細くなっており、基板2表面側の開口の角部の断面が90度よりも鋭角の尖った状態となっている。
Moreover, the through-
そして、コンフォーマルめっきでは、平坦な箇所よりも角部のように尖った部位の方が電界が集中するので、めっきによる金属の析出が速い。したがって、半導体装置1の製造工程では、より短時間のコンフォーマルめっきによって、基板2表面側の一方の開口が金属部8によって閉塞される。
In conformal plating, the electric field concentrates at a pointed portion such as a corner rather than at a flat portion, so that the metal deposition by plating is faster. Therefore, in the manufacturing process of the semiconductor device 1, one opening on the surface side of the
また、半導体装置1は、金属部8の中央に閉塞された空洞9を備える。これにより、半導体装置1は、例えば、バンプ10の形状を半球状に加工する熱処理を行う場合に、基板2の破損を抑制することができる。
In addition, the semiconductor device 1 includes a
具体的には、熱処理を行う工程では、金属部8が熱膨張を起こす場合がある。かかる場合に、金属部8内部の空洞9は、金属部8が外部へ及ぼす熱膨張力を吸収し、金属部8から基板2へ加わる力を軽減することによって、基板2の破損を抑制することができる。
Specifically, in the process of performing heat treatment, the
また、半導体装置1を製造する工程では、貫通孔5における基板2表面側の開口が金属部8によって比較的短時間で閉塞されるので、金属部8内部の空洞9が、基板2の表面よりも基板2内部の深い位置に形成される。つまり、空洞9の上端は、基板2の表面よりも下層側に位置する。
Further, in the process of manufacturing the semiconductor device 1, the opening on the surface of the
したがって、半導体装置1によれば、空洞9の上端が基板2の表面よりも上層に位置する場合に比べ、基板2の表面よりも上層側に突出する金属部8の部位の厚さを薄くすることができ、この部位の厚さの制御および管理が容易になる。
Therefore, according to the semiconductor device 1, the thickness of the portion of the
また、半導体装置1内部の空洞9は、Cuに比べてエレクトロマイグレーションに対する耐性が高いNiによって形成される金属部8の内部に形成される。したがって、コンフォーマルめっきを行う工程において、比較的高い電圧が金属部8に掛る場合に、金属部8の内部で空洞9の位置が変位することを抑制することができるので、エレクトロマイグレーションに起因した金属部8や基板2の破損を抑制することができる。
Further, the
次に、図2〜図4を参照し、第1の実施形態に係る半導体装置1の製造方法について説明する。図2〜図4は、第1の実施形態に係る半導体装置1の製造工程を示す断面図である。ここでは、半導体装置1が備える基板2の表裏を貫通する貫通電極部分を形成する製造工程について説明する。
Next, a method for manufacturing the semiconductor device 1 according to the first embodiment will be described with reference to FIGS. 2 to 4 are cross-sectional views illustrating the manufacturing process of the semiconductor device 1 according to the first embodiment. Here, a manufacturing process for forming through electrode portions penetrating the front and back of the
半導体装置1の貫通電極部分を形成する場合、図2に(a)で示すように、まず、基板2の裏面に、例えば、CVD(Chemical Vapor Deposition)によって酸化Si膜などの絶縁膜3を形成する。そして、絶縁膜3の裏面側における所定位置に、例えば、シリサイドをパターニングすることによって、基板2の裏面側に電極パッド4を形成する。
When forming the through electrode portion of the semiconductor device 1, as shown in FIG. 2A, first, an insulating
続いて、図2に(b)で示すように、基板2の表面に、例えば、樹脂などのレジスト21を形成する。そして、レジスト21をパターニングすることによって、レジスト21における電極パッド4と対向する位置に開口50を形成する。このとき、開口50は、基板2の厚さ方向と直交する断面の寸法が、電極パッド4の対応する断面の寸法よりも小さくなるように形成される。
Subsequently, as shown in FIG. 2B, a resist 21 such as a resin is formed on the surface of the
その後、レジスト21をマスクとしてSi基板に対してRIE(Reactive Ion Etching)を行う。この工程では、エッチング用ガスと、保護膜形成用ガスとの混合ガスをエッチング用のチャンバ内へ導入してRIEを行う。 Thereafter, RIE (Reactive Ion Etching) is performed on the Si substrate using the resist 21 as a mask. In this step, RIE is performed by introducing a mixed gas of an etching gas and a protective film forming gas into the etching chamber.
エッチング用ガスとしては、例えば、CF4(テトラフルオロメタン)やCHF3(トリフルオロメタン)などを用いる。また、保護膜形成用ガスとしては、例えば、C4F8(オクタフルオロシクロブタン)などを用いる。なお、これらのガスは、一例である。このとき、基板2を厚さ方向へ貫通する筒状の貫通孔を形成する場合よりも、混合ガス中における保護膜形成用ガスの含有率を低く抑える。
For example, CF4 (tetrafluoromethane) or CHF3 (trifluoromethane) is used as the etching gas. As the protective film forming gas, for example, C4F8 (octafluorocyclobutane) is used. Note that these gases are examples. At this time, the content of the protective film forming gas in the mixed gas is suppressed to be lower than that in the case of forming a cylindrical through hole penetrating the
これにより、図2に(b)で示すように、RIEによる基板2の浸食は、基板2の厚さ方向(縦方向)だけでなく、厚さ方向と垂直な方向(横方向)へも進む。したがって、基板2に形成される開口50の横方向の寸法は、開口50の深さが深くなるにつれて、基板2表面における開口50の横方向の寸法よりも徐々に大きくなる。
Thereby, as shown in FIG. 2B, erosion of the
その後、混合ガス中における保護膜形成用ガスの含有率を高める。具体的には、RIEによる基板2の浸食が基板2の厚さ方向(縦方向)に進み、厚さ方向と垂直な方向(横方向)へはできるだけ進まなくなるように、保護膜形成用ガスの含有率を調整する。
Thereafter, the content of the protective film forming gas in the mixed gas is increased. Specifically, the protective film forming gas is prevented so that erosion of the
つまり、基板2を厚さ方向へ貫通する筒状の貫通孔が形成されるように、保護膜形成用ガスの含有率を調整する。かかる処理条件の下、さらにRIEを継続することによって、電極パッド4の表面を露出させる。
That is, the content rate of the protective film forming gas is adjusted so that a cylindrical through-hole penetrating the
これにより、図2に(c)で示すように、基板2には、表面側に形成される一方の開口の寸法W1が、裏面側に形成される他方の開口の寸法W2よりも小さい貫通孔5が形成される。より具体的には、基板2裏面側の他方の開口から表面側の一方の開口へ向かう中途部まで基板2の厚さ方向と直交する断面の寸法が略等しく、中途部から基板2表面側の一方の開口へ向かうにつれて、断面の寸法が小さくなる貫通孔5が形成される。
As a result, as shown in FIG. 2C, the
言い換えると、基板2裏面側の他方の開口から表面側の一方の開口へ向かう中途部まで基板2の厚さ方向と直交する断面の寸法が基板2裏面側から中途部に向かうにつれて断面の寸法が小さくなる度合より、中途部から基板2表面側の一方の開口へ向かうにつれて、断面の寸法が小さくなる度合の方が大きい貫通孔5が形成される。
In other words, the size of the cross section perpendicular to the thickness direction of the
続いて、図3に(a)で示すように、露出した電極パッド4の表面、貫通孔5の内周面、および基板2の表面に、例えば、CVDによって酸化Si膜などの絶縁膜6を形成する。そして、図3に(b)で示すように、電極パッド4の表面に形成された絶縁膜6をエッチングによって選択的に除去することにより、電極パッド4の表面を再度露出させる。
Subsequently, as shown in FIG. 3A, an insulating
その後、図3に(c)で示すように、露出した電極パッド4の表面、貫通孔5の内周面を被覆した絶縁膜6の表面、および基板2の表面を被覆した絶縁膜6の表面に、例えば、Cuの膜を形成することによって、次に行うめっきのシード膜7を形成する。かかるシード膜7は、例えば、真空蒸着やスパッタリングによって形成する。
After that, as shown in FIG. 3C, the exposed surface of the
続いて、図4に(a)で示すように、基板2の表面側を被覆するシード膜7の表面に、例えば、樹脂などのレジスト22を形成する。そして、レジスト22をパターニングすることによって、レジスト22における電極パッド4と対向する位置に開口を形成する。このとき、開口は、基板2の厚さ方向と直交する断面の寸法が、電極パッド4の対応する断面の寸法と略等しくなるように形成される。
Subsequently, as shown in FIG. 4A, a resist 22 such as a resin is formed on the surface of the
続いて、レジスト22によって被覆されていないシード膜7の表面に対して、例えば、Niのコンフォーマルめっきを行う。これにより、基板2の裏面側における他方の開口がシード膜7によって閉塞された貫通孔5の内部で、コンフォーマルめっきによって金属部8の形成が開始される。
Subsequently, for example, Ni conformal plating is performed on the surface of the
金属部8の形成当初、金属部8によって被覆された貫通孔5の内部は基板2の表面が開口された状態となっている。かかる基板2表面側の開口は閉塞されなければ、後に行われる熱処理の際に、半導体装置1の破損の原因となる。このため、その後、Niのコンフォーマルめっきを継続し、図4に(b)で示すように、貫通孔5における基板2表面側の一方の開口を金属部8によって閉塞する。これにより、金属部8の中央には、空洞9が形成される。
At the beginning of the formation of the
その後、図4に(c)で示すように、レジスト22によって囲まれた金属部8の表面に、例えば、はんだ層を積層することによってバンプ10を形成する。最後に、レジスト22とともに、レジスト22直下のシード膜7を除去し、熱処理を施してバンプ10を半球状に加工することによって、図1に示す半導体装置1が完成する。
Thereafter, as shown in FIG. 4C, bumps 10 are formed by laminating, for example, a solder layer on the surface of the
上述したように、第1の実施形態に係る半導体装置1は、基板2の表裏を貫通し、一方の開口の寸法が他方の開口の寸法よりも小さい貫通孔5を備える。さらに、半導体装置1は、他方の開口が閉塞された貫通孔5の内部にコンフォーマルめっきによって形成されて貫通孔5における一方の開口を閉塞する金属部8を備える。
As described above, the semiconductor device 1 according to the first embodiment includes the through
したがって、第1の実施形態に係る半導体装置1によれば、基板2の表面よりも上層側に突出する金属部8の厚さが低減されるので、半導体装置1全体の厚さを低減することができる。
Therefore, according to the semiconductor device 1 according to the first embodiment, since the thickness of the
(第2の実施形態)
図5は、第2の実施形態に係る半導体装置1aの構成を模式的に示す断面図である。以下、図1に示す構成要素と同一の構成要素については、図1に示す符号と同一の符号を付することにより、その説明を一部省略する。
(Second Embodiment)
FIG. 5 is a cross-sectional view schematically showing the configuration of the
図5に示すように、半導体装置1aは、基板2の表裏を貫通する孔の形状および孔の内周面を被覆する絶縁膜6aの形状が図1に示す半導体装置1とは異なり、その他の構成は図1に示す半導体装置1と同様である。
As shown in FIG. 5, the
具体的には、図1に示す半導体装置1では、基板2の表裏を貫通する貫通孔5は、基板2が加工されることによって、基板2表面側の一方の開口の寸法が、基板2裏面側の他方の開口の寸法よりも小さく形成される。
Specifically, in the semiconductor device 1 shown in FIG. 1, the through
これに対し、図5に示す半導体装置1aでは、基板2の表裏を貫通する貫通孔5aは、基板2の表裏を貫通する筒状空洞の内周面を被覆する絶縁膜6aによって、基板2表面側の一方の開口の寸法が、基板2裏面側の他方の開口の寸法よりも小さく形成される。
On the other hand, in the
かかる半導体装置1aを製造する製造工程においても、シード膜7の形状が貫通孔5aの形状に倣う形となる。つまり、シード膜7が形成された段階では、基板2の内部に、シード膜7によって被覆され、基板2裏面側の底部の寸法よりも基板2表面側の開口部の寸法が小さな孔が形成された状態となる。
Also in the manufacturing process for manufacturing the
これにより、かかる形状の孔の内周面に、コンフォーマルめっきによってNiを析出させて金属部8を形成することにより、第1の実施形態と同様に、金属部8によって短時間で孔の開口を閉塞することができる。したがって、半導体装置1aによれば、第1の実施形態と同様に、半導体装置1a全体の厚さを低減することができる。
Thus, Ni is deposited on the inner peripheral surface of the hole having such a shape by conformal plating to form the
また、半導体装置1aは、基板2の表裏を貫通する孔の形状および孔の内周面を被覆する絶縁膜6aの形状以外、図1に示す半導体装置1と同様の構成であるので、第1の実施形態から生起されるその他の効果についても同様に奏する。
The
次に、図6〜図8を参照し、第2の実施形態に係る半導体装置1aの製造方法について説明する。図6〜図8は、第2の実施形態に係る半導体装置1aの製造工程を示す断面図である。ここでは、半導体装置1aが備える基板2の表裏を貫通する貫通電極部分を形成する製造工程について説明する。
Next, with reference to FIGS. 6-8, the manufacturing method of the
半導体装置1aの貫通電極部分を形成する場合、図6に(a)で示すように、まず、基板2の裏面に、例えば、CVDによって酸化Si膜などの絶縁膜3を形成する。そして、絶縁膜3の裏面側における所定位置に、例えば、シリサイドをパターニングすることによって、基板2の裏面側に電極パッド4を形成する。
When forming the through electrode portion of the
続いて、図6に(b)で示すように、基板2の表面に、例えば、樹脂などのレジスト23を形成する。そして、レジスト23をパターニングすることによって、レジスト23における電極パッド4と対向する位置に開口を形成する。
Subsequently, as shown in FIG. 6B, a resist 23 such as a resin is formed on the surface of the
その後、レジスト23をマスクとしてSi基板に対してRIE(Reactive Ion Etching)を行う。この工程では、エッチング用ガスと、保護膜形成用ガスとの混合ガスをエッチング用のチャンバ内へ導入してRIEを行う。 Thereafter, RIE (Reactive Ion Etching) is performed on the Si substrate using the resist 23 as a mask. In this step, RIE is performed by introducing a mixed gas of an etching gas and a protective film forming gas into the etching chamber.
エッチング用ガスとしては、例えば、CF4(テトラフルオロメタン)やCHF3(トリフルオロメタン)などを用いる。また、保護膜形成用ガスとしては、例えば、C4F8(オクタフルオロシクロブタン)などを用いる。なお、これらのガスは、一例である。 For example, CF4 (tetrafluoromethane) or CHF3 (trifluoromethane) is used as the etching gas. As the protective film forming gas, for example, C4F8 (octafluorocyclobutane) is used. Note that these gases are examples.
ここでは、RIEによる基板2の浸食が基板2の厚さ方向(縦方向)に進み、厚さ方向と垂直な方向(横方向)へはできるだけ進まなくなるように、保護膜形成用ガスの含有率を調整する。これにより、基板2を厚さ方向へ貫通する筒状空洞51が形成される。その後、さらにRIEを継続することによって、電極パッド4の表面を露出させる。
Here, the content of the protective film forming gas is such that the erosion of the
続いて、レジスト23を除去した後、図6に(c)で示すように、露出した電極パッド4の表面、基板2に形成された筒状空洞51の内周面、および基板2の表面に、例えば、CVDによって酸化Si膜などの絶縁膜6aを形成する。
Subsequently, after removing the resist 23, as shown in FIG. 6C, the exposed surface of the
このとき、筒状空洞51の基板2表面側開口端部となる角部を覆う部分の絶縁膜6aの膜厚が、筒状空洞51の内周面を覆う部分の絶縁膜6aの膜厚よりも厚くなるように、絶縁膜6aの成膜条件を調整する。
At this time, the film thickness of the insulating
その後、図7に(a)で示すように、電極パッド4の表面に形成された絶縁膜6aをエッチングによって選択的に除去することにより、電極パッド4の表面を再度露出させる。これにより、絶縁膜6aによって、基板2表面側の一方の開口の寸法W3が、基板2裏面側の他方の開口の寸法W4よりも小さな貫通孔5aが形成される。
Thereafter, as shown in FIG. 7A, the surface of the
続いて、図7に(b)で示すように、露出した電極パッド4の表面、貫通孔5aの内周面を被覆した絶縁膜6aの表面、および基板2の表面を被覆した絶縁膜6aの表面に、例えば、Cuの膜を形成することによって、次に行うめっきのシード膜7を形成する。かかるシード膜7は、例えば、真空蒸着やスパッタリングによって形成する。
Subsequently, as shown in FIG. 7B, the exposed surface of the
続いて、図7に(c)で示すように、基板2の表面側を被覆するシード膜7の表面に、例えば、樹脂などのレジスト24を形成する。そして、レジスト24をパターニングすることによって、レジスト24における電極パッド4と対向する位置に開口を形成する。このとき、開口は、基板2の厚さ方向と直交する断面の寸法が、電極パッド4の対応する断面の寸法と略等しくなるように形成される。
Subsequently, as shown in FIG. 7C, a resist 24 such as a resin is formed on the surface of the
続いて、レジスト24によって被覆されていないシード膜7の表面に対して、例えば、Niのコンフォーマルめっきを行う。これにより、基板2の裏面側における他方の開口がシード膜7によって閉塞された貫通孔5aの内部で、コンフォーマルめっきによって金属部8の形成が開始される。
Subsequently, for example, Ni conformal plating is performed on the surface of the
その後、Niのコンフォーマルめっきを継続し、図8に(a)で示すように、貫通孔5aにおける基板2表面側の一方の開口を金属部8によって閉塞する。これにより、金属部8の中央には、空洞9が形成される。
Thereafter, Ni conformal plating is continued, and one opening on the surface side of the
その後、図8に(b)で示すように、レジスト24によって囲まれた金属部8の表面に、例えば、はんだ層を積層することによってバンプ10を形成する。最後に、レジスト24とともに、レジスト24直下のシード膜7を除去し、熱処理を施してバンプ10を半球状に加工することによって、図5に示す半導体装置1aが完成する。
Thereafter, as shown in FIG. 8B, bumps 10 are formed by laminating, for example, a solder layer on the surface of the
上述したように、第2の実施形態では、基板2の表裏を貫通する貫通孔5aは、基板2の表裏を貫通する筒状空洞の内周面を被覆する絶縁膜6aによって、基板2表面側の一方の開口の寸法が、基板2裏面側の他方の開口の寸法よりも小さく形成される。
As described above, in the second embodiment, the through
したがって、第2の実施形態に係る半導体装置1aによれば、基板2の表面よりも上層側に突出する金属部8の厚さが低減されるので、半導体装置1a全体の厚さを低減することができる。なお、第1の実施形態および第2の実施形態では、金属部8がNiによって形成される場合について説明したが、金属部8の材料は、Niに限定されるものではない。
Therefore, according to the
例えば、金属部8は、Au(金)、Ag(銀)、Co(コバルト)、Pd(パラジウム)、W(タングステン)、Ta(タンタル)、白金(Pt)、ロジウム(Rh)、イリジウム(Ir)、ルテニウム(Ru)、オスミウム(Os)、レニウム(Re)、モリブデン(Mo)、ニオブ(Nb)、ホウ素(B)、ハフニウム(Hf)など、Cuよりもエレクトロマイグレーションに対する耐性が高い他の金属によって形成されてもよい。また、金属部8は、これらの金属を含む合金によって形成されてもよい。
For example, the
また、金属部8は、コンフォーマルめっきに使用する電圧が比較的低い場合には、Cuによって形成されてもよい。金属部8の材料としてCuを用いることによって、例えば、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、Hfなどを用いる場合よりも、低コストで金属部8を形成することができる。
Moreover, the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1,1a 半導体装置、2 基板、3,6,6a 絶縁膜、4 電極パッド、5,5a 貫通孔、7 シード膜、8 金属部、9 空洞、10 バンプ 1, 1a Semiconductor device, 2 substrate, 3, 6, 6a insulating film, 4 electrode pad, 5, 5a through-hole, 7 seed film, 8 metal part, 9 cavity, 10 bump
Claims (5)
前記他方の開口が閉塞された前記貫通孔の内部にコンフォーマルめっきによって形成され、前記貫通孔における前記一方の開口が閉塞された空洞を内包する金属部と
を備えることを特徴とする半導体装置。 A through-hole penetrating the front and back of the semiconductor substrate, the size of one opening being smaller than the size of the other opening;
A semiconductor device comprising: a metal portion formed by conformal plating inside the through hole in which the other opening is closed, and including a cavity in which the one opening in the through hole is closed.
前記他方の開口から前記一方の開口へ向かう中途部まで、前記基板の厚さ方向と直交する断面の寸法が等しく、前記中途部から前記一方の開口へ向かうにつれて、前記断面の寸法が小さくなる
ことを特徴とする請求項1に記載の半導体装置。 The through hole is
The cross-sectional dimension perpendicular to the thickness direction of the substrate is the same from the other opening to the middle part toward the one opening, and the cross-sectional dimension decreases from the middle part toward the one opening. The semiconductor device according to claim 1.
前記基板が加工されることによって、前記一方の開口の寸法が前記他方の開口の寸法よりも小さく形成される
ことを特徴とする請求項1または請求項2に記載の半導体装置。 The through hole is
The semiconductor device according to claim 1, wherein a dimension of the one opening is smaller than a dimension of the other opening by processing the substrate.
前記基板の表裏を貫通する筒状空洞の内周面を被覆する絶縁膜によって、前記一方の開口の寸法が前記他方の開口の寸法よりも小さく形成される
ことを特徴とする請求項1または請求項2に記載の半導体装置。 The through hole is
The dimension of said one opening is formed smaller than the dimension of said other opening by an insulating film that covers the inner peripheral surface of a cylindrical cavity that penetrates the front and back of said substrate. Item 3. The semiconductor device according to Item 2.
前記他方の開口が閉塞された前記貫通孔の内部に、前記貫通孔における前記一方の開口が閉塞された空洞を内包する金属部をコンフォーマルめっきによって形成する工程と
を含むことを特徴とする半導体装置の製造方法。 A process of forming a through-hole penetrating the front and back of the semiconductor substrate, the size of one opening being smaller than the size of the other opening;
Forming a metal part enclosing a cavity in which the one opening in the through hole is closed inside the through hole in which the other opening is closed, by conformal plating. Device manufacturing method.
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