JP2015090724A - 記憶装置及びこれを用いた情報端末 - Google Patents

Abstract

【課題】フラッシュメモリを用いた記憶装置において、数ＫＢ単位での消去動作を実現すること
【解決手段】
記憶素子ａ個で１つのセクタを構成し、セクタｂ個で１つの消去単位であるところのブロックを構成し、ブロックｎ＋ｓ個で構成したメモリセルアレイと（但し、ａ、ｂ及びｋは２以上の整数、ｓは１以上の整数である。）、ｎ個の論理アドレスとｎ＋ｓ個のブロックに相当する物理アドレスとを対応させて記憶する論理物理アドレス変換テーブルと、指定された論理アドレスに対応する第１のブロック内の第１のセクタのデータの書き換えをするときには、第１のブロック以外の他のブロックより空きブロックである第２のブロックを選択し、第１のブロックのデータのうち第１のセクタ以外のセクタのデータを第２のブロックに書き込み、論理物理アドレス変換テーブルを更新することによって指定された論理アドレスに対応するブロックを第２のブロックとする制御回路とを有する
【選択図】図４

Description

本発明は、記憶装置及びこれを用いた情報端末に関する。特に、フラッシュメモリを使用するアプリケーションにおいて、数ＫＢという小さいセクタ単位でのデータ書き換えを可能としつつ、特定のブロックにストレスが集中しないように構成した記憶装置及びこれを用いた情報端末に関する。

フラッシュメモリにおける一般的なデータ書き換えは、対象領域を一括で消去（データ「１」に揃える。）してから、データの書き込み（書き込みデータに応じて、データ「１」を選択的にデータ「０」にする。）を行う。例えば、以下の特許文献１には、Ｂ４フラッシュメモリが開示されているところ、のようなフラッシュメモリの一括消去単位は、６４ＫＢ以上が一般的である。しかしながら、書き込まれるデータには大小さまざまなものがあり、数ＫＢ単位での消去動作を実現することが強く求められていた。

図１７はブロックとセクタとの関係を示した図である。１つのブロック１２３は６４ＫＢの記憶容量を有しており、これがひとつの消去単位である。そして、１つのブロックは１６のセクタ１２２に分割される。１セクタは４ＫＢの記憶容量を有している。１セクタは実現しようとする消去単位である。データの書き換えはページ単位で行われる。１ページの大きさは通常１セクタ以下である。つまり、データの消去はブロック単位で行われるが、データの書き換えはセクタ単位で行われる。

特開２００６−１５６９２５号公報

本発明は、フラッシュメモリを用いた記憶装置において、数ＫＢ単位での消去動作を実現することを課題とする。

本発明の一実施形態の記憶装置においては、記憶素子ａ個で１つのセクタを構成し、セクタｂ個で１つの消去単位であるところのブロックを構成し、ブロックｎ＋ｓ個で構成したメモリセルアレイと（但し、ａ、ｂ及びｋは２以上の整数、ｓは１以上の整数である。）、ｎ個の論理アドレスとｎ＋ｓ個のブロックに相当する物理アドレスとを対応させて記憶する論理物理アドレス変換テーブルと、指定された論理アドレスに対応する第１のブロック内の第１のセクタのデータの書き換えをするときには、第１のブロック以外の他のブロックより空きブロックである第２のブロックを選択し、第１のブロックのデータのうち第１のセクタ以外のセクタのデータを第２のブロックに書き込み、論理物理アドレス変換テーブルを更新することによって指定された論理アドレスに対応するブロックを第２のブロックとする制御回路と、を有することを特徴とする。

上記記憶装置において、制御回路は、第２のブロックの選択の際に、特定のブロックのみにその選択が集中しないようにすることが望ましい。

また、上記記憶装置において、ｓは１であり、制御回路は、論理物理アドレス変換テーブルにおいて論理アドレスと対応していない物理アドレスに相当する第３のブロックを選択し、第２のブロックのデータを第３のブロックに書き込み、第２のブロックを消去し、論理物理アドレス変換テーブルを更新することによって第２のブロックに対応していた論理アドレスに対応するブロックを第３のブロックとすることによって第２のブロックを空にするように構成してもよい。

また、ｓは２であり、制御回路は、第３のブロックを選択するとともに論理物理アドレス変換テーブルにおいて論理アドレスと対応していない物理アドレスに相当する第４のブロックを選択し、第３のブロックのデータを第４のブロックに書き込み、第３のブロックを消去するのと同時に第２のブロックを消去することによって第３のブロックと第２のブロックを空にするよう構成してもよい。

また、ｓは２であり、制御回路は、第３のブロックを選択するとともに論理物理アドレス変換テーブルにおいて論理アドレスと対応していない物理アドレスに相当する第４のブロックを選択し、第１のブロックを消去するのと同時に第４のブロックを消去して第１のブロックと第４のブロックを空にし、第３のブロックのデータを第４のブロックに書き込むよう構成してもよい。

さらに、上記記憶装置において、記憶素子はＢ４フラッシュメモリであることが望ましい。

本発明の一実施形態の情報端末においては上記記憶媒体が搭載されている。

本発明によれば、数ＫＢという小さいセクタ単位でのデータ書き換えを可能としつつ、特定のブロックにストレスが集中しないように構成した記憶装置及びこれを用いた情報端末を提供することが可能となる。その他の本発明の効果については、適宜、「発明を実施するための形態」欄で言及する。

本発明の記憶装置のブロック図である。 本発明の記憶装置のメモリアレイの構成を示した図である。 本発明の記憶装置のブロック内の構成を示した図である。 記憶装置の動作を示した図である。 図４で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。 本発明の記憶装置の動作を示した図である。 図６で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。 本発明の記憶装置のメモリアレイの他の構成を示した図である。 記憶装置の動作を示した図である。 図９で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。 本発明の記憶装置の動作を示した図である。 図１１で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。 記憶装置の動作を示した図である。 図１３で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。 本発明の記憶装置の動作を示した図である。 図１５で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。 ブロックとセクタとの関係を示した図である。 小ブロックを配置した例にかかるメモリアレイの構成を示した図である。 エミュレーション方式の構成を示した図である。

本発明の実施形態を説明する前に、本発明の説明の前提として、数ＫＢ単位での消去動作を実現するために考えられる３つの構成を説明する。これらは、「ブロック内小セクタ配置方式」、「独立小セクタ配置方式」、及び「エミュレーション方式」である。

（ブロック内小セクタ配置方式）
前述したとおり、図１７はブロックとセクターとの関係を示した図である。そして、書き換え動作はセクタごとに行う。同一ブロック内のメモリセルは、共通のウェルに配置されており、Ｂ４フラッシュを例にとれば、対象セクタだけを消去する場合には、対象セクタ内のメモリセルのワード線のみに消去電圧を印加することによって対象セクタのデータのみを消去することが可能である。例えば、対象セクタのワード線に−１０Ｖを非対象セクタのワード線をＨｉＺ（ハイインピーダンス状態）にし、ウェルに１０Ｖを印加する。このような電圧を印加すれば、対象セクタのメモリセルのみトンネル電流が流れ、データが消去される。

このように、ブロック内に独立消去が可能な小セクタを配置することによって、数ＫＢ単位での消去動作を実現することができる。しかしながら、同一ブロック内の書き換え対象外のセクタに対しては、各種のディスターブストレスがかかり、最悪の場合には、データ化けが生じてしまうという問題がある。さらに、ワード線選択回路が複雑化してしまうという問題がある。

（独立小セクタ配置方式）
図１８は、通常のブロック１２３とは別に、独立した小セクタと同一の大きさ（４ＫＢ）の小ブロック１２７を配置したメモリアレイの構成を示した図である。小ブロック１２７は独立して消去が可能である。

１つのセクタから構成される小ブロック領域のメモリセル制御はサイズが異るのみであるため、制御回路として特殊な回路を設ける必要がない。しかしながら、独立して消去可能なセクタ数が増加すると、小ブロックも同様に多数設ける必要が有るため、エリアペナルティが大きくなる。小ブロックといえども、メモリセル制御用の周辺回路は通常のブロックと同様のものを用いる必要があるからである。

（エミュレーション方式）
図１９はエミュレーション方式の構成を示した図である。これは、１つのブロック（６４ＫＢ）をそれぞれがセクタのデータを記憶することが可能な複数のエリアａｒｅａ＿ｎ（４ＫＢ）に分割し、マップポインタ１２８とマップ情報（これは対応するブロック内に保持されたデータである。）を用いて、セクタをエリアに割りつけている。セクタ書き換えが発生するたびに、異なったエリアにセクタを割りつけ、マッピング情報を更新する。

エミュレーション方式においては、セクタ書き換えをする際に消去動作がほとんど行われず（すべてのエリアが使用されて初めて消去動作が行われる。）、同一ブロック内の異なるエリアに順番にデータを書き込むだけである。その結果、メモリセルに対する書き換えストレスが低減され、信頼性向上に寄与する。しかしながら、論理セクタを物理的には１ブロックで実現しているため、実効メモリ容量が小さくなるし、必要なセクタ数が多い場合にはエリアペナルティが大きい。

以上のとおり、ブロック内小セクタ配置方式においては、同一ブロック内の書き換え対象外のセクタに対しては、各種のディスターブストレスがかかり、最悪の場合には、データ化けが生じてしまうという問題がある。さらに、ワード線選択回路が複雑化してしまうという問題がある。独立小セクタ配置方式においては必要な小ブロックを多数設ける必要が有る場合には、エリアペナルティが大きくなるという問題がある。さらに、エミュレーション方式においては、実効メモリ容量が小さくなるし、必要なセクタ数が多い場合にはエリアペナルティが大きくなるという問題がある。

以下に述べる構成によって、このような問題を解決し、Ｂ４フラッシュの高速書き換え特性を活かし、必要な小セクタ数が多い場合でもエリアペナルティを最小限にして、ディスターブストレス及び特定領域への書き換えストレスの集中を回避しながら、小セクタ単位での高速書き換え動作を実現することが可能になる。

（本発明の一実施形態）
図１は、本発明の一実施形態にかかる記憶装置１０のブロック図である。記憶装置１０は、ブロック消去が可能なフラッシュメモリアレイ１２、フラッシュメモリアレイ１２と接続され、データを書き込んだりコピーをする際に一時的にデータを保存するためのデータレジスタ１４（１セクタと同一の容量である４ＫＢの記憶容量か、１ページと同一の容量である例えば２５６Ｂを有している。）、論理アドレスと物理アドレスを変換するための論理物理アドレス変換テーブル１５、フラッシュメモリアレイ１２の動作（読み出し、書き込み等）の制御を行うとともに論理物理アドレス変換テーブル１５の更新を行う制御回路１６から構成される。

外部からデータの読み出しを指示するには、セクタのアドレス１７を記憶装置１０に供給する。すると、このアドレス１７のうち、当該セクタが存在するところのブロックを指定するブロックアドレスが抽出され、論理物理アドレス変換テーブルによって示された物理アドレスのブロックアドレスが特定され、これに対応するブロック中の当該セクタのデータがフラッシュメモリアレイ１２から読み出される。

図２は本発明の一実施形態における記憶装置のメモリアレイの構成を示した図である。フラッシュメモリアレイ１２は、ｎ個のブロック１２３（Ｂｌｏｃｋ０〜ｎ−１）と、１個の予備ブロック１２４（Ｅｘｔｒａ−Ｂｌｏｃｋ０）から構成される。ブロック１２３も予備ブロック１２４も、６４ＫＢの大きさを有しており、実際の消去はこの単位で行われる。

図３は本発明の記憶装置のブロック内の構成を示した図である。１つのブロック１２３（または１２４）は、ｂ個（ここでは１６個）のセクタで構成されている。個々のセクタの大きさは、４ＫＢであり、本発明においては仮想的に実現する消去単位である。

本発明の一実施形態においては、予備ブロック１２４を１個（ｓ＝１）保有し、予備ブロックも含めたメモリ空間を、論理物理アドレス変換テーブル１５及び制御回路１６を用いて制御する。書き換えたい小セクタと同一ブロック内のそれ以外のセクタのデータを消去状態の空きブロックにコピーする。そして、以下に述べるように、空き領域の作り方を工夫することによって、メモリセルに対する書き換えストレスが特定ブロックに集中することを回避できる。

Ｂ４フラッシュメモリにおいては、１ブロック分のデータの書き込みは約３０ｍｓで行うことができ、１ブロックの消去動作は約１００ｍｓで行うことができる。そして、以下に述べるとおり、セクタ書き換え動作においては、データのコピー（１ブロック分のデータの読み出し及び他のブロックへの書き込み）が２回、消去動作も２回行うので、合計２６０ｍｓでセクタの書き換えが行える。これは実用上問題にならない遅延時間である。後述する他の実施形態よりも予備ブロックの数が少ないのでエリアペナルティが小さい。

（動作例１）
図４及び６は、記憶装置の動作を示した図である。図５は、図４で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図、図７は、図６で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。論理アドレスにおけるブロック数は８、物理的アドレスに相当するブロック数は９個である例を示しているが、実際には論理アドレスにおけるブロック数はｎ（ｎは数百〜）であり、物理ブロック数はｎ＋ｓ（ｓ＝１）である。

初期状態においては、図４の１）に示すとおり、論理アドレスのデータが物理ブロック０〜７に保存されており、物理ブロック８が空（消去状態ｅ）である。動作例１において、（Ａ）は消去対象セクタを含むブロック（消去対象セクタを星印で示してある。）、（Ｂ）は移動対象のブロック、（Ｃ）は空のブロックである。なお、図中ｅ（ｅｒａｓｅｄ）とあるのは消去状態であり、ｇ（ｇａｒｂａｇｅ）とあるのは消去可能なブロック（データのコピーが終了したブロック）である。

はじめに、論理ブロック３（対応する物理ブロックは図４における（Ａ））中の特定のセクタの消去の要求があった場合に、図４の２）に示すとおり、（Ｂ）のブロックのデータが（Ｃ）へとコピーされる。すると、図５に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス４と対応する物理ブロックが８となり、（Ｂ）のブロックがｇとなる。続いて、図４の３）に示すとおり、（Ｂ）のブロックが消去され空ブロックｅになる。

続いて、図４の４）に示すとおり、（Ａ）のブロックの消去対象セクタを除くデータが（Ｂ）へとコピーされる。すると、図５に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス３と対応する物理ブロックが４となり、（Ａ）のブロックがｇとなる。続いて、図４の５）に示すとおり、（Ａ）のブロックが消去され空ブロックｅになる。このようにして、論理ブロック３中の特定のセクタの消去が可能になる。

続いて、論理ブロック４（対応する物理ブロックは図６における（Ａ））中の特定のセクタの消去の要求があった場合に、図６の７）に示すとおり、（Ｂ）のブロックのデータが（Ｃ）へとコピーされる。すると、図７に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス５と対応する物理ブロックが３となり、（Ｂ）のブロックがｇとなる。続いて、図６の３）に示すとおり、（Ｂ）のブロックが消去され空ブロックｅになる。

続いて、図６の９）に示すとおり、（Ａ）のブロックのデータが（Ｂ）へとコピーされる。すると、図７に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス４と対応する物理ブロックが５となり、（Ａ）のブロックがｇとなる。続いて、図６の１０）に示すとおり、（Ａ）のブロックが消去され空ブロックｅになる。このようにして、論理ブロック４中の特定のセクタの消去が可能になる。

以上の動作例１は、消去対象セクタを含むブロック（Ａ）のデータを（Ｂ）にコピーする前に、（Ｂ）のデータを空ブロック（Ｃ）にコピーする。そして、予備ブロックの存在からからブロック（Ｃ）は常に存在し、移動先であるところの（Ｂ）を０、１、２、３、・・・ｎというように順番に選択することで、特定のブロックのみにストレスが集中することを防止できる。

（本発明の他の実施形態）
図８は本発明の他の実施形態における記憶装置のメモリアレイの構成を示した図である。フラッシュメモリアレイ１２は、ｎ個のブロック１２３（Ｂｌｏｃｋ０〜ｎ−１）と、２個の予備ブロック１２４（Ｅｘｔｒａ−Ｂｌｏｃｋ０、１）から構成される。ブロック１２３も予備ブロック１２４も、６４ＫＢの大きさを有しており、実際の消去はこの単位で行われる。

この実施形態においては、予備ブロック１２４を２個（ｓ＝２）保有し、予備ブロックも含めたメモリ空間を、論理物理アドレス変換テーブル１５及び制御回路１６を用いて制御する。書き換えたい小セクタと同一ブロック内のそれ以外のセクタのデータを消去状態の空きブロックにコピーする。そして、以下に述べるように、空き領域の作り方を工夫することによって、メモリセルに対する書き換えストレスが特定ブロックに集中することを回避できる。

Ｂ４フラッシュメモリにおいては、１ブロック分のデータの書き込みは約３０ｍｓで行うことができ、１ブロックの消去動作は約１００ｍｓで行うことができる。そして、以下に述べるとおり、セクタ書き換え動作においては、データのコピー（１ブロック分のデータの読み出し及び他のブロックへの書き込み）が２回、消去動作は２つのブロックを同時に行うので、合計１６０ｍｓでセクタの書き換えが行える。上記した本発明の実施形態よりも遅延時間が短い。

（動作例２）
図９及び１１は、記憶装置の動作を示した図である。図１０は、図９で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図、図１２は、図１１で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。論理アドレスにおけるブロック数は８、物理的アドレスに相当するブロック数は１０個である例を示しているが、実際には論理アドレスにおけるブロック数はｎ（ｎは数百〜）であり、物理ブロック数はｎ＋ｓ（ｓ＝２）である。

初期状態においては、図９の１）に示すとおり、論理アドレスのデータが物理ブロック０〜７に保存されており、物理ブロック８が空（消去状態ｅ）、物理ブロック９が消去可能（ｇ）である。動作例２において、（Ａ）は消去対象セクタを含むブロック（消去対象セクタを星印で示してある。）、（Ｂ）は移動対象のブロック、（Ｃ）は空のブロック、（Ｄ）が消去可能ブロックである。

はじめに、論理ブロック３（対応する物理ブロックは図９における（Ａ））中の特定のセクタの消去の要求があった場合に、図９の２）に示すとおり、（Ｂ）のブロックのデータが（Ｃ）へとコピーされる。すると、図１０に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス４と対応する物理ブロックが８となり、（Ｂ）のブロックがｇとなる。続いて、図９の３）に示すとおり、（Ｂ）のブロックが（Ｄ）のブロックと同時に消去されいずれも空ブロックｅになる。

続いて、図９の４）に示すとおり、（Ａ）のブロックの消去対象セクタを除くデータが（Ｄ）へとコピーされる。すると、図１０に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス３と対応する物理ブロックが９となり、（Ａ）のブロックがｇとなる。

続いて、論理ブロック５（対応する物理ブロックは図１１における（Ａ））中の特定のセクタの消去の要求があった場合に、図１１の６）に示すとおり、（Ｂ）のブロックのデータが（Ｃ）へとコピーされる。すると、図１２に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス６と対応する物理ブロックが４となり、（Ｂ）のブロックがｇとなる。続いて、図１１の７）に示すとおり、（Ｂ）のブロックが（Ｄ）のブロックと同時に消去されいずれも空ブロックｅになる。

続いて、図１１の８）に示すとおり、（Ａ）のブロックの消去対象セクタを除くデータが（Ｂ）へとコピーされる。すると、図１２に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス５と対応する物理ブロックが６となり、（Ａ）のブロックがｇとなる。

以上の動作例２は、消去対象セクタを含むブロック（Ａ）のデータを（Ｄ）にコピーする前に、（Ｂ）のデータを空ブロック（Ｃ）にコピーする。（Ｂ）と（Ｄ）を同時に消去することから消去にかかる時間を短縮することができる。

（動作例３）
図１３及び１５は、記憶装置の動作を示した図である。図１４は、図１３で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図、図１６は、図１５で示した動作に対応する論理物理アドレス変換テーブルの内容を示した図である。論理アドレスにおけるブロック数は８、物理的アドレスに相当するブロック数は１０個である例を示しているが、実際には論理アドレスにおけるブロック数はｎ（ｎは数百〜）であり、物理ブロック数はｎ＋ｓ（ｓ＝２）である。

初期状態においては、図１３の１）に示すとおり、論理アドレスのデータが物理ブロック０〜７に保存されており、物理ブロック８が空（消去状態ｅ）、物理ブロック９が消去可能（ｇ）である。動作例３において、（Ａ）は消去対象セクタを含むブロック（消去対象セクタを星印で示してある。）、（Ｂ）は移動対象のブロック、（Ｃ）は空のブロック、（Ｄ）が消去可能ブロックである。

はじめに、論理ブロック３（対応する物理ブロックは図１３における（Ａ））中の特定のセクタの消去の要求があった場合に、図１３の２）に示すとおり、（Ａ）のブロックの消去対象セクタを除くデータが（Ｃ）へとコピーされる。すると、図１４に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス３と対応する物理ブロックが８となり、（Ａ）のブロックがｇとなる。続いて、図１３の３）に示すとおり、（Ａ）のブロックが（Ｄ）のブロックと同時に消去されいずれも空ブロックｅになる。

続いて、図１３の４）に示すとおり、（Ｂ）のブロックのデータが（Ｄ）へとコピーされる。すると、図１４に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス４と対応する物理ブロックが９となり、（Ｂ）のブロックがｇとなる。

続いて、論理ブロック５（対応する物理ブロックは図１５における（Ａ））中の特定のセクタの消去の要求があった場合に、図１５の６）に示すとおり、（Ａ）のブロックの消去対象セクタを除くデータが（Ｃ）へとコピーされる。すると、図１６に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス５と対応する物理ブロックが３となり、（Ａ）のブロックがｇとなる。続いて、図１５の７）に示すとおり、（Ａ）のブロックが（Ｄ）のブロックと同時に消去されいずれも空ブロックｅになる。

続いて、図１５の８）に示すとおり、（Ｂ）のブロックのデータが（Ｄ）へとコピーされる。すると、図１６に示すとおり、論理物理アドレス変換テーブルが更新されて、論理アドレス６と対応する物理ブロックが４となり、（Ｂ）のブロックがｇとなる。

以上の動作例３は、消去対象セクタを含むブロック（Ａ）のデータをまず（Ｃ）にコピーし、（Ａ）と（Ｄ）を同時に消去し、続いて、（Ｂ）のデータを空ブロック（Ｄ）にコピーする。（Ａ）と（Ｄ）を同時に消去することから消去にかかる時間を短縮することができる。

（情報端末）
図示しないが、本発明の記憶装置は、ＵＳＢメモリ、携帯電話、タブレット型コンピュータ等の各種情報端末において用いることができる。

（Ａ）消去対象セクタを含むブロック
（Ｂ）移動対象ブロック
（Ｃ）消去済みブロック
（Ｄ）消去可能ブロック

Claims (7)

1. 記憶素子ａ個で１つのセクタを構成し、セクタｂ個で１つの消去単位であるところのブロックを構成し、ブロックｎ＋ｓ個で構成したメモリセルアレイと（但し、ａ、ｂ及びｎは２以上の整数、ｓは１以上の整数である。）、
   ｋ個の論理アドレスとｎ＋ｓ個のブロックに相当する物理アドレスとを対応させて記憶する論理物理アドレス変換テーブルと、
   指定された論理アドレスに対応する第１のブロック内の第１のセクタのデータの書き換えをするときには、前記第１のブロック以外の他のブロックより空きブロックである第２のブロックを選択し、前記第１のブロックのデータのうち前記第１のセクタ以外のセクタのデータを前記第２のブロックに書き込み、前記論理物理アドレス変換テーブルを更新することによって前記指定された論理アドレスに対応するブロックを第２のブロックとする制御回路と、
   を有することを特徴とする記憶装置。
2. 請求項１記載の記憶装置において、前記制御回路は、前記第２のブロックの選択の際に、特定のブロックのみにその選択が集中しないようにすることを特徴とする記憶装置。
3. 請求項１記載の記憶装置において、ｓは１であり、前記制御回路は、前記論理物理アドレス変換テーブルにおいて論理アドレスと対応していない物理アドレスに相当する第３のブロックを選択し、前記第２のブロックのデータを前記第３のブロックに書き込み、前記第２のブロックを消去し、前記論理物理アドレス変換テーブルを更新することによって前記第２のブロックに対応していた論理アドレスに対応するブロックを前記第３のブロックとすることによって前記第２のブロックを空にすることを特徴とする記憶装置。
4. 請求項１記載の記憶装置において、ｓは２であり、前記制御回路は、第３のブロックを選択するとともに前記論理物理アドレス変換テーブルにおいて論理アドレスと対応していない物理アドレスに相当する第４のブロックを選択し、前記第３のブロックのデータを前記第４のブロックに書き込み、前記第３のブロックを消去するのとともに前記第２のブロックを消去することによって前記第３のブロックと前記第２のブロックを空にすることを特徴とする記憶装置。
5. 請求項１記載の記憶装置において、ｓは２であり、前記制御回路は、第３のブロックを選択するとともに前記論理物理アドレス変換テーブルにおいて論理アドレスと対応していない物理アドレスに相当する第４のブロックを選択し、前記第１のブロックを消去するのとともに前記第４のブロックを消去して前記第１のブロックと前記第４のブロックを空にし、前記第３のブロックのデータを前記第４のブロックに書き込むことを特徴とする記憶装置。
6. 請求項１〜５のいずれか記載の記憶装置において、前記記憶素子はＢ４フラッシュメモリであることを特徴とする記憶装置。
7. 請求項１〜６のいずれか記載の記憶装置を有することを特徴とする情報端末。